JP7384212B2 - 撮像素子、及び、撮像装置 - Google Patents

Description

本発明は、撮像素子、及び、撮像装置に関する。

画素から出力される信号を所定の電圧レベルにクランプするためのトランジスタが、各カラム別に一つずつ設けられた撮像素子が知られている（特許文献１）。従来から、画質の向上が求められている。

日本国特開２００４－２２２２７３号公報

第１の態様によると、撮像素子は、光電変換により電荷を生成する複数の光電変換部と、複数の前記光電変換部で生成された電荷に基づく信号がそれぞれ出力される複数の信号線とが設けられる第１基板と、複数の前記信号線の電圧が所定電圧以下にならないよう前記信号線に電圧をそれぞれ供給し、列方向に設けられる供給部と、前記信号線に出力された信号を処理する処理部とが設けられ、前記第１基板に積層される第２基板と、を備える。
第２の態様によると、撮像装置は、第１の態様による撮像素子と、前記処理部で処理された信号に基づいて画像データを生成する生成部と、を備える。

第１の実施の形態に係る撮像装置の構成例を示す図である。 第１の実施の形態に係る撮像素子の構成例を示すブロック図である。 第１の実施の形態に係る撮像素子の一部の断面構造の一例を示す図である。 第１の実施の形態に係る撮像素子の一部の構成例を示す図である。 第１の実施の形態に係る撮像素子の動作例を示すタイミングチャートである。 第１の実施の形態に係る撮像素子の動作例を示すタイミングチャートである。 第１の実施の形態に係る撮像素子の一部のレイアウトの一例を示す図である。 変形例に係る撮像素子の構成の一例を示すブロック図である。 変形例に係る撮像素子の構成の別の例を示すブロック図である。

（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の一例であるカメラ１の構成例を示す図である。カメラ１は、撮影光学系（結像光学系）２、撮像素子３、制御部４、メモリ５、表示部６、及び操作部７を備える。撮影光学系２は、焦点調節レンズ（フォーカスレンズ）を含む複数のレンズ及び開口絞りを有し、撮像素子３に被写体像を結像する。なお、撮影光学系２は、カメラ１から着脱可能にしてもよい。

撮像素子３は、ＣＭＯＳイメージセンサ、ＣＣＤイメージセンサ等の撮像素子である。撮像素子３は、撮影光学系２を通過した光束を受光し、撮影光学系２により形成される被写体像を撮像する。撮像素子３には、光電変換部を有する複数の画素が二次元状（行方向及び列方向）に配置される。光電変換部は、フォトダイオード（ＰＤ）によって構成される。撮像素子３は、受光した光を光電変換して信号を生成し、生成した信号を制御部４に出力する。

メモリ５は、メモリカード等の記録媒体である。メモリ５には、画像データ、制御プログラム等が記録される。メモリ５へのデータの書き込み、及びメモリ５からのデータの読み出しは、制御部４によって制御される。表示部６は、画像データに基づく画像、シャッター速度、絞り値等の撮影に関する情報、及びメニュー画面等を表示する。操作部７は、レリーズボタン、電源スイッチ、各種モードを切り替えるためのスイッチ等の各種設定スイッチ等を含み、それぞれの操作に基づく信号を制御部４へ出力する。

制御部４は、ＣＰＵ、ＦＰＧＡ、ＡＳＩＣ等のプロセッサ、及びＲＯＭ、ＲＡＭ等のメモリにより構成され、制御プログラムに基づきカメラ１の各部を制御する。制御部４は、撮像素子３を制御する信号を撮像素子３に供給して、撮像素子３の動作を制御する。制御部４は、静止画撮影を行う場合、動画撮影を行う場合、表示部６に被写体のスルー画像（ライブビュー画像）を表示する場合等に、撮像素子３に被写体像を撮像させて信号を出力させる。

制御部４は、撮像素子３から出力される信号に各種の画像処理を行って画像データを生成する。制御部４は、画像データを生成する生成部４でもあり、撮像素子３から出力される信号に基づいて静止画像データ、動画像データを生成する。画像処理には、階調変換処理、色補間処理等の画像処理が含まれる。

図２は、第１の実施の形態に係る撮像素子の構成例を示すブロック図である。撮像素子３は、複数の画素１０が設けられた第１基板１１１と、供給部３０及び読み出し部６０が設けられた第２基板１１２とを積層して構成される。第１基板１１１及び第２基板１１２は、それぞれ半導体基板を用いて構成される。第１基板１１１に設けられた回路、及び第２基板１１２に設けられた回路は、電極、バンプ等の接続部により電気的に接続される。

第１基板１１１は、複数の画素１０がそれぞれ配置される複数の領域２０を有する。図２に示す例では、４つの領域２０を図示している。これら４つの領域２０は、それぞれ、第１基板１１１の画素１０が配置される領域を、所定数の画素を含む領域に分けたときの１つの領域を示している。なお、各領域２０は、部分的に重なっていてもよいし、重なっていなくてもよい。各領域２０の画素の数は、２画素×２画素の４画素であってもよいし、４画素×４画素の１６画素であってもよく、任意の数としてよい。以下では、領域２０を画素ブロック２０と称する。

撮像素子３には、画素ブロック２０毎に、信号線２２と後述する供給部３０とが設けられる。また、後述するが、撮像素子３には、画素ブロック２０毎に、画素制御部及び供給制御部が設けられる。信号線２２は、画素ブロック２０と読み出し部６０とを結ぶ信号線であり、画素１０から信号が出力される。信号線２２は、電極、バンプ等の接続部を用いた信号線である。

読み出し部６０は、アナログ／デジタル変換部（ＡＤ変換部）４０を含む処理部５０を有する。処理部５０は、画素ブロック２０毎に設けられる。本実施の形態に係る撮像素子３では、画素ブロック２０それぞれに設けられた信号線２２を用いて、複数の画素ブロック２０からの画素の信号の読み出しが並列に行われる。読み出し部６０は、各画素ブロック２０の画素の信号を画素ブロック２０毎に設けられる処理部５０に同時に（並列に）出力させて、各処理部５０において画素の信号を同時に信号処理することができる。各処理部５０が各画素ブロック２０から出力される信号を同時に信号処理するので、読み出し部６０は高速な信号処理ができる。

処理部５０のＡＤ変換部４０は、画素ブロック２０の各画素１０から信号線２２を介して入力されるアナログ信号である画素の信号を、デジタル信号に変換する。なお、処理部５０は、信号線２２を介して入力される画素の信号を所定のゲイン（増幅率）で増幅するアンプ部を有していてもよい。この場合、ＡＤ変換部４０は、アンプ部により増幅された画素の信号をデジタル信号に変換する。

デジタル信号に変換された画素の信号は、処理部５０において、相関二重サンプリング（CDS；Correlated Double Sampling）や信号量を補正する処理等の信号処理が施された後に、カメラ１の制御部４に出力される。なお、画素の信号に対する相関二重サンプリング等の信号処理を、不図示の信号処理部において行うようにしてもよい。この場合、処理部５０は、ＡＤ変換部４０によりデジタル信号に変換された画素の信号を信号処理部に出力する。信号処理部は、入力された画素の信号に対して相関二重サンプリング等の信号処理を行った後に、処理後の画素の信号を制御部４に出力する。

第１基板１１１において各画素１０が配置される領域の周囲には、電源電圧ＶＤＤが供給（印加）される複数の電極（パッド）２００が設けられる。電極２００は、配線１２１を介して、第１基板１１１に配置された複数の画素１０に接続される。画素１０には、配線１２１を介して電源電圧ＶＤＤが供給される。
また、撮像素子３には、図２に模式的に示すように、配線１２５及び配線１２６が設けられる。配線１２５は、第１基板１１１を貫通する配線である。配線１２６は、第１基板１１１の配線１２１と第２基板１１２の配線１２２とを結ぶ配線である。配線１２５及び配線１２６は、それぞれ、電極、バンプ等を用いて形成される。電極２００は、配線１２５と配線１２２とを介して、第２基板１１２に配置された複数の供給部３０に接続される。また、電極２００は、配線１２１と配線１２６と配線１２２とを介して、複数の供給部３０に接続される。供給部３０には、配線１２５と配線１２２を介して電源電圧ＶＤＤが供給されると共に、配線１２１と配線１２６を介して電源電圧ＶＤＤが供給される。電極２００は、複数の画素１０及び供給部３０に共通の電極であり、図２に示すように第１基板１１１の一方の面に配置される。
以下では、図面を参照して、本実施の形態に係る撮像素子３の構成について更に説明する。

図３は、第１の実施の形態に係る撮像素子の一部の断面構造の一例を示す図である。図４は、第１の実施の形態に係る撮像素子の一部の構成例を示す図である。図３に示す撮像素子３は、裏面照射型の撮像素子である。撮像素子３は、第１基板１１１と、第１基板１１１に積層して設けられる配線層１０１と、第２基板１１２と、第２基板１１２に積層して設けられる配線層１０２とを備える。配線層１０１及び配線層１０２は、それぞれ、導体膜（金属膜）及び絶縁膜を含む配線層であり、複数の配線やビア、層間絶縁膜などが配置される。

被写体からの光は、図３のＺ軸プラス方向に向かって入射する。また、図３の座標軸に示すように、Ｚ軸に直交する紙面右方向をＸ軸プラス方向、Ｚ軸及びＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。以降の図においては、図３の座標軸を基準として、それぞれの図の向きが分かるように座標軸を表示する場合もある。第１基板１１１及び配線層１０１では、複数の画素１０を含む画素ブロック２０が、Ｘ軸方向及びＹ軸方向に複数配置される。第２基板１１２及び配線層１０２では、供給部３０及び処理部５０がＸ軸方向及びＹ軸方向に複数配置される。撮像素子３において、配線１２６は、画素１０と供給部３０との間に設けられる。光電変換部１１と供給部３０との間に、配線１２６が設けられるともいえる。図３に示す例では、配線１２６は、信号線２２と平行に配置される。

図４では、撮像素子３に設けられた複数の画素１０のうちの一部の画素１０と、一部の電流源２５及び供給部３０と、一部の画素制御部３５及び供給制御部３６と、読み出し制御部７０とを示している。電流源２５及び供給部３０は、信号線２２に対して設けられる。画素制御部３５及び供給制御部３６は、それぞれ、画素ブロック２０毎に配置される。なお、図４では、図を簡略化するために、１つの画素ブロック２０につき１つの画素１０のみ図示している。

画素１０は、光電変換部１１と、転送部１２と、フローティングディフュージョン（ＦＤ）１３と、リセット部１４と、増幅部１５と、選択部１６とを有する。光電変換部１１は、フォトダイオードＰＤであり、入射した光を電荷に変換し、光電変換された電荷を蓄積する。

転送部１２は、信号ＴＸにより制御されるトランジスタＭ１から構成され、光電変換部１１で光電変換された電荷をＦＤ１３に転送する。トランジスタＭ１は、転送トランジスタである。ＦＤ１３は、ＦＤ１３に転送された電荷を蓄積（保持）して、容量値で除算した電圧に変換する。ＦＤ１３は、蓄積部１３であり、光電変換部１１で生成された電荷を蓄積する。

増幅部１５は、ゲート（端子）がＦＤ１３に接続されるトランジスタＭ３から構成され、ＦＤ１３に蓄積された電荷による信号を増幅して出力する。トランジスタＭ３のドレイン（端子）は、配線（電源線）１２１を介して電極２００（図２参照）に接続され、電源電圧ＶＤＤが供給される。トランジスタＭ３のソース（端子）は、選択部１６を介して信号線２２に接続される。増幅部１５は、電流源２５を負荷電流源として、ソースフォロワ回路の一部として機能する。トランジスタＭ３は、増幅トランジスタである。増幅部１５と選択部１６とは、光電変換部１１により生成された電荷に基づく信号を生成し出力する出力部を構成する。

リセット部１４は、信号ＲＳＴにより制御されるトランジスタＭ２から構成され、ＦＤ１３と電源線１２１とを電気的に接続又は切断する。リセット部１４は、ＦＤ１３により蓄積された電荷をリセットする。リセット部１４は、ＦＤ１３に蓄積された電荷を排出して、ＦＤ１３の電圧をリセットする。トランジスタＭ２は、リセットトランジスタである。選択部１６は、信号ＳＥＬにより制御されるトランジスタＭ４から構成され、増幅部１５と信号線２２とを電気的に接続又は切断する。選択部１６のトランジスタＭ４は、オン状態の場合に、増幅部１５からの信号を信号線２２に出力する。トランジスタＭ４は、選択トランジスタである。

電流源２５は、ゲートに信号ＶＢが入力されるトランジスタＭ５を含んで構成される。電流源２５は、信号線２２を介して、画素ブロック２０の各画素１０と供給部３０とに接続される。電流源２５は、信号ＶＢの信号レベルに基づいて電流を生成し、生成した電流を信号線２２、画素１０、及び供給部３０に供給する。なお、電流源２５は、カスコード接続された２つのトランジスタによって構成されてもよい。信号ＶＢは、不図示の信号生成部により生成される。信号生成部は、信号線２２毎に設けられる電流源２５に共通に接続され、信号ＶＢを各電流源２５に供給する。各電流源２５のトランジスタＭ５のゲートは、互いに電気的に接続されており、信号生成部から信号ＶＢが入力される。

信号線２２には、ＦＤ１３の電圧をリセットしたときの信号（ダーク信号）と、転送部１２により光電変換部１１からＦＤ１３に転送された電荷に基づく信号（光電変換信号）とが順次出力される。ダーク信号は、光電変換信号に含まれるノイズの除去に用いられる。ダーク信号は、光電変換信号に対する基準レベルを示すアナログ信号とも言え、光電変換信号の補正に用いられる。光電変換信号は、光電変換部１１によって光電変換された電荷に基づいて生成されるアナログ信号である。ダーク信号及び光電変換信号は、信号線２２を介して、読み出し部６０の処理部５０（図２参照）に入力される。本実施の形態では、処理部５０は、光電変換信号とダーク信号との減算を行う演算部を有し、光電変換信号とダーク信号との減算によるＣＤＳを行って、光電変換信号からノイズ成分を除去する。

供給部３０は、図４に示すように信号出力部３１及びスイッチ部３２を有し、信号線２２に電圧を供給する機能を有する。信号出力部３１は、ゲートに信号ＣＬＩＰが入力されるトランジスタＭ１１から構成され、信号ＣＬＩＰに基づく電圧レベルの信号を生成して出力する。トランジスタＭ１１のドレインは、電源線１２２を介して電極２００（図２参照）に接続され、電源電圧ＶＤＤが供給される。トランジスタＭ１１のソースは、スイッチ部３２を介して信号線２２に接続される。

スイッチ部３２は、信号ＣＬＩＰ＿ＳＷにより制御されるトランジスタＭ１２から構成され、信号出力部３１と信号線２２とを電気的に接続又は切断する。スイッチ部３２のトランジスタＭ１２は、オン状態の場合に、信号出力部３１からの信号を信号線２２に出力可能となる。本実施の形態では、スイッチ部３２がオン状態の場合、信号線２２の電圧（電位）は、信号出力部３１によって、信号ＣＬＩＰに基づく電圧を下限値とする範囲内の値となるように制限される。供給部３０は、信号線２２の電圧が所定の電圧以下にならないように、信号線２２に電圧を供給する。供給部３０は、信号線２２の電圧を制限する制限部３０であるともいえる。供給部３０は、信号線２２の電圧が電源電圧ＶＤＤから信号ＣＬＩＰに基づく電圧までの値となるように信号線２２に電圧を供給し、信号線２２の電圧を制御（調整）するともいえる。

画素制御部３５は、スイッチ及びバッファを含んで構成され、読み出し制御部７０によって制御される。画素制御部３５は、上述した信号ＴＸ、信号ＲＳＴ、信号ＳＥＬ等の信号を画素ブロック２０の画素１０に供給して、各画素１０の動作を制御する。画素制御部３５は、画素１０の各トランジスタのゲートに信号を供給して、トランジスタをオン状態（接続状態、導通状態、短絡状態）又はオフ状態（切断状態、非導通状態、開放状態、遮断状態）とする。

読み出し制御部７０及び画素制御部３５は、画素１０に入力される信号ＴＸ及び信号ＳＥＬ等を制御することにより、画素ブロック２０において電荷の蓄積が行われる期間、及び画素の信号を読み出すタイミングを制御する。画素ブロック２０毎に設けられる画素制御部３５は、電荷蓄積時間が画素ブロック２０毎に異なるように画素１０を制御することも、電荷蓄積時間が全ての画素ブロック２０において同一になるように画素１０を制御することも可能である。また、各画素制御部３５は、画素の信号を読み出すタイミングが画素ブロック２０毎に異なるように画素１０を制御することも、画素の信号を読み出すタイミングが全ての画素ブロック２０において同一になるように画素１０を制御することも可能である。画素制御部３５が、電荷蓄積時間を画素ブロック２０毎に異なるように画素１０を制御することで、複数の被写体があっても、各被写体の明るさに合わせて撮像することができる。また、画素制御部３５が、画素の信号を読み出すタイミングを画素ブロック２０毎に異なるように画素１０を制御することで、複数の被写体があっても、各被写体の移動する速さに合わせて撮像することができる。

供給制御部３６は、スイッチ及びバッファを含んで構成され、読み出し制御部７０によって制御される。上述したように、画素制御部３５は、電荷蓄積時間が画素ブロック２０毎に異なるように画素１０を制御すること、画素の信号を読み出すタイミングが画素ブロック２０毎に異なるように画素１０を制御することが可能である。その場合、各ブロック２０毎に信号線２２に信号が出力されるタイミングが異なるので、供給制御部３６は、画素ブロック２０毎に各スイッチ部３２の動作を制御しなければならない。供給制御部３６は、上述した信号ＣＬＩＰ＿ＳＷを画素ブロック２０のスイッチ部３２に供給して、各スイッチ部３２の動作を制御する。供給制御部３６は、スイッチ部３２をオンオフ制御して、信号出力部３１から信号線２２への電圧の供給を開始及び停止する。本実施の形態では、画素ブロック２０毎に設けられた供給制御部３６は、画素ブロック２０においてダーク信号及び光電変換信号の読み出しを行うタイミングに基づき、信号出力部３１から信号線２２に電圧を供給するタイミングを調整する。例えば、或る画素ブロック２０に対して設けられた信号線２２と他の画素ブロック２０に対して設けられた信号線２２とに異なるタイミングで電圧を供給可能となるように、それぞれの画素ブロック２０に対して設けられた供給制御部３６は、スイッチ部３２を制御する。なお、各供給制御部３６は、全ての画素ブロック２０において同じタイミングで電圧を供給可能になるように、各スイッチ部３２を制御してもよい。

読み出し制御部７０は、複数の画素ブロック２０に共通に設けられる。読み出し制御部７０は、タイミングジェネレータを含む複数の回路により構成され、第２基板１１２に配置される。読み出し制御部７０は、カメラ１の制御部４によって制御される。読み出し制御部７０は、画素制御部３５を介して画素１０に入力される信号ＴＸ、信号ＲＳＴ、信号ＳＥＬ等の信号を制御することにより、画素１０の動作を制御する。また、読み出し制御部７０は、供給制御部３６を介して供給部３０に入力される信号ＣＬＩＰ＿ＳＷを制御することにより、供給部３０の動作を制御する。

なお、上述した供給制御部３６は、第２基板１１２に配置される。画素制御部３５は、第１基板１１１及び第２基板１１２のいずれか一方の基板に配置してもよいし、第１基板１１１と第２基板１１２に分けて配置してもよい。画素制御部３５を、第１基板１１１と第２基板１１２とは異なる基板に配置してもよい。読み出し制御部７０は、第１基板１１１と第２基板１１２に分けて配置してもよいし、第１基板１１１に配置してもよい。読み出し制御部７０を、第１基板１１１と第２基板１１２とは異なる基板に配置してもよい。

画素１０の選択部１６と供給部３０のスイッチ部３２とがそれぞれオン状態となることで、増幅部１５のソースと信号出力部３１のソースとが、信号線２２に電気的に接続される。この場合、増幅部１５のゲートの電圧（即ち、ＦＤ１３の電圧）と供給部３０のゲートの電圧（即ち、信号ＣＬＩＰの電圧）との大小関係に基づき、信号線２２に接続された電流源２５による電流の流れる経路が変わる。

ＦＤ１３の電圧が信号ＣＬＩＰの電圧よりも高い場合、電流源２５の電流は、主に信号線２２及び選択部１６を介して増幅部１５に流れる。増幅部１５は、ＦＤ１３の電圧に基づく信号を信号線２２に出力する。これにより、信号線２２の電圧は、ＦＤ１３の電圧に応じた電圧となる。ＦＤ１３の電圧が信号ＣＬＩＰの電圧よりも低い場合には、電流源２５の電流は、主に信号線２２及びスイッチ部３２を介して信号出力部３１に流れる。このとき、信号出力部３１は、信号ＣＬＩＰの電圧に基づく信号を信号線２２に出力することにより、信号線２２の電圧を信号ＣＬＩＰの電圧に基づく電圧に制限する。信号線２２の電圧は、信号ＣＬＩＰの電圧に応じた電圧となる。

このように、供給部（制限部）３０は、スイッチ部３２がオン状態の場合に、ＦＤ１３の電圧と信号ＣＬＩＰの電圧とに応じて、信号線２２の電圧を制限する。供給部３０のトランジスタＭ１１は、信号線２２の電圧を制限（クリップ）するトランジスタであり、クリップトランジスタ又はクランプトランジスタと称される場合もある。ＦＤ１３の電圧が比較的低い場合に、信号線２２の電圧が信号ＣＬＩＰに基づく電圧に制限される。これにより、信号線２２の電圧が低下して電流源２５が正常に動作しなくなってしまうことを回避することができる。この結果、電流源２５の電流が供給されなくなることを防ぐことができる。また、信号線２２の電圧が想定した範囲外の電圧となって読み出し部６０に入力されることを防ぐことができる。

また、本実施の形態に係る撮像素子３では、ダーク信号の読み出しを行う場合と光電変換信号の読み出しを行う場合とで、異なる信号レベルの信号ＣＬＩＰが供給部３０に入力される。これにより、供給部３０は、ダーク信号の読み出しを行う場合と光電変換信号の読み出しを行う場合とで、異なる電圧を信号線２２に供給可能となる。

ダーク信号の読み出しを行う場合、信号出力部３１のトランジスタＭ１１のゲートには、第１の電圧Ｖ１が供給される。この場合、信号線２２の電圧は、第１の電圧Ｖ１に基づく電圧が下限となるように制限される。これにより、ダーク信号として読み出し部６０に出力される信号の電圧が制限される。光電変換信号の読み出しを行う場合、トランジスタＭ１１のゲートには、第１の電圧Ｖ１よりも低い第２の電圧Ｖ２が供給される。この場合、信号線２２の電圧は、第２の電圧Ｖ２に基づく電圧が下限となるように制限される。これにより、光電変換信号として読み出し部６０に出力される信号の電圧が制限される。

画素の欠陥に起因して電荷がＦＤ１３に蓄積されてしまい、ダーク信号の電圧が低下する場合がある。高輝度の被写体を撮影する際に、電荷がＦＤ１３に蓄積されてダーク信号の電圧の低下が生じる場合もある。このような場合、ダーク信号と光電変換信号との差が小さくなり、ＣＤＳ処理後の信号を用いて生成される画像の画質が低下し得る。本実施の形態では、上述したようにダーク信号の電圧を制限して、ダーク信号の信号レベルと光電変換信号の信号レベルとの差を確保することができる。このため、ダーク信号と光電変換信号との差が小さくなることに起因して画像の品質が低下することを抑制することができる。

上述した第２の電圧Ｖ２は、信号線２２の電圧が電流源２５のトランジスタＭ５の動作に必要な電圧よりも下がらないように、且つ、信号線２２の電圧が可能な限り低い電圧を取り得るように、定められる。これにより、光電変換部１１で生成された電荷がＦＤ１３に転送された場合に生じる信号線２２の電圧の変化が妨げられることを、抑制することができる。また、電流源２５の電流の変動を抑制し、信号線２２に出力される光電変換信号にノイズが混入することを抑制することができる。

図５及び図６は、それぞれ、第１の実施の形態に係る撮像素子３の動作例を示すタイミングチャートである。図５及び図６に示すタイミングチャートにおいて、縦軸は信号の電圧レベルを示し、横軸は時刻を示している。ＦＤはＦＤ１３の信号（電圧信号）を示し、ＶＯＵＴは信号線２２に出力される信号を示す。図５及び図６に示す例では、信号ＣＬＩＰ＿ＳＷはハイレベルにされており、供給部３０のスイッチ部３２はオン状態となる。図５及び図６において、ハイレベル（例えば電源電圧ＶＤＤ）の制御信号（信号ＳＥＬ、信号ＲＳＴ、信号ＴＸ）が入力されるトランジスタはオン状態となり、ローレベル（例えば接地電圧）の制御信号が入力されるトランジスタはオフ状態となる。

図５に示す時刻ｔ１では、信号ＲＳＴがハイレベルになることで、画素１０のリセット部１４のトランジスタＭ２がオン状態になり、ＦＤ１３と電源線１２１とが電気的に接続される。これにより、ＦＤ１３の電荷がリセットされ、ＦＤ１３の電圧がリセット電圧になる。また、時刻ｔ１では、信号ＳＥＬがハイレベルになることで、選択部１６のトランジスタＭ４がオン状態になる。これにより、増幅部１５及び選択部１６は、画素１０のリセット電圧に基づく信号、即ち画素１０のＦＤ１３の電荷をリセットした後の信号を、信号線２２に出力可能となる。時刻ｔ２において、信号ＲＳＴがローレベルになることで、リセット部１４のトランジスタＭ２はオフ状態になる。

供給部３０の信号出力部３１は、第１の電圧Ｖ１の信号ＣＬＩＰが入力されており、第１の電圧Ｖ１に基づく電圧（図５において破線で示すクリップ電圧Ｖｃ１）を、信号線２２に供給可能な状態である。図５に示す例では、時刻ｔ２から時刻ｔ３までの期間において、ＦＤ１３の電圧（図５に示すＦＤの電圧）は、信号ＣＬＩＰの電圧である第１の電圧Ｖ１よりも高い。このため、信号線２２に出力される信号ＶＯＵＴの電圧は、ＦＤ１３の電圧に基づく電圧、即ちＦＤ１３に蓄積された電荷をリセットした後のリセット電圧に基づく電圧となる。

時刻ｔ３において、読み出し部６０の処理部５０は、リセット電圧に基づく電圧となる信号ＶＯＵＴを、ダーク信号としてサンプリングする。時刻ｔ３においてダーク信号の電圧が確定されるともいえる。処理部５０のＡＤ変換部４０は、ダーク信号をデジタル信号に変換する。時刻ｔ４において、信号出力部３１には、第１の電圧Ｖ１よりも低い第２の電圧Ｖ２の信号ＣＬＩＰが入力される。信号ＣＬＩＰの電圧が第１の電圧Ｖ１から第２の電圧Ｖ２に変わり、信号出力部３１は、第２の電圧Ｖ２に基づく電圧（図５において破線で示すクリップ電圧Ｖｃ２）を、信号線２２に供給可能な状態となる。

時刻ｔ５では、信号ＴＸがハイレベルになることで、転送部１２のトランジスタＭ１がオン状態になり、光電変換部１１で光電変換された電荷がＦＤ１３に転送される。これにより、ＦＤ１３の電圧は、光電変換部１１から転送された電荷に基づく電圧になる。また、信号ＳＥＬがハイレベルであるため、増幅部１５及び選択部１６は、光電変換部１１で生成された電荷に基づく信号を信号線２２に出力可能な状態である。時刻ｔ６において、信号ＴＸがローレベルになることで、転送部１２のトランジスタＭ１はオフ状態になる。

図５に示す例では、時刻ｔ６から時刻ｔ７までの期間において、ＦＤ１３の電圧は信号ＣＬＩＰの電圧である第２の電圧Ｖ２よりも高い。このため、信号線２２に出力される信号ＶＯＵＴの電圧は、ＦＤ１３の電圧に基づく電圧、即ち光電変換部１１で光電変換された電荷に基づく電圧となる。

時刻ｔ７において、処理部５０は、光電変換部１１で光電変換された電荷に基づく電圧となる信号ＶＯＵＴを、光電変換信号としてサンプリングする。時刻ｔ７において光電変換信号の電圧が確定されるともいえる。処理部５０のＡＤ変換部４０は、光電変換信号をデジタル信号に変換する。処理部５０は、デジタル信号に変換されたダーク信号及び光電変換信号に対して、ダーク信号と光電変換信号との差分処理を行うＣＤＳを行う。処理部５０は、ＣＤＳ処理等の信号処理を行った後に、処理後の信号を制御部４に出力する。

次に、図６を参照して、撮像素子３の動作の別の例について説明する。図６に示す時刻ｔ１１では、信号ＲＳＴがハイレベルになることで、画素１０のリセット部１４のトランジスタＭ２がオン状態になる。これにより、ＦＤ１３の電荷がリセットされ、ＦＤ１３の電圧がリセット電圧になる。また、時刻ｔ１１では、信号ＳＥＬがハイレベルになることで、選択部１６のトランジスタＭ４がオン状態になる。これにより、増幅部１５及び選択部１６は、画素１０のリセット電圧に基づく信号を信号線２２に出力可能となる。時刻ｔ１２において、信号ＲＳＴがローレベルになることで、リセット部１４のトランジスタＭ２はオフ状態になる。

供給部３０の信号出力部３１は、第１の電圧Ｖ１の信号ＣＬＩＰが入力されており、第１の電圧Ｖ１に基づく電圧（クリップ電圧Ｖｃ１）を、信号線２２に供給可能な状態である。図６に示す例では、時刻ｔ１２から時刻ｔ１３までの期間において、ＦＤ１３の電圧は、信号ＣＬＩＰの電圧である第１の電圧Ｖ１よりも高い。このため、信号線２２に出力される信号ＶＯＵＴの電圧は、ＦＤ１３のリセット電圧に基づく電圧となる。

時刻ｔ１３では、読み出し部６０の処理部５０は、リセット電圧に基づく電圧となる信号ＶＯＵＴを、ダーク信号としてサンプリングする。処理部５０は、ダーク信号をデジタル信号に変換する。時刻ｔ１４において、信号出力部３１は、第１の電圧Ｖ１よりも低い第２の電圧Ｖ２の信号ＣＬＩＰが入力され、第２の電圧Ｖ２に基づく電圧（クリップ電圧Ｖｃ２）を、信号線２２に供給可能な状態となる。

時刻ｔ１５では、信号ＴＸがハイレベルになることで、転送部１２のトランジスタＭ１がオン状態になり、光電変換部１１で光電変換された電荷がＦＤ１３に転送される。これにより、ＦＤ１３の電圧は、光電変換部１１から転送された電荷に基づく電圧になる。また、信号ＳＥＬがハイレベルであるため、増幅部１５及び選択部１６は、光電変換部１１で生成された電荷に基づく信号を信号線２２に出力可能な状態である。時刻ｔ１６において、信号ＴＸがローレベルになることで、転送部１２のトランジスタＭ１はオフ状態になる。

図６に示す例では、時刻ｔ１６から時刻ｔ１７までの期間において、ＦＤ１３の電圧は信号ＣＬＩＰの電圧である第２の電圧Ｖ２よりも低い。このため、信号線２２に出力される信号ＶＯＵＴの電圧は、第２の電圧Ｖ２に基づく電圧、即ちクリップ電圧Ｖｃ２に制限される。

時刻ｔ１７において、処理部５０は、クリップ電圧Ｖｃ２となる信号ＶＯＵＴを、光電変換信号としてサンプリングする。処理部５０は、光電変換信号をデジタル信号に変換する。処理部５０は、デジタル信号に変換されたダーク信号と光電変換信号とを用いてＣＤＳ処理等の信号処理を行った後に、処理後の信号を制御部４に出力する。このように、本実施の形態では、供給部３０は、ダーク信号の読み出しを行う場合と光電変換信号の読み出しを行う場合とで、互いに異なる信号レベルの信号ＣＬＩＰが入力される。供給部３０は、信号ＣＬＩＰの電圧及びＦＤ１３の電圧に応じて信号線２２に電圧を供給することで、信号線２２の電圧を制限することができる。

図４に示したように、信号線２２毎に設けられる各電流源２５のトランジスタＭ５のゲートは、信号ＶＢが入力される信号線に共通に接続されている。また、画素の信号が出力される信号線２２とその信号線２２に接続されるトランジスタＭ５のゲートとの間には、寄生容量（負荷容量）が付加され得る。この寄生容量の影響のため、信号線２２の電圧の変動によって、信号ＶＢの電圧が変動し、各電流源２５を流れる電流の大きさが変動し得る。仮に、撮像素子３が供給部３０を有しない場合、信号線２２の電圧が大きく低下すると共に信号ＶＢの電圧も大きく低下し、電流源２５から供給される電流が減少することや、電流源２５から電流が供給されなくなることが考えられる。或る画素ブロック２０に対して設けられた信号線２２の電圧が変動した場合に、各電流源２５に共通に供給される信号ＶＢの電圧が変動することによって、他の画素ブロック２０に対して設けられた信号線２２の電圧も変動してしまう。

一方、本実施の形態に係る撮像素子３には、画素ブロック２０毎に供給部３０が設けられる。供給部３０は、スイッチ部３２がオン状態の場合に信号ＣＬＩＰに基づく電圧を信号線２２に供給可能であり、信号線２２の電圧を制限することができる。このため、撮像素子３は、信号線２２の電圧を制限することによって、信号ＶＢの電圧の変動を抑制することができる。これにより、信号ＶＢの電圧の変動に起因するノイズが、信号線２２に出力される信号（光電変換信号、ダーク信号）に混入することを抑制することができる。

本実施の形態では、ＦＤ１３の電圧が比較的低い場合は、信号線２２の電圧が制限される動作（クリップ動作）が行われ、ＦＤ１３の電圧が比較的高い場合には、クリップ動作が行われない。クリップ動作が行われるときと、クリップ動作が行われないときとで、上述したように電流源２５による電流の流れる経路が変わる。クリップ動作が行われる場合、電流源２５の電流は、電源線１２２と図４に示す配線（接地線）１３１との間を、供給部３０の信号出力部３１を経由して流れる。クリップ動作が行われない場合は、電流源２５の電流は、電源線１２１と接地線（グランド配線）１３１との間を、画素１０の増幅部１５を経由して流れる。電源線１２１、電源線１２２、及び接地線１３１には、図４に模式的に示すように配線抵抗が付加されるため、配線抵抗に起因する電圧降下（ＩＲドロップ）が生じる。

上述した電流経路の変化の影響により、クリップ動作が行われる場合とクリップ動作が行われない場合とで、電源線１２１、電源線１２２、及び接地線１３１における電圧降下量が変わり、電源線１２１を介して各画素１０に与えられる電源電圧ＶＤＤの値に差が生じ得る。複数の画素ブロック２０から信号の読み出しを同時に行う場合、信号の読み出しを行う間に他の画素ブロック２０においてクリップ動作が行われる画素ブロック２０と、信号の読み出しを行う間に他の画素ブロック２０においてクリップ動作が行われない画素ブロック２０とで、画素の信号に電源電圧ＶＤＤの変動に起因する差異が生じてしまう。また、光電変換信号の読み出しを行う際に電源電圧ＶＤＤの変動が生じると、ＦＤ１３のリセット電圧の信号レベル、即ち光電変換部１１から転送された電荷に応じて生じる電圧変化の基準となる信号レベルが変動し得る。ダーク信号の読み出し期間と光電変換信号の読み出し期間とでリセット電圧の信号レベルに差が生じると、光電変換信号の基準とすべき信号レベルとは異なる信号レベルのダーク信号を用いてＣＤＳ処理が行われ、ＣＤＳ処理後の信号を用いて生成される画像には例えば黒沈みやストリーキングが生じることになる。特に、画素１０及び供給部３０に別々の電極から別々の電源線を介して電源電圧が供給される場合に、クリップ動作が行われる場合とクリップ動作が行われない場合との画素１０に供給される電源電圧の値の差が大きくなると考えられる。

本実施の形態では、画素１０及び供給部３０は、共通の電極２００に接続される。また、電源線１２１及び電源線１２２は複数の配線１２６によって互いに接続されるため、電極２００から画素１０及び供給部３０までの経路の抵抗値を小さくすることができる。これにより、クリップ動作が行われるときとクリップ動作が行われないときとで、画素１０に与えられる電源電圧ＶＤＤの差を低減することができる。このため、各画素の信号に電源電圧の変動に起因する差異が生じることを抑制すること・BR>ェできる。この結果、画素の信号を用いて生成される画像に、黒沈みやストリーキングが生じることを防ぐことができる。

本実施の形態に係る撮像素子３では、供給部３０は、第２基板１１２に配置される。このため、第１基板１１１内に供給部３０を設ける場合と比較して、光電変換部１１の受光面積を大きくすることができる。画素の開口率が低下することを防ぐことができる。また、チップ面積を増大させることなくクリップ動作を行うことができ、画素の信号を用いて生成される画像の画質が低下することを抑制することができる。また、本実施の形態では、供給制御部３６は、第２基板１１２に配置される。供給部３０と供給制御部３６とが同じ基板に設けられるため、供給部３０を制御しやすくなる。

図７は、第１の実施の形態に係る撮像素子の一部のレイアウトの一例を示す図である。撮像素子３の複数の画素ブロック２０の各々には、光電変換部１１を含む画素１０が、第１方向である行方向（Ｘ方向）、及び第１方向と交差する第２方向である列方向（Ｙ方向）に複数配置される。図７に示す例では、画素ブロック２０には、４つの画素１０が設けられる。撮像素子３の第１基板１１１では、４つの画素１０を含む画素ブロック２０が、行方向（水平方向）及び列方向（垂直方向）に複数配置される。なお、図７では、撮像素子３に設けられる配線の一部を模式的に示している。

画素ブロック２０毎に設けられる信号線２２は、画素ブロック２０内の４つの画素１０の各々に接続され、画素の信号を処理部５０に伝送する。配線１２６は、隣り合う信号線２２の間に設けられる。配線１２６は、上述したように電源電圧ＶＤＤが与えられ、信号線２２を挟むように設けられることで、シールドとして機能する。信号線２２同士のカップリングを抑制し、信号線２２に出力される画素の信号にノイズが混入することを抑制することができる。

図７に示す複数の配線３８は、上述した信号ＴＸ、信号ＲＳＴ、及び信号ＳＥＬをそれぞれ伝送する複数の配線（制御線）を模式的に表している。信号ＴＸ等を供給する画素制御部３５を第２基板１１２に配置する場合に、図７に示すように、制御線３８を画素ブロック２０の隅（対角部）に配置するようにしてもよい。この場合、制御線３８が信号線２２と離して配置されるため、制御線３８の信号（信号ＴＸ、信号ＲＳＴ、及び信号ＳＥＬ等）によるノイズが信号線２２に影響することを抑えることができる。

上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、光電変換により電荷を生成する光電変換部１１と、光電変換部１１で生成された電荷に基づく信号が出力される信号線２２とが設けられる第１基板１１１と、信号線２２に電圧供給する供給部３０と、信号線２２に出力された信号を処理する処理部５０とが設けられ、第１基板１１１に積層される第２基板１１２と、を備える。本実施の形態では、第１基板１１１に光電変換部１１を有する画素１０が配置され、第２基板１１２に供給部３０が配置される。このため、チップ面積を増大させることなくクリップ動作を行うことができ、画素の信号の品質が低下することを防ぐことができる。これにより、画素の信号を用いて生成される画像の画質低下を抑制することができる。第１基板１１１内に供給部３０を設ける場合と比較して、光電変換部１１の受光面積を大きくすることが可能となり、画素の開口率の低下を抑制することができる。
（２）本実施の形態では、複数の処理部５０を有する読み出し部６０は、第２基板１１２に配置される。このため、チップ面積を増大させることなく、画素の信号を処理するための複数の回路を配置することができる。また、画素の開口率の低下を抑制することができる。

次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。

（変形例１）
上述した実施の形態では、供給部３０が信号出力部３１及びスイッチ部３２を有する例について説明したが、供給部３０の構成はこれに限らない。供給部３０を、スイッチ部３２を有しない構成としてもよい。信号出力部３１は、スイッチ部３２を介さずに信号線２２に電気的に接続され、ダーク信号の読み出しを行う場合と光電変換信号の読み出しを行う場合とで、共に信号線２２に電圧を供給可能となる。本変形例では、スイッチ部３２を削減することができ、チップ面積を低減させることができる。

（変形例２）
信号出力部３１を画素１０毎に設けるようにしてもよい。例えば、画素ブロック２０が４つの画素１０から構成される場合に、４つの信号出力部３１と４つのスイッチ部３２とを画素ブロック２０毎に配置してもよい。なお、信号出力部３１及びスイッチ部３２のうち、信号出力部３１のみを画素１０毎に配置し、スイッチ部３２を配置しなくてもよい。

信号出力部３１毎または複数の信号出力部３１毎に、別々の配線を用いて信号ＣＬＩＰを供給するようにしてもよい。この場合、１つの配線に接続される信号出力部３１の数を減らすことができ、信号ＣＬＩＰの信号レベルの切り替えを高速に行うことができる。

（変形例３）
上述した実施の形態では、画素ブロック２０毎に信号線２２及び供給部３０を設ける例について説明した。しかし、画素１０毎に信号線２２を配置し、信号線２２毎に供給部３０を配置してもよい。この場合、画素１０毎に画素制御部３５が配置され、供給部３０毎に供給制御部３６が配置されるようにしてもよい。各供給制御部３６は、信号線２２毎に異なるタイミングで電圧を供給可能となるように、信号線２２毎に設けられた供給部３０を制御してもよい。

（変形例４）
図８は、変形例４に係る撮像素子の構成例を示すブロック図である。図８に示すように、画素１０及び供給部３０に別々の電極から電源電圧が供給されるようにしてもよい。図８に示す例では、画素１０には、電極２０１から電源線１２１を介して電源電圧ＶＤＤ１が供給され、供給部３０には、電極２０２から電源線１２２を介して電源電圧ＶＤＤ２が供給される。電極２０１から各画素１０までの経路の抵抗値と電極２０２から各供給部３０までの経路の抵抗値とが同じになるように、電源線１２１及び電源線１２２を形成するようにしてもよい。なお、電源電圧ＶＤＤ１と電源電圧ＶＤＤ２とは異なる値であってもよく、例えば電源電圧ＶＤＤ２は電圧ＶＤＤ１よりも低い電圧であってよい。この場合、画素１０に供給される電源電圧ＶＤＤ１よりも低い電源電圧ＶＤＤ２によって供給部３０を動作させることが可能となる。撮像素子３の消費電力を低減させることができる。

（変形例５）
図９は、変形例５に係る撮像素子の構成例を示すブロック図である。図９に示すように、第１基板１１１において、電極２００と各画素１０とを接続する電源線１２１を設けないようにしてもよい。この場合、各画素１０には、電極２００から電源線１２２と配線１２６とを介して、電源電圧ＶＤＤが供給される。本変形例では、第１基板１１１に配置する配線を少なくすることができる。

（変形例６）
画素１０及び供給部３０は、ＮＭＯＳトランジスタを用いて構成されてもよいし、ＰＭＯＳトランジスタを用いて構成されてもよい。画素１０及び供給部３０を、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方を用いて構成してもよい。増幅部１５及び信号出力部３１がＮＭＯＳトランジスタにより構成される場合において、光電変換信号の読み出しを行うときには、上述したように、ダーク信号の読み出しを行うときよりも低い電圧の信号ＣＬＩＰが信号出力部３１に供給されるようにしてもよい。増幅部１５及び信号出力部３１がＰＭＯＳトランジスタにより構成される場合には、光電変換信号の読み出しを行うときに、ダーク信号の読み出しを行うときよりも高い電圧の信号ＣＬＩＰが信号出力部３１に供給されるようにしてもよい。供給部３０は、信号線２２の電圧が電源電圧（又は接地電圧）から信号ＣＬＩＰに基づく電圧までの値となるように、信号線２２に電圧を供給する。信号線２２の電圧は、供給部３０によって、信号ＣＬＩＰに基づく電圧を上限値又は下限値とする範囲内の値となるように制限される。

（変形例７）
上述した実施の形態では、撮像素子３が第１基板１１１と第２基板１１２とを積層して構成される例について説明した。しかし、第１基板１１１と第２基板１１２とは積層されていなくてもよい。

（変形例８）
上述した実施の形態では、撮像素子３は、裏面照射型の構成とする例について説明した。しかし、撮像素子３を、光が入射する入射面側に配線層１０１を設ける表面照射型の構成としてもよい。

（変形例９）
上述した実施の形態および変形例では、光電変換部としてフォトダイオードを用いる例について説明した。しかし、光電変換部として光電変換膜（有機光電膜）を用いるようにしてもよい。

（変形例１０）
上述の実施の形態及び変形例で説明した撮像素子及び撮像装置は、カメラ、スマートフォン、タブレット、ＰＣに内蔵のカメラ、車載カメラ、無人航空機（ドローン、ラジコン機等）に搭載されるカメラ等に適用されてもよい。

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特願２０１９－１８０７８１号（２０１９年９月３０日出願）

１…撮像装置、３…撮像素子、４…制御部、１０…画素、１１…光電変換部、２０…画素ブロック、３０…供給部、３５…画素制御部、３６…供給制御部、４０…ＡＤ変換部、５０…処理部、６０…読み出し部、７０…読み出し制御部、１１１…第１基板、１１２…第２基板

Claims (21)

1. 光電変換により電荷を生成する複数の光電変換部と、複数の前記光電変換部で生成された電荷に基づく信号がそれぞれ出力される複数の信号線とが設けられる第１基板と、
   複数の前記信号線の電圧が所定電圧以下にならないよう前記信号線に電圧をそれぞれ供給し、列方向に設けられる供給部と、前記信号線に出力された信号を処理する処理部とが設けられ、前記第１基板に積層される第２基板と、
   を備える撮像素子。
2. 請求項１に記載の撮像素子において、
   前記供給部は、前記光電変換部で生成された電荷に基づく信号が前記信号線に出力されるときと、前記光電変換部で生成された電荷に基づく信号のノイズを除去するための信号が出力されるときとで異なる電圧を前記信号線に供給する撮像素子。
3. 請求項１または請求項２に記載の撮像素子において、
   前記供給部は、前記光電変換部で生成された電荷に基づく信号が前記信号線に出力されるとき、前記光電変換部で生成された電荷に基づく信号のノイズを除去するための信号が出力されるときよりも低い電圧を前記信号線に供給する撮像素子。
4. 請求項１から請求項３までのいずれか一項に記載の撮像素子において、
   前記光電変換部は、第１領域と前記第１領域と異なる第２領域それぞれにおいて、行方向、および列に複数配置される撮像素子。
5. 請求項４に記載の撮像素子において、
   前記信号線は、前記第１領域に配置される複数の前記光電変換部で生成された電荷に基づく信号が出力される第１信号線と、前記第２領域に配置される複数の前記光電変換部で生成された電荷に基づく信号が出力される第２信号線とを有し、
   前記処理部は、前記第１信号線に出力された信号を処理する第１処理部と、前記第２信号線に出力された信号を処理する第２処理部とを有する撮像素子。
6. 請求項５に記載の撮像素子において、
   前記第１信号線は、前記第１領域において、列方向に配置される複数の前記光電変換部と電気的に接続可能であり、
   前記第２信号線は、前記第２領域において、列方向に配置される複数の前記光電変換部と電気的に接続可能であり、
   前記供給部は、前記第１信号線に電圧を供給する第１供給部と、前記第２信号線に電圧を供給する第２供給部とを有する撮像素子。
7. 請求項６に記載の撮像素子において、
   複数の前記第１信号線が、前記第１領域において、行方向に設けられ、
   複数の前記第２信号線が、前記第２領域において、行方向に設けられ、
   複数の前記第１供給部が、複数の前記第１信号線のうち対応する前記第１信号線にそれぞれ電圧を供給し、
   複数の前記第２供給部が、複数の前記第２信号線のうち対応する前記第２信号線にそれぞれ電圧を供給する撮像素子。
8. 請求項４または請求項５に記載の撮像素子において、
   前記信号線は、前記第１領域と前記第２領域とにそれぞれ配置され、
   前記供給部は、前記第１領域に設けられる前記信号線に電圧を供給する第１供給部と、前記第２領域に設けられる前記信号線に電圧を供給する第２供給部とを有する撮像素子。
9. 請求項６から８までのいずれか一項に記載の撮像素子において、
   前記第１供給部を制御する第１制御部と、
   前記第２供給部を制御する第２制御部と、を備える撮像素子。
10. 請求項９に記載の撮像素子において、
    前記第１制御部と前記第２制御部とはそれぞれ、前記第１領域に設けられる前記信号線と前記第２領域に設けられる前記信号線とに異なるタイミングで電圧を供給可能なよう前記第１供給部と前記第２供給部とを制御する撮像素子。
11. 請求項１から請求項３までのいずれか一項に記載の撮像素子において、
    前記信号線は、前記光電変換部毎に設けられ、
    前記供給部は、前記信号線毎に設けられる撮像素子。
12. 請求項１１に記載の撮像素子において、
    前記供給部毎に前記供給部を制御する制御部を備える撮像素子。
13. 請求項１２に記載の撮像素子において、
    前記制御部は、前記信号線毎に異なるタイミングで電圧を供給可能なよう前記供給部を制御する撮像素子。
14. 請求項１から請求項１３までのいずれか一項に記載の撮像素子において、
    前記第１基板に設けられ、電源電圧が供給される電極を備え、
    前記信号線と前記供給部とは、前記電極に接続される撮像素子。
15. 請求項１４に記載の撮像素子において、
    前記第１基板を貫通する第１配線を備え、
    前記供給部は、前記第１配線を介して前記電極に接続される撮像素子。
16. 請求項１５に記載の撮像素子において、
    前記信号線は、前記第１配線を介して前記電極に接続される撮像素子。
17. 請求項１４から請求項１６までのいずれか一項に記載の撮像素子において、
    複数の前記光電変換部と前記供給部との間に設けられる第２配線を備え、
    前記供給部は、前記第２配線を介して前記電極に接続される撮像素子。
18. 請求項１７に記載の撮像素子において、
    前記信号線は、前記第２配線を介して前記電極に接続される撮像素子。
19. 請求項１から請求項１３までのいずれか一項に記載の撮像素子において、
    前記第１基板に設けられ、第１電源電圧が供給される第１電極と、
    前記第１基板に設けられ、第２電源電圧が供給される第２電極と、
    前記第１基板を貫通する第１配線と、を備え、
    前記第１電極は、前記信号線に接続され、
    前記第２電極は、前記第１配線を介して前記供給部に接続される撮像素子。
20. 請求項１から請求項１９までのいずれか一項に記載の撮像素子において、
    前記処理部は、前記信号線に出力されたアナログ信号をデジタル信号に変換するＡＤ変換部を有する撮像素子。
21. 請求項１から請求項２０までのいずれか一項に記載の撮像素子と、
    前記処理部で処理された信号に基づいて画像データを生成する生成部と、
    を備える撮像装置。

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