JP5980615B2 - 固体撮像装置および撮像装置 - Google Patents

Description

本発明は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置および撮像装置に関する。

近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。

従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。

この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。

ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。

この問題を解決するために、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置によりチップ面積の増大を防ぐ方法が特許文献１に開示されている。

図11(a)は、上述した2枚の基板が貼り合わされて構成される固体撮像装置の断面構成を示している。第１基板90と第２基板91が、マイクロパッドおよびマイクロバンプを含む接続部900によって電気的に接続されている。図11(b)は固体撮像装置の第１基板90の平面構成を示している。第１基板90において2次元の行列状に画素910が配列されている。

特開２０１０−２１９３３９号公報

しかしながら、第１基板90を透過した光が第２基板91に入射し、第２基板91に配置されたトランジスタのアクティブ領域が露光されると、ノイズが発生し、第２基板91に保持されている信号電荷にノイズが混入することがある。例えば、特許文献１では、第２の基板81に形成された電荷蓄積容量部61に接続された第２転送トランジスタTr2のアクティブ領域が露光されると、ノイズが発生し、電荷蓄積容量部61に保持されている信号電荷にノイズが混入することがある。

本発明は、上述した課題に鑑みてなされたものであって、信号保持部に保持されている信号電荷へのノイズの混入を抑制することができる固体撮像装置および撮像装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に含まれる光電変換素子と、前記第２の基板に含まれ、信号を保持する信号保持部と、前記信号保持部に電気的に接続されている半導体のアクティブ領域を有し、前記光電変換素子で発生し前記接続部を経由した信号を前記信号保持部に転送する、前記第２の基板に含まれる転送部と、前記信号保持部に保持された信号を前記画素から出力する、前記第２の基板に含まれる出力部と、を有し、前記信号保持部は複数の電極を有し、前記第２の基板に含まれ、前記アクティブ領域を遮光する遮光部が、前記複数の電極のいずれかで構成されていることを特徴とする固体撮像装置である。

また、本発明は、上記の固体撮像装置を有することを特徴とする撮像装置である。

本発明によれば、第２の基板が、信号保持部に電気的に接続されているアクティブ領域を遮光する遮光部を有することによって、信号保持部に保持されている信号電荷へのノイズの混入を抑制することができる。

本発明の第１の実施形態による固体撮像装置を適用した撮像装置の構成を示すブロック図である。 本発明の第１の実施形態による固体撮像装置の構成を示すブロック図である。 本発明の第１の実施形態による固体撮像装置の断面図である。 本発明の第１の実施形態による固体撮像装置が備える画素の回路構成を示す回路図である。 本発明の第１の実施形態による固体撮像装置が備える画素の動作を示すタイミングチャートである。 本発明の第１の実施形態による固体撮像装置が備える画素の動作を示すタイミングチャートである。 本発明の第１の実施形態による固体撮像装置を構成する第２基板の部分断面図である。 本発明の第１の実施形態による固体撮像装置を構成する第２基板の部分平面図および部分断面図である。 本発明の第２の実施形態による固体撮像装置を構成する第２基板の部分平面図および部分断面図である。 本発明の第３の実施形態による固体撮像装置を構成する第２基板の部分平面図である。 従来の固体撮像装置の断面図および平面図である。

以下、図面を参照し、本発明の実施形態を説明する。

（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図1は、本実施形態による固体撮像装置を適用した撮像装置の一例としてデジタルカメラの構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図1に示すデジタルカメラ10は、レンズ部1、レンズ制御装置2、固体撮像装置3、駆動回路4、メモリ5、信号処理回路6、記録装置7、制御装置8、および表示装置9を備える。

レンズ部1はズームレンズやフォーカスレンズを備えており、被写体からの光を固体撮像装置3の受光面に被写体像として結像する。レンズ制御装置2は、レンズ部1のズーム、フォーカス、絞りなどを制御する。レンズ部1を介して取り込まれた光は固体撮像装置3の受光面で結像される。固体撮像装置3は、受光面に結像された被写体像を画像信号に変換して出力する。固体撮像装置3の受光面には、複数の画素が行方向および列方向に2次元的に配列されている。

駆動回路4は、固体撮像装置3を駆動し、その動作を制御する。メモリ5は、画像データを一時的に記憶する。信号処理回路6は、固体撮像装置3から出力された画像信号に対して、予め定められた処理を行う。信号処理回路6によって行われる処理には、画像信号の増幅、画像データの各種の補正、画像データの圧縮などがある。

記録装置7は、画像データの記録または読み出しを行うための半導体メモリなどによって構成されており、着脱可能な状態でデジタルカメラ10に内蔵される。表示装置9は、動画像（ライブビュー画像）の表示、静止画像の表示、記録装置7に記録された動画像や静止画像の表示、デジタルカメラ10の状態の表示などを行う。

制御装置8は、デジタルカメラ10全体の制御を行う。制御装置8の動作は、デジタルカメラ10が内蔵するROMに格納されているプログラムに規定されている。制御装置8は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。

図2は、固体撮像装置3の構成を示している。図2に示す固体撮像装置は、画素部200（画素アレイ）、垂直走査回路300、列処理回路350、水平走査回路400、および出力アンプ410を備えている。図2に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。

画素部200は、2次元の行列状に配列された画素100と、列毎に設けられた電流源130とを有する。本実施形態では、固体撮像装置3が有する全画素からなる領域を画素信号の読み出し対象領域とするが、固体撮像装置3が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。

垂直走査回路300は行単位で画素部200の駆動制御を行う。この駆動制御を行うために、垂直走査回路300は、行数と同じ数の単位回路301-1，301-2，・・・，301-n（nは行数）で構成されている。

各単位回路301-i（i=1，2，・・・，n）は、1行分の画素100を制御するための制御信号を、行毎に設けられている信号線110へ出力する。信号線110は画素100に接続されており、単位回路301-iから出力された制御信号を画素100に供給する。図2では、各行に対応する各信号線110が1本の線で表現されているが、各信号線110は複数の信号線を含む。制御信号により選択された行の画素100の信号は、列毎に設けられている垂直信号線120へ出力されるようになっている。

電流源130は垂直信号線120に接続されており、画素100内の増幅トランジスタ（後述する第２増幅トランジスタ241，242，243，244）とソースフォロア回路を構成する。列処理回路350は、垂直信号線120に出力された画素信号に対してノイズ抑圧などの信号処理を行う。水平走査回路400は、垂直信号線120に出力されて列処理回路350によって処理された1行分の画素100の画素信号を水平方向の並びの順で時系列に出力アンプ410へ出力する。出力アンプ410は、水平走査回路400から出力された画素信号を増幅し、画像信号として固体撮像装置3の外部へ出力する。

図3は固体撮像装置3の断面構造を示している。固体撮像装置3は、画素100を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された2枚の基板（第１基板20、第２基板21）が重なった構造を有する。画素100を構成する回路要素は第１基板20と第２基板21に分配して配置されている。第１基板20と第２基板21は、画素100の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。

第１基板20の2つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第１基板20に照射された光は光電変換素子に入射する。第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板21と接続するための接続部250が形成されている。第１基板20に配置されている光電変換素子で発生した信号電荷に基づく信号は、接続部250を介して第２基板21へ出力される。図3に示す例では第１基板20と第２基板21の主面の面積が異なるが、第１基板20と第２基板21の主面の面積が同じであってもよい。

画素100以外の垂直走査回路300、列処理回路350、水平走査回路400、出力アンプ410に関しては、それぞれ第１基板20と第２基板21のどちらに配置されていてもよい。また、垂直走査回路300、列処理回路350、水平走査回路400、出力アンプ410のそれぞれを構成する回路要素が第１基板20と第２基板21に分散して配置されていてもよい。

図4は、4画素分の画素100で構成された画素セルの回路構成を示している。本実施形態では、垂直方向に並んだ4画素で一部の回路要素を共有する例を説明する。4画素分の画素100で構成される画素セルは、光電変換素子201，202，203，204と、第１転送トランジスタ211，212，213，214と、電荷保持部230（フローティングディフュージョン）と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ271，272，273，274と、第２リセットトランジスタ221，222，223，224と、アナログメモリ231，232，233，234と、第２増幅トランジスタ241，242，243，244と、選択トランジスタ291，292，293，294とを有する。図4に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。

画素セルには4つの画素100の回路要素が含まれる。第１画素は、光電変換素子201と、第１転送トランジスタ211と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ271と、第２リセットトランジスタ221と、アナログメモリ231と、第２増幅トランジスタ241と、選択トランジスタ291とを有する。第２画素は、光電変換素子202と、第１転送トランジスタ212と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ272と、第２リセットトランジスタ222と、アナログメモリ232と、第２増幅トランジスタ242と、選択トランジスタ292とを有する。

第３画素は、光電変換素子203と、第１転送トランジスタ213と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ273と、第２リセットトランジスタ223と、アナログメモリ233と、第２増幅トランジスタ243と、選択トランジスタ293とを有する。第４画素は、光電変換素子204と、第１転送トランジスタ214と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ274と、第２リセットトランジスタ224と、アナログメモリ234と、第２増幅トランジスタ244と、選択トランジスタ294とを有する。電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260とは、4つの画素100で共有されている。

光電変換素子201，202，203，204の一端は接地されている。第１転送トランジスタ211，212，213，214のドレイン端子は光電変換素子201，202，203，204の他端に接続されている。第１転送トランジスタ211，212，213，214のゲート端子は垂直走査回路300に接続されており、転送パルスΦTX1-1，ΦTX1-2，ΦTX1-3，ΦTX1-4が供給される。

電荷保持部230の一端は第１転送トランジスタ211，212，213，214のソース端子に接続されており、電荷保持部230の他端は接地されている。第１リセットトランジスタ220のドレイン端子は電源電圧VDDに接続されており、第１リセットトランジスタ220のソース端子は第１転送トランジスタ211，212，213，214のソース端子に接続されている。第１リセットトランジスタ220のゲート端子は垂直走査回路300に接続されており、リセットパルスΦRST1が供給される。

第１増幅トランジスタ240のドレイン端子は電源電圧VDDに接続されている。第１増幅トランジスタ240の入力部であるゲート端子は第１転送トランジスタ211，212，213，214のソース端子に接続されている。電流源280の一端は第１増幅トランジスタ240のソース端子に接続されており、電流源280の他端は接地されている。一例として、ドレイン端子が第１増幅トランジスタ240のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路300に接続されたトランジスタで電流源280を構成してもよい。クランプ容量260の一端は、接続部250を介して第１増幅トランジスタ240のソース端子および電流源280の一端に接続されている。

第２転送トランジスタ271，272，273，274のドレイン端子はクランプ容量260の他端に接続されている。第２転送トランジスタ271，272，273，274のゲート端子は垂直走査回路300に接続されており、転送パルスΦTX2-1，ΦTX2-2，ΦTX2-3，ΦTX2-4が供給される。第２リセットトランジスタ221，222，223，224のドレイン端子は電源電圧VDDに接続されており、第２リセットトランジスタ221，222，223，224のソース端子は第２転送トランジスタ271，272，273，274のソース端子に接続されている。第２リセットトランジスタ221，222，223，224のゲート端子は垂直走査回路300に接続されており、リセットパルスΦRST2-1，ΦRST2-2，ΦRST2-3，ΦRST2-4が供給される。

アナログメモリ231，232，233，234の一端は第２転送トランジスタ271，272，273，274のソース端子に接続されており、アナログメモリ231，232，233，234の他端は接地されている。第２増幅トランジスタ241，242，243，244のドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ241，242，243，244の入力部を構成するゲート端子は第２転送トランジスタ271，272，273，274のソース端子に接続されている。選択トランジスタ291，292，293，294のドレイン端子は第２増幅トランジスタ241，242，243，244のソース端子に接続されており、選択トランジスタ291，292，293，294のソース端子は垂直信号線120に接続されている。選択トランジスタ291，292，293，294のゲート端子は垂直走査回路300に接続されており、選択パルスΦSEL1，ΦSEL2，ΦSEL3，ΦSEL4が供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。

光電変換素子201，202，203，204は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。第１転送トランジスタ211，212，213，214は、光電変換素子201，202，203，204に蓄積された信号電荷を電荷保持部230に転送するトランジスタである。第１転送トランジスタ211，212，213，214のオン／オフは、垂直走査回路300からの転送パルスΦTX1-1，ΦTX1-2，ΦTX1-3，ΦTX1-4によって制御される。電荷保持部230は、光電変換素子201，202，203，204から転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。

第１リセットトランジスタ220は、電荷保持部230をリセットするトランジスタである。第１リセットトランジスタ220のオン／オフは、垂直走査回路300からのリセットパルスΦRST1によって制御される。第１リセットトランジスタ220と第１転送トランジスタ211，212，213，214を同時にオンにすることによって、光電変換素子201，202，203，204をリセットすることも可能である。電荷保持部230／光電変換素子201，202，203，204のリセットは、電荷保持部230／光電変換素子201，202，203，204に蓄積されている電荷量を制御して電荷保持部230／光電変換素子201，202，203，204の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。

第１増幅トランジスタ240は、ゲート端子に入力される、電荷保持部230に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源280は、第１増幅トランジスタ240の負荷として機能し、第１増幅トランジスタ240を駆動する電流を第１増幅トランジスタ240に供給する。第１増幅トランジスタ240と電流源280はソースフォロワ回路を構成する。

クランプ容量260は、第１増幅トランジスタ240から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。第２転送トランジスタ271，272，273，274は、クランプ容量260の他端の電圧レベルをサンプルホールドし、アナログメモリ231，232，233，234に蓄積するトランジスタである。第２転送トランジスタ271，272，273，274のオン／オフは、垂直走査回路300からの転送パルスΦTX2-1，ΦTX2-2，ΦTX2-3，ΦTX2-4によって制御される。

第２リセットトランジスタ221，222，223，224は、アナログメモリ231，232，233，234をリセットするトランジスタである。第２リセットトランジスタ221，222，223，224のオン／オフは、垂直走査回路300からのリセットパルスΦRST2-1，ΦRST2-2，ΦRST2-3，ΦRST2-4によって制御される。アナログメモリ231，232，233，234のリセットは、アナログメモリ231，232，233，234に蓄積されている電荷量を制御してアナログメモリ231，232，233，234の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ231，232，233，234は、第２転送トランジスタ271，272，273，274によってサンプルホールドされたアナログ信号を保持・蓄積する。

アナログメモリ231，232，233，234の容量は、電荷保持部230の容量よりも大きな容量に設定される。アナログメモリ231，232，233，234には、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。

第２増幅トランジスタ241，242，243，244は、ゲート端子に入力される、アナログメモリ231，232，233，234に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２増幅トランジスタ241，242，243，244と、垂直信号線120に接続された電流源130とはソースフォロワ回路を構成する。選択トランジスタ291，292，293，294は、画素100を選択し、第２増幅トランジスタ241，242，243，244の出力を垂直信号線120に伝えるトランジスタである。選択トランジスタ291，292，293，294のオン／オフは、垂直走査回路300からの選択パルスΦSEL1，ΦSEL2，ΦSEL3，ΦSEL4によって制御される。

図4に示す回路要素のうち、光電変換素子201，202，203，204、第１転送トランジスタ211，212，213，214、電荷保持部230、第１リセットトランジスタ220、第１増幅トランジスタ240、電流源280は第１基板20に配置されている。また、クランプ容量260、第２転送トランジスタ271，272，273，274、第２リセットトランジスタ221，222，223，224、アナログメモリ231，232，233，234、第２増幅トランジスタ241，242，243，244、選択トランジスタ291，292，293，294は第２基板21に配置されている。

第１基板20と第２基板21の間には、接続部250が配置されている。第１基板20の第１増幅トランジスタ240から出力された増幅信号は、接続部250を介して第２基板21へ出力される。

図4では、接続部250が第１増幅トランジスタ240のソース端子および電流源280の一端とクランプ容量260の一端との間の経路に配置されているが、これに限らない。接続部250は、第１転送トランジスタ211，212，213，214から第２転送トランジスタ271，272，273，274までの電気的に接続された経路上のどこに配置されていてもよい。

例えば、第１転送トランジスタ211，212，213，214のソース端子と、電荷保持部230の一端、第１リセットトランジスタ220のソース端子、および第１増幅トランジスタ240のゲート端子との間の経路に接続部250が配置されていてもよい。あるいは、クランプ容量260の他端と、第２転送トランジスタ271，272，273，274のドレイン端子との間の経路に接続部250が配置されていてもよい。

次に、図5を参照し、画素100の動作を説明する。図5は、垂直走査回路300から行毎に画素100に供給される制御信号を示している。以下では、図4に示した4画素で構成される画素セルの単位で動作を説明する。

［期間T1の動作］
まず、リセットパルスΦRST1が“L”（Low）レベルから“H”（High）レベルに変化することで、第１リセットトランジスタ220がオンとなる。同時に、転送パルスΦTX1-1が“L”レベルから“H”レベルに変化することで、第１転送トランジスタ211がオンとなる。これによって、第１画素の光電変換素子201がリセットされる。

続いて、リセットパルスΦRST1および転送パルスΦTX1-1が“H”レベルから“L”レベルに変化することで、第１リセットトランジスタ220および第１転送トランジスタ211がオフとなる。これによって、第１画素の光電変換素子201のリセットが終了し、第１画素の露光（信号電荷の蓄積）が開始される。上記と同様にして、第２画素の光電変換素子202、第３画素の光電変換素子203、第４画素の光電変換素子204が順にリセットされ、各画素の露光が開始される。図4では、転送パルスΦTX1-1，ΦTX1-2，ΦTX1-3，ΦTX1-4が“H”レベルになるタイミングでリセットパルスΦRST1が“H”レベルになっているが、光電変換素子201，202，203，204をリセットする期間中、リセットパルスΦRST1が常に“H”レベルであってもよい。

［期間T2の動作］
続いて、リセットパルスΦRST2-1が“L”レベルから“H”レベルに変化することで、第２リセットトランジスタ221がオンとなる。これによって、アナログメモリ231がリセットされる。同時に、転送パルスΦTX2-1が“L”レベルから“H”レベルに変化することで、第２転送トランジスタ271がオンとなる。これによって、クランプ容量260の他端の電位が電源電圧VDDにリセットされると共に、第２転送トランジスタ271がクランプ容量260の他端の電位のサンプルホールドを開始する。

続いて、リセットパルスΦRST1が“L”レベルから“H”レベルに変化することで、第１リセットトランジスタ220がオンとなる。これによって、電荷保持部230がリセットされる。続いて、リセットパルスΦRST1が“H”レベルから“L”レベルに変化することで、第１リセットトランジスタ220がオフとなる。これによって、電荷保持部230のリセットが終了する。電荷保持部230のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングで電荷保持部230のリセットを行うことによって、電荷保持部230のリーク電流によるノイズをより低減することができる。

続いて、リセットパルスΦRST2-1が“H”レベルから“L”レベルに変化することで、第２リセットトランジスタ221がオフとなる。これによって、アナログメモリ231のリセットが終了する。この時点でクランプ容量260は、第１増幅トランジスタ240から出力される増幅信号（電荷保持部230のリセット後の増幅信号）をクランプしている。

［期間T3の動作］
まず、転送パルスΦTX1-1が“L”レベルから“H”レベルに変化することで、第１転送トランジスタ211がオンとなる。これによって、光電変換素子201に蓄積されている信号電荷が、第１転送トランジスタ211を介して電荷保持部230に転送され、電荷保持部230に蓄積される。これによって、第１画素の露光（信号電荷の蓄積）が終了する。期間T1における第１画素の露光開始から期間T3における第１画素の露光終了までの期間が露光期間（信号蓄積期間）である。続いて、転送パルスΦTX1-1が“H”レベルから“L”レベルに変化することで、第１転送トランジスタ211がオフとなる。

続いて、転送パルスΦTX2-1が“H”レベルから“L”レベルに変化することで、第２転送トランジスタ271がオフとなる。これによって、第２転送トランジスタ271がクランプ容量260の他端の電位のサンプルホールドを終了する。

［期間T4の動作］
上述した期間T2，T3の動作は第１画素の動作である。期間T4では、第２画素、第３画素、第４画素の各画素について、期間T2，T3の動作と同様の動作が行われる。各画素の露光期間の長さを同一とすることがより望ましい。

以下では、アナログメモリ231の一端の電位の変化について説明する。アナログメモリ232，233，234の一端の電位の変化についても同様である。電荷保持部230のリセットが終了した後に光電変換素子201から電荷保持部230に信号電荷が転送されることによる電荷保持部230の一端の電位の変化をΔVfd、第１増幅トランジスタ240のゲインをα1とすると、光電変換素子201から電荷保持部230に信号電荷が転送されることによる第１増幅トランジスタ240のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。

アナログメモリ231と第２転送トランジスタ271の合計のゲインをα2とすると、光電変換素子201から電荷保持部230に信号電荷が転送された後の第２転送トランジスタ271のサンプルホールドによるアナログメモリ231の一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。ΔVfdは、信号電荷の転送による電荷保持部230の一端の電位の変化量であり、電荷保持部230をリセットすることにより発生するリセットノイズを含んでいない。したがって、第２転送トランジスタ271がサンプルホールドを行うことによって、光電変換素子201で発生するノイズの影響を低減することができる。

アナログメモリ231のリセットが終了した時点のアナログメモリ231の一端の電位は電源電圧VDDであるため、光電変換素子201から電荷保持部230に信号電荷が転送された後、第２転送トランジスタ271によってサンプルホールドされたアナログメモリ231の一端の電位Vmemは以下の（１）式となる。（１）式において、ΔVmem<0、ΔVfd<0である。
Vmem＝VDD＋ΔVmem
＝VDD＋α1×α2×ΔVfd ・・・（１）

また、α2は以下の（２）式となる。（２）式において、CLはクランプ容量260の容量値であり、CSHはアナログメモリ231の容量値である。ゲインの低下をより小さくするため、クランプ容量260の容量CLはアナログメモリ231の容量CSHよりも大きいことがより望ましい。

［期間T5の動作］
期間T5では、アナログメモリ231，232，233，234に蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、第１画素からの信号の読み出しが行われる。選択パルスΦSET1が“L”レベルから“H”レベルに変化することで、選択トランジスタ291がオンとなる。これによって、（１）式に示した電位Vmemに基づく信号が選択トランジスタ291を介して垂直信号線120へ出力される。

続いて、リセットパルスΦRST2-1が“L”レベルから“H”レベルに変化することで、第２リセットトランジスタ221がオンとなる。これによって、アナログメモリ231がリセットされ、リセット時のアナログメモリ231の一端の電位に基づく信号が選択トランジスタ291を介して垂直信号線120へ出力される。

続いて、リセットパルスΦRST2-1が“H”レベルから“L”レベルに変化することで、第２リセットトランジスタ221がオフとなる。続いて、選択パルスΦSET1が“H”レベルから“L”レベルに変化することで、選択トランジスタ291がオフとなる。

列処理回路350は、（１）式に示した電位Vmemに基づく信号と、アナログメモリ231をリセットしたときのアナログメモリ231の一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子201に蓄積された信号電荷が電荷保持部230に転送された直後の電荷保持部230の一端の電位と、電荷保持部230の一端がリセットされた直後の電荷保持部230の電位との差分ΔVfdに基づく信号である。したがって、アナログメモリ231をリセットすることによるノイズ成分と、電荷保持部230をリセットすることによるノイズ成分とを抑圧した、光電変換素子201に蓄積された信号電荷に基づく信号成分を得ることができる。

列処理回路350から出力された信号は、水平走査回路400によって出力アンプ410へ出力される。出力アンプ410は、水平走査回路400から出力された信号を処理し、画像信号として出力する。以上で、第１画素からの信号の読み出しが終了する。

［期間T6の動作］
続いて、第２画素、第３画素、第４画素の各画素について、期間T5における第１画素の動作と同様の動作が行われる。

上記の動作では、光電変換素子201，202，203，204から電荷保持部230に転送された信号電荷を電荷保持部230が各画素100の読み出しタイミングまで保持していなければならない。電荷保持部230が信号電荷を保持している期間中にノイズが発生すると、電荷保持部230が保持している信号電荷にノイズが重畳され、信号品質（S/N）が劣化する。

電荷保持部230が信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、電荷保持部230のリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子201，202，203，204以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnは（qid＋qpn）tcとなる。

電荷保持部230の容量をCfd、アナログメモリ231，232，233，234の容量をCmemとし、CfdとCmemの比（Cmem/Cfd）をAとする。また、前述したように、第１増幅トランジスタ240のゲインをα1、アナログメモリ231，232，233，234と第２転送トランジスタ271，272，273，274の合計のゲインをα2とする。露光期間中に光電変換素子201，202，203，204で発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリ231，232，233，234に保持される信号電荷はA×α1×α2×Qphとなる。

光電変換素子201，202，203，204から電荷保持部230に転送された信号電荷に基づく信号は第２転送トランジスタ271，272，273，274によってサンプルホールドされ、アナログメモリ231，232，233，234に格納される。したがって、電荷保持部230に信号電荷が転送されてからアナログメモリ231，232，233，234に信号電荷が格納されるまでの時間は短く、電荷保持部230で発生したノイズは無視することができる。アナログメモリ231，232，233，234が信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、S/NはA×α1×α2×Qph/Qnとなる。

一方、特許文献２に記載された従来技術のように、容量蓄積部に保持された信号電荷を、増幅トランジスタを介して画素から読み出す場合のS/NはQph/Qnとなる。したがって、本実施形態のS/Nは従来技術のS/NのA×α1×α2倍となる。A×α1×α2が1よりも大きくなるようにアナログメモリ231，232，233，234の容量値を設定する（例えば、アナログメモリ231，232，233，234の容量値を電荷保持部230の容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。

本実施形態では、垂直方向の位置（以下、垂直位置と記載）が同一である画素セルの動作のタイミングは同一であるが、垂直位置が異なる画素セルの動作のタイミングは異なる。図6は、垂直位置（V1，V2，・・・，Vn）が異なる画素セルの動作のタイミングを模式的に示している。図6の垂直方向の位置が画素セルの配列における垂直位置を示し、水平方向の位置が時間位置を示している。

リセット期間は図5の期間T1に相当し、信号転送期間は図5の期間T2，T3，T4に相当し、読み出し期間は図5の期間T5，T6に相当する。図6に示すように、垂直位置が異なる画素セルではリセット期間および信号転送期間は同一である。一方、垂直位置が異なる画素セルでは読み出し期間が異なる。上述した動作では、同一の画素セル内の画素毎に露光のタイミングが異なるが、画素セルの全体では露光の同時性を実現することができる。

次に、第２基板21の詳細な構造を説明する。図7は、第２基板21の一部の断面構造を示している。第２基板21は、半導体（例えばシリコン）で構成された半導体基板21aと、層間膜21bとを有する。

半導体基板21aにおいて、層間膜21bが形成されている側の表面には第２転送トランジスタ271が形成されている。層間膜21bの表面には、第１基板20と接続される接続部250が形成されており、第２転送トランジスタ271と接続部250は、層間膜21bの内部に形成された配線層等を介して接続されている。層間膜21bの内部にはアナログメモリ231が形成されており、第２転送トランジスタ271とアナログメモリ231は、層間膜21bの内部に形成された配線層等を介して接続されている。アナログメモリ231は、層間膜21bの内部に形成された配線層等を介して、半導体基板21aの表面に形成された拡散領域701に接続されている。

図8は、第２基板21における第２転送トランジスタ271とアナログメモリ231の詳細な構造を示している。図8(a)は、固体撮像装置3に光が入射する側から第２基板21を平面的に見た場合の第２基板21の平面構造を示し、図8(b)は第２基板21の断面構造を示している。

第２転送トランジスタ271は、ゲート端子801と、半導体のアクティブ領域であるソース端子802aおよびドレイン端子802bとを有する。ソース端子802aは、コンタクト803、配線層804、ビア805を介してアナログメモリ231の下部電極806に接続されている。アナログメモリ231は、MIMで構成されており、互いに対向するように形成された下部電極806と上部電極807を有する。上部電極807は、配線層等を介して図7の拡散領域701に接続され、接地されている。図示していないが、下部電極806と上部電極807の間には誘電体層が存在する。第２転送トランジスタ271とアナログメモリ231の間には、金属等の遮光性の材料で構成された遮光部808が形成されている。図示していないが、上記以外の配線層や回路素子も存在する。

固体撮像装置3に光が入射する側から第２基板21を平面的に見た場合に、アナログメモリ231に接続されているソース端子802aは遮光部808の内側に配置されている。このため、第１基板20を透過し第２基板21に入射した光に対して、ソース端子802aは遮光部808によって遮光される。光電変換素子201に入射した光に基づく信号電荷がアナログメモリ231に保持されている期間（図5の期間T3で露光期間が終了してから期間T5で信号電荷に基づく信号が読み出されるまでの期間）にソース端子802aが露光されると、ノイズ（信号電荷）が発生し、アナログメモリ231に保持されている信号電荷にノイズが混入する。しかし、本実施形態では、遮光部808が形成されていることによって、ソース端子802aが露光されにくくなっているので、ソース端子802aにおけるノイズの発生を抑制することができる。したがって、アナログメモリ231に保持されている信号電荷へのノイズの混入を抑制することができる。

第２転送トランジスタ272，273，274とアナログメモリ232，233，234の構造も、図8に示した構造と同様である。すなわち、固体撮像装置3に光が入射する側から第２基板21を平面的に見た場合に、第２転送トランジスタ272，273，274のソース端子も遮光部の内側に配置されている。

本実施形態では、第２転送トランジスタ271のドレイン端子802bの一部のみが遮光部808によって遮光されているが、ドレイン端子802bの全部が遮光されるように遮光部808を形成してもよい。

上述したように、本実施形態によれば、アナログメモリに電気的に接続されている第２転送トランジスタのソース端子を遮光する遮光部が形成されているため、アナログメモリに保持されている信号電荷へのノイズの混入を抑制することができる。

また、複数の画素間で一部の回路要素を共有しているため、複数の画素間で回路要素を共有しない場合と比較して、チップ面積を低減することができる。さらに、複数の画素間で第１増幅トランジスタ240および電流源280を共有しているため、同時に動作する電流源の数を抑えることができる。このため、多数の電流源が同時に動作することによる電源電圧の電圧降下やGND（グランド）電圧の上昇等の発生を低減することができる。

また、画素の全ての回路要素を1枚の基板に配置する場合と比較して、第１基板20の光電変換素子の面積を大きくすることが可能となるため、感度が向上する。さらに、アナログメモリを用いることによって、第２基板21に設ける信号蓄積用の領域の面積を小さくすることができる。

また、アナログメモリ231，232，233，234を設けたことによって、信号品質の劣化を低減することができる。特に、アナログメモリの容量値を電荷保持部の容量値よりも大きくする（例えば、アナログメモリの容量値を電荷保持部の容量値の5倍以上にする）ことによって、アナログメモリが保持する信号電荷が、電荷保持部が保持する信号電荷よりも大きくなる。このため、アナログメモリのリーク電流による信号劣化の影響を小さくすることができる。

また、クランプ容量260および第２転送トランジスタ271，272，273，274を設けることによって、第１基板20で発生するノイズの影響を低減することができる。第１基板20で発生するノイズには、第１増幅トランジスタ240に接続される回路（例えば第１リセットトランジスタ220）の動作に由来して第１増幅トランジスタ240の入力部で発生するノイズ（例えばリセットノイズ）や、第１増幅トランジスタ240の動作特性に由来するノイズ（例えば第１増幅トランジスタ240の回路閾値のばらつきによるノイズ）等がある。

また、アナログメモリ231，232，233，234をリセットしたときの信号と、光電変換素子201，202，203，204から電荷保持部230へ信号電荷を転送することによって発生する第１増幅トランジスタ240の出力の変動に応じた信号とを時分割で画素100から出力し、画素100の外部で各信号の差分処理を行うことによって、第２基板21で発生するノイズの影響を低減することができる。第２基板21で発生するノイズには、第２増幅トランジスタ241，242，243，244に接続される回路（例えば第２リセットトランジスタ221，222，223，224）の動作に由来して第２増幅トランジスタ241，242，243，244の入力部で発生するノイズ（例えばリセットノイズ）等がある。

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。本実施形態では、アナログメモリ231の構造が第１の実施形態におけるアナログメモリ231の構造と異なる。

図9は、第２基板21における第２転送トランジスタ271とアナログメモリ231の詳細な構造を示している。図9(a)は、固体撮像装置3に光が入射する側から第２基板21を平面的に見た場合の第２基板21の平面構造を示し、図9(b)は第２基板21の断面構造を示している。図9において、図8における構成と同一の構成には同一の符号が付与されている。

ソース端子802aは、コンタクト803、配線層804、ビア805を介してアナログメモリ231の下部電極901に接続されている。アナログメモリ231は、MIMで構成されており、互いに対向するように形成された下部電極901と上部電極902を有する。上部電極902は接地されている。図示していないが、下部電極901と上部電極902の間には誘電体層が存在する。また、図示していないが、上記以外の配線層や回路素子も存在する。

固体撮像装置3に光が入射する側から第２基板21を平面的に見た場合に、アナログメモリ231に接続されているソース端子802aは下部電極901の内側に配置されている。このため、第１基板20を透過し第２基板21に入射した光に対して、ソース端子802aは下部電極901によって遮光される。すなわち、下部電極901は遮光部として機能する。本実施形態では、下部電極901が形成されていることによって、ソース端子802aが露光されにくくなっているので、ソース端子802aにおけるノイズの発生を抑制することができる。したがって、アナログメモリ231に保持されている信号電荷へのノイズの混入を抑制することができる。

第２転送トランジスタ272，273，274とアナログメモリ232，233，234の構造も、図9に示した構造と同様である。すなわち、固体撮像装置3に光が入射する側から第２基板21を平面的に見た場合に、第２転送トランジスタ272，273，274のソース端子もアナログメモリの下部電極の内側に配置されている。第２転送トランジスタ271，272，273，274のソース端子はアナログメモリの下部電極と上部電極のいずれかの内側に配置されていればよい。

上述したように、本実施形態によれば、アナログメモリに電気的に接続されている第２転送トランジスタのソース端子が、アナログメモリを構成する電極によって遮光されているため、アナログメモリに保持されている信号電荷へのノイズの混入を抑制することができる。さらに、本実施形態では既存の素子を用いて遮光を行うため、製造工程の複雑化を抑制することができる。

（第３の実施形態）
次に、本発明の第３の実施形態を説明する。本実施形態では、アナログメモリ231，232，233，234の構造が第１の実施形態におけるアナログメモリ231，232，233，234の構造と異なる。

図10は、第２基板21における第２転送トランジスタ271とアナログメモリ231の詳細な構造を示しており、固体撮像装置3に光が入射する側から第２基板21を平面的に見た場合の第２基板21の平面構造を示している。

ゲート端子1001-1、ソース端子1002-1a、ドレイン端子1002-1bは第２転送トランジスタ271を構成する。同様に、ゲート端子1001-2，1001-3，1001-4、ソース端子1002-2a，1002-3a，1002-4a、ドレイン端子1002-2b，1002-3b，1002-4bは第２転送トランジスタ272，273，274を構成する。

ソース端子1002-1aは、コンタクト1003-1、配線層1004-1、ビア1005-1を介してアナログメモリ231の下部電極1006-1に接続されている。同様に、ソース端子1002-2a，1002-3a，1002-4aは、コンタクト1003-2，1003-3，1003-4、配線層1004-2，1004-3，1004-4、ビア1005-2，1005-3，1005-4を介してアナログメモリ232，233，234の下部電極1006-2，1006-3，1006-4に接続されている。アナログメモリ231，232，233，234は上部電極1007を共有している。上部電極1007は接地されている。

固体撮像装置3に光が入射する側から第２基板21を平面的に見た場合に、アナログメモリ231，232，233，234に接続されているソース端子1002-1a，1002-2a，1002-3a，1002-4aおよびドレイン端子1002-1b，1002-2b，1002-3b，1002-4bは下部電極1006-1，1006-2，1006-3，1006-4の内側に配置されている。このため、第１基板20を透過し第２基板21に入射した光に対して、ソース端子1002-1a，1002-2a，1002-3a，1002-4aは下部電極1006-1，1006-2，1006-3，1006-4によって遮光される。すなわち、下部電極1006-1，1006-2，1006-3，1006-4は遮光部として機能する。本実施形態では、下部電極1006-1，1006-2，1006-3，1006-4が形成されていることによって、ソース端子1002-1a，1002-2a，1002-3a，1002-4aが露光されにくくなっているので、ソース端子1002-1a，1002-2a，1002-3a，1002-4aにおけるノイズの発生を抑制することができる。したがって、アナログメモリ231，232，233，234に保持されている信号電荷へのノイズの混入を抑制することができる。さらに、ドレイン端子1002-1b，1002-2b，1002-3b，1002-4bも露光されにくくなっているので、遮光効果が高まる。

また、固体撮像装置3に光が入射する側から第２基板21を平面的に見た場合に、ソース端子1002-1a，1002-2a，1002-3a，1002-4aおよびドレイン端子1002-1b，1002-2b，1002-3b，1002-4bは1枚の上部電極1007の内側に配置されている。このため、第１基板20を透過し第２基板21に入射した光に対して、ソース端子1002-1a，1002-2a，1002-3a，1002-4aは上部電極1007によって遮光される。すなわち、上部電極1007は遮光部として機能する。

アナログメモリ231，232，233，234の上部電極が第１の実施形態のように別個の電極として構成されている場合、固体撮像装置3に入射した光の大部分は下部電極または上部電極によって遮光されるが、下部電極と下部電極の間隙（隣接する下部電極同士の間隙（すき間））または上部電極と上部電極の間隙（隣接する上部電極同士の間隙（すき間））を通過した一部の光が回り込んで、第２転送トランジスタ271，272，273，274のソース端子が露光される可能性がある。これに対して、本実施形態では、固体撮像装置3に光が入射する側から第２基板21を平面的に見た場合に、上部電極1007が、下部電極1006-1と下部電極1006-2の間隙、下部電極1006-2と下部電極1006-3の間隙、下部電極1006-3と下部電極1006-4の間隙の全てと重なるように（これらの間隙の全てを覆うように）構成されている。これによって、下部電極と下部電極の間隙に光が入射しなくなるので、遮光効果が高まる。

上述したように、本実施形態によれば、アナログメモリに電気的に接続されている第２転送トランジスタのソース端子が、アナログメモリを構成する電極によって遮光されているため、アナログメモリに保持されている信号電荷へのノイズの混入を抑制することができる。さらに、本実施形態では既存の素子を用いて遮光を行うため、製造工程の複雑化を抑制することができる。

また、第２転送トランジスタのドレイン端子が、アナログメモリを構成する電極によって遮光されているため、アナログメモリに保持されている信号電荷へのノイズの混入をより抑制することができる。さらに、アナログメモリ231，232，233，234が1枚の上部電極1007を共有することによって、アナログメモリに保持されている信号電荷へのノイズの混入をより抑制することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、2枚の基板が接続部で接続されている固体撮像装置の構成を示したが、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、3枚以上の基板のうち2枚の基板が第１の基板と第２の基板に相当する。

1・・・レンズ部、2・・・レンズ制御装置、3・・・固体撮像装置、4・・・駆動回路、5・・・メモリ、6・・・信号処理回路、7・・・記録装置、8・・・制御装置、9・・・表示装置、100・・・画素、130，280・・・電流源、200・・・画素部、201，202，203，204・・・光電変換素子、211，212，213，214・・・第１転送トランジスタ、220・・・第１リセットトランジスタ、221，222，223，224・・・第２リセットトランジスタ、230・・・電荷保持部、231，232，233，234・・・アナログメモリ（信号保持部）、240・・・第１増幅トランジスタ、241，242，243，244・・・第２増幅トランジスタ、250・・・接続部、260・・・クランプ容量、271，272，273，274・・・第２転送トランジスタ（転送部）、291，292，293，294・・・選択トランジスタ（出力部）、300・・・垂直走査回路、350・・・列処理回路、400・・・水平走査回路、410・・・出力アンプ、801，1001-1，1001-2，1001-3，1001-4・・・ゲート端子、802a，1002-1a，1002-2a，1002-3a，1002-4a・・・ソース端子、802b，1002-1b，1002-2b，1002-3b，1002-4b・・・ドレイン端子、806，901，1006-1，1006-2，1006-3，1006-4・・・下部電極、807，902，1007・・・上部電極、808・・・遮光部

Claims (5)

1. 複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、
   前記画素は、
   前記第１の基板に含まれる光電変換素子と、
   前記第２の基板に含まれ、信号を保持する信号保持部と、
   前記信号保持部に電気的に接続されている半導体のアクティブ領域を有し、前記光電変換素子で発生し前記接続部を経由した信号を前記信号保持部に転送する、前記第２の基板に含まれる転送部と、
   前記信号保持部に保持された信号を前記画素から出力する、前記第２の基板に含まれる出力部と、
   を有し、
   前記信号保持部は複数の電極を有し、
   前記第２の基板に含まれ、前記アクティブ領域を遮光する遮光部が、前記複数の電極のいずれかで構成されている
   ことを特徴とする固体撮像装置。
2. 前記複数の画素は、前記画素を複数含む複数の画素セルのいずれかに属しており、
   前記画素セルに含まれる複数の前記画素のそれぞれに含まれる前記信号保持部は、前記遮光部を構成する前記電極を共有する
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記信号保持部は、第１の電極と、前記遮光部を構成する第２の電極とを有し、
   前記画素セルに含まれる複数の前記画素のそれぞれに含まれる前記信号保持部が共有する前記第２の電極は１枚の電極として構成されている
   ことを特徴とする請求項２に記載の固体撮像装置。
4. 所定の方向に見て、前記第２の電極は、前記画素セルに含まれる複数の前記画素のそれぞれに含まれる前記信号保持部の前記第１の電極同士の間隙と重なりを有することを特徴とする請求項３に記載の固体撮像装置。
5. 請求項１に記載の固体撮像装置を有することを特徴とする撮像装置。

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