JP2018191270A - 撮像装置 - Google Patents

Abstract

【課題】リセットノイズをより低減する撮像装置を提供する。【解決手段】本開示の撮像装置は、入射光を光電変換し電荷を生成する光電変換部と、ゲートが光電変換部に電気的に接続され、電荷に対応する電気信号を出力する第１トランジスタと、ソースおよびドレインの一方が光電変換部に電気的に接続された第２トランジスタと、第１端子および第２端子を有し、第１端子が第２トランジスタのソースおよびドレインの他方に電気的に接続され、第２端子に第１電圧が供給される第１容量素子と、を含む画素を有する。【選択図】図２

Description

本願は、撮像装置に関する。本願は、特に、半導体基板に積層された光電変換膜を含む光電変換部を有する撮像装置に関する。

ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の撮像装置として積層型の撮像装置が提案されている。積層型の撮像装置では、半導体基板の最表面に光電変換膜が積層され、光電変換膜内において光電変換によって発生した電荷を電荷蓄積領域（「フローティングディフュージョン」と呼ばれる）に蓄積する。撮像装置は、半導体基板内でＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）回路またはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）回路を用いて、その蓄積された電荷を読み出す。例えば特許文献１は、そのような撮像装置を開示している。

特開２００９−１６４６０４号公報 特開２０１１−２２８６２１号公報

撮像装置の分野においては、ノイズ低減の要求がある。特に、リセット時に発生するｋＴＣノイズ（「リセットノイズ」とも呼ばれる）を低減したいという要求がある。

本願の限定的ではないある例示的な実施形態によれば、以下が提供される。

入射光を光電変換する光電変換部、光電変換部の信号を検出する信号検出回路、および、第１容量と第１容量よりも容量値が大きい第２容量とが直列に接続された容量回路を含む単位画素セルと、フィードバック回路とを備え、光電変換部は、光電変換膜と、光電変換膜の受光面側に形成された第１電極と、光電変換膜の第１電極と反対側の面に形成された第２電極とを有し、信号検出回路は、第２電極の電位に応じた信号電圧を増幅して出力する第１のトランジスタと、第２電極にソースおよびドレインの一方が接続された第２のトランジスタとを含み、フィードバック回路は、光電変換部の信号を第２のトランジスタのソースおよびドレインの他方に負帰還させ、容量回路は、第２電極と基準電位との間に設けられている、撮像装置。

なお、包括的または具体的な態様は、素子、デバイス、システム、集積回路または方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、システム、集積回路および方法の任意な組み合わせで実現されてもよい。

開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。

本開示の一態様によれば、ｋＴＣノイズなどのノイズをより低減し得る撮像装置が提供される。

図１は、第１の実施形態に係る撮像装置の、例示的な回路構成を示す模式図である。 図２は、図１に示す単位画素セル１１の、例示的な回路構成を示す模式図である。 図３は、第１の実施形態に係る撮像装置の、第１のモードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。 図４は、第１の実施形態に係る撮像装置の、第２のモードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。 図５は、単位画素セル１１における各素子のレイアウトの一例を模式的に示す平面図である。 図６は、図５に示すＡ−Ａ’線断面を模式的に示す断面図である。 図７は、単位画素セル１１における各素子のレイアウトの他の一例を模式的に示す平面図である。 図８は、図７に示すＢ−Ｂ’線断面を模式的に示す断面図である。 図９は、撮像装置１０１の例示的な製造方法を説明するための模式的な断面図である。 図１０は、撮像装置１０１の例示的な製造方法を説明するための模式的な断面図である。 図１１は、撮像装置１０１の例示的な製造方法を説明するための模式的な断面図である。 図１２は、撮像装置１０１の例示的な製造方法を説明するための模式的な断面図である。 図１３は、第１の実施形態に係る撮像装置における単位画素セルの、他の例示的な回路構成を示す模式図である。 図１４は、第２の実施形態に係る撮像装置における単位画素セルの、例示的な回路構成を示す模式図である。 図１５は、第３の実施形態に係る撮像装置における単位画素セルの、例示的な回路構成を示す模式図である。 図１６は、第３の実施形態に係る撮像装置の、第１のモードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。 図１７は、第３の実施形態に係る撮像装置の、第２のモードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。 図１８は、第３の実施形態の変形例に係る撮像装置における単位画素セル１４ａの、例示的な回路構成を示す模式図である。 図１９は、第３の実施形態に係る撮像装置の他の変形例における単位画素セル１４ｂの、例示的な回路構成を示す模式図である。 図２０は、第４の実施形態に係る撮像装置における、単位画素セルのデバイス構造の一例を示す模式的な断面図である。 図２１は、図２０に示す単位画素セル６０Ａにおける、上部電極６２ｕ、誘電体層６２ｄおよび下部電極６２ｂの配置の一例を示す模式的な平面図である。 図２２は、第４の実施形態に係る撮像装置における、単位画素セルのデバイス構造の他の一例を示す模式的な断面図である。 図２３は、図２２に示す単位画素セル６０Ｂにおける、上部電極６２ｕ、誘電体層６２ｄおよび下部電極６２ｂの配置の一例を示す模式的な平面図である。 図２４は、第４の実施形態に係る撮像装置における、単位画素セルのデバイス構造のさらに他の一例を示す模式的な断面図である。 図２５は、図２４に示す単位画素セル６０Ｃにおける、上部電極６２ｕ、誘電体層６２ｄおよび下部電極６２ｂの配置の一例を示す模式的な平面図である。 図２６は、第５の実施形態に係るカメラシステムの構成例を示す模式図である。

本開示の実施形態を詳細に説明する前に、本発明者の知見を説明する。

電荷蓄積領域に蓄積された電荷の読み出し回路として、画素内に３つのトランジスタを配置した構成が知られている。例えば特許文献２の図４には、出力トランジスタ、行選択トランジスタ、および、フローティングディフュージョンをリセットするリセットトランジスタを有する信号読み出し回路が記載されている。また、光電変換により生成した電荷をフローティングディフュージョンに転送する、転送トランジスタを画素内にさらに設けた読み出し回路も知られている。例えば特許文献２の図７における信号読み出し回路は、リセットトランジスタ、出力トランジスタ、行選択トランジスタおよび電荷転送のためのトランジスタの４つのトランジスタを有している。これらの４つのトランジスタのうち、第４のトランジスタは、画素電極とフローティングディフュージョンとの間に接続されている。この第４のトランジスタは、光電変換により生成して画素電極に収集された電荷をフローティングディフュージョンに転送する転送トランジスタである。以下では、画素内に転送トランジスタを有する読み出し回路を「４Ｔｒ読み出し回路」と呼ぶことがある。また、画素内に転送トランジスタを有しない読み出し回路を「３Ｔｒ読み出し回路」と呼ぶことがある。参考のために、特開２０１１−２２８６２１号公報の開示内容の全てを本明細書に援用する。

半導体基板にフォトダイオードが形成された、いわゆるＣＣＤイメージセンサまたはＣＭＯＳイメージセンサにおいては、４Ｔｒ読み出し回路に相関二重サンプリング（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ（ＣＤＳ））を適用することにより、リセットｋＴＣノイズの影響を除去し得ることが知られている。しかしながら、本発明者の検討によると、積層型の撮像装置では、上記の手法によってリセットｋＴＣノイズの影響を除去することは困難である。

積層型の撮像装置は、典型的には、光電変換部と半導体基板との間の電気的な接続のために、光電変換部と半導体基板との間に金属配線または金属層が介在する。そのため、画素電極によって収集された電荷を、フローティングディフュージョンに完全に転送することが困難である。したがって、積層型の撮像装置においては、画素内に転送トランジスタを設けて相関二重サンプリングを適用する手法を単純に適用することは有効とはいえない。積層型の撮像装置においてｋＴＣノイズを低減することが望まれている。

以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。

（第１の実施形態）
図１は、第１の実施形態に係る撮像装置の、例示的な回路構成を模式的に示す。図１に示す撮像装置１０１は、複数の単位画素セル１１と周辺回路とを備える。複数の単位画素セル１１は、半導体基板上に２次元に配列されることにより、感光領域（画素領域）を形成している。半導体基板は、その全体が半導体である基板に限定されない。半導体基板は
、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。

図示する例では、複数の単位画素セル１１は、行方向および列方向に配列されている。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。つまり、図面中、紙面における垂直方向が列方向であり、水平方向が行方向である。複数の単位画素セル１１は、１次元に配列されていてもよい。言い換えれば、撮像装置１０１は、ラインセンサであり得る。

単位画素セル１１の各々は、電源配線２２に接続されている。各単位画素セル１１には、電源配線２２を介して所定の電源電圧が供給される。後に詳しく説明するように、単位画素セル１１の各々は、半導体基板に積層された光電変換膜を有する光電変換部を含んでいる。また、図示するように、撮像装置１０１は、すべての光電変換部に同一の一定電圧を印加するための蓄積制御線１７を有する。

撮像装置１０１の周辺回路は、垂直走査回路（「行走査回路」とも呼ばれる）１６と、負荷回路１９と、カラム信号処理回路（「行信号蓄積回路」とも呼ばれる）２０と、水平信号読み出し回路（「列走査回路」とも呼ばれる）２１と、反転増幅器２４とを含む。図示する構成において、カラム信号処理回路２０、負荷回路１９および反転増幅器２４は、２次元に配列された単位画素セル１１の列毎に配置されている。つまり、この例では、周辺回路は、複数のカラム信号処理回路２０と、複数の負荷回路１９と、複数の反転増幅器２４とを含む。

垂直走査回路１６は、アドレス信号線３０およびリセット信号線２６に接続されている。垂直走査回路１６は、アドレス信号線３０に所定の電圧を印加することにより、各行に配置された複数の単位画素セル１１を行単位で選択する。これにより、選択された単位画素セル１１の信号電圧の読み出しと、後述する画素電極のリセットとが実行される。

図示する例では、垂直走査回路１６は、フィードバック制御線２８および感度調整線３２にも接続されている。後述するように、垂直走査回路１６がフィードバック制御線２８に所定の電圧を印加することにより、単位画素セル１１の出力を負帰還させるフィードバック回路を形成することができる。また、垂直走査回路１６は、感度調整線３２を介して複数の単位画素セル１１に所定の電圧を供給することができる。後に詳しく説明するように、本開示では、単位画素セル１１の各々は、画素内に１以上の容量素子を有する。本明細書において、「容量素子（ｃａｐａｃｉｔｏｒ）」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。本明細書における「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。本明細書における「電極」は、半導体基板の一部分であってもよい。

各列に配置された単位画素セル１１は、各列に対応した垂直信号線１８を介してカラム信号処理回路２０に電気的に接続されている。垂直信号線１８には、負荷回路１９が電気的に接続されている。カラム信号処理回路２０は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。単位画素セル１１の列に対応して設けられた複数のカラム信号処理回路２０には、水平信号読み出し回路２１が電気的に接続されている。水平信号読み出し回路２１は、複数のカラム信号処理回路２０から水平共通信号線２３に信号を順次読み出す。

図１に例示する構成では、複数の反転増幅器２４が各列に対応して設けられている。反転増幅器２４の負側の入力端子は、対応する垂直信号線１８に接続されている。反転増幅器２４の正側の入力端子には、所定の電圧（例えば１Ｖまたは１Ｖ近傍の正電圧）Ｖｒｅ
ｆが供給される。また、反転増幅器２４の出力端子は、各列に対応して設けられたフィードバック線２５を介して、その反転増幅器２４の負側の入力端子との接続を有する複数の単位画素セル１１に接続されている。反転増幅器２４は、単位画素セル１１からの出力を負帰還させるフィードバック回路の一部を構成する。反転増幅器２４をフィードバックアンプと呼んでもよい。反転増幅器２４は、反転増幅利得を変化させるためのゲイン調整端子２４ａを含む。反転増幅器２４の動作は後述する。

図２は、図１に示す単位画素セル１１の、例示的な回路構成を示す。単位画素セル１１は、光電変換部１５と、信号検出回路ＳＣとを含む。

光電変換部１５は、典型的には、第１電極１５ａと、第２電極（画素電極）１５ｃとの間に光電変換膜１５ｂが挟まれた構造を有する。後に図面を参照して説明するように、光電変換膜１５ｂは、単位画素セル１１が形成される半導体基板に積層されている。光電変換膜１５ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成される。光電変換膜１５ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。

光電変換膜１５ｂの受光面側に、第１電極１５ａが設けられる。第１電極１５ａは、ＩＴＯなどの透明な導電性材料から形成される。光電変換膜１５ｂを介して第１電極１５ａに対向する側に第２電極１５ｃが設けられる。第２電極１５ｃは、光電変換膜１５ｂにおいて光電変換によって発生した電荷を収集する。第２電極１５ｃは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。

図示するように、第１電極１５ａは、蓄積制御線１７に接続されており、第２電極１５ｃは、電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる）４４に接続されている。蓄積制御線１７を介して第１電極１５ａの電位を制御することにより、光電変換によって生じた正孔−電子対のうち、正孔および電子のいずれか一方を第２電極１５ｃによって収集することができる。信号電荷として正孔を利用する場合、第２電極１５ｃよりも第１電極１５ａの電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば１０Ｖ程度の電圧が、蓄積制御線１７を介して第１電極１５ａに印加される。これにより、信号電荷が電荷蓄積ノード４４に蓄積される。もちろん、信号電荷として電子を利用してもよい。

単位画素セル１１が有する信号検出回路ＳＣは、増幅トランジスタ（第１のトランジスタ）３４と、第１のリセットトランジスタ（第２のトランジスタ）３６とを含む。また、単位画素セル１１は、第１容量素子（第１容量）４１および第２容量素子（第２容量）４２が直列に接続された容量回路４５を含む。図示する構成において、第２容量素子４２は、第１容量素子４１よりも大きな容量値を有する。図２に例示する構成において、第１のリセットトランジスタ３６のソースおよびドレインのうちの一方、および、第１容量素子４１の一方の電極は、電荷蓄積ノード４４に接続されている。つまり、これらは、第２電極１５ｃとの電気的な接続を有する。

第１のリセットトランジスタ３６のソースおよびドレインのうちの他方、および、第１容量素子４１の他方の電極は、第２容量素子４２の一方の電極に接続されている。つまり、この例では、第１容量素子４１は、第１のリセットトランジスタ３６に並列接続されている。第１容量素子４１と、第１のリセットトランジスタ３６とを並列接続することにより、電荷蓄積ノード４４に対するトランジスタ接合リークを低減し得る。したがって、暗電流を低減し得る。以下では、第１容量素子４１と第２容量素子４２との接続点を含むノードをリセットドレインノード４６と呼ぶことがある。

第２容量素子４２の電極のうち、リセットドレインノード４６に接続されていない方の電極は、感度調整線３２に接続されている。感度調整線３２の電位は、例えば０Ｖ（基準電位）に設定される。感度調整線３２の電位は、撮像装置１０１の動作時において固定されている必要はない。例えば、垂直走査回路１６からパルス電圧が供給されてもよい。後述するように、感度調整線３２は、電荷蓄積ノード４４の電位の制御に利用可能である。もちろん、撮像装置１０１の動作時において、感度調整線３２の電位が固定されていてもよい。

図示するように、増幅トランジスタ３４のゲートは、電荷蓄積ノード４４に接続されている。言い換えれば、増幅トランジスタ３４のゲートは、第２電極１５ｃとの電気的な接続を有する。増幅トランジスタ３４のソースおよびドレインの一方（ＮチャンネルＭＯＳであればドレイン）は、電源配線（ソースフォロア電源）２２に接続されており、他方は、垂直信号線１８に接続されている。増幅トランジスタ３４と、負荷回路１９（図２において不図示、図１参照）とによって、ソースフォロア回路が形成される。増幅トランジスタ３４は、光電変換部１５によって生成された信号を増幅する。

図示するように、単位画素セル１１は、アドレストランジスタ（第３のトランジスタ）４０を含む。アドレストランジスタ４０のソースまたはドレインは、増幅トランジスタ３４のソースおよびドレインのうち、電源配線２２に接続されない側に接続されている。アドレストランジスタ４０のゲートは、アドレス信号線３０に接続されている。図２に例示する構成では、アドレストランジスタ４０は、信号検出回路ＳＣの一部を構成している。

電荷蓄積ノード４４に蓄積された信号電荷の量に応じた電圧が増幅トランジスタ３４のゲートに印加される。増幅トランジスタ３４は、この電圧を増幅する。増幅トランジスタ３４によって増幅された電圧が、信号電圧としてアドレストランジスタ４０によって選択的に読み出される。

図２に例示する構成では、単位画素セル１１は、ソースおよびドレインの一方がリセットドレインノード４６に接続され、他方がフィードバック線２５に接続された第２のリセットトランジスタ（第４のトランジスタ）３８をさらに含んでいる。つまり、図示する構成では、第１のリセットトランジスタ３６のソースおよびドレインのうちのリセットドレインノード４６に接続されている側と、フィードバック線２５とが、第２のリセットトランジスタ３８を介して接続されている。第２のリセットトランジスタ３８のゲートは、フィードバック制御線２８に接続されている。後に詳しく説明するように、フィードバック制御線２８の電圧を制御することにより、信号検出回路ＳＣの出力をフィードバック（ここでは負帰還）させるフィードバック回路ＦＣを形成することができる。

なお、増幅トランジスタ３４、第１のリセットトランジスタ３６、アドレストランジスタ４０および第２のリセットトランジスタ３８の各々は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。以下では、増幅トランジスタ３４、第１のリセットトランジスタ３６、アドレストランジスタ４０および第２のリセットトランジスタ３８がＮチャンネルＭＯＳである場合を例示する。トランジスタとして、電界効果トランジスタ（ＦＥＴ）のほか、バイポーラトランジスタも用い得る。

（撮像装置１０１の動作の概略）
次に、図面を参照しながら、撮像装置１０１の動作の一例を説明する。以下に説明するように、図２に例示する構成によれば、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８のゲート電圧を適切に制御することにより、感度の異なる２つの
動作モードを切り替えることが可能である。ここで説明する２つの動作モードは、比較的高い感度で撮像が可能な第１のモード、および、比較的低い感度で撮像が可能な第２のモードである。

まず、第１のモードにおける撮像装置１０１の動作の概略を説明する。第１のモードは、低照度のもとでの撮像に適したモードである。低照度のもとでは、感度が高いと有益である。しかしながら、感度が比較的高いと、ノイズも増幅されるおそれがある。本開示の実施形態によれば、比較的高い感度を実現しながら、ｋＴＣノイズの影響を低減および／または除去することが可能である。

図３は、第１のモードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。図３において、ＡＤＤ、ＲＳＴ１、ＲＳＴ２、およびＧＣＮＴは、それぞれ、アドレストランジスタ４０のゲート電圧、第１のリセットトランジスタ３６のゲート電圧、第２のリセットトランジスタ３８のゲート電圧および反転増幅器２４のゲイン調整端子２４ａに印加される電圧の変化の一例を模式的に示す。図３に示す例では、時刻ｔ０において、アドレストランジスタ４０、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８は、いずれもＯＦＦである。また、反転増幅器２４のゲイン調整端子２４ａの電圧は、ある所定の値である。簡単のため、以下では、電子シャッタの動作の説明を省略する。

まず、アドレス信号線３０の電位を制御することにより、アドレストランジスタ４０をＯＮにする（時刻ｔ１）。このとき、電荷蓄積ノード４４に蓄積されている信号電荷の読み出しを行う。

次に、リセット信号線２６およびフィードバック制御線２８の電位を制御することにより、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８をＯＮにする（時刻ｔ２）。これにより、電荷蓄積ノード４４とフィードバック線２５とが第１のリセットトランジスタ３６および第２のリセットトランジスタ３８を介して接続され、信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣが形成される。リセットドレインノード４６とフィードバック線２５との間に第２のリセットトランジスタ３８を介在させることにより、リセットトランジスタ３８によって選択的にフィードバック回路ＦＣを形成して光電変換部１５の信号をフィードバックさせることができる。

この例では、フィードバック回路ＦＣの形成は、フィードバック線２５を共有する複数の単位画素セル１１のうちの１つに対して実行される。アドレストランジスタ４０のゲート電圧の制御により、フィードバック回路ＦＣの形成の対象となる単位画素セル１１を選択し、所望の単位画素セル１１に対して、後述するリセットおよび／またはノイズキャンセルを実行し得る。

ここでは、フィードバック回路ＦＣは、増幅トランジスタ３４、反転増幅器２４および第２のリセットトランジスタ３８を含む負帰還増幅回路である。時刻ｔ１においてＯＮとされたアドレストランジスタ４０は、増幅トランジスタ３４の出力をフィードバック回路ＦＣに対する入力として供給する。

電荷蓄積ノード４４とフィードバック線２５とが電気的に接続されることにより、電荷蓄積ノード４４がリセットされる。このとき、信号検出回路ＳＣの出力が負帰還されることにより、垂直信号線１８の電圧が、反転増幅器２４の正側の入力端子に印加された電圧Ｖｒｅｆに収束する。つまり、この例では、リセットにおける基準電圧は、電圧Ｖｒｅｆである。図２に例示する構成においては、電源電圧（例えば３．３Ｖ）と接地（０Ｖ）との範囲内で電圧Ｖｒｅｆを任意に設定できる。言い換えれば、リセットにおける基準電圧
として、一定の範囲内であれば任意の電圧（例えば電源電圧以外の電圧）を利用できる。

また、時刻ｔ２において、反転増幅器２４のゲイン調整端子２４ａの電位を制御し、反転増幅器２４のゲインを低下させる。反転増幅器２４において、ゲインＧと帯域Ｂの積Ｇ×Ｂは一定であるため、ゲインＧを低下させると帯域Ｂは広く（カットオフ周波数が高く）なる。このため、負帰還増幅回路における、上述した収束を速めることが可能となる。

次に、第１のリセットトランジスタ３６をＯＦＦにする（時刻ｔ３）。以下では、時刻ｔ２において第１のリセットトランジスタ３６および第２のリセットトランジスタ３８をＯＮしてから第１のリセットトランジスタ３６をＯＦＦにするまでの期間（図３中の時刻ｔ２〜時刻ｔ３）を「リセット期間」と呼ぶことがある。図３中、リセット期間を矢印Ｒｓｔにより模式的に示す。時刻ｔ３において第１のリセットトランジスタ３６をＯＦＦすることによりｋＴＣノイズが発生する。そのため、リセット後における電荷蓄積ノード４４の電圧にｋＴＣノイズが加わる。

図２を参照すればわかるように、第２のリセットトランジスタ３８がＯＮである間は、フィードバック回路ＦＣが形成された状態が継続している。そのため、時刻ｔ３において第１のリセットトランジスタ３６をＯＦＦにすることによって生じたｋＴＣノイズが、フィードバック回路ＦＣの利得をＡとすると、１／（１＋Ａ）の大きさまでキャンセルされる。

この例では、第１のリセットトランジスタ３６をＯＦＦする直前（ノイズキャンセル開始の直前）における垂直信号線１８の電圧は、反転増幅器２４の負側の入力端子に印加された電圧Ｖｒｅｆとほぼ等しい。このように、ノイズキャンセル開始時における垂直信号線１８の電圧をノイズキャンセル後の目標電圧Ｖｒｅｆに近づけておくことにより、比較的短い時間でｋＴＣノイズをキャンセルすることができる。以下では、第１のリセットトランジスタ３６をＯＦＦしてから第２のリセットトランジスタ３８をＯＦＦにするまでの期間（図３中の時刻ｔ３〜時刻ｔ４）を「ノイズキャンセル期間」と呼ぶことがある。図３中、ノイズキャンセル期間を矢印Ｎｃｌにより模式的に示す。

また、時刻ｔ３において、反転増幅器２４のゲインは、低下させられた状態にある。このため、ノイズキャンセル期間の初期においては、高速に、ノイズのキャンセルを行うことができる。

続いて、時刻ｔ３’において、反転増幅器２４のゲイン調整端子２４ａの電位を制御し、反転増幅器２４のゲインを高くする。これにより、ノイズレベルをより低下させる。この時、ゲインＧと帯域Ｂの積Ｇ×Ｂは一定であるため、ゲインＧを高めることにより、帯域Ｂは狭く（カットオフ周波数が低く）なる。つまり、負帰還増幅回路における収束に時間を要する。しかし、ｔ３〜ｔ３’の間において、既に垂直信号線１８の電圧を収束レベル付近に制御しているため、収束すべき電圧の幅は小さくなっており、帯域が狭くなることによる収束時間の増大を抑制することができる。

このように、本開示の実施形態によれば、リセットトランジスタをＯＦＦすることによって生じるｋＴＣノイズを縮小し、かつ、発生したｋＴＣノイズを比較的短い時間でキャンセルすることが可能である。

次に、第２のリセットトランジスタ３８をＯＦＦにし（時刻ｔ４）、所定の期間、露光を実行する。時刻ｔ４において第２のリセットトランジスタ３８をＯＦＦすることにより、ｋＴＣノイズが発生する。このとき電荷蓄積ノード４４の電圧に加わるｋＴＣノイズの大きさは、単位画素セル１１中に第１容量素子４１および第２容量素子４２を設けず、第
２のリセットトランジスタ３８を電荷蓄積ノード４４に直接接続した場合の（Ｃｆｄ／Ｃ２）^1/2×（Ｃ１／（Ｃ１＋Ｃｆｄ））倍である。上記の式中、Ｃｆｄ、Ｃ１およびＣ２
は、それぞれ、電荷蓄積ノード４４の容量値、第１容量素子４１の容量値および第２容量素子４２の容量値を表す。なお、式中の「×」は乗算を表す。このように、第２容量素子４２の容量値Ｃ２が大きいほど、発生するノイズ自体が小さく、第１容量素子４１の容量値Ｃ１が小さいほど、減衰率が大きい。したがって、本開示の実施形態によれば、第１容量素子４１の容量値Ｃ１および第２容量素子４２の容量値Ｃ２を適切に設定することにより、第２のリセットトランジスタ３８をＯＦＦすることによって生じるｋＴＣノイズを十分に縮小することが可能である。

図３中、露光の期間を矢印Ｅｘｐにより模式的に示す。露光の期間において所定のタイミングで、ｋＴＣノイズがキャンセルされたリセット電圧の読み出しを行う（時刻ｔ５）。なお、リセット電圧の読み出しに要する時間は短時間であるので、アドレストランジスタ４０のＯＮ状態が継続したままでリセット電圧の読み出しが実行されても構わない。

時刻ｔ１と時刻ｔ２の間において読み出された信号と、時刻ｔ５において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。このようにして、ｋＴＣノイズおよび固定ノイズが除去された信号が得られる。

なお、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８がＯＦＦとされた状態において、第２容量素子４２は、第１容量素子４１を介して電荷蓄積ノード４４に接続されている。ここで、第１容量素子４１を介さずに電荷蓄積ノード４４と第２容量素子４２とを直接に接続した場合を想定する。この場合において、第２容量素子４２を直接に接続したときにおける、信号電荷の蓄積領域全体の容量値は、（Ｃｆｄ＋Ｃ２）である。つまり、第２容量素子４２が比較的大きな容量値Ｃ２を有すると、信号電荷の蓄積領域全体の容量値も大きな値となるので、高い変換ゲイン（高いＳＮ比といってもよい）が得られない。そこで、本開示の実施形態では、第１容量素子４１を介して第２容量素子４２を電荷蓄積ノード４４に接続している。このような構成における、信号電荷の蓄積領域全体の容量値は、（Ｃｆｄ＋（Ｃ１Ｃ２）／（Ｃ１＋Ｃ２））と表される。ここで、第１容量素子４１が比較的小さな容量値Ｃ１を有し、かつ、第２容量素子４２が比較的大きな容量値Ｃ２を有する場合、信号電荷の蓄積領域全体の容量値は、おおよそ（Ｃｆｄ＋Ｃ１）となる。すなわち、信号電荷の蓄積領域全体の容量値の増加は小さい。このように、比較的小さな容量値を有する第１容量素子４１を介して第２容量素子４２を電荷蓄積ノード４４に接続することにより、変換ゲインの低下を抑制することが可能である。

次に、図４を参照しながら、比較的低い感度で撮像が可能な第２のモードにおける撮像装置１０１の動作の概略を説明する。第２のモードは、高照度のもとでの撮像に適したモードである。高照度のもとでは、感度が低い方が有利である。比較的低い感度のもとでは、ノイズの影響が小さい反面、信号電荷の蓄積領域全体の容量が大きいことが要求される。

図４は、第２のモードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。図３を参照しながら説明した第１のモードでは、第１のリセットトランジスタ３６を用いて電荷蓄積ノード４４をリセットする。これに対し、第２のモードでは、以下に説明するように、第１のリセットトランジスタ３６をＯＮとしたまま、第２のリセットトランジスタ３８を用いて電荷蓄積ノード４４をリセットする。

図４に示すように、第２のモードでは、第１のリセットトランジスタ３６は、常にＯＮである。そして、時刻ｔ１において、第１のモードと同様に、アドレストランジスタ４０をＯＮにする。このとき、電荷蓄積ノード４４に蓄積されている信号電荷の読み出しを行
う。反転増幅器２４のゲイン調整端子２４ａに印加される電圧は、ある所定の値である。

次に、第２のリセットトランジスタ３８をＯＮにする（時刻ｔ２）。これにより、信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣが形成され、電荷蓄積ノード４４がリセットされる。このとき、リセットにおける基準電圧は、反転増幅器２４の正側の入力端子に印加された電圧Ｖｒｅｆである。

また、時刻ｔ２において、反転増幅器２４のゲイン調整端子２４ａの電位を制御し、反転増幅器２４のゲインを低下させる。反転増幅器２４において、ゲインＧと帯域Ｂの積Ｇ×Ｂは一定であるため、ゲインＧを低下させると帯域Ｂは広く（カットオフ周波数が高く）なる。このため、負帰還増幅回路における、上述した収束を速めることが可能となる。

次に、第２のリセットトランジスタ３８をＯＦＦにする（時刻ｔ４）。第２のリセットトランジスタ３８をＯＦＦすることにより、ｋＴＣノイズが発生する。この例では、時刻ｔ４において、反転増幅器２４のゲインが低下させられた状態にある。このため、負帰還増幅回路における収束を高速で行うことができる。時刻ｔ２において、反転増幅器２４のゲイン調整端子２４ａの電位を制御することによって、反転増幅器２４のゲインを高くしておいてもよい。この場合、負帰還増幅回路における収束に時間を要するが、帯域Ｂを狭く（カットオフ周波数を低く）することができる。ゲイン調整端子２４ａの電位（反転増幅器２４のゲインといってもよい）は、ノイズの縮小に許容可能な時間を考慮して適切に設定されればよい。

その後、所定の期間、露光を実行する。露光の期間において所定のタイミングで、リセット電圧の読み出しを行う（時刻ｔ５）。

第２のモードでは、ノイズキャンセル期間が存在していない。しかしながら、高照度のもとでの撮像に利用される第２のモードでは、ショットノイズが支配的であり、ｋＴＣノイズによる影響は小さい。時刻ｔ１と時刻ｔ２の間において読み出された信号と、時刻ｔ５において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。

以上の説明からわかるように、図２に例示する構成では、第１のリセットトランジスタ３６は、電荷蓄積ノード４４をリセットするリセットトランジスタの機能と、第１のモードおよび第２のモードを切り替えるためのスイッチの機能とを兼ねている。このような構成によれば、比較的容易に単位画素セルを微細化し得る。

この例では、第１のリセットトランジスタ３６におけるＯＮおよびＯＦＦの切り替えにより、第１のリセットトランジスタ３６を介して第２容量素子４２を電荷蓄積ノード４４に接続するか、第１容量素子４１を介して第２容量素子４２を電荷蓄積ノード４４に接続するかを切り替えることができる。すなわち、第１のリセットトランジスタ３６をオン・オフすることによって、第２電極１５ｃの電位の変化量を切り換えることが可能であり、第１のリセットトランジスタ３６をオン・オフすることにより、撮像装置の感度を切り替えることが可能である。このように、図２に例示する構成において、第１のリセットトランジスタ３６は、ゲイン切替用トランジスタとして利用可能である。

第２容量素子４２は、第１のモードにおけるｋＴＣノイズ縮小の機能と、信号電荷の蓄積領域全体の容量増大の機能とを兼ねている。本開示の実施形態によれば、画素内の素子数の増加を抑制しながら、簡易な構成でダイナミックレンジを拡大することが可能である。このことは、画素の微細化において特に有益である。

（単位画素セル１１のデバイス構造および撮像装置１０１の製造方法）
次に、図５および図６を参照しながら、単位画素セル１１のデバイス構造の一例を説明する。

図５は、単位画素セル１１における各素子のレイアウトの一例を模式的に示す。図６は、図５に示すＡ−Ａ’線断面を模式的に示す。既に説明したように、単位画素セル１１は、半導体基板上に配列されている。ここでは、半導体基板２（図６参照）としてＰ型シリコン（Ｓｉ）基板を用いる例を説明する。

図５に例示する構成では、単位画素セル１１内に４つのトランジスタ、すなわち、増幅トランジスタ３４、第１のリセットトランジスタ３６、第２のリセットトランジスタ３８およびアドレストランジスタ４０が配置されている。単位画素セル１１の各々は、半導体基板２に形成された素子分離領域２ｓによって分離されている。

ここでは、増幅トランジスタ３４および第１のリセットトランジスタ３６は、ともに半導体基板２上に形成されている。また、ここで説明する例では、第２のリセットトランジスタ３８およびアドレストランジスタ４０も半導体基板２上に形成されている。例えば第２のリセットトランジスタ３８に注目すると、第２のリセットトランジスタ３８は、半導体基板２内に形成された不純物領域（ここではＮ型領域）２ｄを含む。これらの不純物領域２ｄの各々は、第２のリセットトランジスタ３８のソースまたはドレインとして機能する。不純物領域２ｄは、典型的には、半導体基板２内に形成された拡散層である。以下では、半導体基板２内の不純物領域２ｄを「ソース／ドレイン拡散層２ｄ」と呼ぶことがある。図５に例示する構成において、第２のリセットトランジスタ３８のソースおよびドレインを構成する２つのソース／ドレイン拡散層２ｄの一方は、ポリシリコンプラグｓｐ１、ポリシリコン層ｓ１およびコンタクトプラグｃｐ１を介して、フィードバック線２５（図５において不図示、図２参照）に接続される。

この半導体基板２上には、第１容量素子４１および第２容量素子４２も形成されている。図５に例示する構成において、第２容量素子４２は、単位画素セル１１内において比較的大きな面積を占める。これにより、比較的大きな容量値が実現される。ここで説明する実施形態では、図５に示すように、半導体基板の法線方向から見たときに、第２容量素子４２と重なる位置に第１容量素子４１が形成される。後に詳しく説明するように、第１容量素子４１の上部電極４１ｗは、第１のリセットトランジスタ３６のソースまたはドレイン（ソース／ドレイン拡散層２ｄ）と、増幅トランジスタ３４のゲート電極３４ｅとを電気的に接続する配線（導電層）の一部である。

図６を参照する。図６に示すように、単位画素セル１１は、半導体基板２上に光電変換部１５を有する。図示する例において、半導体基板２上には、層間絶縁層４ｓ、４ａ、４ｂおよび４ｃが積層されており、それらの上に光電変換部１５の光電変換膜１５ｂが積層されている。光電変換膜１５ｂにおいて被写体からの光が入射する側の受光面１５ｈ上に、第１電極１５ａが設けられている。受光面１５ｈの反対側の面には、第２電極１５ｃが配置されている。第２電極１５ｃは、複数の単位画素セル１１の間において電気的に分離されている。

図６に例示する構成において、半導体基板２は、比較的高いアクセプタ濃度を有するウェル２ｗ（ここではＰ型不純物領域）と、ソース／ドレイン拡散層２ｄ（ここではＮ型不純物領域）とを有している。図示するように、第２のリセットトランジスタ３８は、２つのソース／ドレイン拡散層２ｄと、半導体基板２上に形成されたゲート絶縁膜３８ｇと、ゲート絶縁膜３８ｇ上に形成されたゲート電極３８ｅとを含む。ソースまたはドレインとしての２つのソース／ドレイン拡散層２ｄの間に、チャネル領域３８ｃが形成される。同
様に、第１のリセットトランジスタ３６は、２つのソース／ドレイン拡散層２ｄと、半導体基板２上に形成されたゲート絶縁膜３６ｇと、ゲート絶縁膜３６ｇ上に形成されたゲート電極３６ｅとを含む。ソースまたはドレインとしての２つのソース／ドレイン拡散層２ｄの間に、チャネル領域３６ｃが形成される。図示する例では、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８は、ソース／ドレイン拡散層２ｄのうちの１つを共有している。また、増幅トランジスタ３４も同様に、２つのソース／ドレイン拡散層２ｄと、半導体基板２上に形成されたゲート絶縁膜３４ｇと、ゲート絶縁膜３４ｇ上に形成されたゲート電極３４ｅとを含む。なお、図６では、増幅トランジスタ３４における２つのソース／ドレイン拡散層２ｄは示されておらず、ゲート絶縁膜３４ｇ、ゲート電極３４ｅ、および、２つのソース／ドレイン拡散層２ｄの間に形成されるチャネル領域３４ｃが示されている。アドレストランジスタ４０（図５参照）も、増幅トランジスタ３４とほぼ同様の構成を有し得る。

半導体基板２は、素子間の電気的な分離のための素子分離領域２ｓを有する。この例では、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８の組と、増幅トランジスタ３４およびアドレストランジスタ４０の組とが、素子分離領域２ｓによって分離されている（図５参照）。

半導体基板２は、素子分離領域２ｓで囲まれることによって単位画素セル１１の４つのトランジスタ（増幅トランジスタ３４、第１のリセットトランジスタ３６、第２のリセットトランジスタ３８およびアドレストランジスタ４０）と電気的に分離された電極領域４２ｃを有する。

図６に例示する構成において、第２容量素子４２は、電極領域４２ｃ上に設けられた誘電体層（第１誘電体層）４２ｇと、誘電体層４２ｇを介して半導体基板２の一部に対向する上部電極４２ｅを含む。上部電極４２ｅは、第１のリセットトランジスタ３６のソースおよびドレインのうち、電荷蓄積ノード４４に接続されていない側と電気的に接続されている。

ここで説明する実施形態において、第２容量素子４２は、いわゆるＭＩＳキャパシタである。ただし、後述するように、ここでは、第２容量素子４２の上部電極４２ｅは、金属から形成された電極ではなくポリシリコンから形成された電極である。半導体基板２のうち上部電極４２ｅに対向する部分は、第２容量素子４２における電極の１つとして機能する。

電極領域４２ｃは、感度調整線３２（図２参照）と電気的に接続される。電極領域４２ｃには、感度調整線３２を介して、電圧源（ここでは垂直走査回路１６）から所定の電圧が印加される。電極領域４２ｃの電位を制御することにより、電荷蓄積ノード４４の電位を制御し得る。言い換えれば、感度調整線３２を介して電極領域４２ｃに供給される電圧を調整することにより、撮像装置１０１の感度を調整し得る。

なお、半導体基板２の法線方向から見たとき、誘電体層４２ｇの形状および面積は、電極領域４２ｃの形状および面積と一致している必要はない。誘電体層４２ｇが電極領域４２ｃの全体を覆っている必要はない。誘電体層４２ｇが、電極領域４２ｃを囲む素子分離領域２ｓ上にも形成されていてもよい。例えばイオン注入により、ウェル２ｗの部分よりも不純物濃度の高い領域として電極領域４２ｃを形成してもよい。あるいは、ウェル２ｗの導電型とは異なる導電型の領域として電極領域４２ｃを形成してもよい。

図６に示すように、上部電極４１ｗは、第１のリセットトランジスタ３６のソースまたはドレイン（ソース／ドレイン拡散層２ｄ）と、増幅トランジスタ３４のゲート電極３４
ｅとを電気的に接続している。図６に例示する構成において、上部電極４１ｗは、コンタクトプラグｃｐａ、配線層６ｓ、ビアｖａ、配線層６ａ、ビアｖｂ、配線層６ｂおよびビアｖｃを介して、第２電極１５ｃと電気的に接続されている。典型的には、コンタクトプラグｃｐａ、配線層６ｓ、６ａおよび６ｂ、ならびに、ビアｖａ〜ｖｃは、銅などの金属から形成される。ポリシリコンプラグｓｐ２、上部電極４１ｗ、コンタクトプラグｃｐａ、配線層６ｓ、６ａおよび６ｂ、ビアｖａ〜ｖｃ、ならびに、第１のリセットトランジスタ３６のソースおよびドレインの一方（ここではドレイン）は、電荷蓄積領域として機能する。

図示するように、上部電極４１ｗは、第２容量素子４２の上部電極４２ｅの上まで延びている。上部電極４１ｗと、上部電極４２ｅと、これらの間に挟まれた絶縁膜（第２誘電体層）４１ｇとから、第１容量素子４１が形成される。別の言い方をすれば、第１容量素子４１は、第２容量素子４２の上部電極４２ｅと、上部電極４２ｅ上に形成された誘電体層４１ｇと、光電変換部１５の第２電極１５ｃに接続された上部電極４１ｗとを含んでいる。第１容量素子４１の上部電極４１ｗは、半導体基板２の法線方向から見たとき、その少なくとも一部が誘電体層４１ｇを介して上部電極４２ｅと重なっている。

この例では、第１容量素子４１と第２容量素子４２とは、容量素子を形成するための２つの電極のうちの１つを共有している。なお、誘電体層４１ｇは、層間絶縁層４ｓの一部であり得る。このように、誘電体層４１ｇは、半導体基板２上に形成された層間絶縁層の一部であってもよいし、層間絶縁層とは異なる別個の絶縁膜（または絶縁層）であってもよい。

ここでは、第１容量素子４１の上部電極４１ｗは、第２容量素子４２の上部電極４２ｅと同様に、ポリシリコンから形成される。ポリシリコンから形成された２つの電極の間に誘電体を挟んだ構造を有する容量素子のＣＶカーブは、比較的広い電圧範囲においてフラットな部分を有する。光量に応じて電荷蓄積ノード４４の電圧が変化することに伴って、第１容量素子４１の電極間の電圧は、比較的大きな変動を示す。第１容量素子４１を構成する２つの電極をポリシリコンから形成すると、素子サイズの増大を抑制しつつ、フラットなＣＶ特性を有する高精度な容量素子を実現し得るので有益である。また、後述するように、撮像装置の製造工程における工程の数の増大を抑制するという利点も得られる。

ここで、図７および図８を参照して、第１の実施形態におけるデバイス構造の他の例を説明する。

図７は、単位画素セル１１における各素子のレイアウトの他の一例を模式的に示す。図８は、図７に示すＢ−Ｂ’線断面を模式的に示す。図７および図８に例示する構成と、図５および図６を参照して説明した構成との相違点は、図７および図８に示す単位画素セル１１が、第３容量素子４３をさらに有する点である。

図７および図８に示すように、第３容量素子４３は、第２容量素子４２の上部電極４２ｅ上に配置された上部電極４３ｅを含んでいる。図７および図８に例示する構成では、上部電極４３ｅは、第２容量素子４２の一部を構成する、半導体基板２の電極領域４２ｃと、コンタクトプラグｃｐ３を介して電気的に接続されている。後述するように、第３容量素子４３の上部電極４３ｅは、誘電体層４３ｇを介して第２容量素子４２の上部電極４２ｅと対向する。つまり、第３容量素子４３と第２容量素子４２とは、容量素子を形成するための２つの電極のうちの１つを共有し、かつ、電気的に並列に接続されている。したがって、リセットドレインノード４６と感度調整線３２との間に接続される容量素子の容量値を増大させることができる（図２参照）。これにより、より効果的にｋＴＣノイズを縮小することが可能である。

（撮像装置１０１の製造方法）
次に、図９〜図１２を参照しながら、撮像装置１０１の製造方法の一例を説明する。図９〜図１１は、図５に示すＡ−Ａ’線断面図に対応する図である。図１２は、図７に示すＢ−Ｂ’線断面図に対応する図である。

まず、半導体基板２を用意する。ここでは、Ｐ型シリコン基板を用いる。次に、リソグラフィを用いて、パターニングされたレジストのマスクを半導体基板２上に形成する。その後、所定の注入条件のもとでアクセプタ（例えばホウ素（Ｂ））をイオン注入することにより、ウェル２ｗを形成する。

次に、リソグラフィを用いて、単位画素セル１１に配置すべきトランジスタのチャネル領域を形成するためのレジストマスク（レジストパターン）を形成する。ここでは、単位画素セル１１内に、増幅トランジスタ３４、第１のリセットトランジスタ３６、第２のリセットトランジスタ３８およびアドレストランジスタ４０の４つのトランジスタを形成する。レジストマスクは、各トランジスタのチャネル領域となるべき部分以外の部分を覆うように形成される。その後、所定の注入条件のもとでアクセプタまたはドナーをイオン注入することにより、各トランジスタのチャネル領域を形成する。図９では、増幅トランジスタ３４のチャネル領域３４ｃ、第１のリセットトランジスタ３６のチャネル領域３６ｃおよび第２のリセットトランジスタ３８のチャネル領域３８ｃが図示されている。イオン注入を用いることにより、各トランジスタにおいて所望の閾値電圧を実現し得る。

また、ここでは、半導体基板２の所定の領域に開口を有するレジストマスクを使用して、半導体基板２の所定の領域にドナー（例えば砒素（Ａｓ））をイオン注入する。つまり、この例では、半導体基板２の所定の領域にイオン注入を実行することによって電極領域４２ｃが形成される。

次に、例えばＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）によりゲート酸化を行い、半導体基板２の主面上にゲート酸化物の膜を形成する。典型的には、ゲート酸化物は、二酸化シリコン（ＳｉＯ₂）である。次に、化学的気相堆積（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ））により、ゲート電極を形成するための材料をゲート酸化物上に堆積する。ここでは、ゲート酸化物上にポリシリコンの膜を形成する。

次に、リソグラフィによりポリシリコン膜の上にレジストマスクを形成し、ドライエッチングを実行することにより、ゲート酸化物の膜およびポリシリコンの膜から、それぞれ、ゲート絶縁膜（ゲート絶縁膜３４ｇ、３６ｇ、３８ｇ）およびゲート電極（ゲート電極３４ｅ、３６ｅ、３６ｅ）を形成する。このとき、半導体基板２のうち、４つのトランジスタのゲート絶縁膜およびゲート電極が形成される領域とは異なる領域の上にも、ゲート酸化物の膜およびポリシリコンの膜の積層体が形成されるようにパターニングを実行する。これにより、半導体基板２の一部上に第１誘電体層４２ｇおよび上部電極４２ｅが順に積層された構造を形成することができる。つまり、４つのトランジスタのゲート絶縁膜およびゲート電極の形成と並行して、ＭＩＳキャパシタとしての第２容量素子４２を形成することができる（図９参照）。このように、本開示の実施形態によれば、工程を増加させることなく、単位画素セル１１内に第２容量素子４２を形成することが可能である。

次に、リソグラフィにより、各トランジスタのソース領域およびドレイン領域となるべき部分を覆うレジストマスクを形成する。その後、所定の注入条件のもとでアクセプタのイオン注入を行うことにより、素子分離領域２ｓを形成する。このとき、素子分離領域２ｓを形成するためのアクセプタは、各トランジスタのゲート電極（ゲート電極３４ｅ、３
６ｅ、３６ｅ）および第２容量素子４２の上部電極４２ｅの直下には直接には打ち込まれない。ここでは、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８の組、増幅トランジスタ３４およびアドレストランジスタ４０の組、ならびに、第２容量素子４２を囲むように素子分離領域２ｓが形成される（図５参照）。素子分離領域２ｓの形成後、レジストマスクを除去する。

次に、リソグラフィにより、各トランジスタのソース領域およびドレイン領域となるべき部分に開口を有するレジストマスクを形成する。その後、所定の注入条件のもとでドナーのイオン注入を行うことにより、ソース／ドレイン拡散層２ｄを形成する（図９参照）。このとき、単位画素セル１１内のトランジスタのゲート電極および／または第２容量素子４２の上部電極４２ｅに、いわゆるゲート注入を適用してドナーをイオン注入してもよい。

次に、各トランジスタのゲート電極および第２容量素子４２の上部電極４２ｅを構成するポリシリコン層と、半導体基板２とを覆う絶縁膜をＣＶＤによって形成する。典型的には、このとき形成される絶縁膜は、二酸化シリコン膜である。

次に、リソグラフィにより、ポリシリコン層および半導体基板２を覆う絶縁膜上に、コンタクトホール形成のためのレジストマスクを形成する。その後、ドライエッチングにより、各トランジスタのゲート電極上およびソース／ドレイン拡散層２ｄ上に、コンタクトホールｃｈｇおよびコンタクトホールｃｈｓをそれぞれ形成することにより、絶縁層４８を形成する（図１０参照）。なお、コンタクトホールは、第２容量素子４２の上部電極４２ｅ上にも形成される。上部電極４２ｅ上のコンタクトホールは、上部電極４２ｅをリセットドレインノード４６に電気的に接続するために設けられる（図５参照）。

次に、絶縁層４８に形成されたコンタクトホールｃｈｓおよびコンタクトホールｃｈｇを介してドナーのイオン注入を行うことにより、各トランジスタのゲート電極およびソース／ドレイン拡散層２ｄに、比較的高い不純物濃度を有する領域を形成する（図１０において不図示）。その後、アニールによって注入された不純物の活性化を行うことにより、比較的高い不純物濃度を有する領域を低抵抗化する。

次に、ＣＶＤなどにより、高濃度のＮ型不純物を含むポリシリコンの膜を絶縁層４８上に堆積する。このとき、絶縁層４８に設けられたコンタクトホール（コンタクトホールｃｈｓ、ｃｈｇ）の内部にもポリシリコンを堆積する。

次に、リソグラフィにより、レジストマスクを形成する。レジストマスクの形成後、ドライエッチングにより、絶縁層４８上にポリシリコン層を形成するとともに、絶縁層４８上のポリシリコン層とソース／ドレイン拡散層２ｄとを接続するポリシリコンプラグ（ポリシリコンプラグｓｐ１、ｓｐ２）、および、絶縁層４８上のポリシリコン層と各トランジスタのゲート電極（ゲート電極３４ｅ、３６ｅ、３８ｅ）とを接続するポリシリコンプラグ（ポリシリコンプラグｓｐ３）を形成する。なお、電荷蓄積ノード４４（例えば図５参照）の一部を構成するソース／ドレイン拡散層２ｄとのコンタクトとして、ポリシリコンから形成されたプラグを用いることにより、金属プラグを用いたときのような金属／半導体界面に起因する結晶欠陥の影響を回避し得るので、暗電流を抑制するという利点が得られる。その後、絶縁層４８上のポリシリコン層表面をシリサイド化によって低抵抗化し、導電層としてのポリシリコン層ｓ１を形成する（図１１参照）。

このとき、ポリシリコンのパターニングによって、第１のリセットトランジスタ３６のソースまたはドレインと、増幅トランジスタ３４のゲート電極３４ｅとを接続する導電部（ポリシリコン配線）を形成する。パターニングは、この導電部の少なくとも一部が、絶
縁層４８を介して第２容量素子４２の上部電極４２ｅに重なるように行う。これにより、絶縁膜が２つのポリシリコン層に挟まれた構造を有する第１容量素子４１を形成することができる。上記から明らかなように、第１容量素子４１の上部電極４１ｗは、ポリシリコン層ｓ１の一部であり得る。また、第１容量素子４１が有する第２誘電体層４１ｇは、絶縁層４８の一部であり得る。本開示の第１の実施形態によれば、工程を増加させることなく、単位画素セル１１内に第１容量素子４１を形成することが可能である。

また、図１２に示すように、第２容量素子４２の上部電極４２ｅに重なる位置に、上部電極４１ｗとは別の導電部を形成するようにポリシリコンのパターニングを実行してもよい。この導電部と、半導体基板２の電極領域４２ｃとを電気的に接続することにより、この導電部を第３容量素子４３の上部電極４３ｅとして機能させ得る。第３容量素子４３が有する誘電体層４３ｇは、第１容量素子４１が有する第２誘電体層４１ｇと同様に、絶縁層４８の一部であり得る。このように、本開示の実施形態によれば、専用の工程を付加することなく、比較的広い電圧範囲においてフラットなＣＶ特性を示す第３容量素子４３を、単位画素セル１１内に形成することが可能である。また、画素サイズの拡大を抑制しながら、第２容量素子４２および第３容量素子４３の合成容量を増大することができる。

ポリシリコン層ｓ１の形成後、層間絶縁層４ｓ、配線層６ｓと上部電極４１ｗとの間の接続のためのコンタクトプラグｃｐａ、配線層６ｓ、層間絶縁層４ａ、ビアｖａ、配線層６ａ、層間絶縁層４ｂ、ビアｖｂ、配線層６ｂ、層間絶縁層４ｃおよびビアｖｃを順次形成する。なお、層間絶縁層の数などは、任意に設定可能であり、４層である必要はない。層間絶縁層４ｃ上に光電変換部１５を形成することにより、図６または図８に示す単位画素セル１１が得られる。

以上に説明したように、撮像装置１０１は、公知の半導体製造技術を用いて製造することが可能である。このようにして得られた撮像装置１０１と、光電変換膜１５ｂの受光面１５ｈ上に被写体の像を結像させる光学系とにより、カメラシステムを構成できる。光電変換部１５の第１電極１５ａ上に、保護膜、カラーフィルタおよびレンズ（マイクロレンズ）などをさらに形成してもよい。

（第１の実施形態の変形例）
図１３を参照しながら、本開示の第１の実施形態による撮像装置の変形例を説明する。

図１３は、第１の実施形態の撮像装置における単位画素セル１２の、例示的な回路構成を模式的に示す。図１３に例示する構成と、図２に例示する構成との相違点は、第１のリセットトランジスタ３６のソースおよびドレインのうち、第２電極１５ｃ（電荷蓄積ノード４４）に接続されていない側が、リセットドレインノード４６ではなくフィードバック線２５に接続されている点である。

図１３に例示する構成においては、図３および図４を参照して説明した、第１のモードと第２のモードの切り替えは行えない。しかしながら、第１のリセットトランジスタ３６のソースおよびドレインのうち、電荷蓄積ノード４４に接続されていない側をフィードバック線２５に直接に接続するので、第１のリセットトランジスタ３６の駆動力を確保するための不純物プロファイルの設計の自由度が向上するという利点が得られる。なお、図１３に例示する構成における、各トランジスタの動作タイミングは、上述の第１のモードと同様である。

図２を参照して説明した構成では、第１容量素子４１の電極のうちの一方が、第１のリセットトランジスタ３６のソースおよびドレインのうちの一方に直接に接続されており、かつ、第１容量素子４１の電極のうちの他方が、第１のリセットトランジスタ３６のソー
スおよびドレインのうちの他方に直接に接続されている。しかしながら、図１３に示すように、第１のリセットトランジスタ３６は、第１容量素子４１と必ずしも並列接続でなくてもよい。

図１３に示す単位画素セル１２における各素子のレイアウトおよびデバイス構造は、図５および図７を参照して説明したレイアウト、ならびに、図６および図８を参照して説明したデバイス構造とほぼ同様であるので、説明を省略する。図１３に示す単位画素セル１２の製造方法も、図９〜図１２を参照して説明した製造方法と同様であり得る。

（第２の実施形態）
図１４は、第２の実施形態に係る撮像装置における単位画素セル１３の、例示的な回路構成を模式的に示す。図１４に例示するように、第２の実施形態の撮像装置は、単位画素セル１３の各列に反転増幅器２４（図２および図１３参照）の代わりに切替回路５０が設けられている点で、第１の実施形態の撮像装置１０１と異なる。このため、第２の実施形態に係る撮像装置の各列を構成している複数の単位画素セル１３において、フィードバック線２５は、単位画素セル１３間を接続していない。

各単位画素セル１３において、フィードバック線２５は、第２のリセットトランジスタ３８のソースまたはドレインのうち、リセットドレインノード４６に接続されていない側と接続されている。アドレストランジスタ４０は、増幅トランジスタ３４のソースまたはドレインの一方とフィードバック線２５との間に設けられている。アドレストランジスタ４０のフィードバック線２５に接続されたソースまたはドレインは、垂直信号線１８に接続されている。以下、第１の実施形態の撮像装置１０１と異なる点を主として説明する。

切替回路５０は、電源配線２２に並列に接続されたスイッチ素子５１、５１’と、垂直信号線１８に並列に接続されたスイッチ素子５２’、５２とを含む。スイッチ素子５１、５１’はそれぞれ、電源電圧（ＡＶＤＤ）および基準電位（ＡＶＳＳ）に接続される。また、スイッチ素子５２’、５２はそれぞれ、定電流源２７’、２７を介して、電源電圧（ＡＶＤＤ）および基準電位（ＡＶＳＳ）に接続される。

単位画素セル１３において、信号読み出し時には、アドレストランジスタ４０のゲートにアドレス信号線３０を介して電圧を印加することによって各列の単位画素セル１３の１つを選択する。また、切替回路５０のスイッチ素子５１およびスイッチ素子５２をオンにすることによって、例えば、増幅トランジスタ３４からアドレストランジスタ４０へ向かう向きに定電流源２７から電流が流れ、増幅トランジスタ３４で増幅された電荷蓄積ノード４４の電位が検出される。

一方、リセット動作には、切替回路５０のスイッチ素子５１’およびスイッチ素子５２’をオンにすることによって、アドレストランジスタ４０および増幅トランジスタ３４には信号読み出し時とは逆向きの電流が流れる。これにより増幅トランジスタ３４、アドレストランジスタ４０、フィードバック線２５、第２のリセットトランジスタ３８および第１のリセットトランジスタ３６を含むフィードバック回路ＦＣが構成される。この時、アドレストランジスタ４０および増幅トランジスタ３４がカスコード接続されているため、大きなゲインを得ることができる。そのため、フィードバック回路ＦＣは、大きな利得でノイズキャンセルを行うことができる。

本実施形態の撮像装置は、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８を制御することによって、第１の実施形態の撮像装置と同様、比較的高い感度で撮像が可能な第１のモード、および、比較的低い感度で撮像が可能な第２のモードで動作させることができる。また、本実施形態の撮像装置は、第１の実施形態と同様に、ｋ
ＴＣノイズを低減することが可能である。

また、本実施形態の撮像装置によれば、反転増幅器２４を備えておらず、アドレストランジスタ４０および増幅トランジスタ３４は、信号検出回路ＳＣと、フィードバック回路ＦＣのアンプとを兼ねている。このため、撮像装置の回路を構成する面積を小さくすることができる。また、撮像装置の消費電力を低減することができる。さらに、カスコード接続によって大きなゲインを得ることができるため、第１容量素子４１および第２容量素子４２の容量が小さい場合でも、ｋＴＣノイズを低減することが可能となる。

図１４に示す単位画素セル１３における各素子のレイアウトは、図５および図７を参照して説明した、単位画素セル１１におけるレイアウトとほぼ同様であり得る。また、単位画素セル１３における各素子のデバイス構造は、図６および図８を参照して説明した、単位画素セル１１におけるデバイス構造とほぼ同様であり得る。したがって、単位画素セル１３における各素子のレイアウトおよびデバイス構造の説明を省略する。単位画素セル１３の製造方法は、図９〜図１２を参照して説明した、単位画素セル１１の製造方法と同様であり得る。したがって、単位画素セル１３の製造方法の説明を省略する。

（第３の実施形態）
図１５は、第３の実施形態に係る撮像装置における、単位画素セル１４の、例示的な回路構成を示す。第２の実施形態と同様、第３の実施形態の撮像装置は、単位画素セル１４の各列に、反転増幅器２４（図２および図１３参照）に代えて切替回路５０’が設けられている点で、第１の実施形態の撮像装置１０１と異なる。また各列を構成している複数の単位画素セル１４において、フィードバック線２５は、単位画素セル１４間を接続していない。

各単位画素セル１４において、フィードバック線２５は、第２のリセットトランジスタ３８のソースまたはドレインのうち、リセットドレインノード４６に接続されていない側と接続されている。アドレストランジスタ４０のソースまたはドレインの一方は、垂直信号線１８を介して定電流源２７に接続されている。アドレストランジスタ４０のソースまたはドレインの他方は、フィードバック線２５および増幅トランジスタ３４のソースまたはドレインの一方と接続されている。増幅トランジスタ３４のソースまたはドレインの他方は、電源配線２２を介して切替回路５０’に接続されている。

切替回路５０’は、並列に接続されたスイッチ素子５１、５１’を含み、スイッチ素子５１、５１’はそれぞれ、電源電圧（ＡＶＤＤ）および基準電位（ＡＶＳＳ）に接続される。

本実施形態の撮像装置も第１の実施形態の撮像装置１０１と同様、比較的高い感度で撮像が可能な第１のモード、および、比較的低い感度で撮像が可能な第２のモードで動作させることができる。

図１６は、第１のモードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。図１６において、ＡＤＤ、ＲＳＴ１およびＲＳＴ２は、それぞれ、アドレストランジスタ４０のゲート電圧、第１のリセットトランジスタ３６のゲート電圧および第２のリセットトランジスタ３８のゲート電圧の変化の一例を模式的に示す。図１６に示す例では、時刻ｔ０において、アドレストランジスタ４０、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８は、いずれもＯＦＦである。簡単のため、以下では、電子シャッタの動作の説明を省略する。

まず、アドレス信号線３０の電位を制御することにより、アドレストランジスタ４０を
ＯＮにする（時刻ｔ１）。このとき、電荷蓄積ノード４４に蓄積されている信号電荷の読み出しを行う。

次に、アドレストランジスタ４０をＯＦＦにする（時刻ｔ１’）。その後、リセット信号線２６およびフィードバック制御線２８の電位を制御することにより、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８をＯＮにする（時刻ｔ２）。また、切替回路５０’を制御し、増幅トランジスタ３４のソースおよびドレインの一方に基準電位（ＡＶＳＳ）を印加する。この時アドレストランジスタ４０はＯＦＦのままである。これにより、単位画素セル１４内において、電荷蓄積ノード４４とフィードバック線２５とが第１のリセットトランジスタ３６および第２のリセットトランジスタ３８を介して接続され、増幅トランジスタ３４を含む信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣが形成される。

時刻ｔ３において、第１のリセットトランジスタ３６をＯＦＦにする（時刻ｔ３）。時刻ｔ３において第１のリセットトランジスタ３６をＯＦＦにすることによりｋＴＣノイズが発生する。そのため、リセット後における電荷蓄積ノード４４の電圧にｋＴＣノイズが加わる。第１のリセットトランジスタ３６をＯＦＦにすることによって生じたｋＴＣノイズは、フィードバック回路ＦＣの利得をＡとすると、１／（１＋Ａ）の大きさまでキャンセルされる。第２のリセットトランジスタ３８の動作帯域が、広帯域である第１の帯域となるようにフィードバック制御線２８の電位を設定することにより、ノイズを高速に抑制できる。

続いて、時刻ｔ３’において、フィードバック制御線２８の電位をハイレベルとローレベルの中間の電位に設定する。これにより、第２のリセットトランジスタ３８の動作帯域は第１の帯域よりも狭い第２の帯域となる。

ここで、時刻ｔ４において、第２のリセットトランジスタ３８をＯＦＦにすることによりｋＴＣノイズが発生する。そのため、リセット後における電荷蓄積ノード４４の電圧にｋＴＣノイズがさらに加わる。生じたｋＴＣノイズは、第２の帯域が増幅トランジスタ３４の動作帯域よりも低い状態においては、フィードバック回路ＦＣにより抑制され、1／
（１＋Ａ）^1/2の大きさまでキャンセルされる。

続いて、時刻ｔ５において、アドレストランジスタ４０をＯＮにする。また、切替回路５０’を制御し、増幅トランジスタ３４のソースおよびドレインの一方を電源電圧（ＡＶＤＤ）に接続させる。これによって、例えば、増幅トランジスタ３４からアドレストランジスタ４０へ向かう向きに定電流源２７から電流が流れ、増幅トランジスタ３４で増幅された、電荷蓄積ノード４４の電位が検出される。検出された電位は垂直信号線１８を介して定電流源２７（カラム信号処理回路２０、図１参照）に出力される。図１６中、露光の期間を矢印Ｅｘｐにより模式的に示す。露光の期間において所定のタイミングで、ｋＴＣノイズがキャンセルされたリセット電圧の読み出しを行う（時刻ｔ５’）。なお、リセット電圧の読み出しに要する時間は短時間であるので、アドレストランジスタ４０のＯＮ状態が継続したままでリセット電圧の読み出しが実行されても構わない。

時刻ｔ１と時刻ｔ１’の間において読み出された信号と、時刻ｔ５’において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。このようにして、ｋＴＣノイズおよび固定ノイズが除去された信号が得られる。

図１７は、比較的低い感度で撮像が可能な第２のモードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。第１の実施形態で説明したように、第１のリセットトランジスタ３６が常にＯＮであることを除いて、第１のモードと同様に駆
動され、各単位画素セル１４内でフィードバック回路により、ｋＴＣノイズが抑制される。

本実施形態の撮像装置も第１の実施形態と同様、第１のリセットトランジスタ３６は、電荷蓄積ノード４４をリセットするリセットトランジスタの機能と、第１のモードおよび第２のモードを切り替えるためのスイッチの機能とを兼ねている。また、第２容量素子４２は、第１のモードにおけるｋＴＣノイズ縮小の機能と、信号電荷の蓄積領域全体の容量増大の機能とを兼ねている。本実施形態によれば、画素内の素子数の増加を抑制しながら、簡易な構成でダイナミックレンジを拡大することが可能である。このことは、画素の微細化において特に有益である。

（第３の実施形態の変形例）
図１８は、第３の実施形態の変形例に係る撮像装置における単位画素セル１４ａの、例示的な回路構成を模式的に示す。図１８に示すように、この例においても、反転増幅器２４（図２および図１３参照）が省略されており、フィードバック線２５は、第２のリセットトランジスタ３８のソースまたはドレインのうち、リセットドレインノード４６に接続されていない側と、増幅トランジスタ３４のソースまたはドレインとを接続している。図１８に例示する構成では、増幅トランジスタ３４の出力がリセットにおける基準電圧として利用される。

図示する構成において、電源配線２２には、電圧切替回路５４が接続されている。電圧切替回路５４は、第１スイッチ５３ａおよび第２スイッチ５３ｂの組を有する。電圧切替回路５４は、電源配線２２に対して第１の電圧Ｖａ１および第２の電圧Ｖａ２のいずれを供給するかを切り替える。第１の電圧Ｖａ１は、例えば０Ｖ（接地）であり、第２の電圧Ｖａ２は、例えば電源電圧である。電圧切替回路５４は、画素毎に設けられてもよいし、複数の画素間で共有されてもよい。

このような回路構成によっても、第１の実施形態と同様に、ｋＴＣノイズを縮小し得る。

図１９は、第３の実施形態の他の変形例に係る撮像装置における単位画素セル１４ｂの、例示的な回路構成を模式的に示す。図１９に例示する構成では、図１３を参照して説明した回路構成と同様に、第１のリセットトランジスタ３６のソースおよびドレインのうち、電荷蓄積ノード４４に接続されていない側が、リセットドレインノード４６ではなくフィードバック線２５に接続されている。このような回路構成によっても、第１の実施形態と同様に、ｋＴＣノイズを縮小し得る。

図１５に示す単位画素セル１４、図１８に示す単位画素セル１４ａおよび図１９に示す単位画素セル１４ｂにおける各素子のレイアウトは、図５および図７を参照して説明した、単位画素セル１１におけるレイアウトとほぼ同様であり得る。また、単位画素セル１４、１４ａおよび１４ｂにおける各素子のデバイス構造は、図６および図８を参照して説明した、単位画素セル１１におけるデバイス構造とほぼ同様であり得る。したがって、単位画素セル１４、１４ａおよび１４ｂにおける各素子のレイアウトおよびデバイス構造の説明を省略する。図１５に示す単位画素セル１４、図１８に示す単位画素セル１４ａおよび図１９に示す単位画素セル１４ｂの製造方法は、図９〜図１２を参照して説明した、単位画素セル１１の製造方法と同様であり得る。したがって、単位画素セル１４、１４ａおよび１４ｂの製造方法の説明を省略する。

（第４の実施形態）
上述の実施形態では、半導体基板２に電極領域４２ｃを設け、いわゆるＭＩＳキャパシ
タとして第２容量素子４２を形成している。しかしながら、信号検出回路ＳＣにおける高容量の容量素子の構成は、上述した例に限定されない。以下に説明するように、金属または金属化合物から形成された２つの電極の間に誘電体が挟まれた構造を有する容量素子を、半導体基板２と光電変換部１５との間に設けられた層間絶縁層内に配置してもよい。以下では、金属または金属化合物から形成された２つの電極の間に誘電体が挟まれた構造を「ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造」と呼ぶことがある。半導体基板２と光電変換部１５との間の層間絶縁層内に配置される容量素子を、いわゆるＭＩＭ構造を有する容量素子として形成することにより、より大きな容量値を得やすい。以下に説明するデバイス構造は、上述の第１〜第３の実施形態のいずれにも適用可能である。

図２０は、単位画素セルのデバイス構造の他の一例を模式的に示す。なお、図２０に示す単位画素セル６０Ａにおける、半導体基板２上の各素子のレイアウトは、図５に例示する、単位画素セル１１におけるレイアウトと同様であり得る。図２０は、図５に示すＣ−Ｃ’線断面図に対応する図である。

図２０に示す単位画素セル６０Ａは、半導体基板２と第２電極１５ｃとの間に配置された容量素子６２を有する。容量素子６２は、上部電極６２ｕと、下部電極６２ｂと、上部電極６２ｕおよび下部電極６２ｂの間に配置された誘電体層６２ｄとを含む。図示するように、下部電極６２ｂは、上部電極６２ｕよりも第２電極１５ｃから遠くに（つまり、上部電極６２ｕよりも半導体基板２の近くに）配置されている。なお、本明細書における「上部」および「下部」の用語は、部材間の相対的な配置を示すために用いられており、本開示の撮像装置の姿勢を限定する意図ではない。

ここでは、層間絶縁層４ｃ上に下部電極６２ｂが形成されており、容量素子６２は、層間絶縁層４ｃと光電変換膜１５ｂとの間に設けられた層間絶縁層４ｄに覆われている。このように、光電変換部１５と増幅トランジスタ３４のゲート電極３４ｅとの間に下部電極６２ｂおよび上部電極６２ｕを配置することにより、増幅トランジスタ３４のゲート電極３４ｅを含む配線層と、下部電極６２ｂおよび上部電極６２ｕとの間の干渉を抑制し得る。したがって、比較的大きな電極面積を有する容量素子６２を形成することが可能である。

下部電極６２ｂは、典型的には、金属電極または金属窒化物電極である。下部電極６２ｂを形成するための材料の例は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｍｏ、ＲｕおよびＰｔである。下部電極６２ｂは、層間絶縁層４ｄ内に設けられた配線層の一部であってもよい。

下部電極６２ｂ上には、誘電体層６２ｄが積層されている。この例では、誘電体層６２ｄは、下部電極６２ｂにおいて第２電極１５ｃに対向する側の表面と、側面とを覆っている。

誘電体層６２ｄは、層間絶縁層４ｄを構成する材料（典型的には二酸化シリコン）とは異なる材料（例えば金属酸化物または金属窒化物）から形成されてもよい。半導体基板２と光電変換部１５との間に設けられた層間絶縁層内に容量素子６２を配置すると、誘電体層６２ｄを形成するための材料として、比較的高い誘電率を有する材料を採用することが比較的容易である。そのため、比較的大きな容量値を実現しやすい。誘電体層６２ｄを形成するための材料の例は、Ｚｒ、Ａｌ、Ｌａ、Ｂａ、Ｔａ、Ｔｉ、Ｂｉ、Ｓｒ、Ｓｉ、ＹおよびＨｆからなる群から選択された１種以上を含有する酸化物または窒化物である。誘電体層６２ｄを形成するための材料は、２元系化合物であってもよいし、３元系化合物または４元系化合物であってもよい。誘電体層６２ｄを形成するための材料として、例えば、ＨｆＯ₂、Ａｌ₂Ｏ₃、ＺｒＯ₂、ＴｉＯ₂、ＳｒＴｉＯ₃など、比較的高い誘電率を有する
材料を用い得る。誘電体層６２ｄが、互いに異なる材料から形成された２以上の層を含んでいてもよい。

誘電体層６２ｄ上には、上部電極６２ｕが積層されている。この例では、上部電極６２ｕは、誘電体層６２ｄにおいて第２電極１５ｃに対向する側の表面と、側面とを覆っている。上部電極６２ｕは、典型的には、金属電極または金属窒化物電極である。すなわち、ここでは、容量素子６２は、いわゆるＭＩＭ構造を有する。上部電極６２ｕを形成するための材料としては、下部電極６２ｂを形成するための材料と同様の材料を用い得る。上部電極６２ｕは、層間絶縁層４ｄ内に設けられた配線層の一部であってもよい。

上部電極６２ｕと誘電体層６２ｄとの間に、Ｃｕ、Ａｌなどの金属またはポリシリコンなどから形成された保護層を配置してもよい。上部電極６２ｕと誘電体層６２ｄとの間に保護層を配置することにより、製造工程における誘電体層６２ｄの損傷を抑制し得るので、上部電極６２ｕと下部電極６２ｂとの間におけるリーク電流の発生を抑制し得る。

上部電極６２ｕは、開口ＡＰを有する。開口ＡＰ内には、ビアｖｄ、接続部６６ｕおよび接続部６６ｂが配置されている。接続部６６ｕおよび接続部６６ｂは、上部電極６２ｕおよび下部電極６２ｂとそれぞれ同層である。図示するように、ビアｖｄ、接続部６６ｕおよび接続部６６ｂを介して、光電変換部１５の第２電極１５ｃと、増幅トランジスタ３４のゲート電極３４ｅとの接続を有するビアｖｃとが接続される。ビアｖｄは、銅などの金属から形成され得る。ビアｖｄ、接続部６６ｕおよび接続部６６ｂは、単位画素セル６０Ａにおける電荷蓄積領域の一部を構成する。

図２０に例示する構成において、下部電極６２ｂのうち、ビアｖｄの右側に示す部分は、ビアｖｃ１、配線層６ｂ、ビアｖｂ１、配線層６ａ、ビアｖａ１、配線層６ｓ、および、層間絶縁層４ｓ内に設けられたコンタクトプラグｃｐｂを介して、第２容量素子４２の上部電極４２ｅに接続されている。すなわち、下部電極６２ｂは、図２０において不図示のリセットドレインノード４６との接続を有する。ここでは、下部電極６２ｂは、単位画素セル６０Ａごとに設けられた単一の電極であり（後述する図２１参照）、図２０において開口ＡＰの左右に分離して示す、下部電極６２ｂの２つの部分は、等電位である。

この例では、上部電極６２ｕは、下部電極６２ｂと同層に形成された接続部６４ｂを覆っている。この接続部６４ｂは、ビアｖｃ３、配線層６ｂ、ビアｖｂ３、配線層６ａおよびビアｖａ３を介して、配線層６ｓの一部である配線６ｚに接続されている。この配線６ｚは、図２０において不図示の感度調整線３２との接続を有する。すなわち、容量素子６２は、上述の第２容量素子４２と電気的に並列に接続されており、第２容量素子４２と同様に機能する。すなわち、この例では、単位画素セル６０Ａは、第１容量素子４１と、容量素子６２および第２容量素子４２とが直列に接続された容量回路を有している。

単位画素セル内に容量素子６２を形成することにより、第２容量素子４２を省略可能である。第２容量素子４２を省略した場合には、電極領域４２ｃのための領域を半導体基板２において確保する必要がない。そのため、半導体基板２における素子レイアウトの設計の自由度が向上する。例えば、電極領域４２ｃの省略により、画素サイズを低減し得る。あるいは、半導体基板２上のトランジスタ（例えば増幅トランジスタ３４）のサイズを拡大し得る。トランジスタのサイズの拡大により、トランジスタの特性のバラつきを低減し得るので、単位画素セル間における感度バラつきを低減し得る。また、トランジスタのサイズの拡大により、駆動能力が向上（相互コンダクタンスｇ_mの向上といってもよい）す
るので、ノイズをより低減し得る。

なお、この例では、上部電極６２ｕは、光電変換部１５の第２電極１５ｃに対向する面
とは反対側の面において、ビアｖｃ３に電気的に接続されている。このように、上部電極６２ｕと感度調整線３２との間の電気的接続のためのコンタクトを半導体基板２に近い側の面に設けることにより、配線の複雑化を回避し得る。また、上部電極６２ｕと光電変換部１５の第２電極１５ｃとの間の距離を縮小し得るので、互いに隣接する画素間における、電荷蓄積領域同士の寄生容量を低減し得る。

撮像装置１０１の動作時、上部電極６２ｕには、感度調整線３２を介して所定の電圧が印加される。なお、ここでは、上部電極６２ｕは、下部電極６２ｂと同様に、単位画素セル６０Ａごとに設けられた単一の電極であり（後述する図２１参照）、図２０において開口ＡＰの左右に分離して示す、上部電極６２ｕの２つの部分は、等電位である。

図２１は、単位画素セル６０Ａを半導体基板２の法線方向から見たときの、上部電極６２ｕ、誘電体層６２ｄおよび下部電極６２ｂの配置の一例を示す。図２１には、図５と同様にＣ−Ｃ’切断線も示されている。図２１に示すように、半導体基板２の法線方向から見たときにおける上部電極６２ｕの形状と、下部電極６２ｂの形状とが一致している必要はない。半導体基板２の法線方向から見たとき、上部電極６２ｕが、下部電極６２ｂの少なくとも一部と対向する部分を含んでいればよい。

この例では、下部電極６２ｂおよび上部電極６２ｕは、単位画素セル６０Ａにおいて大きな領域を占めている。そのため、下部電極６２ｂおよび／または上部電極６２ｕの少なくとも一方を遮光性の電極として形成することにより、下部電極６２ｂまたは上部電極６２ｕを遮光層として機能させ得る。例えば上部電極６２ｕを遮光層として機能させることにより、第２電極１５ｃ間に形成された間隙を通過した光を上部電極６２ｕによって遮ることが可能である。これにより、第２電極１５ｃ間に形成された間隙を通過した光が半導体基板２上のトランジスタ（例えば増幅トランジスタ３４）のチャネル領域に入射することを抑制し得る。例えば、上部電極６２ｕとして、厚さが１００ｎｍのＴａＮ電極を形成することにより、十分な遮光性を実現し得る。

第４の実施形態によれば、半導体基板２上のトランジスタのチャネル領域への迷光の入射を抑制してトランジスタの特性のシフト（例えば閾値電圧の変動）を抑制し得る。半導体基板２上のトランジスタのチャネル領域への迷光の入射を抑制することにより、各画素のトランジスタの特性が安定化し、複数の画素間でのトランジスタの動作のバラつきを低減し得る。このように、半導体基板２上のトランジスタのチャネル領域への迷光の入射を抑制することは、撮像装置の信頼性の向上に貢献する。

図２１に例示する構成では、上部電極６２ｕが空間的に分離されることにより、単位画素セル６０Ａの間で上部電極６２ｕが電気的に分離されている。つまり、この例では、互いに隣接する上部電極６２ｕの間には、わずかな間隙が存在する。しかしながら、ここでは、上部電極６２ｕの各々は、感度調整線３２を介して所定の電圧が供給されるように構成されている。そのため、互いに隣接する上部電極６２ｕ間の距離を、互いに隣接する第２電極１５ｃ間の距離と比較して十分に小さくし得る。したがって、第２電極１５ｃ間に形成された間隙を通過した光の大部分を上部電極６２ｕによって遮ることが可能である。なお、図１に例示する回路構成では、同一の行に属する単位画素セル中の上部電極６２ｕに共通の電圧が印加される。したがって、複数の列にわたって行方向に延びる複数の帯状の電極を上部電極６２ｕとして用いてもよい。もちろん、図２１に示すように上部電極６２ｕを単位画素セル６０Ａごとに空間的に分離し、上部電極６２ｕごとに独立した電圧を供給してもよい。

この例では、上部電極６２ｕの開口ＡＰは、図面中において単位画素セル６０Ａの下方に形成されている。しかしながら、開口ＡＰの配置は、この例に限定されない。例えば、
単位画素セル６０Ａの中央に開口ＡＰを配置し、接続部６６ｕおよび接続部６６ｂを取り囲むように上部電極６２ｕを形成してもよい。単位画素セル６０Ａの中央に開口ＡＰを配置し、上部電極６２ｕの形状を接続部６６ｕに関して対称性の高い形状とすると、単位画素セル６０Ａ内における容量の偏りを低減し得るので有益である。半導体基板２の法線方向から見たときにおける、上部電極６２ｕの形状は、図２１に示す形状に限定されない。例えば、上部電極６２ｕが複数の部分を含んでいてもよい。誘電体層６２ｄおよび下部電極６２ｂについても同様である。

上述したように、この例では、上部電極６２ｕは、感度調整線３２との接続を有するので、感度調整線３２を介して一定の電圧を上部電極６２ｕに供給することにより、撮像装置１０１の動作時における上部電極６２ｕの電位を一定とできる。したがって、接続部６６ｕおよび接続部６６ｂを取り囲むように上部電極６２ｕを形成し、一定の電圧を上部電極６２ｕに印加することにより、上部電極６２ｕをシールド電極として機能させ得る。上部電極６２ｕがシールド電極として機能することにより、電荷蓄積ノード４４へのノイズ混入を抑制し得る。

以上に説明したように、第４の実施形態では、リセットドレインノード４６と感度調整線３２との間に接続される容量素子として、容量素子６２を、上部電極４１ｗと光電変換部１５の第２電極１５ｃとの間に配置している。図２０に例示するように、この容量素子６２は、単位画素セルの層間絶縁層（例えば層間絶縁層４ｄ）内に配置される。したがって、いわゆるＭＩＭ構造を有する容量素子として容量素子６２を形成することが可能である。つまり、容量素子６２において比較的大きな容量値を得やすい。このような構成によっても、上述の第１〜第３の実施形態と同様に、信号電荷の蓄積領域全体の容量値の増加を抑制しながら、リセットに伴って生じるｋＴＣノイズを縮小することが可能である。また、容量素子６２が高容量であると、信号電荷の蓄積領域全体の容量を大きくできるので、高照度のもとでの撮影に有利である。

（容量素子６２の形成方法）
以下、単位画素セル６０Ａを有する撮像装置の製造方法の概略を説明する。ビアｖｃを形成するまでの製造工程は、第１の実施形態とほぼ同様であり得るので説明を省略する。図１２を参照して説明したように、第２容量素子４２の上部電極４２ｅに重なる位置に、電極領域４２ｃに電気的に接続された上部電極４３ｅを形成してもよい。ここでは、ビアｖｃの形成と並行して、ビアｖｃ１およびｖｃ３も形成される。

ビアｖｃ、ｖｃ１およびｖｃ３の形成後、層間絶縁層４ｃ上に下部電極６２ｂ、接続部６６ｂおよび接続部６４ｂを形成する。下部電極６２ｂ、接続部６６ｂおよび接続部６４ｂを形成するための材料として、ここでは、ＴａＮを用いる。層間絶縁層４ｃ上への下部電極６２ｂ、接続部６６ｂおよび接続部６４ｂの形成には、一般的な半導体プロセスで導入されているフォトリソグラフィを適用できる。その後、誘電体層６２ｄの材料を堆積することによって誘電体膜を形成し、誘電体膜のパターニングを実行する。

誘電体膜の形成には、例えば原子層堆積法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ（ＡＬＤ））を適用できる。ＡＬＤによれば、互いに異なる原子を数原子ずつ積層することが可能である。ここでは、誘電体膜として、Ｈｆの酸化物の膜を形成する。Ｈｆの酸化物の膜の形成においては、テトラキスエチルメチルアミドハフニウムをプリカーサとして用い、プリカーサの導入後にプラズマ放電を行う。酸素雰囲気においてプラズマ放電を行うことにより、Ｈｆの酸化が促される。上述の工程を繰り返すことにより、ＨｆＯ₂を一層ずつ積層する。例えば、ガス状のプリカーサの導入とプラズマ放電とを２５０
回繰り返すことにより、２２ｎｍの厚さを有する膜を形成する。

誘電体膜のパターニングには、一般的な半導体プロセスで導入されているフォトリソグラフィを適用できる。誘電体膜のパターニングにより、誘電体層６２ｄが形成される。誘電体層６２ｄは、連続した単一の膜であってもよいし、下部電極６２ｂ上の互いに異なる箇所に配置された複数の部分を含んでいてもよい。

誘電体層６２ｄの形成後、下部電極６２ｂと同様にして上部電極６２ｕおよび接続部６６ｕを形成する。その後、層間絶縁層４ｄおよびビアｖｄを形成し、層間絶縁層４ｄ上に光電変換部１５を形成することにより、図２０に示すデバイス構造が得られる。

ＴｉＮ、ＴａＮ、ＷＮなどの金属窒化物を用いて、光電変換部１５の第２電極１５ｃを形成してもよい。金属窒化物は、緻密性に優れ、高温下においても不純物元素の移動および／または混入が起こりにくい性質を有している。そのため、誘電体層６２ｄの上方に位置する上部電極６２ｕを金属窒化物（ここではＴａＮ）を用いて形成し、かつ、第２電極１５ｃを金属窒化物を用いて形成することにより、不純物に起因するキャリアの誘電体層６２ｄへの混入を抑制し得る。誘電体層６２ｄへの不純物の混入を抑制することにより、容量素子６２における上部電極６２ｕと下部電極６２ｂとの間のリーク電流を低減し得る。

また、金属窒化物は、スパッタリングにおいてマイグレーションを生じにくいので、平坦な表面を形成しやすい。金属窒化物を用いて光電変換部１５の第２電極１５ｃを形成すると、平坦な界面を介した接合を実現し得る。第２電極１５ｃの表面の凹凸を抑制することにより、第２電極１５ｃと光電変換膜１５ｂとの間の円滑な電荷輸送を実現し得る。また、界面欠陥に起因する準位の発生を抑制して、暗電流を抑制し得る。このように、容量素子６２の上部電極６２ｕおよび光電変換部１５の第２電極１５ｃの両方を金属窒化物から形成すると、リーク電流および暗電流低減の観点から有益である。さらに、金属窒化物を用いて容量素子６２の下部電極６２ｂを形成すれば、上部電極６２ｕの平坦性をより向上させ得るので有益である。また、誘電体層６２ｄの酸化を抑制し得るので有益である。

（第４の実施形態の第１の変形例）
図２２は、単位画素セルのデバイス構造のさらに他の一例を模式的に示す。図２３は、図２２に示す単位画素セル６０Ｂを半導体基板２の法線方向から見たときの、上部電極６２ｕ、誘電体層６２ｄおよび下部電極６２ｂの配置の一例を示す。図２２は、図２３に示すＣ−Ｃ’線断面図に対応する図である。図２２および図２３に示す単位画素セル６０Ｂと、図２０および図２１を参照して説明した単位画素セル６０Ａとの間の主な相違点は、上部電極６２ｕおよび下部電極６２ｂが、それぞれ、リセットドレインノード４６および感度調整線３２に接続されている点である。

図２２に示すように、この例では、接続部６４ｂ、ビアｖｃ２、配線層６ｂ、ビアｖｂ２、配線層６ａおよびビアｖａ２を介して、上部電極６２ｕが、配線層６ｓの一部である配線６ｗに接続されている。この配線６ｗは、リセットドレインノード４６との接続を有する。すなわち、上部電極６２ｕは、リセットドレインノード４６との接続を有する。一方、下部電極６２ｂは、ビアｖｃ３、配線層６ｂ、ビアｖｂ３、配線層６ａおよびビアｖａ３を介して、配線６ｚに接続されている。上述したように、この配線６ｚは、感度調整線３２（図２２において不図示）との接続を有する。すなわち、下部電極６２ｂは、感度調整線３２との接続を有する。つまり、容量素子６２は、この例においても、リセットドレインノード４６と感度調整線３２との間に接続されている。したがって、容量素子６２は、上述の第２容量素子４２と同様に機能する。また、この例では、下部電極６２ｂが感度調整線３２との接続を有するので、感度調整線３２を介して下部電極６２ｂの電位を制御可能である。下部電極６２ｂの電位を制御することにより、電荷蓄積ノード４４の電位を制御して、撮像装置の感度を調整し得る。また、撮像装置の動作時に感度調整線３２を
介して一定の電圧を下部電極６２ｂに供給すれば、下部電極６２ｂをシールド電極として機能させ得る。

図２２に示すように、この例では、第１のリセットトランジスタ３６のソースまたはドレイン（ソース／ドレイン拡散層２ｄ）と、増幅トランジスタ３４のゲート電極３４ｅとを接続する上部電極４１ｘは、第２容量素子４２の上部電極４２ｅの上まで延びていない。換言すれば、上部電極４１ｘは、半導体基板２の法線方向から見たとき、上部電極４２ｅと重なりを有していない。したがって、単位画素セル６０Ｂは、層間絶縁層４ｓ内に、互いに対向する２つのポリシリコン層と、それらに挟まれた絶縁膜とから構成された第１容量素子４１を有しない。

ここで、光電変換部１５および容量素子６２に注目すると、光電変換部１５の第２電極１５ｃと、容量素子６２の上部電極６２ｕとは、層間絶縁層４ｄを介して対向している。上述したように、この例では、上部電極６２ｕがリセットドレインノード４６との接続を有する。すなわち、第２電極１５ｃ、上部電極６２ｕおよび層間絶縁層４ｄによって形成される容量素子４１Ｂは、電荷蓄積ノード４４とリセットドレインノード４６の間に接続された容量素子とみなすことができる。例えば図２に示す回路構成からわかるように、この容量素子４１Ｂは、上述の第１容量素子４１と同様に機能する。すなわち、この例では、容量素子４１Ｂと、容量素子６２および第２容量素子４２とが直列に接続されることにより、容量回路が形成されている。

このように、第１容量素子４１に代えて、光電変換部１５の第２電極１５ｃと、容量素子６２の上部電極６２ｕとの間に形成された容量を低容量の容量素子として利用してもよい。このような構成においても、容量素子６２によって十分に大きな容量値を得られていれば、いわゆるＭＩＳキャパシタとして形成された第２容量素子４２を省略可能である。

なお、例えば図２０に示す上部電極４１ｗのように、上部電極４１ｘを第２容量素子４２の上部電極４２ｅの上まで延ばしてもよい。ただし、ノイズの縮小および変換ゲインの低下の抑制の観点からは、上部電極４１ｘが第２容量素子４２の上部電極４２ｅとの重なりを有しない方が有利である。

単位画素セル６０Ｂの製造方法は、上部電極４１ｘを形成するためのレジストマスクのパターン、および、配線層６ｓを形成するためのレジストマスクのパターンが異なる点以外は、単位画素セル６０Ａの製造方法とほぼ同様であり得る。したがって、単位画素セル６０Ｂの製造方法の説明を省略する。

（第４の実施形態の第２の変形例）
図２４は、単位画素セルのデバイス構造のさらに他の一例を模式的に示す。図２５は、図２４に示す単位画素セル６０Ｃを半導体基板２の法線方向から見たときの、上部電極６２ｕ、誘電体層６２ｄおよび下部電極６２ｂの配置の一例を示す。図２４は、図２５に示すＣ−Ｃ’線断面図に対応する図である。図２４および図２５に示す単位画素セル６０Ｃと、図２０および図２１を参照して説明した単位画素セル６０Ａとの間の主な相違点は、第１容量素子４１に代えて、下部電極６２ｂを一方の電極として有する低容量の容量素子４１Ｃを層間絶縁層内に形成している点である。

図２４に例示する単位画素セル６０Ｃでは、図２０を参照して説明した単位画素セル６０Ａと同様に、下部電極６２ｂおよび上部電極６２ｕは、それぞれ、リセットドレインノード４６および感度調整線３２に接続されている。単位画素セル６０Ｃは、図２２を参照して説明した単位画素セル６０Ｂと同様に、層間絶縁層４ｓ内に第１容量素子４１を有しない。

図２４に例示する構成において、層間絶縁層４ｂ内に形成された配線層６ｂは、ビアｖｃとビアｖｂとの間に配置された電極６ｂｘを含んでいる。図２４および図２５に模式的に示すように、この電極６ｂｘは、半導体基板２の法線方向から見たときに、下部電極６２ｂと重なる部分を有している。すなわち、電極６ｂｘの少なくとも一部は、層間絶縁層４ｃの少なくとも一部を介して下部電極６２ｂの少なくとも一部と対向している。これにより、容量素子６２と、層間絶縁層（ここでは層間絶縁層４ｃ）内に配置された配線層（ここでは電極６ｂｘ）との間で容量素子４１Ｃが形成される。層間絶縁層４ｃのうち、下部電極６２ｂおよび電極６ｂｘに挟まれた部分は、容量素子４１Ｃにおける誘電体層として機能する。下部電極６２ｂがリセットドレインノード４６との接続を有し、電極６ｂｘが第２電極１５ｃとの接続を有するので、容量素子４１Ｃは、上述の第１容量素子４１と同様に機能する。すなわち、この例では、容量素子４１Ｃと、容量素子６２および第２容量素子４２とが直列に接続されることにより、容量回路が形成されている。

このように、容量素子６２と、層間絶縁層内に配置された配線層との間に容量素子を形成してもよい。このような構成によれば、低容量（例えば０．５ｆＦ程度）の容量素子を比較的容易に単位画素セル内に配置し得る。この例では、配線層６ｂの一部（ここでは電極６ｂｘ）を低容量の容量素子における一方の電極として用いているが、低容量の容量素子における一方の電極は、配線層６ａまたは６ｓなど、他の配線層の一部であってもよい。図２４および図２５を参照して説明した構成においても、容量素子６２によって十分に大きな容量値を得られていれば、いわゆるＭＩＳキャパシタとして形成された第２容量素子４２を省略可能である。

単位画素セル６０Ｃの製造方法は、上部電極４１ｘを形成するためのレジストマスクのパターン、および、電極６ｂｘを形成するためのレジストマスクのパターンが異なる点以外は、単位画素セル６０Ａの製造方法とほぼ同様であり得る。したがって、単位画素セル６０Ｃの製造方法の説明を省略する。

（第５の実施形態）
図２６を参照して、本実施形態によるカメラシステム１０５を説明する。

図２６は、本実施形態によるカメラシステム１０５の構成例を模式的に示す。カメラシステム１０５は、レンズ光学系６０１と、撮像装置６０２と、システムコントローラ６０３と、カメラ信号処理部６０４とを備えている。

レンズ光学系６０１は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系６０１は、撮像装置６０２の撮像面に光を集光する。撮像装置６０２として、上述した第１から第４の実施形態による撮像装置を広く用いることができる。

システムコントローラ６０３は、カメラシステム１０５全体を制御する。システムコントローラ６０３は、例えばマイクロコンピュータによって実現され得る。

カメラ信号処理部６０４は、撮像装置６０２からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部６０４は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部６０４は、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。

本実施形態によるカメラシステムによれば、第１から第４の実施形態による撮像装置を
利用することによって、読出時のリセットノイズ（ｋＴＣノイズ）を適切に抑制することができる。その結果、電荷を正確に読み出すことができ、良好な画像を取得できる。

また、第１の実施形態で詳述したように、被写体が明るく低い感度で撮像が可能なモードと、被写体が暗く、比較的高い感度で撮像が可能なモードとを切り替えて撮影することが可能なカメラシステムを実現することが可能である。

本開示の実施形態によれば、ｋＴＣノイズを低減し得る。また、簡易な構成によってダイナミックレンジの拡大を実現し得るので、デジタルカメラなどに有用である。

２ 半導体基板
２ｄ ドレイン拡散層
２ｓ 素子分離領域
２ｗ ウェル
４ａ〜４ｄ、４ｓ 層間絶縁層
６ａ、６ｂ、６ｓ 配線層
６ｂｘ 電極
６ｗ、６ｚ 配線
１１〜１４、１４ａ、１４ｂ 単位画素セル
１５ 光電変換部
１５ａ 第１電極
１５ｂ 光電変換膜
１５ｃ 第２電極
１５ｈ 受光面
１６ 垂直走査回路
１７ 蓄積制御線
１８ 垂直信号線
１９ 負荷回路
２０ カラム信号処理回路
２１ 水平信号読み出し回路
２２ 電源配線
２３ 水平共通信号線
２４ 反転増幅器
２４ａ ゲイン調整端子
２５ フィードバック線
２６ リセット信号線
２７、２７’ 定電流源
２８ フィードバック制御線
３０ アドレス信号線
３２ 感度調整線
３４ 増幅トランジスタ
３４ｃ チャネル領域
３４ｅ ゲート電極
３４ｇ ゲート絶縁膜
３６ 第１のリセットトランジスタ
３６ｃ チャネル領域
３６ｅ ゲート電極
３６ｇ ゲート絶縁膜
３８ 第２のリセットトランジスタ
３８ｃ チャネル領域
３８ｅ ゲート電極
３８ｇ ゲート絶縁膜
４０ アドレストランジスタ
４１、４１Ｂ、４１Ｃ 第１容量素子
４１ｇ 誘電体層
４１ｗ、４１ｘ 上部電極
４２ 第２容量素子
４２ｃ 電極領域
４２ｅ 上部電極
４２ｇ 誘電体層
４３ 第３容量素子
４３ｅ 上部電極
４３ｇ 誘電体層
４４ 電荷蓄積ノード
４５ 容量回路
４６ リセットドレインノード
５０、５０’ 切替回路
５１ スイッチ素子
５１’ スイッチ素子
５２ スイッチ素子
５２’ スイッチ素子
５３ａ 第１スイッチ
５３ｂ 第２スイッチ
５４ 電圧切替回路
６０Ａ〜６０Ｃ 単位画素セル
６２ 容量素子
６２ｂ 下部電極
６２ｄ 誘電体層
６２ｕ 上部電極
１０１、６０２ 撮像装置
１０５ カメラシステム
６０１ レンズ光学系
６０２ 撮像装置
６０３ システムコントローラ
６０４ カメラ信号処理部

Claims (14)

1. 入射光を光電変換し電荷を生成する光電変換部と、
   ゲートが前記光電変換部に電気的に接続され、前記電荷に対応する電気信号を出力する第１トランジスタと、
   ソースおよびドレインの一方が前記光電変換部に電気的に接続された第２トランジスタと、
   第１端子および第２端子を有し、前記第１端子が前記第２トランジスタのソースおよびドレインの他方に電気的に接続され、前記第２端子に第１電圧が供給される第１容量素子と、
   を含む画素を備える、
   撮像装置。
2. 前記画素は、ソースおよびドレインの一方が前記第２トランジスタのソースおよびドレインの前記他方に接続された第３トランジスタを含む、
   請求項１に記載の撮像装置。
3. 前記電気信号を前記第２トランジスタのソースおよびドレインの前記他方に負帰還させるフィードバック回路を含む、
   請求項２に記載の撮像装置。
4. 前記フィードバック回路は、反転増幅器を含み、
   前記フィードバック回路は、前記第１トランジスタ、前記反転増幅器、および前記第３トランジスタを介して、前記電気信号を前記第２トランジスタのソースおよびドレインの前記他方に負帰還させる、
   請求項３に記載の撮像装置。
5. 前記第１トランジスタのソースおよびドレインの一方は、前記第３トランジスタのソースおよびドレインの他方に電気的に接続され、
   前記フィードバック回路は、前記第１トランジスタおよび前記第３トランジスタを介して、前記電気信号を前記第２トランジスタのソースおよびドレインの前記他方に負帰還させる、
   請求項３に記載の撮像装置。
6. 前記画素は、前記第１トランジスタのソースおよびドレインの前記一方と、前記第３トランジスタのソースおよびドレインの前記他方との間に接続された第４トランジスタを含み、
   前記フィードバック回路は、前記第１トランジスタ、前記第４トランジスタ、および前記第３トランジスタを介して、前記電気信号を前記第２トランジスタのソースおよびドレインの前記他方に負帰還させる、
   請求項５に記載の撮像装置。
7. 前記フィードバック回路は、前記第１トランジスタのソースおよびドレインの他方に互いに異なる２つの電圧を選択的に供給する切替回路を含む、
   請求項３から請求項６のいずれか一項に記載の撮像装置。
8. 前記画素は、第３端子および第４端子を有する第２容量素子であって、前記第３端子が前記第２トランジスタのソースおよびドレインの前記一方に接続され、前記第４端子が前記第２トランジスタのソースおよびドレインの前記他方に接続された第２容量素子を含む、
   請求項１から請求項７のいずれか一項に記載の撮像装置。
9. 前記第１容量素子の容量値は、前記第２容量素子の容量値よりも大きい、
   請求項８に記載の撮像装置。
10. 前記第１容量素子の容量値は、前記第２トランジスタのソースおよびドレインの前記一方と、前記第１容量素子の前記第１端子との間の容量値よりも大きい、
    請求項１から請求項９のいずれか一項に記載の撮像装置。
11. 制御回路をさらに備え、
    前記制御回路は、撮影モードに応じて、前記第２トランジスタをオンまたはオフする、
    請求項１から請求項１０のいずれか一項に記載の撮像装置。
12. 前記撮影モードは、第１モードと、前記第１モードよりも撮像装置の感度が低い第２モードと、を含む、
    請求項１１に記載の撮像装置。
13. 前記第１モードでは、前記制御回路は、前記電気信号の読み出し時に前記第２トランジスタをオフ状態にし、
    前記第２モードでは、前記制御回路は、前記電気信号の読み出し時に前記第２トランジスタをオン状態にする、
    請求項１２に記載の撮像装置。
14. 前記第２端子に前記第１電圧を供給する電圧供給回路をさらに備える、
    請求項１から請求項１３のいずれか一項に記載の撮像装置。
    

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