WO2012144181A1 - 固体撮像装置及びその駆動方法 - Google Patents

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裕之 網川
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Definitions

  • the present disclosure relates to a solid-state imaging device and a driving method thereof, and particularly relates to suppression of black crushing and suppression or removal of fixed pattern noise caused by black crushing suppression operation.
  • FIG. 16 is a diagram showing a configuration of the solid-state imaging device 100 of Patent Document 1.
  • the solid-state imaging device of Patent Document 1 includes a pixel 110, a vertical signal line 111, a constant current source 112, a noise canceller circuit (CDS) 113, a horizontal signal line 114, and an output AMP 115.
  • a plurality of pixels 110 are arranged in a matrix as unit pixels.
  • the pixel 110 includes a photodiode PD that performs photoelectric conversion, a transfer transistor MTR, a reset transistor MRS, an amplification transistor MSF, and a floating diffusion FD that accumulates electric charges (hereinafter may be abbreviated as FD section).
  • the black collapse causes the voltage Vfd of the FD portion to decrease due to the incidence of high-luminance light, and further, the signal charge is transferred from the photodiode PD to the FD portion as a result of the potential Vpixout of the vertical signal line falling below the allowable minimum value. However, it is caused by the fact that Vpixout cannot be lowered any more.
  • FIG. 17 is a timing chart showing the relationship of drive pulses in the solid-state imaging device of Patent Document 1.
  • a pixel from which a light signal is read is referred to as a pixel 110 ⁇ i>.
  • the voltage Vfd in the floating diffusion FD is allowed during the period from when the reset pulse ⁇ RS ⁇ i> is set to a low level to the transfer pulse ⁇ TR ⁇ i> being set to a high level. May be reduced to a minimum value (floating diffusion portion minimum voltage Vfdmin). At this time, the potential Vpixout of the vertical signal line also decreases to the allowable minimum value (pixel output minimum voltage Vpixoutmin).
  • a black image is formed at a place where high-intensity light exceeding a certain level is incident, as if no light is incident.
  • the power supply pulse ⁇ Vdd ⁇ i> is set to the reset reference pulse ⁇ Vddr and the reset pulse ⁇ RS ⁇ i> is set to the high level to set the FD section voltage Vfd ⁇ i> to the reset reference voltage Vddr. Further, in order to clamp the reset voltage in the CDS circuit 113, the clamp pulse ⁇ CL and the sample hold pulse ⁇ SH are set to the high level.
  • the power supply pulse ⁇ Vdd ⁇ K> connected to the non-selected pixel 110 ⁇ K> (not shown in FIG. 16) other than the readout pixel 110 ⁇ i> and the clipping pixel ⁇ i + 1> is applied to the vertical signal line 111.
  • the unselected pixel voltage Vddl which is lower than the minimum value Vpixoutmin of the appearing optical signal is set, and the FD portion voltage Vfd ⁇ K> of the unselected pixel is set to the unselected pixel voltage Vddl.
  • the power supply pulse ⁇ Vdd ⁇ i + 1> is set to the clip reference voltage Vddc ( ⁇ Vddr), the reset pulse ⁇ RS ⁇ i + 1> is set to the high level, and the transfer pulse ⁇ TR ⁇ i + 1> is set to the low level.
  • the FD section voltage Vfd ⁇ i + 1> is set to the clip reference voltage Vddc.
  • Vfd ⁇ i> drops to the minimum voltage Vfdmin ⁇ i> allowed by the FD portion while the reset voltage is sampled and held due to the influence of high-intensity light.
  • Vpixout ⁇ i> also falls.
  • the voltage of the vertical signal line 111 is lowered in order to transfer the charge signal. Therefore, the power supply pulse ⁇ Vdd ⁇ i + 1> of the pixel 110 ⁇ i + 1> is set to the non-selected pixel voltage Vddl, the clamp pulse ⁇ CL is set to the low level, and the reset pulse ⁇ RS ⁇ i + 1> is kept at the High level.
  • the transfer pulse ⁇ TR ⁇ i> of the pixel 110 ⁇ i> is set to the high level, and the signal voltage is transferred to the pixel output voltage Vpixout ⁇ i>.
  • both the power supply pulse ⁇ Vdd ⁇ K> and the power supply pulse ⁇ Vdd ⁇ i + 1> are set to the non-selected pixel voltage Vddl, only the FD portion voltage Vfd ⁇ i> of the pixel 110 ⁇ i> Appears in the pixel output voltage Vpixout ⁇ i>.
  • the power supply pulse ⁇ Vdd ⁇ i + 1> of the pixel 110 ⁇ i + 1> is set to the reset reference voltage Vddr. Thereafter, the signal is read out from the pixel 110 ⁇ i + 1> with the pixel 110 ⁇ i + 2> as the clipping pixel by the same operation as described above.
  • transistor variation is suppressed by setting the clipping pixel in the vicinity of the readout pixel.
  • the characteristics of the transistors are close to each other in the case of neighboring pixels, the variation is offset.
  • it is not enough to suppress FPN only by suppressing transistor variation, and a fundamental countermeasure is required.
  • FIG. 18 shows drive timings for explaining the FPN generation mechanism of a pixel by the conventional drive method. Note that the constant current source supplies an ISF current during the period of FIG.
  • ⁇ RS ⁇ i> is set to Low level
  • ⁇ RS ⁇ i + 1> is set to High level
  • the clip reference voltage Vddc ( ⁇ Vddr) is applied to Vfd ⁇ i + 1> of the clipping pixel 110 ⁇ i + 1>.
  • the non-selected pixel voltage Vddl ( ⁇ Vddc) is applied to the FD portion of the other pixel 110 ⁇ K>, and the transistor MSF ⁇ K> is turned off.
  • the clip reference voltage Vddc is applied to the FD portion of the clipping pixel, which causes a leakage current I_leak in the transistor MSF ⁇ i + 1>.
  • the current flowing through the MSF ⁇ i> of the readout pixel is reduced by the leakage current I_leak and becomes [ISF ⁇ I_leak].
  • the potential of the vertical signal line 111 is [Vfdr ⁇ Vgs ⁇ i> + ⁇ Vgs_noise].
  • the power supply Vdd ⁇ i + 1> applied to the clipping pixel is lowered from the clipping reference voltage Vddc to the non-selected pixel voltage Vddl.
  • the leakage current I_leak flowing in the MSF ⁇ i + 1> of the readout pixel becomes small enough to be ignored. Accordingly, the potential of the vertical signal line 111 at this time is [Vfdr ⁇ Vgs ⁇ i>], and the potential of Vcdsout is [Vcl ⁇ Vgs_noise].
  • ⁇ RS ⁇ i + 1> is set to a low level, and the potential of Vfd ⁇ i + 1> is held at Vddl.
  • ⁇ TR ⁇ i> is set to the high level in order to read the signal charge from the photodiode PD of the readout pixel. Subsequently, at time t7, ⁇ TR ⁇ i> is set to a low level.
  • Vfd ⁇ i> becomes [Vfdr ⁇ Vsig] according to the charge amount of PD.
  • the potential of Vpixout is [Vfdr ⁇ Vgs ⁇ i> + ⁇ Vsig]
  • Vcdsout is [Vcl ⁇ Vgs_noise ⁇ Vsig].
  • the transistor MSH is turned off by changing ⁇ SH of the CDS circuit 113 from the high level to the low level.
  • the signal of the photodiode is held at Vcdsout.
  • the signal is [ ⁇ Vsig + ⁇ Vgs_noise], and the noise ⁇ Vgs_noise due to the clipping pixel is detected.
  • pixel FPN occurs.
  • the applied clip reference voltage Vddc may be lowered.
  • the clip reference voltage Vddc applied to the FD portion of the clip pixel is lowered, the signal output when black crushing occurs is lowered. This is because the potential difference between the clip reference voltage Vddc and the non-selected pixel voltage Vddl is output as a signal output when black crushing occurs. Since the signal output level at the occurrence of such black crushing is required to be equal to or higher than the saturation output of the pixel, the clip reference voltage Vddcd can be lowered only to a certain extent.
  • the clipping pixel is a start row (the lower end of the pixel array). In this case, a variation in transistor characteristics occurs between the readout pixel and the clipping pixel.
  • one solid-state imaging device has various drive modes.
  • the digital still camera includes a still mode for capturing a still image, a monitor mode for displaying on a liquid crystal screen, a movie mode for capturing a moving image, and the like.
  • the scanning method for scanning the pixel differs depending on each driving mode. For example, in the still mode, all pixels are sequentially accessed one row at a time, but in the monitor mode, scanning is performed by thinning out specific rows. Therefore, it is necessary to scan the clipping pixels so as to correspond to each mode, and the circuit and driving become very complicated. This also causes an increase in circuit scale.
  • the present disclosure can perform the black crushing suppression operation while avoiding an increase in the circuit scale, suppress the FPN variation of the pixels due to the black crushing suppression operation, or fundamentally the pixel
  • a solid-state imaging device and a driving method thereof that can completely eliminate the FPN variation.
  • the solid-state imaging device of the present disclosure includes a pixel array unit in which a plurality of unit pixels are arranged in a matrix.
  • Each unit pixel includes a photoelectric conversion element that performs photoelectric conversion, a transfer transistor that transfers signal charge from the photoelectric conversion element to the floating diffusion portion, an amplification transistor that amplifies the signal charge and outputs the signal charge to the signal output line as an analog signal And a reset transistor that resets the floating diffusion portion by supplying the potential of the reset line to the floating diffusion portion.
  • the pixel array unit is included in the light-irradiated pixel unit in which light enters the photoelectric conversion element, and is included in the effective pixel unit in which the signal charge is used as a video signal, and the light-shielded pixel unit in which the photoelectric conversion element is shielded from light, It includes an optical black pixel portion in which signal charges are used as a reference signal, and a dummy pixel portion disposed in a portion other than the effective pixel portion and the optical black pixel portion.
  • a plurality of effective pixels included in the effective pixel portion and a plurality of dummy pixels included in the dummy pixel portion are connected to the same signal output line, and in each effective pixel connected to the same output line, the reset transistor A first potential is supplied to the floating diffusion portion. In a plurality of clipping pixels among the dummy pixels connected to the same output line, a second potential different from the first potential is supplied from the reset transistor to the floating diffusion portion.
  • the plurality of clip required pixels may be located in the light-shielding pixel portion.
  • the dummy pixel portion includes a first dummy pixel portion and a second dummy pixel portion arranged with the effective pixel portion interposed therebetween, and the plurality of clip pixels connected to the same signal output line are the first It may be arranged in both the dummy pixel portion and the second dummy pixel portion.
  • a constant current circuit for supplying a constant current to the signal output line may be disposed on both sides of the pixel array portion.
  • the reset line may be capable of setting a potential in units of rows with respect to the pixel array portion, and may be able to apply different potentials to the effective pixel and the plurality of clipping pixels.
  • a first bias circuit that supplies a second potential and a second bias circuit that supplies a third potential are included, and the second potential and the third potential are generated using the same reference potential. It may be.
  • the second potential and the third potential may be generated from a bias circuit that has potential switching control and can dynamically switch the potential.
  • the unit pixel may further include a selection transistor, and one end of the amplification transistor may be connected to the signal output line via the selection transistor.
  • the unit pixel may further include a selection transistor, and one end of the amplification transistor may be connected to the signal output line via the selection transistor, and the reset line may be common to each row of the pixel array unit.
  • an analog-digital conversion circuit that is arranged in parallel with the pixel array unit and converts an analog signal obtained in each unit pixel into a digital signal is provided.
  • the analog-digital conversion circuit outputs an analog signal.
  • a comparator for comparing the value of the signal output line and the value of the reference line, and a counter for measuring the time until the comparison by the comparator is completed and holding the comparison result. Before performing, it may have initialization means for initializing the operating point of the comparator with predetermined values of the signal output line and the reference line, and may further comprise control means for changing the value of the reference line after initialization.
  • an analog-digital conversion circuit that is arranged in parallel with the pixel array unit and converts an analog signal obtained in each unit pixel into a digital signal.
  • the analog-digital conversion circuit outputs an analog signal.
  • a comparator for comparing the value of the signal output line and the value of the reference line, and a counter for measuring the time until the comparison by the comparator is completed and holding the comparison result.
  • an initialization unit that initializes the operating point of the comparator with a predetermined value of the signal output line and the reference line before performing, and further includes a control unit that changes the value of the reference line after the initialization. After the conversion, the selection transistor in the second unit pixel may be turned off before the value of the reference line changes.
  • a driving method of the first solid-state imaging device includes a pixel array unit in which a plurality of unit pixels are arranged in a matrix, and a column array with respect to the pixel array unit.
  • This is a driving method of a solid-state imaging device including an analog-digital conversion circuit that converts an obtained analog signal into a digital signal and a potential supply means.
  • Each unit pixel includes a photoelectric conversion element that performs photoelectric conversion, a transfer transistor that transfers signal charge from the photoelectric conversion element to the floating diffusion portion, an amplification transistor that amplifies the signal charge and outputs the signal charge to the signal output line as an analog signal And a reset transistor for supplying a potential of the reset line to the floating diffusion portion to reset the floating diffusion portion.
  • a plurality of effective pixels whose signal charges are used as video signals and a plurality of clip pixels other than the effective pixels are connected to the same signal output line, and the potential supply means has the same output
  • the first potential is supplied from the reset transistor to the floating diffusion portion, and in each clipping pixel connected to the same output line, from the reset transistor to the floating diffusion portion, A second potential different from the first potential is supplied.
  • the analog-to-digital converter circuit compares the value of the signal output line from which the analog signal is output and the value of the reference line, and measures the time until the comparison by the comparator is completed and holds the comparison result Counter.
  • the comparator has initialization means for initializing the operating point of the comparator with predetermined values of the signal output line and the reference line before performing the comparison.
  • the solid-state imaging device further includes control means for changing the value of the reference line after the initialization.
  • the reset transistor in the plurality of predetermined unit pixels is transferred to the floating diffusion portion from the second potential.
  • a driving method of the second solid-state imaging device includes a pixel array unit in which a plurality of unit pixels are arranged in a matrix, and a column parallel arrangement with respect to the pixel array unit.
  • This is a driving method of a solid-state imaging device including an analog-digital conversion circuit that converts an obtained analog signal into a digital signal and a potential supply means.
  • Each unit pixel includes a photoelectric conversion element that performs photoelectric conversion, a transfer transistor that transfers signal charge from the photoelectric conversion element to the floating diffusion portion, an amplification transistor that amplifies the signal charge and outputs the signal charge to the signal output line as an analog signal And a reset transistor for supplying a potential of the reset line to the floating diffusion portion to reset the floating diffusion portion.
  • a plurality of effective pixels whose signal charges are used as video signals and a plurality of clip pixels other than the effective pixels are connected to the same signal output line, and the potential supply means has the same output
  • the first potential is supplied from the reset transistor to the floating diffusion portion, and in each clipping pixel connected to the same output line, from the reset transistor to the floating diffusion portion, A second potential different from the first potential is supplied.
  • the analog-to-digital converter circuit compares the value of the signal output line from which the analog signal is output and the value of the reference line, and measures the time until the comparison by the comparator is completed and holds the comparison result Counter.
  • the comparator has initialization means for initializing the operating point of the comparator with predetermined values of the signal output line and the reference line before performing the comparison.
  • the solid-state imaging device further includes control means for changing the value of the reference line after initialization.
  • a step (c) for changing the value of the reference line is provided.
  • the solid-state imaging device and the driving method thereof it is possible to suppress the black crushing phenomenon when high luminance light is incident on the pixel. This can be realized without using a dummy pixel and separately providing a scanning circuit for the clipping pixel, so that the circuit area can be reduced or increased. Further, it is possible to suppress and fundamentally remove FPN variations.
  • FIG. 1 is a configuration diagram illustrating an exemplary solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 2 is a plan view showing a configuration of a pixel array unit in the solid-state imaging device of FIG.
  • FIG. 3 is a cross-sectional view showing the configuration of the pixel array section in the solid-state imaging device of FIG. 1, and corresponds to the line III-III ′ of FIG.
  • FIG. 4 is a configuration diagram for explaining a pixel array portion of the solid-state imaging device of FIG.
  • FIG. 5 is a diagram illustrating an example of a circuit of the comparator of the solid-state imaging device of FIG.
  • FIG. 6 is a diagram illustrating an example of a bias circuit of the solid-state imaging device of FIG. FIG.
  • FIG. 7 is a diagram showing an example of drive timing for explaining the black crushing suppression operation in the solid-state imaging device of FIG.
  • FIG. 8 is a diagram illustrating an example of drive timing for explaining an operation of suppressing the FPN variation of pixels in the solid-state imaging device of FIG.
  • FIG. 9 is a diagram illustrating an example of drive timing for explaining the operation of removing the FPN variation of the pixels in the solid-state imaging device of FIG.
  • FIG. 10 is a diagram illustrating an example of drive timing for explaining the black crushing suppression operation when the operation for removing the FPN variation of the pixels in the solid-state imaging device of FIG. 1 is performed.
  • FIG. 11 is a configuration diagram for explaining a pixel array unit of an exemplary solid-state imaging device according to the second embodiment.
  • FIG. 12 is a diagram illustrating an example of drive timing for explaining the black crushing suppression operation in the solid-state imaging device of FIG. 11.
  • FIG. 13 is a diagram illustrating an example of drive timing for explaining the black crushing suppression operation to which the function of suppressing the potential drop of the vertical signal line in the solid-state imaging device of FIG.
  • FIG. 14 is a configuration diagram for explaining a pixel array unit of an exemplary solid-state imaging device according to the third embodiment.
  • FIG. 15 is a diagram illustrating an example of drive timing for explaining the black crushing suppressing operation in the solid-state imaging device of FIG.
  • FIG. 16 is a configuration diagram of a solid-state imaging device according to the related art.
  • FIG. 17 is a diagram illustrating drive timings for explaining the operation of the solid-state imaging device according to the related art.
  • FIG. 18 is a diagram illustrating drive timings for indicating a problem of the solid-state imaging device according to the related art.
  • FIG. 1 is a configuration diagram of an exemplary solid-state imaging device 90 of the present embodiment. However, only a small number of pixels, comparators, counters, etc. are shown as representatives.
  • the solid-state imaging device 90 includes a pixel array unit 20 in which a large number of unit pixels 21 each including a photodiode that performs photoelectric conversion and a MOS (metal oxide semiconductor) transistor are arranged in a matrix. Also, a multiplexer circuit (MPX) 22 that drives the pixel array unit 20, a vertical scanning circuit 23 that supplies a row selection pulse to the selected row, a constant current source 24 connected to the vertical signal line Vline, and a pixel signal are received. And a column analog-digital conversion circuit (ADC) 25.
  • the vertical signal line Vline is provided for each column of the unit pixels 21 and is individually numbered as Vline0, Vline1,.
  • the column analog-digital conversion circuit (ADC) 25 is obtained from the reference signal RAMP generated from the digital-analog conversion circuit (DAC) 26 and the unit pixels 21 via the vertical signal lines Vline0, Vline1,.
  • a comparator 27 that compares the analog signal to be generated and a counter 28 that counts the comparison time.
  • the solid-state imaging device 90 includes a digital memory (DM) 29 that holds data of the counter 28, a horizontal scanning circuit 30 that sequentially selects pixel signals held in the DM 29, and a digital output circuit 31 that is connected to the DM 29. And a timing generation circuit (TG) 32 for generating a pulse for operating each part.
  • DM digital memory
  • TG timing generation circuit
  • the TG 32 is configured to receive drive data from outside and generate drive pulses corresponding to a plurality of drive modes.
  • the clip reference voltage Vddc and the non-selection voltage Vddl are generated by the bias circuit 33 and transmitted to the pixel array unit 20 via the MPX circuit 22.
  • FIG. 2 is a plan view showing the configuration of the pixel array unit 20.
  • the pixel array unit 20 includes a light-irradiated pixel unit 40 that is irradiated with light and a light-shielded pixel unit 41 that is blocked by a light-shielding film.
  • the light irradiation pixel portion 40 is provided with an effective pixel portion 42 used as a video signal and a light irradiation dummy pixel portion 43a surrounding the periphery.
  • the light-shielding pixel portion 41 includes an optical black (OB) pixel portion 44 that uses the signal charge of the pixel as a black level reference signal, and a light-shielding dummy pixel portion 43b disposed at a position other than the OB pixel portion 44. Is provided.
  • OB optical black
  • FIG. 3 is a diagram showing a cross-sectional configuration taken along line III-III ′ of the pixel array unit 20 of FIG.
  • a photodiode 56 that receives incident light and generates a signal charge is provided on the substrate 55 for each unit pixel.
  • an insulating layer 58 that transmits incident light
  • a first metal wiring 54 that is provided in the insulating layer 58 and connects the circuits of the respective pixel portions, and a first metal wiring 54 positioned above the first metal wiring 54. 2 metal wirings 53 are provided.
  • a microlens 51 that collects light incident on each photodiode 56 on each photodiode 56 and a color filter 52 located below the microlens 51 are provided.
  • a light-shielding wiring 57 for shielding light incidence is formed above the second metal wiring 53.
  • a step is generated between the light shielding pixel portion 41 and the light irradiation pixel portion 40. Due to this step, a region in which the microlens 51 and the color filter 52 are not formed in parallel to the substrate 55 is generated from the boundary between the light irradiation pixel unit 40 and the light shielding pixel unit 41 to the outer periphery of the light irradiation pixel unit 40. . In this region, the rate at which light is incident on the photodiode 56 changes, and the pixel signal varies with respect to the effective pixel portion 42. Therefore, this region is referred to as a light irradiation dummy pixel portion 43a.
  • the light irradiation dummy pixel portion 43a is used as a buffer region for buffering a step with the light shielding pixel portion 41 and the light irradiation pixel portion 40, and a pixel signal in the region is not used as a video signal.
  • the light-irradiated pixel portion is provided with two layers of metal wiring, and three or more layers of metal wiring are provided in a portion located outside thereof (for example, a peripheral circuit for driving the pixel portion such as the MPX circuit 22).
  • the number of wiring layers increases around the light-irradiated pixel unit 40 as shown in FIG. Even in such a case, a buffer region is required to relieve a step caused by a difference in the number of wiring layers, and therefore a dummy pixel portion that does not use a pixel signal as a video signal is provided.
  • a light-shielding dummy pixel portion 43b is arranged.
  • the light-shielding dummy pixel unit 43b is also arranged between the end of the pixel array unit 20 and the OB pixel unit 44.
  • the pixel signal of the light-shielding dummy pixel unit 43b is not used as a black level reference signal.
  • the pixel array unit 20 is irradiated with light and the effective pixel unit 42 that uses the pixel signal as the video signal, the OB pixel unit 44 that is shielded and uses the pixel signal as the reference signal, A light-irradiated dummy pixel unit 43a that emits light but does not use a pixel signal as a video signal, and a light-shielded dummy pixel unit 43b that is shielded but does not use a pixel signal as a black level reference signal And.
  • FIG. 4 shows a configuration diagram for explaining the pixel array unit 20.
  • the unit pixel 21 forming the pixel array unit 20 includes, in addition to a photoelectric conversion element (for example, a photodiode PD), a floating diffusion unit (FD unit) to which charges are transferred from the PD, a transfer transistor MTR,
  • the circuit configuration includes three transistors: a reset transistor MRS and an amplification transistor MSF.
  • N-type MOS transistors are used as these transistors.
  • other transistors such as a P-type MOS can also be used.
  • the transfer transistor MTR is connected between the cathode electrode of the photodiode PD and the FD portion, and the transfer gate electrode is connected to a transfer control line to which the transfer gate pulse ⁇ TR is applied.
  • the reset transistor MRS is wired for each row of the pixel array section 20 and has a drain electrode connected to a bias wiring for transmitting the potential ⁇ Vdd, a source electrode connected to the FD section, and a gate electrode connected to a reset control line to which a reset pulse ⁇ RS is applied. Yes.
  • the amplification transistor MSF has a gate electrode connected to the FD portion, a drain electrode connected to the pixel power supply AVDDP, and a source electrode connected to the vertical signal line Vline.
  • a constant current source 24 (24U and 24D) for supplying a constant current to the vertical signal line Vline and a comparator 27 are connected to the vertical signal line Vline.
  • the unit pixel 21 ⁇ N> is a unit pixel located in the Nth row arranged in the effective pixel unit 42 of the pixel array unit 20, and is a pixel (readout pixel) that reads a light signal. It is.
  • the unit pixel 21 ⁇ U> is located in a specific plurality of rows of the light irradiation dummy pixel portion 43a or the light shielding dummy pixel portion 43b located on one side of the effective pixel portion 42, and is used as a clip pixel for preventing black crushing. (Clip voltage generation pixel).
  • the unit pixel 21 ⁇ D> is located in a specific plurality of rows of light-irradiated dummy pixel portions 43a or light-shielding dummy pixel portions 43b located on the other side of the effective pixel portion 42, and is used as a clip pixel for preventing black crushing. (Clip voltage generation pixel). Note that the clipping pixels (21 ⁇ U> and 21 ⁇ D>) are arranged so as to sandwich the effective pixel portion 42 in the direction of the vertical signal line.
  • the clipping pixel is located in a specific row. Therefore, the connection with the row selection line from the vertical scanning circuit 23 is cut and the state of the row selection signal is always changed. A potential necessary for the clipping pixel is input from the MPX circuit 22 so as to be held.
  • the row is always selected by always inputting the high level signal to the clip pixel. This can be realized without increasing the circuit scale.
  • the constant current sources 24 are provided above and below the effective pixel portion 42, but may be arranged only on one side.
  • one photodiode PD is provided for three transistors (transfer transistor MTR, reset transistor MRS, and amplification transistor MSF).
  • each unit pixel may be provided with a plurality of photodiodes PD and transfer transistors MTR.
  • FIG. 5 shows an example of the circuit of the comparator 27.
  • the comparator 27 has an N-type pair transistor MN1 as an input, a P-type pair transistor MP1, and an operation amplifier unit composed of an N-type transistor MN2 whose gate is arbitrarily biased and operates at a constant current, and each input A set of P-type transistors MP2 serving as switching transistors for short-circuiting the drain and gate of the N-type transistor, a set of N-type transistors MN1 serving as respective inputs, and the DC level of the gate of the N-type transistor MN1 A set of capacitors CIN for cutting.
  • each of the set of capacitors CIN is connected to the input N-type transistor MN1 of the differential amplifier, and the other end is connected to the reference signal RAMP from the vertical signal line Vline or the DAC 26 from which the pixel signal of the unit pixel is output. It is connected to the. Further, a node between the capacitor CIN connected to the vertical signal line Vline and the input N-type transistor MN1 is a node Nx, and a node between the capacitor CIN connected to the reference signal RAMP and the input N-type transistor MN1 is a node Mx. And
  • the input transistor MN1 may be configured using a P-type transistor depending on the input value. Further, the differential amplifier section may be configured to be reversed left and right including the output.
  • FIG. 6 shows an example of the bias circuit 33.
  • the bias circuit 33 includes a reference voltage generation circuit 81 that generates a reference voltage Vx from the reference voltage Vref, an operational amplifier (OPAMP) 82, and a BUFF circuit 83.
  • a reference voltage generation circuit 81 that generates a reference voltage Vx from the reference voltage Vref
  • an operational amplifier (OPAMP) 82 that generates a reference voltage Vx from the reference voltage Vref
  • OPAMP operational amplifier
  • BUFF circuit 83 BUFF circuit
  • the reference voltage generation circuit 81 includes resistance elements R1, R2, and R3 connected in series, and switching transistors MSW1 and MSW2 connected in parallel to the resistance elements R1 and R2, respectively.
  • Switching pulses ⁇ SW1 and ⁇ SW2, which are control signals, are input to the gates of the switching transistors MSW1 and MSW2, respectively.
  • a reference voltage VREF is supplied to one end of the resistor element R1, and one end of the resistor element R3 is connected to GND.
  • a node Vx which is a connection portion between the resistance element R2 and the resistance element R3 connected in series, is input to the OPAMP 82 as a reference voltage.
  • the output of OPAMP 82 is connected to the input of a BUFF circuit 83 that amplifies the signal, and a bias voltage Vbiasout is output from an output line connected to the BUFF circuit 83.
  • the output line is connected to the input at the other end of the OPAMP 82, and Vbiasout is input.
  • the set value may be increased by increasing the number of resistance elements connected in series and the number of switching transistors MSW.
  • the switching pulses ⁇ SW1 and ⁇ SW2 input to the switching transistors MSW1 and MSW2 may be DC, and are output as a pulse by switching between a high level and a low level at a predetermined timing, and changing the bias value Vbiasout Also good.
  • FIG. 7 is a diagram illustrating an example of driving timing when the solid-state imaging device 90 performs the black crushing suppressing operation.
  • the reset pulse ⁇ RS ⁇ N> of the readout pixel 21 ⁇ N> is set to the high level, and Vddh is applied to the voltage Vfd ⁇ N> of the FD portion of the readout pixel 21 ⁇ N>.
  • Vddh is applied to the voltage Vfd ⁇ N> of the FD portion of the readout pixel 21 ⁇ N>.
  • the reset pulse ⁇ RS ⁇ U, D> is at the high level.
  • ⁇ Vdd ⁇ U, D> is a clip reference voltage Vddc (a voltage higher than the non-selection voltage Vddl). Therefore, Vddc is applied to the FD portion potential Vfd ⁇ U, D> of the clipping pixel 21 ⁇ U, D>.
  • the reset pulse ⁇ CMPRS input to the gate of the switching transistor MP2 that short-circuits the gate and drain of the N-type pair transistor MN1 is at a low level and is short-circuited. That is, the comparator 27 is in a reset state.
  • the reference voltage RAMP has been reset to the initial value.
  • the clock CK input to the counter is fixed at a low level.
  • the count value is set to the initial value Cinit. Further, the potential Vfd ⁇ K> of the FD portion of the pixel (not shown) is held at the non-selected pixel voltage Vddl (Vddl ⁇ Vddc as described above), and the amplification transistor MSF ⁇ K> is off.
  • ⁇ RS ⁇ N> is set to a low level.
  • Vfd ⁇ N> becomes Vfdr as shown by the solid line
  • Vpixout of the vertical signal line Vline becomes Vrst.
  • Vfd ⁇ N> is a potential as shown by a broken line. Decreases.
  • Vfd ⁇ N> is a potential as shown by a broken line. Decreases.
  • the potential Vpixout of the vertical signal line Vline drops to a vertical signal potential Vk determined by another pixel 21 ⁇ K> (not shown).
  • the clipping pixels 21 ⁇ U, D> are provided. Therefore, the potential Vpixout of the vertical signal line Vline is clipped to Vclip higher than Vk according to the clip reference voltage Vddc and the number of clipping pixels.
  • the reset pulse ⁇ CMPRS of the comparator 27 is set to the high level, and the reset of the comparator 27 is released.
  • a step occurs between the potential of the node Mx and the potential of the node Nx due to the occurrence of an offset or the like due to the switching of the transistor MP2 of the comparator 27 (the potential of the node Mx is indicated by the solid line, the node Nx The potential is shown by being overlapped by a broken line, and the potential of the node Nx is shown in the normal state, the occurrence of black crushing, and the suppression of black crushing, respectively).
  • This step may be intentionally made lower at the potential of the node Nx, and the downcount Ca value is determined by this step.
  • the potential of the reference signal RAMP starts to decrease with a certain slope.
  • the potential of the node Mx (the node on the side of the capacitor CIN connected to the reference signal RAMP) also starts to decrease.
  • a CK pulse is input to the clock CK input to the counter 28.
  • the potential of the node Nx (the node on the side of the capacitor CIN connected to the vertical signal line Vline) matches the potential of the node Mx.
  • the output of the comparator 27 is inverted, and at the same time, the count value [Cinit-Ca] corresponding to the comparison period is held in the counter.
  • the count from time t4 to time t5 is a down count.
  • ⁇ Vdd ⁇ U, D> is lowered from the clip reference voltage Vddc to the non-selection voltage Vddl.
  • the FD portion of the clipping pixel 21 ⁇ U, D> also falls from the clip reference voltage Vddc to the non-selection voltage Vddl.
  • the potential Vpixout of the vertical signal line Vline is substantially equal to Vk determined by the other pixel 21 ⁇ K>.
  • the potential Vpixou of the vertical signal line Vline is determined by the readout pixel 21 ⁇ N>. Therefore, regardless of the potential drop in the FD portion of the clipping pixel 21 ⁇ U, D>, Vrst It remains. The potential of the node Nx does not change.
  • the potential Vpixout of the vertical signal line Vline is set to the clipping pixel 21 ⁇ U, Determined by D>. Accordingly, the potential Vpixout decreases in accordance with the potential decrease in the FD portion of the clip pixel 21 ⁇ U, D>. Accordingly, the potential of the node Nx also decreases at time t7.
  • the transfer pulse ⁇ TR ⁇ N> of the readout pixel 21 ⁇ N> is set to the high level, and the signal charge is transferred from the photodiode PD to the FD portion via the transfer transistor MTR ⁇ N>.
  • Vfd ⁇ N> does not change from the already lowered potential even if the transfer pulse ⁇ TR ⁇ N> goes high. For this reason, the potential of the node Nx does not change when black crushing occurs or when black crushing is suppressed.
  • the transfer pulse ⁇ TR ⁇ N> of the readout pixel 21 ⁇ N> is changed from the High level to the Low level, and the transfer transistor MTR ⁇ N> is turned off.
  • the reference signal RAMP is reset to the initial value.
  • the potential of the node Mx also returns to the initial value.
  • the reset pulse ⁇ RS ⁇ U, D> of the clipping pixel 21 ⁇ U, D> is changed from the High level to the Low level.
  • the reference signal RAMP starts to decrease with a certain slope. Along with this, the potential of the node Mx also starts to decrease.
  • a CK pulse is input to the clock CK input to the counter 28.
  • the output of the comparator 27 is inverted at the time when the potential of the node Mx and the potential of the node Nx coincide with each other, and at the same time, the count value corresponding to the comparison period is held in the counter.
  • the count is up-count.
  • the potential Vpixout of the vertical signal line Vline is lowered by the pixel signal of the readout pixel 21 ⁇ N>, and the potential of the potential of the node Nx is also lowered.
  • the output of the comparator 27 is inverted at time t14. Since the count Cb corresponding to the comparison period is added in the counter, [Cinit ⁇ Ca + Cb] obtained from the initial value Cinit, the downcount value Ca, and the upcount value Cb is held in the counter.
  • the obtained displacement amount ([Vclip ⁇ Vk]) of the FD section potential is the maximum signal that can be accumulated in the photodiode PD. It needs to be larger than the signal.
  • the clip reference voltage Vddc needs to be higher than a certain level. However, as the clip reference voltage Vddc becomes higher than the potential Vpixout of the vertical signal line Vline, pixel FPN due to the leakage current of the clipping pixel 21 ⁇ U, D> occurs.
  • FIG. 8 illustrates drive timings for explaining the operation when the FPN variation of the pixels occurs in the example provided with the column analog-digital conversion circuit (ADC) 25.
  • ADC column analog-digital conversion circuit
  • ⁇ RS ⁇ N> is set to a low level and ⁇ RS ⁇ U, D> is set to a high level. Therefore, clip Vfd ⁇ U, D> of clip pixel 21 ⁇ U, D> includes a clip.
  • a reference voltage Vddc is applied. Assuming that a leakage current I_leak is generated in the amplification transistor MSF ⁇ U, D> of the clipping pixel 21 ⁇ U, D>, the current flowing through the amplification transistor MSF ⁇ N> of the readout pixel 21 ⁇ N> The leakage current I_leak is reduced by an amount. That is, [ISF-I_leak] is obtained.
  • Vpixout of the vertical signal line Vline is [Vfdr ⁇ Vgs ⁇ N> + ⁇ Vgs_noise].
  • Vpixout when ⁇ Vgs_noise is included is indicated by a broken line
  • Vpixout when ⁇ Vgs_noise is not included is indicated by a solid line.
  • the potential of the node Nx also shows the case where the influence of noise is included (Nx_noise) and the case where it is not included (Nx).
  • a down-count period is started, and the comparator 27 compares the potential of the node Mx with the potential of the node Nx. Also in this case, since the clip reference voltage Vddc is applied to the clipping pixel 21 ⁇ U, D>, I_leak is generated, and the potential Vpixout of the vertical signal line Vline is [Vfdr ⁇ Vgs ⁇ N> + ⁇ Vgs_noise]. It has become.
  • the potential of the node Mx matches the potential of the node Nx, the comparator 27 is inverted, and the count value Ca corresponding to the comparison time is set in the counter 28. Note that the down-count period ends at time t6.
  • the power supply potential Vdd ⁇ U, D> applied to the clipping pixel 21 ⁇ U, D> is lowered from the clip reference voltage Vddc to the non-selected pixel voltage Vddl.
  • the leakage current I_leak varies exponentially with respect to the gate voltage
  • the leakage current I_leak flowing in the amplification transistor MSF ⁇ U, D> of the clipping pixel 21 ⁇ U, D> is negligible. Get smaller. Accordingly, the potential Vpixout of the vertical signal line Vline at this time is [Vfdr ⁇ Vgs ⁇ N>].
  • ⁇ TR ⁇ N> is set to the high level in order to read the signal charge from the photodiode PD of the read pixel 21 ⁇ N>.
  • Vfd ⁇ N> is [Vfdr ⁇ Vsig] according to the charge amount of the photodiode PD.
  • Vpixout of the vertical signal line Vline becomes [Vfdr ⁇ Vgs ⁇ N> ⁇ Vsig].
  • an up-count period is started, and the comparator 27 compares the potential of the node Mx with the potential of the node Nx.
  • the two potentials coincide at time t14 when the influence of ⁇ Vgs_noise is not included, and the upcount value Cb is stored in the counter 28.
  • the potential of the node Nx (Nx_noise) including the influence of ⁇ Vgs_noise they coincide at time t15 and the upcount value Cbn is stored in the counter 28. From this difference, the noise ⁇ Vgs_noise caused by the clip pixel is detected as in the case where the column analog-digital conversion circuit (ADC) 25 is not provided.
  • ADC column analog-digital conversion circuit
  • Vclip the clipping potential of the vertical signal line by the clipping pixel 21 ⁇ U, D>
  • Vclip is [Vddc ⁇ Vgs_clip]. Therefore, in order to increase the clip potential Vclip of the vertical signal line Vline, it is only necessary to decrease Vgs_clip.
  • the amplification transistor MSF in each pixel unit operates as a source follower.
  • the gate-source voltage of the amplification transistor MSF is Vgs
  • the current flowing from the drain to the source of the amplification transistor MSF is Ids
  • the threshold is Vth
  • the channel width of the amplification transistor is W
  • the length is L
  • the proportionality coefficient is ⁇ 0.
  • a plurality of clipping pixels 21 ⁇ U, D> are prepared and operated in parallel to reduce the amount of current Ids flowing per clipping pixel 21 ⁇ U, D>. Just do it.
  • Vddc the clip reference voltage
  • Vclip ⁇ Vk the signal output from the clipping pixel 21 ⁇ U, D> when black crushing is suppressed.
  • Vclip and Vk are rewritten, [(Vddc ⁇ Vgs_clip) ⁇ (Vddl ⁇ Vgs_clip ′)].
  • Vgs_clip ′ represents a gate-source voltage in another pixel 21 ⁇ K> different from the read pixel 21 ⁇ N> and the amplification transistor MSF of the clipping pixel 21 ⁇ U, D>.
  • the clip reference voltage Vddc and the non-selection voltage Vddl are generated from the bias circuit shown in FIG. 6 using the same reference voltage VREF, even if the reference voltage VREF fluctuates, the clip reference voltage Vddc and the non-selection voltage Vddl are obtained. Fluctuate in the same direction.
  • the signal output by the clipping pixel 21 ⁇ U, D> when blackout suppression is suppressed is canceled out. That is, the signal output does not decrease, and a configuration that is not affected by fluctuations in the reference voltage VREF can be adopted. From this, the setting range can be determined without considering the variation of the reference voltage VREF in the clip reference voltage Vddc, which can be a means for expanding the setting range.
  • the leakage current I_leak of the clipping pixel 21 ⁇ U, D> increases as the gate-source voltage of the amplification transistor MSF ⁇ U, D> of the clipping pixel 21 ⁇ U, D> increases. Therefore, by suppressing the source potential of the amplifying transistor MSF ⁇ U, D> of the clip pixel from being lowered depending on the position of the read pixel, the dependency of the leak current of the clip pixel on the position of the read pixel is reduced. , Generation of FPN of the pixel can be suppressed.
  • the comparators 27 are provided above and below as shown in FIG. 1, it is desirable to arrange the clipping pixels 21 ⁇ U, D> above and below the effective pixel unit 42. By arranging them vertically, variations due to the positional relationship between the readout pixel 21 ⁇ N> and the clipping pixel 21 ⁇ U, D> (for example, the aforementioned voltage drop) can be reduced.
  • the above-described driving method can suppress black crushing.
  • FIG. 9 shows an example of drive timing for explaining an operation for fundamentally removing the FPN variation of the pixels in the exemplary solid-state imaging device 90. The difference from the drive timing shown in FIG. 8 will be mainly described.
  • the reset pulse ⁇ CMPRS of the comparator 27 is set to the high level, and the reset of the comparator 27 is released.
  • the power supply ⁇ Vdd ⁇ U, D> applied to the clipping pixel 21 ⁇ U, D> is lowered from the clip reference voltage Vddc to the non-selected pixel voltage Vddl.
  • the potential Vpixout of the vertical signal line Vline becomes [Vfdr ⁇ Vgs ⁇ N>].
  • ⁇ TR ⁇ N> is set to the high level in order to read the signal charge from the photodiode PD of the read pixel 21 ⁇ N>.
  • Vfd ⁇ N> becomes [Vfdr ⁇ Vsig] according to the charge amount of the photodiode PD.
  • Vpixout of the vertical signal line Vline becomes [Vfdr ⁇ Vgs ⁇ N> ⁇ Vsig].
  • an up-count period is started, and the comparator 27 compares the potential of the node Mx with the potential of the node Nx.
  • the count value Cb corresponding to the potential Vpixout of the vertical signal line Vline is added to the counter 28.
  • the counter 28 holds the count value [Cinit ⁇ Ca + Cb] corresponding to ⁇ Vsig.
  • FIG. 10 exemplifies the drive timing for explaining the black crushing suppression operation when the high-luminance light causing black crushing is incident on the readout pixel 21 ⁇ N> at the drive timing of FIG. The difference from the drive timing shown in FIG. 9 will be mainly described.
  • ⁇ RS ⁇ N> is set to Low level. At this time, if high-intensity light enters the readout pixel 21 ⁇ N>, a pixel signal overflows from the photodiode PD and is transferred to the FD portion. As a result, the potential decreases as indicated by Vfd ⁇ N>.
  • the potential Vpixout of the vertical signal line Vline drops to the vertical signal line potential Vk determined by the pixel 21 ⁇ K> (not shown).
  • the potential of the vertical signal line Vline depends on the clip reference voltage Vddcd and the number of clip pixels 21 ⁇ U, D>. Vpixout is clipped to Vclip higher than Vk.
  • the reset pulse ⁇ CMPRS of the comparator 27 is set to the high level, and the reset is released.
  • the power supply ⁇ Vdd ⁇ U, D> applied to the clipping pixel 21 ⁇ U, D> is lowered from the clip reference voltage Vddc to the non-selected pixel voltage Vddl.
  • the potential Vpixout of the vertical signal line Vline which is an input at one end of the comparator 27, drops from Vclip to Vk.
  • the down-count period starts.
  • the potential Vpixout of the vertical signal line Vline is decreased by changing the potential by [Vclip ⁇ Vk] which is larger than the signal output.
  • the potential of the node Nx also decreases.
  • the potential of the reference signal RAMP is lowered with a certain slope, and the potential of the node Mx is also lowered.
  • the amount of decrease in the potential of the node Mx is smaller than the amount of potential change in the potential of the node Nx. Accordingly, the counter 28 holds the count value Caf corresponding to the down-count period.
  • the up-count period is started from time t12, the potential of the reference signal RAMP is decreased with a certain slope, and the potential of the node Mx is also decreased.
  • the potential fluctuation amount [Vclip ⁇ Vk] is sufficiently large, the potential drop of the node Mx during the predetermined up-count period may decrease in the node Mx due to the potential fluctuation amount [Vclip ⁇ Vk]. It becomes smaller than the potential drop.
  • the counter 28 holds the count value Cbf corresponding to the up-count period. Therefore, [Cinit ⁇ Caf + Cbf] is written as the count value.
  • the comparator 27 may be inverted during the up-count period. Even in this case, if a count value equal to or higher than the saturation output of the pixel is secured as the count value, black crushing can be suppressed without any problem.
  • the driving method as described above it is possible to remove the FPN variation of the pixels by the clipping pixel 21 ⁇ U, D>.
  • the setting range of the clip reference voltage Vddc can be greatly expanded, and the clipping pixel 21 ⁇ U, D> is used even when high-intensity light causing black crushing is incident on the readout pixel 21 ⁇ N>. Thus, black crushing can be suppressed.
  • FIG. 11 is a configuration diagram illustrating the pixel array unit 20 in the exemplary solid-state imaging device of the present embodiment.
  • a selection transistor MSEL is connected in series between the amplification transistor MSF and the vertical signal line Vline.
  • a selection control line is connected to the gate of the selection transistor MSEL so that a selection pulse ⁇ SEL is applied.
  • the constant current sources 24 (24U and 24D) are arranged above and below, but they may be arranged only on one side.
  • one photodiode PD is provided for four transistors (transfer transistor MRT, reset transistor TRS, amplification transistor MSF, and selection transistor MSEL).
  • each unit pixel 21 may be provided with a plurality of photodiodes PD and transfer transistors MTR.
  • FIG. 12 illustrates drive timings for explaining the black crushing suppression operation in the solid-state imaging device of the present embodiment. The difference from the drive timings of FIGS. 9 and 10 of the first embodiment will be mainly described.
  • the selection pulse ⁇ SEL ⁇ N> of the readout pixel 21 ⁇ N> is fixed at a high level (not shown). Further, the selection pulse ⁇ SEL ⁇ U, D> of the clipping pixel 21 ⁇ U, D> is input as a pulse at a certain time. Although not shown, the selection pulse ⁇ SEL ⁇ K> of the pixel 21 ⁇ K> other than the readout pixel 21 ⁇ N> and the clipping pixel 21 ⁇ U, D> is fixed at a low level. .
  • the power pulse ⁇ Vdd ⁇ U, D> of the clipping pixel 21 ⁇ U, D> is fixed to the clip reference voltage Vddc, and the reset pulse ⁇ RS ⁇ U, D> of the clipping pixel 21 ⁇ U, D> is also set to the high level. It is fixed. Therefore, the potential Vfd ⁇ U, D> of the FD portion of the clipping pixel 21 ⁇ U, D> is fixed to Vddc.
  • the pulse ⁇ RS ⁇ N> is set to the high level, Vddh is applied to the potential Vfd ⁇ N> of the floating diffusion FD of the readout pixel 21 ⁇ N>, and the potential Vpixout of the vertical signal line Vline is increased.
  • the selection transistor MSEL ⁇ U, D> in the clipping pixel 21 ⁇ U, D> is turned on.
  • the pulse ⁇ RS ⁇ N> is set to a low level.
  • the potential Vpixout of the vertical signal line Vline becomes Vrst.
  • the pixel signal overflows from the photodiode PD and is transferred to the FD portion.
  • the potential Vfd ⁇ N> decreases as shown by the broken line.
  • Vks is lower than Vk described in the first embodiment.
  • Vk is a potential determined by a non-selected pixel (non-selected pixel voltage Vddl).
  • each unit pixel 21 has the selection transistor MSEL, and the selection transistor MSEL of the non-selected pixel is OFF. Therefore, the potential Vpixout of the signal line Vline is determined only by the read pixel.
  • the potential of the FD portion of the read pixel 21 ⁇ N> is lower than the non-selected pixel voltage Vddl when blackout occurs. Therefore, Vks is lower than Vk.
  • the potential Vpixout of the vertical signal line Vline is equal to the clip reference voltage Vddc and the clipping pixel 21 ⁇ U, D>. It is clipped to the clip potential Vclip determined according to the number. Vclip is higher than Vks.
  • the reset pulse ⁇ CMPRS of the comparator 27 is set to the high level, and the reset is released.
  • the selection pulse ⁇ SEL ⁇ U, D> of the clipping pixel 21 ⁇ U, D> is set to the low level. Thereby, the potential clipping of the vertical signal line Vline by the clipping pixel 21 ⁇ U, D> is released.
  • the potential Vpixout of the vertical signal line Vline is determined by the readout pixel 21 ⁇ N>, the potential Vpixout does not change. However, if a leak current is generated in the clipping pixel 21 ⁇ U, D>, the offset ⁇ Vgs_noise is eliminated from the potential Vpixout by releasing the clipping as described in the first embodiment.
  • the potential Vpixout of the vertical signal line Vline is determined by the clipping pixel 21 ⁇ U, D>. It drops to Vks. As a result, the potential Vpixout of the vertical signal line Vline, which is an input at one end of the comparator 27, drops to Vks.
  • time t5 After time t5, it is the same as that described with reference to FIGS. 9 and 10 in the first embodiment. Therefore, a brief description will be given below.
  • the comparator 27 is inverted, and the count value corresponding to the comparison period is held in the counter 28 as a down count.
  • the transfer pulse ⁇ TR ⁇ N> of the readout pixel 21 ⁇ N> becomes High level, and the pixel signal of the photodiode PD is transferred to the FD section.
  • the potential Vfd ⁇ N> of the FD portion decreases, and the potential Vpixout of the vertical signal line Vline decreases accordingly.
  • the potential of the node Nx also decreases.
  • the comparator 27 is inverted when the potential of the node Mx after the pixel signal is transferred and the potential of the node Nx coincide with each other during the up-count period.
  • the count value corresponding to the comparison period is up-counted and held in the counter 28.
  • the counter automatically holds the difference between the up-count value and the down-count value, and holds the count value corresponding to the pixel signal.
  • down-counting starts at time t5.
  • the potential Vpixout of the vertical signal line Vline is lowered by a potential variation of [Vclip ⁇ Vk] which is larger than the output signal.
  • the potential of the reference signal RAMP decreases with a certain slope, the potential decrease of the node Mx during the down-count period is smaller than the potential decrease of the node Nx associated with [Vclip ⁇ Vk]. Accordingly, since the potential of the node Mx and the potential of the node Nx do not match, the counter 28 holds the count value Caf corresponding to the down-count period.
  • the up-count starts from time t12.
  • the potentials of the reference signal RAMP and the node Mx decrease with a certain slope from the initial values.
  • the potential fluctuation amount [Vclip ⁇ Vk] is large, the potential drop of the node Mx during the predetermined up-count period is reduced due to the potential fluctuation amount [Vclip ⁇ Vk]. Smaller than.
  • the counter 28 holds the count value Cbf corresponding to the up-count period.
  • the comparator 27 may be inverted during the up-count period depending on the value of the clip potential Vclip of the vertical signal line Vline of the clip pixel 21 ⁇ U, D>. Even in this case, if a count value equal to or higher than the saturation output of the pixel is secured as the count value, black crushing is suppressed.
  • FIG. 13 illustrates a drive timing for explaining a black crushing suppression operation to which a function of clipping so that the potential Vpixout of the vertical signal line Vline does not decrease too much is illustrated.
  • the difference from the drive timing of FIG. 10 in the first embodiment will be mainly described.
  • the selection pulse ⁇ SEL ⁇ N> of the readout pixel 21 ⁇ N> is fixed at a high level (not shown). Further, the selection pulse ⁇ SEL ⁇ U, D> of the clipping pixel 21 ⁇ U, D> is input as a pulse at a certain time. Although not shown, the selection pulse ⁇ SEL ⁇ K> of the pixel 21 ⁇ K> other than the readout pixel 21 ⁇ N> and the clipping pixel 21 ⁇ U, D> is fixed at a low level. .
  • the selection transistor MSEL ⁇ U, D> of the clipping pixel 21 ⁇ U, D> remains ON. Accordingly, the minimum value of the potential Vpixout of the vertical signal line Vline is clipped to Vkc (> Vks) by the clipping pixel 21 ⁇ U, D>.
  • the constant current source 24 has a characteristic that the current value decreases when the potential Vpixout of the vertical signal line Vline decreases to some extent. Due to such current fluctuation, when a high-intensity light is incident on another pixel included in the same row as the pixel during a specific pixel signal reading operation, the current value fluctuates. As a result, it affects the pixels from which pixel signals are read out during the same period. That is, an offset is given as a pixel signal, resulting in degradation of image quality.
  • FIG. 14 is a configuration diagram illustrating the pixel array unit 20 in the exemplary solid-state imaging device of the present embodiment.
  • the difference from the case of the second embodiment shown in FIG. 11 is that, in each unit pixel 21, pixel power pulse wiring connected to the drain side of the reset transistor MRS is connected for each row, and the pixel The power pulse wiring is also connected to the drain side of the amplification transistor MSF.
  • constant current sources 24 are provided at the top and bottom, but only one of them may be provided.
  • one photodiode PD is provided for every four transistors (transfer transistor MRT, reset transistor TRS, amplification transistor MSF, and selection transistor MSEL) in the unit pixel 21, but a plurality of photodiodes PD and transfer transistors are provided in the unit pixel.
  • An MTR may be provided.
  • FIG. 15 illustrates drive timing for explaining the black crushing suppression operation in the solid-state imaging device of the present embodiment. The difference from the drive timing of FIG. 12 in the second embodiment will be mainly described.
  • the drive timing is the same as that of FIG. 12 except that the reset pulse ⁇ RS ⁇ U, D> of the clipping pixel 21 ⁇ U, D> is set to the low level.
  • the pixel power pulse ⁇ Vdd is changed from Vddh to the clip reference voltage Vddc.
  • the reset pulse ⁇ RS ⁇ U, D> of the clipping pixel 21 ⁇ U, D> is set to the high level.
  • the clip reference voltage Vddc is written to the FD portion potential Vfd ⁇ U, D> of the clipping pixel 21 ⁇ U, D>.
  • the reset pulse ⁇ RS ⁇ U, D> of the clipping pixel 21 ⁇ U, D> is set to the low level, and the FD portion potential Vfd ⁇ U, D> of the clipping pixel 21 ⁇ U, D> The clip reference voltage Vddc is maintained.
  • the pixel power pulse ⁇ Vdd is changed from the clip reference voltage Vddc to Vddh, and the pixel readout operation in the row period is completed.
  • the reset pulse ⁇ RS ⁇ U, D> of the clipping pixel 21 ⁇ U, D> is set to a low level
  • the reset transistor MRS ⁇ U, D> is in an OFF state. Therefore, when high-luminance light that causes black crushing is incident on the clipping pixel 21 ⁇ U, D>, the FD portion potential Vfd ⁇ U, D> is lowered, and the clip function is lost. Therefore, the clipping pixel 21 ⁇ U, D> needs to be arranged in the light-shielding dummy pixel portion 43b (see FIG. 2) as a measure for avoiding occurrence of black crushing. Alternatively, as another countermeasure, it is necessary that the clipping pixel 21 ⁇ U, D> does not include the photodiode PD.
  • the clip reference voltage Vddc written in the FD portion of the clip pixel 21 ⁇ U, D> is maintained, and the black crushing suppression operation is enabled.
  • the solid-state imaging device and its driving method of the present disclosure it is possible to improve image quality by suppressing black crushing and FPN variation while avoiding an increase in circuit scale, and is useful for video cameras, digital cameras, and the like.
  • pixel array unit 21 unit pixel 21 ⁇ U> clipping pixel 21 ⁇ D> clipping pixel 21 ⁇ N> readout pixel 21 ⁇ K> other pixel 22 multiplexer circuit (MPX) 23 vertical scanning circuit 24U constant current source 24D constant current source 25 column analog-digital conversion circuit (ADC) 26 Digital-analog converter (DAC) 27 Comparator 28 Counter 29 Digital Memory (DM) 30 Horizontal scanning circuit 31 Digital output circuit 32 Timing generation circuit (TG) 33 bias circuit 40 light-irradiated pixel portion 41 light-shielded pixel portion 42 effective pixel portion 43a light-irradiated dummy pixel portion 43b light-shielded dummy pixel portion 44 optical black (OB) pixel portion 51 microlens 52 color filter 53 second metal wiring 54 first Metal wiring 55 substrate 56 photodiode 57 light shielding wiring 58 insulating layer 81 reference voltage generation circuit 82 operational amplifier (OPAMP) 83 Buffer circuit (BUFF) 90 Solid-state imaging device

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Abstract

　固体撮像装置（９０）は、画素（２１）が行列状を成す画素アレイ部（２０）を備える。画素は、光電変換素子ＰＤ、転送トランジスタＭＴＲ、増幅トランジスタＭＳＦ、リセットトランジスタＭＲＳを含む。画素アレイ部は、ＰＤに光が入射し映像信号を出力する有効画素部（４２）、ＰＤが遮光され基準信号を出力するオプティカルブラック画素部（４４）、ダミー画素部（４３）を含む。同じ信号出力線Ｖlineに接続された画素のうち、有効画素部（４２）の各有効画素ではＭＲＳからＦＤ部に第１の電位が供給され、ダミー画素部（４３）の複数のクリップ用画素では第２の電位が供給される。

Description

固体撮像装置及びその駆動方法
　本開示は、固体撮像装置及びその駆動方法に関し、特に、黒潰れ抑制と、黒潰れ抑制動作に起因する固定パターンノイズの抑制又は除去とに関する。
　近年、固体撮像装置を内蔵したデジタルカメラ等が広く普及している。固体撮像装置において、一定以上の高輝度光が入射すると、光が入射されていないような黒く潰れた画像が得られる場合があることが知られている。この現象を黒潰れと呼ぶことにする。この黒潰れ現象を回避する技術として、下記のような技術（例えば、特許文献１参照）が開示されている。
　図１６は、特許文献１の固体撮像装置１００の構成を示す図である。図１６に示すように、特許文献１固体撮像装置は、画素１１０、垂直信号線１１１、定電流源１１２、ノイズキャンセラ回路（ＣＤＳ；correlated double sampling）１１３、水平信号線１１４、及び出力ＡＭＰ１１５を備える。画素１１０は、単位画素として行列状に複数配置されている。
　画素１１０は、光電変換を行なうフォトダイオードＰＤ、転送トランジスタＭＴＲ、リセットトランジスタＭＲＳ、増幅トランジスタＭＳＦ、電荷を蓄積するフローティングディフュージョンＦＤ（以下、ＦＤ部と略すことがある）を備える。
　まず、黒潰れ現象について説明する。黒潰れは、高輝度光の入射によりＦＤ部の電圧Ｖfdが低下し、更に垂直信号線の電位Ｖpixoutが許容される最小値以下に低下する結果、フォトダイオードＰＤから信号電荷をＦＤ部に転送しても、Ｖpixoutがそれ以上は低下できなくなることによって発生する。
　以下に、図１６と、図１７のタイミングチャートとを用いて更に説明する。図１７は、特許文献１の固体撮像装置における駆動パルスの関係を示すタイミングチャートである。ここで、光の信号を読み出す画素を画素１１０<ｉ>としている。
　画素領域に高輝度光が入射すると、リセットパルスφＲＳ<ｉ>をLow レベルにした状態から、転送パルスφＴＲ<ｉ>をHighレベルにするまでの期間に、フローティングディフュージョンＦＤにおける電圧Ｖfdが、許容される最小値（フローティングディフュージョン部最小電圧Ｖfdmin ）まで下がってしまう場合がある。このとき、垂直信号線の電位Ｖpixoutも、許容される最小値（画素出力最小電圧Ｖpixoutmin ）まで下がる。
　これは、強い光がＦＤ部にまで漏れ込み、フォトダイオードＰＤのみならずＦＤ部においても電荷が発生すること、又は、フォトダイオードＰＤにて発生した電荷が溢れてＦＤ部にまで漏れこむこと、等の原因によると考えられる。
　この状態において、転送パルスφＴＲ<ｉ>をHighレベルにして光による信号電荷をＦＤ部に転送しても、ＦＤ部における電圧Ｖfdは、ＦＤ部最小電圧Ｖfdmin 以下に下ることができない。
　従って、画素出力電圧Ｖpixoutも画素出力最小電圧Ｖpixoutmin 以下に下がることがないので、リセット電圧と信号電圧との差、ΔＶpixout(sig )は０となる（ΔＶpixout(sig )＝Ｖpixoutmin －Ｖpixoutmin ＝０）。最終的に、水平信号線光信号電圧ΔＶout(sig )＝０となる。
　この結果、一定以上の高輝度光が入射した場所には、あたかも光がまったく入射していないかのように、真っ黒な画像ができてしまう。
　このような黒潰れ現象を抑制するために、様々な抑制回路が提案されている。その１つとして、光の信号を読み出すための画素１１０<ｉ>に対し、その近傍の他の画素１１０<ｉ＋１>により黒潰れ防止用のクリップ電圧を生成し、画素出力電圧Ｖpixoutをクリップすることが知られている。
　このことについて、図１７のタイミングチャートを用いて説明する。
　最初に、電源パルスφＶdd<ｉ>をリセット参照パルスφＶddr にすると共に、リセットパルスφＲＳ<ｉ>をHighレベルにすることにより、ＦＤ部電圧Ｖfd<ｉ>がリセット参照電圧Ｖddr にセットされる。また、ＣＤＳ回路１１３にリセット電圧をクランプするために、クランプパルスφＣＬ、サンプルホールドパルスφＳＨをHighレベルにしておく。
　次に、読み出し画素１１０<ｉ>及びクリップ用画素<ｉ＋１>以外の（図１６には示していない）非選択画素１１０<Ｋ>に接続する電源パルスφＶdd<Ｋ>を、垂直信号線１１１に現れる光信号の最小値Ｖpixoutmin よりも低い値である非選択画素電圧Ｖddlにセットし、非選択画素のＦＤ部電圧Ｖfd<Ｋ>を非選択画素電圧Ｖddlにセットしておく。
　次に、リセットパルスφＲＳ<ｉ>をLow レベルにする。
　これにより、画素出力電圧Ｖpixout<ｉ>は、リセットトランジスタＭＲＳ<ｉ>におけるkTC ノイズ（リセットノイズ）成分Ｖktc <ｉ>、フィールドスルー電圧Ｖft<ｉ>及び増幅トランジスタＭＳＦ<ｉ>におけるゲート・ソース間電圧Ｖgs<ｉ>の影響により、リセット参照電圧Ｖddr よりも下降したリセット電圧Ｖrst <ｉ>（＝Ｖddr －Ｖnoise <ｉ>－Ｖgs<ｉ>）となる。但し、リセットトランジスタＭＲＳ<ｉ>のノイズＶnoise <ｉ>＝Ｖktc <ｉ>＋Ｖft<ｉ>とする。
　次に、電源パルスφＶdd<ｉ＋１>をクリップ参照電圧Ｖddc （＜Ｖddr ）にセットし、リセットパルスφＲＳ<ｉ＋１>をHighレベルとし、転送パルスφＴＲ<ｉ＋１>をLow レベルとする。これにより、ＦＤ部電圧Ｖfd<ｉ＋１>を、クリップ参照電圧Ｖddc にセットする。ここで、クリップ参照電圧Ｖddc は、クリップ電圧生成のための電圧であるから、リセット参照電圧Ｖddr よりＶａ低い電圧に設定している（Ｖddc ＝Ｖddr －Ｖａ）。
　次に、ＦＤ部電圧Ｖfd<ｉ>は、高輝度光の影響によりリセット電圧をサンプルホールドする間に、ＦＤ部が許容する最小の電圧Ｖfdmin <ｉ>に下降し、これに伴って画素出力電圧Ｖpixout<ｉ>も下降する。
　一方、画素１１０<ｉ＋１>において、リセットパルスφＲＳ<ｉ＋１>はHighレベル、転送パルスφＴＲ<ｉ＋１>はLow レベル、Ｖdd<ｉ＋１>＝Ｖddc とする状態にすることにより、ＦＤ部電圧Ｖfd<ｉ＋１>は、クリップ参照電圧Ｖddc にセットされる。これにより、画素出力電圧Ｖpixoutはクリップ電圧Ｖｃ<ｉ＋１>（＝Ｖddc －Ｖgs<ｉ＋１>）以下に下降することはない。つまり、クリップ電圧Ｖｃ<ｉ＋１>によってクリップされる。
　次に、電荷信号を転送するために、垂直信号線１１１の電圧を下げる。このために、画素１１０<ｉ＋１>の電源パルスφＶdd<ｉ＋１>を非選択画素電圧Ｖddl にセットし、クランプパルスφＣＬをLow レベルとし、リセットパルスφＲＳ<ｉ＋１>をHighレベルのままにしておく。
　次に、画素１１０<ｉ>の転送パルスφＴＲ<ｉ>をHighレベルにして、信号電圧を画素出力電圧Ｖpixout<ｉ>に転送する。また、このとき、電源パルスφＶdd<Ｋ>、電源パルスφＶdd<ｉ＋１>は、いずれも非選択画素電圧Ｖddl にセットされているので、画素１１０<ｉ>のＦＤ部電圧Ｖfd<ｉ>のみが、画素出力電圧Ｖpixout<ｉ>に現れる。
　この後、次の行を読み出すために、画素１１０<ｉ＋１>の電源パルスφＶdd<ｉ＋１>をリセット参照電圧Ｖddr にセットする。この後は、これまでに説明したのと同様の動作により、画素１１０<ｉ＋２>をクリップ用画素として、画素１１０<ｉ＋１>から信号を読み出す。
　以上の動作をアレイ状に並んだ各画素に対して順次行なうことにより、黒潰れ現象を抑えた画像を得ることができる。つまり、高輝度光の入射時に、画素出力電圧Ｖpixout<ｉ>が下降しても黒潰れ現象は起らず、画素出力電圧をＶpixout(sig )<ｉ>としたとき、ＣＤＳ回路１１３によって（Ｖｃ<ｉ＋１>－Ｖpixout(sig )<ｉ>）の信号電圧を得ることができる。
特開２００９－１７７３７８号公報
　近年、画素の微細化に伴い、高画質を維持するために、ランダムノイズを低減する種々の技術が開発されている。この結果、ランダムノイズに埋もれて見えなくなっていた、画素の固定パターンノイズ（ＦＰＮ：Fixed Pattern Noise ）の低減も重要になってきている。
　前記に説明した黒潰れ抑制回路の場合、クリップ用画素を読み出し画素の近傍とすることにより、トランジスタバラツキを抑制している。つまり、近傍の画素であればトランジスタの特性は互いに近いので、バラツキが相殺される。しかしながら、ランダムノイズの低減に伴い、トランジスタバラツキを抑制するだけでは更なるＦＰＮの抑制のためには不十分になり、根本的な対策が必要になっている。
　前記の黒潰れ抑制回路及び駆動方法によると、画素１１０<ｉ>を読み出す際には、クリップ用画素１１０<ｉ＋１>に起因するノイズが発生する。当該ノイズは、画素１１０<ｉ＋１>の特性に依存するので、固定パターンノイズ（ＦＰＮ）を生じることになる。
　以下、図１８を参照して、画素のＦＰＮが発生するメカニズムを具体的に説明する。図１８は、従来例の駆動方法による画素のＦＰＮ発生メカニズムを説明する駆動タイミングを示している。尚、図１８の期間、定電流源はＩＳＦの電流を供給している。
　まず、時刻ｔ１において、φＲＳ<ｉ>をHighレベルにし、読み出し画素１１０<ｉ>のＦＤ部電圧Ｖfd<ｉ>にＶddr を印加すると、垂直信号線１１１の電位が上昇する。
　時刻ｔ２において、φＲＳ<ｉ>をLow レベルにし、φＲＳ<ｉ＋１>をHighレベルして、クリップ用画素１１０<ｉ＋１>のＶfd<ｉ＋１>に、クリップ参照電圧Ｖddc （＜Ｖddr ）を印加する。また、この図では記載していないが、この他の画素１１０<Ｋ>のＦＤ部には非選択画素電圧Ｖddl （＜Ｖddc ）が印加され、トランジスタＭＳＦ<Ｋ>はオフしている。
　このとき、クリップ用画素のＦＤ部にはクリップ参照電圧Ｖddc が印加され、これにより、トランジスタＭＳＦ<ｉ＋１>にリーク電流Ｉ_leak が発生しているとする。この場合、読み出し画素のＭＳＦ<ｉ>に流れる電流は、リーク電流Ｉ_leak 分低下し、［ＩＳＦ－Ｉ_leak ］となる。更に、このリーク電流によるＶgsの変化量をΔＶgs_noiseとすると、垂直信号線１１１の電位は［Ｖfdr －Ｖgs<ｉ>＋ΔＶgs_noise］となる。
　この後、時刻ｔ３において、ＣＤＳ回路１１３のクランプパルスφＣＬをHighレベルからLow レベルにすると、垂直信号線１１１の電位にΔＶgs_noiseが含まれた形の基準データが保持される。
　次に、時刻ｔ４において、クリップ用画素に印加していた電源Ｖdd<ｉ＋１>をクリップ参照電圧Ｖddc から非選択画素電圧Ｖddl に下げる。ここで、リーク電流はゲート電圧に対して指数関数的に変動するので、読み出し画素のＭＳＦ<ｉ＋１>に流れていたリーク電流Ｉ_leak は無視できるほど小さくなる。従って、このときの垂直信号線１１１の電位は［Ｖfdr －Ｖgs<ｉ>］となり、Ｖcdsoutの電位は［Ｖcl－ΔＶgs_noise］となる。
　次に、時刻ｔ５にて、φＲＳ<ｉ＋１>をLow レベルとし、Ｖfd<ｉ＋１>の電位はＶddl に保持する。
　次に、時刻ｔ６にて、読み出し画素のフォトダイオードＰＤから信号電荷を読み出すために、φＴＲ<ｉ>をHighレベルとする。続いて、時刻ｔ７においてφＴＲ<ｉ>をLow レベルとする。
　これにより、Ｖfd<ｉ>の電位は、ＰＤの電荷量に応じて［Ｖfdr －ΔＶsig ］となる。この変動量に応じて、Ｖpixoutの電位は［Ｖfdr －Ｖgs<ｉ>＋ΔＶsig ］となり、Ｖcdsoutの電位は［Ｖcl－ΔＶgs_noise－ΔＶsig ］となる。
　時刻ｔ８において、ＣＤＳ回路１１３のφＳＨをHighレベルからLow レベルとすることにより、トランジスタＭＳＨをＯＦＦする。これにより、フォトダイオードの信号がＶcdsoutに保持される。このとき、信号としては［ΔＶsig ＋ΔＶgs_noise］となり、クリップ用画素起因によるノイズΔＶgs_noiseが検出される。これにより画素のＦＰＮが発生する。
　画素のＦＰＮ発生を抑制するためには、クリップ用画素にクリップ参照電圧Ｖddc が印加されているときのリーク電流Ｉ_leak を抑制する必要がある。
　ここで、クリップ用画素のリーク電流を抑制するためには、印加するクリップ参照電圧Ｖddc を低くすれば良い。しかし、クリップ用画素のＦＤ部に印加するクリップ参照電圧Ｖddc を下げると、黒潰れ発生時の信号出力が低下する。これは、黒潰れ発生時にはクリップ参照電圧Ｖddc と非選択画素電圧Ｖddl の電位差を信号出力として出力するからである。このような黒潰れ発生時の信号出力レベルは、画素の飽和出力以上であることが必要とされるので、クリップ参照電圧Ｖddc はある程度までしか下げることができない。
　従来技術では、クリップ用画素１１０<ｉ＋１>としては１画素しか割り当てられていない。従って、垂直信号線を所望のクリップ電圧によりクリップするとき、クリップ参照電圧Ｖddc としてはある程度高い電圧値が求められる。しかし、クリップ参照電圧Ｖddc が高いとリーク電流Ｉ_leak による画素のＦＰＮが発生するので、クリップ参照電圧Ｖddc の設定可能範囲が確保できない課題がある。
　また、読み出し画素の近傍においてクリップ用画素を生成すると、読み出し画素に黒潰れが発生する高輝度光が照射されたとき、クリップ用画素にも高輝度光が照射された状態となる可能性が高い。この場合、クリップ用画素のＦＤ部にはクリップ参照電圧Ｖddc が印加されるが、フォトダイオードから光電変換された信号電荷が溢れ、ＦＤ部に転送されることにより、結果的にＦＤ部の電位が低下し、十分な黒潰れ抑制を行なうことができなくなる。
　また、読み出し画素より前に読み出された画素をクリップ用画素として使用すると、読み出し画素が最終行（画素アレイの上端）のとき、クリップ用画素は開始行（画素アレイの下端）となる。この場合、読み出し画素とクリップ用画素との間にトランジスタ特性のバラツキが発生する。
　また、クリップ用画素を順次走査する方法の場合、走査回路が複雑になるという課題がある。
　例えば、通常、１つの固体撮像装置には様々な駆動モードが存在する。具体的には、デジタルスチルカメラは、静止画を撮影するスチルモード、液晶画面に表示するモニタモード及び動画を撮影するムービーモード等を備える。このとき、各駆動モードに応じて、画素を走査する走査方法が異なる。例えば、スチルモードにおいては全画素を１行ずつ順番にアクセスするが、モニタモードにおいては特定の行を間引いて走査する。従って、各モードに対応するようにクリップ用画素を走査する必要があり、回路及び駆動が非常に複雑となる。これは、回路規模が大きくなる原因にもなる。
　また、読み出し行、電子シャッター行とは独立してクリップ用画素にアクセスする必要があるので、走査回路が必要となり、チップ面積に大きく影響する。
　以上に鑑み、本開示は、回路規模の増大を避けながら黒潰れ抑制動作を行なわせることができると共に、黒潰れ抑制の動作に起因する画素のＦＰＮバラツキを抑制するか、又は、根本的に画素のＦＰＮバラツキを完全に取り除くことができる固体撮像装置及びその駆動方法を提供する。
　本開示の固体撮像装置は、複数の単位画素が行列状に配置された画素アレイ部を備える。それぞれの単位画素は、光電変換を行なう光電変換素子と、光電変換素子からフローティングディフュージョン部に信号電荷を転送する転送トランジスタと、信号電荷を増幅し、アナログ信号として信号出力線に出力する増幅トランジスタと、リセットラインの電位をフローティングディフュージョン部に供給してフローティングディフュージョン部をリセットするリセットトランジスタとを含む。画素アレイ部は、光電変換素子に光が入射する光照射画素部に含まれ、信号電荷が映像信号として使用される有効画素部と、光電変換素子が遮光されている遮光画素部に含まれ、信号電荷が基準信号として使用されるオプティカルブラック画素部と、有効画素部及びオプティカルブラック画素部以外の部分に配置されたダミー画素部とを含む。有効画素部に含まれる複数の有効画素と、ダミー画素部に含まれる複数のダミー画素とが同一の信号出力線に接続され、同一の出力線に接続されたそれぞれの有効画素において、リセットトランジスタからフローティングディフュージョン部に第１の電位が供給される。同一の出力線に接続されたダミー画素のうちの複数のクリップ用画素において、それぞれリセットトランジスタからフローティングディフュージョン部に、第１の電位とは異なる第２の電位が供給される。
　このような固体撮像装置によると、ダミー画素部を利用することにより、クリップ用画素の操作回路を別個に設けること無しに黒潰れを抑制することができる。従って、回路面積を削減できる。また、複数のダミー画素をクリップ用画素として用いることにより、クリップ参照電圧の設定可能な範囲を拡大すると共に、黒潰れ抑制動作に起因するＦＰＮバラツキを抑制することができる。
　尚、複数のクリップ要画素は、遮光画素部に位置しても良い。
　このようにすると、クリップ用画素において、高輝度光によりフローティングディフュージョン部の電位が低下するのを避けて、黒潰れ抑制の効果をより確実にすることができる。
　また、ダミー画素部は、有効画素部を挟んで配置された第１のダミー画素部及び第２のダミー画素部を含み、同一の信号出力線に接続された複数のクリップ用画素は、第１のダミー画素部及び第２のダミー画素部の両方に配置されていても良い。
　また、信号出力線に定電流を供給する定電流回路が、画素アレイ部を挟んで両側にそれぞれ配置されていても良い。
　これらのことにより、読み出しを行なう有効画素の位置によるバラツキ（例えば、垂直信号線に沿った電圧ドロップ等に起因するバラツキ）の影響を低減することができる。
　また、リセットラインは、画素アレイ部に対して行単位の電位設定が可能であり、有効画素及び複数のクリップ用画素に対し、それぞれ異なる電位を印加できるのであっても良い。
　また、複数のクリップ用画素におけるリセットトランジスタから、フローティングディフュージョン部に対し、第２の電位又は第２の電位よりも低い第３の電位を印加する手段を有していても良い。
　第２の電位を供給する第１のバイアス回路及び第３の電位を供給する第２のバイアス回路を有し、第２の電位及び第３の電位は、同一の基準電位を用いて生成されるのであっても良い。
　このようにすると、基準電位が変動した場合にも、第２の電位及び第３の電位は同じ方向に変動するので、差を取ることにより変動を相殺できる。従って、基準電位の変動による影響を抑えることができる。
　また、第２の電位と、第３の電位とは、電位切り替え制御を備えると共に動的に電位を切り替えることができるバイアス回路から生成されるのであっても良い。
　また、単位画素は、選択トランジスタを更に備え、増幅トランジスタの一端は、選択トランジスタを介して信号出力線に接続されているのであっても良い。
　また、単位画素は、選択トランジスタを更に備え、増幅トランジスタの一端は、選択トランジスタを介して信号出力線に接続され、リセットラインは、画素アレイ部の各行に対して共通であっても良い。
　黒潰れ及び画素のＦＰＮを抑制するために、このような構成とすることもできる。
　また、画素アレイ部に対して列並列に配置され、それぞれの単位画素において得られるアナログ信号をデジタル信号に変換するアナログ－デジタル変換回路を備え、アナログ－デジタル変換回路は、アナログ信号が出力される信号出力線の値と参照線の値とを比較する比較器、及び、比較器による比較が完了するまでの時間を計測して当該比較結果を保持するカウンタを有し、比較器は、比較を行なう前に、信号出力線及び参照線の所定値によって比較器の動作点を初期化する初期化手段を有し、初期化後に参照線の値を変化させる制御手段を更に備えていても良い。
　また、比較器の初期化の後、参照線の値が変化する前に、複数のクリップ用画素におけるフローティングディフュージョン部に第３の電位を供給する手段を有し、第３の電位は、第２の電位よりも低くても良い。
　このようにすると、黒潰れ抑制動作に起因する画素のＦＰＮバラツキを根本的に取り除くことができる。
　また、画素アレイ部に対して列並列に配置され、それぞれの単位画素において得られるアナログ信号をデジタル信号に変換するアナログ－デジタル変換回路を備え、アナログ－デジタル変換回路は、アナログ信号が出力される信号出力線の値と参照線の値とを比較する比較器、及び、比較器による比較が完了するまでの時間を計測して当該比較結果を保持するカウンタを有し、比較器は、比較を行なう前に、信号出力線及び参照線の所定値によって比較器の動作点を初期化する初期化手段を有し、初期化後に参照線の値を変化させる制御手段を更に備え、比較器の初期化の後、参照線の値が変化する前に、第２の単位画素における選択トランジスタが非導通状態にされても良い。
　このようにすることによっても、黒潰れ抑制動作に起因する画素のＦＰＮバラツキを根本的に取り除くことができる。
　次に、本開示の第１の固体撮像装置の駆動方法は、複数の単位画素が行列状に配置された画素アレイ部と、画素アレイ部に対して列並列に配置され、それぞれの単位画素において得られるアナログ信号をデジタル信号に変換するアナログ－デジタル変換回路と、電位供給手段とを備える固体撮像装置の駆動方法である。それぞれの単位画素は、光電変換を行なう光電変換素子と、光電変換素子からフローティングディフュージョン部に信号電荷を転送する転送トランジスタと、信号電荷を増幅し、アナログ信号として信号出力線に出力する増幅トランジスタと、リセットラインの電位をフローティングディフュージョン部に供給して前記フローティングディフュージョン部をリセットするリセットトランジスタとを含む。複数の単位画素のうち、信号電荷が映像信号として使用される複数の有効画素と、有効画素以外の複数のクリップ用画素とが同一の信号出力線に接続され、電位供給手段は、同一の出力線に接続されたそれぞれの有効画素において、リセットトランジスタからフローティングディフュージョン部に第１の電位を供給すると共に、同一の出力線に接続されたそれぞれのクリップ用画素において、リセットトランジスタからフローティングディフュージョン部に、第１の電位とは異なる第２の電位を供給する。アナログ－デジタル変換回路は、アナログ信号が出力される信号出力線の値と参照線の値とを比較する比較器と、比較器による比較が完了するまでの時間を計測して当該比較結果を保持するカウンタとを有する。比較器は、比較を行なう前に、信号出力線及び参照線の所定値によって比較器の動作点を初期化する初期化手段を有する。固体撮像装置は、前記初期化後に前記参照線の値を変化させる制御手段を更に備える。このような固体撮像装置の駆動方法において、比較器を初期化する工程（ａ）と、工程（ａ）の後に、複数の所定の単位画素におけるリセットトランジスタからフローティングディフュージョン部に、第２の電位よりも低い第３の電位を印加する工程（ｂ）と、工程（ｂ）の後に、参照線の値を変化させる工程（ｃ）とを備える。
　このような駆動方法によると、黒潰れを抑制すると共に、ＦＰＮバラツキを抑えることができる。
　次に、本開示の第２の固体撮像装置の駆動方法は、複数の単位画素が行列状に配置された画素アレイ部と、画素アレイ部に対して列並列に配置され、それぞれの単位画素において得られるアナログ信号をデジタル信号に変換するアナログ－デジタル変換回路と、電位供給手段とを備える固体撮像装置の駆動方法である。それぞれの単位画素は、光電変換を行なう光電変換素子と、光電変換素子からフローティングディフュージョン部に信号電荷を転送する転送トランジスタと、信号電荷を増幅し、アナログ信号として信号出力線に出力する増幅トランジスタと、リセットラインの電位をフローティングディフュージョン部に供給して前記フローティングディフュージョン部をリセットするリセットトランジスタとを含む。複数の単位画素のうち、信号電荷が映像信号として使用される複数の有効画素と、有効画素以外の複数のクリップ用画素とが同一の信号出力線に接続され、電位供給手段は、同一の出力線に接続されたそれぞれの有効画素において、リセットトランジスタからフローティングディフュージョン部に第１の電位を供給すると共に、同一の出力線に接続されたそれぞれのクリップ用画素において、リセットトランジスタからフローティングディフュージョン部に、第１の電位とは異なる第２の電位を供給する。アナログ－デジタル変換回路は、アナログ信号が出力される信号出力線の値と参照線の値とを比較する比較器と、比較器による比較が完了するまでの時間を計測して当該比較結果を保持するカウンタとを有する。比較器は、比較を行なう前に、信号出力線及び参照線の所定値によって比較器の動作点を初期化する初期化手段を有する。固体撮像装置は、初期化後に参照線の値を変化させる制御手段を更に備える。このような固体撮像装置の駆動方法において、比較器を初期化する工程（ａ）と、工程（ａ）の後に、複数の所定の単位画素における選択トランジスタを非導通状態とする工程（ｂ）と、工程（ｂ）の後に、参照線の値を変化させる工程（ｃ）とを備える。
　このような駆動方法によると、黒潰れを抑制すると共に、ＦＰＮバラツキを抑えることができる。
　本開示の固体撮像装置及びその駆動方法によると、画素に高輝度光が入射した際の黒潰れ現象を抑制することができる。これは、ダミー画素を利用し、別個にクリップ用画素のために走査回路を設けることなく実現できるので、回路面積の削減又は増大抑制が可能である。更に、ＦＰＮバラツキの抑制及び根本的な除去が可能である。
図１は、本開示の第１の実施形態の例示的固体撮像装置について示す構成図である。 図２は、図１の固体撮像装置における画素アレイ部の構成を示す平面図である。 図３は、図１の固体撮像装置における画素アレイ部の構成を示す断面図であり、図２のIII-III'線に対応する。 図４は、図１の固体撮像装置の画素アレイ部を説明するための構成図である。 図５は、図１の固体撮像装置の比較器の回路の一例を示す図である。 図６は、図１の固体撮像装置のバイアス回路の一例を示す図である。 図７は、図１の固体撮像装置における黒潰れ抑制動作を説明するための駆動タイミングの一例を示す図である。 図８は、図１の固体撮像装置における画素のＦＰＮバラツキを抑制する動作を説明するための駆動タイミングの一例を示す図である。 図９は、図１の固体撮像装置における画素のＦＰＮバラツキを除去する動作を説明するための駆動タイミングの一例を示す図である。 図１０は、図１の固体撮像装置における画素のＦＰＮバラツキを除去する動作をしたときの黒潰れ抑制動作を説明するための駆動タイミングの一例を示す図である。 図１１は、第２の実施形態の例示的固体撮像装置の画素アレイ部を説明するための構成図である。 図１２は、図１１の固体撮像装置における黒潰れ抑制動作を説明するための駆動タイミングの一例を示す図である。 図１３は、図１１の固体撮像装置における垂直信号線の電位低下抑制機能を追加した黒潰れ抑制動作を説明するための駆動タイミングの一例を示す図である。 図１４は、第３の実施形態の例示的固体撮像装置の画素アレイ部を説明するための構成図である。 図１５は、図１４の固体撮像装置における黒潰れ抑制動作を説明するための駆動タイミングの一例を示す図である。 図１６は、従来技術に係る固体撮像装置の構成図である。 図１７は、従来技術に係る固体撮像装置の動作を説明するための駆動タイミングを示す図である。 図１８は、従来技術に係る固体撮像装置の問題点を示すための駆動タイミングを示す図である。
　　（第１の実施形態）
　以下、本開示の第１の実施形態の固体撮像装置及びその駆動方法について、図面を参照しながら説明する。
　図１は、本実施形態の例示的固体撮像装置９０の構成図である。但し、画素、比較器及びカウンタ等については、代表して少数のみ示されている。
　図１に示すように、固体撮像装置９０は、光電変換を行なうフォトダイオード及びＭＯＳ（metal oxide semiconductor ）トランジスタからなる単位画素２１が行列状に多数配置されてなる画素アレイ部２０を備える。また、画素アレイ部２０を駆動するマルチプレクサ回路（ＭＰＸ）２２と、選択行に行選択パルスを供給する垂直走査回路２３と、垂直信号線Ｖlineに接続された定電流源２４と、画素信号を受ける列アナログ－デジタル変換回路（ＡＤＣ）２５とを備える。垂直信号線Ｖlineは、単位画素２１の列毎に設けられており、個別に数字を付してＶline0 、Ｖline1 ……としている。
　ここで、列アナログ－デジタル変換回路（ＡＤＣ）２５は、デジタル－アナログ変換回路（ＤＡＣ）２６から生成される参照信号ＲＡＭＰと、単位画素２１から垂直信号線Ｖline0 、Ｖline1 ……を経由して得られるアナログ信号とを比較する比較器２７と、比較時間をカウントするカウンタ２８とを有する。
　更に、固体撮像装置９０は、カウンタ２８のデータを保持するデジタルメモリ（ＤＭ）２９と、ＤＭ２９に保持された画素信号を順次選択する水平走査回路３０と、ＤＭ２９に接続されたデジタル出力回路３１と、各部を動作させるためのパルスを発生するタイミング発生回路（ＴＧ）３２とを備えている。
　ＴＧ３２は、外部からデータを受けて複数の駆動モードに対応する駆動パルスを発生させるように構成されている。
　また、バイアス回路３３にてクリップ参照電圧Ｖddc 及び非選択電圧Ｖddl を生成し、ＭＰＸ回路２２を介して画素アレイ部２０に伝達する。
　次に、図２は、画素アレイ部２０の構成を示す平面図である。
　画素アレイ部２０は、光が照射される光照射画素部４０と、光が遮光膜によって遮られている遮光画素部４１とを有する。光照射画素部４０には、映像信号として使用される有効画素部４２と、その周囲を取り囲む光照射ダミー画素部４３ａとが設けられている。また、遮光画素部４１には、画素の信号電荷を黒レベルの基準信号として使用されるオプティカルブラック（ＯＢ）画素部４４と、ＯＢ画素部４４以外の位置に配置された遮光ダミー画素部４３ｂとが設けられている。
　次に、図３は、図２の画素アレイ部２０について、III-III'線による断面構成を示す図である。
　画素アレイ部２０において、基板５５の上部に、入射光を受光して信号電荷を発生させるフォトダイオード５６（ＰＤ５６）が単位画素毎に設けられている。基板５５上には、入射光を透過させる絶縁層５８と、当該絶縁層５８内に設けられ、それぞれの画素部の回路を接続する配線である第１のメタル配線５４及びその上方に位置する第２のメタル配線５３とが設けられている。更に、個々のフォトダイオード５６入射した光をそれぞれのフォトダイオード５６に集光するマイクロレンズ５１と、マイクロレンズ５１の下方に位置するカラーフィルタ５２が設けられている。
　また、遮光画素部４１において、第２のメタル配線５３よりも上方に、光の入射を遮るための遮光配線５７が形成されている。
　遮光配線５７に起因して、遮光画素部４１と、光照射画素部４０との間に、段差が発生している。この段差により、光照射画素部４０と遮光画素部４１との境界から光照射画素部４０の外周部かけて、マイクロレンズ５１及びカラーフィルタ５２が基板５５に対して平行に形成されない領域が発生する。当該領域では、光がフォトダイオード５６に入射される割合が変化し、画素信号が有効画素部４２に対して変動する。そこで、この領域については、光照射ダミー画素部４３ａとする。光照射ダミー画素部４３ａは、遮光画素部４１光照射画素部４０との段差を緩衝する緩衝領域として利用され、当該領域における画素信号は、映像信号として使用されない。
　尚、光照射画素部には２層のメタル配線が設けられ、その外側に位置する部分（例えば、ＭＰＸ回路２２等の画素部を駆動するための周辺回路）に３層以上のメタル配線が設けられる等のように、光照射画素部４０に比べてその周囲において配線層数が増加する場合がある。このような場合にも、配線層数の違いによって生じる段差を緩和するために緩衝領域が必要になるので、画素信号を映像信号として用いないダミー画素部を設ける。
　また、光照射画素部４０と、遮光画素部４１との境界から、ＯＢ画素部４４までの間に、光照射画素部４０において入射した光がＯＢ画素部４４に入射するのを抑えるための緩衝領域として、遮光ダミー画素部４３ｂが配置される。
　また、レイアウトの連続性を確保した領域をＯＢ画素部４４として使用するために、画素アレイ部２０の端とＯＢ画素部４４との間にも、遮光ダミー画素部４３ｂが配置される。遮光ダミー画素部４３ｂの画素信号は、黒レベルの基準信号としては使用されない。
　以上のように、画素アレイ部２０には、光が照射され且つ映像信号として画素信号が使用される有効画素部４２と、遮光され且つ基準信号として画素信号が使用されるＯＢ画素部４４と、光が照射されるが映像信号として画素信号が使用されることのない光照射ダミー画素部４３ａと、遮光されるが黒レベルの基準信号として画素信号が使用されることのない遮光ダミー画素部４３ｂとを備えている。
　次に、図４に、画素アレイ部２０を説明するための構成図を示す。
　図４に示す通り、画素アレイ部２０を形成する単位画素２１は、光電変換素子（例えばフォトダイオードＰＤ）に加えて、ＰＤから電荷が転送されるフローティングディフュージョン部（ＦＤ部）、転送トランジスタＭＴＲ、リセットトランジスタＭＲＳ、増幅トランジスタＭＳＦの３つのトランジスタを有する回路構成となっている。尚、本実施形態において、これらのトランジスタとして、Ｎ型のＭＯＳトランジスタを用いる例を示している。但し、Ｐ型のＭＯＳ等の他のトランジスタを用いることも可能である。
　転送トランジスタＭＴＲは、フォトダイオードＰＤのカソード電極とＦＤ部との間に接続され、且つ、転送ゲートパルスφＴＲが与えられる転送制御線に転送ゲート電極が接続されている。
　リセットトランジスタＭＲＳは、画素アレイ部２０の行毎に配線され且つ電位φＶddを伝達するバイアス配線にドレイン電極、ＦＤ部にソース電極、リセットパルスφＲＳが与えられるリセット制御線にゲート電極がそれぞれ接続されている。
　増幅トランジスタＭＳＦは、ＦＤ部にゲート電極、画素電源ＡＶＤＤＰにドレイン電極、垂直信号線Ｖlineにソース電極が接続されている。
　垂直信号線Ｖlineには、当該垂直信号線Ｖlineに定電流を供給する定電流源２４（２４Ｕ及び２４Ｄ）と、比較器２７とが接続されている。
　また、単位画素２１のうち、単位画素２１<Ｎ>は、画素アレイ部２０の有効画素部４２に配置されたＮ行目に位置する単位画素であり、光の信号を読み出す画素（読み出し画素）である。単位画素２１<Ｕ>は、有効画素部４２の一方に位置する特定の複数行の光照射ダミー画素部４３ａ又は遮光ダミー画素部４３ｂに位置し、黒潰れ防止のために使用されるクリップ用画素（クリップ電圧生成用画素）である。単位画素２１<Ｄ>は、有効画素部４２の他方に位置する特定の複数行の光照射ダミー画素部４３ａ又は遮光ダミー画素部４３ｂに位置し、黒潰れ防止のために使用されるクリップ用画素（クリップ電圧生成用画素）である。尚、クリップ用画素（２１<Ｕ>及び２１<Ｄ>）は、有効画素部４２を垂直信号線の方向に挟むように配置されている。
　以上のように、クリップ用画素として、もともと設けられている光照射ダミー画素部４３ａ及び遮光ダミー画素部４３ｂの画素を利用することにより、クリップ用画素として新たな画素を追加することは不要であり、チップ面積の増大を避けることができる。
　ここで、クリップ用画素を常時選択するためには、クリップ用画素は特定の行に位置するので、垂直走査回路２３からの行選択線との接続をカットすると共に、行選択信号の状態を常に保持するように、ＭＰＸ回路２２からクリップ用画素に必要な電位を入力する。
　例えば、行を選択している状態がHighレベルの信号であれば、Highレベルの信号をクリップ用画素に常に入力することにより、常時、行選択された状態となる。これは、回路規模の増大無しに実現可能である。
　尚、図４において、定電流源２４は有効画素部４２の上下に設けられているが、一方だけに配置されていても良い。
　また、以上では、単位画素２１において、３つのトランジスタ（転送トランジスタＭＴＲ、リセットトランジスタＭＲＳ及び増幅トランジスタＭＳＦ）に対して１つのフォトダイオードＰＤが設けられている。しかしながら、１つの単位画素に、それぞれ複数のフォトダイオードＰＤ及び転送トランジスタＭＴＲが設けられていても良い。
　次に、図５に、比較器２７の回路の一例を示す。
　比較器２７は、Ｎ型のペアトランジスタＭＮ１を入力とし、Ｐ型のペアトランジスタＭＰ１、及び、ゲートを任意バイアスされて定電流動作するＮ型トランジスタＭＮ２により構成された作動アンプ部と、それぞれの入力Ｎ型トランジスタのドレイン及びゲートを短絡するためのスイッチングトランジスタとなる一組のＰ型トランジスタＭＰ２と、それぞれの入力となる一組のＮ型トランジスタＭＮ１と、当該Ｎ型トランジスタＭＮ１のゲートのＤＣレベルをカットするための一組の容量ＣＩＮとを備える。
　一組の容量ＣＩＮは、いずれも一端が前記差動アンプの入力Ｎ型トランジスタＭＮ１に接続され、他端については、単位画素の画素信号が出力される垂直信号線Ｖline又はＤＡＣ２６からの参照信号ＲＡＭＰに接続されている。また、垂直信号線Ｖlineに接続された容量ＣＩＮと入力Ｎ型トランジスタＭＮ１との間のノードをノードＮｘ、参照信号ＲＡＭＰに接続された容量ＣＩＮと入力Ｎ型トランジスタＭＮ１との間のノードをノードＭｘとする。
　尚、入力トランジスタＭＮ１は、入力値によっては、Ｐ型トランジスタを用いて構成することもできる。また、差動アンプ部は、出力を含め左右反転した構成としても良い。
　次に、図６に、バイアス回路３３の一例を示す。
　バイアス回路３３は、基準電圧Ｖref からリファレンス電圧Ｖｘを生成するリファレンス電圧生成回路８１と、オペアンプ（ＯＰＡＭＰ）８２と、ＢＵＦＦ回路８３とを備える。
　リファレンス電圧生成回路８１は、直列に接続された抵抗素子Ｒ１、Ｒ２及びＲ３と、抵抗素子Ｒ１及びＲ２にそれぞれに並列に接続されているスイッチングトランジスタＭＳＷ１及びＭＳＷ２とを備える。スイッチングトランジスタＭＳＷ１及びＭＳＷ２のゲートには、それぞれ、制御信号であるスイッチングパルスφＳＷ１及びφＳＷ２が入力される。
　抵抗素子Ｒ１の一端には、基準電圧ＶＲＥＦが供給され、抵抗素子Ｒ３の一端はＧＮＤに接続されている。
　また、直列に接続された抵抗素子Ｒ２と抵抗素子Ｒ３との接続部であるノードＶｘが、リファレンス電圧としてＯＰＡＭＰ８２に入力されている。ＯＰＡＭＰ８２の出力は、信号を増幅するＢＵＦＦ回路８３の入力に接続され、ＢＵＦＦ回路８３に接続された出力線から、バイアス電圧Ｖbiasout が出力される。ＯＰＡＭＰ８２のもう一端の入力には、前記出力線が接続されて、Ｖbiasout が入力されている。
　このＯＰＡＭＰ８２のゲインをＡopとすると、［Ｖbiasout ＝Ａop　×　（Ｖｘ－Ｖbiasout ）］が成立し、Ａopが十分に大きい場合には、Ｖbiasout にはＶｘの電圧が出力される。
　尚、直列に接続された抵抗素子の数及びスイッチングトランジスタＭＳＷの数を増やすことにより、設定値を増やしても良い。また、スイッチングトランジスタＭＳＷ１及びＭＳＷ２に入力するスイッチングパルスφＳＷ１及びφＳＷ２は、ＤＣであっても良いし、パルスとして所定のタイミングにおいてHighレベルとLow レベルとを切り替えて出力し、バイアス値Ｖbiasout を変化させても良い。
　　（固体撮像装置の駆動方法）
　以下に、固体撮像装置９０の駆動方法、特に、黒潰れ抑制動作を説明する。
　図７は、固体撮像装置９０において黒潰れ抑制動作をする際の駆動タイミングの一例を示す図である。
　図７に示すように、時刻ｔ１において、読み出し画素２１<Ｎ>のリセットパルスφＲＳ<Ｎ>がHighレベルとされ、読み出し画素２１<Ｎ>のＦＤ部の電圧Ｖfd<Ｎ>にＶddh が印加されて、垂直信号線Ｖlineの電位Ｖpixoutが上昇する。
　このとき、クリップ用画素２１<Ｕ>及び２１<Ｄ>（以下、合わせてクリップ用画素２１<Ｕ，Ｄ>と記すことがある）については、リセットパルスφＲＳ<Ｕ，Ｄ>がHighレベルであり、且つ、φＶdd<Ｕ，Ｄ>はクリップ参照電圧Ｖddc （非選択電圧Ｖddl よりも高い電圧）である。従って、クリップ用画素２１<Ｕ，Ｄ>のＦＤ部電位Ｖfd<Ｕ，Ｄ>にはＶddc が印加された状態である。
　また、比較器２７に関し、Ｎ型ペアトランジスタＭＮ１のゲートとドレインとを短絡させるスイッチングトランジスタＭＰ２のゲートに入力されるリセットパルスφＣＭＰＲＳがLow レベルであって、短絡した状態となっている。つまり、比較器２７はリセットが掛かった状態である。
　参照電圧ＲＡＭＰは、初期値にリセットされている。カウンタに入力されるクロックＣＫは、Low レベルに固定されている。
　また、カウント値としては、初期値Ｃinitに設定されている。また、図示されていない画素のＦＤ部の電位Ｖfd<Ｋ>は、非選択画素電圧Ｖddl （前記の通り、Ｖddl ＜Ｖddc である）に保持され、増幅トランジスタＭＳＦ<Ｋ>はオフしている。
　以下、黒潰れが発生しない程度の入射がある場合（又は、光の入射が無い場合）を通常時と呼ぶ。
　時刻ｔ２において、φＲＳ<Ｎ>がLow レベルとされる。
　このとき、通常時には、リセットトランジスタＭＲＳのスイッチングによって生じるノイズに起因して、ＦＤ部の電位に段差が発生する。つまり、Ｖfd<Ｎ>は、実線に示すようにＶfdr になり、垂直信号線Ｖlineの電位ＶpixoutはＶrst となる。
　これに対し、黒潰れが発生するような高輝度光が入射した場合、フォトダイオードＰＤから画素信号が溢れ、ＦＤ部に転送されてしまう等により、Ｖfd<Ｎ>は、破線に示すように電位が低下する。このとき、仮にクリップ用画素２１<Ｕ，Ｄ>が無いとすると、垂直信号線Ｖlineの電位Ｖpixoutは、図示していない他の画素２１<Ｋ>によって決まる垂直信号電位Ｖｋに低下する。しかしながら、固体撮像装置９０の場合、クリップ用画素２１<Ｕ，Ｄ>が設けられている。従って、クリップ参照電圧Ｖddc と、クリップ用画素の数とに応じて、垂直信号線Ｖlineの電位Ｖpixoutは、Ｖｋよりも高いＶclipにクリップされる。
　時刻ｔ３において、比較器２７のリセットパルスφＣＭＰＲＳがHighレベルとされて、比較器２７のリセットが解除される。リセットの解除に伴い、比較器２７のトランジスタＭＰ２のスイッチングによるオフセット等の発生に起因して、ノードＭｘの電位とノードＮｘの電位とに段差が発生する（ノードＭｘの電位を実線、ノードＮｘの電位を破線により重ねて示している。ノードＮｘの電位については、通常時、黒潰れ発生時及び黒潰れ抑制時についてそれぞれ示している）。尚、この段差は意図的にノードＮｘの電位の方が低くなるようにしてもよく、また、この段差によってダウンカウントＣａ値が決まる。
　時刻ｔ４において、参照信号ＲＡＭＰの電位がある一定の傾きをもって低下を始める。これに伴い、ノードＭｘ（参照信号ＲＡＭＰに接続された容量ＣＩＮ側のノード）の電位も低下を始める。また、同時に、カウンタ２８に入力されるクロックＣＫにＣＫパルスが入力される。
　時刻ｔ５において、ノードＮｘ（垂直信号線Ｖlineに接続された容量ＣＩＮ側のノード）の電位と、ノードＭｘの電位とが一致する。このとき、比較器２７の出力が反転し、同時に、比較期間に応じたカウント値［Ｃinit－Ｃａ］がカウンタ内に保持される。時刻ｔ４から時刻ｔ５までのカウントは、ダウンカウントとする。
　時刻ｔ６において、参照信号ＲＡＭＰの電位の低下（一定の傾きをもった低下）が終了する。
　時刻ｔ７において、φＶdd<Ｕ，Ｄ>は、クリップ参照電圧Ｖddc から、非選択電圧Ｖddl に下げられる。これにより、クリップ用画素２１<Ｕ，Ｄ>のＦＤ部についても、クリップ参照電圧Ｖddc から非選択電圧Ｖddl に下がる。垂直信号線Ｖlineの電位Ｖpixoutは、他の画素２１<Ｋ>によって決まるＶｋとほぼ同等になる。
　この際、通常時であれば、垂直信号線Ｖlineの電位Ｖpixouは、読み出し画素２１<Ｎ>によって決まるので、クリップ用画素２１<Ｕ，Ｄ>のＦＤ部における電位低下には関係なく、Ｖrst のままである。ノードＮｘの電位も変化しない。
　また、黒潰れが発生する高輝度光が読み出し画素２１<Ｎ>に入射し、クリップ用画素２１<Ｕ，Ｄ>が有る場合、垂直信号線Ｖlineの電位Ｖpixoutは、クリップ用画素２１<Ｕ，Ｄ>によって決まる。従って、電位Ｖpixoutは、クリップ用画素２１<Ｕ，Ｄ>のＦＤ部における電位低下に応じて低下する。これに伴い、時刻ｔ７においてノードＮｘの電位も低下する。
　また、仮に、黒潰れが発生する高輝度光が読み出し画素２１<Ｎ>に入射し、クリップ用画素２１<Ｕ，Ｄ>が無い場合、垂直信号線Ｖlineの電位Ｖpixoutは、既に低下したＶｋのまま変化しない。ノードＮｘの電位も変化しない。
　時刻ｔ８において、読み出し画素２１<Ｎ>の転送パルスφＴＲ<Ｎ>がHighレベルとされ、フォトダイオードＰＤから転送トランジスタＭＴＲ<Ｎ>を介してＦＤ部に信号電荷が転送される。
　通常時であれば、読み出し画素２１<Ｎ>のＦＤ部における電位は画素信号により低下する。これに応じて、垂直信号線Ｖlineの電位Ｖpixout、更にはノードＮｘの電位が低下する。
　また、黒潰れが発生する高輝度光が読み出し画素２１<Ｎ>に入射した場合、フォトダイオードＰＤから溢れた電荷が既にＦＤ部に転送されている。従って、Ｖfd<Ｎ>は、転送パルスφＴＲ<Ｎ>がHighレベルになったとしても、既に低下した電位から変化しない。このことから、黒潰れ発生時及び黒潰れ抑制時のいずれにおいても、ノードＮｘの電位は変化しない。
　時刻ｔ９において、読み出し画素２１<Ｎ>の転送パルスφＴＲ<Ｎ>がHighレベルからLow レベルにされ、転送トランジスタＭＴＲ<Ｎ>はオフされる。
　時刻ｔ１０において、参照信号ＲＡＭＰは初期値にリセットされる。これにより、ノードＭｘの電位も初期値に戻る。
　時刻ｔ１１において、クリップ用画素２１<Ｕ，Ｄ>のリセットパルスφＲＳ<Ｕ，Ｄ>が、HighレベルからLow レベルにされる。
　時刻ｔ１２において、参照信号ＲＡＭＰがある一定の傾きをもって低下を始める。これに伴い、ノードＭｘの電位も低下を始める。同時に、カウンタ２８に入力されるクロックＣＫに、ＣＫパルスが入力される。
　この後、ノードＭｘの電位と、ノードＮｘの電位とが一致する時刻において比較器２７の出力が反転し、同時に、比較期間に応じたカウント値がカウンタ内に保持される。尚、カウントはアップカウントとする。これにより、カウンタ内には、時刻ｔ１２後のアップカウントと、時刻ｔ４から時刻ｔ５までの間のダウンカウントとの差分が自動的に保持されることになる。
　通常時には、読み出し画素２１<Ｎ>の画素信号によって垂直信号線Ｖlineの電位Ｖpixoutが低下し、ノードＮｘの電位の電位も低下しているので、当該低下量に応じてアップカウント時の比較期間が長くなり、時刻ｔ１４において比較器２７の出力が反転する。カウンタ内には比較期間に応じたカウントＣｂが追加されるので、カウンタ内には、初期値Ｃinit、ダウンカウント値Ｃａ及びアップカウント値Ｃｂから求まる［Ｃinit－Ｃａ＋Ｃｂ］が保持される。
　また、黒潰れが発生する高輝度光が読み出し画素２１<Ｎ>に入射し、仮にクリップ用画素２１<Ｕ，Ｄ>が設けられていない場合には、比較器２７のリセット解除（時刻ｔ３）からダウンカウント期間、アップカウント期間にかけて、垂直信号線Ｖlineの電位ＶpixoutはＶｋのまま変化しない。従ってノードＮｘの電位も変化しないので、ノードＭｘの電位と、ノードＮｘの電位とが一致する時刻ｔ１３において、アップカウント値Ｃｂ’は、ダウンカウント値Ｃａとほぼ同等となる。この結果、カウンタ内のカウンタ値は、ダークレベルとほぼ同等であるＣinitが保持されることになる。
　また、黒潰れが発生する高輝度光が読み出し画素２１<Ｎ>に入射し、本実施形態のようにクリップ用画素２１<Ｕ，Ｄ>が設けられている場合は、次のようになる。つまり、ダウンカウント期間の後に、垂直信号線Ｖlineの電位Ｖpixout（更にはノードＮｘの電位）は、クリップ用画素２１<Ｕ，Ｄ>のＦＤ部電位の変動により低下した分だけ（つまり、［Ｖclip－Ｖｋ］に対応するだけ）比較時間が長くなる。従って、ノードＭｘの電位と、ノードＮｘの電位とは時刻ｔ＝１５において一致し、このとき比較器２７の出力が反転すると共に、カウンタ内には比較時間に応じたカウント値として［Ｃinit－Ｃａ＋Ｃｂ”］が保持される。
　ここで、高輝度光が入射しても黒潰れが抑制されるためには、得られるＦＤ部電位の変位量（［Ｖclip－Ｖｋ］）が、フォトダイオードＰＤに蓄積できる最大の信号である飽和信号よりも大きいことが必要とされる。
　更に、クリップ用画素２１<Ｕ，Ｄ>の増幅トランジスタＭＳＦ<Ｕ，Ｄ>のゲート・ソース間電圧をＶgs_clip とすると、垂直信号線Ｖlineの電位Ｖpixoutのクリップ電位は、［Ｖclip＝Ｖddc－Ｖgs_clip］となる。従って、黒潰れ抑制のためには、クリップ参照電圧Ｖddc をある程度高くすることが必要である。
　次に、時刻ｔ１６において、参照信号ＲＡＭＰにおける一定の傾きをもった電位の低下が終了し、アップカウント期間も終了する。
　以上のようにして、黒潰れが発生するような高輝度光が読み出し画素２１<Ｎ>に入射したとしても、クリップ用画素２１<Ｕ，Ｄ>によって黒潰れを抑制することができる。但し、クリップ参照電圧Ｖddc についての制約を伴う。
　尚、図７のタイミングチャートに基づく黒潰れ抑制は、列アナログ－デジタル変換回路（ＡＤＣ）２５を備えていない固体撮像装置にも適用可能である。
　　（画素のＦＰＮ抑制について）
　前記の通り、クリップ参照電圧Ｖddc は、ある程度以上に高くする必要がある。しかしながら、クリップ参照電圧Ｖddc が垂直信号線Ｖlineの電位Ｖpixoutに対して高くなるほど、クリップ用画素２１<Ｕ，Ｄ>のリーク電流に起因する画素のＦＰＮが発生する。
　図８に、列アナログ－デジタル変換回路（ＡＤＣ）２５を備えた例において、画素のＦＰＮバラツキが発生した時の動作を説明するための駆動タイミングを例示する。以下、図７の駆動タイミングとの相違を主に説明する。
　図８の時刻ｔ２において、φＲＳ<Ｎ>はLow レベルとされ、φＲＳ<Ｕ，Ｄ>はHighレベルであるから、クリップ用画素２１<Ｕ，Ｄ>のＶfd<Ｕ，Ｄ>には、クリップ参照電圧Ｖddc が印加されている。クリップ用画素２１<Ｕ，Ｄ>の増幅トランジスタＭＳＦ<Ｕ，Ｄ>にリーク電流Ｉ_leak が発生しているとすると、読み出し画素２１<Ｎ>の増幅トランジスタＭＳＦ<Ｎ>に流れる電流は、前記のリーク電流Ｉ_leak 分低下する。つまり、［ＩＳＦ－Ｉ_leak ］となる。
　このリーク電流によるＶgsの低下量をΔＶgs_noiseとすると、垂直信号線Ｖlineの電位Ｖpixoutは、［Ｖfdr －Ｖgs<Ｎ>＋ΔＶgs_noise］となる。図８では、ΔＶgs_noiseを含めた場合のＶpixoutを破線に、ΔＶgs_noiseを含めない場合のＶpixoutを実線に示している。また、ノードＮｘの電位についても、ノイズの影響を含める（Ｎｘ_noise）場合及び含めない場合（Ｎｘ）をそれぞれ示している。
　時刻ｔ４において、ダウンカウント期間が開始され、比較器２７においてノードＭｘの電位と、ノードＮｘの電位とが比較される。この際にも、クリップ用画素２１<Ｕ，Ｄ>にはクリップ参照電圧Ｖddc が印加されているので、Ｉ_leak が発生し、垂直信号線Ｖlineの電位Ｖpixoutは［Ｖfdr －Ｖgs<Ｎ>＋ΔＶgs_noise］となっている。
　時刻ｔ５において、ノードＭｘの電位と、ノードＮｘの電位とが一致し、比較器２７が反転すると共に、比較時間に応じたカウント値Ｃａがカウンタ２８に設定される。尚、ダウンカウント期間は時刻ｔ６に終了する。
　時刻ｔ７において、クリップ用画素２１<Ｕ，Ｄ>に印加されていた電源電位Ｖdd<Ｕ，Ｄ>が、クリップ参照電圧Ｖddc から非選択画素電圧Ｖddl に下げられる。ここで、リーク電流Ｉ_leak は、ゲート電圧に対して指数関数的に変動するので、クリップ用画素２１<Ｕ，Ｄ>の増幅トランジスタＭＳＦ<Ｕ，Ｄ>に流れていたリーク電流Ｉ_leak は無視できるほど小さくなる。従って、このときの垂直信号線Ｖlineの電位Ｖpixoutは、［Ｖfdr －Ｖgs<Ｎ>］となる。
　時刻ｔ８において、読み出し画素２１<Ｎ>のフォトダイオードＰＤから信号電荷を読み出すために、φＴＲ<Ｎ>がHighレベルとされる。
　時刻ｔ９において、φＴＲ<Ｎ>がLow レベルとされる。Ｖfd<Ｎ>の電位は、フォトダイオードＰＤの電荷量に応じて、［Ｖfdr －ΔＶsig ］となる。この変動に応じて、垂直信号線Ｖlineの電位Ｖpixoutは、［Ｖfdr －Ｖgs<Ｎ>－ΔＶsig ］となる。
　時刻ｔ１３において、アップカウント期間が開始され、比較器２７においてノードＭｘの電位と、ノードＮｘの電位とが比較される。２つの電位は、ΔＶgs_noiseの影響を含めない場合、時刻ｔ１４において一致し、アップカウント値Ｃｂがカウンタ２８に保存される。これに対し、ΔＶgs_noiseの影響を含めたノードＮｘの電位（Ｎｘ_noise）の場合、時刻ｔ１５において一致し、アップカウント値Ｃbnがカウンタ２８に保存される。この違いから、前述した列アナログ－デジタル変換回路（ＡＤＣ）２５が無い場合と同様に、クリップ用画素起因によるノイズΔＶgs_noise が検出される。
　このようにして、画素のＦＰＮが発生する。クリップ用画素２１<Ｕ，Ｄ>にクリップ参照電圧Ｖddc が印加されているときのリーク電流Ｉ_leak が画素のＦＰＮ発生の原因になっているのであるから、画素のＦＰＮ発生を抑制するためには、Ｉ_leak を抑制すれば良いことになる。
　しかし、クリップ用画素２１<Ｕ，Ｄ>のＦＤ部に印加するクリップ参照電圧Ｖddc を下げると、黒潰れ発生時には垂直信号線Ｖlineのクリップ電位Ｖclip（Ｖddc －Ｖgs_clip ）が低下し、クリップ用画素２１<Ｕ，Ｄ>による信号出力［Ｖclip－Ｖｋ］も低下する。前述の通り、［Ｖclip－Ｖｋ］は、画素の飽和信号以上のであることが必要とされるので、クリップ参照電圧Ｖddc は、ある程度までしか低下させることができない。
　ここで、黒潰れが発生する高輝度光が読み出し画素２１<Ｎ>に入射するとき、クリップ用画素２１<Ｕ，Ｄ>による垂直信号線のクリップ電位はＶclipであり、Ｖclipは、［Ｖddc －Ｖgs_clip ］と表される。従って、垂直信号線Ｖlineのクリップ電位Ｖclipを上昇させるためには、Ｖgs_clipを低下させれば良いことになる。
　それぞれの画素部の増幅トランジスタＭＳＦは、ソースフォロワとして動作している。増幅トランジスタＭＳＦのゲート・ソース間電圧をＶgs、増幅トランジスタＭＳＦのドレインからソースに流れる電流をＩds、閾値をＶth、増幅トランジスタのチャネルの幅をＷ、長さをＬとし、比例係数をβ０としたとき、ゲートとソース間電圧は、［Ｖgs＝（Ｉds／（２*β０*Ｗ／Ｌ）０．５＋Ｖth］と表される。
　従って、Ｖgs_clipを下げるためには、クリップ用画素２１<Ｕ，Ｄ>を複数用意して並列に動作させることにより、クリップ用画素２１<Ｕ，Ｄ>１つあたりに流れる電流量Ｉdsを減少させれば良い。クリップ参照電圧Ｖddc の設定範囲を広げるためにも、クリップ用画素２１<Ｕ，Ｄ>を複数用意することが有効である。
　また、黒潰れ抑制時におけるクリップ用画素２１<Ｕ，Ｄ>による信号出力は［Ｖclip－Ｖｋ］と表され、Ｖclip及びＶｋをそれぞれ書き直すと、［（Ｖddc －Ｖgs_clip）－（Ｖddl －Ｖgs_clip’）］となる。但し、Ｖgs_clip’は、読み出し画素２１<Ｎ>とは異なる他の画素２１<Ｋ>と、クリップ用画素２１<Ｕ，Ｄ>の増幅トランジスタＭＳＦとにおけるゲート・ソース間電圧を表す。
　また、クリップ参照電圧Ｖddc 及び非選択電圧Ｖddl について、同じ基準電圧ＶＲＥＦを使用した図６に示したバイアス回路から生成すると、基準電圧ＶＲＥＦが変動しても、クリップ参照電圧Ｖddc 及び非選択電圧Ｖddl は同じ方向に変動する。これにより、黒潰れ抑制時におけるクリップ用画素２１<Ｕ，Ｄ>による信号出力としては相殺される。つまり、信号出力が低下することにはならず、基準電圧ＶＲＥＦの変動に対して、影響を受けない構成を取ることができる。このことから、クリップ参照電圧Ｖddc において基準電圧ＶＲＥＦのバラツキを考慮せずに設定範囲を決められるので、設定範囲を広げる手段となりうる。
　また、画素アレイ部２０の上下に定電流源２４（２４Ｕ及び２４Ｄ）を配置すること（これは必須の構成ではない）により、読み出し画素２１<Ｎ>からクリップ用画素２１<Ｕ，Ｄ>までの垂直信号線Ｖlineの配線抵抗による電圧ドロップを軽減することができる。これにより、以下のようにして、画素のＦＰＮの発生を抑制することができる。
　クリップ用画素２１<Ｕ，Ｄ>のリーク電流Ｉ_leak は、クリップ用画素２１<Ｕ，Ｄ>の増幅トランジスタＭＳＦ<Ｕ，Ｄ>のゲート・ソース間電圧が高くなると増加する。そこで、読み出し画素の位置によってクリップ用画素の増幅トランジスタＭＳＦ<Ｕ，Ｄ>のソース電位が低下するのを抑制することにより、クリップ用画素のリーク電流について、読み出し画素の位置に対する依存性を低減し、画素のＦＰＮの発生を抑制することができる。
　また、図１に示すように上下に比較器２７を有する場合には、クリップ用画素２１<Ｕ，Ｄ>を有効画素部４２の上下に配置することが望ましい。上下に配置することにより、読み出し画素２１<Ｎ>とクリップ用画素２１<Ｕ，Ｄ>の位置関係によるバラツキ（例えば、前述した電圧ドロップなど）を低減させることができる。
　尚、２つ以上の読み出し画素２１<Ｎ>が同時に読まれ、垂直信号線Ｖlineにて信号電荷が混合される駆動においても、上記駆動方法により黒潰れ抑制が可能である。
　　（変形例）
　また、以上では、クリップ用画素２１<Ｕ，Ｄ>を用いて画素のＦＰＮの発生を抑制する方法について述べた。これに対し、図９には、例示的固体撮像装置９０における画素のＦＰＮバラツキを根本的に除去する動作を説明するための駆動タイミングの一例を示す。尚、前述した図８の駆動タイミングとの差違を主に説明する。
　時刻ｔ３において、比較器２７のリセットパルスφＣＭＰＲＳをHighレベルとし、比較器２７のリセットを解除する。
　この後、時刻ｔ４において、クリップ用画素２１<Ｕ，Ｄ>に印加していた電源φＶdd<Ｕ，Ｄ>を、クリップ参照電圧Ｖddc から非選択画素電圧Ｖddl に下げる。このとき、クリップ用画素２１<Ｕ，Ｄ>のリーク電流Ｉ_leak の影響が無くなるので、垂直信号線Ｖlineの電位Ｖpixoutは、［Ｖfdr －Ｖgs<Ｎ>］となる。
　時刻ｔ５において、ダウンカウント期間が開始され、クリップ用画素２１<Ｕ，Ｄ>のリーク電流の影響がない状態における垂直信号線Ｖlineの電位Ｖpixoutに応じたカウント値Ｃａがカウンタ２８に保持される。
　時刻ｔ８において、読み出し画素２１<Ｎ>のフォトダイオードＰＤから信号電荷を読み出すために、φＴＲ<Ｎ>がHighレベルにされる。
　時刻ｔ９において、φＴＲ<Ｎ>がLow レベルにされ、フォトダイオードＰＤの電荷量に応じて、Ｖfd<Ｎ>は［Ｖfdr －ΔＶsig ］となる。この変動に応じて、垂直信号線Ｖlineの電位Ｖpixoutは、［Ｖfdr －Ｖgs<Ｎ>－ΔＶsig ］となる。
　時刻ｔ１２において、アップカウント期間が開始され、比較器２７によりノードＭｘの電位と、ノードＮｘの電位とが比較される。このとき、垂直信号線Ｖlineの電位Ｖpixoutに応じたカウント値Ｃｂがカウンタ２８に加算され、結果として、カウンタ２８にはΔＶsig に対応するカウント値［Ｃinit－Ｃａ＋Ｃｂ］が保持される。
　このように、クリップ用画素２１<Ｕ，Ｄ>に起因するノイズΔＶgs_noiseが含まれないカウント値を得ることができる。つまり、画素のＦＰＮを除去することができる。
　次に、図１０には、図９の駆動タイミングにおいて、黒潰れの発生する高輝度光が読み出し画素２１<Ｎ>に入射したときの黒潰れ抑制動作を説明する駆動タイミングを例示している。尚、前述した図９の駆動タイミングとの差違を主に説明する。
　時刻ｔ２において、φＲＳ<Ｎ>はLow レベルとされる。このとき、高輝度光が読み出し画素２１<Ｎ>に入射したとすると、フォトダイオードＰＤから画素信号が溢れ、ＦＤ部に転送されてしまう。この結果、Ｖfd<Ｎ>に示すように電位の低下が起る。
　仮に、クリップ用画素２１<Ｕ，Ｄ>が無いとすると、垂直信号線Ｖlineの電位Ｖpixoutは、不図示の画素２１<Ｋ>によって決まる垂直信号線電位Ｖｋに低下する。これに対し、本実施形態ではクリップ用画素２１<Ｕ，Ｄ>が設けられているので、クリップ参照電圧Ｖddc 及びクリップ用画素２１<Ｕ，Ｄ>の数に応じて、垂直信号線Ｖlineの電位Ｖpixoutは、Ｖｋよりも高いＶclipにクリップされる。
　時刻ｔ３において、比較器２７のリセットパルスφＣＭＰＲＳがHighレベルとされ、リセットが解除される。このとき、比較器２７としては、参照信号ＲＡＭＰの初期値と、垂直信号線Ｖlineの電位Ｖpixout（＝Ｖclip）の状態と、比較器２７のオフセット成分とによって動作点（反転が起る点）が決められることになる。
　この後、時刻ｔ４において、クリップ用画素２１<Ｕ，Ｄ>に印加されていた電源φＶdd<Ｕ，Ｄ>は、クリップ参照電圧Ｖddc から非選択画素電圧Ｖddl に下げられる。このとき、比較器２７の一端の入力である垂直信号線Ｖlineの電位Ｖpixoutは、ＶclipからＶｋまで低下する。
　時刻ｔ５において、ダウンカウント期間が開始される。このとき、動作点が決まった時刻ｔ３の状態に対し、垂直信号線Ｖlineの電位Ｖpixoutの電位は、信号出力よりも大きい［Ｖclip－Ｖｋ］だけ電位変動して低下している。これに伴い、ノードＮｘの電位も低下している。
　また、参照信号ＲＡＭＰの電位が一定の傾きをもって低下され、ノードＭｘの電位も低下する。ダウンカウント期間中において、ノードＭｘの電位の低下量は、ノードＮｘの電位の電位変動量よりも小さい。従って、カウンタ２８には、ダウンカウント期間に応じたカウント値Ｃafが保持される。
　また、時刻ｔ１２からアップカウント期間が開始され、参照信号ＲＡＭＰの電位は、一定の傾きをもって低下されて、ノードＭｘの電位も低下する。しかし、ダウンカウント期間と同様に、電位変動量［Ｖclip－Ｖｋ］が十分に大きいと、所定のアップカウント期間中におけるノードＭｘの電位低下が、電位変動量［Ｖclip－Ｖｋ］に伴うノードＭｘの電位低下よりも小さくなる。この結果、カウンタ２８には、アップカウント期間に応じたカウント値Ｃbfが保持される。よって、カウント値としては、［Ｃinit－Ｃaf＋Ｃbf］が書き込まれる。
　ここで、列アナログ－デジタル変換回路（ＡＤＣ）２５がｎビットの解像度を持つとしたとき、［Ｃinit－Ｃaf＋Ｃbf］が２のｎ乗のカウント値を確保できるように、アップカウント期間中において、ダウンカウント期間分のカウント値のマージンを持たせる。
　このようにすると、ダウンカウント期間及びアップカウント期間に比較器２７の出力が反転しなくても、十分な信号出力が確保される。
　尚、クリップ用画素２１<Ｕ，Ｄ>の垂直信号線Ｖlineのクリップ電位Ｖclipの値によっては、アップカウント期間中に比較器２７が反転する場合も考えられる。この場合においても、カウント値として、画素の飽和出力以上のカウント値が確保されていれば、問題なく黒潰れを抑制することができる。
　以上のような駆動方法により、クリップ用画素２１<Ｕ，Ｄ>による画素のＦＰＮバラツキ除去が可能となる。また、大幅にクリップ参照電圧Ｖddc の設定範囲を広げることができ、黒潰れが発生する高輝度光が読み出し画素２１<Ｎ>に入射したときにも、クリップ用画素２１<Ｕ，Ｄ>を利用して黒潰れを抑制することができる。
　　（第２の実施形態）
　以下、第２の実施形態の固体撮像装置とその駆動方法について、図面を参照して説明する。尚、第１の実施形態との相違点を主に説明する。
　図１１は、本実施形態の例示的固体撮像装置における画素アレイ部２０を説明する構成図である。図４に示す第１の実施形態の場合との相違は、それぞれの単位画素２１において、増幅トランジスタＭＳＦと垂直信号線Ｖlineとの間に、選択トランジスタＭＳＥＬが直列に接続されている点である。また、選択トランジスタＭＳＥＬのゲートには選択制御線が接続され、選択パルスφＳＥＬが印加されるようになっている。
　尚、図１１において、上下に定電流源２４（２４Ｕ及び２４Ｄ）が配置されているが、片方のみに配置されていても良い。
　また、単位画素２１において、４トランジスタ（転送トランジスタＭＲＴ、リセットトランジスタＴＲＳ、増幅トランジスタＭＳＦ、選択トランジスタＭＳＥＬ）に１つのフォトダイオードＰＤが設けられている。これに対し、それぞれの単位画素２１に、複数のフォトダイオードＰＤ及び転送トランジスタＭＴＲが設けられていても良い。
　図１２には、本実施形態の固体撮像装置における黒潰れ抑制動作を説明するための駆動タイミングを例示する。尚、第１の実施形態の図９及び図１０の駆動タイミングとの差違を主に説明する。
　読み出し画素２１<Ｎ>の選択パルスφＳＥＬ<Ｎ>はHighレベルに固定されている（図示せず）。また、クリップ用画素２１<Ｕ，Ｄ>の選択パルスφＳＥＬ<Ｕ，Ｄ>は、ある時刻においてパルスとして入力されている。また、図示はしていないが、読み出し画素２１<Ｎ>及びクリップ用画素２１<Ｕ，Ｄ>以外の他の画素２１<Ｋ>の選択パルスφＳＥＬ<Ｋ>は、Low レベルに固定されている。
　クリップ用画素２１<Ｕ，Ｄ>の電源パルスφＶdd<Ｕ，Ｄ>は、クリップ参照電圧Ｖddc に固定され、クリップ用画素２１<Ｕ，Ｄ>のリセットパルスφＲＳ<Ｕ，Ｄ>もHighレベルに固定されている。従って、クリップ用画素２１<Ｕ，Ｄ>のＦＤ部の電位Ｖfd<Ｕ，Ｄ>は、Ｖddc に固定されている。
　時刻ｔ１において、パルスφＲＳ<Ｎ>がHighレベルとされ、読み出し画素２１<Ｎ>のフローティングディフュージョンＦＤの電位Ｖfd<Ｎ>にＶddh が印加されて、垂直信号線Ｖlineの電位Ｖpixoutが上昇する。また、クリップ用画素２１<Ｕ，Ｄ>における選択トランジスタＭＳＥＬ<Ｕ，Ｄ>がＯＮする。
　時刻ｔ２において、パルスφＲＳ<Ｎ>はLow レベルとされる。この時、垂直信号線Ｖlineの電位Ｖpixoutは、Ｖrst となる。しかしながら、黒潰れが発生する高輝度光が読み出し画素２１<Ｎ>に入射した場合、フォトダイオードＰＤから画素信号が溢れ、ＦＤ部に転送されてしまう。この結果、電位Ｖfd<Ｎ>は、破線によって示すように低下する。
　このとき、仮にクリップ用画素２１<Ｕ，Ｄ>が無いとすると、垂直信号線Ｖlineの電位Ｖpixoutは、Ｖfd<Ｎ>に応じた電位であるＶksまで低下する。
　ここで、Ｖksは、第１の実施形態にて説明したＶｋよりも低い。第１の実施形態において、Ｖｋは、非選択画素（非選択画素電圧Ｖddl ）によって決まる電位であった。しかし、本実施形態の場合、それぞれの単位画素２１は選択トランジスタＭＳＥＬを有しており、非選択画素の選択トランジスタＭＳＥＬはＯＦＦしているので、読み出し画素のみによって信号線Ｖlineの電位Ｖpixoutが決まる。読み出し画素２１<Ｎ>のＦＤ部の電位は、黒潰れ発生時には、非選択画素電圧Ｖddl よりも低下してしまう。従って、Ｖksは、Ｖｋよりも低い。
　本実施形態のようにクリップ用画素２１<Ｕ，Ｄ>がある場合に高輝度光が入射すると、垂直信号線Ｖlineの電位Ｖpixoutは、クリップ参照電圧Ｖddc 及びクリップ用画素２１<Ｕ，Ｄ>の数とに応じて決まるクリップ電位Ｖclipにクリップされる。Ｖclipは、Ｖksよりも高い。
　時刻ｔ３において、比較器２７のリセットパルスφＣＭＰＲＳがHighレベルとされ、リセットが解除される。
　時刻ｔ４において、クリップ用画素２１<Ｕ，Ｄ>の選択パルスφＳＥＬ<Ｕ，Ｄ>をLow レベルとする。これにより、クリップ用画素２１<Ｕ，Ｄ>による垂直信号線Ｖlineの電位クリップが解除される。
　通常時は、垂直信号線Ｖlineの電位Ｖpixoutは読み出し画素２１<Ｎ>によって決まっているので、電位Ｖpixoutに変化はない。但し、クリップ用画素２１<Ｕ，Ｄ>にリーク電流が発生していたとすると、第１の実施形態にて説明した通り、クリップが解除されることによって電位ＶpixoutからオフセットΔＶgs_noiseが無くなる。
　黒潰れが発生する高輝度光が読み出し画素２１<Ｎ>に入射していた場合、垂直信号線Ｖlineの電位Ｖpixoutはクリップ用画素２１<Ｕ，Ｄ>によって決まっているので、電位ＶpixoutはＶclipからＶksまで低下する。この結果、比較器２７の一端の入力である垂直信号線Ｖlineの電位Ｖpixoutは、Ｖksまで低下する。
　時刻ｔ５以降は、第１の実施形態において図９、図１０により説明したのと同様である。よって、以下には簡略に説明する。
　始めに、通常時について説明する。
　通常時には、ダウンカウント期間中にノードＭｘの電位と、ノードＮｘの電位とが一致した時に比較器２７が反転し、比較期間に対応するカウント値がダウンカウントとしてカウンタ２８に保持される。
　また、時刻ｔ８において、読み出し画素２１<Ｎ>の転送パルスφＴＲ<Ｎ>がHighレベルとなり、フォトダイオードＰＤの画素信号がＦＤ部に転送される。これによりＦＤ部の電位Ｖfd<Ｎ>が低下し、これに応じて垂直信号線Ｖlineの電位Ｖpixoutが低下する。更に、ノードＮｘの電位も低下する。
　この後、アップカウントが開始され、アップカウント期間中に、画素信号が転送された後のノードＭｘの電位と、ノードＮｘの電位とが一致したときに比較器２７が反転する。比較期間に対応したカウント値がアップカウントされて、カウンタ２８に保持される。これにより、カウンタにはアップカウント値とダウンカウント値との差分が自動的に保持され、画素信号に応じたカウント値が保持されることになる。
　次に、黒潰れが発生する高輝度光が読み出し画素２１<Ｎ>に入射し、黒潰れが発生している場合について説明する。
　この場合において、時刻ｔ５にダウンカウントが開始される。ここで、動作点が決まった時刻ｔ４の状態に対して、垂直信号線Ｖlineの電位Ｖpixoutは、出力信号よりも大きい［Ｖclip－Ｖｋ］だけ電位変動して低下している。参照信号ＲＡＭＰの電位が一定の傾きをもって低下するが、ダウンカウント期間中におけるノードＭｘの電位低下は、［Ｖclip－Ｖｋ］に伴うノードＮｘの電位低下よりも小さい。従って、ノードＭｘの電位と、ノードＮｘの電位とが一致することは無いので、カウンタ２８にはダウンカウント期間に応じたカウント値Ｃafが保持される。
　また、時刻ｔ１２からアップカウントが開始される。参照信号ＲＡＭＰ及びノードＭｘの電位は初期値から一定の傾きをもって低下する。しかし、ダウンカウント期間と同様に、電位変動量［Ｖclip－Ｖｋ］が大きいと、所定のアップカウント期間中におけるノードＭｘの電位低下が、電位変動量［Ｖclip－Ｖｋ］に伴うノードＮｘの電位低下よりも小さくなる。この結果、カウンタ２８には、アップカウント期間に応じたカウント値Ｃbfが保持される。
　以上から、カウント値としては［Ｃinit－Ｃaf＋Ｃbf］が書き込まれ、十分な信号出力が確保される。
　尚、クリップ用画素２１<Ｕ，Ｄ>の垂直信号線Ｖlineのクリップ電位Ｖclipの値によっては、アップカウント期間中に比較器２７が反転する場合もある。この場合においても、カウント値として、画素の飽和出力以上のカウント値が確保されていれば、黒潰れは抑制される。
　上記のような駆動方法により、クリップ用画素２１<Ｕ，Ｄ>に起因するＦＰＮバラツキを除去することが可能となり、大幅にクリップ参照電圧Ｖddc の設定範囲を広げることができる。従って、黒潰れが発生する高輝度光が読み出し画素２１<Ｎ>に入射したときにも、クリップ用画素２１<Ｕ，Ｄ>を利用して黒潰れを抑制することができる。
　　（変形例）
　次に、図１３には、変形例として、垂直信号線Ｖlineの電位Ｖpixoutが下がり過ぎないようにクリップする機能を追加した黒潰れ抑制動作を説明する駆動タイミングを例示する。尚、第１の実施形態における図１０の駆動タイミングとの差違を主に説明する。
　読み出し画素２１<Ｎ>の選択パルスφＳＥＬ<Ｎ>はHighレベルに固定されている（図示せず）。また、クリップ用画素２１<Ｕ，Ｄ>の選択パルスφＳＥＬ<Ｕ，Ｄ>は、ある時刻においてパルスとして入力されている。また、図示はしていないが、読み出し画素２１<Ｎ>及びクリップ用画素２１<Ｕ，Ｄ>以外の他の画素２１<Ｋ>の選択パルスφＳＥＬ<Ｋ>は、Low レベルに固定されている。
　これにより、転送パルスφＴＲ<Ｎ>にパルスが入力した後も、クリップ用画素２１<Ｕ，Ｄ>の選択トランジスタＭＳＥＬ<Ｕ，Ｄ>はＯＮしたままとなる。従って、垂直信号線Ｖlineの電位Ｖpixoutの最小値としては、クリップ用画素２１<Ｕ，Ｄ>により、Ｖkc（>Ｖks）にクリップされる。
　ここで、定電流源２４は、ある程度垂直信号線Ｖlineの電位Ｖpixoutが低下すると、電流値が低下する特性を有している。このような電流変動に起因して、特定の画素信号の読み出し動作の際、当該画素と同じ行に含まれる他の画素に高輝度光が入射すると、電流値が変動することになる。この結果、同じ期間に画素信号の読み出しを行なっている画素に影響を与える。つまり、画素信号としてオフセットを持たせてしまい、画質の劣化を招く。
　しかし、上記に示したようにクリップ用画素２１<Ｕ，Ｄ>を用いることにより、垂直信号線Ｖlineの電位Ｖpixoutの低下を一定の範囲に抑制し、電流値の変動を抑制することができる。従って、電流変動に起因する画質の劣化を抑制することができる。
　　（第３の実施形態）
　以下、第３の実施形態の固体撮像装置とその駆動方法について、図面を参照して説明する。尚、第２の実施形態との相違点を主に説明する。
　図１４は、本実施形態の例示的固体撮像装置における画素アレイ部２０を説明する構成図である。図１１に示す第２の実施形態の場合との相違は、各単位画素２１において、リセットトランジスタＭＲＳのドレイン側に接続する画素電源パルス配線が、行毎に接続されている点、及び、前記画素電源パルス配線が、増幅トランジスタＭＳＦのドレイン側にも接続されている点である。
　尚、図１４では上下に定電流源２４（２４Ｕ及び２４Ｄ）が設けられているが、片方のみでも良い。また、単位画素２１において４トランジスタ（転送トランジスタＭＲＴ、リセットトランジスタＴＲＳ、増幅トランジスタＭＳＦ、選択トランジスタＭＳＥＬ）毎に１つのフォトダイオードＰＤが設けられているが、単位画素に複数のフォトダイオードＰＤ及び転送トランジスタＭＴＲが設けられていても良い。
　図１５には、本実施形態の固体撮像装置における黒潰れ抑制動作を説明するための駆動タイミングを例示する。尚、第２の実施形態の図１２の駆動タイミングとの差違を主に説明する。
　時刻ｔ１４よりも前については、クリップ用画素２１<Ｕ，Ｄ>のリセットパルスφＲＳ<Ｕ，Ｄ>がLow レベルにされていることを除いて、図１２の駆動タイミングと同様である。
　時刻ｔ１４において、画素電源パルスφＶddが、Ｖddh からクリップ参照電圧Ｖddc に代えられる。
　時刻ｔ１５において、クリップ用画素２１<Ｕ，Ｄ>のリセットパルスφＲＳ<Ｕ，Ｄ>がHighレベルにされる。これにより、クリップ用画素２１<Ｕ，Ｄ>のＦＤ部電位Ｖfd<Ｕ，Ｄ>に、クリップ参照電圧Ｖddc が書き込まれる。
　時刻ｔ１６において、クリップ用画素２１<Ｕ，Ｄ>のリセットパルスφＲＳ<Ｕ，Ｄ>がLow レベルにされ、クリップ用画素２１<Ｕ，Ｄ>のＦＤ部電位Ｖfd<Ｕ，Ｄ>には、クリップ参照電圧Ｖddc が保持される。
　時刻ｔ１７において、画素電源パルスφＶddが、クリップ参照電圧Ｖddc からＶddh に変えられ、行周期の画素読み出し動作が完了する。
　ここで、クリップ用画素２１<Ｕ，Ｄ>のリセットパルスφＲＳ<Ｕ，Ｄ>がLow レベルにされているから、リセットトランジスタＭＲＳ<Ｕ，Ｄ>はＯＦＦしている状態である。従って、クリップ用画素２１<Ｕ，Ｄ>に黒潰れが発生する高輝度光が入射した場合、ＦＤ部電位Ｖfd<Ｕ，Ｄ>が低下し、クリップの機能は失われてしまう。そこで、クリップ用画素２１<Ｕ，Ｄ>は、黒潰れの発生を避けるための対策として、遮光ダミー画素部４３ｂ（図２を参照）に配置されていることが必要である。あるいは、別の対策として、クリップ用画素２１<Ｕ，Ｄ>にはフォトダイオードＰＤを設けない構成とすることが必要である。
　このような対策を取ることにより、クリップ用画素２１<Ｕ，Ｄ>のＦＤ部に書き込まれたクリップ参照電圧Ｖddc が保持され、黒潰れ抑制動作が可能となる。
　従って、以上の構成においても、クリップ用画素２１<Ｕ，Ｄ>による画素のＦＰＮバラツキ除去が可能となると共に、黒潰れが発生する高輝度光が読み出し画素２１<Ｎ>に入射したとしても、クリップ用画素２１<Ｕ，Ｄ>によって黒潰れを抑制することができる。
　本開示の固体撮像装置及びその駆動方法によると、回路規模の増大を避けながら黒潰れ及びＦＰＮバラツキ等を抑制して画質を向上させることができ、ビデオカメラ、デジタルカメラ等にも有用である。
２０　　　　　　画素アレイ部
２１　　　　　　単位画素
２１<Ｕ>　　　クリップ用画素
２１<Ｄ>　　　クリップ用画素
２１<Ｎ>　　　読み出し画素
２１<Ｋ>　　　他の画素
２２　　　　　　マルチプレクサ回路（ＭＰＸ）
２３　　　　　　垂直走査回路
２４Ｕ　　　　　定電流源
２４Ｄ　　　　　定電流源
２５　　　　　　列アナログ－デジタル変換回路（ＡＤＣ）
２６　　　　　　デジタル－アナログ変換回路（ＤＡＣ）
２７　　　　　　比較器
２８　　　　　　カウンタ
２９　　　　　　デジタルメモリ（ＤＭ）
３０　　　　　　水平走査回路
３１　　　　　　デジタル出力回路
３２　　　　　　タイミング発生回路（ＴＧ）
３３　　　　　　バイアス回路
４０　　　　　　光照射画素部
４１　　　　　　遮光画素部
４２　　　　　　有効画素部
４３ａ　　　　　光照射ダミー画素部
４３ｂ　　　　　遮光ダミー画素部
４４　　　　　　オプティカルブラック（ＯＢ）画素部
５１　　　　　　マイクロレンズ
５２　　　　　　カラーフィルタ
５３　　　　　　第２のメタル配線
５４　　　　　　第１のメタル配線
５５　　　　　　基板
５６　　　　　　フォトダイオード
５７　　　　　　遮光配線
５８　　　　　　絶縁層
８１　　　　　　リファレンス電圧生成回路
８２　　　　　　オペアンプ（ＯＰＡＭＰ）
８３　　　　　　バッファ回路（ＢＵＦＦ）
９０　　　　　　固体撮像装置

Claims (15)

  1. 　複数の単位画素が行列状に配置された画素アレイ部を備え、
    　それぞれの前記単位画素は、
    　光電変換を行なう光電変換素子と、
    　前記光電変換素子からフローティングディフュージョン部に信号電荷を転送する転送トランジスタと、
    　前記信号電荷を増幅し、アナログ信号として信号出力線に出力する増幅トランジスタと、
    　リセットラインの電位を前記フローティングディフュージョン部に供給して前記フローティングディフュージョン部をリセットするリセットトランジスタとを含み、
    　前記画素アレイ部は、
    　前記光電変換素子に光が入射する光照射画素部に含まれ、前記信号電荷が映像信号として使用される有効画素部と、
    　前記光電変換素子が遮光されている遮光画素部に含まれ、前記信号電荷が基準信号として使用されるオプティカルブラック画素部と、
    　前記有効画素部及び前記オプティカルブラック画素部以外の部分に配置されたダミー画素部とを含み、
    　前記有効画素部に含まれる複数の有効画素と、前記ダミー画素部に含まれる複数のダミー画素とが同一の前記信号出力線に接続され、
    　前記同一の出力線に接続されたそれぞれの前記有効画素において、前記リセットトランジスタから前記フローティングディフュージョン部に第１の電位が供給され、
    　前記同一の出力線に接続された前記ダミー画素のうちの複数のクリップ用画素において、それぞれ前記リセットトランジスタから前記フローティングディフュージョン部に、前記第１の電位とは異なる第２の電位が供給されることを特徴とする固体撮像装置。
  2. 　請求項１の固体撮像装置において、
    　前記複数のクリップ用画素は、前記遮光画素部に位置することを特徴とする固体撮像装置。
  3. 　請求項１又は２の固体撮像装置において、
    　前記ダミー画素部は、前記有効画素部を挟んで配置された第１のダミー画素部及び第２のダミー画素部を含み、
    　前記同一の信号出力線に接続された前記複数のクリップ用画素は、前記第１のダミー画素部及び前記第２のダミー画素部の両方に配置されていることを特徴とする固体撮像装置。
  4. 　請求項１～３のいずれか１つの固体撮像装置において、
    　前記信号出力線に定電流を供給する定電流回路が、前記画素アレイ部を挟んで両側にそれぞれ配置されていることを特徴とする固体撮像装置。
  5. 　請求項１～４のいずれか１つの固体撮像装置において、
    　前記リセットラインは、前記画素アレイ部に対して行単位の電位設定が可能であり、
    　前記有効画素及び前記複数のクリップ用画素に対し、それぞれ異なる電位を印加できることを特徴とする固体撮像装置。
  6. 　請求項１～５のいずれか１つの固体撮像装置において、
    　前記複数のクリップ用画素における前記リセットトランジスタから、前記フローティングディフュージョン部に対し、前記第２の電位又は前記第２の電位よりも低い第３の電位を印加する手段を有することを特徴とする固体撮像装置。
  7. 　請求項６の固体撮像装置において、
    　前記第２の電位を供給する第１のバイアス回路及び前記第３の電位を供給する第２のバイアス回路を有し、前記第２の電位及び前記第３の電位は、同一の基準電位を用いて生成されることを特徴とする固体撮像装置。
  8. 　請求項６の固体撮像装置において、
    　前記第２の電位と、前記第３の電位とは、電位切り替え制御を備えると共に動的に電位を切り替えることができるバイアス回路から生成されることを特徴とする固体撮像装置。
  9. 　請求項１～８のいずれか１つの固体撮像装置において、
    　前記単位画素は、選択トランジスタを更に備え、
    　前記増幅トランジスタの一端は、前記選択トランジスタを介して前記信号出力線に接続されていることを特徴とする固体撮像装置。
  10. 　請求項１～４のいずれか１つの固体撮像装置において、
    　前記単位画素は、選択トランジスタを更に備え、
    　前記増幅トランジスタの一端は、前記選択トランジスタを介して前記信号出力線に接続され、
    　前記リセットラインは、前記画素アレイ部の各行に対して共通であることを特徴とする固体撮像装置。
  11. 　請求項１～１０のいずれか１つの固体撮像装置において、
    　前記画素アレイ部に対して列並列に配置され、それぞれの前記単位画素において得られる前記アナログ信号をデジタル信号に変換するアナログ－デジタル変換回路を備え、
    　前記アナログ－デジタル変換回路は、前記アナログ信号が出力される前記信号出力線の値と参照線の値とを比較する比較器、及び、前記比較器による比較が完了するまでの時間を計測して当該比較結果を保持するカウンタを有し、
    　前記比較器は、前記比較を行なう前に、前記信号出力線及び前記参照線の所定値によって前記比較器の動作点を初期化する初期化手段を有し、
    　前記初期化後に前記参照線の値を変化させる制御手段を更に備えることを特徴とする固体撮像装置。
  12. 　請求項１１の固体撮像装置において、
    　前記比較器の前記初期化の後、前記参照線の値が変化する前に、前記複数のクリップ用画素における前記フローティングディフュージョン部に第３の電位を供給する手段を有し、
    　前記第３の電位は、前記第２の電位よりも低いことを特徴とする固体撮像装置。
  13. 　請求項９又は１０の固体撮像装置において、
    　前記画素アレイ部に対して列並列に配置され、それぞれの前記単位画素において得られる前記アナログ信号をデジタル信号に変換するアナログ－デジタル変換回路を備え、
    　前記アナログ－デジタル変換回路は、前記アナログ信号が出力される前記信号出力線の値と参照線の値とを比較する比較器、及び、前記比較器による比較が完了するまでの時間を計測して当該比較結果を保持するカウンタを有し、
    　前記比較器は、前記比較を行なう前に、前記信号出力線及び前記参照線の所定値によって前記比較器の動作点を初期化する初期化手段を有し、
    　前記初期化後に前記参照線の値を変化させる制御手段を更に備え、
    　前記比較器の前記初期化の後、前記参照線の値が変化する前に、前記第２の単位画素における前記選択トランジスタが非導通状態にされることを特徴とする固体撮像装置。
  14. 　複数の単位画素が行列状に配置された画素アレイ部と、
    　前記画素アレイ部に対して列並列に配置され、それぞれの前記単位画素において得られる前記アナログ信号をデジタル信号に変換するアナログ－デジタル変換回路と、
    　電位供給手段とを備える固体撮像装置の駆動方法において、
    　それぞれの前記単位画素は、
    　光電変換を行なう光電変換素子と、
    　前記光電変換素子からフローティングディフュージョン部に信号電荷を転送する転送トランジスタと、
    　前記信号電荷を増幅し、アナログ信号として信号出力線に出力する増幅トランジスタと、
    　リセットラインの電位を前記フローティングディフュージョン部に供給して前記フローティングディフュージョン部をリセットするリセットトランジスタとを含み、
    　前記複数の単位画素のうち、前記信号電荷が映像信号として使用される複数の有効画素と、前記有効画素以外の複数のクリップ用画素とが同一の前記信号出力線に接続され、
    　前記電位供給手段は、前記同一の出力線に接続されたそれぞれの前記有効画素において、前記リセットトランジスタから前記フローティングディフュージョン部に第１の電位を供給すると共に、前記同一の出力線に接続されたそれぞれの前記クリップ用画素において、前記リセットトランジスタから前記フローティングディフュージョン部に、前記第１の電位とは異なる第２の電位を供給し、
    　前記アナログ－デジタル変換回路は、
    　前記アナログ信号が出力される前記信号出力線の値と参照線の値とを比較する比較器と、
    　前記比較器による比較が完了するまでの時間を計測して当該比較結果を保持するカウンタとを有し、
    　前記比較器は、前記比較を行なう前に、前記信号出力線及び前記参照線の所定値によって前記比較器の動作点を初期化する初期化手段を有し、
    　前記固体撮像装置は、前記初期化後に前記参照線の値を変化させる制御手段を更に備え、
    　前記比較器を初期化する工程（ａ）と、
    　前記工程（ａ）の後に、前記複数の所定の単位画素における前記リセットトランジスタから前記フローティングディフュージョン部に、前記第２の電位よりも低い第３の電位を印加する工程（ｂ）と、
    　前記工程（ｂ）の後に、前記参照線の値を変化させる工程（ｃ）とを備えることを特徴とする固体撮像装置の駆動方法。
  15. 　複数の単位画素が行列状に配置された画素アレイ部と、
    　前記画素アレイ部に対して列並列に配置され、それぞれの前記単位画素において得られる前記アナログ信号をデジタル信号に変換するアナログ－デジタル変換回路と、
    　電位供給手段とを備える固体撮像装置の駆動方法において、
    　それぞれの前記単位画素は、
    　光電変換を行なう光電変換素子と、
    　前記光電変換素子からフローティングディフュージョン部に信号電荷を転送する転送トランジスタと、
    　前記信号電荷を増幅し、アナログ信号として信号出力線に出力する増幅トランジスタと、
    　リセットラインの電位を前記フローティングディフュージョン部に供給して前記フローティングディフュージョン部をリセットするリセットトランジスタとを含み、
    　前記複数の単位画素のうち、前記信号電荷が映像信号として使用される複数の有効画素と、前記有効画素以外の複数のクリップ用画素とが同一の前記信号出力線に接続され、
    　前記電位供給手段は、前記同一の出力線に接続されたそれぞれの前記有効画素において、前記リセットトランジスタから前記フローティングディフュージョン部に第１の電位を供給すると共に、前記同一の出力線に接続されたそれぞれの前記クリップ用画素において、前記リセットトランジスタから前記フローティングディフュージョン部に、前記第１の電位とは異なる第２の電位を供給し、
    　前記アナログ－デジタル変換回路は、
    　前記アナログ信号が出力される前記信号出力線の値と参照線の値とを比較する比較器と、
    　前記比較器による比較が完了するまでの時間を計測して当該比較結果を保持するカウンタとを有し、
    　前記比較器は、前記比較を行なう前に、前記信号出力線及び前記参照線の所定値によって前記比較器の動作点を初期化する初期化手段を有し、
    　前記固体撮像装置は、前記初期化後に前記参照線の値を変化させる制御手段を更に備え、
    　前記比較器を初期化する工程（ａ）と、
    　前記工程（ａ）の後に、前記複数の所定の単位画素における前記選択トランジスタを非導通状態とする工程（ｂ）と、
    　前記工程（ｂ）の後に、前記参照線の値を変化させる工程（ｃ）とを備えることを特徴とする固体撮像装置の駆動方法。
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