WO2010023903A1 - 撮像素子および撮像装置 - Google Patents

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WO2010023903A1
WO2010023903A1 PCT/JP2009/004136 JP2009004136W WO2010023903A1 WO 2010023903 A1 WO2010023903 A1 WO 2010023903A1 JP 2009004136 W JP2009004136 W JP 2009004136W WO 2010023903 A1 WO2010023903 A1 WO 2010023903A1
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signal
pixel
signal line
clip
vertical signal
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PCT/JP2009/004136
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山中秀記
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株式会社ニコン
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    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers

Definitions

  • the present invention relates to an imaging element and an imaging apparatus.
  • a CMOS type imaging device has a plurality of pixels arranged in a two-dimensional array, and has a vertical signal line for reading an output signal from each pixel, a sampling unit, a vertical scanning circuit, and a horizontal output circuit.
  • Each pixel receives a photoelectric conversion unit that converts received light into electric charge as an electric signal, an FD (floating diffusion) unit that stores electric charge accumulated in the photoelectric conversion unit, and an output signal based on the electric charge accumulated in the FD unit. And a pixel amplifier to be generated. When a pixel is selected by a switch that specifies the address of each pixel, the output signal is read out to the vertical signal line by the constant current source.
  • a source follower circuit is configured by the pixel amplifier and the constant current source connected to the vertical signal line.
  • a CMOS-type imaging device reads out an output signal from each pixel for one row to each vertical signal line at the same time, and outputs the output signal read out to each vertical signal line from the imaging device using a horizontal output circuit.
  • CMOS type imaging device a rolling electronic shutter that sequentially transfers charges accumulated in the photoelectric conversion unit to the FD unit for each selected row is often used.
  • a global electronic shutter can be realized by using a sampling unit or a horizontal output circuit that is suitable for a rolling electronic shutter.
  • the sampling unit includes a column amplifier (differential amplifier).
  • a column amplifier differential amplifier
  • the noise signal is read from the pixel to the vertical signal line and input to the column amplifier after the charge of the FD portion of each pixel belonging to the row to be read is reset.
  • the column amplifier receives a noise signal, performs a reset operation, and sets the potential of the vertical signal line from which the noise signal has been read to the reference potential of the column amplifier. Thereafter, the charge stored in the photoelectric conversion unit is read out as a signal signal.
  • the imaging apparatus resets the charges in the FD portion for all the pixels at the same time, then exposes all the pixels for the same period, and accumulates the charges in the photoelectric conversion portion. Then, the image pickup device transfers the charges accumulated in the photoelectric conversion unit to the FD unit for all the pixels at the same time, and then reads the signal signal held in the FD unit of the pixel belonging to each row before the column amplifier of the above-described column amplifier. Perform a reset operation. For this reason, an appropriate potential may not be set as the reference potential of the column amplifier, and in this case, the operation of the column amplifier becomes unstable.
  • the image sensor has a pixel array in which pixels are arranged in a two-dimensional matrix, a sampling unit, a shutter control unit, and a clip circuit.
  • the pixel includes a photoelectric conversion unit that generates and accumulates charges using incident light, and a charge-voltage conversion unit that converts charges transferred from the photoelectric conversion unit into voltages.
  • the vertical signal line is connected to a plurality of pixels arranged in the column direction, and includes a signal component corresponding to the charge generated by the photoelectric conversion unit and a noise component obtained when the charge-voltage conversion unit is reset A signal is input from the pixel.
  • the sampling unit is connected to the vertical signal line and receives the pixel signal output to the vertical signal line.
  • the shutter control unit simultaneously transfers the charges accumulated in the photoelectric conversion units of the pixels in a plurality of rows to each charge-voltage conversion unit, and outputs a pixel array from the pixel to the vertical signal line for each selected row. Operate the global shutter.
  • the clip circuit is provided on the input side of the sampling unit.
  • the shutter control unit performs a global shutter operation
  • the potential of the vertical signal line is set to the first clip level before the pixel signal is input from the pixel to the vertical signal line. Clip to.
  • the sampling unit can be stably operated even when the global electronic shutter is realized by controlling the reading operation from the pixel.
  • FIG. 1 It is a figure which shows schematic structure of the image pick-up element in one Embodiment. It is a figure which shows the detailed structural example of the image pick-up element shown in FIG. It is a figure which shows an example of operation
  • FIG. 1 shows an embodiment of the present invention.
  • the image sensor ISEN of this embodiment is mounted on, for example, an electronic camera.
  • N ⁇ M pixels P (i, j) are arranged in a two-dimensional matrix to form a pixel array ARY.
  • the vertical signal line VLINE (j), the constant current source PW (j), the clip circuit CP1 (j), and the column amplifier SGA (j) are provided corresponding to the columns of the pixels P (i, j).
  • each pixel P (i, j) is read out to the vertical signal line VLINE (j) corresponding to each column.
  • the constant current source PW (j) connected to the vertical signal line VLINE (j) of each column supplies a read current to a source follower type pixel amplifier (not shown) of each pixel P (i, j). is doing.
  • the vertical scanning circuit VSR1 reads various timing signals SEL (i), FDRST (i), TX (i) in order to read the signal of the pixel P (i, j) in the selected row to the vertical signal line VLINE (j). ) Is output.
  • the vertical scanning circuit VSR1 outputs timing signals CLIP-SW, NOISE-SW, SIGNAL-SW, and AMPRST.
  • the timing signals CLIP-SW, NOISE-SW, SIGNAL-SW, and AMPRST may be supplied from outside the imaging element ISEN (for example, a timing generator TG shown in FIG. 8 described later).
  • each vertical signal line VLINE (j) is sampled by the corresponding column amplifier SGA (j).
  • the horizontal output circuit HSR uses the timing signal CAP-SW (j) to sequentially output the signals held in the column amplifier SGA (j) to the differential amplifier DAMP1.
  • the signal of the pixel P (i, j) in the selected row is output in units of rows.
  • the differential amplifier DAMP1 outputs a signal Vo corresponding to the difference between the two input signals.
  • the imaging element ISEN may be configured by omitting the differential amplifier DAMP1.
  • FIG. 2 shows a detailed configuration example of the image sensor shown in FIG.
  • Each pixel P (i, j) includes a photodiode PD, a reset transistor TR10, a transfer transistor TR11, an amplification transistor TR12, a selection transistor TR13, and a floating diffusion portion FD.
  • the floating diffusion portion FD is also referred to as an FD portion
  • the photodiode PD is also referred to as PD.
  • each pixel P (i, j) the electric charge obtained by the photoelectric conversion action of the PD is transferred to and held in the FD section via the transfer transistor TR11.
  • the signal thus held in the FD section is output to the vertical signal line VLINE (j) after being amplified by the amplification transistor TR12 when the selection transistor TR13 is turned on in response to the timing signal SEL (i).
  • the FD unit converts the charge transferred from the PD into a voltage by accumulating it in a capacitor, and inputs the converted voltage (the voltage of the capacitor of the FD unit) to the gate of the amplification transistor TR12.
  • the source follower circuit is constituted by the amplification transistor TR12, the selection transistor TR13, and the constant current source PW (j) connected to the vertical signal line VLINE (j). Composed. Thereby, the signal of the pixel P selected by the timing signal SEL (i) is transmitted to the vertical signal line VLINE (j).
  • timing signals FDRST (i) and TX (i) are both set to a high level, and the reset transistor TR10 and the transfer transistor TR11 are turned on, whereby pixel reset for resetting the charge accumulation in the FD portion and the PD is performed.
  • the clip circuit CP1 (j) includes transistors TR21 and TR22 connected in series between the power supply line VDD and the vertical signal line VLINE (j).
  • the clip circuit CP1 (j) has a vertical signal line VLINE that has a potential that has dropped from a predetermined clip voltage Vclip by a threshold voltage (Vt shown in FIG. 3 described later) of the transistor TR21 during a period in which the transistor TR22 is in an on state. It has a function of clipping the potential of (j). For example, the transistor TR22 is turned on when the timing signal CLIP-SW from the vertical scanning circuit VSR1 is at a high level.
  • the column amplification unit SGA (j) includes a differential amplifier DAMP2, capacitors C1, C2, C3, and C4, and transistors TR31, TR32, TR33, TR34, and TR35.
  • the minus terminal of the differential amplifier DAMP2 is connected to the vertical signal line VLINE (j) via the capacitor C1, and the reference voltage Vref is applied to the plus terminal.
  • the potential of the vertical signal line VLINE (j) during the period in which the transistor TR31 is on is sampled and held by the capacitor C1 and set as a reference potential. For example, the transistor TR31 is turned on when the timing signal AMPRST from the vertical scanning circuit VSR1 is at a high level.
  • the differential amplifier DAMP2 inverts and amplifies the variation with respect to the potential (reference potential) of the vertical signal line VLINE (j) during the period in which the transistor TR31 is in the on state. Note that the reference potential set by the amplifier reset is held in the capacitor C1 as described above.
  • the differential amplifier DAMP2 inverts and amplifies the noise signal output to the vertical signal line VLINE (j) based on the reference potential set by the amplifier reset.
  • the inverted and amplified noise signal is held in the capacitor C3 through the transistor TR32.
  • the transistor TR32 is turned on when the timing signal NOISE-SW corresponding to the noise signal is at a high level.
  • the differential amplifier DAMP2 inverts and amplifies the pixel signal output to the vertical signal line VLINE (j) based on the reference potential set by the amplifier reset.
  • the inverted and amplified pixel signal is held in the capacitor C4 through the transistor TR33.
  • the transistor TR33 is turned on when the timing signal SIGNAL-SW corresponding to the pixel signal is high.
  • the noise signal is a signal including a noise component obtained when the FD unit is reset, and the pixel signal is obtained when the signal component corresponding to the charge generated by the PD and the FD unit are reset.
  • This signal includes a noise component.
  • the signals held in these capacitors C4 and C3 are passed through the transistors TR35 and TR34 in response to the input of the timing signal CAP-SW (j) (read signal CAP-SW (j)) from the horizontal output circuit HSR. It is passed to the horizontal output circuit HSR.
  • the global electronic shutter is realized by controlling various timing signals SEL (i), FDRST (i), and TX (i) as described below, for example. .
  • subscripts indicating rows or columns are omitted as in the case of the vertical signal line VLINE and the timing signal TX when the components or timing signals of each row or column are not distinguished.
  • FIG. 3 shows an example of the operation of the image sensor ISEN shown in FIG.
  • the timing signal SEL (i) for designating the row to be read is kept in a low level state for all the rows, and then the timing signal FDRST corresponding to all the rows (FDRST (1-N) in FIG. 3).
  • TX is set to a high level (period T1 in FIG. 3). Accordingly, pixel reset is performed on all the pixels P in the period T1.
  • the timing signal TX corresponding to all the rows is set to a high level, and in the period T3, all the pixels P transfer the charge obtained by the photodiode PD to the corresponding FD portion. Forward. Thereby, all the pixels P can simultaneously hold the photoelectric conversion result.
  • the vertical scanning circuit VSR1 controls the pixel array ARY to output the noise signal to the vertical signal line VLINE after outputting the pixel signal to the vertical signal line VLINE.
  • timing signal CLIP-SW is a signal for driving the clipping operation by the clipping circuit CP1, and is generated by the vertical scanning circuit VSR1, for example.
  • the settling time T4 is provided and the state of each signal line is stabilized. A case where reading is performed will be described.
  • the vertical scanning circuit VSR1 sets the timing signal CLIP-SW to a high level in synchronization with the reference potential setting (period T5 in FIG. 3) of the column amplifier SGA that is performed prior to the signal read operation of each row.
  • the timing signal CLIP-SW may be generated so as to change to a high level in synchronization with the timing signal AMPRST, for example, to maintain a high level state until the timing signal AMPRST falls, and then to a low level state. .
  • the clip circuit CP1 operates according to such a timing signal CLIP-SW.
  • CLIP-SW timing signal
  • the potential of each vertical signal line VLINE (j) rises from the ground level (GND level) to the first clip level VCL1 during the reference potential setting period T5 of the column amplifier SGA.
  • the increased potential is set as the reference potential of the differential amplifier DAMP2 in response to the fall of the timing signal AMPRST.
  • the clip circuit CP1 clips the potential of each vertical signal line VLINE (j) to the first clip level VCL1 at the timing of determining the signal acquisition reference potential of the column amplifier SGA.
  • the clip voltage Vclip supplied to the clip circuit CP1 is set in advance to a voltage value obtained by adding the threshold voltage Vt of the transistor TR21 to the first clip level VCL1.
  • the reference potential of the differential amplifier DAMP2 can be set to the first clip level VCL1.
  • clip voltage Vclip may be generated in the image sensor ISEN or supplied from the outside of the image sensor ISEN.
  • the timing signal SEL (1) corresponding to the row to be read (for example, the first row) is set to the high level, and the FD portion and the vertical signal line of the pixel P in the selected row Connect to VLINE.
  • a pixel signal corresponding to the charge transferred to the FD portion of each pixel P in the period T3 is read to the vertical signal line VLINE.
  • the pixel signal is sampled by the column amplifier SGA in accordance with the change in the timing signal SIGNAL-SW.
  • the charge accumulated in the FD portion of the pixel P in the selected row is reset in accordance with the timing signal FDRST (1) corresponding to the row (for example, the first row) in which the reading of the pixel signal is completed as described above. Is done.
  • a noise signal indicating the noise component of each pixel P is read out to the vertical signal line VLINE. Note that this noise signal is sampled by the column amplifier SGA in accordance with a change in the timing signal NOISE-SW.
  • the noise signal is sequentially transferred to the horizontal output circuit HSR in accordance with the timing signal CAP-SW from the horizontal output circuit HSR together with the sampling result of the pixel signal described above.
  • the pixel signal corresponding to the charge is transferred to the column amplification unit SGA via the vertical signal line VLINE.
  • the clipping operation by the clipping circuit CP1 is driven at a timing for determining the reference potential.
  • the potential of the vertical signal line VLINE is set to a predetermined potential. Therefore, the column amplification unit SGA can sample the pixel signal with the predetermined potential as a reference.
  • the timing signal SEL corresponding to the row to be read is maintained at a high level. Has been.
  • the selection transistor TR13 shown in FIG. 2 described above is in an on state, and therefore the level change of the FD portion due to dark current or the like is caused by the vertical signal line via the transistors TR12 and TR13. Is transmitted to VLINE.
  • the potential of the vertical signal line VLINE gradually decreases due to a dark current in the FD portion of the pixel P belonging to the row to be read connected to the vertical signal line VLINE.
  • the timing signal CLIP-SW is set to the high level to drive the clip circuit CP1, and the potential of the vertical signal line VLINE is restored to the first clip level VCL1.
  • the timing signal SEL (4) corresponding to the next readout target row (for example, the fourth row) is at a high level even when thinning readout is performed.
  • the timing signal CLIP-SW becomes high level.
  • the clipping circuit CP1 can recover the potential of the vertical signal line VLINE before the pixel P belonging to the next row to be read is connected to the vertical signal line VLINE. Therefore, in this embodiment, the reference potential of the differential amplifier DAMP2 of the column amplifier SGA can be set based on the potential of the vertical signal line VLINE.
  • the clip circuit CP1 by operating the clip circuit CP1, the potential of the vertical signal line VLINE can be raised to a predetermined potential (for example, the first clip level VCL1). For this reason, in this embodiment, an appropriate reference potential can be reliably set in the column amplification unit SGA. Thereby, even when a global electronic shutter is applied to a CMOS image sensor ISEN including the column amplification unit SGA, the cause of the phenomenon that the operation of the column amplification unit SGA becomes unstable can be solved. That is, in this embodiment, even when the global electronic shutter is applied, the column amplification unit SGA can be stably operated.
  • the imaging element ISEN does not wait for the timing signal SEL (1) corresponding to the row to be read (for example, the first row) to become a low level, and as shown by the thick broken line in FIG. 3, the timing signal AMPRST.
  • the timing signal CLIP-SW may be set to a high level in synchronization with the rising edge of the signal. That is, the imaging element ISEN may activate the operation of the clip circuit CP1 without waiting for the timing signal SEL (1) corresponding to the row to be read (for example, the first row) to become low level. In this case, the potential of the vertical signal line VLINE is raised to the first clip level VCL1 as shown by a thick broken line in FIG.
  • the image sensor ISEN can acquire data used for, for example, automatic exposure control and automatic focus control from a plurality of regions using the global electronic shutter.
  • FIG. 4 shows a comparative example of the operation of the image sensor ISEN.
  • FIG. 4 shows an example of the operation of the image sensor ISEN when realizing a rolling electronic shutter.
  • the timing signals TX, FDRST, and SEL are changed to the i-th timing signal TX (i), FDRST (i), and SEL (i), and the i + 1-th timing signal. It is divided into TX (i + 1), FDRST (i + 1), and SEL (i + 1).
  • the timing signal FDRST (i) is set to the high level to reset the FD unit. Is implemented.
  • the timing signal AMPRST is set to a high level, and the signal acquisition reference potential is set using the potential of the vertical signal line VLINE pulled up by this pixel reset operation (shown as VL1 in FIG. 4).
  • the timing signal NOISE-SW is set to a high level, and the column amplification unit SGA acquires a noise signal. Thereafter, the timing signals TX (i) and SIGNAL-SW are sequentially set to a high level, and the column amplification unit SGA acquires a pixel signal corresponding to the charge transferred from the PD to the FD unit.
  • the operation of reading the signal of the pixel P in the (i + 1) th row is the same as the operation of reading the signal of the pixel P in the i-th row.
  • the rolling electronic shutter is realized by performing the exposure of the pixel P and the reading of the signal for each selected row.
  • the column amplifying unit can be operated even when the clip circuit CP1 is not operated.
  • the SGA can be operated stably.
  • FIG. 5 shows another comparative example of the operation of the image sensor ISEN.
  • FIG. 5 shows an example of an operation when an attempt is made to realize a global electronic shutter in an imaging device from which the clipping circuit CP1 is omitted.
  • timing signals TX, FDRST, SEL, AMPRST, SIGNAL-SW, NOIZE-SW, and CAP-SW are the same as those in FIG.
  • the charge obtained by the PD by exposure has already been transferred to the FD section (indicated by periods T1, T2, and T3 in FIG. 5), so that the reference prior to the sampling operation
  • the pixel reset operation cannot be performed when setting the potential. Therefore, the setting of the reference potential of the column amplifier SGA is performed in a state where the potential of the vertical signal line VLINE is lowered to near the ground level (GND level) (indicated by a thick broken line arrow indicated by A1 in FIG. 5). ).
  • the pixel signal is acquired from the FD unit, and the noise signal is acquired after performing the pixel reset operation.
  • the operation of the column amplifier SGA becomes unstable.
  • the pixel signal and the noise signal that should originally be acquired based on the level VL1 corresponding to the pixel reset level are acquired as signals of opposite polarity with respect to the ground level in the first row reading.
  • the potential of the vertical signal line VLINE is once raised by the pixel reset operation performed for acquiring the noise signal in the previous row, and then the potential of the vertical signal line VLINE is caused by dark current or the like.
  • the reference potential of the column amplification unit SGA is set when the voltage gradually decreases. For this reason, as indicated by the thick broken line arrow A2 in FIG. 5, the potential VL2 between the level VL1 and the ground level described above is set as the reference potential.
  • the pixel signal is acquired as a voltage drop from the above-described reference potential VL2, while the noise signal is acquired as a voltage rise from the above-described reference potential VL2 (references A3 and A4 in FIG. 5). (Shown by a solid line arrow) also hinders normal operation of the column amplifier SGA. In particular, when row thinning is performed, since a period (period T7 in FIG. 5) in which all the pixels P are disconnected from the vertical signal line VLINE occurs, the potential of the vertical signal line VLINE is greatly reduced.
  • the clipping circuit CP1 and the vertical scanning circuit VSR1 provided in the imaging device ISEN of this embodiment the clipping circuit CP1 under the control of the vertical scanning circuit VSR1 at the timing when the reference potential is set in the column amplifier SGA.
  • the potential of the vertical signal line VLINE can be set to a predetermined potential, for example, the above-described first clip level VCL1, and this potential can be set as the reference potential of the column amplifier SGA. is there.
  • the image sensor ISEN of this embodiment applies a rolling electronic shutter to acquire a still image, and for example, uses a global electronic shutter to generate a plurality of data used for automatic exposure control and automatic focus control. Can be obtained from the area.
  • the imaging element ISEN includes the clip circuit CP1 that clips the potential of the vertical signal line VLINE to the first clip level VCL1 before the pixel signal is input from the pixel P to the vertical signal line VLINE. ing.
  • the reference potential of the differential amplifier DAMP2 can be set to the first clip level VCL1, and signal sampling when the global electronic shutter is applied can be stably realized.
  • FIG. 6 shows a schematic configuration of an image sensor ISEN in another embodiment.
  • the image sensor ISEN of this embodiment is mounted on, for example, an electronic camera.
  • the ISEN of this embodiment is provided with a vertical scanning circuit VSR2 and a clipping circuit CP2 in place of the vertical scanning circuit VSR1 and the clipping circuit CP1 shown in FIG.
  • Other configurations are the same as those of the image sensor ISEN shown in FIG.
  • the same elements as those described in the above-described embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the vertical scanning circuit VSR2 includes a rolling electronic shutter operation (for example, an operation shown in FIG. 7 described later) and a global electronic shutter operation (for example, an operation shown in FIG. The above-described operation shown in FIG. Note that which of the rolling electronic shutter operation and the global electronic shutter operation is to be performed by the image sensor ISEN may be set by the user, or may be set in advance corresponding to the shooting mode or the like.
  • the vertical scanning circuit VSR2 performs the global electronic shutter operation shown in FIG. 3 described above during moving image shooting, and performs the rolling electronic shutter operation shown in FIG. 7 described later when shooting a still image.
  • data used for automatic exposure control and automatic focus control may be acquired using a global electronic shutter or acquired using a rolling electronic shutter. Also good.
  • the clipping circuit CP2 clips the potential of the vertical signal line VLINE at the first clipping level VCL1 as shown in FIG. Further, when the vertical scanning circuit VSR2 performs the rolling electronic shutter operation, the clipping circuit CP2 clips the noise signal input to the vertical signal line VLINE at the second clipping level VCL2, as shown in FIG. In other words, the clipping voltage Vclip is supplied to the clipping circuit CP2 in the global electronic shutter operation and the rolling electronic shutter operation.
  • the configuration of the clip circuit CP2 is the same as, for example, the clip circuit CP1 shown in FIG. 2 described above.
  • FIG. 7 shows an example of the rolling electronic shutter operation of the image sensor ISEN shown in FIG.
  • FIG. 7 shows the operation of the image sensor ISEN when a noise signal and a pixel signal are read from each pixel P in the i-th row.
  • the waveform of the vertical signal line VLINE indicates the potential (voltage) of the jth column vertical signal line VLINE.
  • the vertical scanning circuit VSR2 shown in FIG. 6 controls the timing signals TX, FDRST, and SEL as shown in FIG. 7, and controls the reset transistor TR10, the transfer transistor TR11, and the selection transistor TR13 shown in FIG. To do. Further, the vertical scanning circuit VSR2 controls the timing signals CLIP-SW, AMPRST, NOISE-SW, and SIGNAL-SW as shown in FIG. 7, and controls the transistors TR22, TR31, TR32, and TR33 shown in FIG. Note that the timing signals CLIP-SW, AMPRST, NOISE-SW, and SIGNAL-SW may be supplied from outside the imaging element ISEN (for example, a timing generator TG shown in FIG. 8 described later).
  • the timing signal FDRST (i) is maintained at a high level, and the reset transistor TR10 is turned on. That is, in a period when the pixel P in the i-th row is not selected, the pixel P in the i-th row maintains a state in which the charge in the FD portion is reset.
  • the timing signals SEL (i) and AMPRST change from a low level to a high level (FIG. 7A), and the transistors TR13 and TR31 are turned on.
  • the selection transistor TR13 is turned on, a signal is output from the amplification transistor TR12 to the vertical signal line VLINE.
  • the transistor TR31 is turned on, the minus terminal (input terminal) and the output terminal of the differential amplifier DAMP2 are set to substantially the same voltage as the reference voltage Vref. As a result, the amplifier reset described with reference to FIG. 2 is started.
  • the timing signal CLIP-SW changes from the low level to the high level (FIG. 7B), and the transistor TR22 is turned on.
  • the clipping circuit CP2 operates and clips the potential of the vertical signal line VLINE at the second clipping level VCL2.
  • the vertical signal line VLINE is output from the amplification transistor TR12. Maintain signal potential.
  • the timing signal FDRST (i) changes from the high level to the low level (FIG. 7C), and the reset transistor TR10 is turned off.
  • a noise signal including a noise component obtained when the FD unit is reset is input to the vertical signal line VLINE.
  • the noise level NL1 in the figure indicates the level during normal operation of the noise signal input to the vertical signal line VLINE (j). Note that the example in FIG. 7 shows a case where the charge of the PD leaks to the FD portion due to photographing a high-luminance subject. For this reason, the potential of the vertical signal line VLINE (j) gradually decreases from the noise level NL1 over time.
  • the timing signal AMPRST changes from the high level to the low level (FIG. 7 (d)), and the transistor TR31 is turned off. Thereby, the amplifier reset explained in FIG. 2 is completed. Therefore, the potential of the vertical signal line VLINE at this time is held as the reference potential in the capacitor C1 of the column amplification unit SGA.
  • the timing signal NOISE-SW is maintained at a high level for a certain period (FIG. 7 (e)), and the transistor TR32 is turned on for a certain period.
  • the noise signal of the pixel P in the i-th row is held in the capacitor C3 of the column amplifier SGA. Note that when the potential of the vertical signal line VLINE (j) decreases from the noise level NL1 to the second clip level VCL2, the potential of the vertical signal line VLINE (j) is maintained at the second clip level VCL2 by the clipping operation of the clip circuit CP2.
  • the differential amplifier DAMP2 of the column amplifier SGA (j) inverts and amplifies the signal of the second clip level VCL2 based on the reference potential. That is, the capacitor C3 of the column amplifier SGA (j) holds a signal obtained by inverting and amplifying the signal of the second clip level VCL2 as a noise signal.
  • the timing signal NOISE-SW changes from the high level to the low level
  • the timing signal CLIP-SW changes from the high level to the low level (FIG. 7 (f))
  • the transistor TR22 is turned off.
  • the amplification transistor TR12 can output a pixel signal corresponding to the charge transferred to the FD portion to the vertical signal line VLINE when the transfer transistor TR11 is turned on.
  • the timing signal NOISE-SW changes from the high level to the low level
  • the timing signal TX (i) is maintained at the high level for a certain period (FIG. 7 (g)), and the transfer transistor TR11 is turned on for the certain period.
  • the charge generated by the PD is transferred to the FD section via the transfer transistor TR11.
  • a voltage (pixel signal) corresponding to the charge in the FD portion is output from the amplification transistor TR12 to the vertical signal line VLINE via the selection transistor TR13.
  • the vertical scanning circuit VSR2 controls the pixel array ARY to output the pixel signal to the vertical signal line VLINE after outputting the noise signal to the vertical signal line VLINE.
  • a voltage difference VDIF VDIF1, VDIF2, VDIF3 in the figure indicates a voltage difference between the noise signal and the pixel signal.
  • the timing signal SIGNAL-SW is maintained at the high level for a certain period (FIG. 7 (h)), and the transistor TR33 is turned on for a certain period.
  • the pixel signal of the pixel P in the i-th row is held in the capacitor C4 of the column amplifier SGA.
  • the differential amplifier DAMP2 of the column amplifier SGA (j) inverts and amplifies the pixel signal having the signal level SL1 based on the reference potential. That is, the pixel signal held in the capacitor C4 is a signal that is inverted and amplified by the differential amplifier DAMP2.
  • the timing signal CAP-SW sequentially changes to a high level.
  • the horizontal output circuit HSR changes the other timing signal CAP-SW to a low level.
  • the timing signals TX, FDRST, and SEL other than the timing signals TX (i), FDRST (i), and SEL (i) are low level, high level, and low level. Each level is maintained.
  • the operation of reading the signal of the pixel P in the next row (i + 1 row) is the same as the operation of reading the signal of the pixel P in the i row. In this way, the rolling electronic shutter is realized by performing the exposure of the pixel P and the reading of the signal for each selected row.
  • the noise signal input to the vertical signal line VLINE (j) is clipped at the second clip level VCL2 even when the charge of the PD leaks to the FD portion, the noise signal and the pixel
  • the voltage difference VDIF2 from the signal can be made equal to or higher than the predetermined voltage VSAT.
  • the captured image becomes white when the voltage difference VDIF is equal to or higher than the voltage VSAT, and becomes a color corresponding to the magnitude of the voltage difference VDIF when the voltage difference VDIF is equal to or lower than the voltage VSAT. Therefore, in this embodiment, it is possible to prevent the subject image from becoming black even when a high-luminance subject is photographed.
  • the amount of incident light is large, so that the charge generated by the PD leaks to the FD section, and the noise signal level approaches the pixel signal level. For this reason, the voltage difference VDIF between the noise signal and the pixel signal becomes small, and the luminance indicated by the pixel data (voltage difference VDIF) becomes relatively low.
  • the brightness indicated by the pixel data (voltage difference VDIF) of the sun image becomes extremely low, and the sun image becomes black. This phenomenon is called, for example, the black sun.
  • the clipping circuit CP2 when the charge of PD leaks to the FD portion, the potential of the vertical signal line VLINE (j) is the second potential as shown by a thick broken line in FIG. It becomes lower than the clip level VCL2. In this case, since the voltage difference VDIF3 between the noise signal and the pixel signal is lower than the voltage VSAT, the black sun is generated.
  • the clipping circuit CP2 clips the noise signal input to the vertical signal line VLINE (j) at the second clip level VCL2, thus preventing the generation of the black sun. it can.
  • the charge of the PD does not leak to the FD portion, so that the potential of the vertical signal line VLINE (j) is the noise signal until the pixel signal is output to the vertical signal line VLINE (j).
  • the noise level NL1 is maintained.
  • the voltage difference VDIF1 between the noise signal and the pixel signal is equal to or higher than the voltage VSAT, the black sun does not occur.
  • the second clip level VCL2 is set so that the voltage difference VDIF when the high brightness subject is photographed is equal to or higher than the voltage VSAT when the noise level is NL1 or lower.
  • the clip voltage Vclip supplied to the clip circuit CP2 is set to a voltage value obtained by adding the threshold voltage Vt of the transistor TR21 to the second clip level VCL2.
  • FIG. 8 shows an example of an image pickup apparatus configured using the image pickup element ISEN shown in FIG.
  • the imaging apparatus of this embodiment is an electronic camera, for example, and has a global shutter mode and a rolling shutter mode.
  • the imaging apparatus includes an imaging element ISEN, a photographing lens LENS, a central processing unit CPU, a timing generator TG, a memory MEM, a storage medium interface MIF, a liquid crystal display LCD, and an operation unit UI.
  • the image sensor ISEN is the image sensor ISEN shown in FIG. Note that the imaging apparatus may be configured to include the imaging element ISEN illustrated in FIG. 1 instead of the imaging element ISEN illustrated in FIG. 6.
  • the photographing lens LENS forms an image of the subject on the light receiving surface of the image sensor ISEN.
  • the imaging apparatus may include a zoom lens, a focus lens, and the like in addition to the photographing lens LENS.
  • the CPU controls the operation of the imaging apparatus based on a program (not shown). For example, the CPU performs automatic exposure control, automatic focus control, control of the image sensor ISEN, control of the timing generator TG, recording of image data, and the like.
  • the CPU supplies a mode control signal MSIG indicating either the global shutter mode or the rolling shutter mode to the timing generator TG.
  • the CPU may supply the mode control signal MSIG to the timing generator TG and the imaging element ISEN.
  • the configuration and control of the image sensor ISEN vertical scanning circuit VSR2, clip circuit CP2, etc. that can be switched between the rolling electronic shutter operation and the global electronic shutter operation can be simplified.
  • the timing generator TG is controlled by the CPU and supplies the drive signal DSIG to the image sensor ISEN.
  • the timing generator TG supplies the drive signal DSIG of the vertical scanning circuit VSR2 and the horizontal output circuit HSR shown in FIG. 6 described above to the image sensor ISEN.
  • the timing generator TG supplies the image sensor ISEN with a drive signal DSIG for causing the image sensor ISEN to perform the operation shown in FIG. Further, for example, when the mode control signal MSIG indicates the rolling shutter mode, the timing generator TG supplies the image sensor ISEN with a drive signal DSIG for causing the image sensor ISEN to perform the operation illustrated in FIG. As a result, the imaging apparatus can switch the operation of the imaging element ISEN between a rolling electronic shutter operation and a global electronic shutter operation.
  • the timing generator TG when the vertical scanning circuit VSR2 does not generate the timing signals CLIP-SW, NOISE-SW, SIGNAL-SW, and AMPRST, the timing generator TG generates the timing signals CLIP-SW, NOISE-SW, SIGNAL-SW, and AMPRST. , And supplied to the image sensor ISEN. Further, the timing generator TG may be provided in the CPU or in the imaging element ISEN.
  • the memory MEM is a built-in memory formed by a non-volatile memory such as a flash memory, for example, and stores a program for controlling the operation of the imaging apparatus. Note that the memory MEM may store image data of captured images.
  • the storage medium interface MIF is an interface between a storage medium for storing image data of a photographed image and the like and an imaging device, and is a slot or the like into which the storage medium is inserted.
  • the operation unit UI includes a release button and other various switches, and is operated by the user to operate the imaging apparatus. For example, when the shutter mode is set by the user, the user operates the operation unit UI to set the shutter mode to one of the global shutter mode and the rolling shutter mode.
  • the imaging device ISEN of this embodiment has a clip circuit CP2 that clips a noise signal input to the vertical signal line VLINE at the second clip level VCL2 when the vertical scanning circuit VSR2 performs a rolling electronic shutter operation. is doing. Thereby, in this embodiment, it is possible to prevent the subject image from becoming black when a high-luminance subject is photographed. In particular, in this embodiment, generation of the black sun can be prevented.
  • the clip circuit CP1 includes the transistors TR21 and TR22 has been described.
  • the present invention is not limited to such an embodiment.
  • the clip circuit CP3 may be configured by omitting the transistor TR22 from the configuration shown in FIG.
  • the clip voltage generation unit VGEN shown in FIG. 9 gives the clip voltage Vclip to the transistor TR21 during the period when the timing signal CLIP-SW shown in FIG. 3 and FIG.
  • the voltage generation unit VGEN supplies the clip voltage Vclip to the transistor TR21 in synchronization with the timing signal AMPRST.
  • the clip voltage generation unit VGEN may be provided in the image sensor ISEN or may be provided outside the image sensor ISEN (for example, in the timing generator TG shown in FIG. 8 described above). Also in this case, the same effect as the above-described embodiment can be obtained.
  • the imaging element ISEN may include a column amplification unit that holds only a pixel signal of a noise signal and a pixel signal, instead of the column amplification unit SGA illustrated in FIGS. 1 and 6 described above.
  • the noise signal is output from the vertical signal line VLINE without going through the column amplifier. Also in this case, the same effect as the above-described embodiment can be obtained.
  • the imaging element ISEN illustrated in FIG. 6 may perform the rolling electronic shutter operation illustrated in FIG.
  • the timing signal CLIP-SW is controlled to be maintained at a high level until the noise signal is held in the capacitor C3 of the column amplification unit SGA.
  • the timing signal CLIP-SW changes from a low level to a high level before the timing signal AMPRST changes from a high level to a low level, and after the timing signal NOISE-SW changes from a high level to a low level, Return to level.
  • the same effect as that of the embodiment described with reference to FIGS. 6 to 8 can be obtained.
  • the image sensor ISEN illustrated in FIG. 1 may perform an operation in which the control of the timing signal CLIP-SW is omitted from the rolling electronic shutter operation illustrated in FIG. Also in this case, the same effect as the embodiment described with reference to FIGS. 1 to 5 can be obtained.
  • the present invention can be used for an image sensor and an imaging apparatus.

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Abstract

　撮像素子は、画素が２次元行列状に配置された画素アレイと、サンプリング部と、シャッター制御部と、クリップ回路とを有している。垂直信号線は、列方向に配置される複数の画素と接続され、画素信号が画素から入力される。サンプリング部は、垂直信号線に接続され、垂直信号線に出力された画素信号が入力される。シャッター制御部は、画素アレイをグローバルシャッター動作させる。クリップ回路は、サンプリング部の入力側に設けられ、シャッター制御部がグローバルシャッター動作を実施する場合、画素信号が画素から垂直信号線に入力される前に、垂直信号線の電位を第１クリップレベルにクリップする。この結果、画素からの読み出し動作の制御によってグローバル電子シャッターを実現した場合にも、サンプリング部を安定的に動作させることができる。

Description

撮像素子および撮像装置
　本発明は、撮像素子および撮像装置に関する。
　近年、ＣＭＯＳ型の撮像装置を用いたビデオカメラや電子カメラが広く一般に普及している。ＣＭＯＳ型の撮像装置は、複数の画素が二次元アレイ状に配置され、各画素から出力信号を読み出すための垂直信号線、サンプリング部、垂直走査回路および水平出力回路を有している。
　各画素は、受ける光を電気信号である電荷に変換する光電変換部と、光電変換部に蓄積された電荷を蓄えるＦＤ（フローティングディフュージョン）部と、ＦＤ部に蓄えられた電荷に基づく出力信号を生成する画素アンプとを有している。各画素のアドレスを指定するスイッチで画素が選択されると、出力信号は、定電流源によって垂直信号線に読み出される。
　なお、各画素のアドレスを指定するスイッチで画素が選択されたときに、画素アンプと、垂直信号線に接続された定電流源とにより、ソースフォロア回路が構成される。
　例えば、ＣＭＯＳ型の撮像装置は、一行分の各画素から同時に各垂直信号線に出力信号を読み出し、各垂直信号線に読み出した出力信号を、水平出力回路を用いて撮像素子から出力する。
　一般に、ＣＭＯＳ型の撮像装置では、光電変換部に蓄積された電荷をＦＤ部に選択行毎に順次転送するローリング電子シャッターが用いられる場合が多い。
　なお、ＣＭＯＳ型の撮像装置についても、全ての画素の光電変換部に蓄積された電荷を同時にＦＤ部に転送することにより、個々の行に属する画素間での露光タイミングのずれをなくしたグローバル電子シャッターを実現する構成が提案されている（例えば、特許文献１）。
特開２００７－７４４３５号公報
　ところで、静止画像の取得のためにはローリング電子シャッターを適用しつつ、例えば、自動露出制御や自動焦点制御に用いるデータを、グローバル電子シャッターを利用して複数の領域から取得する場合がある。このような撮像装置では、ローリング電子シャッターに適合するサンプリング部や水平出力回路などを利用して、グローバル電子シャッターの実現が図られる。
　ここで、例えば、サンプリング部は、カラムアンプ（差動増幅器）を含んで構成される。例えば、ローリング電子シャッターを適用した場合には、ノイズ信号は、読出対象の行に属する各画素のＦＤ部の電荷がリセットされた後、画素から垂直信号線に読み出され、カラムアンプに入力される。カラムアンプは、ノイズ信号の入力を受け、リセット動作を行い、ノイズ信号が読み出された垂直信号線の電位を、カラムアンプの基準電位に設定する。その後、光電変換部に蓄えられた電荷がシグナル信号として読み出される。
　しかしながら、グローバル電子シャッターを適用した場合には、撮像装置は、全画素について同時にＦＤ部の電荷を一旦リセットした後に、全画素を同一期間だけ露光し、光電変換部に電荷を蓄積する。そして、撮像装置は、光電変換部に蓄積された電荷をＦＤ部に全画素について同時に転送した後、各行に属する画素のＦＤ部に保持されたシグナル信号の読み出しに先立って、上述したカラムアンプのリセット操作を行う。このため、カラムアンプの基準電位として適切な電位を設定できない場合があり、その場合には、カラムアンプの動作が不安定になってしまう。
　また、動画撮影にローリング電子シャッターを適用した場合、個々の行に属する画素間での露光タイミングにずれが発生するため、画質が低下するおそれがある。
　本発明の目的は、画素からの読み出し動作の制御によってグローバル電子シャッターを実現した場合にも、サンプリング部を安定的に動作させることである。また、本発明の目的は、ローリング電子シャッターの適用を前提としたサンプリング部を有するＣＭＯＳ型の撮像素子において、グローバル電子シャッターを適用した際の信号サンプリングを安定的に実現することである。
　撮像素子は、画素が２次元行列状に配置された画素アレイと、サンプリング部と、シャッター制御部と、クリップ回路とを有している。画素は、入射光により電荷を生成し蓄積する光電変換部と、光電変換部から転送される電荷を電圧に変換する電荷電圧変換部とを有している。
　垂直信号線は、列方向に配置される複数の画素と接続され、光電変換部で生成された電荷に応じた信号成分と、電荷電圧変換部をリセットしたときに得られるノイズ成分とを含む画素信号が、画素から入力される。サンプリング部は、垂直信号線に接続され、垂直信号線に出力された画素信号が入力される。
　シャッター制御部は、複数の行における画素の光電変換部に蓄積された電荷をそれぞれの電荷電圧変換部に同時に転送し、選択行毎に画素信号を画素から垂直信号線に出力するよう画素アレイをグローバルシャッター動作させる。
　クリップ回路は、サンプリング部の入力側に設けられ、シャッター制御部がグローバルシャッター動作を実施する場合、画素信号が画素から垂直信号線に入力される前に、垂直信号線の電位を第１クリップレベルにクリップする。
　本発明によれば、画素からの読み出し動作の制御によってグローバル電子シャッターを実現した場合にも、サンプリング部を安定的に動作させることができる。
一実施形態における撮像素子の概略構成を示す図である。 図１に示した撮像素子の詳細構成例を示す図である。 図１に示した撮像素子の動作の一例を示す図である。 撮像素子の動作の比較例を示す図である。 撮像素子の動作の別の比較例を示す図である。 別の実施形態における撮像素子の概略構成を示す図である。 図６に示した撮像素子のローリング電子シャッター動作の一例を示す図である。 図６に示した撮像素子を用いて構成された撮像装置の一例を示す図である。 図１に示したクリップ回路の別構成例を示す図である。
　以下、本発明の実施形態を図面を用いて説明する。
　図１は、本発明の一実施形態を示している。この実施形態の撮像素子ＩＳＥＮは、例えば、電子カメラに搭載される。
　撮像素子ＩＳＥＮは、Ｎ×Ｍ個の画素Ｐ（ｉ、ｊ）（ｉ＝１～Ｎ、ｊ＝１～Ｍ）と、Ｍ個の垂直信号線ＶＬＩＮＥ（ｊ）と、Ｍ個の定電流源ＰＷ（ｊ）と、Ｍ個のクリップ回路ＣＰ１（ｊ）と、Ｍ個のカラム増幅部ＳＧＡ（ｊ）と、垂直走査回路ＶＳＲ１と、水平出力回路ＨＳＲとを有している。
　例えば、Ｎ×Ｍ個の画素Ｐ（ｉ、ｊ）は、２次元行列状に配置され、画素アレイＡＲＹを構成する。なお、垂直信号線ＶＬＩＮＥ（ｊ）、定電流源ＰＷ（ｊ）、クリップ回路ＣＰ１（ｊ）およびカラム増幅部ＳＧＡ（ｊ）は、画素Ｐ（ｉ、ｊ）の列に対応して設けられる。
　各画素Ｐ（ｉ、ｊ）の出力信号は、それぞれの列に対応する垂直信号線ＶＬＩＮＥ（ｊ）に読み出される。また、各列の垂直信号線ＶＬＩＮＥ（ｊ）に接続された定電流源ＰＷ（ｊ）は、各画素Ｐ（ｉ、ｊ）のソースフォロワ型の画素アンプ（図示せず）に読出電流を供給している。
　垂直走査回路ＶＳＲ１は、選択された行の画素Ｐ（ｉ、ｊ）の信号を垂直信号線ＶＬＩＮＥ（ｊ）に読み出すために、各種のタイミング信号ＳＥＬ（ｉ）、ＦＤＲＳＴ（ｉ）、ＴＸ（ｉ）を出力する。
　さらに、この実施形態では、垂直走査回路ＶＳＲ１は、タイミング信号ＣＬＩＰ－ＳＷ、ＮＯＩＳＥ－ＳＷ、ＳＩＧＮＡＬ－ＳＷ、ＡＭＰＲＳＴを出力する。なお、タイミング信号ＣＬＩＰ－ＳＷ、ＮＯＩＳＥ－ＳＷ、ＳＩＧＮＡＬ－ＳＷ、ＡＭＰＲＳＴは、撮像素子ＩＳＥＮの外部（例えば、後述する図８に示すタイミングジェネレータＴＧ）から供給されてもよい。
　各垂直信号線ＶＬＩＮＥ（ｊ）に読み出された信号は、対応するカラム増幅部ＳＧＡ（ｊ）によってサンプリングされる。
　水平出力回路ＨＳＲは、タイミング信号ＣＡＰ－ＳＷ（ｊ）を用いて、カラム増幅部ＳＧＡ（ｊ）に保持されている信号を、差動増幅器ＤＡＭＰ１に順次出力する。これにより、選択された行の画素Ｐ（ｉ、ｊ）の信号が行単位で出力される。差動増幅器ＤＡＭＰ１は、２つの入力信号の差分に対応する信号Ｖｏを出力する。なお、撮像素子ＩＳＥＮは、差動増幅器ＤＡＭＰ１が省かれて構成されてもよい。
　図２は、図１に示した撮像素子の詳細構成例を示している。各画素Ｐ（ｉ、ｊ）は、フォトダイオードＰＤ、リセットトランジスタＴＲ１０、転送トランジスタＴＲ１１、増幅トランジスタＴＲ１２、選択トランジスタＴＲ１３およびフローティングディフュージョン部ＦＤを有している。以下、フローティングディフュージョン部ＦＤをＦＤ部とも称し、フォトダイオードＰＤをＰＤとも称する。
　各画素Ｐ（ｉ、ｊ）では、ＰＤの光電変換作用によって得られた電荷は、転送トランジスタＴＲ１１を介してＦＤ部に転送されて保持される。このようにしてＦＤ部に保持された信号は、選択トランジスタＴＲ１３がタイミング信号ＳＥＬ（ｉ）に応じてオンとなったときに、増幅トランジスタＴＲ１２による増幅を経て垂直信号線ＶＬＩＮＥ（ｊ）に出力される。
　例えば、ＦＤ部は、ＰＤから転送された電荷を容量に蓄積することにより電圧に変換し、変換した電圧（ＦＤ部の容量の電圧）を、増幅トランジスタＴＲ１２のゲートに入力する。そして、選択トランジスタＴＲ１３がオン状態となっている期間では、増幅トランジスタＴＲ１２と、選択トランジスタＴＲ１３と、垂直信号線ＶＬＩＮＥ（ｊ）に接続された定電流源ＰＷ（ｊ）とにより、ソースフォロア回路が構成される。これにより、タイミング信号ＳＥＬ（ｉ）により選択された画素Ｐの信号は、垂直信号線ＶＬＩＮＥ（ｊ）に伝達される。
　また、タイミング信号ＦＤＲＳＴ（ｉ）、ＴＸ（ｉ）をともに高レベルとして、リセットトランジスタＴＲ１０および転送トランジスタＴＲ１１をオン状態とすることで、ＦＤ部およびＰＤの電荷蓄積をリセットする画素リセットが行われる。
　クリップ回路ＣＰ１（ｊ）は、電源線ＶＤＤと垂直信号線ＶＬＩＮＥ（ｊ）との間に直列に接続されたトランジスタＴＲ２１、ＴＲ２２を有している。クリップ回路ＣＰ１（ｊ）は、トランジスタＴＲ２２がオン状態となっている期間に、所定のクリップ電圧ＶｃｌｉｐからトランジスタＴＲ２１の閾値電圧（後述する図３に示すＶｔ）分だけ降下した電位に垂直信号線ＶＬＩＮＥ（ｊ）の電位をクリップする機能を持っている。例えば、トランジスタＴＲ２２は、垂直走査回路ＶＳＲ１からのタイミング信号ＣＬＩＰ－ＳＷが高レベルのときにオンする。
　カラム増幅部ＳＧＡ（ｊ）は、差動増幅器ＤＡＭＰ２、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、トランジスタＴＲ３１、ＴＲ３２、ＴＲ３３、ＴＲ３４、ＴＲ３５を有している。差動増幅器ＤＡＭＰ２のマイナス端子は、コンデンサＣ１を介して垂直信号線ＶＬＩＮＥ（ｊ）に接続され、プラス端子には参照電圧Ｖｒｅｆが与えられている。この差動増幅器ＤＡＭＰ２では、トランジスタＴＲ３１がオン状態となっている期間の垂直信号線ＶＬＩＮＥ（ｊ）の電位が、コンデンサＣ１によってサンプルホールドされ、基準電位として設定される。例えば、トランジスタＴＲ３１は、垂直走査回路ＶＳＲ１からのタイミング信号ＡＭＰＲＳＴが高レベルのときにオンする。
　すなわち、タイミング信号ＡＭＰＲＳＴを高レベルとして、トランジスタＴＲ３１をオン状態とすることで、差動増幅器ＤＡＭＰ２とコンデンサＣ１、Ｃ２とを有する増幅部の増幅動作についての基準電位を設定するアンプリセットが行われる。したがって、差動増幅器ＤＡＭＰ２は、トランジスタＴＲ３１がオン状態となっている期間の垂直信号線ＶＬＩＮＥ（ｊ）の電位（基準電位）に対する変動分を反転増幅する。なお、アンプリセットにより設定された基準電位は、上述したように、コンデンサＣ１に保持される。
　例えば、差動増幅器ＤＡＭＰ２は、垂直信号線ＶＬＩＮＥ（ｊ）に出力されたノイズ信号を、アンプリセットにより設定された基準電位に基づいて、反転増幅する。そして、反転増幅されたノイズ信号は、トランジスタＴＲ３２を介してコンデンサＣ３に保持される。例えば、トランジスタＴＲ３２は、ノイズ信号に対応するタイミング信号ＮＯＩＳＥ－ＳＷが高レベルのときにオンする。
　また、差動増幅器ＤＡＭＰ２は、垂直信号線ＶＬＩＮＥ（ｊ）に出力された画素信号を、アンプリセットにより設定された基準電位に基づいて、反転増幅する。そして、反転増幅された画素信号は、トランジスタＴＲ３３を介してコンデンサＣ４に保持される。例えば、トランジスタＴＲ３３は、画素信号に対応するタイミング信号ＳＩＧＮＡＬ－ＳＷが高レベルのときにオンする。
　ここで、ノイズ信号は、ＦＤ部をリセットしたときに得られるノイズ成分を含む信号であり、画素信号は、ＰＤで生成された電荷に応じた信号成分と、ＦＤ部をリセットしたときに得られるノイズ成分とを含む信号である。
　これらのコンデンサＣ４、Ｃ３に保持された信号は、水平出力回路ＨＳＲからのタイミング信号ＣＡＰ－ＳＷ（ｊ）（読み出し信号ＣＡＰ－ＳＷ（ｊ））の入力に応じて、トランジスタＴＲ３５、ＴＲ３４を介して水平出力回路ＨＳＲに渡される。
　このように構成された撮像素子ＩＳＥＮにおいて、グローバル電子シャッターは、例えば、以下に述べるように、各種のタイミング信号ＳＥＬ（ｉ）、ＦＤＲＳＴ（ｉ）、ＴＸ（ｉ）を制御することで実現される。なお、以下の説明では、各行あるいは各列の構成要素又はタイミング信号を区別しない場合は、垂直信号線ＶＬＩＮＥ、タイミング信号ＴＸのように、行あるいは列を示す添え字を省略する。
　図３は、図１に示した撮像素子ＩＳＥＮの動作の一例を示している。
　まず、読み出し対象の行を指定するタイミング信号ＳＥＬ（ｉ）が全ての行について低レベル状態に保たれた上で、全ての行に対応するタイミング信号ＦＤＲＳＴ（図３において、ＦＤＲＳＴ（１－Ｎ）として示す）、ＴＸが高レベルにされる（図３の期間Ｔ１）。これにより、期間Ｔ１において、全画素Ｐに画素リセットが実施される。
　次いで、所定の露光時間Ｔ２の経過後に、全ての行に対応するタイミング信号ＴＸが高レベルにされ、期間Ｔ３において、すべての画素Ｐが、フォトダイオードＰＤによって得られた電荷を対応するＦＤ部に転送する。これにより、全画素Ｐで同時に光電変換結果の保持が実現される。
　このようにして、全画素Ｐで同時に保持された画素信号を、垂直信号線ＶＬＩＮＥ（ｊ）を介して行毎に読み出すことにより、グローバル電子シャッターが実現される。
　そして、グローバル電子シャッター動作では、垂直走査回路ＶＳＲ１は、画素信号を垂直信号線ＶＬＩＮＥに出力させた後に、ノイズ信号を垂直信号線ＶＬＩＮＥに出力させるよう画素アレイＡＲＹを制御する。
　以下、タイミング信号ＣＬＩＰ－ＳＷによってクリップ回路ＣＰ１（ｊ）の動作を制御することにより、各垂直信号線ＶＬＩＮＥ（ｊ）に対応するカラム増幅部ＳＡＧ（ｊ）の動作の安定化を図る方法について説明する。なお、タイミング信号ＣＬＩＰ－ＳＷは、クリップ回路ＣＰ１によるクリップ動作を駆動するための信号であり、例えば、垂直走査回路ＶＳＲ１により生成される。
　上述したようにして、グローバル電子シャッターの実現のために全画素Ｐで同時にＰＤからＦＤ部への転送を実行した後に、静定時間Ｔ４を設けて各信号線の状態が安定してから信号の読み出しを行う場合について説明する。
　各行の信号の読み出し動作に先立って行われるカラム増幅部ＳＧＡの基準電位設定（図３の期間Ｔ５）に同期して、垂直走査回路ＶＳＲ１は、タイミング信号ＣＬＩＰ－ＳＷを高レベルにする。タイミング信号ＣＬＩＰ－ＳＷは、例えば、タイミング信号ＡＭＰＲＳＴと同期して高レベルに変化し、タイミング信号ＡＭＰＲＳＴの立下りまで高レベル状態を維持した後に、低レベル状態に変化するように生成されればよい。
　クリップ回路ＣＰ１は、このようなタイミング信号ＣＬＩＰ－ＳＷに応じて動作する。これにより、各垂直信号線ＶＬＩＮＥ（ｊ）の電位は、カラム増幅部ＳＧＡの基準電位設定期間Ｔ５に接地レベル（ＧＮＤレベル）から第１クリップレベルＶＣＬ１まで上昇する。そして、タイミング信号ＡＭＰＲＳＴの立下りに応じて、この上昇した電位が差動増幅器ＤＡＭＰ２の基準電位として設定される。
　すなわち、クリップ回路ＣＰ１は、カラム増幅部ＳＧＡの信号取得の基準電位を決定するタイミングで、各垂直信号線ＶＬＩＮＥ（ｊ）の電位を第１クリップレベルＶＣＬ１にクリップする。
　この場合、例えば、クリップ回路ＣＰ１に供給されるクリップ電圧Ｖｃｌｉｐは、第１クリップレベルＶＣＬ１にトランジスタＴＲ２１の閾値電圧Ｖｔを加算した電圧値に、予め設定されている。これにより、この実施形態では、差動増幅器ＤＡＭＰ２の基準電位を第１クリップレベルＶＣＬ１に設定することができる。
　なお、クリップ電圧Ｖｃｌｉｐは、撮像素子ＩＳＥＮ内で生成されてもよいし、撮像素子ＩＳＥＮの外部から供給されてもよい。
　このようにして基準電位が設定された後に、読出対象となる行（例えば、第１行）に対応するタイミング信号ＳＥＬ（１）を高レベルとして、選択行の画素ＰのＦＤ部と垂直信号線ＶＬＩＮＥとを接続する。これに応じて、各画素ＰのＦＤ部に期間Ｔ３に転送された電荷に相当する画素信号が、垂直信号線ＶＬＩＮＥに読み出される。そして、タイミング信号ＳＩＧＮＡＬ－ＳＷの変化に応じて、カラム増幅部ＳＧＡにより、この画素信号のサンプリングが行われる。
　その後、上述したようにして画素信号の読み出しが完了した行（例えば、第１行）に対応するタイミング信号ＦＤＲＳＴ（１）に応じて、選択行の画素ＰのＦＤ部に蓄積された電荷がリセットされる。これにより、垂直信号線ＶＬＩＮＥに各画素Ｐのノイズ成分を示すノイズ信号が読み出される。なお、このノイズ信号は、タイミング信号ＮＯＩＳＥ－ＳＷの変化に応じて、カラム増幅部ＳＧＡによりサンプリングされる。そして、ノイズ信号は、上述した画素信号についてのサンプリング結果とともに、水平出力回路ＨＳＲからのタイミング信号ＣＡＰ－ＳＷに応じて順次に水平出力回路ＨＳＲに渡される。
　このように、この実施形態では、垂直走査回路ＶＳＲ１の制御によって、各画素ＰのＦＤ部に電荷が転送された後、この電荷に相当する画素信号が垂直信号線ＶＬＩＮＥを介してカラム増幅部ＳＧＡに読み込まれるのに先立って、基準電位を決定するタイミングで、クリップ回路ＣＰ１によるクリップ動作が駆動される。これにより、垂直信号線ＶＬＩＮＥの電位は、所定の電位に設定される。したがって、カラム増幅部ＳＧＡは、この所定の電位を基準として画素信号のサンプリングを行うことができる。
　ところで、水平出力回路ＨＳＲに渡されたサンプリング結果を出力する水平走査期間（図３の×印を付けた矩形）を含む期間Ｔ６では、読出対象の行に対応するタイミング信号ＳＥＬが高レベルに維持されている。このため、読出対象の行の画素Ｐでは、上述した図２に示した選択トランジスタＴＲ１３がオン状態であるため、暗電流などによるＦＤ部のレベル変化は、トランジスタＴＲ１２、ＴＲ１３を介して垂直信号線ＶＬＩＮＥに伝達される。
　すなわち、期間Ｔ６では、垂直信号線ＶＬＩＮＥに接続された読出対象の行に属する画素ＰのＦＤ部における暗電流などにより、垂直信号線ＶＬＩＮＥの電位は徐々に低下する。
　更に、所定の行のみを間引き読み出しする場合には、全ての行の画素Ｐが垂直信号線ＶＬＩＮＥから切り離される期間Ｔ７が発生する。このため、期間Ｔ７では、垂直信号線ＶＬＩＮＥの電位は急激に低下する。
　なお、図３の動作では、期間Ｔ７中に、タイミング信号ＣＬＩＰ－ＳＷを高レベルにしてクリップ回路ＣＰ１を駆動し、垂直信号線ＶＬＩＮＥの電位を第１クリップレベルＶＣＬ１に回復させている。
　例えば、上述した図１に示した撮像素子ＩＳＥＮは、間引き読み出しを行う場合であっても、次の読出対象の行（例えば、第４行）に対応するタイミング信号ＳＥＬ（４）が高レベルになる前に、タイミング信号ＣＬＩＰ－ＳＷを高レベルにする。これにより、クリップ回路ＣＰ１は、次の読出対象の行に属する画素Ｐが垂直信号線ＶＬＩＮＥに接続される前に、垂直信号線ＶＬＩＮＥの電位を回復させることができる。したがって、この実施形態では、カラム増幅部ＳＧＡの差動増幅器ＤＡＭＰ２の基準電位をこの垂直信号線ＶＬＩＮＥの電位に基づいて設定することができる。
　上述したように、この実施形態では、クリップ回路ＣＰ１を動作させることにより、垂直信号線ＶＬＩＮＥの電位を所定の電位（例えば、第１クリップレベルＶＣＬ１）に引き上げておくことができる。このため、この実施形態では、適正な基準電位を、カラム増幅部ＳＧＡに確実に設定できる。これにより、カラム増幅部ＳＧＡを備えたＣＭＯＳ型の撮像素子ＩＳＥＮにおいて、グローバル電子シャッターを適用した場合でも、カラム増幅部ＳＧＡの動作が不安定化する現象の原因を解消できる。すなわち、この実施形態では、グローバル電子シャッターを適用した場合でも、カラム増幅部ＳＧＡを安定的に動作させることができる。
　なお、撮像素子ＩＳＥＮは、読出対象の行（例えば、第１行）対応するタイミング信号ＳＥＬ（１）が低レベルとなるのを待たずに、図３に太い破線で示すように、タイミング信号ＡＭＰＲＳＴの立ち上がりに同期してタイミング信号ＣＬＩＰ－ＳＷを高レベルにしてもよい。すなわち、撮像素子ＩＳＥＮは、読出対象の行（例えば、第１行）対応するタイミング信号ＳＥＬ（１）が低レベルとなるのを待たずに、クリップ回路ＣＰ１の動作を起動してもよい。この場合、垂直信号線ＶＬＩＮＥの電位は、図３に太い破線で示すように、第１クリップレベルＶＣＬ１に引き上げられる。
　したがって、撮像素子ＩＳＥＮは、例えば、自動露出制御や自動焦点制御に用いるデータを、グローバル電子シャッターを利用して複数の領域から取得できる。
　図４は、撮像素子ＩＳＥＮの動作の比較例を示している。なお、図４は、ローリング電子シャッターを実現する際の撮像素子ＩＳＥＮの動作の一例を示している。また、図４では、図を見やすくするために、タイミング信号ＴＸ、ＦＤＲＳＴ、ＳＥＬを、ｉ行目のタイミング信号ＴＸ（ｉ）、ＦＤＲＳＴ（ｉ）、ＳＥＬ（ｉ）と、ｉ＋１行目のタイミング信号ＴＸ（ｉ＋１）、ＦＤＲＳＴ（ｉ＋１）、ＳＥＬ（ｉ＋１）とに分けて記載している。
　まず、ｉ行目の画素Ｐの信号を読み出す場合、画素信号およびノイズ信号がカラム増幅部ＳＧＡに取得される前に、タイミング信号ＦＤＲＳＴ（ｉ）が高レベルにされ、ＦＤ部をリセットする画素リセットが実施される。
　次に、タイミング信号ＡＭＰＲＳＴが高レベルにされ、この画素リセット操作によって引き上げられた垂直信号線ＶＬＩＮＥの電位（図４においてＶＬ１として示す）を用いて信号取得の基準電位が設定される。
　そして、タイミング信号ＮＯＩＳＥ－ＳＷが高レベルにされ、カラム増幅部ＳＧＡは、ノイズ信号を取得する。その後に、タイミング信号ＴＸ（ｉ）、ＳＩＧＮＡＬ－ＳＷが順次高レベルにされ、カラム増幅部ＳＧＡは、ＰＤからＦＤ部に転送された電荷に相当する画素信号を取得する。
　なお、ｉ＋１行目の画素Ｐの信号を読み出す動作は、ｉ行目の画素Ｐの信号を読み出す動作と同じである。このようにして、画素Ｐの露光および信号の読み出しを選択行毎に実施することにより、ローリング電子シャッターが実現される。図４に示した動作では、選択行の画素リセットが実施された後の垂直信号線ＶＬＩＮＥの電位を用いて信号取得の基準電位を設定するため、クリップ回路ＣＰ１を動作させない場合でも、カラム増幅部ＳＧＡを安定的に動作させることができる。
　しかしながら、グローバル電子シャッターを実現するための制御では、露光によってＰＤで得られた電荷が既にＦＤ部に転送されているため（上述した図３において、期間Ｔ１、Ｔ２、Ｔ３で示す）、サンプリング動作に先立つ基準電位の設定の際に、画素リセット操作を行うことはできない。したがって、クリップ回路ＣＰ１が省かれた撮像素子では、グローバル電子シャッターを実現しようとした場合に、後述する図５で説明する問題が発生する。
　図５は、撮像素子ＩＳＥＮの動作の別の比較例を示している。なお、図５は、クリップ回路ＣＰ１が省かれた撮像素子において、グローバル電子シャッターを実現しようとした場合の動作の一例を示している。
　タイミング信号ＴＸ、ＦＤＲＳＴ、ＳＥＬ、ＡＭＰＲＳＴ、ＳＩＧＮＡＬ－ＳＷ、ＮＯＩＺＥ－ＳＷ、ＣＡＰ－ＳＷの動作は、上述した図３と同じである。
　上述したように、グローバル電子シャッターの動作では、露光によってＰＤで得られた電荷が既にＦＤ部に転送されているため（図５において、期間Ｔ１、Ｔ２、Ｔ３で示す）、サンプリング動作に先立つ基準電位の設定の際に、画素リセット操作を行うことはできない。このため、カラム増幅部ＳＧＡの基準電位の設定は、垂直信号線ＶＬＩＮＥの電位が接地レベル（ＧＮＤレベル）近くまで低下した状態で行われる（図５に符号Ａ１を付した太い破線の矢印で示す）。
　このように垂直信号線ＶＬＩＮＥの電位が低下している状態でカラム増幅部ＳＧＡの基準電位を設定した後に、ＦＤ部から画素信号を取得し、画素リセット操作を行ってからノイズ信号を取得した場合、カラム増幅部ＳＧＡの動作は、不安定になる。
　なぜなら、本来、画素リセットレベルに相当するレベルＶＬ１を基準として取得されるべき画素信号およびノイズ信号が、最初の行の読み出しでは接地レベルを基準とした逆極性の信号として取得されるからである。また、次以降に読み出される行では、前の行でノイズ信号取得のために行われた画素リセット操作によって垂直信号線ＶＬＩＮＥの電位が一旦引き上げられた後に、暗電流などによって垂直信号線ＶＬＩＮＥの電位が徐々に低下したところでカラム増幅部ＳＧＡの基準電位の設定が行われる。このため、図５に符号Ａ２を付した太い破線の矢印で示すように、上述したレベルＶＬ１と接地レベルとの中間の電位ＶＬ２が基準電位として設定されてしまう。このとき、画素信号は、上述した基準電位ＶＬ２からの電圧低下分として取得され、一方、ノイズ信号は、上述した基準電位ＶＬ２からの電圧上昇分として取得されてしまう（図５に符号Ａ３、Ａ４を付した実線の矢印で示す）こともカラム増幅部ＳＧＡの正常な動作を妨げている。特に、行間引きを行う場合には、全ての画素Ｐが垂直信号線ＶＬＩＮＥから切り離される期間（図５の期間Ｔ７）が生じるので、垂直信号線ＶＬＩＮＥの電位が大きく低下してしまう。
　これに対し、この実施形態では、このようなＣＭＯＳイメージセンサにおいてグローバル電子シャッターを実現した際のカラム増幅部ＳＧＡについての問題を、上述した図１－図３で説明したように、解決することができる。
　なぜなら、この実施形態の撮像素子ＩＳＥＮに備えられたクリップ回路ＣＰ１と垂直走査回路ＶＳＲ１によれば、カラム増幅部ＳＧＡにおいて基準電位が設定されるタイミングで垂直走査回路ＶＳＲ１による制御の下でクリップ回路ＣＰ１が動作する。これにより、この実施形態では、垂直信号線ＶＬＩＮＥの電位を所定の電位、例えば、上述した第１クリップレベルＶＣＬ１に設定し、この電位をカラム増幅部ＳＧＡの基準電位として設定することができるからである。
　したがって、この実施形態の撮像素子ＩＳＥＮは、静止画像の取得のためにはローリング電子シャッターを適用しつつ、例えば、自動露出制御や自動焦点制御に用いるデータを、グローバル電子シャッターを利用して複数の領域から取得できる。
　以上、この実施形態では、撮像素子ＩＳＥＮは、画素信号が画素Ｐから垂直信号線ＶＬＩＮＥに入力される前に、垂直信号線ＶＬＩＮＥの電位を第１クリップレベルＶＣＬ１にクリップするクリップ回路ＣＰ１を有している。これにより、この実施形態では、差動増幅器ＤＡＭＰ２の基準電位を第１クリップレベルＶＣＬ１に設定することができ、グローバル電子シャッターを適用した際の信号サンプリングを安定的に実現できる。
　図６は、別の実施形態における撮像素子ＩＳＥＮの概略構成を示している。この実施形態の撮像素子ＩＳＥＮは、例えば、電子カメラに搭載される。この実施形態のＩＳＥＮは、上述した図１に示した垂直走査回路ＶＳＲ１およびクリップ回路ＣＰ１の代わりに垂直走査回路ＶＳＲ２およびクリップ回路ＣＰ２がそれぞれ設けられている。その他の構成は、図１に示した撮像素子ＩＳＥＮと同じである。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
　垂直走査回路ＶＳＲ２は、画素ＰのＰＤに蓄積された電荷をＦＤ部に選択行毎に順次転送するローリング電子シャッター動作（例えば、後述する図７に示す動作）と、グローバル電子シャッター動作（例えば、上述した図３に示した動作）とを切り換え可能に実施する。なお、ローリング電子シャッター動作およびグローバル電子シャッター動作のいずれの動作を撮像素子ＩＳＥＮに実施させるかは、ユーザにより設定されてもよいし、撮影モード等に対応して予め設定されていてもよい。
　例えば、垂直走査回路ＶＳＲ２は、動画撮影のときに、上述した図３に示したグローバル電子シャッター動作を実施し、静止画像の撮影のときに、後述する図７に示すローリング電子シャッター動作を実施する。なお、この実施形態では、静止画像を撮影する場合、自動露出制御や自動焦点制御に用いるデータは、グローバル電子シャッターを利用して取得されてもよいし、ローリング電子シャッターを利用して取得されてもよい。
　クリップ回路ＣＰ２は、垂直走査回路ＶＳＲ２がグローバル電子シャッター動作を実施する場合、上述した図３に示したように、垂直信号線ＶＬＩＮＥの電位を第１クリップレベルＶＣＬ１でクリップする。また、クリップ回路ＣＰ２は、垂直走査回路ＶＳＲ２がローリング電子シャッター動作を実施する場合、後述する図７に示すように、垂直信号線ＶＬＩＮＥに入力されたノイズ信号を第２クリップレベルＶＣＬ２でクリップする。すなわち、クリップ回路ＣＰ２には、グローバル電子シャッター動作とローリング電子シャッター動作とで異なるクリップ電圧Ｖｃｌｉｐが供給される。なお、クリップ回路ＣＰ２の構成は、例えば、上述した図２に示したクリップ回路ＣＰ１と同じである。
　図７は、図６に示した撮像素子ＩＳＥＮのローリング電子シャッター動作の一例を示している。なお、図７は、ｉ行目の各画素Ｐからノイズ信号および画素信号をそれぞれ読み出すときの撮像素子ＩＳＥＮの動作を示している。また、垂直信号線ＶＬＩＮＥの波形は、ｊ列目の垂直信号線ＶＬＩＮＥの電位（電圧）を示している。
　例えば、図６に示した垂直走査回路ＶＳＲ２は、タイミング信号ＴＸ、ＦＤＲＳＴ、ＳＥＬを図７に示すように制御し、上述した図２に示したリセットトランジスタＴＲ１０、転送トランジスタＴＲ１１、選択トランジスタＴＲ１３を制御する。さらに、垂直走査回路ＶＳＲ２は、タイミング信号ＣＬＩＰ－ＳＷ、ＡＭＰＲＳＴ、ＮＯＩＳＥ－ＳＷ、ＳＩＧＮＡＬ－ＳＷを図７に示すように制御し、図２に示したトランジスタＴＲ２２、ＴＲ３１、ＴＲ３２、ＴＲ３３を制御する。なお、タイミング信号ＣＬＩＰ－ＳＷ、ＡＭＰＲＳＴ、ＮＯＩＳＥ－ＳＷ、ＳＩＧＮＡＬ－ＳＷは、撮像素子ＩＳＥＮの外部（例えば、後述する図８に示すタイミングジェネレータＴＧ）から供給されてもよい。
　タイミング信号ＳＥＬ（ｉ）が低レベルである期間（ｉ行目の画素Ｐが選択されていない期間）では、タイミング信号ＦＤＲＳＴ（ｉ）が高レベルに維持され、リセットトランジスタＴＲ１０がオンしている。すなわち、ｉ行目の画素Ｐが選択されていない期間では、ｉ行目の画素Ｐは、ＦＤ部の電荷がリセットされた状態を維持している。
　まず、タイミング信号ＳＥＬ（ｉ）、ＡＭＰＲＳＴが低レベルから高レベルに変化し（図７（ａ））、トランジスタＴＲ１３、ＴＲ３１がオンする。選択トランジスタＴＲ１３がオンすることにより、増幅トランジスタＴＲ１２から垂直信号線ＶＬＩＮＥに信号が出力される。トランジスタＴＲ３１がオンすることにより、差動増幅器ＤＡＭＰ２のマイナス端子（入力端子）および出力端子は、参照電圧Ｖｒｅｆとほぼ同じ電圧に設定される。これにより、図２で説明したアンプリセットが開始する。
　次に、タイミング信号ＣＬＩＰ－ＳＷが低レベルから高レベルに変化し（図７（ｂ））、トランジスタＴＲ２２がオンする。これにより、クリップ回路ＣＰ２が動作し、垂直信号線ＶＬＩＮＥの電位を第２クリップレベルＶＣＬ２でクリップする。なお、この時点では、増幅トランジスタＴＲ１２から出力された信号（リセットされたＦＤ部の電圧に応じた電圧）が第２クリップレベルＶＣＬ２より高いため、垂直信号線ＶＬＩＮＥは、増幅トランジスタＴＲ１２から出力された信号の電位を維持する。
　そして、タイミング信号ＦＤＲＳＴ（ｉ）が高レベルから低レベルに変化し（図７（ｃ））、リセットトランジスタＴＲ１０がオフする。これにより、ＦＤ部をリセットしたときに得られるノイズ成分を含むノイズ信号が、垂直信号線ＶＬＩＮＥに入力される。図中のノイズレベルＮＬ１は、垂直信号線ＶＬＩＮＥ（ｊ）に入力されたノイズ信号の正常動作時のレベルを示している。なお、図７の例では、高輝度の被写体を撮影したことにより、ＰＤの電荷がＦＤ部に漏れた場合を示している。このため、垂直信号線ＶＬＩＮＥ（ｊ）の電位は、時間の経過とともに、ノイズレベルＮＬ１から徐々に低下する。
　ノイズ信号が垂直信号線ＶＬＩＮＥに入力された後に、タイミング信号ＡＭＰＲＳＴが高レベルから低レベルに変化し（図７（ｄ））、トランジスタＴＲ３１がオフする。これにより、図２で説明したアンプリセットが終了する。したがって、この時点での垂直信号線ＶＬＩＮＥの電位が、カラム増幅部ＳＧＡのコンデンサＣ１に基準電位として保持される。
　そして、タイミング信号ＮＯＩＳＥ－ＳＷが高レベルに一定期間維持され（図７（ｅ））、トランジスタＴＲ３２が一定期間オンする。これにより、ｉ行目の画素Ｐのノイズ信号がカラム増幅部ＳＧＡのコンデンサＣ３に保持される。なお、垂直信号線ＶＬＩＮＥ（ｊ）の電位は、ノイズレベルＮＬ１から第２クリップレベルＶＣＬ２まで低下したとき、クリップ回路ＣＰ２のクリップ動作により、第２クリップレベルＶＣＬ２に維持される。
　このため、カラム増幅部ＳＧＡ（ｊ）の差動増幅器ＤＡＭＰ２は、第２クリップレベルＶＣＬ２の信号を基準電位に基づいて反転増幅する。すなわち、カラム増幅部ＳＧＡ（ｊ）のコンデンサＣ３は、第２クリップレベルＶＣＬ２の信号が反転増幅された信号を、ノイズ信号として保持する。
　タイミング信号ＮＯＩＳＥ－ＳＷが高レベルから低レベルに変化した後に、タイミング信号ＣＬＩＰ－ＳＷが高レベルから低レベルに変化し（図７（ｆ））、トランジスタＴＲ２２がオフする。これにより、増幅トランジスタＴＲ１２は、転送トランジスタＴＲ１１がオンしたときに、ＦＤ部に転送された電荷に相当する画素信号を垂直信号線ＶＬＩＮＥに出力できる。
　また、タイミング信号ＮＯＩＳＥ－ＳＷが高レベルから低レベルに変化した後に、タイミング信号ＴＸ（ｉ）が高レベルに一定期間維持され（図７（ｇ））、転送トランジスタＴＲ１１が一定期間オンする。これにより、ＰＤにより生成された電荷が、転送トランジスタＴＲ１１を介して、ＦＤ部に転送される。そして、ＦＤ部の電荷に応じた電圧（画素信号）が、増幅トランジスタＴＲ１２から選択トランジスタＴＲ１３を介して垂直信号線ＶＬＩＮＥに出力される。
　これにより、垂直信号線ＶＬＩＮＥ（ｊ）の電位は、第２クリップレベルＶＣＬ２から信号レベルＳＬ１まで低下する。このように、ローリング電子シャッター動作では、垂直走査回路ＶＳＲ２は、ノイズ信号を垂直信号線ＶＬＩＮＥに出力させた後に、画素信号を垂直信号線ＶＬＩＮＥに出力させるよう画素アレイＡＲＹを制御する。なお、図中の電圧差ＶＤＩＦ（ＶＤＩＦ１、ＶＤＩＦ２、ＶＤＩＦ３）は、ノイズ信号と画素信号との電圧差を示している。
　タイミング信号ＴＸ（ｉ）が高レベルから低レベルに変化した後に、タイミング信号ＳＩＧＮＡＬ－ＳＷが高レベルに一定期間維持され（図７（ｈ））、トランジスタＴＲ３３が一定期間オンする。これにより、ｉ行目の画素Ｐの画素信号がカラム増幅部ＳＧＡのコンデンサＣ４に保持される。例えば、カラム増幅部ＳＧＡ（ｊ）の差動増幅器ＤＡＭＰ２は、信号レベルＳＬ１の画素信号を基準電位に基づいて反転増幅する。すなわち、コンデンサＣ４に保持される画素信号は、差動増幅器ＤＡＭＰ２で反転増幅された信号である。
　水平走査期間（図７の×印を付けた矩形）では、タイミング信号ＣＡＰ－ＳＷが高レベルに順次変化する。例えば、水平出力回路ＨＳＲは、出力対象の列に対応するタイミング信号ＣＡＰ－ＳＷを高レベルに変化させたとき、他のタイミング信号ＣＡＰ－ＳＷを低レベルに変化させる。これにより、トランジスタＴＲ３４、ＴＲ３５のペアが列毎に順次オンし、コンデンサＣ３、Ｃ４にそれぞれ保持されたノイズ信号および画素信号のペアが列毎に順次出力される。
　なお、ｉ行目の画素Ｐが選択されている期間では、タイミング信号ＴＸ（ｉ）、ＦＤＲＳＴ（ｉ）、ＳＥＬ（ｉ）以外のタイミング信号ＴＸ、ＦＤＲＳＴ、ＳＥＬは、低レベル、高レベルおよび低レベルにそれぞれ維持されている。次の行（ｉ＋１行）の画素Ｐの信号を読み出す動作は、ｉ行目の画素Ｐの信号を読み出す動作と同じである。このようにして、画素Ｐの露光および信号の読み出しを選択行毎に実施することにより、ローリング電子シャッターが実現される。
　このように、この実施形態では、ＰＤの電荷がＦＤ部に漏れた場合でも、垂直信号線ＶＬＩＮＥ（ｊ）に入力されたノイズ信号が第２クリップレベルＶＣＬ２でクリップされるため、ノイズ信号と画素信号との電圧差ＶＤＩＦ２を所定の電圧ＶＳＡＴ以上にできる。例えば、撮影画像は、電圧差ＶＤＩＦが電圧ＶＳＡＴ以上の場合、白くなり、電圧差ＶＤＩＦが電圧ＶＳＡＴ以下の場合、電圧差ＶＤＩＦの大きさに応じた色になる。したがって、この実施形態では、高輝度の被写体を撮影した場合でも、被写体像が黒くなることを防止できる。
　例えば、高輝度の被写体を撮影した場合、入射光の光量が大きいため、ＰＤで生成された電荷がＦＤ部に漏れ、ノイズ信号のレベルが画素信号のレベルに近づく。このため、ノイズ信号と画素信号との電圧差ＶＤＩＦが小さくなり、画素データ（電圧差ＶＤＩＦ）が示す輝度が相対的に低くなる。例えば、太陽を撮影した場合、太陽像の画素データ（電圧差ＶＤＩＦ）が示す輝度が極端に低くなり、太陽像が黒くなる。この現象は、例えば、黒太陽と呼ばれる。
　ここで、例えば、クリップ回路ＣＰ２が省かれた撮像素子では、ＰＤの電荷がＦＤ部に漏れた場合、図７に太い破線で示すように、垂直信号線ＶＬＩＮＥ（ｊ）の電位は、第２クリップレベルＶＣＬ２より低くなる。この場合、ノイズ信号と画素信号との電圧差ＶＤＩＦ３が電圧ＶＳＡＴより低くなるため、黒太陽が発生する。これに対し、この実施形態では、上述したように、クリップ回路ＣＰ２が垂直信号線ＶＬＩＮＥ（ｊ）に入力されたノイズ信号を第２クリップレベルＶＣＬ２でクリップするため、黒太陽が発生することを防止できる。
　なお、被写体が高輝度でない場合、ＰＤの電荷がＦＤ部に漏れないため、垂直信号線ＶＬＩＮＥ（ｊ）の電位は、画素信号が垂直信号線ＶＬＩＮＥ（ｊ）に出力されるまで、ノイズ信号のノイズレベルＮＬ１を維持する。この場合、ノイズ信号と画素信号との電圧差ＶＤＩＦ１が電圧ＶＳＡＴ以上であるため、黒太陽は発生しない。
　したがって、例えば、第２クリップレベルＶＣＬ２は、ノイズレベルＮＬ１以下で、かつ、高輝度の被写体を撮影したときの電圧差ＶＤＩＦが電圧ＶＳＡＴ以上になるように、設定される。また、垂直走査回路ＶＳＲ２がローリング電子シャッター動作を実施する場合、クリップ回路ＣＰ２に供給されるクリップ電圧Ｖｃｌｉｐは、第２クリップレベルＶＣＬ２にトランジスタＴＲ２１の閾値電圧Ｖｔを加算した電圧値に設定される。
　図８は、図６に示した撮像素子ＩＳＥＮを用いて構成された撮像装置の一例を示している。この実施形態の撮像装置は、例えば、電子カメラであり、グローバルシャッターモードおよびローリングシャッターモードを有している。例えば、撮像装置は、撮像素子ＩＳＥＮ、撮影レンズＬＥＮＳ、中央処理装置ＣＰＵ、タイミングジェネレータＴＧ、メモリＭＥＭ、記憶媒体インターフェースＭＩＦ、液晶ディスプレイＬＣＤおよび操作部ＵＩを有している。撮像素子ＩＳＥＮは、上述した図６に示した撮像素子ＩＳＥＮである。なお、撮像装置は、図６に示した撮像素子ＩＳＥＮの代わりに、図１に示した撮像素子ＩＳＥＮを含んで構成されてもよい。
　撮影レンズＬＥＮＳは、被写体の像を撮像素子ＩＳＥＮの受光面に結像する。なお、撮像装置は、撮影レンズＬＥＮＳの他に、ズームレンズやフォーカスレンズ等を有してもよい。ＣＰＵは、図示しないプログラムに基づいて、撮像装置の動作を制御する。例えば、ＣＰＵは、自動露出制御、自動焦点制御、撮像素子ＩＳＥＮの制御、タイミングジェネレータＴＧの制御および画像データの記録等を実施する。
　また、例えば、ＣＰＵは、グローバルシャッターモードおよびローリングシャッターモードのいずれかを示すモード制御信号ＭＳＩＧをタイミングジェネレータＴＧに供給する。なお、ＣＰＵは、タイミングジェネレータＴＧおよび撮像素子ＩＳＥＮに、モード制御信号ＭＳＩＧを供給してもよい。この場合、ローリング電子シャッター動作とグローバル電子シャッター動作とを切り換え可能に実施する撮像素子ＩＳＥＮ（垂直走査回路ＶＳＲ２、クリップ回路ＣＰ２等）の構成や制御を簡易にできる。
　タイミングジェネレータＴＧは、ＣＰＵにより制御され、撮像素子ＩＳＥＮに駆動信号ＤＳＩＧを供給する。例えば、タイミングジェネレータＴＧは、上述した図６に示した垂直走査回路ＶＳＲ２および水平出力回路ＨＳＲの駆動信号ＤＳＩＧを、撮像素子ＩＳＥＮに供給する。
　例えば、モード制御信号ＭＳＩＧがグローバルシャッターモードを示す場合、タイミングジェネレータＴＧは、上述した図３に示した動作を撮像素子ＩＳＥＮに実施させるための駆動信号ＤＳＩＧを、撮像素子ＩＳＥＮに供給する。また、例えば、モード制御信号ＭＳＩＧがローリングシャッターモードを示す場合、タイミングジェネレータＴＧは、上述した図７に示した動作を撮像素子ＩＳＥＮに実施させるための駆動信号ＤＳＩＧを、撮像素子ＩＳＥＮに供給する。これにより、撮像装置は、撮像素子ＩＳＥＮの動作を、ローリング電子シャッター動作とグローバル電子シャッター動作とに切り換えることができる。
　なお、例えば、垂直走査回路ＶＳＲ２がタイミング信号ＣＬＩＰ－ＳＷ、ＮＯＩＳＥ－ＳＷ、ＳＩＧＮＡＬ－ＳＷ、ＡＭＰＲＳＴを生成しない場合、タイミングジェネレータＴＧは、タイミング信号ＣＬＩＰ－ＳＷ、ＮＯＩＳＥ－ＳＷ、ＳＩＧＮＡＬ－ＳＷ、ＡＭＰＲＳＴを、撮像素子ＩＳＥＮに供給する。また、タイミングジェネレータＴＧは、ＣＰＵ内に設けられてもよいし、撮像素子ＩＳＥＮ内に設けられてもよい。
　メモリＭＥＭは、例えば、フラッシュメモリ等の不揮発性メモリで形成された内蔵メモリであり、撮像装置の動作を制御するためのプログラム等を記憶する。なお、メモリＭＥＭは、撮影された画像の画像データ等を記憶してもよい。記憶媒体インターフェースＭＩＦは、撮影された画像の画像データ等を記憶するための記憶媒体と撮像装置とのインターフェースであり、記憶媒体が挿入されるスロット等である。
　ＬＣＤは、撮影された画像、記憶媒体に記憶された画像およびメニュー画面等を表示する。操作部ＵＩは、レリーズボタンおよびその他の各種スイッチを有し、撮像装置を動作させるために、ユーザにより操作される。例えば、シャッターモードがユーザにより設定される場合、ユーザは、操作部ＵＩを操作して、グローバルシャッターモードおよびローリングシャッターモードのいずれかにシャッターモードを設定する。
　以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態の撮像素子ＩＳＥＮは、垂直走査回路ＶＳＲ２がローリング電子シャッター動作を実施する場合に、垂直信号線ＶＬＩＮＥに入力されたノイズ信号を第２クリップレベルＶＣＬ２でクリップするクリップ回路ＣＰ２を有している。これにより、この実施形態では、高輝度の被写体を撮影した場合に、被写体像が黒くなることを防止できる。特に、この実施形態では、黒太陽の発生を防止できる。
　なお、上述した実施形態では、クリップ回路ＣＰ１がトランジスタＴＲ２１、ＴＲ２２を含んで構成される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図９に示すように、クリップ回路ＣＰ３は、上述した図２に示した構成からトランジスタＴＲ２２が省かれて構成されてもよい。この場合、例えば、図９に示したクリップ電圧生成部ＶＧＥＮは、上述した図３や図７に示したタイミング信号ＣＬＩＰ－ＳＷが高レベルになる期間に、トランジスタＴＲ２１にクリップ電圧Ｖｃｌｉｐを与える。
　例えば、図３に示した動作では、電圧生成部ＶＧＥＮは、タイミング信号ＡＭＰＲＳＴに同期して、トランジスタＴＲ２１にクリップ電圧Ｖｃｌｉｐを与える。なお、クリップ電圧生成部ＶＧＥＮは、撮像素子ＩＳＥＮ内に設けられてもよいし、撮像素子ＩＳＥＮの外部（例えば、上述した図８に示すタイミングジェネレータＴＧ内）に設けられてもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。
　上述した実施形態では、カラム増幅部ＳＧＡがノイズ信号および画素信号の両方を保持する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、撮像素子ＩＳＥＮは、上述した図１、図６に示したカラム増幅部ＳＧＡの代わりに、ノイズ信号および画素信号のうちの画素信号のみを保持するカラム増幅部を有してもよい。この場合、例えば、ノイズ信号は、垂直信号線ＶＬＩＮＥからカラム増幅部を介さずに出力される。この場合にも、上述した実施形態と同様の効果を得ることができる。
　上述した図６－図８で説明した実施形態では、撮像素子ＩＳＥＮが図７に示したローリング電子シャッター動作を実施する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図６に示した撮像素子ＩＳＥＮは、図４に示したローリング電子シャッター動作を実施してもよい。この場合、タイミング信号ＣＬＩＰ－ＳＷは、ノイズ信号がカラム増幅部ＳＧＡのコンデンサＣ３に保持されるまで、高レベルに維持されるように制御される。
　例えば、タイミング信号ＣＬＩＰ－ＳＷは、タイミング信号ＡＭＰＲＳＴが高レベルから低レベルに変化する前に、低レベルから高レベルに変化し、タイミング信号ＮＯＩＳＥ－ＳＷが高レベルから低レベルに変化した後に、低レベルに戻る。この場合にも、上述した図６－図８で説明した実施形態と同様の効果を得ることができる。また、例えば、図１に示した撮像素子ＩＳＥＮは、図７に示したローリング電子シャッター動作からタイミング信号ＣＬＩＰ－ＳＷの制御を省いた動作を実施してもよい。この場合にも、上述した図１－図５で説明した実施形態と同様の効果を得ることができる。
　以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
　本発明は、撮像素子および撮像装置に利用できる。

Claims (7)

  1. 　入射光により電荷を生成し蓄積する光電変換部と、前記光電変換部から転送される前記電荷を電圧に変換する電荷電圧変換部とを有する画素が２次元行列状に配置された画素アレイと、
    　列方向に配置される複数の前記画素と接続され、前記光電変換部で生成された電荷に応じた信号成分と、前記電荷電圧変換部をリセットしたときに得られるノイズ成分とを含む画素信号が、前記画素から入力される垂直信号線と、
    　前記垂直信号線に接続され、前記垂直信号線に出力された前記画素信号が入力されるサンプリング部と、
    　複数の行における前記画素の前記光電変換部に蓄積された前記電荷をそれぞれの前記電荷電圧変換部に同時に転送し、選択行毎に前記画素信号を前記画素から前記垂直信号線に出力するよう前記画素アレイをグローバルシャッター動作させるシャッター制御部と、
    　前記サンプリング部の入力側に設けられ、前記シャッター制御部が前記グローバルシャッター動作を実施する場合、前記画素信号が前記画素から前記垂直信号線に入力される前に、前記垂直信号線の電位を第１クリップレベルにクリップするクリップ回路とを備えていることを特徴とする撮像素子。
  2. 　請求項１に記載の撮像素子において、
    　前記シャッター制御部は、前記グローバルシャッター動作において、前記画素信号を前記垂直信号線に出力させた後に、前記電荷電圧変換部をリセットしたときに得られるノイズ成分を含むノイズ信号を前記垂直信号線に出力させるよう前記画素アレイを制御することを特徴とする撮像素子。
  3. 　請求項２に記載の撮像素子において、
    　前記サンプリング部は、前記画素信号および前記ノイズ信号を増幅する増幅部を備え、
    　前記増幅部は、増幅動作についての基準電位を保持する基準電位保持部を有し、前記基準電位は、前記クリップ回路が前記垂直信号線の電位を前記第１クリップレベルにクリップしたときに保持されることを特徴とする撮像素子。
  4. 　請求項２または３に記載の撮像素子において、
    　前記シャッター制御部は、前記画素の前記光電変換部に蓄積された前記電荷を前記電荷電圧変換部に選択行毎に順次転送するローリングシャッター動作と、前記グローバルシャッター動作とを切り換え可能に実施し、前記ローリングシャッター動作において、前記ノイズ信号を前記垂直信号線に出力させた後に、前記画素信号を前記垂直信号線に出力させるよう前記画素アレイを制御することを特徴とする撮像素子。
  5. 　請求項４に記載の撮像素子において、
    　前記クリップ回路は、前記シャッター制御部が前記ローリングシャッター動作を実施する場合、前記垂直信号線に入力された前記ノイズ信号を第２クリップレベルでクリップすることを特徴とする撮像素子。
  6. 　グローバルシャッターモードおよびローリングシャッターモードを有する撮像装置において、
    　請求項４に記載の撮像素子と、
    　前記グローバルシャッターモードおよび前記ローリングシャッターモードのいずれかを示すモード制御信号を受け、前記モード制御信号に応じて、前記撮像素子の駆動を制御するタイミング信号を生成し、生成した前記タイミング信号を前記撮像素子に供給するタイミング生成部とを備え、
    　前記シャッター制御部は、前記グローバルシャッターモードの場合、前記グローバルシャッター動作を実施し、前記ローリングシャッターモードの場合、前記ローリングシャッター動作を実施することを特徴とする撮像装置。
  7. 　請求項６に記載の撮像装置において、
    　前記タイミング生成部は、前記モード制御信号に応じて、クリップ制御信号を生成し、生成した前記クリップ制御信号を前記クリップ回路に供給し、
    　前記クリップ回路は、前記クリップ制御信号に基づいて動作し、前記グローバルシャッターモードの場合、前記画素信号が前記画素から前記垂直信号線に入力される前に、前記垂直信号線の電位を第１クリップレベルにクリップし、前記ローリングシャッターモードの場合、前記垂直信号線に入力された前記ノイズ信号を第２クリップレベルでクリップすることを特徴とする撮像装置。
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