JP2007043324A - 撮像装置及びその制御方法及びプログラム及び記憶媒体 - Google Patents

Abstract

【課題】動画撮像等で高輝度被写体を撮像する場合でも高品位な画質を得られるようにする。
【解決手段】入射した光を電気信号に変換して蓄積する光電変換部１と、光電変換部１で発生する信号成分から、光電変換部で発生するノイズ成分を差し引く差分部１６と、光電変換部から出力されるノイズ成分を所定の電位以下に制限する電位制限部２２とを具備する。
【選択図】 図２

Description

本発明は、ＣＭＯＳ型イメージセンサー等の撮像素子を用いた撮像装置に関するものであり、特に動画等の連続的な撮像等での画質の劣化を防止する技術に関するものである。

近年、デジタルカメラやビデオカメラ等の撮像装置においては、撮像素子としてＣＣＤやＣＭＯＳ型イメージセンサー（以後ＣＭＯＳセンサーと称する）を使用するのが一般的である。

上記の撮像素子のうち、ＣＭＯＳセンサーは、フォトダイオード（以後ＰＤと称する）で発生した光キャリアをＭＯＳトランジスタのゲート電極（フローティングディフュージョン＝ＦＤ）に蓄積し、走査回路からの駆動タイミングに従って、その電位変化を出力部へ電荷増幅して出力するものである。そして、光電変換部であるＣＭＯＳセンサー部とその周辺回路部を含め全てＣＭＯＳプロセスで実現したＭＯＳ型固体撮像装置は特に注目されている。

ここで、ＣＭＯＳセンサーの構成および動作を図５乃至図７を用いて説明する。

図５は、該撮像素子であるところのＣＭＯＳセンサーの等価回路図である。

図５において、画素内には、フォトダイオード（ＰＤ）１、転送スイッチ（ＴＸ）２、リセットスイッチ（ＴＲＥＳ）３、画素アンプを構成するソースフォロア（ＳＦ）であるところの増幅トランジスタ１０、負荷電流源７、及び第１のスイッチ８が配置されている。なお、以下の説明では、説明の便宜上、増幅トランジスタ１０をソースフォロア（ＳＦ）１０として説明する。

また、行選択スイッチ（ＴＳＥＬ）６が設けられており、転送スイッチ（ＴＸ）２のゲートはΦＴＸに接続され、リセットスイッチ３のゲートはΦＲＥＳに接続され、行選択スイッチ６のゲートはΦＳＥＬに接続されている。

また、垂直出力線１３の電位を制限するための第２のスイッチ９を備え、この第２のスイッチ９のゲートには垂直出力線の制限電位に相当する電圧Ｖｃｌｉｐが接続されている。

光電変換はＰＤ１で行なわれ、光量電荷の蓄積期間中はＴＸ２はオフ状態（ΦＴＸ＝ハイレベル）であり、画素アンプを構成するＳＦ１０のゲートにはこのＰＤ１で光電変換された電荷は転送されない。画素アンプを構成するＳＦ１０のゲートにあるフローティングディフュージョン領域（ＦＤ）１１は、蓄積開始前にＴＲＥＳ３がオン（ΦＲＥＳ＝ローレベル）し、適当な電圧に初期化されている。すなわちこれがダークレベルとなる。次に又は同時にＴＳＥＬ６がオン（ΦＳＥＬ＝ローレベル）になると、負荷電流源７とスイッチ８と画素アンプを構成するＳＦ１０が動作状態になり、ここでＴＸ２をオン（ΦＴＸ＝ローレベル）させることでＰＤ１に蓄積されていた電荷は、画素アンプを構成するＳＦ１０のゲートであるＦＤ１１に転送される。ここで４はリセット電源、５はＳＦ１０を駆動する電源である。

ここで、選択行の出力が垂直出力線１３上に発生する。この出力は転送ゲート１５ａ，１５ｂを介して、信号蓄積部１６に蓄積される。信号蓄積部１６に一時記憶された出力は不図示の水平走査回路によって順次出力アンプ部へ読み出される。

なお、垂直出力線１３に発生する電位は第２のスイッチ９のゲート電位であるＶｃｌｉｐで制限される。

図６は図５の撮像素子（ＣＭＯＳセンサー）の撮像動作の概念を表わすタイミングチャートである。

図６において、（ａ）はＣＣＤのように同一タイミングで蓄積動作を行なった後に順次蓄積した電荷を転送するグローバル露光モード（一括リセットモード）による撮像タイミングチャート、（ｂ）は走査行毎に蓄積、読み出し、リセットを順次繰り返すローリング露光モードによる撮像タイミングチャートを示す。

（ａ）では、全走査行を同一のタイミングでリセット（Ｔ１）し、同様に同一のタイミングで蓄積（Ｔ２）を行い、順次、走査行毎の転送・読み出しを行なう（Ｔ３）ものである。露光の終了はメカニカルなシャッター等による遮光で露光光を遮断することで行い、走査行の違いにより露光終了後の転送・読み出しまでの時間は異なる（例えばＴ２’）が、遮光されていることで外光の影響は受けないように構成される。

（ｂ）は走査行毎にリセット（Ｔ１）、蓄積（Ｔ２）、転送・読み出し（Ｔ３）を繰り返し、走査行の違いによりタイミングが異なる同一時間長のリセット、蓄積、転送・読み出しが行なわれる。ローリング露光モードでは、蓄積開始タイミングが走査行毎に順次異なるため、静止画として記録する場合には画像上下でひずみが生じてしまう欠点がある。しかし、転送・読み出し時間の走査行間差がないため、繰り返し撮像する動画撮像・連続撮像動作に有効とされ、ローリング露光モードでは、動画撮像（連続撮像）におけるフレームレート（繰り返し時間）を考慮し、撮像を繰り返している間はメカニカルなシャッター等の遮光は行なわれないのが一般的である。

図７は、図５に示すＣＭＯＳセンサーの撮像動作の詳細タイミングチャートおよび、信号蓄積部１６における電荷のポテンシャルを示した図である。

図７において、全画素リセット期間Ｔ１のタイミングで、ΦＴＸ（ｎ），ΦＴＸ（ｎ＋１），…がアクティブになり、全画素のＰＤ１の電荷は、ＴＸ２を介してＳＦ１０のゲートに転送され、ＰＤ１はリセットされる。同様のタイミング（Ｔ１期間）に、ΦＲＥＳ（ｎ），ΦＲＥＳ（ｎ＋１），…をアクティブにすることで、ＳＦ１０のゲート（ＦＤ）１１の電位＝キャパシタ１５の電位はリセット電源４とほぼ同等のレベルになり、リセットされた状況となる。

また、この状態はＰＤ１のカソード電荷がＳＦ１０のゲート（ＦＤ）１１に移って平均化された状態であるが、ＳＦ１０のゲートのキャパシタの容量成分を大きくすることで、ＰＤ１のカソードがリセットしたレベルと同様になる。

Ｔ１の終了と同時に、Ｔ２の期間、ＰＤ１への蓄積を行う。

Ｔ２時間経過後、ＰＤ１の光電荷の蓄積が終了する。この状態ではＰＤ１に電荷が蓄積されている。次に各ライン毎に読み出しがスタートする。すなわち、ｎ−１行目を読み出してからｎ行目を読み出す。

まず、ΦＳＥＬ（ｎ）がアクティブになりＴＳＥＬ６がオンし、ｎ行目につながっている全ての画素の、画素アンプで構成されるＳＦ１０が動作状態になる。

ここで、画素アンプで構成されるＳＦ１０のゲートであるＦＤ１１はＴ３期間でΦＲＥＳ（ｎ）がアクティブになり、ＴＲＥＳ３がオンとなり、ＳＦ１０のゲートＦＤ１１はリセットされる。すなわち、垂直出力線１３にはこのダークレベルの信号が出力される。

次にΦＴＮ（ｎ）がアクティブになり、Ｔ４期間に転送ゲート１５ｂがオンし、信号蓄積部１６に保持される。この動作は、ｎ行につながっている全ての画素に対して同時並列に実行される。

ダークレベルの信号出力を信号蓄積部１６に保持するＴ３からＴ４までの期間を「Ｎ読み」（ノイズ成分読み込み）という。

ダークレベルの信号蓄積部１６への転送（Ｎ読み）が終了した時点で、ＰＤ１に蓄積されていた信号電荷をΦＴＸ（ｎ）をＴ５期間アクティブとし、ＴＸ２をオンすることで、画素アンプで構成されるＳＦ１０のゲートＦＤ１１に転送する。この時、画素アンプで構成されるＳＦ１０のゲートＦＤ１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。

ここで、ΦＴＳがＴ６期間だけアクティブになり、転送ゲート１５ａがオンし、信号レベルが信号蓄積部１６に保持される。この動作は、ｎ行につながっている全ての画素に対して同時並列に実行される。

信号レベルの信号出力を信号蓄積部１６に保持するＴ５からＴ６までの期間を「Ｓ読み」という。

この動作を終了した時点で、信号蓄積部１６には、ｎ行につながっている全ての画素のダークレベルと信号レベルを保持しており、各画素での信号レベルとダークレベルの差をとることでＳＦ１０のスレッシュホールド電圧（しきい値電圧）Ｖｔｈのバラツキによる固定パターンノイズ（ＦＰＮ）やＴＲＥＳ３がリセット時に発生するＫＴＣノイズをキャンセルし、Ｓ／Ｎの高い、ノイズ成分を除去された信号が得られる。

すなわち、信号蓄積部１６は信号成分に対してノイズ成分を差し引く差分手段を備えている。

そして、不図示の水平走査回路によって、信号蓄積部１６に蓄積されたダークレベルと信号レベルの差信号が水平走査され、時系列的に、Ｔ７のタイミングで出力される。これでｎ行の出力は終了である。同様に、ΦＳＥＬ（ｎ＋１），ΦＲＥＳ（ｎ＋１），ΦＴＸ（ｎ＋１），ΦＴＮ，ΦＴＳがｎ行目と同様に駆動されることで、ｎ＋１行目の信号を読み出すことができる。
特開２００１−２４９４９号公報 特開２００３−２４４５６１号公報

上記の撮像動作において、信号レベルとダークノイズのレベル差を取る差分検出を行うことで、通常被写体の撮影においてはＳ／Ｎの高い信号を得ることができる。

しかしながら、ＴＸ２やＴＲＥＳ３のオフ能力を上回る超高輝度の被写体を撮影した場合、ＴＸ２がアクティブになっていないＴ３からＴ４の期間でもＰＤ１からＳＦ１０のゲートＦＤ１１への電荷の漏れが発生する。さらに漏れてＦＤ１１に溜まった電荷をＴ２期間でリセットしきれず、Ｔ３からＴ４の期間である「Ｎ読み」動作時に「ダークノイズ＋漏れ電荷」という電荷を読み出してしまい、信号レベルから差し引かれるレベルが過剰となるため、結果として「黒沈み」画像となってしまう（図７におけるポテンシャル図３参照）。

静止画撮影のように、蓄積期間以外にメカニカルなシャッター等で遮光すれば、リセット、転送・読み出し時に漏れ電荷が発生しないため、上記のような黒沈み問題は発生しにくいが、ローリング露光モード等による動画撮像のように連続的に撮像動作を行うモードでは１フレーム撮影毎にメカニカルな遮光をすることは難しい。

また、「Ｎ読み」前のＴＲＥＳ３のアクティブ期間（Ｔ３）を充分長くすることで、漏れ電荷のリセットが可能になる場合もあるが、動画撮像の場合、Ｔ３期間を長くすることはフレームレート（撮像繰り返し時間）を長くすることになるため、動画撮像に関しての対策としては充分でない。

黒沈み問題を回避するために、特開２００１−２４９４９号公報（特許文献１）では、被写体の飽和もしくはダークノイズの検出結果等の撮像条件によって信号レベルとダークノイズの差分処理（もしくは差分処理後の補正）を行うか否かを決めることが提案されている。

しかし、上記特許文献１に記載の方法（いわゆる撮像条件によってはダークノイズを差し引かない）の場合、Ｓ／Ｎが悪くなるため、画質劣化につながる。また、差分処理後に補正を行う場合は、処理時間がかかるため、動画撮像時にフレームレートが下がってしまう。

また、特開２００３−２４４５６１号公報（特許文献２）では、撮像信号の明るさの基準である光学的黒（オプティカルブラック、以後ＯＢと称する）画素部に強い光が入射した場合に発生する電荷のオーバーフロー、いわゆるブルーミングの対策として、ＯＢレベルと所定基準値の差分を負帰還をかけ、その負帰還時に振幅の制限をかけることによりＯＢレベルの浮き＝撮像信号の黒沈み現象を回避する技術が提案されている。

しかし、上記特許文献２に記載の技術も常時黒レベルであるＯＢ部への光入射に対しての対策としては効果的であるが、問題としている画面内の高輝度部に対しての黒沈み問題には効果的な対処とは成り得ない。

従って、本発明は上述した課題に鑑みてなされたものであり、撮像装置において、動画撮像等で高輝度被写体を撮像する場合でも高品位な画質を得られるようにすることである。

上述した課題を解決し、目的を達成するために、本発明に係わる撮像装置は、入射した光を電気信号に変換して蓄積する光電変換部と、該光電変換部で発生する信号成分から、前記光電変換部で発生するノイズ成分を差し引く差分手段と、前記光電変換部から出力されるノイズ成分を第１の電位以下に制限する第１の電位制限手段と、を具備することを特徴とする。

また、本発明に係わる撮像装置の制御方法は、入射した光を電気信号に変換して蓄積する光電変換部と、該光電変換部で発生する信号成分から、前記光電変換部で発生するノイズ成分を差し引く差分手段とを備える撮像装置を制御する方法であって、前記光電変換部から出力されるノイズ成分を第１の電位以下に制限する電位制限工程を具備することを特徴とする。

また、本発明に係わるプログラムは、上記の制御方法をコンピュータに実行させることを特徴とする。

また、本発明に係わる記憶媒体は、上記のプログラムをコンピュータ読み取り可能に記憶したことを特徴とする。

本発明によれば、撮像装置において、動画撮像等で高輝度被写体を撮像する場合でも高品位な画質を得ることが可能となる。

以下、本発明の好適な実施形態について、図面を参照して詳細に説明する。

（第１の実施形態）
図１は、本発明を電子カメラに適用した第１の実施形態の構成を示すブロック図である。

図１において、１１２はＣＭＯＳセンサー等であるところの撮像素子１１４の露光量を制御するシャッターである。１１４は光学像を電気信号に変換する撮像素子であり、本実施形態では、ＣＭＯＳセンサーを使用している。

１１６は撮像素子１１４から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器である。１１８は撮像素子１１４、Ａ／Ｄ変換器１１６およびＤ／Ａ変換器１２６にクロック信号や制御信号を供給するタイミング発生回路であり、メモリ制御回路１２２およびシステム制御回路１５０によって制御される。

１２０は画像処理回路であり、Ａ／Ｄ変換器１１６からのデータあるいはメモリ制御回路１２２からのデータに対して所定の画素補間処理や色変換処理を行う。画像処理回路１２０は必要に応じて撮像した画像データを用いて所定の演算処理を行う。

測距制御部１４２および測光制御部１４６は、システム制御回路１５０の制御により、ＡＦ（オートフォーカス）処理、ＡＥ（自動露出）処理を行う。

１２２はメモリ制御回路であり、Ａ／Ｄ変換器１１６、タイミング発生回路１１８、画像処理回路１２０、画像表示メモリ１２４、Ｄ／Ａ変換器１２６、メモリ１３０を制御する。

Ａ／Ｄ変換器１１６からのデータは、画像処理回路１２０およびメモリ制御回路１２２を介して、あるいは直接、メモリ制御回路１２２を介して画像表示メモリ１２４あるいはメモリ１３０に書き込まれる。

１２４は画像表示メモリ、１２６はＤ／Ａ変換器である。１２８はＴＦＴ方式のＬＣＤからなる画像表示部である。

１３０は撮影された静止画像や動画像を格納するためのメモリであり、所定枚数の静止画像や所定時間の動画像を格納するのに十分な記憶容量を有している。

１４０は周知のシャッター１１２を制御するシャッター制御部である。

１４２はＡＦ（オートフォーカス）処理を行うための測距手段であるところの測距制御部、１４４は撮影環境における周囲温度を測定するための温度計、１４６はＡＥ（自動露出）処理を行うための測光手段であるところの測光制御部である。

また、測光制御部１４６はフラッシュ部１４８と連携することにより、フラッシュ撮影機能も有する。

１４８は暗時の撮影に使用するフラッシュ部であり、ＡＦ補助光の投光機能等も兼ね備えている。

１５０は電子カメラ１１００全体を制御するシステム制御回路であり、周知のＣＰＵなどを内蔵する。

１５２はシステム制御回路１５０の動作用の定数、変数、プログラムなどを記憶するメモリである。

１５４はシステム制御回路１５０でのプログラムの実行に応じて、動作状態やメッセージなどを表示する表示部である。

１５６は後述するプログラムなどが格納された電気的に消去・記録可能なＥＥＰＲＯＭ等の記憶手段であるところの不揮発性メモリである。

１６０はシステム制御回路１５０の各種動作指示を入力するための周知のシャッタースイッチ、モード設定ダイアル等を含んだ操作部であり、これら操作部には、押し込むことで２つのスイッチ（ＳＷ１、ＳＷ２）が段階的にＯＮし、第１段階（ＳＷ１ ＯＮ）でＡＦ（オートフォーカス）処理、ＡＥ（自動露出）処理、ＡＷＢ（オートホワイトバランス）処理、ＥＦ（フラッシュ調光）処理などの動作、第２段階（ＳＷ２ ＯＮ）でシャッター１１２等の制御をし、撮像素子１１４から読み出した信号をＡ／Ｄ変換器１１６、メモリ制御回路１２２を介してメモリ１３０に書き込む露光処理、画像処理回路１２０やメモリ制御回路１２２での演算を用いた現像処理、メモリ１３０から画像データを読み出し、圧縮を行い、記録媒体１２００に画像データを書き込む記録処理という一連の処理の動作開始を行わせるシャッタースイッチや、各種撮影モード（自動撮影モード、プログラム撮影モード、シャッター速度優先撮影モード、絞り優先撮影モード、マニュアル撮影モード、夜景撮影モード、ポートレート撮影モード等）の切り替えを行うモード設定ダイアル、単写／連写を切り替える単写／連写スイッチ、静止画／動画モード切り替えスイッチ、撮影感度（ＩＳＯ感度）を設定するＩＳＯ感度設定スイッチ、各部に電源供給するための電源スイッチ等が含まれている。

なお、本実施形態では、動画撮像モードという文言を使用するが、この動画撮像とは、動画記録に限ったものではなく、ビューファインダー等に画像をほぼリアルタイムで表示させる表示用動画撮像も含むものとする。

１８２は電池検出回路やＤＣ−ＤＣコンバータ等から構成されている電源制御部、１８６はアルカリ電池やリチウム電池などの一次電池、ＮｉＣｄ電池、ＮｉＭＨ電池、Ｌｉイオン電池などの二次電池、ＡＣアダプタなどからなる電源部である。

１２００はメモリカードやハードディスクなどの着脱可能な記録媒体である。

次に、撮像素子１１４の構成を図２を用いて説明する。

図２は撮像素子１１４であるところのＣＭＯＳセンサーの等価回路図である。なお、図２においては、図５と同一部分には同一符号を付している。また、以下の説明では、フォトダイオードをＰＤ、ソースフォロアをＳＦ、フローティングディフュージョン領域をＦＤと記すことにする。

図２において、画素内には、フォトダイオード（ＰＤ）１、転送スイッチ（ＴＸ）２、リセットスイッチ（ＴＲＥＳ）３、画素アンプを構成するソースフォロア（ＳＦ）であるところの増幅トランジスタ１０、負荷電流源７、及び第１のスイッチ８が設けられている。なお、説明の便宜上、増幅トランジスタ１０をソースフォロア（ＳＦ）１０として説明する。

また、行選択スイッチ（ＴＳＥＬ）６が設けられており、転送スイッチ（ＴＸ）２のゲートはΦＴＸに接続され、リセットスイッチ３のゲートはΦＲＥＳに接続され、行選択スイッチ６のゲートはΦＳＥＬに接続されている。

また、垂直出力線１３の電位を制限するための第２のスイッチ９を備えいる。

第２のスイッチ９のゲートには、ゲート電位切り替え用の第３のスイッチ２１および第４のスイッチ２２が接続され、第３のスイッチ２１の一方には垂直出力線１３の飽和レベルの制限電位であるＶｃｌｉｐ１が、第４のスイッチ２２の一方には垂直出力線１３のノイズレベルの制限電位であるＶｃｌｉｐ２が接続されている。

光電変換はＰＤ１で行なわれ、光量電荷の蓄積期間中はＴＸ２はオフ状態（ΦＴＸ＝ハイレベル）であり、画素アンプを構成するＳＦ１０のゲートにはこのＰＤ１で光電変換された電荷は転送されない。

画素アンプを構成するＳＦ１０のゲートにあるフローティングディフュージョン領域（ＦＤ）１１は、蓄積開始前にＴＲＥＳ３がオン（ΦＲＥＳ＝ローレベル）し、適当な電圧に初期化されている。すなわちこれがダークレベルとなる。次に、又は同時に、ＴＳＥＬ６がオン（ΦＳＥＬ＝ローレベル）になると、負荷電流源７とスイッチ８と画素アンプを構成するＳＦ１０が動作状態になり、ここでＴＸ２をオン（ΦＴＸ＝ローレベル）させることでＰＤ１に蓄積されていた電荷は、画素アンプを構成するＳＦ１０のゲートであるＦＤ１１に転送される。なお、４はリセット電源、５はＳＦ１０を駆動する電源である。

ここで、選択行の出力が垂直出力線１３上に発生する。この出力は転送ゲート１５ａ，１５ｂを介して、信号蓄積部１６に蓄積される。信号蓄積部１６に一時記憶された出力は不図示の水平走査回路によって順次出力アンプ部へ読み出される。

なお、垂直出力線１３に発生する電位は第２のスイッチ９のゲート電位であるＶｃｌｉｐ１もしくはＶｃｌｉｐ２で制限される。

また、Ｖｃｌｉｐ１とＶｃｌｉｐ２の電位差は、撮像装置で設定されている飽和レベルのダイナミックレンジを下回らないような設定にする。例えば、ダイナミックレンジが１２ｂｉｔ＝４０９６カウント、１ｂｉｔ＝０．２５ｍＶなら、Ｖｃｌｉｐ１とＶｃｌｉｐ２の電位差であるＶｃｌｉｐ１−Ｖｃｌｉｐ２が、０．２５ｍＶ×４０９６＝１．０２４Ｖを下回らないようにする。

さらに、Ｖｃｌｉｐ２の電圧には、例えば、漏れ電荷量の判断基準として「ＯＢ（オプティカルブラック）部の標準電荷量」や、「飽和電荷レベル分を確保するための最大ノイズ電荷レベルの設計値」等を設定する。

図３は、図２のＣＭＯＳセンサーの撮像動作の詳細タイミングチャートおよび、信号蓄積部１６における電荷のポテンシャルを示した図である。なお、タイミングチャートは動画撮像時とする。

全画素リセット期間Ｔ１のタイミングで、ΦＴＸ（ｎ），ΦＴＸ（ｎ＋１），…がアクティブになり、全画素のＰＤ１の電荷は、ＴＸ２を介してＳＦ１０のゲートに転送され、ＰＤ１はリセットされる。同様のタイミング（Ｔ１期間）に、ΦＲＥＳ（ｎ），ΦＲＥＳ（ｎ＋１），…をアクティブにすることで、ＳＦ１０のゲートであるＦＤ１１の電位＝キャパシタ１５の電位はリセット電源４とほぼ同等のレベルになり、リセットされた状況となる。

また、この状態はＰＤ１のカソード電荷がＳＦ１０のゲートであるＦＤ１１に移って平均化された状態であるが、ＳＦ１０のゲートのキャパシタの容量成分を大きくすることで、ＰＤ１のカソードをリセットした状態と同様になる。

この状態で、ΦＶＶＲ１をアクティブとし、垂直出力線１３に飽和レベルの制限がかかっている状態にする。このとき、ΦＶＶＲ２はオフ状態である。

Ｔ１の終了と同時に、Ｔ２の期間、ＰＤ１への蓄積を行う。

Ｔ２時間経過後、ＰＤ１の光電荷の蓄積が終了する。この状態ではＰＤ１に電荷が蓄積されている。

次に各ライン毎に読み出しがスタートする。すなわち、ｎ−１行目を読み出してからｎ行目を読み出す。

Ｔ２期間が終了するとΦＶＶＲ１をオフし、ΦＶＶＲ２をアクティブにして、垂直出力線１３の制限電位をリセット時の漏れ電荷を制限するためのノイズレベル相当のＶｃｌｉｐ２にする。

時間Ｔ３の期間、ΦＳＥＬ（ｎ）がアクティブになりＴＳＥＬ６がオンし、ｎ行目につながっている全ての画素の画素アンプで構成されるＳＦ１０が動作状態になる。

ここで、画素アンプで構成されるＳＦ１０のゲートであるＦＤ１１はＴ３期間でΦＲＥＳ（ｎ）がアクティブになり、ＴＲＥＳ３がオンとなり、ＳＦ１０のゲートＦＤ１１はリセットされる。すなわち、垂直出力線１３にはダークレベルの信号が出力される。

次にΦＴＮ（ｎ）がアクティブになり、Ｔ４期間に転送ゲート１５ｂがオンし、信号蓄積部１６に保持される。この動作は、ｎ行につながっている全ての画素に対して同時並列に実行される。

このダークレベルの信号出力を信号蓄積部１６に保持するＴ３からＴ４までの期間を「Ｎ読み」（ノイズ成分読み込み）という。

この間、ΦＶＶＲ２がアクティブになっており、垂直出力線１３の電位制限はノイズレベル相当にされているため、仮にＰＤ１に超高輝度の光が当たり、ＰＤ１からＳＦ１０のゲートであるＦＤ１１への電荷の漏れが発生したとしても、垂直出力線１３でＶｃｌｉｐ２相当の電位制限がかかっているため、Ｖｃｌｉｐ２以上の漏れ電荷をノイズＮとして読み出しすることはない（図３におけるポテンシャル図３参照）。

ダークレベルの信号蓄積部１６への転送（Ｎ読み）が終了した時点で、ΦＶＶＲ２をオフし、ΦＶＶＲ１をアクティブに変更して垂直出力線１３の制限電位を飽和レベルに引き上げるＶｃｌｉｐ１に変更する。さらに、ＰＤ１に蓄積されていた信号電荷を、ΦＴＸ（ｎ）をＴ５期間アクティブとし、ＴＸ２をオンすることで、画素アンプで構成されるＳＦ１０のゲートであるＦＤ１１に転送する。この時、画素アンプで構成されるＳＦ１０のゲートであるＦＤ１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。

ここで、ΦＴＳがＴ６期間だけアクティブになり、転送ゲート１５ａがオンし、信号レベルが信号蓄積部１６に保持される。この動作は、ｎ行につながっている全ての画素に対して同時並列に実行される。

信号レベルの信号出力を信号蓄積部１６に保持するＴ５からＴ６までの期間を「Ｓ読み」という。

この間、ΦＶＶＲ１がアクティブになっており、垂直出力線１３の電位制限は飽和レベル相当にされているため、仮にＰＤ１に超高輝度の光が当たり、ＰＤ１からＳＦ１０のゲートであるＦＤ１１への電荷が垂直出力線の飽和レベルを上回った場合でも、垂直出力線１３でＶｃｌｉｐ１相当の電位制限がかかっているため、Ｖｃｌｉｐ１以上の電荷が垂直出力線上に発生せず、隣接画素への電荷漏れの発生を防止することができる（図３におけるポテンシャル図３参照）。

この動作を終了した時点で、信号蓄積部１６には、ｎ行につながっている全ての画素のダークレベルと信号レベルが保持されており、各画素での信号レベルとダークレベルの差をとることでＳＦ１０のスレッシュホールド電圧（しきい値電圧）Ｖｔｈのバラツキによる固定パターンノイズ（ＦＰＮ）やＴＲＥＳ３がリセット時に発生するＫＴＣノイズをキャンセルし、Ｓ／Ｎの高い、ノイズ成分を除去された信号が得られる。

すなわち、信号蓄積部１６は信号成分に対してノイズ成分を差し引く差分手段を備えている。

そして、不図示の水平走査回路によって、信号蓄積部１６に蓄積されたダークレベルと信号レベルの差信号が水平走査され、時系列的に、Ｔ７のタイミングで出力される。これでｎ行の出力は終了である。同様に、ΦＳＥＬ（ｎ＋１），ΦＲＥＳ（ｎ＋１），ΦＴＸ（ｎ＋１），ΦＴＮ，ΦＴＳを図３に示す様にｎ行目と同様に駆動することで、ｎ＋１行目の信号を読み出すことができる。

なお、本実施形態は、動作モードが動画撮像時と説明しているが、「Ｎ読み時」の電位制限は動画撮像時に限定されるものではなく、静止画撮像においても、メカニカルな遮光が行なわれないモードがある場合、本動作を使用しても何ら問題はない。

また、メカニカルな遮光が行なわれるような動作モードにおいては、「Ｎ読み時」の漏れ電荷対策の電位制限をかける必要はないため、動作モードによって電位制限をかけるか否かを変更することで、必要以上に制限をかけることなく、効果的に良質な画像を得ることができる。

具体的には、撮像動作前に操作部１６０のうち、静止画／動画モード切り替えスイッチにより現状設定されているモードをチェックする。そして、撮像の蓄積動作後にＣＭＯＳセンサーに入射する光をメカニカルなシャッターで遮光する静止画撮像モードなら「Ｎ読み時」にノイズレベルの電位制限（Ｖｃｌｉｐ２設定）を行わないシーケンスを選択する。また、撮像の蓄積動作後にもＣＭＯＳセンサーに入射する光を遮光しない動画撮像モードなら「Ｎ読み時」にノイズレベルの電位制限（Ｖｃｌｉｐ２設定）を行うシーケンスを選択する。

なお、一般的には、静止画撮像モードでは、全画素を一括でリセットし、蓄積→遮光→読み出しする一括リセットモードが用いられ、動画撮像モードは各列毎に順次蓄積→読み出しを繰り返し、遮光を行わないローリングモードが使われる。そのため、一括リセットモード動作時には「Ｎ読み時」にノイズレベルの電位制限（Ｖｃｌｉｐ２設定）を行わないシーケンスを選択し、ローリングモード動作時には「Ｎ読み時」にノイズレベルの電位制限（Ｖｃｌｉｐ２設定）を行うシーケンスを選択するとしてもよい。

さらに、測光制御部１４６での被写体輝度検出結果等により被写体にＣＭＯＳセンサーの撮像飽和レベルを上回るほどの高輝度を検出できなかった場合には、「Ｎ読み時」にノイズレベルの電位制限（Ｖｃｌｉｐ２設定）を行わないシーケンスを選択するとしてもよい。

（第２の実施形態）
上記の第１の実施形態では、クリップ手段により垂直出力線１３に電位制限をかけたが、画素アンプを構成するソースフォロアのゲートにかかる電位を制限することで、同様の効果を得ることができる。

図４は本発明の第２の実施形態におけるＣＭＯＳセンサーの等価回路図である。基本構成は既に説明済みである図２と同様であるため、異なる部分のみ説明する。

バッファ（ＢＵＦ）３１はリセットスイッチＴＲＥＳ３のゲートに入力されるリセット信号（ローレベル）の電位を決めるもので、バッファ入力には駆動パルスΦＲＥＳが接続され、出力は、ＴＲＥＳ３のゲートに接続され、グラウンド端子にはＢＵＦの出力のローレベル電位を決めるＶＲＥＳＬが接続されている。

本実施形態の動作について説明する。フォトダイオードＰＤ１に光入射され、蓄積された光信号電荷を垂直出力線１３に順次読み出す動作は、第１の実施形態と同様である。

ここで、上記のような動作で、フォトダイオードＰＤ１の光信号電荷で決まるＴＲＥＳ３のソース電圧がゲート電圧（ＶＲＥＳＬ端子の電圧）よりも高い場合は、ＴＲＥＳ３がＯＦＦしているため、フォトダイオードＰＤ１の光信号電荷で決まる画素アンプであるところのソースフォロア（ＳＦ）１０のゲートの信号電圧に基づいた電圧が読み出される。

しかし、ＰＤ１の光信号電荷で決まるＴＲＥＳ３のソース電圧が、ゲート電圧（ＶＲＥＳＬ端子の電圧）−Ｖｔｈ（ＴＲＥＳ３のスレッショルド電圧）よりも低くなると、ＴＲＥＳ３がＯＮし、ＳＦ１０のゲート電圧は制限される。従って、垂直出力線１３はＶＲＥＳＬ端子９の電圧−Ｖｔｈで決まる電圧以下には下がらず、電位が制限される。

すなわち、ＶＲＥＳＬの設定値を通常、信号を読み出すのに支障がない電位にしているが、「Ｎ読み」時に画素アンプであるところのソースフォロア（ＳＦ）１０のゲート電位に制限をかけることで、第１の実施形態と同様の効果を得ることができる。

なお、ＶＲＥＳＬ電圧の切り替え方法は、第１の実施形態において、Ｖｃｌｉｐ電位を可変させた方法等を含め、様々な手法があるが、例えば、デジタルアナログコンバータ（ＤＡＣ）を使用したり、可変レギュレータを使用したりしても構わない。

第１の実施形態においても、Ｖｃｌｉｐ電圧変更方法が記載の内容に限られるものではない。

また、第２の実施形態におけるＶＲＥＳＬ変更タイミングについては、第１の実施形態におけるＶｃｌｉｐ変更タイミングと同様である（「Ｎ読み」時にノイズレベルを超えないように電位制限する設定）ため、詳細な説明は割愛する。

（他の実施形態）
また、各実施形態の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体（または記録媒体）を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読み出し実行することによっても、達成されることは言うまでもない。この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているオペレーティングシステム（ＯＳ）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。

さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張カードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張カードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。

本発明を上記記憶媒体に適用する場合、その記憶媒体には、先に説明した手順に対応するプログラムコードが格納されることになる。

本発明を電子カメラに適用した第１の実施形態の構成を示すブロック図である。 第１の実施形態におけるＣＭＯＳセンサーの等価回路図である。 第１の実施形態におけるＣＭＯＳセンサーの動作タイミングチャートである。 第２の実施形態におけるＣＭＯＳセンサーの等価回路図である。 従来のＣＭＯＳセンサーの等価回路図である。 従来のＣＭＯＳセンサーの動作概念図である。 従来のＣＭＯＳセンサーの動作タイミングチャートである。

符号の説明

１ フォトダイオード（ＰＤ）
２ 転送スイッチ（ＴＸ）
３ リセットスイッチ（ＴＲＥＳ）
４，５ 基準電源
６ 行選択スイッチ
７ 負荷電流源
８ 第１のスイッチ
９ 第２のスイッチ
１０ ソースフォロア（ＳＦ）
１１ ソース・フォロアのゲート
１３ 垂直出力線
１４ 垂直走査回路
１５ ソースフォロアのゲートのキャパシタ
１５ａ，１５ｂ 転送ゲート（ＴＳ，ＴＮ）
１６ 信号蓄積部
２１ 第３のスイッチ
２２ 第４のスイッチ
３１ バッファ（ＢＵＦ）

Claims (15)

1. 入射した光を電気信号に変換して蓄積する光電変換部と、
   該光電変換部で発生する信号成分から、前記光電変換部で発生するノイズ成分を差し引く差分手段と、
   前記光電変換部から出力されるノイズ成分を第１の電位以下に制限する第１の電位制限手段と、
   を具備することを特徴とする撮像装置。
2. 前記光電変換部から出力される信号成分を第２の電位以下に制限する第２の電位制限手段を更に具備することを特徴とする請求項１に記載の撮像装置。
3. 前記第１の電位と第２の電位は異なる電位であることを特徴とする請求項２に記載の撮像装置。
4. 前記第１の電位は、前記第２の電位よりも低く設定されていることを特徴とする請求項３に記載の撮像装置。
5. 前記第１の電位と前記第２の電位の電位差は、前記信号成分の飽和レベルのダイナミックレンジを下回らないように設定されていることを特徴とする請求項４に記載の撮像装置。
6. 前記第１の電位は、前記光電変換部からの漏れ電荷分を制限する電位に設定されていることを特徴とする請求項２に記載の撮像装置。
7. 前記第１の電位制限手段を制御する制御手段を更に具備し、該制御手段は、前記撮像装置の動作モードに応じて前記第１の電位制限手段の動作を異ならせることを特徴とする請求項１に記載の撮像装置。
8. 前記制御手段は、動画撮影時に、前記第１の電位制限手段にノイズ成分の電位制限を行なわせることを特徴とする請求項７に記載の撮像装置。
9. 前記制御手段は、前記光電変換部における電荷の蓄積後に前記光電変換部に入射する光を遮光しないモードでの撮像時に、前記第１の電位制限手段にノイズ成分の電位制限を行なわせることを特徴とする請求項７に記載の撮像装置。
10. 前記制御手段は、ローリングシャッターモード時に、前記第１の電位制限手段にノイズ成分の電位制限を行なわせることを特徴とする請求項７に記載の撮像装置。
11. 前記第１の電位制限手段は、前記光電変換部の垂直出力線の電位制限によって、前記ノイズ成分の電位を制限することを特徴とする請求項１に記載の撮像装置。
12. 前記第１の電位制限手段は、画素アンプであるところのソースフォロアのゲート電位制限によって、前記ノイズ成分の電位を制限することを特徴とする請求項１に記載の撮像装置。
13. 入射した光を電気信号に変換して蓄積する光電変換部と、該光電変換部で発生する信号成分から、前記光電変換部で発生するノイズ成分を差し引く差分手段とを備える撮像装置を制御する方法であって、
    前記光電変換部から出力されるノイズ成分を第１の電位以下に制限する電位制限工程を具備することを特徴とする撮像装置の制御方法。
14. 請求項１３に記載の制御方法をコンピュータに実行させることを特徴とするプログラム。
15. 請求項１４に記載のプログラムをコンピュータ読み取り可能に記憶したことを特徴とする記憶媒体。

Images