JP6751753B2 - 固体撮像装置およびその駆動方法、電子機器 - Google Patents

Description

本発明は、固体撮像装置およびその駆動方法、電子機器に関するものである。

光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。

ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）方向へと読み出すような列並列出力型が主流である。

ところで、画素の構成としては、たとえば一つのフォトダイオード（光電変換素子）に対して、転送素子としての転送トランジスタ、リセット素子としてのリセットトランジスタ、ソースフォロワ素子としてのソースフォロワトランジスタ、および選択素子としての選択トランジスタをそれぞれ一つずつ有する４トランジスタ（４Ｔｒ）構成の画素を例示することができる。

転送トランジスタは、所定の転送期間に選択されて導通状態となり、フォトダイオードで光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤに転送する。
リセットトランジスタは、所定のリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤを電源線の電位にリセットする。
選択トランジスタは、読み出しスキャン時に選択されて導通状態となる。これにより、ソースフォロワトランジスタはフローティングディフュージョンＦＤの電荷を電荷量（電位）に応じた利得をもって電圧信号に変換した列出力の読み出し信号を垂直信号線に出力する。

たとえば、読み出しスキャン期間において、リセット期間にフローティングディフュージョンＦＤがたとえば電源線の電位にリセットされた後、ソースフォロワトランジスタによりフローティングディフュージョンＦＤの電荷が電荷量（電位）に応じた利得をもって電圧信号に変換されて、読み出しリセット電圧Ｖｒｓｔとして垂直信号線に出力される。
続いて、所定の転送期間に、フォトダイオードで光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤに転送される。そして、ソースフォロワトランジスタによりフローティングディフュージョンＦＤの電荷が電荷量（電位）に応じた利得をもって電圧信号に変換されて、読み出し信号電圧Ｖｓｉｇとして垂直信号線に出力される。
画素の出力信号は差分信号（Ｖｓｉｇ−Ｖｒｓｔ）として処理される。

ところが、このような画素を有するＣＭＯＳイメージセンサにおいて、非常に強い光が１つ以上の画素に入射した際、画素出力が飽和することから、高輝度信号が低輝度信号として誤出力されてしまい、いわゆる反転ビデオノイズが出力されるという不利益がある。

これを解消すべく、非常に強い光が１つ以上の画素に入射した際、画素出力電圧を制限して、反転ビデオノイズが出力されることを防止する電圧リミッタとしてのクリップ回路を備えた画素バイアス回路が提案されている（たとえば特許文献１参照）。

ＵＳ ７，８２５，９８２ Ｂ２

ところが、特許文献１に開示されたクリップ回路では、有効画素領域に対応して配置されることから、配置位置や回路面積に対する制約を受け、有効画素領域に対する影響が大きく、ひいてはチップの小面積化を図ることが困難で、また、クリップ回路の設計の自由度が小さいという不利益がある。
また、特許文献１に開示されたクリップ回路では、チップ間バラツキを考慮してクリップ回路の制御電圧を決定するため、低電圧化と反転ビデオノイズの防止（太陽黒点防止）を両立することができないという不利益があった。

本発明は、チップの小面積化を図ることができ、低電圧化と反転ビデオノイズの防止を両立することが可能で、ひいては高画質化を実現することが可能な固体撮像装置およびその駆動方法、電子機器を提供することにある。

本発明の第１の観点は、画素が配置された画素部と、画素から読み出される画素読み出し電圧をクリップ電圧に応じてクリップ可能なクリップ回路と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、リセット期間に前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含み、前記クリップ回路は、前記画素部の無効画素領域に配置されている。

本発明の第２の観点は、画素が配置された画素部を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、リセット期間に前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含む固体撮像装置の駆動方法であって、前記画素部の無効領域に配置され、前記画素の前記ソースフォロワ素子と特性が等価な素子により形成されているクリップ素子により、画素から読み出される画素読み出し電圧をクリップ電圧に応じてクリップする。

本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、画素が配置された画素部と、画素から読み出される画素読み出し電圧をクリップ電圧に応じてクリップ可能なクリップ回路と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、リセット期間に前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含み、前記クリップ回路は、前記画素部の無効領域に配置されている。

本発明によれば、チップの小面積化を図ることができ、低電圧化と反転ビデオノイズの防止を両立することが可能で、ひいては高画質化を実現することができる。

本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本第１の実施形態に係る画素の一例を示す回路図である。 本実施形態における通常の画素読み出し動作時のシャッタースキャンおよび読み出しスキャンの動作タイミングを示す図である。 本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の構成例を説明するための図である。 本発明の第１の実施形態に係る画素およびクリップ回路の構成例を示す図である。 クリップ回路を、画素部の有効画素以外の無効領域に配置することを説明するための図である。 第１の実施形態に係るクリップ回路を適用した場合の読み出しスキャン期間における暗状態（Ｄａｒｋ、低輝度）、明状態（Ｂｒｉｇｈt、高輝度）、超明状態（Ｕｌｔｒａ−Ｂｒｉｇｈｔ、超高輝度）時の読み出し動作を説明するための図である。 比較例として、第１の実施形態に係るクリップ回路を適用しない場合の読み出しスキャン期間における暗状態（Ｄａｒｋ、低輝度）、明状態（Ｂｒｉｇｈt、高輝度）、超明状態（Ｕｌｔｒａ−Ｂｒｉｇｈｔ、超高輝度）時の読み出し動作を説明するための図である。 第１の実施形態に係るクリップ回路を適用した場合の読み出しスキャン期間における超明状態（Ｕｌｔｒａ−Ｂｒｉｇｈｔ、超高輝度）時のシミュレーション結果を示す図である。 本発明の第２の実施形態に係るクリップ回路の構成例を示す図である。 本発明の第２の実施形態に係るクリップ回路の構成例と配置例を説明するための図である。 本発明の第３の実施形態に係る画素およびクリップ回路の構成例を示す図である。 サンプルホールド（Ｓ／Ｈ）回路を含む読み出し処理の各クロックタイミングの一例を示す図である。 サンプルホールド（Ｓ／Ｈ）回路を駆動するクランプ回路およびリセット回路を含む構成例を示す図である。 サンプルホールド（Ｓ／Ｈ）回路のリセット時等の条件等を表として示す図である。 本発明の第４の実施形態に係るレギュレータのソースフォロワ回路の配置構成例を模式的に示す図である。 本発明の実施形態に係る固体撮像装置のテストシーケンスの一例を説明するための図である。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。

以下、本発明の実施形態を図面に関連付けて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえばＣＭＯＳイメージセンサにより構成される。

この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、読み出し回路（カラム読み出し回路）４０、水平走査回路（列走査回路）５０、およびタイミング制御回路６０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。

本実施形態において、固体撮像装置１０は、後で詳述するように、画素部２０の無効領域に、画素から読み出された画素読み出し電圧（リセット電圧Ｖｒｓｔおよび信号電圧Ｖｓｉｇ）をクリップ電圧に応じてクリップ可能なクリップ回路が配置されている。

本実施形態において、読み出し部７０は、一つの読み出しスキャン期間に、リセット期間に続く第１読み出し期間にリセット電圧Ｖｒｓｔを読み出す第１読み出しと、リセット期間に続く第１読み出し期間後に行われる転送期間後の第２読み出し期間において、光電変換素子の蓄積電荷に応じた信号電圧Ｖｓｉｇを読み出す第２読み出しと、を行うことが可能に構成されている。

通常の画素読み出し動作においては、読み出し部７０による駆動により、シャッタースキャンが行われ、その後、読み出しスキャンが行われるが、第１読み出しと第２読み出しは、読み出しスキャン期間に行われる。

以下、固体撮像装置１０の各部の構成および機能の概要を説明した後、クリップ回路の構成、それに関連した読み出し処理等について詳述する。

（画素部２０および画素ＰＸＬの構成）
画素部２０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の画素がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。

図２は、本実施形態に係る画素の一例を示す回路図である。

この画素ＰＸＬは、たとえば光電変換素子であるフォトダイオード（ＰＤ）を有する。
このフォトダイオードＰＤに対して、転送素子としての転送トランジスタＴＧ−Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ−Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ−Ｔｒ、および選択素子としての選択トランジスタＳＥＬ−Ｔｒをそれぞれ一つずつ有する。

フォトダイオードＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオード間で、各トランジスタを共有している場合や、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。

転送トランジスタＴＧ−Ｔｒは、フォトダイオードＰＤとフローティングディフュージョンＦＤ（Floating Diffusion；浮遊拡散層）の間に接続され、制御線ＴＧを通じて制御される。
転送トランジスタＴＧ−Ｔｒは、制御線ＴＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤに転送する。

リセットトランジスタＲＳＴ−Ｔｒは、電源線ＶＲｓｔとフローティングディフュージョンＦＤの間に接続され、制御線ＲＳＴを通じて制御される。
なお、リセットトランジスタＲＳＴ−Ｔｒは、電源線ＶＤＤとフローティングディフュージョンＦＤの間に接続され、制御線ＲＳＴを通じて制御されるように構成してもよい。
リセットトランジスタＲＳＴ−Ｔｒは、制御線ＲＳＴがＨレベルの期間に選択されて導通状態となり、フローティングディフュージョンＦＤを電源線ＶＲｓｔ（またはＶＤＤ）の電位にリセットする。

ソースフォロワトランジスタＳＦ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒは、電源線ＶＤＤと垂直信号線ＬＳＧＮの間に直列に接続されている。
ソースフォロワトランジスタＳＦ−ＴｒのゲートにはフローティングディフュージョンＦＤが接続され、選択トランジスタＳＥＬ−Ｔｒは制御線ＳＥＬを通じて制御される。
選択トランジスタＳＥＬ−Ｔｒは、制御線ＳＥＬがＨレベルの期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ−ＴｒはフローティングディフュージョンＦＤの電荷を電荷量（電位）に応じた利得をもって電圧信号に変換した列出力の読み出し電圧（信号）ＶＳＬ（ＰＩＸＯＵＴ）を垂直信号線ＬＳＧＮに出力する。
これらの動作は、たとえば転送トランジスタＴＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒの各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。

画素部２０には、画素ＰＸＬがＮ行×Ｍ列配置されているので、各制御線ＳＥＬ、ＲＳＴ、ＴＧはそれぞれＮ本、垂直信号線ＬＳＧＮはＭ本ある。
図１においては、各制御線ＳＥＬ、ＲＳＴ、ＴＧを１本の行走査制御線として表している。

垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッター行および読み出し行において行走査制御線を通して画素の駆動を行う。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッター行の行アドレスの行選択信号を出力する。

上述したように、通常の画素読み出し動作においては、読み出し部７０の垂直走査回路３０による駆動により、シャッタースキャンが行われ、その後、読み出しスキャンが行われる。

図３は、本実施形態における通常の画素読み出し動作時のシャッタースキャンおよび読み出しスキャンの動作タイミングを示す図である。

選択トランジスタＳＥＬ−Ｔｒのオン（導通）、オフ（非導通）を制御する制御線ＳＥＬは、シャッタースキャン期間ＰＳＨＴにはＬレベルに設定されて選択トランジスタＳＥＬ−Ｔｒが非導通状態に保持され、読み出しスキャン期間ＰＲＤＯにはＨレベルに設定されて選択トランジスタＳＥＬ−Ｔｒが導通状態に保持される。
そして、シャッタースキャン期間ＰＳＨＴには、制御線ＲＳＴがＨレベルの期間に所定期間制御線ＴＧがＨレベルに設定されて、リセットトランジスタＲＳＴ−Ｔｒおよび転送トランジスタＴＧ−Ｔｒを通じてフォトダイオードＰＤおよびフローティングディフュージョンＦＤがリセットされる。

読み出しスキャン期間ＰＲＤＯには、制御線ＲＳＴがＨレベルに設定されてリセットトランジスタＲＳＴ−Ｔｒを通じてフローティングディフュージョンＦＤがリセットされ、このリセット期間ＰＲ後の第１読み出し期間ＰＲＤ１にリセット状態の画素読み出し電圧であるリセット電圧Ｖｒｓｔが読み出される。
読み出し期間ＰＲＤ１後に、所定期間、制御線ＴＧがＨレベルに設定されて転送トランジスタＴＧ−Ｔｒを通じてフローティングディフュージョンＦＤにフォトダイオードＰＤの蓄積電荷が転送され、この転送期間ＰＴ後の第２読み出し期間ＰＲＤ２に蓄積された電子（電荷）に応じた画素読み出し電圧である信号電圧Ｖｓｉｇが読み出される。

なお、本第１の実施形態の通常の画素読み出し動作において、蓄積期間（露光期間）ＥＸＰは、図３に示すように、シャッタースキャン期間ＰＳＨＴでフォトダイオードＰＤおよびフローティングディフュージョンＦＤをリセットして制御線ＴＧをＬレベルに切り替えてから、読み出しスキャン期間ＰＲＤＯの転送期間ＰＴを終了するために制御線ＴＧをＬレベルに切り替えるまでの期間である。

読み出し回路４０は、画素部２０の各列出力に対応して配置された複数の列信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。

読み出し回路４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路やＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）、アンプ（ＡＭＰ，増幅器）、サンプルホールド（Ｓ／Ｈ）回路等を含んで構成可能である。

このように、読み出し回路４０は、たとえば図４（Ａ）に示すように、画素部２０の各列出力の読み出し信号ＶＳＬをデジタル信号に変換するＡＤＣ４１を含んで構成されてもよい。
あるいは、読み出し回路４０は、たとえば図４（Ｂ）に示すように、画素部２０の各列出力の読み出し信号ＶＳＬを増幅するアンプ（ＡＭＰ）４２が配置されてもよい。
また、読み出し回路４０は、たとえば図４（Ｃ）に示すように、画素部２０の各列出力の読み出し信号ＶＳＬをサンプル、ホールドするサンプルホールド（Ｓ／Ｈ）回路４３が配置されてもよい。

水平走査回路５０は、読み出し回路４０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。

タイミング制御回路６０は、画素部２０、垂直走査回路３０、読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。

以上、固体撮像装置１０の各部の構成および機能の概要について説明した。
次に、本第１の実施形態に係るクリップ回路８０の構成、それに関連した読み出し処理等について詳述する。

図５は、本発明の第１の実施形態に係る画素およびクリップ回路の構成例を示す図である。

クリップ回路８０は、画素部２０の画素配列の各列に配置された垂直信号線ＬＳＧＮと所定電源、たとえば電源線ＶＤＤとの間に接続されている。
各列に対応して配置される各クリップ回路８０は、前述した画素ＰＸＬの二つの読み出し電圧であるリセット電圧Ｖｒｓｔおよび信号電圧Ｖｓｉｇに対応して二つの回路が対（ペア）として設けられている。
すなわち、各列に対応して配置される各クリップ回路８０は、画素ＰＸＬから第１読み出し期間ＰＲＤ１に読み出されるリセット電圧Ｖｒｓｔをクリップするためのリセット電圧クリップ部８１、および画素ＰＸＬから第２読み出し期間ＰＲＤ２に読み出される信号電圧Ｖｓｉｇをクリップするための信号電圧クリップ部８２を含んで構成されている。

クリップ回路８０は、超高輝度時に、画素ＰＸＬのソースフォロワトランジスタＳＦ−Ｔｒおよび選択トランジスタＳＥＬ−Ｔｒによる画素出力が飽和するために高輝度信号が低輝度信号として誤出力されることを回避するために設けられている。

リセット電圧クリップ部８１は、画素部２０の画素配列の各列に配置された垂直信号線ＬＳＧＮと所定電源、たとえば電源線ＶＤＤとの間に、リセット用クリップ素子８１１とリセット用選択素子８１２が直列に接続されている。

リセット用クリップ素子８１１は、画素ＰＸＬのソースフォロワ素子であるソースフォロワトランジスタＳＦ−Ｔｒと特性が等価な素子であるリセット用ソースフォロワトランジスタＲＳＦ−Ｔｒにより形成されている。

リセット用選択素子８１２は、画素ＰＸＬの選択素子である選択トランジスタＳＥＬ−Ｔｒと特性が等価な素子であるリセット用選択トランジスタＲＳＥＬ−Ｔｒにより形成されている。

そして、各列に対応して配置されたリセット用ソースフォロワトランジスタＲＳＦ−Ｔｒの各ゲートが、あらかじめ設定されたリセット用クリップ電圧ｖａｅ ｒｓｔの供給ラインに共通に接続されている。
各列に対応して配置されたリセット用選択トランジスタＲＳＥＬ−Ｔｒの各ゲートが、リセット用選択信号ｓｌｉｃｅ ｒの供給ラインに共通に接続されている。

本実施形態においては、リセット用選択信号ｓｌｉｃｅ ｒは、読み出し部７０により読み出しスキャンＰＲＤＯのリセット期間ＰＲおよび第１読み出し期間ＰＲＤ１にアクティブのＨレベルに設定される。

このように、リセット電圧クリップ部８１は、画素ＰＸＬにおいてソースフォロワトランジスタＳＦ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒにより形成されるソースフォロワ構造と同等のソースフォロワ構造を有するように構成されている。

信号電圧クリップ部８２は、画素部２０の画素配列の各列に配置された垂直信号線ＬＳＧＮと所定電源、たとえば電源線ＶＤＤとの間に、信号用クリップ素子８２１と信号用選択素子８２２が直列に接続されている。

信号用クリップ素子８２１は、画素ＰＸＬのソースフォロワ素子であるソースフォロワトランジスタＳＦ−Ｔｒと特性が等価な素子である信号用ソースフォロワトランジスタＳＳＦ−Ｔｒにより形成されている。

信号用選択素子８２２は、画素ＰＸＬの選択素子である選択トランジスタＳＥＬ−Ｔｒと特性が等価な素子である信号用選択トランジスタＳＳＥＬ−Ｔｒにより形成されている。

そして、各列に対応して配置された信号用ソースフォロワトランジスタＳＳＦ−Ｔｒの各ゲートが、あらかじめ設定された信号用クリップ電圧ｖａｅ ｓｉｇの供給ラインに共通に接続されている。
各列に対応して配置された信号用選択トランジスタＳＳＥＬ−Ｔｒの各ゲートが、信号用選択信号ｓｌｉｃｅ ｓの供給ラインに共通に接続されている。

本実施形態においては、信号用選択信号ｓｌｉｃｅ ｓは、基本的に、読み出し部７０により読み出しスキャンＰＲＤＯの第２読み出し期間ＰＲＤ２にアクティブのＨ（ハイ）レベルに設定される。

このように、信号電圧クリップ部８２は、画素ＰＸＬにおいてソースフォロワトランジスタＳＦ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒにより形成されるソースフォロワ構造と同等のソースフォロワ構造を有するように構成されている。

このように、本実施形態のクリップ回路８０のリセット電圧クリップ部８１および信号電圧クリップ部８２は、画素ＰＸＬにおいてソースフォロワトランジスタＳＦ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒにより形成されるソースフォロワ構造と同等のソースフォロワ構造を有するように構成されている。その結果、クリップのミスマッチが低減され。クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となっている。

そして、本実施形態のクリップ回路８０は、画素部２０の有効画素以外のいわゆる無効領域に配置される。
図６は、クリップ回路を、画素部２０の有効画素以外の無効領域に配置することを説明するための図である。

通常、画素部２０は、図６に示すように、有効画素領域２１と有効画素領域２１の周辺の無効画素領域２２、残りの大部分の無効ＯＢ画素領域（ＯＢ；Optical Black領域等）２３、有効ＯＢ画素領域２４を含んで構成されている。
また、無効ＯＢ画素領域２３は、遮光膜により遮光されている。
本実施形態においてクリップ回路８０は、無効画素領域２２や無効ＯＢ画素領域２３等、有効画素以外の無効領域に配置される。
たとえば、図６に示すように、無効ＯＢ画素領域２３の任意の領域に、クリップ用の専用領域２５を設けて配置するように構成することも可能である。

このように、もともと画素部２０に存在している無効画素領域２２や無効ＯＢ画素領域２３等の無効領域にクリップ回路８０を配置することから、配置位置や回路面積に対する制約を軽減でき、有効画素領域２１に対する影響を極力小さくでき、ひいてはチップの小面積化を図ることができ、また、クリップ回路の設計の自由度が増大するという利点がある。

以上の構成を有するクリップ回路８０は、画素配列の各列に形成された垂直信号線ＬＳＧＮに接続されている。
また、各垂直信号線ＬＳＧＮには、図５に示すように、ロード回路９０が接続されている。

ロード回路９０は、画素ＰＸＬの出力用の電流シンクとして機能する。ロード回路９０は、画素ＰＸＬの出力電圧（信号）Ｖｒｓｔ、Ｖｓｉｇを受けて、これらの電圧信号に対応する出力を所定ノードに発生する。
ロード回路９０は、ＭＯＳトランジスタにより形成される電流源Ｉ９０を有し、ゲートに制御信号ＶＬＮを受ける。
制御信号ＶＬＮは、電流源Ｉ９０を構成するトランジスタが発生するバイアス電流を調整するため、およびソースフォロワ回路の性能を、電力消費および速度に関して最適化するために用いる。この電流源Ｉ９０を構成するトランジスタはしばしば、バイアス・トランジスタと称される。

次に、本第１の実施形態に係るクリップ回路を適用した場合の暗状態（Ｄａｒｋ、低輝度）、明状態（Ｂｒｉｇｈt、高輝度）、超明状態（Ｕｌｔｒａ−Ｂｒｉｇｈｔ、超高輝度）時の読み出し動作について図７に関連付けて説明する。

図７（Ａ）〜（Ｇ）は、第１の実施形態に係るクリップ回路を適用した場合の読み出しスキャン期間における暗状態（Ｄａｒｋ、低輝度）、明状態（Ｂｒｉｇｈt、高輝度）、超明状態（Ｕｌｔｒａ−Ｂｒｉｇｈｔ、超高輝度）時の読み出し動作を説明するための図である。
図８は、比較例として、第１の実施形態に係るクリップ回路を適用しない場合の読み出しスキャン期間における暗状態（Ｄａｒｋ、低輝度）、明状態（Ｂｒｉｇｈt、高輝度）、超明状態（Ｕｌｔｒａ−Ｂｒｉｇｈｔ、超高輝度）時の読み出し動作を説明するための図である。
図８（Ａ）がクリップ回路を適用しない場合の等価回路を示し、図８（Ｂ）が動作波形を示している。

読み出しスキャン期間ＰＲＤＯにおける暗状態（Ｄａｒｋ、低輝度）おいては、図７（Ａ）に示すように、画素アレイの中のある一行を選択するために、その選択された行の各画素ＰＸＬに接続された制御線ＳＥＬがＨレベルに設定されて画素ＰＸＬの選択トランジスタＳＥＬ−Ｔｒが導通状態となる。
この選択状態において、図７（Ｂ）に示すように、リセット期間ＰＲ１にリセットトランジスタＲＳＴ−Ｔｒが、制御線ＲＳＴがＨレベルの期間に選択されて導通状態となり、図７（Ｆ）に示すように、フローティングディフュージョンＦＤが電源線ＶＤＤの電位にリセットされる。
このリセット期間ＰＲ１が経過した後（リセットトランジスタＲＳＴ−Ｔｒが非導通状態）、転送期間ＰＴ１が開始されるまでの期間が、リセット状態時のリセット電圧Ｖｒｓｔを読み出す第１読み出し期間ＰＲＤ１となる。

リセット期間ＰＲ１および第１読み出し期間ＰＲＤ１には、図７（Ｄ）および（Ｅ）に示すように、リセット用選択信号ｓｌｉｃｅ ｒがＨレベルに設定され、信号用選択信号ｓｌｉｃｅ ｓがＬレベルに設定される。これにより、リセット期間ＰＲ１および第１読み出し期間ＰＲＤ１には、クリップ回路８０のリセット電圧クリップ部８１がアクティブとなり、信号電圧クリップ部８２が非アクティブとなっている。

上述したように、リセット期間ＰＲ１後の第１読み出し期間ＰＲＤ１にリセット状態の画素読み出し電圧であるリセット電圧Ｖｒｓｔが垂直信号線ＬＳＧＮを通して読み出される。このとき、リセット電圧Ｖｒｓｔは、クリップすべきレベルより高いレベルであることから、リセット電圧クリップ部８１でクリップ作用を受けることなく、ロード回路９０を介して読み出し回路４０に供給されて、たとえば保持される。

ここで、第１読み出し期間ＰＲＤ１が終了し、転送期間ＰＴ１となる。
図７（Ｃ）に示すように、転送期間ＰＴ１に転送トランジスタＴＧ−Ｔｒが、制御線ＴＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤに転送される。
この転送期間ＰＴ１が経過した後（転送トランジスタＴＧ−Ｔｒが非導通状態）、フォトダイオードＰＤが光電変換して蓄積した電荷に応じた信号電圧Ｖｓｉｇを読み出す第２読み出し期間ＰＲＤ２となる。

転送期間ＰＴ１および第２読み出し期間ＰＲＤ２には、図７（Ｄ）および（Ｅ）に示すように、リセット用選択信号ｓｌｉｃｅ ｒがＬレベルに設定され、信号用選択信号ｓｌｉｃｅ ｓがＨレベルに設定される。これにより、転送期間ＰＴ１および第２読み出し期間ＰＲＤ２には、クリップ回路８０のリセット電圧クリップ部８１が非アクティブとなり、信号電圧クリップ部８２がアクティブとなっている。

上述したように、第１読み出し期間ＰＲＤ１後に、所定期間、制御線ＴＧがＨレベルに設定されて転送トランジスタＴＧ−Ｔｒを通じてフローティングディフュージョンＦＤにフォトダイオードＰＤの蓄積電荷が転送され、この転送期間ＰＴ１後の第２読み出し期間ＰＲＤ２に蓄積された電子（電荷）に応じた画素読み出し電圧である信号電圧Ｖｓｉｇが読み出される。
このとき、信号電圧Ｖｓｉｇは、クリップすべきレベルより高いレベルであることから、信号電圧クリップ部８２でクリップ作用を受けることなく、ロード回路９０を介して読み出し回路４０に供給されて、たとえば保持される。

そして、たとえば読み出し部７０の一部を構成する読み出し回路４０において、第２読み出し期間ＰＲＤ２に読み出された信号電圧Ｖｓｉｇと第１読み出し期間ＰＲＤ１に読み出されたリセット電圧Ｖｒｓｔとの差分（Ｖｓｉｇ−Ｖｒｓｔ）がとられてＣＤＳ処理が行われる。
この暗状態（Ｄａｒｋ、低輝度）の場合、低輝度時であり、画素出力が飽和しないことから、低輝度信号は誤出力することなく低輝度信号として出力され、差分（Ｖｓｉｇ−Ｖｒｓｔ）は小さい。

リセット期間ＰＲ１１、第１読み出し期間ＰＲＤ１１、転送期間ＰＴ１１、および第２読み出し期間ＰＲＤ１２に行われる明状態（Ｂｒｉｇｈt、高輝度）時の読み出し動作は、基本的に上記した暗状態（Ｄａｒｋ、低輝度）の場合と同様に行われる。したがって、その詳細は省略する。
この場合、高輝度時であり、画素出力が飽和しないことから、高輝度信号は誤出力することなく高低輝度信号として出力され、差分（Ｖｓｉｇ−Ｖｒｓｔ）は低輝度時より大きい。
明状態（Ｂｒｉｇｈt、高輝度）時と暗状態（Ｄａｒｋ、低輝度）時の読み出し動作は、基本的に、クリップ回路を設けない図８の場合と同様に行われる。

次に、超明状態（Ｕｌｔｒａ−Ｂｒｉｇｈｔ、超高輝度）時の読み出し動作について説明する。

読み出しスキャン期間ＰＲＤＯにおける超明状態（Ｕｌｔｒａ−Ｂｒｉｇｈｔ、超高輝度）おいては、図７（Ａ）に示すように、画素アレイの中のある一行を選択するために、その選択された行の各画素ＰＸＬに接続された制御線ＳＥＬがＨレベルに設定されて画素ＰＸＬの選択トランジスタＳＥＬ−Ｔｒが導通状態となる。
この選択状態において、図７（Ｂ）に示すように、リセット期間ＰＲ２１にリセットトランジスタＲＳＴ−Ｔｒが、制御線ＲＳＴがＨレベルの期間に選択されて導通状態となり、図７（Ｆ）に示すように、フローティングディフュージョンＦＤが電源線ＶＤＤの電位にリセットされる。
このリセット期間ＰＲ２１が経過した後（リセットトランジスタＲＳＴ−Ｔｒが非導通状態）、転送期間ＰＴ２１が開始されるまでの期間が、リセット状態時のリセット電圧Ｖｒｓｔを読み出す第１読み出し期間ＰＲＤ２１となる。

この例は超高輝度時であることから、第１読み出し期間ＰＲＤ２１等に、画素ＰＸＬのフォトダイオードＰＤに蓄積された電荷（電子）がフローティングディフュージョンＦＤに溢れだし、ゲートがフローティングディフュージョンＦＤに接続されているソースフォロワトランジスタＳＦ−Ｔｒが飽和する場合がある。

リセット期間ＰＲ２１および第１読み出し期間ＰＲＤ２１には、図７（Ｄ）および（Ｅ）に示すように、リセット用選択信号ｓｌｉｃｅ ｒがＨレベルに設定され、信号用選択信号ｓｌｉｃｅ ｓがＬレベルに設定される。これにより、リセット期間ＰＲ２１および第１読み出し期間ＰＲＤ２１には、クリップ回路８０のリセット電圧クリップ部８１がアクティブとなり、信号電圧クリップ部８２が非アクティブとなっている。

上述したように、リセット期間ＰＲ２１後の第１読み出し期間ＰＲＤ２１にリセット状態の画素読み出し電圧であるリセット電圧Ｖｒｓｔが垂直信号線ＬＳＧＮを通して読み出される。このとき、リセット電圧Ｖｒｓｔが、クリップすべきレベルを超えるレベルである場合、リセット電圧クリップ部８１でリセット用クリップ電圧ｖａｅ ｒｓｔに応じてクリップ作用を受けて、ロード回路９０を介して読み出し回路４０に供給されて、たとえば保持される。

ここで、第１読み出し期間ＰＲＤ２１が終了し、転送期間ＰＴ２１となる。
図７（Ｃ）に示すように、転送期間ＰＴ２１に転送トランジスタＴＧ−Ｔｒが、制御線ＴＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤに転送される。
この転送期間ＰＴ２１が経過した後（転送トランジスタＴＧ−Ｔｒが非導通状態）、フォトダイオードＰＤが光電変換して蓄積した電荷に応じた信号電圧Ｖｓｉｇを読み出す第２読み出し期間ＰＲＤ２２となる。

転送期間ＰＴ２１および第２読み出し期間ＰＲＤ２２には、図７（Ｄ）および（Ｅ）に示すように、リセット用選択信号ｓｌｉｃｅ ｒがＬレベルに設定され、信号用選択信号ｓｌｉｃｅ ｓがＨレベルに設定される。これにより、転送期間ＰＴ２１および第２読み出し期間ＰＲＤ２２には、クリップ回路８０のリセット電圧クリップ部８１が非アクティブとなり、信号電圧クリップ部８２がアクティブとなっている。

上述したように、第１読み出し期間ＰＲＤ２１後に、所定期間、制御線ＴＧがＨレベルに設定されて転送トランジスタＴＧ−Ｔｒを通じてフローティングディフュージョンＦＤにフォトダイオードＰＤの蓄積電荷が転送され、この転送期間ＰＴ２１後の第２読み出し期間ＰＲＤ２２に蓄積された電子（電荷）に応じた画素読み出し電圧である信号電圧Ｖｓｉｇが読み出される。
このとき、信号電圧Ｖｓｉｇは、クリップすべきレベルを超えるレベルであることから、信号電圧クリップ部８２で信号用クリップ電圧ｖａｅ ｓｉｇに応じてクリップ作用を受けて、ロード回路９０を介して読み出し回路４０に供給されて、たとえば保持される。

そして、たとえば読み出し部７０の一部を構成する読み出し回路４０において、第２読み出し期間ＰＲＤ２２に読み出された信号電圧Ｖｓｉｇと第１読み出し期間ＰＲＤ２１に読み出されたリセット電圧Ｖｒｓｔとの差分（Ｖｓｉｇ−Ｖｒｓｔ）がとられてＣＤＳ処理が行われる。

この超明状態（Ｕｌｔｒａ−Ｂｒｉｇｈｔ、超高輝度）の場合、超高輝度時であり、画素出力が飽和したとしても、クリップ回路８０によりリセット電圧Ｖｒｓｔおよび信号電圧Ｖｓｉｇが所定レベルにクリップされることから、超高輝度信号は誤出力されることなく超高輝度信号として出力される。この場合、差分（Ｖｓｉｇ−Ｖｒｓｔ）は大きい。

これに対して、クリップ回路を有していない場合には、図８に示すように、超高輝度信号が、画素出力が飽和したことにより、低輝度信号として誤出力されることから、反転ビデオノイズの防止（太陽黒点防止）を実現することは困難である。

図９は、第１の実施形態に係るクリップ回路を適用した場合の読み出しスキャン期間における超明状態（Ｕｌｔｒａ−Ｂｒｉｇｈｔ、超高輝度）時のシミュレーション結果を示す図である。

本実施形態の固体撮像装置１０によれば、超明状態（Ｕｌｔｒａ−Ｂｒｉｇｈｔ、超高輝度）の場合、超高輝度時であり、画素出力が飽和したとしても、図９に示すように、クリップ回路８０によりリセット電圧Ｖｒｓｔおよび信号電圧Ｖｓｉｇが所定レベルにクリップされることから、超高輝度信号は誤出力することなく超高輝度信号として出力される。

以上説明したように、本第１の実施形態によれば、もともと画素部２０に存在している無効画素領域２２や無効ＯＢ画素領域２３等の無効領域にクリップ回路８０を配置することから、配置位置や回路面積に対する制約を軽減でき、有効画素領域２１に対する影響を極力小さくでき、ひいてはチップの小面積化を図ることができ、また、クリップ回路の設計の自由度が増大するという利点がある。
本第１の実施形態のクリップ回路８０のリセット電圧クリップ部８１および信号電圧クリップ部８２は、画素ＰＸＬにおいてソースフォロワトランジスタＳＦ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒにより形成されるソースフォロワ構造と同等のソースフォロワ構造を有するように構成されている。その結果、クリップのミスマッチが低減され、クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となっている。
そして、本第１の実施形態によれば、チップ間バラツキを考慮してクリップ回路の制御電圧であるクリップ電圧を決定する必要がなくなり、低電圧化と反転ビデオノイズの防止（太陽黒点防止）を両立することができ、ひいては高画質化を実現することが可能となる利点がある。

（第２の実施形態）
図１０は、本発明の第２の実施形態に係るクリップ回路の構成例を示す図である。
図１１は、本発明の第２の実施形態に係るクリップ回路の構成例と配置例を説明するための図である。

本第２の実施形態のクリップ回路８０Ａが、第１の実施形態のクリップ回路８０と異なる点は、次の通りである。
第１の実施形態のクリップ回路８０では、実際の画素とのミスマッチを低減するために、画素ＰＸＬにおいてソースフォロワトランジスタＳＦ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒにより形成されるソースフォロワ構造と同等のソースフォロワ構造を有するように構成されている。

これに対して、本第２の実施形態のクリップ回路８０Ａは、さらにミスマッチを低減させ、クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となるように、画素ＰＸＬにおいてソースフォロワトランジスタＳＦ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒにより形成されるソースフォロワ構造と同等のソースフォロワ構造だけではなく、全体として画素ＰＸＬと略等価（略対称）となる構成を有している。

すなわち、クリップ回路８０Ａは、リセットおよび信号用ソースフォロワトランジスタ（Ｒ，Ｓ）ＳＦ−Ｔｒ、リセットおよび信号用選択トランジスタ（Ｒ，Ｓ）ＳＥＬ−Ｔｒに加えて、リセットおよび信号用フォトダイオード（Ｒ，Ｓ）ＰＤ、リセットおよび信号用転送トランジスタ（Ｒ，Ｓ）ＴＧ−Ｔｒ、およびリセットおよび信号用リセットトランジスタ（Ｒ，Ｓ）ＲＳＴ−Ｔｒを有している。
転送トランジスタ（Ｒ，Ｓ）ＴＧ−Ｔｒおよびリセットトランジスタ（Ｒ，Ｓ）ＲＳＴ−Ｔｒは、電源線ＶＤＤとフォトダイオード（Ｒ，Ｓ）のカソード（蓄積ノード側）との間に直列に接続されている。
そして、転送トランジスタ（Ｒ，Ｓ）ＴＧ−Ｔｒのゲートが電源線ＶＤＤに接続され、リセットトランジスタ（Ｒ，Ｓ）ＲＳＴ−Ｔｒのゲートが画素ＰＸＬの制御線ＲＳＴに接続されている。

そして、本第２の実施形態のクリップ回路８０Ａは、図１１に示すように、画素部２０の無効ＯＢ画素領域２３の任意の領域に、クリップ用の専用領域２５を設けて形成されている。
図１１の例では、無効ＯＢ画素領域２３において、６行Ｘ（複数）列の領域が専用領域２５として割り当てられている。
専用領域２５の上部２行の領域２５１にリセット電圧クリップ部８１Ａが形成され、次の２行の領域２５２に信号電圧クリップ部８２Ａが形成されている。
そして、図１１の例では、残りの２行の領域２５３には後で説明するようなクランプ回路１６０が形成されている。

このように、本第２の実施形態によれば、前述した第１の実施形態と同様に、もともと画素部２０に存在している無効画素領域２２や無効ＯＢ画素領域２３等の無効領域にクリップ回路８０Ａを配置することから、配置位置や回路面積に対する制約を軽減でき、有効画素領域２１に対する影響を極力小さくでき、ひいてはチップの小面積化を図ることができ、また、クリップ回路の設計の自由度が増大するという利点がある。

さらに、本第２の実施形態によれば、画素ＰＸＬにおいてソースフォロワトランジスタＳＦ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒにより形成されるソースフォロワ構造と同等のソースフォロワ構造だけではなく、画素ＰＸＬと略等価（略対称）となる構成を有していることから、さらにミスマッチを低減させ、クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となる。

さらに、本第２の実施形態によれば、クリップ回路として複数列を用いることから、これによっても、さらにミスマッチを低減させ、クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となる。

（第３の実施形態）
図１２は、本発明の第３の実施形態に係る画素およびクリップ回路の構成例を示す図である。

本第３の実施形態のクリップ回路８０Ｂが、第１および第２の実施形態のクリップ回路８０，８０Ａと異なる点は次の通りである。

第１および第２の実施形態のクリップ回路８０，８０Ａは、クリップの制御電圧であるリセット用クリップ電圧ｖａｅ ｒｓｔおよび信号用クリップ電圧ｖａｅ ｓｉｇがクリップに適切な電圧としてあらかじめ設定されている。

これに対して、本第３の実施形態のクリップ回路８０Ｂでは、画素の出力電圧（読み出し電圧）であってクリップ回路８０Ｂを介したリセット電圧Ｖｒｓｔを検知してリセット用クリップ電圧ｖａｅ ｒｓｔおよび信号用クリップ電圧ｖａｅ ｓｉｇを制御するクリップ電圧制御部１００を設けて、チップ間のバラツキに対して不感となるように構成されている。

さらに、本第３の実施形態では、検知対象のリセット電圧Ｖｒｓｔは、有効画素領域２１における画素ＰＸＬから出力される読み出し電圧ではなく、無効ＯＢ画素領域２３の画素ＰＸＬから出力される読み出し電圧Ｖｒｓｔであって複数列（図１２の例では２列）の読み出し電圧Ｖｒｓｔを平均化した電圧である。
これにより、本第３の実施形態では、ミスマッチを低減させ、クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となるように構成されている。
本第３の実施形態によれば、検知する画素出力は無効画素であればよく、特に、無効ＯＢ画素のみを用いることで、超高輝度光による電圧変動による影響を回避することができる。

図１２は、基本的に、図５のクリップ回路に対してクリップ電圧制御部１００を設けた構成を示している。

クリップ電圧制御部１００は、図１２に示すように、検知回路１１０、リセット回路１２０、クリップマージン調整回路１３０、リセット電圧用クリップ電圧生成部１４０、および信号電圧用クリップ電圧生成部１５０を有している。

検知回路１１０は、画素（図１２の例では無効ＯＢ画素）から読み出され、クリップ回路８０Ｂを介した画素読み出し電圧を検知し、検知した電圧をクリップマージン調整回路１３０に出力する。
検知回路１１０に入力される読み出し電圧Ｖｒｓｔは、２列の無効ＯＢ画素の出力であってたとえば２列分の無効ＯＢ画素２３Ｂ−Ｂ１，２３Ｂ−Ｂ２の出力電圧を平均化した電圧である。電圧Ｖｒｓｔを出力する無効ＯＢ画素行は、垂直走査回路３０の選択行に応じて変化する。
出力電圧の平均化部は、２列の無効ＯＢ画素が接続された垂直信号線ＬＳＧＮ−Ｂ１，ＬＳＧＮ−Ｂ２を接続して構成され、その接続ノードＮＤＢから平均化された読み出し電圧Ｖｒｓｔが検知回路１１０に入力される

検知回路１１０は、たとえば図１２に示すように、サンプルホールド（Ｓ／Ｈ）回路１１０Ａにより構成される。
Ｓ／Ｈ回路１１０Ａは、スイッチＳＷ１、ＳＷ２、ＳＷ３、キャパシタＣ１、Ｃ２、およびノードＮＤ１，ＮＤ２を含んで構成される。

図１３は、サンプルホールド（Ｓ／Ｈ）回路を含む読み出し処理の各クロックタイミングの一例を示す図である。

スイッチＳＷ１とＳＷ２は共通の端子ａと端子ｂまたは端子ｃとの接続が切り替えられる。
スイッチＳＷ１の端子ｂは垂直信号線ＬＳＧＮ−Ｂ１，ＬＳＧＮ−Ｂ２の接続ノードＮＤＢに接続され、端子ａがノードＮＤ１に接続されている。
スイッチＳＷ１は、たとえばサンプリングクロックａｅ ｓｍｐｌ（図１３）によりオンオフされる。
スイッチＳＷ２は、フレーム毎にＳ／Ｈ回路１１０Ａをリセットするため、フレーム毎に端子ｃが端子ａと接続されて、Ｓ／Ｈ回路１１０Ａをリセット回路１２０に接続する。
スイッチＳＷ３は、端子ａがノードＮＤ１に接続され、端子ｂがノードＮＤ２に接続される。
スイッチＳＷ３は、たとえばホールドクロックａｅ ｈｏｌｄ（図１３）によりオンオフされる。

キャパシタＣ１はノードＮＤ１と基準電位ＶＳＳとの間に接続され、キャパシタＣ２はノードＮＤ２と基準電位ＶＳＳとの間に接続されている。
そして、ノードＮＤ２は次段のクリップマージン調整回路１３０の入力部に接続されている。

このような構成を有するＳ／Ｈ回路１１０Ａは、垂直信号線ＬＳＧＮ−Ｂ１，ＬＳＧＮ−Ｂ２の接続ノードＮＤＢから供給される平均化された読み出し電圧Ｖｒｓｔをサンプル、ホールドして、読み出し電圧Ｖｒｓｔを検知する。

なお、Ｓ／Ｈ回路１１０Ａは、それ自体をローパスフィルタ化することにより、検知対象画素がデバイス欠陥により飽和していたとしても、クリップ電圧自体の低下を緩和することができる。

また、Ｓ／Ｈ回路１１０Ａは、電源投入時に、クランプ回路１６０を用いて駆動し、ハイインピーダンス（ＨｉＺ）による絶縁破壊を回避することができる。
図１４は、サンプルホールド（Ｓ／Ｈ）回路を駆動するクランプ回路およびリセット回路を含む構成例を示す図である。

クランプ回路１６０は、垂直信号線ＬＳＧＮと電源ＶＤＤとの間にダイオード接続されたＮＭＯＳからなるトランジスタＮＴ１および選択トランジスタＮＴ２が接続されている。

電源投入時には、最初に信号ａｅ ｐｉｘ ｃｌａｍｐによりトランジスタＮＴ２をオンさせて垂直信号線ＬＳＧＮに固定電圧を出力し、Ｓ／Ｈ回路１１０Ａを駆動する。
これにより、Ｓ／Ｈ回路１１０Ａのハイインピーダンス（ＨｉＺ）による絶縁破壊を回避する。

リセット回路１２０は、検知回路１１０としてのＳ／Ｈ回路１１０Ａをリセット可能に構成されている。
リセット回路１２０は、図１２および図１４に示すように、ＮＭＯＳのトランジスタＮＴ１１、可変抵抗素子Ｒ１１、電流源Ｉ１１，Ｉ１２、およびノードＮＤ１１，ＮＤ１２を有している。
電源ＶＤＤと基準電位ＶＳＳとの間にトランジスタＮＴ１１および電流源Ｉ１１が直列に接続され、トランジスタＮＴ１１のソースと電流源Ｉ１１との接続点によりノードＮＤ１１が形成されている。そして、ノードＮＤ１１がスイッチＳＷ２の端子ｃに接続されている。
また。電源ＶＤＤと基準電位ＶＳＳとの間に可変抵抗素子Ｒ１１および電流源Ｉ１２が直列に接続され。可変抵抗素子Ｒ１１と電流源Ｉ１２との接続点によりノードＮＤ１２が形成されている。そして、ノードＮＤ１２がトランジスタＮＴ１１のゲートに接続されている。

図１５は、Ｓ／Ｈ回路のリセット時等の条件等を表として示す図である。
リセット回路１２０は、図１５に示すように、Ｓ／Ｈ回路のスイッチＳＷ２、ＳＷ３がオンしている状態で、ノードＮＤ１，ＮＤ２に接続されたキャパシタＣ１、Ｃ２の電荷を放電させる。
フレーム毎に、セットアップ期間に、Ｓ／Ｈ回路１１０Ａをリセットすることで、正帰還回路による発散を防止することができる。
また、上述したように、電源投入時等の起動時には、スイッチＳＷ１とＳＷ３がオンしている状態で、クランプ回路１６０により電圧を与えてＳ／Ｈ回路１１０Ａを駆動して、Ｓ／Ｈ回路１１０Ａをローインピーダンス状態に保持させる。
これにより、ハイインピーダンス（ＨｉＺ）による絶縁破壊を回避することができる。

クリップマージン調整回路１３０は、検知回路１１０であるＳ／Ｈ回路１１０Ａにより検知された電圧に対してクリップマージを調整し、調整した電圧をリセット電圧用クリップ電圧生成部１４０および信号電圧用クリップ電圧生成部１５０に供給する。
本第３の実施形態においては、垂直信号線ＬＳＧＮのＩＲドロップをトラックすることにより、クリップレベルのマージンを減らすように調整することができ、これによっても低電圧化を図ることが可能となる。

クリップマージン調整回路１３０は、演算増幅器（オペアンプ）１３１、ＮＭＯＳのトランジスタＮＴ２１、可変抵抗素子Ｒ２１、Ｒ２２、電流源Ｉ２１、およびノードＮＤ２１を有している。

クリップマージン調整回路１３０において、電源ＶＤＤと基準電位ＶＳＳとの間に、電流源Ｉ２１、可変抵抗素子Ｒ２１、Ｒ２２、およびトランジスタＮＴ２１が直列に接続され、電流源Ｉ２１と可変抵抗素子Ｒ２１との接続点によりノードＮＤ２１が形成されている。
オペアンプ１３１は、反転入力端子（−）がＳ／Ｈ回路１１０ＡのノードＮＤ２に接続され、非反転入力端子（＋）がノードＮＤ２１に接続され、出力がトランジスタＮＴ２１のゲートに接続されている。

クリップマージン調整回路１３０においては、Ｓ／Ｈ回路１１０Ａからの検知電圧と出力電圧からのノードＮＤ２１からの帰還電圧とが比較され、差分がゼロになるようにトランジスタＮＴ２１のゲート電圧が調整される。
そして、クリップマージン分が調整されたリセット電圧の検知電圧がリセット電圧用クリップ電圧生成部１４０に出力される。
同様に、最大信号振幅とクリップマージン分が調整された信号電圧の検知電圧が信号電圧用クリップ電圧生成部１５０に出力される。

リセット電圧用クリップ電圧生成部１４０は、クリップマージン調整回路１３０から供給されるリセット電圧の検知電圧に応じてリセット用クリップ電圧ｖａｅ ｒｓｔを生成し、生成したリセット用クリップ電圧ｖａｅ ｒｓｔを、クリップ回路８０Ｂ−Ｂ１，８０Ｂ−Ｂ２，８０Ｂにおけるリセット電圧クリップ部８１のリセット用ソースフォロワトランジスタＲＳＦ−Ｔｒの各ゲートに出力する。

リセット電圧用クリップ電圧生成部１４０は、オペアンプ１４１，ＮＭＯＳのトランジスタＮＴ３１、電流源Ｉ３１、およびノードＮＤ３１を有するレギュレータにより構成されている。

リセット電圧用クリップ電圧生成部１４０において、電源ＶＤＤと基準電位ＶＳＳとの間にトランジスタＮＴ３１と電流源Ｉ３１が接続され、トランジスタＮＴ３１のソースと電流源Ｉ３１との接続点によりノードＮＤ３１が形成されている。
オペアンプ１４１は、非反転入力端子（＋）がクリップマージン調整回路１３０のリセット電圧の検知電圧に応じた電圧の供給ラインに接続され、反転入力端子（−）がノードＮＤ３１に接続されている。
そして、オペアンプ１４１の出力がトランジスタＮＴ３１のゲート、およびクリップ回路８０Ｂ−Ｂ１，８０Ｂ−Ｂ２，８０Ｂにおけるリセット電圧クリップ部８１のリセット用ソースフォロワトランジスタＲＳＦ−Ｔｒの各ゲートに接続されている。すなわち、オペアンプ１４１の出力がリセット用クリップ電圧ｖａｅ ｒｓｔの出力部となっている。

リセット電圧用クリップ電圧生成部１４０において、クリップマージン調整回路１３０からの出力電圧とノードＮＤ３１からの帰還電圧とが比較され、差分がゼロになるようにトランジスタＮＴ３１のゲート電圧が調整される。

リセット電圧用クリップ電圧生成部１４０において、トランジスタＮＴ３１は、画素のソースフォロワトランジスタＳＦ−Ｔｒと特性が等価な素子であるＮＭＯＳトランジスタにより形成されている。
したがって、リセット電圧用クリップ電圧生成部１４０においては、画素ＰＸＬのソースフォロワトランジスタＳＦ−Ｔｒから読み出された（出力された）電圧（リセット電圧）から、ソースフォロワトランジスタＳＦ−Ｔｒの入力電位であるフローティングディフュージョンＦＤの電位にシフトする回路として機能する。

信号電圧用クリップ電圧生成部１５０は、クリップマージン調整回路１３０から供給される信号電圧の検知電圧に応じて信号用クリップ電圧ｖａｅ ｓｉｇを生成し、生成した信号用クリップ電圧ｖａｅ ｓｉｇを、クリップ回路８０Ｂ−Ｂ１，８０Ｂ−Ｂ２，８０Ｂにおける信号電圧クリップ部８２の信号用ソースフォロワトランジスタＳＳＦ−Ｔｒの各ゲートに出力する。

信号電圧用クリップ電圧生成部１５０は、オペアンプ１５１，ＮＭＯＳのトランジスタＮＴ４１、電流源Ｉ４１、およびノードＮＤ４１を有するレギュレータにより構成されている。

信号電圧用クリップ電圧生成部１５０において、電源ＶＤＤと基準電位ＶＳＳとの間にトランジスタＮＴ４１と電流源Ｉ４１が接続され、トランジスタＮＴ４１のソースと電流源Ｉ４１との接続点によりノードＮＤ４１が形成されている。
オペアンプ１５１は、非反転入力端子（＋）がクリップマージン調整回路１３０の信号電圧の検知電圧に応じた電圧の供給ラインに接続され、反転入力端子（−）がノードＮＤ４１に接続されている。
そして、オペアンプ１５１の出力がトランジスタＮＴ４１のゲート、およびクリップ回路８０Ｂ−Ｂ１，８０Ｂ−Ｂ２，８０Ｂにおける信号電圧クリップ部８２の信号用ソースフォロワトランジスタＳＳＦ−Ｔｒの各ゲートに接続されている。すなわち、オペアンプ１５１の出力が信号用クリップ電圧ｖａｅ ｓｉｇの出力部となっている。

信号電圧用クリップ電圧生成部１５０において、クリップマージン調整回路１３０からの出力電圧とノードＮＤ４１からの帰還電圧とが比較され、差分がゼロになるようにトランジスタＮＴ４１のゲート電圧が調整される。

信号電圧用クリップ電圧生成部１５０において、トランジスタＮＴ４１は、画素のソースフォロワトランジスタＳＦ−Ｔｒと特性が等価な素子であるＮＭＯＳトランジスタにより形成されている。
したがって、信号電圧用クリップ電圧生成部１５０においては、画素ＰＸＬのソースフォロワトランジスタＳＦ−Ｔｒから読み出された（出力された）電圧（リセット電圧）から、ソースフォロワトランジスタＳＦ−Ｔｒの入力電位であるフローティングディフュージョンＦＤの電位にシフトする回路として機能する。

上記構成においても、読み出しスキャン時の動作は、図５の構成の場合と同様に行われるが、新たにクリップ電圧制御部１００によるクリップ電圧の制御動作が行われる。
以下に、クリップ電圧制御部１００によるクリップ電圧の制御動作の概要を説明する。以下の説明では電源投入時やリセット時の処理については、既に詳述したので省略する。

クリップ電圧制御部１００においては、画素（図１２の例では無効ＯＢ画素）から読み出され、クリップ回路８０を介した画素読み出し電圧であるリセット電圧Ｖｒｓｔが検知される。
検知回路１１０に入力される読み出し電圧Ｖｒｓｔは、２列の無効ＯＢ画素の出力であってたとえば２列分の無効ＯＢ画素２３Ｂ−Ｂ１，２３Ｂ−Ｂ２の出力電圧を平均化した電圧である。無効ＯＢ画素行は垂直走査回路３０の選択行に応じて変化する。
検知回路１１０において、読み出しスキャン時の第１読み出し期間ＰＲＤ１にはリセット電圧Ｖｒｓｔが検知される。
検知回路１１０で検知されたリセット電圧Ｖｒｓｔはクリップマージン調整回路１３０に供給される。

クリップマージン調整回路１３０では、検知回路１１０により検知された電圧に対してクリップマージが調整され、調整した電圧がリセット電圧用クリップ電圧生成部１４０および信号電圧用クリップ電圧生成部１５０に供給される。

リセット電圧用クリップ電圧生成部１４０においては、クリップマージン調整回路１３０から供給されるリセット電圧の検知電圧に応じてリセット用クリップ電圧ｖａｅ ｒｓｔが生成される。
リセット電圧用クリップ電圧生成部１４０においては、画素ＰＸＬのソースフォロワトランジスタＳＦ−Ｔｒから読み出された（出力された）電圧（リセット電圧）から、ソースフォロワトランジスタＳＦ−Ｔｒの入力電位であるフローティングディフュージョンＦＤの電位にシフトするようにしてリセット用クリップ電圧ｖａｅ ｒｓｔが生成される。
主として第１読み出し期間ＰＲＤ１において、生成されたリセット用クリップ電圧ｖａｅ ｒｓｔは、クリップ回路８０Ｂ−Ｂ１，８０Ｂ−Ｂ２，８０Ｂにおけるリセット電圧クリップ部８１のリセット用ソースフォロワトランジスタＲＳＦ−Ｔｒの各ゲートに出力される。

信号電圧用クリップ電圧生成部１５０においては、クリップマージン調整回路１３０から供給される最大信号振幅に応じて設定された信号用クリップ電圧ｖａｅ ｓｉｇが生成される。
信号電圧用クリップ電圧生成部１５０においては、画素ＰＸＬのソースフォロワトランジスタＳＦ−Ｔｒから読み出された（出力された）電圧（リセット電圧）から、ソースフォロワトランジスタＳＦ−Ｔｒの入力電位であるフローティングディフュージョンＦＤの電位にシフトするようにして信号用クリップ電圧ｖａｅ ｓｉｇが生成される。
主として第２読み出し期間ＰＲＤ２において、生成された信号用クリップ電圧ｖａｅ ｓｉｇは、クリップ回路８０Ｂ−Ｂ１，８０Ｂ−Ｂ２，８０Ｂにおける信号電圧クリップ部８２の信号用ソースフォロワトランジスタＳＳＦ−Ｔｒの各ゲートに出力される。

本第３の実施形態によれば、上述した第１および第２の実施形態と同様の効果を得ることができることはもとより、以下の効果を得ることができる。
すなわち、本第３の実施形態によれば、画素の出力電圧（読み出し電圧）であって介したリセット電圧Ｖｒｓｔを検知してリセット用クリップ電圧ｖａｅ ｒｓｔおよび信号用クリップ電圧ｖａｅ ｓｉｇを制御するクリップ電圧制御部１００を有することから、チップ間のバラツキに対して不感となり、垂直信号線ＬＳＧＮのＩＲドロップをトラックすることにより、クリップレベルのマージンを減らすことができ、低電圧化が可能となる。
また、本第３の実施形態では、検知対象のリセット電圧Ｖｒｓｔは、有効画素領域２１における画素ＰＸＬから出力される読み出し電圧ではなく、無効ＯＢ画素領域２３の画素ＰＸＬから出力される読み出し電圧Ｖｒｓｔであって複数列の読み出し電圧Ｖｒｓｔを平均化した電圧である。
これにより、本第３の実施形態では、ミスマッチを低減させ、クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となる。
本第３の実施形態によれば、検知する画素出力は無効画素であればよく、特に、無効ＯＢ画素のみを用いることで、超高輝度光による電圧変動による影響を回避することができる。

また、画素のソースフォロワトランジスタＳＦ−Ｔｒと特性が等価な素子を用いてクリップ電圧を生成することで、チップ間のバラツキに不感となるので、クリップレベルのマージンを減らすことができ、低電圧化が可能となる。

なお、検知回路であるＳ／Ｈ回路１１０Ａは、それ自体をローパスフィルタ化することにより、検知対象画素がデバイス欠陥により飽和していたとしても、クリップ電圧自体の低下を緩和することができる。
また、Ｓ／Ｈ回路１１０Ａは、電源投入時に、クランプ回路を用いて駆動し、ハイインピーダンス（ＨｉＺ）による絶縁破壊を回避することができる。
フレーム毎に、セットアップ期間に、Ｓ／Ｈ回路１１０Ａをリセットすることで、正帰還回路による発散を防止することができる。

（第４の実施形態）
図１６は、本発明の第４の実施形態に係るレギュレータのソースフォロワ回路の配置構成例を模式的に示す図である。

本第４の実施形態においては、レギュレータに用いるソースフォロファ回路に、画素素子のダミーを複数用いて、バラツキを低減する。

図１６に示すように、Ｎ型基板１７１に、たとえば６×７セルの領域１７２が形成され、その内側４×５セルの領域１７３，１７４を利用する。
外周は形状ダミーとして非選択とする。

（応用例）
図１７は、本発明の実施形態に係る固体撮像装置のテストシーケンスの一例を説明するための図である。

本応用例では、追加素子を用いないクリップ系の安価なテスト方法を示す。

図１７のテストシーケンスにおいては、画素部２０の全画素ＰＸＬの選択素子である選択トランジスタＳＥＬ−Ｔｒを非導通状態とする（ステップＳＴ１）。
この状態で、所定信号、ここでは可変抵抗Ｒ２１およびＲ２２をスウィープさせた状態で（ステップＳＴ２）、クリップ回路用選択素子を導通状態にして（ステップＳＴ３、ＳＴ４）、クリップ回路動作をテストする。
ステップＳＴ３においては、クリップ回路８０のリセット電圧クリップ部８１のリセット用選択トランジスタＲＳＥＬ−Ｔｒを導通状態として、リセット電圧クリップ部８１を介した電圧信号を得る。
ステップＳＴ４においては、クリップ回路８０の信号電圧クリップ部８２の信号用選択トランジスタＳＳＥＬ−Ｔｒを導通状態として、信号電圧クリップ部８２を介した電圧信号を得る。
そして、ステップＳＴ５において、たとえば読み出し回路４０のＡＤＣでＡＤ変換し、リセット用クリップ電圧Ｖａｅ＿ｒｓｔと信号用クリップ電圧Ｖａｅ＿ｓｉｇの両方またはＣＤＳ処理された差分電圧がチップから出力される。これらの出力コードを測定することで、追加素子を用いずに安易にクリップ系回路のテストを行うことができる。

応用として、クリップ回路だけで読み出す方法やクランプ回路１６０とリセット回路１２０で読み出す方法等を採用しても良い。この場合は、クランプ回路の出力とリセット回路１２０の両方またはＣＤＳ処理された差分電圧がチップから出力される。

以上説明した固体撮像装置１０は、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。

図１８は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。

本電子機器３００は、図１８に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ３１０を有する。
さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）３２０を有する。
電子機器３００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。

信号処理回路３３０は、ＣＭＯＳイメージセンサ３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。

上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０を搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。

１０・・・固体撮像装置、２０・・・画素部、３０・・・垂直走査回路、４０・・・読み出し回路、５０・・・水平走査回路、６０・・・タイミング制御回路、７０・・・読み出し部、８０・・・クリップ回路、９０・・・ロード回路、１００・・・クリップ電圧制御部、１１０・・・検知回路、１１０Ａ・・・Ｓ／Ｈ回路、１２０・・・リセット回路、１３０・・・クリップマージン調整回路、１４０・・・リセット電圧用クリップ電圧生成部、１５０・・・信号電圧用クリップ電圧生成部、１６０・・・クランプ回路、３００・・・電子機器、３１０・・・ＣＭＯＳイメージセンサ、３２０・・・光学系、３３０・・・信号処理回路（ＰＲＣ）。

Claims (19)

1. 画素が配置された画素部と、
   画素から読み出される画素読み出し電圧をクリップ電圧に応じてクリップ可能なクリップ回路と、を有し、
   前記画素は、
   蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
   前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
   前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
   前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、
   リセット期間に前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含み、
   前記画素部は、
   遮光膜により遮光されている遮光無効画素領域と、
   前記遮光無効画素領域の内部側に位置するように形成された有効画素領域と、を含み、
   前記クリップ回路は、
   前記画素部の前記遮光無効画素領域の有効画素領域が配置されていない側の外側に配置されている
   固体撮像装置。
2. 前記画素部は、
   前記有効画素領域の外周部側と前記遮光無効画素領域の内周部側との間に形成された無効画素領域と、
   前記遮光無効画素領域の周辺部に形成された有効ＯＢ画素領域と、を含み、
   前記クリップ回路は、
   前記画素部の前記遮光無効画素領域または前記遮光無効画素領域の前記無効画素領域および有効画素領域が配置されていない側の外側に配置されている
   請求項１記載の固体撮像装置。
3. 前記クリップ回路は、
   前記遮光無効画素領域に設けられたクリップ専用領域に配置されている
   請求項１または２記載の固体撮像装置。
4. 前記クリップ回路は、
   画素から読み出され画素読み出し電圧をクリップ電圧に応じてクリップ可能なクリップ素子を含み、
   前記クリップ素子は、前記画素の前記ソースフォロワ素子と特性が等価な素子により形成されている
   請求項１から３のいずれか一に記載の固体撮像装置。
5. 画素から読み出される画素読み出し電圧が出力される信号線を有し、
   前記クリップ回路は、
   前記クリップ素子が前記信号線と所定電源との間に接続されている
   請求項４記載の固体撮像装置。
6. 前記クリップ回路は、
   前記信号線と前記所定電源との間に接続された前記クリップ素子と、
   光電変換により生成した電荷を蓄積可能なクリップ回路用光電変換素子と、
   所定電源と前記クリップ回路用光電変換素子の蓄積ノードとの間に直列に接続され、当該蓄積ノードを所定電源電位にリセットするクリップ回路用リセット素子およびクリップ回路用転送素子と、を含む
   請求項５記載の固体撮像装置。
7. 前記クリップ回路用リセット素子は前記リセット期間に導通状態に設定される
   請求項６記載の固体撮像装置。
8. 前記画素は、
   前記信号線と電源との間に接続され、行選択信号に応じて導通状態と非導通状態が制御される選択素子を含み、
   前記クリップ回路は、
   前記信号線と前記所定電源との間に接続され、クリップ選択信号に応じて導通状態と非導通状態が制御されるクリップ回路用選択素子を含む
   請求項５から７のいずれか一に記載の固体撮像装置。
9. 複数列の複数の前記クリップ回路を含む
   請求項１から８のいずれか一に記載の固体撮像装置。
10. 前記クリップ回路の前記クリップ電圧を制御するクリップ電圧制御部を有し、
    前記クリップ電圧制御部は、
    前記画素から読み出され、前記クリップ回路を介した画素読み出し電圧を検知する検知回路と、
    前記検知回路により検知された電圧に応じて前記クリップ電圧を生成するクリップ電圧生成部と、を含む
    請求項１から９のいずれか一に記載の固体撮像装置。
11. 前記クリップ電圧生成部は、
    前記検知回路により検知された電圧に応じて前記クリップ電圧を生成するためのクリップ電圧生成用素子を含み、
    前記クリップ電圧生成用素子は、前記画素の前記ソースフォロワ素子と特性が等価な素子により形成されている
    請求項１０記載の固体撮像装置。
12. 前記クリップ電圧生成用素子は、
    複数のダミー画素素子を含んで形成されている
    請求項１１記載の固体撮像装置。
13. 前記検知回路は、
    無効画素から読み出された画素読み出し電圧を検知する
    請求項１０から１２のいずれか一に記載の固体撮像装置。
14. 前記クリップ電圧制御部は、
    前記検知回路により検知された電圧に対してクリップマージンを調整し、調整した電圧を前記クリップ電圧生成部に供給するクリップマージン調整回路を含む
    請求項１０から１３のいずれか一に記載の固体撮像装置。
15. 前記検知回路はサンプルホールド回路により形成され、
    前記クリップ電圧制御部は、
    前記サンプルホールド回路をリセット可能なリセット回路を含む
    請求項１０から１４のいずれか一に記載の固体撮像装置。
16. 前記リセット回路は、
    フレーム毎に、セットアップ期間において前記サンプルホールド回路をリセットする
    請求項１５記載の固体撮像装置。
17. 起動時に、前記サンプルホールド回路を駆動するクランプ回路を含む
    請求項１５または１６記載の固体撮像装置。
18. 画素が配置された画素部を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含み、
    前記画素部は、
    遮光膜により遮光されている遮光無効画素領域と、
    前記遮光無効画素領域の内部側に位置するように形成された有効画素領域と、を含む、固体撮像装置の駆動方法であって、
    前記画素部の前記遮光無効画素領域の有効画素領域が配置されていない側の外側に配置され、前記画素の前記ソースフォロワ素子と特性が等価な素子により形成されているクリップ素子により、画素から読み出される画素読み出し電圧をクリップ電圧に応じてクリップする
    固体撮像装置の駆動方法。
19. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    画素が配置された画素部と、
    画素から読み出される画素読み出し電圧をクリップ電圧に応じてクリップ可能なクリップ回路と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含み、
    前記画素部は、
    遮光膜により遮光されている遮光無効画素領域と、
    前記遮光無効画素領域の内部側に位置するように形成された有効画素領域と、を含み、
    前記クリップ回路は、
    前記画素部の前記遮光無効画素領域の有効画素領域が配置されていない側の外側に配置されている
    電子機器。
    
    
    

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