JP6546457B2 - 固体撮像装置およびその駆動方法、電子機器 - Google Patents

固体撮像装置およびその駆動方法、電子機器 Download PDF

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Description

本発明は、固体撮像装置およびその駆動方法、電子機器に関するものである。
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置(イメージセンサ)として、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサが実用に供されている。
CMOSイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ(PC)、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
CMOSイメージセンサは、画素毎にフォトダイオード(光電変換素子)および浮遊拡散層(FD:Floating Diffusion、フローティングディフュージョン)を有するFDアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列(カラム)方向へと読み出すような列並列出力型が主流である。
ところで、画素の構成としては、たとえば一つのフォトダイオード(光電変換素子)に対して、転送素子としての転送トランジスタ、リセット素子としてのリセットトランジスタ、ソースフォロワ素子としてのソースフォロワトランジスタ、および選択素子としての選択トランジスタをそれぞれ一つずつ有する4トランジスタ(4Tr)構成の画素を例示することができる。
転送トランジスタは、所定の転送期間に選択されて導通状態となり、フォトダイオードで光電変換され蓄積された電荷(電子)をフローティングディフュージョンFDに転送する。
リセットトランジスタは、所定のリセット期間に選択されて導通状態となり、フローティングディフュージョンFDを電源線の電位にリセットする。
選択トランジスタは、読み出しスキャン時に選択されて導通状態となる。これにより、ソースフォロワトランジスタはフローティングディフュージョンFDの電荷を電荷量(電位)に応じた利得をもって電圧信号に変換した列出力の読み出し信号を垂直信号線に出力する。
たとえば、読み出しスキャン期間において、リセット期間にフローティングディフュージョンFDがたとえば電源線の電位にリセットされた後、ソースフォロワトランジスタによりフローティングディフュージョンFDの電荷が電荷量(電位)に応じた利得をもって電圧信号に変換されて、読み出しリセット電圧Vrstとして垂直信号線に出力される。
続いて、所定の転送期間に、フォトダイオードで光電変換され蓄積された電荷(電子)がフローティングディフュージョンFDに転送される。そして、ソースフォロワトランジスタによりフローティングディフュージョンFDの電荷が電荷量(電位)に応じた利得をもって電圧信号に変換されて、読み出し信号電圧Vsigとして垂直信号線に出力される。
画素の出力信号は差分信号(Vsig−Vrst)として処理される。
ところが、このような画素を有するCMOSイメージセンサにおいて、非常に強い光が1つ以上の画素に入射した際、画素出力が飽和することから、高輝度信号が低輝度信号として誤出力されてしまい、いわゆる反転ビデオノイズが出力されるという不利益がある。
これを解消すべく、非常に強い光が1つ以上の画素に入射した際、画素出力電圧を制限して、反転ビデオノイズが出力されることを防止する電圧リミッタとしてのクリップ回路を備えた画素バイアス回路が提案されている(たとえば特許文献1参照)。
US 7,825,982 B2
ところが、特許文献1に開示されたクリップ回路では、有効画素領域に対応して配置されることから、配置位置や回路面積に対する制約を受け、有効画素領域に対する影響が大きく、ひいてはチップの小面積化を図ることが困難で、また、クリップ回路の設計の自由度が小さいという不利益がある。
また、特許文献1に開示されたクリップ回路では、チップ間バラツキを考慮してクリップ回路の制御電圧を決定するため、低電圧化と反転ビデオノイズの防止(太陽黒点防止)を両立することができないという不利益があった。
本発明は、チップの小面積化を図ることができ、低電圧化と反転ビデオノイズの防止を両立することが可能で、ひいては高画質化を実現することが可能な固体撮像装置およびその駆動方法、電子機器を提供することにある。
本発明の第1の観点は、画素が配置された画素部と、画素から読み出される画素読み出し電圧をクリップ電圧に応じてクリップ可能なクリップ回路と、前記クリップ回路の前記クリップ電圧を制御するクリップ電圧制御部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、リセット期間に前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含み、前記クリップ電圧制御部は、前記画素から読み出され、前記クリップ回路を介した画素読み出し電圧を検知する検知回路と、前記検知回路により検知された電圧に応じて前記クリップ電圧を生成するクリップ電圧生成部と、を含む
本発明の第2の観点は、画素が配置された画素部と、画素から読み出される画素読み出し電圧をクリップ電圧に応じてクリップ可能なクリップ回路と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、リセット期間に前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含む固体撮像装置の駆動方法であって、前記画素から読み出され、前記クリップ回路を介した画素読み出し電圧を検知し、検知された電圧に応じて前記クリップ電圧を生成し、画素から読み出される画素読み出し電圧を前記クリップ電圧に応じてクリップする。
本発明の第3の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、画素が配置された画素部と、画素から読み出される画素読み出し電圧をクリップ電圧に応じてクリップ可能なクリップ回路と、前記クリップ回路の前記クリップ電圧を制御するクリップ電圧制御部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、リセット期間に前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含み、前記クリップ電圧制御部は、前記画素から読み出され、前記クリップ回路を介した画素読み出し電圧を検知する検知回路と、前記検知回路により検知された電圧に応じて前記クリップ電圧を生成するクリップ電圧生成部と、を含む

本発明によれば、チップの小面積化を図ることができ、低電圧化と反転ビデオノイズの防止を両立することが可能で、ひいては高画質化を実現することができる。
本発明の第1の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本第1の実施形態に係る画素の一例を示す回路図である。 本実施形態における通常の画素読み出し動作時のシャッタースキャンおよび読み出しスキャンの動作タイミングを示す図である。 本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の構成例を説明するための図である。 本発明の第1の実施形態に係る画素およびクリップ回路の構成例を示す図である。 クリップ回路を、画素部の有効画素以外の無効領域に配置することを説明するための図である。 第1の実施形態に係るクリップ回路を適用した場合の読み出しスキャン期間における暗状態(Dark、低輝度)、明状態(Bright、高輝度)、超明状態(Ultra−Bright、超高輝度)時の読み出し動作を説明するための図である。 比較例として、第1の実施形態に係るクリップ回路を適用しない場合の読み出しスキャン期間における暗状態(Dark、低輝度)、明状態(Bright、高輝度)、超明状態(Ultra−Bright、超高輝度)時の読み出し動作を説明するための図である。 第1の実施形態に係るクリップ回路を適用した場合の読み出しスキャン期間における超明状態(Ultra−Bright、超高輝度)時のシミュレーション結果を示す図である。 本発明の第2の実施形態に係るクリップ回路の構成例を示す図である。 本発明の第2の実施形態に係るクリップ回路の構成例と配置例を説明するための図である。 本発明の第3の実施形態に係る画素およびクリップ回路の構成例を示す図である。 サンプルホールド(S/H)回路を含む読み出し処理の各クロックタイミングの一例を示す図である。 サンプルホールド(S/H)回路を駆動するクランプ回路およびリセット回路を含む構成例を示す図である。 サンプルホールド(S/H)回路のリセット時等の条件等を表として示す図である。 本発明の第4の実施形態に係るレギュレータのソースフォロワ回路の配置構成例を模式的に示す図である。 本発明の実施形態に係る固体撮像装置のテストシーケンスの一例を説明するための図である。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
以下、本発明の実施形態を図面に関連付けて説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置10は、たとえばCMOSイメージセンサにより構成される。
この固体撮像装置10は、図1に示すように、撮像部としての画素部20、垂直走査回路(行走査回路)30、読み出し回路(カラム読み出し回路)40、水平走査回路(列走査回路)50、およびタイミング制御回路60を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路30、読み出し回路40、およびタイミング制御回路60により画素信号の読み出し部70が構成される。
本実施形態において、固体撮像装置10は、後で詳述するように、画素部20の無効領域に、画素から読み出された画素読み出し電圧(リセット電圧Vrstおよび信号電圧Vsig)をクリップ電圧に応じてクリップ可能なクリップ回路が配置されている。
本実施形態において、読み出し部70は、一つの読み出しスキャン期間に、リセット期間に続く第1読み出し期間にリセット電圧Vrstを読み出す第1読み出しと、リセット期間に続く第1読み出し期間後に行われる転送期間後の第2読み出し期間において、光電変換素子の蓄積電荷に応じた信号電圧Vsigを読み出す第2読み出しと、を行うことが可能に構成されている。
通常の画素読み出し動作においては、読み出し部70による駆動により、シャッタースキャンが行われ、その後、読み出しスキャンが行われるが、第1読み出しと第2読み出しは、読み出しスキャン期間に行われる。
以下、固体撮像装置10の各部の構成および機能の概要を説明した後、クリップ回路の構成、それに関連した読み出し処理等について詳述する。
(画素部20および画素PXLの構成)
画素部20は、フォトダイオード(光電変換素子)と画素内アンプとを含む複数の画素がN行×M列の2次元の行列状(マトリクス状)に配列されている。
図2は、本実施形態に係る画素の一例を示す回路図である。
この画素PXLは、たとえば光電変換素子であるフォトダイオード(PD)を有する。
このフォトダイオードPDに対して、転送素子としての転送トランジスタTG−Tr、リセット素子としてのリセットトランジスタRST−Tr、ソースフォロワ素子としてのソースフォロワトランジスタSF−Tr、および選択素子としての選択トランジスタSEL−Trをそれぞれ一つずつ有する。
フォトダイオードPDは、入射光量に応じた量の信号電荷(ここでは電子)を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがn型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがp型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオード間で、各トランジスタを共有している場合や、選択トランジスタを有していない3トランジスタ(3Tr)画素を採用している場合にも有効である。
転送トランジスタTG−Trは、フォトダイオードPDとフローティングディフュージョンFD(Floating Diffusion;浮遊拡散層)の間に接続され、制御線TGを通じて制御される。
転送トランジスタTG−Trは、制御線TGがハイレベル(H)の期間に選択されて導通状態となり、フォトダイオードPDで光電変換され蓄積された電荷(電子)をフローティングディフュージョンFDに転送する。
リセットトランジスタRST−Trは、電源線VRstとフローティングディフュージョンFDの間に接続され、制御線RSTを通じて制御される。
なお、リセットトランジスタRST−Trは、電源線VDDとフローティングディフュージョンFDの間に接続され、制御線RSTを通じて制御されるように構成してもよい。
リセットトランジスタRST−Trは、制御線RSTがHレベルの期間に選択されて導通状態となり、フローティングディフュージョンFDを電源線VRst(またはVDD)の電位にリセットする。
ソースフォロワトランジスタSF−Trと選択トランジスタSEL−Trは、電源線VDDと垂直信号線LSGNの間に直列に接続されている。
ソースフォロワトランジスタSF−TrのゲートにはフローティングディフュージョンFDが接続され、選択トランジスタSEL−Trは制御線SELを通じて制御される。
選択トランジスタSEL−Trは、制御線SELがHレベルの期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタSF−TrはフローティングディフュージョンFDの電荷を電荷量(電位)に応じた利得をもって電圧信号に変換した列出力の読み出し電圧(信号)VSL(PIXOUT)を垂直信号線LSGNに出力する。
これらの動作は、たとえば転送トランジスタTG−Tr、リセットトランジスタRST−Tr、および選択トランジスタSEL−Trの各ゲートが行単位で接続されていることから、1行分の各画素について同時並列的に行われる。
画素部20には、画素PXLがN行×M列配置されているので、各制御線SEL、RST、TGはそれぞれN本、垂直信号線LSGNはM本ある。
図1においては、各制御線SEL、RST、TGを1本の行走査制御線として表している。
垂直走査回路30は、タイミング制御回路60の制御に応じてシャッター行および読み出し行において行走査制御線を通して画素の駆動を行う。
また、垂直走査回路30は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードPDに蓄積された電荷をリセットするシャッター行の行アドレスの行選択信号を出力する。
上述したように、通常の画素読み出し動作においては、読み出し部70の垂直走査回路30による駆動により、シャッタースキャンが行われ、その後、読み出しスキャンが行われる。
図3は、本実施形態における通常の画素読み出し動作時のシャッタースキャンおよび読み出しスキャンの動作タイミングを示す図である。
選択トランジスタSEL−Trのオン(導通)、オフ(非導通)を制御する制御線SELは、シャッタースキャン期間PSHTにはLレベルに設定されて選択トランジスタSEL−Trが非導通状態に保持され、読み出しスキャン期間PRDOにはHレベルに設定されて選択トランジスタSEL−Trが導通状態に保持される。
そして、シャッタースキャン期間PSHTには、制御線RSTがHレベルの期間に所定期間制御線TGがHレベルに設定されて、リセットトランジスタRST−Trおよび転送トランジスタTG−Trを通じてフォトダイオードPDおよびフローティングディフュージョンFDがリセットされる。
読み出しスキャン期間PRDOには、制御線RSTがHレベルに設定されてリセットトランジスタRST−Trを通じてフローティングディフュージョンFDがリセットされ、このリセット期間PR後の第1読み出し期間PRD1にリセット状態の画素読み出し電圧であるリセット電圧Vrstが読み出される。
読み出し期間PRD1後に、所定期間、制御線TGがHレベルに設定されて転送トランジスタTG−Trを通じてフローティングディフュージョンFDにフォトダイオードPDの蓄積電荷が転送され、この転送期間PT後の第2読み出し期間PRD2に蓄積された電子(電荷)に応じた画素読み出し電圧である信号電圧Vsigが読み出される。
なお、本第1の実施形態の通常の画素読み出し動作において、蓄積期間(露光期間)EXPは、図3に示すように、シャッタースキャン期間PSHTでフォトダイオードPDおよびフローティングディフュージョンFDをリセットして制御線TGをLレベルに切り替えてから、読み出しスキャン期間PRDOの転送期間PTを終了するために制御線TGをLレベルに切り替えるまでの期間である。
読み出し回路40は、画素部20の各列出力に対応して配置された複数の列信号処理回路(図示せず)を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。
読み出し回路40は、相関二重サンプリング(CDS:Correlated Double Sampling)回路やADC(アナログデジタルコンバータ;AD変換器)、アンプ(AMP,増幅器)、サンプルホールド(S/H)回路等を含んで構成可能である。
このように、読み出し回路40は、たとえば図4(A)に示すように、画素部20の各列出力の読み出し信号VSLをデジタル信号に変換するADC41を含んで構成されてもよい。
あるいは、読み出し回路40は、たとえば図4(B)に示すように、画素部20の各列出力の読み出し信号VSLを増幅するアンプ(AMP)42が配置されてもよい。
また、読み出し回路40は、たとえば図4(C)に示すように、画素部20の各列出力の読み出し信号VSLをサンプル、ホールドするサンプルホールド(S/H)回路43が配置されてもよい。
水平走査回路50は、読み出し回路40のADC等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。
タイミング制御回路60は、画素部20、垂直走査回路30、読み出し回路40、水平走査回路50等の信号処理に必要なタイミング信号を生成する。
以上、固体撮像装置10の各部の構成および機能の概要について説明した。
次に、本第1の実施形態に係るクリップ回路80の構成、それに関連した読み出し処理等について詳述する。
図5は、本発明の第1の実施形態に係る画素およびクリップ回路の構成例を示す図である。
クリップ回路80は、画素部20の画素配列の各列に配置された垂直信号線LSGNと所定電源、たとえば電源線VDDとの間に接続されている。
各列に対応して配置される各クリップ回路80は、前述した画素PXLの二つの読み出し電圧であるリセット電圧Vrstおよび信号電圧Vsigに対応して二つの回路が対(ペア)として設けられている。
すなわち、各列に対応して配置される各クリップ回路80は、画素PXLから第1読み出し期間PRD1に読み出されるリセット電圧Vrstをクリップするためのリセット電圧クリップ部81、および画素PXLから第2読み出し期間PRD2に読み出される信号電圧Vsigをクリップするための信号電圧クリップ部82を含んで構成されている。
クリップ回路80は、超高輝度時に、画素PXLのソースフォロワトランジスタSF−Trおよび選択トランジスタSEL−Trによる画素出力が飽和するために高輝度信号が低輝度信号として誤出力されることを回避するために設けられている。
リセット電圧クリップ部81は、画素部20の画素配列の各列に配置された垂直信号線LSGNと所定電源、たとえば電源線VDDとの間に、リセット用クリップ素子811とリセット用選択素子812が直列に接続されている。
リセット用クリップ素子811は、画素PXLのソースフォロワ素子であるソースフォロワトランジスタSF−Trと特性が等価な素子であるリセット用ソースフォロワトランジスタRSF−Trにより形成されている。
リセット用選択素子812は、画素PXLの選択素子である選択トランジスタSEL−Trと特性が等価な素子であるリセット用選択トランジスタRSEL−Trにより形成されている。
そして、各列に対応して配置されたリセット用ソースフォロワトランジスタRSF−Trの各ゲートが、あらかじめ設定されたリセット用クリップ電圧vae rstの供給ラインに共通に接続されている。
各列に対応して配置されたリセット用選択トランジスタRSEL−Trの各ゲートが、リセット用選択信号slice rの供給ラインに共通に接続されている。
本実施形態においては、リセット用選択信号slice rは、読み出し部70により読み出しスキャンPRDOのリセット期間PRおよび第1読み出し期間PRD1にアクティブのHレベルに設定される。
このように、リセット電圧クリップ部81は、画素PXLにおいてソースフォロワトランジスタSF−Trと選択トランジスタSEL−Trにより形成されるソースフォロワ構造と同等のソースフォロワ構造を有するように構成されている。
信号電圧クリップ部82は、画素部20の画素配列の各列に配置された垂直信号線LSGNと所定電源、たとえば電源線VDDとの間に、信号用クリップ素子821と信号用選択素子822が直列に接続されている。
信号用クリップ素子821は、画素PXLのソースフォロワ素子であるソースフォロワトランジスタSF−Trと特性が等価な素子である信号用ソースフォロワトランジスタSSF−Trにより形成されている。
信号用選択素子822は、画素PXLの選択素子である選択トランジスタSEL−Trと特性が等価な素子である信号用選択トランジスタSSEL−Trにより形成されている。
そして、各列に対応して配置された信号用ソースフォロワトランジスタSSF−Trの各ゲートが、あらかじめ設定された信号用クリップ電圧vae sigの供給ラインに共通に接続されている。
各列に対応して配置された信号用選択トランジスタSSEL−Trの各ゲートが、信号用選択信号slice sの供給ラインに共通に接続されている。
本実施形態においては、信号用選択信号slice sは、基本的に、読み出し部70により読み出しスキャンPRDOの第2読み出し期間PRD2にアクティブのH(ハイ)レベルに設定される。
このように、信号電圧クリップ部82は、画素PXLにおいてソースフォロワトランジスタSF−Trと選択トランジスタSEL−Trにより形成されるソースフォロワ構造と同等のソースフォロワ構造を有するように構成されている。
このように、本実施形態のクリップ回路80のリセット電圧クリップ部81および信号電圧クリップ部82は、画素PXLにおいてソースフォロワトランジスタSF−Trと選択トランジスタSEL−Trにより形成されるソースフォロワ構造と同等のソースフォロワ構造を有するように構成されている。その結果、クリップのミスマッチが低減され。クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となっている。
そして、本実施形態のクリップ回路80は、画素部20の有効画素以外のいわゆる無効領域に配置される。
図6は、クリップ回路を、画素部20の有効画素以外の無効領域に配置することを説明するための図である。
通常、画素部20は、図6に示すように、有効画素領域21と有効画素領域21の周辺の無効画素領域22、残りの大部分の無効OB画素領域(OB;Optical Black領域等)23、有効OB画素領域24を含んで構成されている。
また、無効OB画素領域23は、遮光膜により遮光されている。
本実施形態においてクリップ回路80は、無効画素領域22や無効OB画素領域23等、有効画素以外の無効領域に配置される。
たとえば、図6に示すように、無効OB画素領域23の任意の領域に、クリップ用の専用領域25を設けて配置するように構成することも可能である。
このように、もともと画素部20に存在している無効画素領域22や無効OB画素領域23等の無効領域にクリップ回路80を配置することから、配置位置や回路面積に対する制約を軽減でき、有効画素領域21に対する影響を極力小さくでき、ひいてはチップの小面積化を図ることができ、また、クリップ回路の設計の自由度が増大するという利点がある。
以上の構成を有するクリップ回路80は、画素配列の各列に形成された垂直信号線LSGNに接続されている。
また、各垂直信号線LSGNには、図5に示すように、ロード回路90が接続されている。
ロード回路90は、画素PXLの出力用の電流シンクとして機能する。ロード回路90は、画素PXLの出力電圧(信号)Vrst、Vsigを受けて、これらの電圧信号に対応する出力を所定ノードに発生する。
ロード回路90は、MOSトランジスタにより形成される電流源I90を有し、ゲートに制御信号VLNを受ける。
制御信号VLNは、電流源I90を構成するトランジスタが発生するバイアス電流を調整するため、およびソースフォロワ回路の性能を、電力消費および速度に関して最適化するために用いる。この電流源I90を構成するトランジスタはしばしば、バイアス・トランジスタと称される。
次に、本第1の実施形態に係るクリップ回路を適用した場合の暗状態(Dark、低輝度)、明状態(Bright、高輝度)、超明状態(Ultra−Bright、超高輝度)時の読み出し動作について図7に関連付けて説明する。
図7(A)〜(G)は、第1の実施形態に係るクリップ回路を適用した場合の読み出しスキャン期間における暗状態(Dark、低輝度)、明状態(Bright、高輝度)、超明状態(Ultra−Bright、超高輝度)時の読み出し動作を説明するための図である。
図8は、比較例として、第1の実施形態に係るクリップ回路を適用しない場合の読み出しスキャン期間における暗状態(Dark、低輝度)、明状態(Bright、高輝度)、超明状態(Ultra−Bright、超高輝度)時の読み出し動作を説明するための図である。
図8(A)がクリップ回路を適用しない場合の等価回路を示し、図8(B)が動作波形を示している。
読み出しスキャン期間PRDOにおける暗状態(Dark、低輝度)おいては、図7(A)に示すように、画素アレイの中のある一行を選択するために、その選択された行の各画素PXLに接続された制御線SELがHレベルに設定されて画素PXLの選択トランジスタSEL−Trが導通状態となる。
この選択状態において、図7(B)に示すように、リセット期間PR1にリセットトランジスタRST−Trが、制御線RSTがHレベルの期間に選択されて導通状態となり、図7(F)に示すように、フローティングディフュージョンFDが電源線VDDの電位にリセットされる。
このリセット期間PR1が経過した後(リセットトランジスタRST−Trが非導通状態)、転送期間PT1が開始されるまでの期間が、リセット状態時のリセット電圧Vrstを読み出す第1読み出し期間PRD1となる。
リセット期間PR1および第1読み出し期間PRD1には、図7(D)および(E)に示すように、リセット用選択信号slice rがHレベルに設定され、信号用選択信号slice sがLレベルに設定される。これにより、リセット期間PR1および第1読み出し期間PRD1には、クリップ回路80のリセット電圧クリップ部81がアクティブとなり、信号電圧クリップ部82が非アクティブとなっている。
上述したように、リセット期間PR1後の第1読み出し期間PRD1にリセット状態の画素読み出し電圧であるリセット電圧Vrstが垂直信号線LSGNを通して読み出される。このとき、リセット電圧Vrstは、クリップすべきレベルより高いレベルであることから、リセット電圧クリップ部81でクリップ作用を受けることなく、ロード回路90を介して読み出し回路40に供給されて、たとえば保持される。
ここで、第1読み出し期間PRD1が終了し、転送期間PT1となる。
図7(C)に示すように、転送期間PT1に転送トランジスタTG−Trが、制御線TGがハイレベル(H)の期間に選択されて導通状態となり、フォトダイオードPDで光電変換され蓄積された電荷(電子)がフローティングディフュージョンFDに転送される。
この転送期間PT1が経過した後(転送トランジスタTG−Trが非導通状態)、フォトダイオードPDが光電変換して蓄積した電荷に応じた信号電圧Vsigを読み出す第2読み出し期間PRD2となる。
転送期間PT1および第2読み出し期間PRD2には、図7(D)および(E)に示すように、リセット用選択信号slice rがLレベルに設定され、信号用選択信号slice sがHレベルに設定される。これにより、転送期間PT1および第2読み出し期間PRD2には、クリップ回路80のリセット電圧クリップ部81が非アクティブとなり、信号電圧クリップ部82がアクティブとなっている。
上述したように、第1読み出し期間PRD1後に、所定期間、制御線TGがHレベルに設定されて転送トランジスタTG−Trを通じてフローティングディフュージョンFDにフォトダイオードPDの蓄積電荷が転送され、この転送期間PT1後の第2読み出し期間PRD2に蓄積された電子(電荷)に応じた画素読み出し電圧である信号電圧Vsigが読み出される。
このとき、信号電圧Vsigは、クリップすべきレベルより高いレベルであることから、信号電圧クリップ部82でクリップ作用を受けることなく、ロード回路90を介して読み出し回路40に供給されて、たとえば保持される。
そして、たとえば読み出し部70の一部を構成する読み出し回路40において、第2読み出し期間PRD2に読み出された信号電圧Vsigと第1読み出し期間PRD1に読み出されたリセット電圧Vrstとの差分(Vsig−Vrst)がとられてCDS処理が行われる。
この暗状態(Dark、低輝度)の場合、低輝度時であり、画素出力が飽和しないことから、低輝度信号は誤出力することなく低輝度信号として出力され、差分(Vsig−Vrst)は小さい。
リセット期間PR11、第1読み出し期間PRD11、転送期間PT11、および第2読み出し期間PRD12に行われる明状態(Bright、高輝度)時の読み出し動作は、基本的に上記した暗状態(Dark、低輝度)の場合と同様に行われる。したがって、その詳細は省略する。
この場合、高輝度時であり、画素出力が飽和しないことから、高輝度信号は誤出力することなく高低輝度信号として出力され、差分(Vsig−Vrst)は低輝度時より大きい。
明状態(Bright、高輝度)時と暗状態(Dark、低輝度)時の読み出し動作は、基本的に、クリップ回路を設けない図8の場合と同様に行われる。
次に、超明状態(Ultra−Bright、超高輝度)時の読み出し動作について説明する。
読み出しスキャン期間PRDOにおける超明状態(Ultra−Bright、超高輝度)おいては、図7(A)に示すように、画素アレイの中のある一行を選択するために、その選択された行の各画素PXLに接続された制御線SELがHレベルに設定されて画素PXLの選択トランジスタSEL−Trが導通状態となる。
この選択状態において、図7(B)に示すように、リセット期間PR21にリセットトランジスタRST−Trが、制御線RSTがHレベルの期間に選択されて導通状態となり、図7(F)に示すように、フローティングディフュージョンFDが電源線VDDの電位にリセットされる。
このリセット期間PR21が経過した後(リセットトランジスタRST−Trが非導通状態)、転送期間PT21が開始されるまでの期間が、リセット状態時のリセット電圧Vrstを読み出す第1読み出し期間PRD21となる。
この例は超高輝度時であることから、第1読み出し期間PRD21等に、画素PXLのフォトダイオードPDに蓄積された電荷(電子)がフローティングディフュージョンFDに溢れだし、ゲートがフローティングディフュージョンFDに接続されているソースフォロワトランジスタSF−Trが飽和する場合がある。
リセット期間PR21および第1読み出し期間PRD21には、図7(D)および(E)に示すように、リセット用選択信号slice rがHレベルに設定され、信号用選択信号slice sがLレベルに設定される。これにより、リセット期間PR21および第1読み出し期間PRD21には、クリップ回路80のリセット電圧クリップ部81がアクティブとなり、信号電圧クリップ部82が非アクティブとなっている。
上述したように、リセット期間PR21後の第1読み出し期間PRD21にリセット状態の画素読み出し電圧であるリセット電圧Vrstが垂直信号線LSGNを通して読み出される。このとき、リセット電圧Vrstが、クリップすべきレベルを超えるレベルである場合、リセット電圧クリップ部81でリセット用クリップ電圧vae rstに応じてクリップ作用を受けて、ロード回路90を介して読み出し回路40に供給されて、たとえば保持される。
ここで、第1読み出し期間PRD21が終了し、転送期間PT21となる。
図7(C)に示すように、転送期間PT21に転送トランジスタTG−Trが、制御線TGがハイレベル(H)の期間に選択されて導通状態となり、フォトダイオードPDで光電変換され蓄積された電荷(電子)がフローティングディフュージョンFDに転送される。
この転送期間PT21が経過した後(転送トランジスタTG−Trが非導通状態)、フォトダイオードPDが光電変換して蓄積した電荷に応じた信号電圧Vsigを読み出す第2読み出し期間PRD22となる。
転送期間PT21および第2読み出し期間PRD22には、図7(D)および(E)に示すように、リセット用選択信号slice rがLレベルに設定され、信号用選択信号slice sがHレベルに設定される。これにより、転送期間PT21および第2読み出し期間PRD22には、クリップ回路80のリセット電圧クリップ部81が非アクティブとなり、信号電圧クリップ部82がアクティブとなっている。
上述したように、第1読み出し期間PRD21後に、所定期間、制御線TGがHレベルに設定されて転送トランジスタTG−Trを通じてフローティングディフュージョンFDにフォトダイオードPDの蓄積電荷が転送され、この転送期間PT21後の第2読み出し期間PRD22に蓄積された電子(電荷)に応じた画素読み出し電圧である信号電圧Vsigが読み出される。
このとき、信号電圧Vsigは、クリップすべきレベルを超えるレベルであることから、信号電圧クリップ部82で信号用クリップ電圧vae sigに応じてクリップ作用を受けて、ロード回路90を介して読み出し回路40に供給されて、たとえば保持される。
そして、たとえば読み出し部70の一部を構成する読み出し回路40において、第2読み出し期間PRD22に読み出された信号電圧Vsigと第1読み出し期間PRD21に読み出されたリセット電圧Vrstとの差分(Vsig−Vrst)がとられてCDS処理が行われる。
この超明状態(Ultra−Bright、超高輝度)の場合、超高輝度時であり、画素出力が飽和したとしても、クリップ回路80によりリセット電圧Vrstおよび信号電圧Vsigが所定レベルにクリップされることから、超高輝度信号は誤出力されることなく超高輝度信号として出力される。この場合、差分(Vsig−Vrst)は大きい。
これに対して、クリップ回路を有していない場合には、図8に示すように、超高輝度信号が、画素出力が飽和したことにより、低輝度信号として誤出力されることから、反転ビデオノイズの防止(太陽黒点防止)を実現することは困難である。
図9は、第1の実施形態に係るクリップ回路を適用した場合の読み出しスキャン期間における超明状態(Ultra−Bright、超高輝度)時のシミュレーション結果を示す図である。
本実施形態の固体撮像装置10によれば、超明状態(Ultra−Bright、超高輝度)の場合、超高輝度時であり、画素出力が飽和したとしても、図9に示すように、クリップ回路80によりリセット電圧Vrstおよび信号電圧Vsigが所定レベルにクリップされることから、超高輝度信号は誤出力することなく超高輝度信号として出力される。
以上説明したように、本第1の実施形態によれば、もともと画素部20に存在している無効画素領域22や無効OB画素領域23等の無効領域にクリップ回路80を配置することから、配置位置や回路面積に対する制約を軽減でき、有効画素領域21に対する影響を極力小さくでき、ひいてはチップの小面積化を図ることができ、また、クリップ回路の設計の自由度が増大するという利点がある。
本第1の実施形態のクリップ回路80のリセット電圧クリップ部81および信号電圧クリップ部82は、画素PXLにおいてソースフォロワトランジスタSF−Trと選択トランジスタSEL−Trにより形成されるソースフォロワ構造と同等のソースフォロワ構造を有するように構成されている。その結果、クリップのミスマッチが低減され、クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となっている。
そして、本第1の実施形態によれば、チップ間バラツキを考慮してクリップ回路の制御電圧であるクリップ電圧を決定する必要がなくなり、低電圧化と反転ビデオノイズの防止(太陽黒点防止)を両立することができ、ひいては高画質化を実現することが可能となる利点がある。
(第2の実施形態)
図10は、本発明の第2の実施形態に係るクリップ回路の構成例を示す図である。
図11は、本発明の第2の実施形態に係るクリップ回路の構成例と配置例を説明するための図である。
本第2の実施形態のクリップ回路80Aが、第1の実施形態のクリップ回路80と異なる点は、次の通りである。
第1の実施形態のクリップ回路80では、実際の画素とのミスマッチを低減するために、画素PXLにおいてソースフォロワトランジスタSF−Trと選択トランジスタSEL−Trにより形成されるソースフォロワ構造と同等のソースフォロワ構造を有するように構成されている。
これに対して、本第2の実施形態のクリップ回路80Aは、さらにミスマッチを低減させ、クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となるように、画素PXLにおいてソースフォロワトランジスタSF−Trと選択トランジスタSEL−Trにより形成されるソースフォロワ構造と同等のソースフォロワ構造だけではなく、全体として画素PXLと略等価(略対称)となる構成を有している。
すなわち、クリップ回路80Aは、リセットおよび信号用ソースフォロワトランジスタ(R,S)SF−Tr、リセットおよび信号用選択トランジスタ(R,S)SEL−Trに加えて、リセットおよび信号用フォトダイオード(R,S)PD、リセットおよび信号用転送トランジスタ(R,S)TG−Tr、およびリセットおよび信号用リセットトランジスタ(R,S)RST−Trを有している。
転送トランジスタ(R,S)TG−Trおよびリセットトランジスタ(R,S)RST−Trは、電源線VDDとフォトダイオード(R,S)のカソード(蓄積ノード側)との間に直列に接続されている。
そして、転送トランジスタ(R,S)TG−Trのゲートが電源線VDDに接続され、リセットトランジスタ(R,S)RST−Trのゲートが画素PXLの制御線RSTに接続されている。
そして、本第2の実施形態のクリップ回路80Aは、図11に示すように、画素部20の無効OB画素領域23の任意の領域に、クリップ用の専用領域25を設けて形成されている。
図11の例では、無効OB画素領域23において、6行X(複数)列の領域が専用領域25として割り当てられている。
専用領域25の上部2行の領域251にリセット電圧クリップ部81Aが形成され、次の2行の領域252に信号電圧クリップ部82Aが形成されている。
そして、図11の例では、残りの2行の領域253には後で説明するようなクランプ回路160が形成されている。
このように、本第2の実施形態によれば、前述した第1の実施形態と同様に、もともと画素部20に存在している無効画素領域22や無効OB画素領域23等の無効領域にクリップ回路80Aを配置することから、配置位置や回路面積に対する制約を軽減でき、有効画素領域21に対する影響を極力小さくでき、ひいてはチップの小面積化を図ることができ、また、クリップ回路の設計の自由度が増大するという利点がある。
さらに、本第2の実施形態によれば、画素PXLにおいてソースフォロワトランジスタSF−Trと選択トランジスタSEL−Trにより形成されるソースフォロワ構造と同等のソースフォロワ構造だけではなく、画素PXLと略等価(略対称)となる構成を有していることから、さらにミスマッチを低減させ、クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となる。
さらに、本第2の実施形態によれば、クリップ回路として複数列を用いることから、これによっても、さらにミスマッチを低減させ、クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となる。
(第3の実施形態)
図12は、本発明の第3の実施形態に係る画素およびクリップ回路の構成例を示す図である。
本第3の実施形態のクリップ回路80Bが、第1および第2の実施形態のクリップ回路80,80Aと異なる点は次の通りである。
第1および第2の実施形態のクリップ回路80,80Aは、クリップの制御電圧であるリセット用クリップ電圧vae rstおよび信号用クリップ電圧vae sigがクリップに適切な電圧としてあらかじめ設定されている。
これに対して、本第3の実施形態のクリップ回路80Bでは、画素の出力電圧(読み出し電圧)であってクリップ回路80Bを介したリセット電圧Vrstを検知してリセット用クリップ電圧vae rstおよび信号用クリップ電圧vae sigを制御するクリップ電圧制御部100を設けて、チップ間のバラツキに対して不感となるように構成されている。
さらに、本第3の実施形態では、検知対象のリセット電圧Vrstは、有効画素領域21における画素PXLから出力される読み出し電圧ではなく、無効OB画素領域23の画素PXLから出力される読み出し電圧Vrstであって複数列(図12の例では2列)の読み出し電圧Vrstを平均化した電圧である。
これにより、本第3の実施形態では、ミスマッチを低減させ、クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となるように構成されている。
本第3の実施形態によれば、検知する画素出力は無効画素であればよく、特に、無効OB画素のみを用いることで、超高輝度光による電圧変動による影響を回避することができる。
図12は、基本的に、図5のクリップ回路に対してクリップ電圧制御部100を設けた構成を示している。
クリップ電圧制御部100は、図12に示すように、検知回路110、リセット回路120、クリップマージン調整回路130、リセット電圧用クリップ電圧生成部140、および信号電圧用クリップ電圧生成部150を有している。
検知回路110は、画素(図12の例では無効OB画素)から読み出され、クリップ回路80Bを介した画素読み出し電圧を検知し、検知した電圧をクリップマージン調整回路130に出力する。
検知回路110に入力される読み出し電圧Vrstは、2列の無効OB画素の出力であってたとえば2列分の無効OB画素23B−B1,23B−B2の出力電圧を平均化した電圧である。電圧Vrstを出力する無効OB画素行は、垂直走査回路30の選択行に応じて変化する。
出力電圧の平均化部は、2列の無効OB画素が接続された垂直信号線LSGN−B1,LSGN−B2を接続して構成され、その接続ノードNDBから平均化された読み出し電圧Vrstが検知回路110に入力される
検知回路110は、たとえば図12に示すように、サンプルホールド(S/H)回路110Aにより構成される。
S/H回路110Aは、スイッチSW1、SW2、SW3、キャパシタC1、C2、およびノードND1,ND2を含んで構成される。
図13は、サンプルホールド(S/H)回路を含む読み出し処理の各クロックタイミングの一例を示す図である。
スイッチSW1とSW2は共通の端子aと端子bまたは端子cとの接続が切り替えられる。
スイッチSW1の端子bは垂直信号線LSGN−B1,LSGN−B2の接続ノードNDBに接続され、端子aがノードND1に接続されている。
スイッチSW1は、たとえばサンプリングクロックae smpl(図13)によりオンオフされる。
スイッチSW2は、フレーム毎にS/H回路110Aをリセットするため、フレーム毎に端子cが端子aと接続されて、S/H回路110Aをリセット回路120に接続する。
スイッチSW3は、端子aがノードND1に接続され、端子bがノードND2に接続される。
スイッチSW3は、たとえばホールドクロックae hold(図13)によりオンオフされる。
キャパシタC1はノードND1と基準電位VSSとの間に接続され、キャパシタC2はノードND2と基準電位VSSとの間に接続されている。
そして、ノードND2は次段のクリップマージン調整回路130の入力部に接続されている。
このような構成を有するS/H回路110Aは、垂直信号線LSGN−B1,LSGN−B2の接続ノードNDBから供給される平均化された読み出し電圧Vrstをサンプル、ホールドして、読み出し電圧Vrstを検知する。
なお、S/H回路110Aは、それ自体をローパスフィルタ化することにより、検知対象画素がデバイス欠陥により飽和していたとしても、クリップ電圧自体の低下を緩和することができる。
また、S/H回路110Aは、電源投入時に、クランプ回路160を用いて駆動し、ハイインピーダンス(HiZ)による絶縁破壊を回避することができる。
図14は、サンプルホールド(S/H)回路を駆動するクランプ回路およびリセット回路を含む構成例を示す図である。
クランプ回路160は、垂直信号線LSGNと電源VDDとの間にダイオード接続されたNMOSからなるトランジスタNT1および選択トランジスタNT2が接続されている。
電源投入時には、最初に信号ae pix clampによりトランジスタNT2をオンさせて垂直信号線LSGNに固定電圧を出力し、S/H回路110Aを駆動する。
これにより、S/H回路110Aのハイインピーダンス(HiZ)による絶縁破壊を回避する。
リセット回路120は、検知回路110としてのS/H回路110Aをリセット可能に構成されている。
リセット回路120は、図12および図14に示すように、NMOSのトランジスタNT11、可変抵抗素子R11、電流源I11,I12、およびノードND11,ND12を有している。
電源VDDと基準電位VSSとの間にトランジスタNT11および電流源I11が直列に接続され、トランジスタNT11のソースと電流源I11との接続点によりノードND11が形成されている。そして、ノードND11がスイッチSW2の端子cに接続されている。
また。電源VDDと基準電位VSSとの間に可変抵抗素子R11および電流源I12が直列に接続され。可変抵抗素子R11と電流源I12との接続点によりノードND12が形成されている。そして、ノードND12がトランジスタNT11のゲートに接続されている。
図15は、S/H回路のリセット時等の条件等を表として示す図である。
リセット回路120は、図15に示すように、S/H回路のスイッチSW2、SW3がオンしている状態で、ノードND1,ND2に接続されたキャパシタC1、C2の電荷を放電させる。
フレーム毎に、セットアップ期間に、S/H回路110Aをリセットすることで、正帰還回路による発散を防止することができる。
また、上述したように、電源投入時等の起動時には、スイッチSW1とSW3がオンしている状態で、クランプ回路160により電圧を与えてS/H回路110Aを駆動して、S/H回路110Aをローインピーダンス状態に保持させる。
これにより、ハイインピーダンス(HiZ)による絶縁破壊を回避することができる。
クリップマージン調整回路130は、検知回路110であるS/H回路110Aにより検知された電圧に対してクリップマージを調整し、調整した電圧をリセット電圧用クリップ電圧生成部140および信号電圧用クリップ電圧生成部150に供給する。
本第3の実施形態においては、垂直信号線LSGNのIRドロップをトラックすることにより、クリップレベルのマージンを減らすように調整することができ、これによっても低電圧化を図ることが可能となる。
クリップマージン調整回路130は、演算増幅器(オペアンプ)131、NMOSのトランジスタNT21、可変抵抗素子R21、R22、電流源I21、およびノードND21を有している。
クリップマージン調整回路130において、電源VDDと基準電位VSSとの間に、電流源I21、可変抵抗素子R21、R22、およびトランジスタNT21が直列に接続され、電流源I21と可変抵抗素子R21との接続点によりノードND21が形成されている。
オペアンプ131は、反転入力端子(−)がS/H回路110AのノードND2に接続され、非反転入力端子(+)がノードND21に接続され、出力がトランジスタNT21のゲートに接続されている。
クリップマージン調整回路130においては、S/H回路110Aからの検知電圧と出力電圧からのノードND21からの帰還電圧とが比較され、差分がゼロになるようにトランジスタNT21のゲート電圧が調整される。
そして、クリップマージン分が調整されたリセット電圧の検知電圧がリセット電圧用クリップ電圧生成部140に出力される。
同様に、最大信号振幅とクリップマージン分が調整された信号電圧の検知電圧が信号電圧用クリップ電圧生成部150に出力される。
リセット電圧用クリップ電圧生成部140は、クリップマージン調整回路130から供給されるリセット電圧の検知電圧に応じてリセット用クリップ電圧vae rstを生成し、生成したリセット用クリップ電圧vae rstを、クリップ回路80B−B1,80B−B2,80Bにおけるリセット電圧クリップ部81のリセット用ソースフォロワトランジスタRSF−Trの各ゲートに出力する。
リセット電圧用クリップ電圧生成部140は、オペアンプ141,NMOSのトランジスタNT31、電流源I31、およびノードND31を有するレギュレータにより構成されている。
リセット電圧用クリップ電圧生成部140において、電源VDDと基準電位VSSとの間にトランジスタNT31と電流源I31が接続され、トランジスタNT31のソースと電流源I31との接続点によりノードND31が形成されている。
オペアンプ141は、非反転入力端子(+)がクリップマージン調整回路130のリセット電圧の検知電圧に応じた電圧の供給ラインに接続され、反転入力端子(−)がノードND31に接続されている。
そして、オペアンプ141の出力がトランジスタNT31のゲート、およびクリップ回路80B−B1,80B−B2,80Bにおけるリセット電圧クリップ部81のリセット用ソースフォロワトランジスタRSF−Trの各ゲートに接続されている。すなわち、オペアンプ141の出力がリセット用クリップ電圧vae rstの出力部となっている。
リセット電圧用クリップ電圧生成部140において、クリップマージン調整回路130からの出力電圧とノードND31からの帰還電圧とが比較され、差分がゼロになるようにトランジスタNT31のゲート電圧が調整される。
リセット電圧用クリップ電圧生成部140において、トランジスタNT31は、画素のソースフォロワトランジスタSF−Trと特性が等価な素子であるNMOSトランジスタにより形成されている。
したがって、リセット電圧用クリップ電圧生成部140においては、画素PXLのソースフォロワトランジスタSF−Trから読み出された(出力された)電圧(リセット電圧)から、ソースフォロワトランジスタSF−Trの入力電位であるフローティングディフュージョンFDの電位にシフトする回路として機能する。
信号電圧用クリップ電圧生成部150は、クリップマージン調整回路130から供給される信号電圧の検知電圧に応じて信号用クリップ電圧vae sigを生成し、生成した信号用クリップ電圧vae sigを、クリップ回路80B−B1,80B−B2,80Bにおける信号電圧クリップ部82の信号用ソースフォロワトランジスタSSF−Trの各ゲートに出力する。
信号電圧用クリップ電圧生成部150は、オペアンプ151,NMOSのトランジスタNT41、電流源I41、およびノードND41を有するレギュレータにより構成されている。
信号電圧用クリップ電圧生成部150において、電源VDDと基準電位VSSとの間にトランジスタNT41と電流源I41が接続され、トランジスタNT41のソースと電流源I41との接続点によりノードND41が形成されている。
オペアンプ151は、非反転入力端子(+)がクリップマージン調整回路130の信号電圧の検知電圧に応じた電圧の供給ラインに接続され、反転入力端子(−)がノードND41に接続されている。
そして、オペアンプ151の出力がトランジスタNT41のゲート、およびクリップ回路80B−B1,80B−B2,80Bにおける信号電圧クリップ部82の信号用ソースフォロワトランジスタSSF−Trの各ゲートに接続されている。すなわち、オペアンプ151の出力が信号用クリップ電圧vae sigの出力部となっている。
信号電圧用クリップ電圧生成部150において、クリップマージン調整回路130からの出力電圧とノードND41からの帰還電圧とが比較され、差分がゼロになるようにトランジスタNT41のゲート電圧が調整される。
信号電圧用クリップ電圧生成部150において、トランジスタNT41は、画素のソースフォロワトランジスタSF−Trと特性が等価な素子であるNMOSトランジスタにより形成されている。
したがって、信号電圧用クリップ電圧生成部150においては、画素PXLのソースフォロワトランジスタSF−Trから読み出された(出力された)電圧(リセット電圧)から、ソースフォロワトランジスタSF−Trの入力電位であるフローティングディフュージョンFDの電位にシフトする回路として機能する。
上記構成においても、読み出しスキャン時の動作は、図5の構成の場合と同様に行われるが、新たにクリップ電圧制御部100によるクリップ電圧の制御動作が行われる。
以下に、クリップ電圧制御部100によるクリップ電圧の制御動作の概要を説明する。以下の説明では電源投入時やリセット時の処理については、既に詳述したので省略する。
クリップ電圧制御部100においては、画素(図12の例では無効OB画素)から読み出され、クリップ回路80を介した画素読み出し電圧であるリセット電圧Vrstが検知される。
検知回路110に入力される読み出し電圧Vrstは、2列の無効OB画素の出力であってたとえば2列分の無効OB画素23B−B1,23B−B2の出力電圧を平均化した電圧である。無効OB画素行は垂直走査回路30の選択行に応じて変化する。
検知回路110において、読み出しスキャン時の第1読み出し期間PRD1にはリセット電圧Vrstが検知される。
検知回路110で検知されたリセット電圧Vrstはクリップマージン調整回路130に供給される。
クリップマージン調整回路130では、検知回路110により検知された電圧に対してクリップマージが調整され、調整した電圧がリセット電圧用クリップ電圧生成部140および信号電圧用クリップ電圧生成部150に供給される。
リセット電圧用クリップ電圧生成部140においては、クリップマージン調整回路130から供給されるリセット電圧の検知電圧に応じてリセット用クリップ電圧vae rstが生成される。
リセット電圧用クリップ電圧生成部140においては、画素PXLのソースフォロワトランジスタSF−Trから読み出された(出力された)電圧(リセット電圧)から、ソースフォロワトランジスタSF−Trの入力電位であるフローティングディフュージョンFDの電位にシフトするようにしてリセット用クリップ電圧vae rstが生成される。
主として第1読み出し期間PRD1において、生成されたリセット用クリップ電圧vae rstは、クリップ回路80B−B1,80B−B2,80Bにおけるリセット電圧クリップ部81のリセット用ソースフォロワトランジスタRSF−Trの各ゲートに出力される。
信号電圧用クリップ電圧生成部150においては、クリップマージン調整回路130から供給される最大信号振幅に応じて設定された信号用クリップ電圧vae sigが生成される。
信号電圧用クリップ電圧生成部150においては、画素PXLのソースフォロワトランジスタSF−Trから読み出された(出力された)電圧(リセット電圧)から、ソースフォロワトランジスタSF−Trの入力電位であるフローティングディフュージョンFDの電位にシフトするようにして信号用クリップ電圧vae sigが生成される。
主として第2読み出し期間PRD2において、生成された信号用クリップ電圧vae sigは、クリップ回路80B−B1,80B−B2,80Bにおける信号電圧クリップ部82の信号用ソースフォロワトランジスタSSF−Trの各ゲートに出力される。
本第3の実施形態によれば、上述した第1および第2の実施形態と同様の効果を得ることができることはもとより、以下の効果を得ることができる。
すなわち、本第3の実施形態によれば、画素の出力電圧(読み出し電圧)であって介したリセット電圧Vrstを検知してリセット用クリップ電圧vae rstおよび信号用クリップ電圧vae sigを制御するクリップ電圧制御部100を有することから、チップ間のバラツキに対して不感となり、垂直信号線LSGNのIRドロップをトラックすることにより、クリップレベルのマージンを減らすことができ、低電圧化が可能となる。
また、本第3の実施形態では、検知対象のリセット電圧Vrstは、有効画素領域21における画素PXLから出力される読み出し電圧ではなく、無効OB画素領域23の画素PXLから出力される読み出し電圧Vrstであって複数列の読み出し電圧Vrstを平均化した電圧である。
これにより、本第3の実施形態では、ミスマッチを低減させ、クリップレベルのマージンを減少させることができ、ひいては低電圧化が可能となる。
本第3の実施形態によれば、検知する画素出力は無効画素であればよく、特に、無効OB画素のみを用いることで、超高輝度光による電圧変動による影響を回避することができる。
また、画素のソースフォロワトランジスタSF−Trと特性が等価な素子を用いてクリップ電圧を生成することで、チップ間のバラツキに不感となるので、クリップレベルのマージンを減らすことができ、低電圧化が可能となる。
なお、検知回路であるS/H回路110Aは、それ自体をローパスフィルタ化することにより、検知対象画素がデバイス欠陥により飽和していたとしても、クリップ電圧自体の低下を緩和することができる。
また、S/H回路110Aは、電源投入時に、クランプ回路を用いて駆動し、ハイインピーダンス(HiZ)による絶縁破壊を回避することができる。
フレーム毎に、セットアップ期間に、S/H回路110Aをリセットすることで、正帰還回路による発散を防止することができる。
(第4の実施形態)
図16は、本発明の第4の実施形態に係るレギュレータのソースフォロワ回路の配置構成例を模式的に示す図である。
本第4の実施形態においては、レギュレータに用いるソースフォロファ回路に、画素素子のダミーを複数用いて、バラツキを低減する。
図16に示すように、N型基板171に、たとえば6×7セルの領域172が形成され、その内側4×5セルの領域173,174を利用する。
外周は形状ダミーとして非選択とする。
(応用例)
図17は、本発明の実施形態に係る固体撮像装置のテストシーケンスの一例を説明するための図である。
本応用例では、追加素子を用いないクリップ系の安価なテスト方法を示す。
図17のテストシーケンスにおいては、画素部20の全画素PXLの選択素子である選択トランジスタSEL−Trを非導通状態とする(ステップST1)。
この状態で、所定信号、ここでは可変抵抗R21およびR22をスウィープさせた状態で(ステップST2)、クリップ回路用選択素子を導通状態にして(ステップST3、ST4)、クリップ回路動作をテストする。
ステップST3においては、クリップ回路80のリセット電圧クリップ部81のリセット用選択トランジスタRSEL−Trを導通状態として、リセット電圧クリップ部81を介した電圧信号を得る。
ステップST4においては、クリップ回路80の信号電圧クリップ部82の信号用選択トランジスタSSEL−Trを導通状態として、信号電圧クリップ部82を介した電圧信号を得る。
そして、ステップST5において、たとえば読み出し回路40のADCでAD変換し、リセット用クリップ電圧Vae_rstと信号用クリップ電圧Vae_sigの両方またはCDS処理された差分電圧がチップから出力される。これらの出力コードを測定することで、追加素子を用いずに安易にクリップ系回路のテストを行うことができる。
応用として、クリップ回路だけで読み出す方法やクランプ回路160とリセット回路120で読み出す方法等を採用しても良い。この場合は、クランプ回路の出力とリセット回路120の両方またはCDS処理された差分電圧がチップから出力される。
以上説明した固体撮像装置10は、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
図18は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
本電子機器300は、図18に示すように、本実施形態に係る固体撮像装置10が適用可能なCMOSイメージセンサ310を有する。
さらに、電子機器300は、このCMOSイメージセンサ310の画素領域に入射光を導く(被写体像を結像する)光学系(レンズ等)320を有する。
電子機器300は、CMOSイメージセンサ310の出力信号を処理する信号処理回路(PRC)330を有する。
信号処理回路330は、CMOSイメージセンサ310の出力信号に対して所定の信号処理を施す。
信号処理回路330で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
上述したように、CMOSイメージセンサ310として、前述した固体撮像装置10を搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
10・・・固体撮像装置、20・・・画素部、30・・・垂直走査回路、40・・・読み出し回路、50・・・水平走査回路、60・・・タイミング制御回路、70・・・読み出し部、80・・・クリップ回路、90・・・ロード回路、100・・・クリップ電圧制御部、110・・・検知回路、110A・・・S/H回路、120・・・リセット回路、130・・・クリップマージン調整回路、140・・・リセット電圧用クリップ電圧生成部、150・・・信号電圧用クリップ電圧生成部、160・・・クランプ回路、300・・・電子機器、310・・・CMOSイメージセンサ、320・・・光学系、330・・・信号処理回路(PRC)。

Claims (19)

  1. 画素が配置された画素部と、
    画素から読み出される画素読み出し電圧をクリップ電圧に応じてクリップ可能なクリップ回路と、
    前記クリップ回路の前記クリップ電圧を制御するクリップ電圧制御部と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含み、
    前記クリップ電圧制御部は、
    前記画素から読み出され、前記クリップ回路を介した画素読み出し電圧を検知する検知回路と、
    前記検知回路により検知された電圧に応じて前記クリップ電圧を生成するクリップ電圧生成部と、を含む
    固体撮像装置。
  2. 前記クリップ回路は、
    画素から読み出され画素読み出し電圧をクリップ電圧に応じてクリップ可能なクリップ素子を含み、
    前記クリップ素子は、前記画素の前記ソースフォロワ素子と特性が等価な素子により形成されている
    請求項1記載の固体撮像装置。
  3. 画素から読み出される画素読み出し電圧が出力される信号線を有し、
    前記クリップ回路は、
    前記クリップ素子が前記信号線と所定電源との間に接続されている
    請求項記載の固体撮像装置。
  4. 前記クリップ回路は、
    前記信号線と前記所定電源との間に接続された前記クリップ素子と、
    光電変換により生成した電荷を蓄積可能なクリップ回路用光電変換素子と、
    所定電源と前記クリップ回路用光電変換素子の蓄積ノードとの間に直列に接続され、当該蓄積ノードを所定電源電位にリセットするクリップ回路用リセット素子およびクリップ回路用転送素子と、を含む
    請求項3記載の固体撮像装置。
  5. 前記クリップ回路用リセット素子は前記リセット期間に導通状態に設定される
    請求項4記載の固体撮像装置。
  6. 前記画素は、
    前記信号線と電源との間に接続され、行選択信号に応じて導通状態と非導通状態が制御される選択素子を含み、
    前記クリップ回路は、
    前記信号線と前記所定電源との間に接続され、クリップ選択信号に応じて導通状態と非導通状態が制御されるクリップ回路用選択素子を含む
    請求項3から5のいずれか一に記載の固体撮像装置。
  7. 複数列の複数の前記クリップ回路を含む
    請求項1から6のいずれか一に記載の固体撮像装置。
  8. 前記クリップ電圧生成部は、
    前記検知回路により検知された電圧に応じて前記クリップ電圧を生成するためのクリップ電圧生成用素子を含み、
    前記クリップ電圧生成用素子は、前記画素の前記ソースフォロワ素子と特性が等価な素子により形成されている
    請求項1から7のいずれか一に記載の固体撮像装置。
  9. 前記クリップ電圧生成用素子は、
    複数のダミー画素素子を含んで形成されている
    請求項8記載の固体撮像装置。
  10. 前記検知回路は、
    無効画素から読み出された画素読み出し電圧を検知する
    請求項1から9のいずれか一に記載の固体撮像装置。
  11. 前記クリップ電圧制御部は、
    前記検知回路により検知された電圧に対してクリップマージを調整し、調整した電圧を前記クリップ電圧生成部に供給するクリップマージン調整回路を含む
    請求項1から10のいずれか一に記載の固体撮像装置。
  12. 前記検知回路はサンプルホールド回路により形成され、
    前記クリップ電圧制御部は、
    前記サンプルホールド回路をリセット可能なリセット回路を含む
    請求項1から11のいずれか一に記載の固体撮像装置。
  13. 前記リセット回路は、
    フレーム毎に、セットアップ期間において前記サンプルホールド回路をリセットする
    請求項12記載の固体撮像装置。
  14. 起動時に、前記サンプルホールド回路を駆動するクランプ回路を含む
    請求項12または13記載の固体撮像装置。
  15. 前記画素部から画素信号の読み出しを行う読み出し部を含み、
    前記読み出し部は、
    読み出しスキャン期間に、前記リセット期間に続く第1読み出し期間にリセット電圧を読み出す第1読み出しと、
    前記リセット期間に続く前記第1読み出し期間後に行われる少なくとも一つの前記転送期間後の第2読み出し期間において、前記光電変換素子の蓄積電荷に応じた信号電圧を読み出す第2読み出しと、を行う
    請求項1から14のいずれか一に記載の固体撮像装置。
  16. 画素から読み出される画素読み出し電圧が出力される信号線を有し、
    前記画素は、
    前記信号線と電源との間に接続され、行選択信号に応じて導通状態と非導通状態が制御される選択素子を含み、
    前記クリップ回路は、
    前記信号線と所定電源との間に接続され、クリップ選択信号に応じて導通状態と非導通状態が制御されるクリップ回路用選択素子を含み、
    前記画素の選択素子を非導通状態とし、所定信号をスウィープさせた状態で前記クリップ回路用選択素子を導通状態にして前記所定信号に対するクリップ機能をテストするテスト機能を有する
    請求項1から15のいずれか一に記載の固体撮像装置。
  17. 前記クリップ回路は、
    前記画素部の無効領域に配置されている
    請求項1から16のいずれか一に記載の固体撮像装置。
  18. 画素が配置された画素部と、
    画素から読み出される画素読み出し電圧をクリップ電圧に応じてクリップ可能なクリップ回路と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含む固体撮像装置の駆動方法であって、
    前記画素から読み出され、前記クリップ回路を介した画素読み出し電圧を検知し、
    検知された電圧に応じて前記クリップ電圧を生成し、
    素から読み出される画素読み出し電圧を前記クリップ電圧に応じてクリップする
    固体撮像装置の駆動方法。
  19. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    画素が配置された画素部と、
    画素から読み出される画素読み出し電圧をクリップ電圧に応じてクリップ可能なクリップ回路と、
    前記クリップ回路の前記クリップ電圧を制御するクリップ電圧制御部と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを所定電位にリセットするリセット素子と、を含み、
    前記クリップ電圧制御部は、
    前記画素から読み出され、前記クリップ回路を介した画素読み出し電圧を検知する検知回路と、
    前記検知回路により検知された電圧に応じて前記クリップ電圧を生成するクリップ電圧生成部と、を含む
    電子機器。
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