JP2009278454A

JP2009278454A - 撮像装置

Info

Publication number: JP2009278454A
Application number: JP2008128495A
Authority: JP
Inventors: Ryuichi Kobayashi; 隆一小林
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2008-05-15
Filing date: 2008-05-15
Publication date: 2009-11-26
Anticipated expiration: 2028-05-15
Also published as: JP5131022B2

Abstract

【課題】画素アンプがオフ状態となった際に現れる横スミアを抑制可能な撮像装置を提供する。
【解決手段】光を電気信号に変換する光電変換部を有する画素を行列状に配置し、選択された行に属する複数の画素の電気信号に対応する出力信号を、列方向に配列される画素と接続された垂直信号線を介して出力する撮像装置において、垂直信号線の電位の下限を所定の設定電位に制限する制限手段と、各画素に光が入射していない状態の電気信号レベルを示す画素リセット電位を生成するリセット電位生成手段と、クリップ電圧が入力され、クリップ電圧分を画素リセット電位から低下させることで、画素リセット電位を基準としたクリップ電位を生成する基準変換手段と、画素リセット電位を基準としたクリップ電位を制限手段を構成する素子の閾値に応じて補正し、補正された後の電位をクリップ電位制御電圧として制限手段に入力する補正手段とを備える。
【選択図】図１

Description

本発明は、撮像装置に関する。

近年、ＣＭＯＳ型の撮像装置を用いたビデオカメラや電子カメラが広く一般に普及している。ＣＭＯＳ型の撮像装置は、複数の画素が二次元アレイ状に配置され、各画素が出力する電気信号を読み出すための垂直信号線，垂直走査回路および水平出力回路で構成されている。

各画素は、受ける光を電気信号である電荷に変換する光電変換部と、光電変換部に蓄積された電荷を蓄えるＦＤ（フローティングデフュージョン）部と、ＦＤ部に蓄えられた電荷を増幅する画素アンプを有する。ＦＤ部に蓄えられた電荷は、画素アンプによって対応する出力信号に変換される。各画素のアドレスを指定するスイッチで画素が選択されると、出力信号は、定電流源によってソースフォロワ回路を構成する垂直信号線に読み出される。一行分の各単位画素から同時に各垂直信号線に読み出された信号は、水平出力回路によって撮像装置から出力される。

このようなＣＭＯＳ型の撮像装置を用いて、街灯のような高輝度の被写体を捉えた場合に、横スミア、すなわち、この被写体の像の両側に帯状の偽の像が現れる現象が引き起こされることが知られている。

この現象の原因の一つは、高輝度の被写体の像を捉えた画素の出力を垂直信号線に出力する画素アンプの出力が過大となり、垂直信号線の電位が上述した定電流源の動作に必要なオーバードライブ電圧よりも低下して、定電流源の定電流領域から外れるために、接地線に流れ込む電流が減少してしまうことである。この電流の減少により、高輝度の被写体の像が捉えられている画素を含む水平ラインが選択されたときの接地線の電位が低下するため、この低下分に相当する光が入射したかのような信号がその水平ラインの他の画素においても現れ、これが横スミアとなって現れる。特に、高輝度の被写体が複数の画素に捉えられている場合には、上述した接地線の電位低下も大きくなり、これに伴って、水平ラインのほぼ全ての画素にわたる横スミアが現れてしまう可能性がある。

上述した原因に着目し、画素アンプの出力電圧の下限を制限するクリップ回路を設けて定電流源の定電流領域での動作を確保することで、横スミアの発生を防ぐ技術が提案されている(特許文献１参照)。
特開２００１−２３０９７４号公報(特許第３６８５４４５号)

ところで、更に高輝度の被写体を撮影した場合に、この被写体の像が捉えられた画素のＦＤ部４０の電位が大幅に低下し、このために、ソースフォロワ回路(画素アンプ)４１がオフ状態となる場合がある(図５参照)。図５に示した例では、垂直信号線ＶＬＩＮＥ（ｋ＋１）からＶＬＩＮＥ（ｋ＋ｎ）に対応する画素に高輝度光が入射し、他の画素がダーク状態である場合を示している。

しかしながら、特許文献１の技術では、定電流源の動作特性に基づいて、クリップ回路のクリップ電圧が接地レベルを基準として設定されている。このため、特許文献１に開示されたクリップ回路を適用した撮像装置では、画素アンプがオフ状態となる電位とクリップ電圧とに開きがある場合があり、垂直信号線の電位がこの範囲にある場合には、クリップ回路が有効に動作しない。このため、特許文献１に開示されたクリップ回路を適用しても、画素アンプがオフ状態となった際に現れる横スミアは解消できない。

本発明は、画素アンプがオフ状態となった際に現れる横スミアを抑制可能な撮像装置を提供することを目的とする。

画素アンプがオフ状態となった際に現れる横スミアの原因は、画素アンプ４１のソース端子からの電流供給が停止されたにもかかわらず、回路自身のストレイキャパシタ(図５において、符号ＳＣを付したコンデンサにて代表的に示す)に蓄積された電気エネルギーを電源として、垂直信号線と定電流源４２は動作を続けていることにある。なぜなら、このとき、これらの回路は、外部電源とは切り離されたローカルループ(図５において、破線で囲んで示す)となっており、このローカルループを流れる電流のために、定電流源４２が直接に接続されている接地線の電位が低下し、このような電位低下が生じた水平ラインと他の電位低下のない水平ラインとの間で信号静定時間にずれが生じるからである。

上述したローカルループには、画素アンプ４１がオフとなったときから、ストレイキャパシタに蓄積された電気エネルギーが放出されてクリップ電圧まで低下するまで、つまり、クリップ回路が有効に動作しない範囲において電流が流れ続ける。

上述したようなクリップ回路が有効に動作しない範囲は、信号の飽和電位をわずかに下回る電位にクリップ電圧を設定することで小さくすることができる。しかしながら、画素アンプの信号基準電位は画素リセット電位であり、この電位は、電源電圧およびＣＭＯＳトランジスタの閾値電圧Ｖｔのばらつきに依存する。また、クリップ回路を構成するＣＭＯＳトランジスタ自体にも閾値電圧Ｖｔのばらつきがあるため、上述した信号の飽和電位をわずかに下回る電位に相当するクリップ電圧を設定したとしても、クリップ回路が実際にクリップ動作を行う電位は閾値電圧Ｖｔのばらつき程度にばらついてしまう。したがって、上述したような信号の飽和電位をわずかに下回る電位で確実にクリップ動作を発動させるためには、チップごとにクリップ電圧の設定を精密に調整せねばならず、現実的ではない。

本出願人は、画素アンプがオフ状態となった際に発生する上述したローカルループを流れる電流による横スミアを抑圧するために、撮像装置を構成するＭＯＳトランジスタの特性のばらつきにかかわらず、垂直信号線の電位を所望の電位に精密かつ確実にクリップするための技術を研究し、以下に開示する発明をなした。

上述した目的は、以下に開示する撮像装置によって達成することができる。

この撮像装置の特徴は、光を電気信号に変換する光電変換部を有する画素を行列状に配置し、選択された行に属する複数の画素の電気信号に対応する出力信号を、列方向に配列される画素と接続された垂直信号線を介して出力する撮像装置において、垂直信号線の電位の下限を所定の設定電位に制限する制限手段と、各画素に光が入射していない状態の電気信号レベルを示す画素リセット電位を生成するリセットレベル生成手段と、クリップ電圧が入力され、クリップ電圧分を画素リセット電位から低下させることで、画素リセット電位を基準としたクリップ電位を生成する基準変換手段と、画素リセット電位を基準としたクリップ電位を制限手段を構成する素子の閾値に応じて補正し、補正された後の電位をクリップ電位制御電圧として制限手段に入力する補正手段とを備える点にある。

このように構成された撮像装置では、基準変換手段により、リセット電位生成手段によって生成された画素リセット電位を基準としたクリップ電位が生成され、更に、補正手段により、制限手段を構成する素子の閾値(例えば、ＭＯＳトランジスタの閾値電圧Ｖｔ)を考慮して、このクリップ電位が補正される。そして、この補正された電位を、クリップ電位制御電圧として制限手段に与えることにより、垂直信号線の電位が画素リセット電位から別途外部入力されたクリップ電圧だけ低下した電位を下回らないように制御される。

以上に開示した撮像装置は、垂直信号線と定電流源とがローカルループとして動作する状態となっても、速やかに上述した垂直信号線の電位の制限が発動され、このローカルループを流れる電流による接地線の電位低下が抑制されて、横スミアを低減することができる。

以下、図面に基づいて、本発明の実施形態について詳細に説明する。

図１は、本発明に係る撮像装置の概略構成図である。

図１に示した撮像装置１０１は、図５に鎖線で囲んで示した各画素と同様に構成されたＮ×Ｍ個の画素Ｐ(ｉ，ｊ)(ｉ＝１〜Ｎ、ｊ＝１〜Ｍ)と、画素Ｐ(ｉ，ｊ)の列に対応するＭ個の垂直信号線ＶＬＩＮＥ(ｊ)，Ｍ個の定電流源ＰＷ(ｊ)およびＭ個の信号増幅・蓄積部ＳＧＡ(ｊ)と、垂直走査回路１０２と、水平出力回路１０３とを備えて構成される。

各画素Ｐ(ｉ，ｊ)から読み出される出力信号は、それぞれの列に対応する垂直信号線ＶＬＩＮＥ(ｊ)に読み出される。また、各列の垂直信号線ＶＬＩＮＥ(ｊ)には定電流源ＰＷ(ｊ)が配置されており、各画素Ｐ(ｉ，ｊ)対応のソースフォロワ型の画素アンプ(図示せず)に読出電流を供給している。また、図１に示した垂直走査回路１０２により、選択された行の画素Ｐ(ｉ，ｊ)の信号を垂直信号線ＶＬＩＮＥ(ｊ)に読み出すための各種のタイミング信号φＳＥＬ(ｉ)，φＲＥＳ(ｉ)，φＴＸ(ｉ)が出力される。各垂直信号線ＶＬＩＮＥ(ｊ)に読み出された信号は、対応する信号増幅・蓄積部ＳＧＡ(ｊ)を介して水平出力回路１０３に送られ、行単位で出力される。

図１に示した各垂直信号線ＶＬＩＮＥ(ｊ)には、その電位の下限を制限するためのクリップ回路１１(ｊ)が接続されており、これらのクリップ回路１１(ｊ)には、クリップ電圧制御回路１２によって生成された制限電位Ｖ_ｌｉｍが入力される。

以下、クリップ電圧制御回路１２による制限電位Ｖ_ｌｉｍの生成およびこの制限電位に基づく垂直信号線ＶＬＩＮＥ(ｊ)電位の制御について詳細に説明する。

図２に、クリップ回路１１(ｊ)およびクリップ電圧制御回路１２の詳細構成を示す。

図２において、クリップ回路１１(ｊ)は、垂直信号線ＶＬＩＮＥ(ｊ)の信号電圧をクリップするカスケード状に接続された２つのトランジスタＴｒ６とトランジスタＴｒ７で構成されている。また、クリップ電圧制御回路１２によって生成された制限電位Ｖ_ｌｉｍは、トランジスタＴｒ６のゲートに入力され、トランジスタＴｒ６のドレインは電源Ｖ_ＤＤに接続される。なお、トランジスタＴｒ７は、ゲートに入力される信号読出のための制御信号φTSにしたがってオンとなる。

クリップ電圧制御回路１２は、リセット電位モニタ回路１３、基準変換回路１４およびレベルシフト回路１５から構成されている。

リセット電位モニタ回路１３は、上述した画素Ｐと同等のパターン及び構造のダミー画素回路１６と出力バッファ(AMP)１７とで構成されている。例えば、ダミー画素回路１６は、フォトダイオードＰＤに相当するダイオードＤ１と、転送用トランジスタＴｒ１，増幅用トランジスタＴｒ２，選択用トランジスタＴｒ３，リセット用トランジスタＴｒ４にそれぞれ相当する４つのトランジスタＴｒ１１，トランジスタＴｒ１２，トランジスタＴｒ１３，トランジスタＴｒ１０と、ＦＤ部に相当するコンデンサＣ１とから構成することができる。このダミー画素回路１６においては、定電流源ＰＷ(ｊ)に相当する定電流源ＰＷ１を用いて、トランジスタＴｒ１２のソースレベルがトランジスタＴｒ１３および出力バッファ１７を介して出力される。

一般に、同一のチップ内に形成されたＭＯＳトランジスタでは、閾値電圧Ｖｔのばらつきは均一化されていることから、出力バッファ１７を介して出力されるこのダミー画素回路１６の出力信号レベルにより、各画素Ｐ(ｉ，ｊ)のＦＤ部がリセットされた時に各垂直信号線ＶＬＩＮＥ(ｊ)に読み出されるリセット電位Ｖｒｓｔを代表する値が示され、この電圧値が基準変換回路１４に渡される。

基準変換回路１４は、４つのアナログスイッチ２１〜２４と、コンデンサＣ２、Ｃ３と、出力バッファ(AMP)２５とで構成される。４つのアナログスイッチ２１〜２４は、図３に示す各制御信号が「ハイ」となったときに導通する。

アナログスイッチ２２，２３は、制御信号ＶＣＬＩＰ＿ＣＧが「ハイ」となったときにオンとなり、コンデンサＣ２の一端に外部から入力されるクリップ電圧Ｖｃｌｉｐを印加し、他端を接地電位に接続することにより、接地電位を基準とするクリップ電圧ＶｃｌｉｐをコンデンサＣ２に保持させる。

上述したようにしてクリップ電圧ＶｃｌｉｐがコンデンサＣ２に保持された後に、アナログスイッチ２２，２３をオフ状態としてコンデンサＣ２を切り離し、その後、図３に示すように、制御信号ＶＣＬＩＰ＿ＢＳＴが「ハイ」となったときにアナログスイッチ２１がオンとなると、上述したリセット電位モニタ回路１３で得られたリセット電位ＶｒｓｔがコンデンサＣ２の高電位側に印加される。これにより、接地電位V_GNDを基準としたクリップ電圧Ｖｃｌｉｐの代わりに、リセット電位Ｖｒｓｔからクリップ電圧Ｖｃｌｉｐ分だけ降下させた電圧Ｖｐｉｘ−ｃｌｉｐが出力バッファ２５を介して出力される。つまり、クリップ電圧Ｖｃｌｉｐの基準電位を接地電位V_GNDからリセット電位Ｖｒｓｔに変換し、リセット電位Ｖｒｓｔを基準電位として、クリップ電圧Ｖｃｌｉｐを与えることができる。

出力バッファ２５の出力電圧Ｖｐｉｘ−ｃｌｉｐは、図３に示すように、制御信号ＶＣＬＩＰ＿ＢＳＴが「ハイ」となっている期間に制御信号ＶＣＬＩＰ＿ＳＴＲＢを「ハイ」としてアナログスイッチ２４をオンとしてコンデンサＣ３に印加した後にこのアナログスイッチ２４をオフすることによりサンプルホールドされ、レベルシフト回路１５に渡される。

レベルシフト回路１５は、クリップ回路１１(ｊ)を構成するトランジスタＴｒ６およびトランジスタＴｒ７と同等の回路素子であるトランジスタＴｒ２７およびトランジスタＴｒ２８とからなるダミークリップ回路(DCLIP)２６と、オペアンプ(AMP)２９と、定電流源ＰＷ２とを備えている。

レベルシフト回路１５において、ダミークリップ回路２６のトランジスタＴｒ２７のゲートおよびドレインはオペアンプ２９の出力端子に接続されており、トランジスタＴｒ２７のソースは、ゲートに電源電圧Ｖ_ＤＤが印加されたトランジスタＴｒ２８を介して定電流源ＰＷ２に接続されている。なお、トランジスタＴｒ２７のドレインを電源電圧Ｖ_ＤＤに接続してもよい。

上述した基準変換回路１４のコンデンサＣ３に保持された電圧Ｖｐｉｘ−ｃｌｉｐは、オペアンプ２９の＋入力端子に入力され、その電圧に応じた出力電圧が制限電位Ｖ_ｌｉｍとして、クリップ回路１１(ｊ)のトランジスタＴｒ６のゲートに印加される。この時、レベルシフト回路１５の定電流源ＰＷ２に流れる電流Ｉｃｌｉｐ１’と、トランジスタＴｒ６およびトランジスタＴｒ７に流れる電流Ｉｃｌｉｐ１とが同じ電流値となるように設定される。

レベルシフト回路１５において、オペアンプ２９の−入力端子は、トランジスタＴｒ２８のソースに接続され、負帰還がかけられている。これにより、オペアンプ２９の出力電圧は、コンデンサＣ３に保持された電圧Ｖｐｉｘ−ｃｌｉｐよりもトランジスタＴｒ２７の閾値電圧Ｖｔ分だけ高い電圧値となる。レベルシフト回路１５は、この電圧値を制限電位Ｖ_ｌｉｍとしてクリップ回路１１(ｊ)に出力する。

ここで、一般的に、ＭＯＳトランジスタの閾値電圧Ｖｔは、ロット間やウェハ間でばらつきが大きいが、同一チップ内ではばらつきが小さい。このため、トランジスタＴｒ２７の閾値電圧Ｖｔとクリップ回路１１(ｊ)のトランジスタＴｒ６の閾値電圧Ｖｔとはほぼ同等である。

したがって、レベルシフト回路１５により、基準変換回路１４の出力電圧Ｖｐｉｘ−ｃｌｉｐをトランジスタＴｒ６の閾値電圧Ｖｔ分だけ上昇させる補正を施して得られた制限電位Ｖ_ｌｉｍを、クリップ回路１１(ｊ)のトランジスタＴｒ６のゲートに入力させることにより、各垂直信号線ＶＬＩＮＥ(ｊ)の信号電圧を、基準変換回路１４の出力電圧Ｖｐｉｘ−ｃｌｉｐでクリップさせることができる。

上述した構成のクリップ電圧制御回路１２では、レベルシフト回路１５により、閾値電圧Ｖｔに相当するレベルシフトが自動的に行われ、このレベルシフト分によってトランジスタＴｒ６の閾値電圧Ｖｔによる降下分がキャンセルされる。したがって、外部からクリップ電圧Ｖｃｌｉｐを与える際に、チップごとの閾値電圧Ｖｔのばらつきを考慮する必要がなくなり、一律にクリップ電圧Ｖｃｌｉｐを設定することができる。

例えば、図４に示すように、信号の飽和電位(Ｖstr)よりもわずかに低い電位に設定クリップ電位を設定するためには、画素リセット電位Ｖｒｓｔからこの設定クリップ電位までの降下分Ｖｄを示す電圧値を、接地電位を基準としたクリップ電圧Ｖｃｌｉｐとして図２に示した基準変換回路１３に入力すればよい。このとき、レベルシフト回路１５は、上述した設定クリップ電位に相当する電圧Ｖｐｉｘ−ｃｌｉｐよりもトランジスタＴｒ２７の閾値電圧Ｖｔ分だけ高い制限電位Ｖ_ｌｉｍをクリップ回路１１(ｊ)に入力して、クリップ回路１１(ｊ)のトランジスタＴｒ６の閾値電圧Ｖｔによる降下分をキャンセルする。これにより、画素アンプがオフ状態となって、各垂直信号線ＶＬＩＮＥ(ｊ)の信号電圧が通常の信号レンジを超えて低下したときも、速やかに対応するクリップ回路１１(ｊ)のクリップ動作が発動されることによってクリップされる。

上述したように、本撮像装置は、クリップ回路１１(ｊ)を信号レンジの外側近傍に設定された電位で確実に動作させる機能を実現した。これにより、画素アンプがオフ状態となったときにもシステム電源への電流帰還路を速やかに確保して、回路自身のストレイキャパシタ(図５参照)に蓄積した電気エネルギーによる垂直信号線電流の局所ループ化を防ぐことができる。これにより、ストレイキャパシタに蓄積した電気エネルギーが放出される際の接地線の電位低下を抑圧し、横スミアの発生を抑制することができる。

このように、定電流源の定電流動作領域の下限の電位にかかわらず、信号レンジの下限(飽和電位)の外側近傍の設定クリップ電位で垂直信号線線ＶＬＩＮＥ(ｊ)の信号電圧をクリップする構成は、信号レンジの下限と定電流源の定電流動作領域の下限との差が大きい場合に特に有効である(図４参照)。

なお、リセットモニタ回路１３のダミー画素回路１６に備えられたトランジスタＴｒ１０（リセット用トランジスタに相当）に、各画素Ｐ(ｉ，ｊ)のリセットに用いられるリセット信号を入力し、フィードスルー効果を含めてリセット電位Ｖｒｓｔを評価することも可能である。

また、各画素Ｐ(ｉ，ｊ)に備えられた増幅用トランジスタＴｒ２，選択用トランジスタＴｒ３よりもサイズの大きいトランジスタＴｒ１２，Ｔｒ１３を備えてダミー画素回路１６を形成することも可能である。具体的には、画素(ｉ，ｊ)に備えられたＭＯＳトランジスタのゲート面積よりも、ダミー画素回路１６のトランジスタＴｒ１２，１３のゲート面積を大きくするのが望ましい。

このような構成は、同一チップ内での不純物揺らぎによる閾値電圧Ｖｔのばらつきが無視できなくなる程度に画素サイズの微細化が進んだ場合に有利である。なぜなら、ＭＯＳトランジスタのサイズ(ゲートの面積)を大きくしておくことにより、不純物揺らぎを平均化することができるので、結果として、上述したダミー画素回路１６により、Ｍ×Ｎ個の画素Ｐ(ｉ，ｊ)に備えられた増幅用トランジスタＴｒ２，選択用トランジスタＴｒ３の平均的な特性値が反映された画素リセット電位Ｖｒｓｔを得ることができるからである。

本発明に係る撮像装置の概略構成図である。クリップ電圧制御回路の詳細構成を示す図である。制御信号の例を示す図である。入力クリップ電圧Ｖｃｌｉｐと制限電位Ｖｌｉｍの関係を説明する図である。ローカルループによる横スミアの発生を説明する図である。

符号の説明

１１…クリップ回路、１２…クリップ電圧制御回路、１３…リセット電位モニタ回路、１４…基準変換回路、１５…レベルシフト回路、１６…ダミー画素回路、１７，２５…出力バッファ、２１，２２，２３，２４…アナログスイッチ、２６…ダミークリップ回路(ＤＣＬＩＰ)，２９…オペアンプ、４０…フローティングデフュージョン(ＦＤ)部、４１…画素アンプ、４２…定電流源、１０１…撮像装置、１０２…垂直走査回路、１０３…水平出力回路。

Claims

光を電気信号に変換する光電変換部を有する画素を行列状に配置し、選択された行に属する複数の画素の前記電気信号に対応する出力信号を、列方向に配列される前記画素と接続された垂直信号線を介して出力する撮像装置において、
前記垂直信号線の電位の下限を所定の設定電位に制限する制限手段と、
前記各画素に光が入射していない状態の電気信号レベルを示す画素リセット電位を生成するリセット電位生成手段と、
クリップ電圧が入力され、前記クリップ電圧分を前記画素リセット電位から低下させることで、前記画素リセット電位を基準としたクリップ電位を生成する基準変換手段と、
前記画素リセット電位を基準とした前記クリップ電位を前記制限手段を構成する素子の閾値に応じて補正し、補正された後の電位をクリップ電位制御電圧として前記制限手段に入力する補正手段と
を備えたことを特徴とする撮像装置。
請求項１に記載の撮像装置において、
前記リセット電位生成手段は、
前記画素を形成する各素子と同等の機能を有する素子から形成されるダミー画素回路と、
前記ダミー画素回路の出力信号に基づいて前記画素リセット電位を決定する電位決定手段とを備えた
ことを特徴とする撮像装置。
請求項２に記載の撮像装置において、
前記画素は、少なくとも一つのＭＯＳトランジスタを有し、
前記ダミー画素回路に備えられるＭＯＳトランジスタは、前記画素に備えられる前記ＭＯＳトランジスタよりもゲートサイズが大きい
ことを特徴とする撮像装置。
請求項１に記載の撮像装置において、
前記補正手段は、
前記制限手段を形成する各素子と同等の素子から形成されるダミー制限回路と、
前記ダミー制限回路を利用して前記クリップ電位に与える補正量を決定する補正量決定手段とを備えた
ことを特徴とする撮像装置。