WO2021106478A1 - 撮像装置及び電子機器 - Google Patents

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WO2021106478A1
WO2021106478A1 PCT/JP2020/040431 JP2020040431W WO2021106478A1 WO 2021106478 A1 WO2021106478 A1 WO 2021106478A1 JP 2020040431 W JP2020040431 W JP 2020040431W WO 2021106478 A1 WO2021106478 A1 WO 2021106478A1
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pixel
bypass
wiring
imaging device
pixel array
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恵里子 加藤
佐藤　守
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This disclosure relates to an imaging device and an electronic device.
  • the image pickup device includes a differential amplification type image pickup device that reads out the photoelectrically converted signal charge using a differential amplifier circuit.
  • a differential amplifier type image pickup device a differential amplifier circuit is configured by using selected pixels (read pixels) in which signals are read out and reference pixels in which signals are not read out, and the differential amplifier circuit is used. The signal of the selected pixel is read out by using it as a pixel reading circuit. Since the differential amplifier type image pickup device has a large amplification factor as compared with the case where a circuit other than the differential amplifier circuit, for example, a source follower circuit is used as the pixel readout circuit, it is possible to read out a signal with high conversion efficiency. ..
  • the voltage of the differential output node of the differential amplifier circuit connected to the vertical signal line operates in the saturation region of the active load of the current mirror circuit.
  • a bypass control unit that limits the upper limit voltage is provided (see, for example, Patent Document 1).
  • the bypass control unit limits the voltage of the differential output node of the differential amplifier circuit by connecting (bypassing) between the differential output node of the differential amplifier circuit and the common wiring.
  • the common wiring is a wiring that commonly connects the source electrode of the amplification transistor in the reference pixel and the source electrode of the amplification transistor in the selected pixel.
  • a constant current source of the differential amplifier circuit is connected to the common wiring.
  • the voltage of the differential output node of the differential amplifier circuit is limited to the upper limit voltage at which the active load of the current mirror circuit operates in the saturation region, so that the voltage of the current mirror circuit is limited. Since the static time for the active load to return to the saturated region is not required, the frame rate can be improved accordingly.
  • the current is bypassed by the operation of the bypass control unit and flows into the common wiring, so that the potential of the common wiring determined from the source potential of the amplification transistor of the reference pixel through the wiring resistance of the common wiring fluctuates. Then, the potential fluctuation of the common wiring propagates to the adjacent column through the connection to the power supply, ground, or the adjacent column, and is called streaking in the horizontal direction (that is, the row direction of the matrix-like pixel array) in the captured image. Streaky noise is generated.
  • An object of the present disclosure is to provide an image pickup device capable of suppressing the occurrence of streaking due to a potential change of common wiring caused by the operation of the bypass control unit, and an electronic device having the image pickup device.
  • the imaging apparatus of the present disclosure for achieving the above object is In the pixel array unit, in the pixel array unit, the selected pixels in which the signal is read and the reference pixels in which the signal is not read are arranged.
  • the amplifier transistor of the selected pixel and the amplifier transistor of the reference pixel form a differential amplifier circuit in which a constant current source is connected via a common wiring to which each source electrode is commonly connected.
  • a bypass control unit that selectively connects the differential output node of the differential amplifier circuit and the constant current source and limits the voltage of the differential output node to a predetermined voltage by passing a bypass current, and Bypass current path that supplies bypass current to a constant current source through the pixel array section, To be equipped.
  • the electronic device of the present disclosure for achieving the above object has an imaging device having the above configuration.
  • FIG. 1 is a block diagram showing a configuration example of a one-sided readout type image pickup apparatus.
  • FIG. 2 is a block diagram showing a configuration example of a double-sided readout type image pickup apparatus.
  • FIG. 3A is an exploded perspective view showing an outline of a horizontal semiconductor chip structure in the case of a double-sided readout type image pickup apparatus, and
  • FIG. 3B is an exploded perspective view showing an outline of a laminated semiconductor chip structure.
  • FIG. 4 is a block diagram showing an example of the configuration of the pixel array unit in the differential amplification type imaging device.
  • FIG. 5 is a circuit diagram showing an example of the configuration of the differential amplifier circuit.
  • FIG. 6 is a timing chart in the case of following the reference pixel.
  • FIG. 1 is a block diagram showing a configuration example of a one-sided readout type image pickup apparatus.
  • FIG. 2 is a block diagram showing a configuration example of a double-sided readout type image pickup apparatus.
  • FIG. 3A is
  • FIG. 7 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the first embodiment.
  • FIG. 8 is a circuit diagram for explaining the operation of the bypass operation sequence due to light incident in the differential amplification type imaging device according to the first embodiment.
  • FIG. 9 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the second embodiment.
  • FIG. 10 is a circuit diagram for explaining the operation of the bypass operation sequence due to light incident in the differential amplification type imaging device according to the second embodiment.
  • FIG. 11 is a timing chart in the case where the reference pixel is fixed.
  • FIG. 12 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type image pickup apparatus according to the third embodiment.
  • FIG. 12 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type image pickup apparatus according to the third embodiment.
  • FIG. 13 is a circuit diagram for explaining the operation of the bypass operation sequence due to light incident in the differential amplification type imaging device according to the third embodiment.
  • FIG. 14 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the fourth embodiment.
  • FIG. 15 is a circuit diagram for explaining the operation of the bypass operation sequence due to light incident in the differential amplification type imaging device according to the fourth embodiment.
  • FIG. 16 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the fifth embodiment.
  • FIG. 17 is a circuit diagram for explaining the operation of the bypass operation sequence due to light incident in the differential amplification type imaging device according to the fifth embodiment.
  • FIG. 18 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the sixth embodiment.
  • FIG. 19 is a circuit diagram for explaining the operation of the bypass operation sequence due to light incident in the differential amplification type imaging device according to the sixth embodiment.
  • FIG. 20 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the seventh embodiment.
  • FIG. 21 is a circuit diagram for explaining the operation of the bypass operation sequence due to light incident in the differential amplification type imaging device according to the seventh embodiment.
  • FIG. 22 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the eighth embodiment.
  • FIG. 23 is a circuit diagram for explaining the operation of the bypass operation sequence due to light incident in the differential amplification type imaging device according to the eighth embodiment.
  • FIG. 24 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the ninth embodiment.
  • FIG. 25 is a circuit diagram for explaining the operation of the bypass operation sequence due to light incident in the differential amplification type imaging device according to the ninth embodiment.
  • FIG. 26 is a circuit diagram for explaining the occurrence of streaking due to the potential fluctuation of the common wiring.
  • FIG. 27 is a circuit diagram showing a wiring example at the time of differential reading of the reset method 1.
  • FIG. 28 is a circuit diagram showing a wiring example at the time of SF reading of the reset method 1.
  • FIG. 29 is a circuit diagram showing a wiring example at the time of differential amplification reading of the reset method 2.
  • FIG. 30 is a circuit diagram showing a wiring example at the time of SF reading of the reset method 2.
  • FIG. 31 is a circuit diagram showing a wiring example at the time of differential amplification reading of the reset method 3.
  • FIG. 32 is a circuit diagram showing a wiring example at the time of SF reading of the reset method 3.
  • FIG. 33 is a circuit diagram showing a wiring example of a current path for bypass current in the differential amplification type imaging device according to the tenth embodiment.
  • FIG. 34 is a timing waveform diagram for explaining the operation in the case of fixing the reference pixel in the differential amplification type imaging device according to the tenth embodiment.
  • FIG. 34 is a timing waveform diagram for explaining the operation in the case of fixing the reference pixel in the differential amplification type imaging device according to the tenth embodiment.
  • FIG. 35 is a timing waveform diagram for explaining the operation in the case of following the reference pixel in the differential amplification type imaging device according to the tenth embodiment.
  • FIG. 36 is a circuit diagram showing a configuration of a connection portion such as a Cu—Cu connection when a bypass current current path is provided in the pixel array portion.
  • FIG. 37 is a circuit diagram showing a configuration of a connection portion such as a Cu—Cu connection in the differential amplification type imaging device according to the tenth embodiment.
  • FIG. 38 is a circuit diagram showing a wiring example of a current path for bypass current in the differential amplification type imaging device according to the eleventh embodiment.
  • FIG. 39 is a circuit diagram showing a wiring example of a current path for bypass current in the differential amplification type imaging device according to the twelfth embodiment.
  • FIG. 40 is a circuit diagram showing a wiring example of a current path for bypass current in the differential amplification type imaging device according to the thirteenth embodiment.
  • FIG. 41 is a circuit diagram showing a configuration of a connection portion such as a Cu—Cu connection when a bypass current current path is provided in the pixel array portion.
  • FIG. 42 is a circuit diagram showing a configuration of a connection portion such as a Cu—Cu connection in the differential amplification type imaging device according to the thirteenth embodiment.
  • FIG. 43 is a circuit diagram of a main part of the differential amplification type image pickup apparatus according to the fourteenth embodiment in the case of reference pixel tracking and one-sided reading.
  • FIG. 44 is a circuit diagram of a main part of the differential amplification type image pickup apparatus according to the fourteenth embodiment in the case of fixing the reference pixel and reading one side.
  • FIG. 45 is a diagram showing an application example of the technique according to the present disclosure.
  • FIG. 46 is a block diagram showing an outline of a configuration example of an imaging system which is an example of the electronic device of the present disclosure.
  • FIG. 47 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • FIG. 48 is a diagram showing an example of an installation position of an imaging unit in a mobile control system.
  • Configuration example of the pixel array section in the differential amplification type imaging device 2-5 Configuration example of differential amplifier circuit 2-5-1. Circuit configuration example of selected pixels 2-5-2. Circuit configuration example of reference pixel 2-5-3. Configuration example of current mirror circuit 2-5-4. About the voltage clip function by the bypass control unit 3.
  • Example 1 Example of one-sided reading with reference pixel tracking
  • Example 2 Modification of Example 1: An example in which a constant current source is arranged on the opposite side of the bypass control unit with the pixel array unit in between) 3-3.
  • Example 3 Example of fixed reference pixel and one-sided reading
  • Example 4 Example of reading both sides by following reference pixels
  • Example 5 (Example of fixing reference pixels and reading on both sides) 3-6.
  • Example 6 (Modification of Example 1: Example of providing bypass wiring adjacent to common wiring VCOM) 3-7.
  • Example 7 (Modification of Example 4: Example of providing bypass wiring adjacent to common wiring VCOM) 3-8.
  • Example 8 (Modification of Example 3: An example in which a reference pixel area is provided on the column readout circuit part side of the selected pixel area in the pixel array part) 3-9.
  • Example 9 (Modification of Example 5: An example in which two reference pixel regions including reference pixels are provided corresponding to double-sided reading) 4. Second Embodiment of the present disclosure 4-1. Reset method of selected pixels 4-1-1. Reset method 1 (Example of VRD wiring method) 4-1-2.
  • Reset method 2 (Example of using a vertical signal line as a reset line) 4-1-3.
  • Reset method 3 (Example in which the selected pixel has two reset transistors) 4-2.
  • Example 10 (Example of using a vertical signal line as a current path for bypass current, which is used at the time of SF reading but not used at the time of differential amplification reading) 4-3.
  • Example 11 (Modification of Example 10: Another configuration example of a changeover switch that electrically connects a vertical signal line and common wiring) 4-4.
  • Example 12 (Example of forming a changeover switch in the column readout circuit section for electrically connecting the vertical signal line and the common wiring) 4-5.
  • Example 13 Example of using a reset line used only at the time of reset at the time of differential amplification reading as a current path for bypass current
  • Example 14 Example of application to a differential amplification type imaging device having a voltage clipping function for limiting a differential output voltage and a function for horizontally connecting the reference pixel side
  • 5-1-1 Example of application to a differential amplification type imaging device having a voltage clipping function for limiting a differential output voltage and a function for horizontally connecting the reference pixel side
  • Reference pixel tracking and one-sided reading 5-1-2 In the case of fixed reference pixel and one-sided reading 6.
  • Modification example 7 Application example 8. Examples of application of the technology according to the present disclosure 8-1.
  • Electronic device of the present disclosure (example of imaging system) 8-2.
  • the image pickup apparatus and the electronic device of the present disclosure may have a configuration in which the reference pixels are fixedly arranged in a specific region of the pixel array unit.
  • the pixel array unit is composed of a selected pixel area in which the selected pixels are arranged and a reference pixel area in which the reference pixels are arranged, and the reference pixel area is relative to the column readout circuit unit including the bypass control unit.
  • the configuration may be provided on the opposite side or the same side of the selected pixel area.
  • the reference pixel region is provided on the column readout circuit unit side including the bypass control unit rather than the selected pixel area, and is bypassed.
  • the current path for current shall consist of a bypass wiring wired between the bypass control unit and the reference pixel, and a common wiring wired along the pixel array and one end connected to the bypass control unit. Can be done. Then, the bypass wiring and the common wiring can be configured to be electrically connected in the vicinity of the reference pixel region.
  • the column readout circuit unit including the bypass control unit and the constant current source is arranged on both sides of the pixel array unit in the pixel row direction. It can be a read configuration.
  • the reference pixel area can be configured to be provided on both sides of the selected pixel area.
  • the bypass current current path is wired for each pixel row of the pixel array portion along the pixel row, and one end is a bypass control unit. It can be configured to consist of bypass wiring connected to. Further, the reference pixel can be configured to move following the selected pixel that moves with the selective scanning. At this time, the bypass wiring is the wiring that specifies the clip connection destination that limits the voltage of the differential output node, and is connected to the common connection node of the amplification transistor and the selection transistor for each pixel of the pixel array section. Can be configured as Further, the bypass current can be configured to flow through the bypass wiring through the selection transistor of the reference pixel and the selection transistor of the selection pixel, and then flow into the constant current source through the common wiring.
  • the common wiring is wired along the pixel row for each pixel row of the pixel array portion, and one end thereof is connected to the bypass control portion.
  • the bypass current current path can be configured to consist of common wiring.
  • the constant current source shall be arranged on the opposite side of the pixel array section from the bypass control section and connected to the other end of the common wiring, and the bypass current shall flow into the constant current source through the common wiring. Can be done.
  • the column readout circuit unit including the bypass control unit and the constant current source is arranged on both sides of the pixel array unit in the pixel row direction. It can be configured to be read. Two common wirings are provided corresponding to reading on both sides, and in each of the two common wirings, one end is connected to the bypass control unit and the other end is connected to the constant current source. can do.
  • the bypass current current path is wired for each pixel array of the pixel array unit along the pixel array, and the bypass wiring and the bypass wiring. It can be configured to consist of common wiring that is wired along the pixel array and one end of which is connected to the bypass control unit.
  • the bypass wiring and the common wiring can be configured to be electrically connected to the bypass control unit in the vicinity of the pixel row at the far end in the pixel array unit.
  • the column readout circuit unit including the bypass control unit and the constant current source is arranged on both sides of the pixel array unit in the pixel row direction. It can be a read configuration. Further, regarding the bypass current current path, the bypass wiring that is wired along the pixel row for each pixel row of the pixel array section and the common wiring that is wired along the pixel row and one end is connected to the bypass control section. It can be composed of. The bypass wiring and the common wiring can be configured to be electrically connected in the vicinity of the central pixel row in the pixel array portion.
  • the bypass current current path is selected by the differential amplification circuit from the existing wiring provided along the pixel array for each pixel array of the pixel array unit. It is possible to configure the wiring so that it does not contribute to the reading of the signal at the time of reading the signal of the pixel.
  • the first changeover switch for electrically connecting the output wiring and the inert wiring of the bypass control unit, and the inert wiring It can be configured to have a second changeover switch that electrically connects to the common wiring.
  • the second changeover switch is formed in the pixel array portion, it is preferable that the second changeover switch is composed of a depletion type N-channel MOS type field effect transistor.
  • the inert wiring is a vertical signal line that is not used at the time of reading out the signal of the selected pixel by the differential amplifier circuit, or also.
  • the configuration may be such that the reset line is used only at the time of reset at the time of reading out the signal of the selected pixel by the differential amplifier circuit.
  • the first semiconductor chip in which the pixel array portion is formed and the second semiconductor in which the column readout circuit portion including the bypass control portion is formed are formed. It can be configured to have a laminated semiconductor chip structure in which chips are laminated. The first semiconductor chip and the second semiconductor chip can be electrically connected to each other via a connection portion provided in a wiring unit.
  • the other imaging devices of the present disclosure include In the pixel array unit, a selection pixel in which the signal is read and a reference pixel in which the signal is not read are arranged.
  • the amplifier transistor of the selected pixel and the amplifier transistor of the reference pixel form a differential amplifier circuit in which a constant current source is connected via a common wiring to which each source electrode is commonly connected.
  • a bypass control unit that selectively connects the differential output node of the differential amplifier circuit and the constant current source and limits the voltage of the differential output node to a predetermined voltage by passing a bypass current, and Horizontal connection wiring that horizontally connects the common wiring of each pixel row of the pixel array unit in units of one pixel or multiple pixels. To be equipped.
  • the reference pixel is configured to move following the selected pixel that moves with the selective scanning, and the horizontal connection wiring is provided in all pixel rows of the pixel array unit.
  • the reference pixel may be fixedly arranged in a specific area of the pixel array section, and the horizontal connection wiring may be provided in a specific area of the pixel array section.
  • CMOS Complementary Metal Oxide Semiconductor
  • a CMOS image sensor is an image sensor made by applying or partially using a CMOS process.
  • the reading method for reading a signal from each pixel of the pixel array unit includes a one-sided reading method for reading from one side in the pixel array direction with respect to the pixel array unit in which the pixels are arranged, and a pixel array. There is a double-sided reading method that reads from both sides of the direction.
  • FIG. 1 is a block diagram showing a configuration example of a one-sided readout type image pickup apparatus.
  • the one-sided readout type image pickup apparatus 10A includes a pixel array unit 11, a vertical drive unit 12, a column readout circuit unit 13, a column signal processing unit 14, a horizontal drive unit 15, a signal processing unit 16, and a system control unit 17. There is. Then, in the image pickup apparatus 10A, the column readout circuit unit 13, the column signal processing unit 14, and the horizontal drive unit 15 are arranged on one side (for example, the lower side in the figure) in the pixel row direction with respect to the pixel array unit 11.
  • the one-sided reading configuration is such that the signal of each pixel 20 of the pixel array unit 11 is read from one side in the pixel row direction.
  • the pixel array unit 11 is configured by two-dimensionally arranging pixels 20 having a photoelectric conversion unit that generates an amount of light charge according to the amount of incident light in a matrix.
  • pixel drive lines 111 1 to 111 m are wired along the pixel row direction (left-right direction in the figure) for each pixel row with respect to the pixel array of m rows and n columns.
  • vertical signal lines 112 1 to 112 n are wired in the pixel array unit 11 for each pixel row along the pixel row direction (vertical direction in the figure).
  • One end of the pixel drive line 111 is connected to the output end corresponding to each pixel row of the vertical drive unit 12.
  • the vertical drive unit 12 is a pixel drive unit that is composed of a shift register, an address decoder, and the like, and drives each pixel 20 of the pixel array unit 11 simultaneously for all pixels or in pixel row units. Although the specific configuration of the vertical drive unit 12 is not shown, it has a read scanning system and a sweep scanning system, and under the drive of these scanning systems, batch sweeping and batch transfer are performed. It can be carried out.
  • the read-out scanning system selectively scans each pixel 20 of the pixel array unit 11 in pixel-row units in order to read a signal from the pixel 20.
  • sweep scanning is performed ahead of the read scan performed by the read scan system by the time of the shutter speed.
  • global exposure global shutter operation
  • batch sweeping is performed prior to batch transfer by the time of the shutter speed.
  • the so-called electronic shutter operation refers to an operation of discarding the light charge of the photoelectric conversion unit and starting a new exposure (starting the accumulation of the light charge).
  • the signal read by the read operation by the read scanning system corresponds to the amount of light incidented after the read operation or the electronic shutter operation immediately before that.
  • the period from the read timing by the immediately preceding read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the light charge accumulation period (exposure period) in the pixel 20. ..
  • the period from batch sweeping to batch transfer is the accumulation period (exposure period).
  • the pixel signal output from each pixel 20 of the pixel row selected by the vertical drive unit 12 is supplied to the column readout circuit unit 13 through each of the vertical signal lines 112.
  • the column readout circuit unit 13 has a configuration in which a current mirror circuit or the like constituting a differential amplifier circuit is provided for each pixel sequence together with a selection pixel and a reference pixel described later. The details of the column reading circuit unit 13 will be described later.
  • the column signal processing unit 14 determines for each pixel string of the pixel array unit 11 with respect to a pixel signal output from each pixel 20 of the selected row through the vertical signal line 112 and supplied via the column reading circuit unit 13. The signal processing of the above is performed, and the pixel signal after the signal processing is temporarily held.
  • the column signal processing unit 14 has, for example, an analog-to-digital converter for each pixel string, and performs analog-to-digital conversion processing as a predetermined signal processing.
  • the horizontal drive unit 15 is composed of a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel strings of the column signal processing unit 14. By the selective scanning by the horizontal drive unit 15, the pixel signals signal-processed by the column signal processing unit 14 are sequentially output to the signal processing unit 16.
  • the signal processing unit 16 performs various signal processing on the pixel signal output from the column signal processing unit 14, including noise removal processing by, for example, CDS (Correlated Double Sampling).
  • CDS Correlated Double Sampling
  • the system control unit 17 is composed of a timing generator or the like that generates various timing signals, and is a vertical drive unit 12, a column readout circuit unit 13, and a column signal processing unit 14 based on various timing signals generated by the timing generator. , And drive control of the horizontal drive unit 15 and the like.
  • FIG. 2 is a block diagram showing a configuration example of a double-sided readout type image pickup apparatus.
  • the two-sided readout type image pickup device 10B includes a pixel array unit 11, a vertical drive unit 12, a signal processing unit 16, a column readout circuit unit 13, a column signal processing unit 14, a horizontal drive unit 15, and a system control unit. It has two systems (A and B) 17 and has a double-sided readout configuration in which signals of each pixel 20 of the pixel array unit 11 are read from both sides in the pixel row direction.
  • the column reading circuit unit 13A of the system A, the column signal processing unit 14A, the horizontal drive unit 15A, and the system control unit 17A are arranged on one side in the pixel row direction (for example, with respect to the pixel array unit 11).
  • the column reading circuit unit 13B of the B system, the column signal processing unit 14B, the horizontal drive unit 15B, and the system control unit 17B are arranged on the lower side of the figure (for example, the upper side of the figure). ) Is placed.
  • each circuit unit in the double-sided readout type image pickup device 10B is basically the same as the operation of each circuit unit in the one-sided readout type image pickup apparatus 10A.
  • the signal processing unit 16 performs a process of rearranging the pixel signals read by the A system and the B system into a signal arrangement corresponding to the arrangement of the pixels 20 of the pixel array unit 11.
  • semiconductor chip structure As the semiconductor chip structure of the one-sided readout type image pickup device 10A or the two-sided readout type image pickup device 10B having the above configuration, a flat semiconductor chip structure and a laminated semiconductor chip structure can be exemplified. Further, regarding the pixel structure, when the substrate surface on the side where the wiring layer is formed is the front surface (front surface), a back surface irradiation type pixel structure that takes in the light emitted from the back surface side on the opposite side can also be used. However, a surface-illuminated pixel structure that captures the light emitted from the surface side can also be used.
  • the outline of the horizontal semiconductor chip structure and the laminated semiconductor chip structure will be described below by taking the case of the double-sided readout type image pickup apparatus 10B as an example.
  • the case of the one-sided readout type imaging device 10A is basically the same as the case of the two-sided readout type imaging device 10B.
  • FIG. 3A is an exploded perspective view showing an outline of a horizontal semiconductor chip structure in the case of a double-sided readout type image pickup apparatus 10B.
  • the peripheral circuit unit 42 of the pixel array unit 11 is placed on the same semiconductor chip (semiconductor substrate) 41 as the pixel array unit 11 in which the pixels 20 are arranged in a matrix.
  • peripheral circuit units 42 including column readout circuit units 13A and 13B, column signal processing units 14A and 14B, and the like are formed on the same semiconductor chip 41 as the pixel array unit 11.
  • the semiconductor chip 41 is laminated on the supporting semiconductor chip (semiconductor substrate) 43.
  • FIG. 3B is an exploded perspective view showing an outline of a laminated semiconductor chip structure in the case of a double-sided readout type image pickup apparatus 10B.
  • the laminated semiconductor chip structure has a structure in which at least two semiconductor chips of the first semiconductor chip 44 and the second semiconductor chip 45 are laminated.
  • the first layer first semiconductor chip 44 is a pixel chip in which a pixel array unit 11 formed by two-dimensionally arranging pixels 20 including a photoelectric conversion unit in a matrix is formed.
  • the second semiconductor chip 45 of the second layer is a circuit in which a peripheral circuit section 42 of the pixel array section 11, that is, a peripheral circuit section 42 including column reading circuit sections 13A and 13B, column signal processing sections 14A, 14B and the like is formed. It is a chip. Then, each pixel 20 of the first semiconductor chip 44 of the first layer and the peripheral circuit portion 42 of the second semiconductor chip 45 of the second layer are connected to each other by a connection portion such as a Cu-Cu connection (copper-copper connection) (FIG. (Not shown) is electrically connected.
  • a connection portion such as a Cu-Cu connection (copper-copper connection) (FIG. (Not shown) is electrically connected.
  • a process suitable for manufacturing the pixel 20 can be applied to the first layer first semiconductor chip 44, and a circuit portion can be manufactured on the second layer second semiconductor chip 45.
  • a suitable process can be applied. This makes it possible to optimize the process in manufacturing an imaging device such as a CMOS image sensor. In particular, advanced processes can be applied to the fabrication of circuit parts.
  • the image pickup device of the present disclosure includes a differential amplification type image pickup device that reads out the photoelectrically converted signal charge by using a differential amplifier circuit, and is any of the above-mentioned one-sided readout method and two-sided readout method. It can also be a flat type or a laminated type semiconductor chip structure.
  • FIG. 4 is a block diagram showing an example of the configuration of the pixel array unit in the differential amplification type imaging device.
  • the pixel (reading pixel) in which the signal is read is described as "selected pixel 20”
  • the pixel in which the signal is not read is described as "reference pixel 30”. I will do it.
  • the plurality of pixels arranged two-dimensionally in a matrix in the pixel array unit 11 do not read out the signal with the selected pixel 20 which is the read pixel in which the signal is read out. It is composed of a reference pixel 30. Then, in the differential amplifier type imaging device, a differential amplifier circuit is configured by using the selected pixel 20 and the reference pixel 30, and the differential amplifier circuit is used as a pixel readout circuit to read out the signal of the selected pixel 20. Will be done.
  • the reference pixel 30 forming the differential amplifier circuit together with the selected pixel 20 may be fixedly arranged in a specific region of the pixel array unit 11, so-called fixed reference pixel, or may be moved along with the selective scanning. It is also possible to perform so-called reference pixel tracking, which moves following the selected pixel 20 to be selected.
  • the configuration example shown in FIG. 4 is an example in which the reference pixel 30 is fixed.
  • the selected pixel 20 is arranged in the first row to the m-1 row, whereas the selected pixel 20 is arranged in the mth row.
  • the location of the reference pixel 30 is not limited to the m-th row, and may be arranged in, for example, the first row, the n-th column, or the like.
  • FIG. 5 is a circuit diagram showing an example of the configuration of the differential amplifier circuit.
  • the differential amplifier circuit 50 has a current mirror circuit 51 and a constant current source (tail current source) 52, and is provided for each pixel row.
  • the current mirror circuit 51 and the constant current source 52 form a differential amplifier circuit 50 together with an amplifier transistor 24 of the selected pixel 20 and an amplifier transistor 34 of the reference pixel 30.
  • the selection pixel 20 has, for example, a photodiode 21 as a light receiving element.
  • the selection pixel 20 has a circuit configuration including a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25 in addition to the photodiode 21.
  • the four transistors of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, for example, an N-channel MOS field effect transistor (FET) is used.
  • FET field effect transistor
  • the combination of the conductive types of the four transistors 22 to 25 illustrated here is only an example, and is not limited to these combinations.
  • the anode electrode is connected to a low-potential side power supply (for example, ground), and the received light is photoelectrically converted into an electric charge (here, photoelectrons) having an electric charge corresponding to the amount of light, and the light thereof. Accumulates electric charge.
  • the cathode electrode of the photodiode 21 is electrically connected to the gate electrode of the amplification transistor 24 via the transfer transistor 22.
  • the region where the gate electrode of the amplification transistor 24 is electrically connected is the floating diffusion (floating diffusion region / impurity diffusion region) 26.
  • the floating diffusion 26 is a charge-voltage conversion unit that converts an electric charge into a voltage.
  • a transfer signal TRG_S in which a high level (for example, V DD level) is active is given to the gate electrode of the transfer transistor 22 from the vertical drive unit 12 shown in FIG.
  • the transfer transistor 22 becomes conductive in response to the transfer signal TRG_S, is photoelectrically converted by the photodiode 21, and transfers the optical charge accumulated in the photodiode 21 to the floating diffusion 26.
  • the reset transistor 23 is connected between the reset line VRD_S connected to the signal line VSL_S from which the pixel signal is output and the floating diffusion 26.
  • a reset signal RST_S that activates a high level is given to the gate electrode of the reset transistor 23 from the vertical drive unit 12.
  • the reset transistor 23 resets the floating diffusion 26 by becoming conductive in response to the reset signal RST_S.
  • the gate electrode of the amplification transistor 24 is connected to the floating diffusion 26, the voltage of the floating diffusion 26 is amplified, and a current corresponding to the voltage is output as a signal current.
  • the output voltage of the selected pixel 20 is generated by this signal current, and is output as a pixel signal to the signal line VSL_S via the selected transistor 26.
  • the selection transistor 25 is connected between the signal line VSL_S from which the pixel signal is output and the amplification transistor 24.
  • a selection signal SEL_S that activates a high level is given to the gate electrode of the selection transistor 25 from the vertical drive unit 12.
  • the selection transistor 25 opens and closes the path between the signal line VSL_S and the amplification transistor 24 according to the selection signal SEL_S given from the vertical drive unit 12.
  • the reference pixel 30 has a circuit configuration including a photodiode 31, a transfer transistor 32, a reset transistor 33, an amplification transistor 34, a selection transistor 35, and a floating diffusion 36.
  • the configuration of each of these elements (31 to 36) is basically the same as that of each element (21 to 26) of the selected pixel 20.
  • the source electrode of the amplification transistor 34 is connected to the common wiring VCOM together with the source electrode of the amplification transistor 24. Further, the reset transistor 33 is connected between the reset line VRD_R to which the reset voltage V rst is applied and the floating diffusion 36, and the selection transistor 25 is connected between the signal line VSL_R and the amplification transistor 34.
  • the gate electrode of the transfer transistor 22 has a transfer signal TRG_R that activates a high level
  • the gate electrode of the reset transistor 33 has a reset signal RST_R that activates a high level
  • the gate electrode of the selection transistor 25 has a high reset signal RST_R.
  • the selection signal SEL_R at which the level becomes active is given from the vertical drive unit 12 shown in FIG. 1, respectively.
  • the current mirror circuit 51 is composed of, for example, two P-channel MOS type field effect transistors (hereinafter, referred to as “MPPO transistors”), that is, a MOSFET transistor 511 and a MOSFET transistor 512, and each of the NMOS transistor 511 and the NMOS transistor 512.
  • the gate electrodes are connected in common.
  • the epitaxial transistor 511 has a diode connection configuration in which a gate electrode and a drain electrode are commonly connected. In the epitaxial transistor 511, the drain electrode is connected to the node of the power supply voltage V DD , and the source electrode is connected to the signal line VSL_R. In the epitaxial transistor 512, the drain electrode is connected to the node of the power supply voltage V DD , and the source electrode is connected to the signal line VSL_S.
  • the current mirror circuit 51 having the above configuration outputs a reference current from the epitaxial transistor 511 to the signal line VSL_R on the reference pixel 30 side, and outputs a signal current equal to the reference current from the epitaxial transistor 512 to the signal line VSL_S on the selected pixel 20 side. Is output.
  • “equal” means not only the case of exactly equality but also the case of substantially equality, and the existence of various variations occurring in design or manufacturing is allowed.
  • the signal line VSL_S on the selected pixel 20 side, the reset line VRD_S, the signal line VSL_R on the reference pixel 30 side, the reset line VRD_R, and the common wiring VCOM are a group of the vertical signal lines 112, and are provided for each pixel row.
  • the constant current source 52 is connected between the common wiring VCOM that commonly connects the source electrodes of the amplification transistor 24 of the selection pixel 20 and the amplification transistor 34 of the reference pixel 30 and the reference potential node (for example, ground).
  • the current from the common wiring VCOM is controlled to be constant.
  • the constant current source 52 can be realized, for example, by an N-type transistor in which a predetermined bias voltage is applied to the gate electrode.
  • the dynamic amplifier circuit 50 is configured.
  • the differential amplifier circuit 50 is provided for each pixel row and constitutes the column readout circuit unit 13 of FIG.
  • one of the pair of differential input voltages is input to the gate electrode of the amplification transistor 24 on the selection pixel 20 side, and the other is input to the gate electrode of the amplification transistor 34 on the reference pixel 30 side. Then, the output voltage obtained by amplifying the differential input voltage is output to the column signal processing unit 14 of FIG. 1 via the signal line VSL_S on the drain electrode side of the amplification transistor 24.
  • the amplification factor is larger than when a circuit other than the differential amplifier circuit, for example, a source follower circuit, is used as the pixel readout circuit. Therefore, there is an advantage that the signal can be read out with high conversion efficiency.
  • the source follower circuit used as the pixel readout circuit is composed of an amplification transistor 24 and a constant current source 52 connected to the amplification transistor 24.
  • a bypass control unit 53 having a function is provided. The bypass control unit 53 limits (clip) the voltage of the differential output node N 1 to the upper limit voltage at which the active load (PMP transistor 512) of the current mirror circuit 51 operates in the saturation region by the voltage clipping function.
  • the bypass control unit 53 includes a bypass transistor 531 connected between the differential output node N 1 of the differential amplifier circuit 50 and the constant current source 52, and a voltage control unit 532 that controls on / off of the bypass transistor 531. It has a structure to have.
  • the bypass transistor 531 is composed of, for example, a epitaxial transistor.
  • the voltage control unit 532 detects that the illuminance of the incident light exceeds a predetermined illuminance, specifically, detects that the voltage of the differential output node N 1 exceeds a predetermined voltage, and bypasses it. Turn on the transistor 531.
  • the bypass control unit 53 selectively connects (bypasses) the differential output node N 1 of the differential amplifier circuit 50 and the constant current source 52 by the action of the bypass transistor 531 to allow a bypass current to flow.
  • the voltage of the differential output node N 1 (differential output voltage) is limited (clip) to a predetermined voltage. This voltage clipping function eliminates the need for a statically indeterminate time for the active load (PMOP transistor 512) of the current mirror circuit 51 to return to the saturation region, so that the frame rate can be improved accordingly.
  • FIG. 26 illustrates the case of fixing the reference pixel and reading one side, which will be described later.
  • the potential of the common wiring VCOM fluctuates, the potential fluctuation propagates to the adjacent column through the connection to the power supply, ground, or the adjacent column.
  • streaking which is streak-like noise, occurs in the captured image in the horizontal direction (that is, the row direction of the matrix-like pixel array). The occurrence of streaking contributes to the deterioration of the image quality of the captured image.
  • a differential amplification type imaging device having a bypass control unit 53 and having a voltage clipping function that limits the voltage of the differential output node N 1 to a predetermined voltage when high-intensity light is incident.
  • the bypass current flows directly into the constant current source 52 through the common wiring VCOM.
  • streaking occurs because the IR drop amount from the source electrode of the amplification transistor 34 of the reference pixel 30 to the constant current source 52 differs between the pixel array in which the bypass current flows and the pixel array in which the bypass current does not flow.
  • a bypass current current path for passing a bypass current is provided in the pixel array unit 11. Then, for the pixel train in which the bypass control unit 53 operates, the bypass current is not directly supplied to the constant current source 52 through the common wiring VCOM, but is passed through the pixel array unit 11 by the bypass current current path, and then common. It is supplied to the constant current source 52 through the wiring VCOM.
  • bypass current that flows when the bypass control unit 53 operates is passed through the bypass current current path provided in the pixel array unit 11 to the common wiring VCOM, so that the pixel array through which the bypass current flows and the bypass current are generated.
  • the difference in the amount of IR drop from the reference pixel 30 to the constant current source 52 can be reduced between the pixel sequence that does not flow.
  • the potential difference between the pixel row in which the bypass current flows and the pixel row in which the bypass current does not flow can be reduced, so that the occurrence of streaking can be suppressed.
  • the first embodiment is a reference pixel tracking in which the reference pixel 30 moves following the selected pixel 20, and is an example of one-sided reading.
  • FIG. 6 illustrates the timing relationship between the selection signals SEL i to SEL i + 3 , the reset signals RST i to RST i + 3 , the transfer signals TRG i to TRG i + 3 , and the bypass transistor 531.
  • the subscript i of the selection signal SEL, the reset signal RST, and the transfer signal TRG represents the selected pixel line.
  • FIG. 6 further illustrates the waveforms of the signal levels VSL 0_k to VSL 2_k of the vertical signal line 112.
  • the signal levels VSL 0_k to VSL 2_k of the vertical signal line 112 are composed of P phase (reset data) and D phase (signal data) read out in order from the selected pixel 20.
  • the first and second stages of the selection signal SEL, the reset signal RST, and the transfer signal TRG show the timing relationship of the selected pixel 20, and the third stage shows the timing relationship of the reference pixel 30.
  • the reference pixel 30 moves following the selected pixel 20 to be selectively scanned.
  • the electric charge is not transferred from the photodiode 31 to the floating diffusion 36.
  • FIG. 7 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the first embodiment
  • FIG. 8 is a light incident in the differential amplification type imaging device according to the first embodiment.
  • It is a circuit diagram for the operation explanation of the bypass operation train by.
  • the normal operation sequence and the bypass operation sequence are different pixel sequences at the same time. This point is the same in the examples described later.
  • the case where the pixel in the i + 4th row is the reference pixel 30 and the pixel in the i + 3rd row is the selection pixel 20 is taken as an example.
  • the differential amplification type imaging device has a configuration in which a bypass wiring 54 provided along the pixel row for each pixel row is used as the bypass current current path.
  • the bypass wiring 54 is a wiring for designating a clip connection destination that limits the voltage of the differential output node N 1 , for each pixel of the pixel array unit 11, the amplification transistor 24 (34) and the selection transistor 25 (35). It is connected to the common connection node with. Further, one end of the bypass wiring 54 is connected to the bypass control unit 53.
  • the switch 533 is a changeover switch for switching whether the function of the bypass transistor 531 is enabled or disabled.
  • the changeover switch 55 on the output side of the reference signal I, the changeover switch 56 on the output side of the signal current I, and the changeover switch 57 of the reset voltage V rst are used to switch between odd-numbered pixel rows and even-numbered pixel rows. It is a switch for.
  • the signal current I output from the epitaxial transistor 512 of the current mirror circuit 51 is shown in FIG. 7 when the bypass transistor 531 is normally turned off. It flows along the path indicated by the thick dashed line. That is, the signal current I flows into the constant current source 52 through the common wiring VCOM after passing through the amplification transistor 24 and the selection transistor 25 of the selection pixel 20 on the i + 3rd line.
  • bypass current flowing through the bypass transistor 531 flows along the path shown by the thick broken line in FIG. That is, the bypass current flows through the bypass wiring 54 through the amplification transistor 34 of the reference pixel 30 on the i + 4th line and the amplification transistor 24 of the selection pixel 20 on the i + 3rd line, and then passes through the common wiring VCOM to the constant current source 52. It flows in.
  • the bypass wiring 54 is provided along the pixel array as the bypass current current path, so that the bypass transistor 531 is turned on.
  • the bypass current flows through the pixel array unit 11 through the bypass wiring 54 and then flows into the constant current source 52 through the common wiring VCOM.
  • the difference in the IR drop amount from the reference pixel 30 to the constant current source 52 between the pixel sequence in which the bypass current flows and the pixel array in which the bypass current does not flow can be reduced, and the potential difference can be reduced. Can be suppressed.
  • the second embodiment is a modification of the first embodiment, and is an example in which the constant current source 52 is arranged on the opposite side of the bypass transistor 531 with the pixel array unit 11 sandwiched between the reference pixel tracking and one-sided reading.
  • FIG. 9 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the second embodiment
  • FIG. 10 is a light incident in the differential amplification type imaging device according to the second embodiment. It is a circuit diagram for the operation explanation of the bypass operation train by.
  • the pixel array unit 11 the case where the pixel in the i + 2nd row is the reference pixel 30 and the pixel in the i + 1th row is the selection pixel 20 is taken as an example.
  • the differential amplification type imaging device has a constant current source 52 connected to a common wiring VCOM that commonly connects the source electrodes of the amplification transistor 24 of the selection pixel 20 and the amplification transistor 34 of the reference pixel 30.
  • the configuration is such that the pixel array unit 11 is interposed and arranged on the opposite side of the bypass control unit 53.
  • the common wiring VCOM is wired along the pixel array for each pixel array of the pixel array unit 11, and one end thereof is connected to the bypass control unit 53.
  • a constant current source 52 is connected to the other end of the common wiring VCOM.
  • the column read circuit unit 13 on the side where the bypass control unit 53 is arranged is the column read circuit unit 13 _1
  • the column read circuit unit 13 on the side where the constant current source 52 is arranged is the column read circuit. Part 13 _2 .
  • the differential amplification type imaging device according to the second embodiment has a configuration in which the common wiring VCOM is also used as the current path for the bypass current.
  • the signal current I output from the epitaxial transistor 512 of the current mirror circuit 51 is shown in FIG. 9 in the normal state when the bypass transistor 531 is in the off state. It flows along the path indicated by the thick dashed line. That is, the signal current I passes through the selection transistor 25 and the amplification transistor 24 of the selection pixel 20 on the i + 1th line, and then flows into the constant current source 52 arranged on the column readout circuit unit 13 _2 side through the common wiring VCOM.
  • bypass transistor 531 When the bypass transistor 531 is turned on, the bypass current flowing through the bypass transistor 531 flows along the path shown by the thick broken line in FIG. That is, the bypass current flows into the constant current source 52 arranged on the column readout circuit unit 13 _2 side through the common wiring VCOM as the current path for the bypass current.
  • the differential amplification type imaging device has a configuration in which the existing common wiring VCOM is also used as a current path for bypass current, so that the number of wirings is increased. Even if the number is not increased, the same operations and effects as those of the differential amplification type imaging device according to the first embodiment can be obtained. That is, since the bypass current when the bypass transistor 531 is turned on flows into the constant current source 52 through the common wiring VCOM which is the wiring in the pixel array unit 11, there are a pixel array in which the bypass current flows and a pixel array in which the bypass current does not flow. Therefore, the difference in the amount of IR drop from the reference pixel 30 to the constant current source 52 can be reduced, and the occurrence of streaking can be suppressed.
  • the third embodiment is an example of one-sided reading in which the reference pixel 30 is fixedly arranged and the reference pixel is fixed.
  • FIG. 11 The timing chart in the case of fixing the reference pixel is shown in FIG.
  • selection signals SEL i , SEL i + 1 , SEL R , reset signals RST i , RST i + 1 , RST R , transfer signals TRG i , TRG i + 1 , TRG R , and bypass transistor 531 are shown.
  • the timing relationship is illustrated.
  • the selection signal SEL R , the reset signal RST R , and the transfer signal TRG R are drive signals of the reference pixel 30.
  • FIG. 11 further illustrates the waveforms of the signal levels VSL 0_k , VSL 1_k , and VSL R_k of the vertical signal line 112.
  • the signal levels VSL 0_k and VSL 1_k of the vertical signal line 112 are composed of P phase (reset data) and D phase (signal data) read out in order from the selected pixel 20.
  • the signal level VSL R_k is the signal level of the reference pixel 30.
  • FIG. 12 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the third embodiment
  • FIG. 13 is a light incident in the differential amplification type imaging device according to the third embodiment. It is a circuit diagram for the operation explanation of the bypass operation train by.
  • the pixel array unit 11 is composed of a selection pixel area 11A in which the selection pixel 20 is arranged and a reference pixel area 11B in which the reference pixel 30 is arranged.
  • the selected pixel area 11A the case where the pixel in the i + 1 row is the selected pixel 20 is taken as an example.
  • the column readout circuit unit 13 _1 in which the bypass control unit 53 is arranged sandwiches the selected pixel area 11A of the pixel array unit 11.
  • the opposite side is the reference pixel area 11B.
  • the selected pixel area 11A is not limited to the opposite side, and the same side may be used as the reference pixel area 11B.
  • a constant current source 52 is arranged in the column read circuit section 13 _2 opposite to the column read circuit section 13 _1 with the pixel array section 11 interposed therebetween, and a common wiring VCOM is also used as a current path for the bypass current. It has become.
  • the signal current I output from the epitaxial transistor 512 of the current mirror circuit 51 is shown in FIG. 12 in the normal state when the bypass transistor 531 is in the off state. It flows along the path indicated by the thick dashed line. That is, the signal current I passes through the selection transistor 25 and the amplification transistor 24 of the selection pixel 20 on the i + 1th line, and then flows into the constant current source 52 arranged on the column readout circuit unit 13 _2 side through the common wiring VCOM.
  • bypass transistor 531 When the bypass transistor 531 is turned on, the bypass current flowing through the bypass transistor 531 flows along the path shown by the thick broken line in FIG. That is, the bypass current flows into the constant current source 52 arranged on the column readout circuit unit 13 _2 side through the common wiring VCOM as the current path for the bypass current.
  • the same operation and effect as in the second embodiment can be obtained. That is, since the existing common wiring VCOM is also used as the current path for the bypass current and the bypass current is allowed to flow in the pixel array unit 11, the same operation and effect as in the first embodiment without increasing the number of wirings. That is, the difference in the amount of IR drop from the reference pixel 30 to the constant current source 52 between the pixel array in which the bypass current flows and the pixel array in which the bypass current does not flow can be reduced, and the occurrence of streaking can be suppressed.
  • the fourth embodiment is an example of reading both sides by following the reference pixel.
  • FIG. 14 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the fourth embodiment
  • FIG. 15 is a light incident in the differential amplification type imaging device according to the fourth embodiment. It is a circuit diagram for the operation explanation of the bypass operation train by.
  • a column reading circuit unit 13A and a column reading circuit unit 13B are provided on the lower side and the upper side of the pixel array unit 11, and the column reading circuit unit 13A and the column reading circuit unit 13B are provided with each of the column reading circuit unit 13A and the column reading circuit unit 13B.
  • a bypass control unit 53 including a constant current source 52 and a bypass transistor 531 is arranged.
  • the differential amplification type imaging device also has a configuration in which the common wiring VCOM is also used as the current path for the bypass current.
  • the pixel array unit 11 is provided with two common wirings VCOM0 and VCOM1 as common wiring VCOMs.
  • the common wiring VCOM0 commonly connects the source electrode of the amplification transistor 24 of the selected pixel 20 on the i + 2nd row and the source electrode of the amplification transistor 34 of the reference pixel 30 on the i + 4th row.
  • the other common wiring VCOM1 commonly connects the source electrode of the amplification transistor 24 of the selected pixel 20 on the i + 3rd row and the source electrode of the amplification transistor 34 of the reference pixel 30 on the i + 1th row.
  • the current mirror circuits 51 of the column read circuit unit 13A side and the column read circuit unit 13B side are The signal current I output from the epitaxial transistor 512 flows through the path shown by the thick broken line in FIG.
  • the signal current I on the column read circuit unit 13A side passes through the selection transistor 25 and the amplification transistor 24 of the selection pixel 20 on the i + 2nd line, and then passes through the common wiring VCOM0, and is a constant current arranged on the column read circuit unit 13B side. It flows into the source 52. Further, the signal current I on the column read circuit unit 13B side is a constant current arranged on the column read circuit unit 13A side through the common wiring VCOM1 after passing through the selection transistor 25 and the amplification transistor 24 of the selection pixel 20 on the i + 3rd line. It flows into the source 52.
  • bypass current flowing through each bypass transistor 531 on the column read circuit section 13A side and the column read circuit section 13B side flows along the path shown by the thick broken line in FIG. That is, the bypass current on the column read circuit section 13A side flows into the constant current source 52 arranged on the column read circuit section 13B side through the common wiring VCOM0 as the bypass current current path. Further, the bypass current on the column read circuit section 13B side flows into the constant current source 52 arranged on the column read circuit section 13A side through the common wiring VCOM1 as the bypass current current path.
  • the existing common wirings VCOM0 and VCOM1 are also used as the bypass current current path.
  • the same actions and effects as in Example 1 can be obtained without increasing the number. That is, by passing the bypass current into the pixel array unit 11 through the existing common wirings VCOM0 and VCOM1, the pixel array in which the bypass current flows and the pixel array in which the bypass current does not flow from the reference pixel 30 to the constant current source 52. Since the difference in the IR drop amount of the above can be reduced and the potential difference can be reduced, the occurrence of streaking can be suppressed.
  • the fifth embodiment is an example in which the reference pixel is fixed and both sides are read out.
  • FIG. 16 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the fifth embodiment
  • FIG. 17 is a light incident in the differential amplification type imaging device according to the fifth embodiment. It is a circuit diagram for the operation explanation of the bypass operation train by.
  • the pixel array unit 11 is composed of the selected pixel area 11A in which the selected pixel 20 is arranged and the reference pixel area 11B in which the reference pixel 30 is arranged, and further referred to.
  • the pixel area 11B is composed of a lower reference pixel area 11B _a and an upper reference pixel area 11B _b with the selected pixel area 11A interposed therebetween.
  • each pixel of the i + 1th line and the i + 2nd line is set as the selection pixel 20 for reading on both sides
  • each pixel of the reference pixel area 11B _a and the reference pixel area 11B _b is referred to as the reference pixel 30 for reading on both sides. Is given as an example.
  • a column reading circuit unit 13A and a column reading circuit unit 13B are provided on the lower side and the upper side of the pixel array unit 11, and the column reading circuit unit 13A and the column reading circuit unit 13B are provided with each of the column reading circuit unit 13A and the column reading circuit unit 13B.
  • a bypass control unit 53 including a constant current source 52 and a bypass transistor 531 is arranged.
  • the differential amplification type imaging device also has a configuration in which the common wiring VCOM is also used as the current path for the bypass current.
  • the pixel array unit 11 is provided with two common wirings VCOM0 and VCOM1 as common wiring VCOMs.
  • the common wiring VCOM0 commonly connects the source electrode of the amplification transistor 24 of the selected pixel 20 on the i + 1 row and the source electrode of the amplification transistor 34 of the reference pixel 30 on the reference pixel region 11B_b side.
  • One end of the common wiring VCOM0VCOM0 is connected to the bypass control unit 53 on the column read circuit unit 13B side, and the other end is connected to the constant current source 52 on the column read circuit unit 13A side.
  • the other common wiring VCOM1 commonly connects the source electrode of the amplification transistor 24 of the selection pixel 20 on the i + 2nd line and the source electrode of the amplification transistor 34 of the reference pixel 30 on the reference pixel region 11B _a side.
  • One end of the other common wiring VCOM1 is connected to the bypass control unit 53 on the column read circuit unit 13A side, and the other end is connected to the constant current source 52 on the column read circuit unit 13B side.
  • the current mirror circuits 51 of the column read circuit unit 13A side and the column read circuit unit 13B side are The signal current I output from the epitaxial transistor 512 flows through the path shown by the thick broken line in FIG.
  • the signal current I on the column read circuit unit 13A side is a constant current arranged on the column read circuit unit 13A side through the common wiring VCOM0 after passing through the selection transistor 25 and the amplification transistor 24 of the selection pixel 20 on the i + 2nd line. It flows into the source 52.
  • the signal current I on the column read circuit unit 13B side is a constant current arranged on the column read circuit unit 13B side through the common wiring VCOM1 after passing through the selection transistor 25 and the amplification transistor 24 of the selection pixel 20 on the i + 1 line. It flows into the source 52.
  • bypass current flowing through each bypass transistor 531 on the column read circuit section 13A side and the column read circuit section 13B side flows along the path shown by the thick broken line in FIG. That is, the bypass current on the column read circuit section 13A side flows into the constant current source 52 arranged on the column read circuit section 13B side through the common wiring VCOM1 as the bypass current current path. Further, the bypass current on the column read circuit section 13B side flows into the constant current source 52 arranged on the column read circuit section 13A side through the common wiring VCOM0 as the bypass current current path.
  • the existing common wirings VCOM0 and VCOM1 are also used as the current path for the bypass current.
  • the same actions and effects as in Example 1 can be obtained without increasing the number. That is, by passing the bypass current into the pixel array unit 11 through the existing common wirings VCOM0 and VCOM1, the pixel array in which the bypass current flows and the pixel array in which the bypass current does not flow from the reference pixel 30 to the constant current source 52. Since the difference in the IR drop amount of the above can be reduced and the potential difference can be reduced, the occurrence of streaking can be suppressed.
  • the sixth embodiment is a modification of the first embodiment, and is an example in which the bypass wiring is provided adjacent to the common wiring VCOM by reference pixel tracking and one-sided reading.
  • FIG. 18 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the sixth embodiment
  • FIG. 19 is a light incident in the differential amplification type imaging device according to the sixth embodiment. It is a circuit diagram for the operation explanation of the bypass operation train by.
  • the case where the pixel in the i + 2nd row is the reference pixel 30 and the pixel in the i + 1th row is the selection pixel 20 is taken as an example.
  • the differential amplification type imaging device uses the bypass wiring 54 and the common wiring VCOM as the bypass current current path.
  • the bypass wiring 54 is adjacent to the common wiring VCOM provided for each pixel array in the pixel array unit 11 as a wiring for designating a clip connection destination that limits the voltage of the differential output node N 1 along the pixel array. It is provided.
  • the bypass wiring 54 and the common wiring VCOM are electrically connected to the bypass control unit 53 in the vicinity of the pixel row at the far end in the pixel array unit 11. Specifically, the node N 11 of the bypass wiring 54 at the far end is connected to the bypass control unit 53, and the node N 12 of the common wiring VCOM at the far end is connected to the bypass control unit 53. Due to the relationship of the connection position of the bypass wiring 54 with respect to the common wiring VCOM, the reference pixel 30 can move following the selected pixel 20.
  • the signal current I output from the epitaxial transistor 512 of the current mirror circuit 51 is shown in FIG. 18 in the normal state when the bypass transistor 531 is in the off state. It flows along the path indicated by the thick dashed line. That is, the signal current I flows into the constant current source 52 through the common wiring VCOM after passing through the selection transistor 25 and the amplification transistor 24 of the selection pixel 20 on the i + 1th line.
  • bypass transistor 531 When the bypass transistor 531 is turned on, the bypass current flowing through the bypass transistor 531 flows along the path shown by the thick broken line in FIG. That is, the bypass current flows to the node N 11 through the bypass wiring 54, passes through the node N 12, and then flows into the constant current source 52 through the common wiring VCOM.
  • the number of wirings is increased by one as much as the bypass wiring 54 is newly provided, as compared with the second to fifth embodiments.
  • the same action and effect as in 1 can be obtained. That is, by passing the bypass current into the pixel array unit 11 through the bypass wiring 54, the IR drop from the reference pixel 30 to the constant current source 52 in the pixel sequence in which the bypass current flows and the pixel sequence in which the bypass current does not flow. Since the difference in amount can be reduced and the potential difference can be reduced, the occurrence of streaking can be suppressed.
  • the seventh embodiment is a modification of the fourth embodiment, and is an example in which the bypass wiring is provided adjacent to the common wiring VCOM by following the reference pixel and reading both sides.
  • FIG. 20 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the seventh embodiment
  • FIG. 21 is a light incident in the differential amplification type imaging device according to the seventh embodiment. It is a circuit diagram for the operation explanation of the bypass operation train by.
  • a column reading circuit unit 13A and a column reading circuit unit 13B are provided on the lower side and the upper side of the pixel array unit 11, and the column reading circuit unit 13A and the column reading circuit unit 13B are provided with each of the column reading circuit unit 13A and the column reading circuit unit 13B.
  • a bypass control unit 53 including a constant current source 52 and a bypass transistor 531 is arranged.
  • the bypass wiring 54 and the common wiring VCOM are used as the bypass current current path as in the case of the sixth embodiment.
  • the bypass wiring 54 is adjacent to the common wiring VCOM provided for each pixel array in the pixel array unit 11 as a wiring for designating a clip connection destination that limits the voltage of the differential output node N 1 along the pixel array. It is provided.
  • the bypass wiring 54 and the common wiring VCOM are electrically connected to each other in the pixel array unit 11 in the vicinity of the central pixel row (center row). Specifically, the node N 13 of the bypass wiring 54 in the central row portion and the node N 14 of the common wiring VCOM in the central row portion are connected.
  • the differential amplification type imaging device is characterized in that the bypass wiring 54 and the common wiring VCOM can be shared by both sides of reading to the column reading circuit section 13A side and the column reading circuit section 13B side. It is supposed to be. Specifically, in the normal state when the bypass transistor 531 is in the off state, the signal current I output from the epitaxial transistor 512 of each current mirror circuit 51 on the column read circuit unit 13A side and the column read circuit unit 13B side is shown in FIG. It flows along the path indicated by the thick dashed line at 20.
  • the signal current I on the column read circuit unit 13A side is a constant current arranged on the column read circuit unit 13A side through the common wiring VCOM0 after passing through the selection transistor 25 and the amplification transistor 24 of the selection pixel 20 on the i + 2nd line. It flows into the source 52.
  • the signal current I on the column read circuit unit 13B side is a constant current arranged on the column read circuit unit 13B side through the common wiring VCOM after passing through the selection transistor 25 and the amplification transistor 24 of the selection pixel 20 on the i + 3rd line. It flows into the source 52.
  • bypass current flowing through each of the bypass transistors 531 on the column read circuit section 13A side and the column read circuit section 13B side flows along the path shown by the thick broken line in FIG. 21. That is, the bypass current on the column read circuit section 13A side flows through the bypass wiring 54 as the bypass current current path to the node N 14 in the center row, passes through the node N 13, and then passes through the common wiring VCOM to the column read circuit. It flows into the constant current source 52 arranged on the portion 13A side.
  • bypass current on the column read circuit section 13B side flows to the node N 14 in the center row through the bypass wiring 54, passes through the node N 13, and then is arranged on the column read circuit section 13B side through the common wiring VCOM. It flows into the constant current source 52.
  • the number of wirings is increased by one as much as the bypass wiring 54 is newly provided, as compared with the second to fifth embodiments.
  • the same action and effect as in Example 1 can be obtained. That is, by passing the bypass current into the pixel array unit 11 through the bypass wiring 54, the IR drop from the reference pixel 30 to the constant current source 52 in the pixel sequence in which the bypass current flows and the pixel sequence in which the bypass current does not flow. Since the difference in amount can be reduced and the potential difference can be reduced, the occurrence of streaking can be suppressed.
  • the eighth embodiment is a modification of the third embodiment, and is an example in which the reference pixel area 11B is provided on the column reading circuit unit 13 side of the selected pixel area 11A in the pixel array unit 11 by fixing the reference pixel and reading one side.
  • FIG. 22 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the eighth embodiment
  • FIG. 23 is a light incident in the differential amplification type imaging device according to the eighth embodiment. It is a circuit diagram for the operation explanation of the bypass operation train by.
  • the pixel array unit 11 When the reference pixel is fixed by reading on one side, the pixel array unit 11 is composed of a selection pixel area 11A in which the selection pixel 20 is arranged and a reference pixel area 11B in which the reference pixel 30 is arranged.
  • the selected pixel area 11A the case where the pixel in the i + 1 row is set to the selected pixel 20 is taken as an example.
  • the pixel array unit 11 has a configuration in which the reference pixel region 11B including the reference pixel 30 is provided on the column readout circuit unit 13 side of the selected pixel region 11A. It has become.
  • bypass wiring 54 and the common wiring VCOM are used as the bypass current current path.
  • the bypass wiring 54 is provided between the column reading circuit unit 13 and the reference pixel area 11B as a wiring for designating a clip connection destination that limits the voltage of the differential output node N 1, and is provided in the vicinity of the reference pixel area 11B. It is electrically connected to the common wiring VCOM. This is because it is sufficient that the difference in the amount of IR drop from the reference pixel 30 to the constant current source 52 between the pixel sequence in which the bypass current flows and the pixel array in which the bypass current does not flow can be reduced.
  • the signal current I output from the epitaxial transistor 512 of the current mirror circuit 51 flows along the path shown by the thick broken line in FIG. 22. That is, the signal current I flows into the constant current source 52 through the common wiring VCOM after passing through the selection transistor 25 and the amplification transistor 24 of the selection pixel 20 on the i + 1th line.
  • bypass transistor 531 When the bypass transistor 531 is turned on, the bypass current flowing through the bypass transistor 531 flows along the path shown by the thick broken line in FIG. 23. That is, the bypass current flows through the bypass wiring 54 to the reference pixel 30 in the reference pixel region 11B, and then flows into the constant current source 52 through the common wiring VCOM.
  • the bypass current is referred to the pixel array unit 11 through the bypass wiring 54 provided between the column readout circuit unit 13 and the reference pixel area 11B. It is made to flow in the pixel area 11B.
  • the difference in the IR drop amount from the reference pixel 30 to the constant current source 52 between the pixel sequence in which the bypass current flows and the pixel array in which the bypass current does not flow can be reduced, and the potential difference can be reduced. Can be suppressed.
  • the ninth embodiment is a modification of the fifth embodiment, and is an example in which two reference pixel regions 11B _a and 11B _b including the reference pixel 30 are provided corresponding to the two-sided reading by fixing the reference pixel and reading both sides.
  • FIG. 24 is a circuit diagram for explaining the operation of the normal operation sequence in the differential amplification type imaging device according to the ninth embodiment
  • FIG. 25 is a light incident in the differential amplification type imaging device according to the ninth embodiment. It is a circuit diagram for the operation explanation of the bypass operation train by.
  • each pixel of the i + 1th line and the i + 2nd line is set as the selection pixel 20 for reading on both sides
  • each pixel of the reference pixel area 11B _a and the reference pixel area 11B _b is referred to as the reference pixel 30 for reading on both sides. Is given as an example.
  • a column reading circuit unit 13A and a column reading circuit unit 13B are provided on the lower side and the upper side of the pixel array unit 11, and the column reading circuit unit 13A and the column reading circuit unit 13B are provided with each of the column reading circuit unit 13A and the column reading circuit unit 13B.
  • a bypass control unit 53 including a constant current source 52 and a bypass transistor 531 is arranged.
  • bypass wiring 54 and the common wiring VCOM are used as the bypass current current path.
  • the bypass wiring 54 is a wiring for designating a clip connection destination that limits the voltage of the differential output node N 1 , the bypass wiring 54a on the column reading circuit unit 13A side and the bypass wiring 54b on the column reading circuit unit 13B side. And have.
  • the bypass wiring 54a is provided between the column reading circuit unit 13A and the reference pixel area 11B _a, and is electrically connected to the common wiring VCOM in the reference pixel area 11B _a.
  • the bypass wiring 54b is provided between the column reading circuit unit 13B and the reference pixel area 11B _b, and is electrically connected to the common wiring VCOM in the reference pixel area 11B _b.
  • the current mirror circuits 51 of the column read circuit section 13A side and the column read circuit section 13B side are The signal current I output from the epitaxial transistor 512 flows along the path shown by the thick broken line in FIG. 24.
  • the signal current I on the column read circuit unit 13A side passes through the selection transistor 25 and the amplification transistor 24 of the selection pixel 20 on the i + 2nd line, and then passes through the common wiring VCOM, and is a constant current arranged on the column read circuit unit 13B side. It flows into the source 52.
  • the signal current I on the column readout circuit unit 13B side passes through the selection transistor 25 and the amplification transistor 24 of the selection pixel 20 on the i + 1th line, and then passes through the common wiring VCOM, and the constant current source 52 arranged on the column readout circuit unit 13A side. Flow into.
  • bypass transistor 531 When the bypass transistor 531 is in the ON state, the bypass current flowing through each bypass transistor 531 on the column read circuit section 13A side and the column read circuit section 13B side flows along the path shown by the thick broken line in FIG. 25.
  • bypass current on the column readout circuit unit 13A side flows to the reference pixel 30 in the reference pixel area 11B _a through the bypass wiring 54a, and then passes through the common wiring VCOM to a constant current source arranged on the column readout circuit unit 13A side. It flows into 52.
  • the bypass current on the column read circuit section 13B side flows to the reference pixel 30 in the reference pixel area 11B _b through the bypass wiring 54b, and then passes through the common wiring VCOM to the constant current source 52 arranged on the column read circuit section 13B side. It flows in.
  • the bypass is bypassed through the bypass wirings 54A and 54b provided between the column readout circuit units 13A and 13B and the reference pixel areas 11B _a and 11B _b.
  • the current is passed through the reference pixel areas 11B _a and 11B _b of the pixel array unit 11.
  • a bypass current current path for passing a bypass current for clipping the voltage of the differential output node N 1 (see FIG. 5) of the differential amplifier circuit 50 to a predetermined voltage is provided. It is provided in the pixel array unit 11.
  • wiring that does not contribute to signal reading hereinafter referred to as "inert wiring" is used as the bypass current current path.
  • the inert wiring that does not contribute to signal reading during differential amplification reading is used as a bypass current current path for passing the bypass current.
  • the number of wirings provided along the pixel array for each pixel array can be reduced as compared with the case of the first embodiment in which the bypass current current path is provided in the pixel array unit 11. Since the number of wirings that can be reduced is for each pixel sequence, the effect of reducing the number of wirings is extremely large. Therefore, the wiring structure of the pixel array unit 11 can be simplified and the cost can be reduced accordingly.
  • a differential amplification reading method read by the differential amplifier circuit 50, an amplification transistor 24, and a constant current source 52 are configured.
  • the configuration is such that the SF read method read by the source follower (SF) circuit can be switched. This point is the same in the image pickup apparatus according to the first embodiment described above.
  • the signal of the selected pixel 20 can be read out with high conversion efficiency.
  • the signal of the selected pixel 20 can be read out with high conversion efficiency.
  • the SF reading method having a wide dynamic range. Therefore, by appropriately switching between the differential amplification reading method and the SF reading method, it is possible to more appropriately read the signal of the selected pixel 20.
  • the inert wiring that does not contribute to the signal reading in the second embodiment is used at the time of SF reading, but is used at the time of differential amplification reading.
  • Examples thereof include a vertical signal line (VSL) that is not used and a reset line (VRD) that is used only at the time of resetting during differential amplification reading.
  • the reset line (VRD) is a wiring for transmitting the reset voltage V rst that resets the selected pixel 20, and is used as a bypass current current path during the P phase (reset data) and the D phase (signal data). Become.
  • the reset line (VRD) illustrated here is one of the existing wirings provided along the pixel row for each pixel row.
  • a reset line (VRD) is set for each pixel string.
  • the configuration is provided along the pixel array, and in the third, fifth, eighth, and ninth embodiments, the reset line (VRD) is not provided along the pixel array. It has become. This difference is due to the difference in the reset method of the selected pixel 20.
  • the reset method of the selected pixel 20 for example, the three methods described below can be exemplified.
  • the reset method 1 is an example of a so-called VRD wiring method in which wiring of a reset line (VRD) is provided for each pixel row along the pixel row.
  • FIG. 27 is a circuit diagram showing a wiring example at the time of differential amplification reading of the reset method 1
  • FIG. 28 is a circuit diagram showing a wiring example at the time of SF reading of the reset method 1.
  • an image pickup device having a configuration in which signals of each selected pixel 20 of a plurality of pixel rows (for example, two pixel rows) are simultaneously read out at the time of SF reading will be described as an example. This point is the same in other reset methods described later.
  • the signal reading speed can be increased by simultaneously reading the signals of each selected pixel 20 in a plurality of pixel rows.
  • the reset method 1 is not limited to simultaneous reading of a plurality of pixel rows, and may be read for each pixel row. This point is also the same in other reset methods described later.
  • two vertical signal lines 112 01 and 112 11 are provided along the pixel rows for each pixel row as the two pixel rows are simultaneously read. This point is the same in other reset methods described later.
  • one of the two vertical signal lines 112 01 and 112 11 is in the activated state
  • both of the two vertical signal lines 112 01 and 112 11 are in the activated state.
  • the circuit diagram is illustrated. However, the same number of activations can be used for the two vertical signal lines 112 01 and 112 11 both during differential amplification reading and SF reading.
  • the changeover switch 56 is a switch for switching between odd-numbered pixel rows and even-numbered pixel rows.
  • the switches SW 1 and SW 2 are in the off (open) state.
  • the switch SW 3 is in the off (open) state at the time of differential amplification reading, and is in the on (closed) state at the time of resetting at the time of SF reading, so that the two reset lines 113 01 and 113 11 and the common wiring A power supply voltage V DD is applied to the VCOM.
  • the switches SW 4 and SW 5 are in the off (open) state at the time of differential amplification reading, and are in the on (closed) state at the time of SF reading, so that the two reset lines 113 01 and 113 11 and the constant current source It is electrically connected to 52.
  • switches SW 6 and SW 7 are turned on (closed) at the time of differential amplification reading, so that the common wiring VCOM and the constant current source 52 are electrically connected. At the time of SF reading, switches SW 6 and SW 7 are in the off (open) state.
  • the switch SW 8 is turned on (closed) at the time of reset at the time of differential amplification reading, so that the vertical signal line 112 11 and the reset line 113 11 are electrically connected. At this time, the switch SW 9 is in the off (open) state. At the time of SF reading, both switches SW 8 and SW 9 are in the off (open) state.
  • the reset method 2 is an example in which the two vertical signal lines 112 01 and 112 11 are also used as the reset line (VRD).
  • FIG. 29 is a circuit diagram showing a wiring example at the time of differential amplification reading of the reset method 2
  • FIG. 30 is a circuit diagram showing a wiring example at the time of SF reading of the reset method 2.
  • the reset transistors 23 of the selected pixels 20 are alternately connected to the two vertical signal lines 112 01 and 112 11 every other pixel row. That is, in the reset method 2, the reset line (VRD) is not wired along the pixel line.
  • the switches SW 1 and SW 2 are turned on (closed) to form a differential amplifier circuit including the current mirror circuit 51.
  • the switches SW 1 and SW 2 are turned off (open) as shown in FIG.
  • the switch SW 3 is in the off (open) state at the time of differential amplification reading and is in the on (closed) state at the time of SF reading, so that the power supply voltage V DD is applied to the common wiring VCOM.
  • the switches SW 4 and SW 5 are in the off (open) state at the time of differential amplification reading, and are in the on (closed) state at the time of SF reading, so that the two reset lines 113 01 and 113 11 and the constant current source It is electrically connected to 52.
  • switches SW 6 and SW 7 are turned on (closed) at the time of differential amplification reading, so that the common wiring VCOM and the constant current source 52 are electrically connected. At the time of SF reading, switches SW 6 and SW 7 are in the off (open) state.
  • the switches SW 10 and SW 11 are in the off (open) state at the time of differential amplification reading, and are in the on (closed) state at the time of resetting at the time of SF reading, so that the two vertical signal lines 112 01 and 112 A power supply voltage V DD is applied to 11.
  • the two vertical signal lines 112 01 and 112 11 can also be used as reset lines (VRD).
  • the reset method 3 is an example in which the selected pixel 20 has two reset transistors.
  • FIG. 31 is a circuit diagram showing a wiring example at the time of differential amplification reading of the reset method 3
  • FIG. 32 is a circuit diagram showing a wiring example at the time of SF reading of the reset method 3.
  • the reset method 3 is the same as the reset method 2 in that the reset transistors 23 of the selected pixels 20 are alternately connected to the two vertical signal lines 112 01 and 112 11 every other pixel line.
  • the selected pixel 20 has a reset transistor 27 in addition to the reset transistor 23.
  • the reset transistor 27 is connected between the gate electrode of the amplification transistor 24 and the common wiring VCOM.
  • a differential amplifier circuit including the current mirror circuit 51 is formed by turning on (closed) the switches SW 1 and SW 2 at the time of differential amplification and reading, as shown in FIG. To. At the time of SF reading, as shown in FIG. 32, the switches SW 1 and SW 2 are in the off (open) state.
  • the switch SW 3 is in the off (open) state at the time of differential amplification reading, and is in the on (closed) state at the time of resetting at the time of SF reading, so that the power supply voltage V DD is applied to the common wiring VCOM. ..
  • the switches SW 4 and SW 5 are in the off (open) state at the time of differential amplification reading, and are in the on (closed) state at the time of SF reading, so that the two reset lines 113 01 and 113 11 and the constant current source It is electrically connected to 52.
  • switches SW 6 and SW 7 are turned on (closed) at the time of differential amplification reading, so that the common wiring VCOM and the constant current source 52 are electrically connected. At the time of SF reading, switches SW 6 and SW 7 are in the off (open) state.
  • the signal is signaled during the D phase (signal data) period at the time of differential amplification reading in which the signal of the selected pixel 20 is read by the differential amplifier circuit 50.
  • D phase signal data
  • the inert wiring that does not contribute to the reading of the above is used as the current path for the bypass current will be described.
  • Example 10 is an example in which a vertical signal line (VSL) is used as the bypass current current path, which is used at the time of SF reading but not at the time of differential amplification reading.
  • VSL vertical signal line
  • FIG. 33 is a circuit diagram showing a wiring example of the bypass current current path in the differential amplification type imaging device according to the tenth embodiment.
  • an image pickup device having a configuration in which the differential amplification / reading method and the SF reading method can be switched and the signals of the selected pixels 20 of each of the two pixel rows are simultaneously read at the time of SF reading is taken as an example. explain. This point is the same in Examples 11 and 12 described later. Further, although the case of fixing the reference pixel is given as an example, the same can be applied to the case of following the reference pixel.
  • the vertical signal lines (VSL0, VSL1) 112 01 , 112 11 which are used at the time of SF reading but are not used at the time of differential amplification reading are connected to the differential output node N of the differential amplifier circuit 50. It is used as a bypass current current path for passing a bypass current for clipping the voltage of 1 (see FIG. 5) to a predetermined voltage.
  • the column readout circuit unit 13 has the output wiring VCOMR of the bypass control unit 53 (specifically, the switch 533).
  • a changeover switch M0 for electrically connecting the connected output wiring VCOMR) and the vertical signal lines 112 01 and 112 11 as inert wiring is provided.
  • the switch region 11C of the pixel array unit 11 is provided with changeover switches 110 and 120 for electrically connecting the vertical signal lines 112 01 and 112 11 as the inert wiring and the common wiring VCOM.
  • the changeover switches 110 and 120 in the switch area 11C can be configured by using transistors.
  • the transistors of the changeover switches 110 and 120 formed in the pixel array unit 11 from the viewpoint of size, N-channel MOS transistors are preferable to P-channel MOS transistors, as in the case of pixel transistors.
  • N-channel MOS transistors are preferable to P-channel MOS transistors, as in the case of pixel transistors.
  • a depletion type N-channel MOS transistor as the transistor of the changeover switches 110 and 120.
  • the changeover switches 110 and 120 composed of the depletion type N-channel MOS transistors are on / off controlled by the switch control signals CNT0 and CNT1 generated by the vertical drive unit 12.
  • FIG. 33 illustrates a state in which the changeover switch M0 selects the vertical signal line (VSL1) 112 11 in the case where the reference pixel is fixed.
  • FIG. 34 shows a timing waveform diagram for explaining the operation when the reference pixel is fixed.
  • FIG. 35 shows a timing waveform diagram for explaining the operation in the case of following the reference pixel.
  • the vertical signal lines (VSL0, VSL1) 112 01 , 112 which are inert wirings used during SF reading but not used during differential amplification reading. 11 is used as a current path for bypass current.
  • the vertical signal lines (VSL0, VSL1) 112 01 , 112 11 are existing wirings provided along the pixel row for each pixel row. Therefore, since it is not necessary to provide a current path for bypass current in the pixel array unit 11, the number of wirings provided along the pixel row for each pixel row can be reduced.
  • the wiring structure of the pixel array unit 11 can be simplified and the cost can be reduced accordingly, and the laminated semiconductor chip structure shown in FIG. 3B can be reduced.
  • the following actions and effects can be obtained. That is, in the laminated semiconductor chip structure shown in FIG. 3B, the first semiconductor chip 44 on which the pixel array unit 11 is formed is used as the pixel chip, and the second semiconductor chip 45 on which the column readout circuit unit 13 and the like are formed is used as the circuit chip. Then, the number of connecting portions such as Cu-Cu connection for electrically connecting both chips can be reduced.
  • connection part 61 connection part 62 for common wiring VCOM, connection part 63 0 , 63 1 for vertical signal line (VSL0, VSL1) 112 01 , 112 11, for reset line VRD_S on the read pixel (selected pixel) side
  • connection portions 64 and a connection portion 65 for the bypass current current path are required.
  • the connection for the bypass current current path is used. Since the portion 65 is not required, the number of connection portions such as Cu—Cu connection can be reduced by one for each pixel row. Therefore, the pixel array unit 11 as a whole can reduce the number of connection portions such as Cu—Cu connections by the number of pixel rows, and the reduction effect is extremely large.
  • the current path through which the bypass current flows is illustrated by a broken line arrow.
  • the eleventh embodiment is a modification of the tenth embodiment, and is another configuration example of a changeover switch that electrically connects the vertical signal line and the common wiring.
  • FIG. 38 is a circuit diagram showing a wiring example of a current path for bypass current in the differential amplification type imaging device according to the eleventh embodiment.
  • the changeover switches 110 and 120 for electrically connecting the vertical signal lines 112 01 and 112 11 as the inert wiring and the common wiring VCOM are arranged in a pixel array.
  • the configuration is formed by using the same pixel circuit as each pixel of the unit 11. More specifically, a reset transistor (RST) is used as a switch element in a pixel circuit similar to the selected pixel 20 and the reference pixel 30.
  • RST reset transistor
  • the changeover switches 110 and 120 for electrically connecting the vertical signal lines 112 01 and 112 11 and the common wiring VCOM are provided by the pixel array unit 11. It is configured by using the same pixel circuit as each pixel. Therefore, since the changeover switches 110 and 120 can be formed in the process of forming each pixel of the pixel array unit 11, the process is simplified as compared with the case where the changeover switches 110 and 120 are formed by a process different from the pixels. Can be planned.
  • Example 11 the same actions and effects as in the case of Example 10 can be obtained. That is, the number of wires provided along the pixel row for each pixel row can be reduced, and the pixel chip on which the pixel array portion 11 is formed and the circuit chip on which the column readout circuit portion 13 and the like are formed are electrically connected.
  • the number of connecting portions such as Cu-Cu connections to be connected can be reduced by one for each pixel string. Then, as the entire pixel array unit 11, the number of connection units such as Cu—Cu connection can be reduced by the number of pixel rows.
  • the twelfth embodiment is an example in which a changeover switch for electrically connecting the vertical signal line and the common wiring is formed in the column readout circuit section.
  • FIG. 39 is a circuit diagram showing a wiring example of a current path for bypass current in the differential amplification type imaging device according to the twelfth embodiment.
  • the changeover switches 110 and 120 for electrically connecting the vertical signal lines 112 01 and 112 11 as the inert wiring and the common wiring VCOM are provided in the column readout circuit unit 13. It has a formed structure.
  • the changeover switches 110 and 120 can be configured by using transistors.
  • the changeover switches 110 and 120 for connecting the vertical signal lines 112 01 and 112 11 and the common wiring VCOM are formed in the column readout circuit unit 13 and thus formed in the pixel array unit 11.
  • the transistors forming the changeover switches 110 and 120 there is no limitation (restriction) on the transistors forming the changeover switches 110 and 120. That is, as the transistor forming the changeover switches 110 and 120, a P-channel MOS transistor can be used, or an N-channel MOS transistor can be used.
  • Example 12 the same actions and effects as in the case of Example 10 can be obtained. That is, the number of wires provided along the pixel row for each pixel row can be reduced, and the pixel chip on which the pixel array portion 11 is formed and the circuit chip on which the column readout circuit portion 13 and the like are formed are electrically connected.
  • the number of connecting portions such as Cu-Cu connections to be connected can be reduced by one for each pixel string. Then, as the entire pixel array unit 11, the number of connection units such as Cu—Cu connection can be reduced by the number of pixel rows.
  • the above-mentioned reset method 1 that is, the differential amplification type imaging which adopts the VRD wiring method in which the wiring of the reset line (VRD) is provided along the pixel row for each pixel row.
  • a reset line (VRD) used only at the time of reset at the time of differential amplification reading is used as a current path for bypass current in the apparatus.
  • FIG. 40 is a circuit diagram showing a wiring example of a current path for bypass current in the differential amplification type imaging device according to the thirteenth embodiment.
  • an image pickup apparatus having a configuration in which the signals of the selected pixels 20 are sequentially read out for each pixel row at the time of SF reading will be described as an example. Therefore, in the case of the image pickup apparatus, one vertical signal line (VSL) 112 and one reset line (VRD) 113 are provided for each pixel row.
  • the reset line (VRD) 113 is a wiring used only at the time of reset at the time of differential amplification reading.
  • the reset line (VRD) 113 used only at the time of resetting at the time of reading the differential amplifier is set to a predetermined voltage by changing the voltage of the differential output node N 1 (see FIG. 5) of the differential amplifier circuit 50 to a predetermined voltage. It is used as a bypass current current path for passing a bypass current for clipping. That is, the reset line (VRD) 113 used at the time of reset is used as a bypass current current path for the P phase (reset data) and the D phase (signal data).
  • the output wiring VCOMR (specifically, the output wiring VCOMR connected to the switch 533) of the bypass control unit 53 is reset as an inert wiring.
  • the wire (VRD) 113 is electrically connected.
  • the switch region 11C of the pixel array unit 11 is provided with a changeover switch 110 that electrically connects the reset wire (VRD) 113 as the inert wiring and the common wiring VCOM.
  • the reset line (VRD) 113 which is used only at the time of reset at the time of differential amplification reading, is used as the bypass current current path.
  • the reset line (VRD) 113 is an existing wiring provided along the pixel row for each pixel row. Therefore, as in the case of the tenth embodiment, it is not necessary to provide the bypass current current path in the pixel array unit 11, so that the number of wirings provided along the pixel row for each pixel row can be reduced.
  • the wiring structure of the pixel array unit 11 can be simplified and the cost can be reduced accordingly, and the laminated semiconductor chip structure shown in FIG. 3B can be reduced.
  • the following actions and effects can be obtained. That is, as in the case of the tenth embodiment, in the laminated semiconductor chip structure shown in FIG. 3B, the pixel chip on which the pixel array unit 11 is formed and the column readout circuit unit 13 and the like are formed to electrically drive the circuit chip. It is possible to reduce the number of connecting portions such as Cu-Cu connections to be connected.
  • a bypass current current path is provided in the pixel array unit 11, as shown in FIG. 41, as a connection unit for Cu—Cu connection or the like, for example, for the signal line VSL_R on the reference pixel side.
  • a total of 5 connection parts 65 are required.
  • the bypass current is as shown in FIG. 42.
  • connection portion 65 for the current path is not required and the number of connection portions such as Cu-Cu connection can be reduced by one for each pixel row, the reduction effect is extremely large.
  • FIGS. 41 and 42 the current path through which the bypass current flows is illustrated by a broken line arrow.
  • One of the differential amplification type imaging devices having a bypass control unit 53 and having a voltage clipping function of limiting (clip) the voltage (differential output voltage) of the differential output node N 1 (see FIG. 5) to a predetermined voltage.
  • an image pickup device having a function of horizontally connecting the reference pixel 30 side between pixel rows in the column readout circuit unit 13 (see, for example, WO 2018/190127 A1). ..
  • the IR drop amount due to the wiring resistance of the common wiring VCOM differs depending on whether the bypass control unit 53 bypasses or does not bypass the IR drop.
  • a potential difference occurs at the horizontal connection position of the common wiring VCOM between the pixel rows in the pixel array unit 11 in the pixel row in which the current flows and the pixel row in which the bypass current does not flow, and streaking occurs.
  • the wiring resistance of the common wiring VCOM changes, so that the IR drop amount changes, and this change appears as streaking.
  • the 14th embodiment has a voltage clipping function for limiting the voltage of the differential output node N 1 and a differential amplification type imaging having a function of horizontally connecting the reference pixel 30 side for noise reduction on the reference pixel 30 side.
  • This is an example applied to the device.
  • the case of applying to reference pixel tracking, one-sided reading, and reference pixel fixing and one-sided reading will be described as an example, but it is also applied to reference pixel tracking, both-sided reading, and reference pixel fixing and both-sided reading. be able to.
  • FIG. 43 is a circuit diagram of a main part of the differential amplification type image pickup apparatus according to the fourteenth embodiment of reference pixel tracking and one-sided readout.
  • the pixel array unit 11 the case where the pixel in the i + 4th row is the reference pixel 30 and the pixel in the i + 3rd row is the selection pixel 20 is taken as an example.
  • the differential amplification type imaging device according to the 14th embodiment of reference pixel tracking and one-sided readout horizontally connects the reference pixel 30 side between pixel rows for the purpose of reducing noise on the reference pixel 30 side.
  • the pixel array unit 11 has a horizontal connection wiring 58 that horizontally connects (connects) the common wiring VCOM of each pixel row.
  • the horizontal connection wiring 58 may be provided in units of one pixel or may be provided in units of a plurality of pixels.
  • the horizontal connection wiring 58 is a wiring for horizontally connecting the reference pixel 30 side between pixel rows for the purpose of reducing noise on the reference pixel 30 side, but the differential amplification type imaging device according to the fourteenth embodiment follows the reference pixel. Therefore, it is provided in all pixel rows.
  • the bypass current flowing through the bypass transistor 531 is shown by a dotted line in FIG. 43. It flows according to the route indicated by the thick line. That is, the bypass current flows from the bypass transistor 531 to the constant current source 52 through the common wiring VCOM.
  • the signal current I output from the epitaxial transistor 512 of the current mirror circuit 51 is the right column circuit shown by the thick broken line in FIG. 43. It flows by the route of. That is, the signal current I flows into the constant current source 52 through the common wiring VCOM after passing through the selection transistor 25 and the amplification transistor 24 of the selection pixel 20 in the i + 3rd row, and another pixel sequence via the horizontal connection wiring 58. It is distributed to the common wiring VCOM of. Then, in order to keep the current flowing through the constant current source 52 constant, the wiring returns to the common wiring VCOM in the original row through the horizontal connecting wiring 58 near the constant current source 52. Further, in the laminated semiconductor chip structure, the current returns from the horizontal connection wiring of the upper chip, and if the lower chip has the horizontal connection wiring, the current returns to the same row from the horizontal connection wiring.
  • the horizontal connection wiring 58 functions as a common wiring row connection path that suppresses the potential difference of the common wiring between the pixel rows in which the bypass current flows and the pixel rows in the pixel array unit 11 in the pixel rows in which the bypass current does not flow. have. Further, since the horizontal connection wiring 58 is provided in the pixel array portion 11, as shown by the thick line of the broken line in FIG.
  • the current is distributed between the pixel rows through the horizontal connection wiring 58, so that the common wiring VCOM
  • the difference in the amount of IR drop from the reference pixel 30 to the constant current source 52 due to the wiring resistance of the above becomes small.
  • the potential difference between the pixel rows at the horizontal connection position can be reduced, so that the occurrence of streaking can be suppressed.
  • FIG. 44 is a circuit diagram of a main part of the differential amplification type image pickup apparatus according to the fourteenth embodiment in the case of fixing the reference pixel and reading one side.
  • the pixel array unit 11 is composed of a selection pixel area 11A in which the selection pixel 20 is arranged and a reference pixel area 11B in which the reference pixel 30 is arranged.
  • the selected pixel area 11A the case where the pixel in the i + 1 row is set to the selected pixel 20 is taken as an example.
  • the reference pixel 30 side is horizontally connected between pixel rows for the purpose of reducing noise on the reference pixel 30 side.
  • the horizontal connection wiring 58 for horizontally connecting (connecting) the common wiring VCOM of each pixel row is provided in a specific area in the pixel array unit 11, that is, in the reference pixel area 11B.
  • the horizontal connection wiring 58 may be provided in units of one pixel or may be provided in units of a plurality of pixels.
  • the bypass current flowing through the bypass transistor 531 is shown by a dotted line in FIG. It flows according to the route indicated by the thick line. That is, the bypass current flows from the bypass transistor 531 to the constant current source 52 through the common wiring VCOM.
  • the signal current I output from the epitaxial transistor 512 of the current mirror circuit 51 flows along the path shown by the thick line in the broken line in FIG. 44, and flows to the constant current source 52 through the common wiring VCOM. It flows in.
  • the imaging device according to the present embodiment described above can be used for various devices that sense light such as visible light, infrared light, ultraviolet light, and X-ray, as shown in FIG. 45, for example. Specific examples of various devices are listed below.
  • Devices that take images for viewing such as digital cameras and portable devices with camera functions.
  • Devices used for traffic such as in-vehicle sensors that photograph the rear, surroundings, and interior of vehicles, surveillance cameras that monitor traveling vehicles and roads, and distance measurement sensors that measure distance between vehicles, etc.
  • Devices used in home appliances such as TVs, refrigerators, and air conditioners to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, devices that perform angiography by receiving infrared light, etc.
  • Equipment used for medical and healthcare purposes ⁇ Equipment used for security such as surveillance cameras for crime prevention and cameras for person authentication ⁇ Skin measuring instruments for taking pictures of the skin and taking pictures of the scalp Equipment used for beauty such as microscopes ⁇ Equipment used for sports such as action cameras and wearable cameras for sports applications ⁇ Camera for monitoring the condition of fields and crops, etc.
  • Equipment used for agriculture ⁇ Equipment used for medical and healthcare purposes
  • Equipment used for security such as surveillance cameras for crime prevention and cameras for person authentication
  • Skin measuring instruments for taking pictures of the skin and taking pictures of the scalp Equipment used for beauty such as microscopes
  • Equipment used for sports such as action cameras and wearable cameras for sports applications
  • Camera for monitoring the condition of fields and crops, etc.
  • Equipment used for agriculture ⁇ Equipment used for agriculture
  • FIG. 46 is a block diagram showing a configuration example of an imaging system which is an example of the electronic device of the present disclosure.
  • the image pickup system 100 includes an image pickup optical system 101 including a lens group and the like, an image pickup unit 102, a DSP (Digital Signal Processor) circuit 103, a frame memory 104, a display device 105, and a recording device 106. , Operation system 107, power supply system 108, and the like.
  • the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, the operation system 107, and the power supply system 108 are connected to each other via the bus line 109.
  • the imaging optical system 101 captures incident light (image light) from the subject and forms an image on the imaging surface of the imaging unit 102.
  • the imaging unit 102 converts the amount of incident light imaged on the imaging surface by the optical system 101 into an electric signal in pixel units and outputs it as a pixel signal.
  • the DSP circuit 103 performs general camera signal processing, for example, white balance processing, demosaic processing, gamma correction processing, and the like.
  • the frame memory 104 is appropriately used for storing data in the process of signal processing in the DSP circuit 103.
  • the display device 105 includes a panel-type display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the imaging unit 102.
  • the recording device 106 records the moving image or still image captured by the imaging unit 102 on a portable semiconductor memory, an optical disk, a recording medium such as an HDD (Hard Disk Drive), or the like.
  • the operation system 107 issues operation commands for various functions of the image pickup apparatus 100 under the operation of the user.
  • the power supply system 108 appropriately supplies various power supplies that serve as operating power supplies for the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, and the operation system 107 to these supply targets.
  • the image pickup device in the image pickup system 100 having the above configuration, can be used as the image pickup unit 102. According to the imaging device, the occurrence of streaking can be suppressed, so that a high-quality captured image without noise such as streaking can be obtained.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure includes any type of movement such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, robots, construction machines, agricultural machines (tractors), and the like. It may be realized as an image pickup device mounted on the body.
  • FIG. 47 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver can control the driver. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger or the outside of the vehicle of the information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 48 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has image pickup units 12101, 12102, 12103, 12104, 12105 as the image pickup unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the imaging units 12101 and 12105 are mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 48 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more.
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle runs autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 is used via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above. Then, by applying the technique according to the present disclosure to the imaging unit 12031 or the like, the occurrence of streaking can be suppressed, so that a high-quality captured image without noise such as streaking can be obtained.
  • the present disclosure may also have the following configuration.
  • Imaging device [A-1]
  • the selected pixels in which the signal is read and the reference pixels in which the signal is not read are arranged.
  • the amplifier transistor of the selected pixel and the amplifier transistor of the reference pixel form a differential amplifier circuit in which a constant current source is connected via a common wiring to which each source electrode is commonly connected.
  • a bypass control unit that selectively connects the differential output node of the differential amplifier circuit and the constant current source and limits the voltage of the differential output node to a predetermined voltage by passing a bypass current, and Bypass current path that supplies bypass current to a constant current source through the pixel array section,
  • An imaging device comprising.
  • the reference pixels are fixedly arranged in a specific area of the pixel array portion.
  • the pixel array unit is composed of a selected pixel area in which selected pixels are arranged and a reference pixel area in which reference pixels are arranged.
  • the reference pixel area is provided on the opposite side or the same side of the column reading circuit unit including the bypass control unit with the selected pixel area in between.
  • [A-5] The reference pixel area is provided closer to the column readout circuit unit including the bypass control unit than the selected pixel area.
  • the bypass current current path is a bypass wiring routed between the bypass control unit and the reference pixel, and a common wiring routed along the pixel array and one end connected to the bypass control unit. Consists of The bypass wiring and the common wiring are electrically connected in the vicinity of the reference pixel area.
  • the column readout circuit unit including the bypass control unit and the constant current source is a double-sided readout arranged on both sides of the pixel array unit in the pixel row direction. Reference pixel areas are provided on both sides of the selected pixel area.
  • the bypass current current path is composed of bypass wiring that is wired along the pixel array for each pixel array of the pixel array unit and one end of which is connected to the bypass control unit.
  • the reference pixel moves following the selected pixel that moves with the selective scanning, and moves.
  • the bypass wiring is wiring that specifies a clip connection destination that limits the voltage of the differential output node, and is connected to a common connection node of the amplification transistor and the selection transistor for each pixel of the pixel array portion.
  • [A-10] The bypass current flows through the bypass wiring through the selection transistor of the reference pixel and the selection transistor of the selection pixel, and then flows into the constant current source through the common wiring.
  • the imaging device according to the above [A-9].
  • [A-11] The common wiring is wired along the pixel array for each pixel array of the pixel array unit, and one end thereof is connected to the bypass control unit.
  • the current path for bypass current consists of common wiring, The imaging device according to the above [A-1].
  • [A-12] The constant current source is arranged on the side opposite to the bypass control unit with the pixel array unit in between, and is connected to the other end of the common wiring.
  • the imaging device according to the above [A-12].
  • the column readout circuit unit including the bypass control unit and the constant current source is a double-sided readout arranged on both sides of the pixel array unit in the pixel row direction. Two common wirings are provided corresponding to reading on both sides, and in each of the two common wirings, one end is connected to the bypass control unit and the other end is connected to the constant current source.
  • the bypass current current path is wired along the pixel array for each pixel array of the pixel array unit, and is wired along the pixel array, and one end thereof is connected to the bypass control unit.
  • the bypass wiring and the common wiring are electrically connected to the bypass control unit in the vicinity of the pixel row at the far end in the pixel array unit.
  • the imaging device according to the above [A-1].
  • the column readout circuit unit including the bypass control unit and the constant current source is a double-sided readout arranged on both sides of the pixel array unit in the pixel row direction.
  • the bypass current current path consists of a bypass wiring that is wired along the pixel row for each pixel row of the pixel array section, and a common wiring that is wired along the pixel row and has one end connected to the bypass control section.
  • the bypass wiring and the common wiring are electrically connected in the vicinity of the central pixel row in the pixel array portion.
  • the imaging device reads the signal of the selected pixel by the differential amplification circuit among the existing wiring provided along the pixel row for each pixel row of the pixel array unit at the time of reading. It is an inert wiring that does not contribute to The imaging device according to the above [A-1].
  • the first changeover switch that electrically connects the output wiring of the bypass control unit and the inert wiring, and It has a second changeover switch that electrically connects the inert wiring and the common wiring.
  • the imaging device according to the above [A-17].
  • the second changeover switch is formed in the pixel array portion. The imaging device according to the above [A-18].
  • the second changeover switch comprises a depletion type N-channel MOS type field effect transistor.
  • the inert wiring is a vertical signal line that is not used when reading the signal of the selected pixel by the differential amplifier circuit.
  • the inert wiring is a reset line used only at the time of reset when reading the signal of the selected pixel by the differential amplifier circuit.
  • [A-23] It has a laminated semiconductor chip structure in which a first semiconductor chip on which a pixel array unit is formed and a second semiconductor chip on which a column readout circuit unit including a bypass control unit is formed are laminated. The first semiconductor chip and the second semiconductor chip are electrically connected via a connection portion provided in a wiring unit.
  • the imaging device according to any one of the above [A-17] to the above [A-19].
  • imaging devices In the pixel array unit, in the pixel array unit, the selected pixels in which the signal is read and the reference pixels in which the signal is not read are arranged.
  • the amplifier transistor of the selected pixel and the amplifier transistor of the reference pixel form a differential amplifier circuit in which a constant current source is connected via a common wiring to which each source electrode is commonly connected.
  • a bypass control unit that selectively connects the differential output node of the differential amplifier circuit and the constant current source and limits the voltage of the differential output node to a predetermined voltage by passing a bypass current, and Horizontal connection wiring that horizontally connects the common wiring of each pixel row of the pixel array unit in units of one pixel or multiple pixels.
  • An imaging device comprising.
  • [B-2] The reference pixel moves following the selected pixel that moves with the selective scanning, and moves. Horizontal connection wiring is provided in all pixel rows of the pixel array section.
  • [B-3] The reference pixels are fixedly arranged in a specific area of the pixel array portion, and are fixedly arranged.
  • the horizontal connection wiring is provided in a specific area of the pixel array portion.
  • ⁇ C. Electronic equipment [C-1] In the pixel array unit, in the pixel array unit, the selected pixels in which the signal is read and the reference pixels in which the signal is not read are arranged.
  • the amplifier transistor of the selected pixel and the amplifier transistor of the reference pixel form a differential amplifier circuit in which a constant current source is connected via a common wiring to which each source electrode is commonly connected.
  • a bypass control unit that selectively connects the differential output node of the differential amplifier circuit and the constant current source and limits the voltage of the differential output node to a predetermined voltage by passing a bypass current, and Bypass current path that supplies bypass current to a constant current source through the pixel array section,
  • An electronic device having an imaging device comprising. [C-2] Reference pixels are fixedly arranged in a specific area of the pixel array portion. The electronic device according to the above [C-1].
  • the pixel array unit is composed of a selected pixel area in which selected pixels are arranged and a reference pixel area in which reference pixels are arranged.
  • the reference pixel area is provided on the opposite side or the same side of the column reading circuit unit including the bypass control unit with the selected pixel area in between.
  • [C-5] The reference pixel area is provided closer to the column readout circuit unit including the bypass control unit than the selected pixel area.
  • the bypass current current path is a bypass wiring routed between the bypass control unit and the reference pixel, and a common wiring routed along the pixel array and one end connected to the bypass control unit.
  • Consists of The bypass wiring and the common wiring are electrically connected in the vicinity of the reference pixel area.
  • the column readout circuit unit including the bypass control unit and the constant current source is a double-sided readout arranged on both sides of the pixel array unit in the pixel row direction. Reference pixel areas are provided on both sides of the selected pixel area.
  • the bypass current current path is composed of bypass wiring that is wired along the pixel array for each pixel array of the pixel array unit and one end of which is connected to the bypass control unit.
  • the reference pixel moves following the selected pixel that moves with the selective scanning, and moves.
  • the bypass wiring is wiring that specifies a clip connection destination that limits the voltage of the differential output node, and is connected to a common connection node of the amplification transistor and the selection transistor for each pixel of the pixel array portion.
  • [C-10] The bypass current flows through the bypass wiring through the selection transistor of the reference pixel and the selection transistor of the selection pixel, and then flows into the constant current source through the common wiring.
  • the common wiring is wired along the pixel array for each pixel array of the pixel array unit, and one end thereof is connected to the bypass control unit.
  • the current path for bypass current consists of common wiring, The electronic device according to the above [C-1].
  • the constant current source is arranged on the side opposite to the bypass control unit with the pixel array unit in between, and is connected to the other end of the common wiring.
  • the column readout circuit unit including the bypass control unit and the constant current source is a double-sided readout arranged on both sides of the pixel array unit in the pixel row direction.
  • the bypass current current path is wired along the pixel array for each pixel array of the pixel array unit, and is wired along the pixel array, and one end thereof is connected to the bypass control unit. Consists of common wiring The bypass wiring and the common wiring are electrically connected to the bypass control unit in the vicinity of the pixel row at the far end in the pixel array unit.
  • the column readout circuit unit including the bypass control unit and the constant current source is a double-sided readout arranged on both sides of the pixel array unit in the pixel row direction.
  • the bypass current current path consists of a bypass wiring that is wired along the pixel row for each pixel row of the pixel array section, and a common wiring that is wired along the pixel row and has one end connected to the bypass control section.
  • the bypass wiring and the common wiring are electrically connected in the vicinity of the central pixel row in the pixel array portion.
  • the bypass current current path reads the signal of the selected pixel by the differential amplification circuit among the existing wiring provided along the pixel row for each pixel row of the pixel array unit at the time of reading. It is an inert wiring that does not contribute to The electronic device according to the above [C-1].
  • the first changeover switch that electrically connects the output wiring of the bypass control unit and the inert wiring, and It has a second changeover switch that electrically connects the inert wiring and the common wiring.
  • [C-19] The second changeover switch is formed in the pixel array portion. The electronic device according to the above [C-18].
  • the second changeover switch consists of a depletion type N-channel MOS field effect transistor.
  • the inert wiring is a vertical signal line that is not used when reading the signal of the selected pixel by the differential amplifier circuit.
  • the inert wiring is a reset line used only at the time of reset when reading the signal of the selected pixel by the differential amplifier circuit.
  • [C-23] It has a laminated semiconductor chip structure in which a first semiconductor chip on which a pixel array unit is formed and a second semiconductor chip on which a column readout circuit unit including a bypass control unit is formed are laminated. The first semiconductor chip and the second semiconductor chip are electrically connected via a connection portion provided in a wiring unit.
  • the electronic device according to any one of the above [C-17] to the above [C-19].
  • 10A One-sided readout type imager, 10B ... Double-sided readout type imager, 11 ... Pixel array unit, 12 ... Vertical drive unit, 13 ... Column readout circuit unit, 14 ... -Column signal processing unit, 15 ... horizontal drive unit, 16 ... system control unit, 20 ... selected pixel, 30 ... reference pixel, 50 ... differential amplifier circuit, 51 ... current Mirror circuit, 52 ... constant current source, 53 ... bypass control unit, 54 ... bypass wiring, 58 ... horizontal connection wiring, bypass transistor 531, VCOM ... common wiring

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Abstract

画素アレイ部には、信号の読出しが行われる選択画素と、信号の読出しが行われない参照画素とが配置されており、選択画素の増幅トランジスタと参照画素の増幅トランジスタとは、各ソース電極が共通に接続されたコモン配線を介して定電流源が接続されて差動増幅回路を構成している。そして、差動増幅回路の差動出力ノードと定電流源との間を選択的に接続し、バイパス電流を流すことによって差動出力ノードの電圧を所定の電圧に制限するバイパス制御部、及び、バイパス電流を、画素アレイ部を通して定電流源に供給するバイパス電流用電流路、を備える。

Description

撮像装置及び電子機器
　本開示は、撮像装置及び電子機器に関する。
　撮像装置には、光電変換された信号電荷を、差動増幅回路を用いて読み出す差動増幅型の撮像装置がある。差動増幅型の撮像装置では、信号の読出しが行われる選択画素（読出画素）と、信号の読出しが行われない参照画素とを用いて差動増幅回路を構成し、当該差動増幅回路を画素読出し回路として用いて、選択画素の信号の読出しが行われる。差動増幅型の撮像装置は、画素読出し回路として、差動増幅回路以外の回路、例えばソースフォロワ回路を用いる場合に比べて増幅率が大きいため、高い変換効率で信号の読出しを行うことができる。
　差動増幅型の撮像装置には、高照度の光が入射した際に、垂直信号線に繋がる差動増幅回路の差動出力ノードの電圧を、カレントミラー回路のアクティブロードが飽和領域で動作する上限電圧に制限するバイパス制御部が設けられている（例えば、特許文献１参照）。バイパス制御部は、差動増幅回路の差動出力ノードとコモン配線との間を接続（バイパス）することで、差動増幅回路の差動出力ノードの電圧を制限する。尚、コモン配線は、参照画素内の増幅トランジスタのソース電極と、選択画素内の増幅トランジスタのソース電極とを共通に接続する配線である。コモン配線には、差動増幅回路の定電流源が接続される。
ＷＯ　２０１７／１７９３１９　Ａ１
　上記の特許文献１に記載の従来技術では、差動増幅回路の差動出力ノードの電圧が、カレントミラー回路のアクティブロードが飽和領域で動作する上限電圧に制限されることで、カレントミラー回路のアクティブロードが飽和領域に戻るための静定時間が不要となるため、その分だけ、フレームレートの向上を図ることができる。
　その反面、バイパス制御部の動作によって電流がバイパスされ、コモン配線に流れ込むことで、参照画素の増幅トランジスタのソース電位からコモン配線の配線抵抗を通して決まるコモン配線の電位が変動する。そして、コモン配線の電位変動が、電源、グランド、あるいは、隣接カラムへの結線を通して隣接カラムへ伝搬し、撮像画像に水平方向（即ち、行列状の画素配列の行方向）にストリーキングと称される筋状のノイズが発生する。
　本開示は、バイパス制御部の動作に起因するコモン配線の電位変化によるストリーキングの発生を抑制することができる撮像装置、及び、当該撮像装置を有する電子機器を提供することを目的とする。
　上記の目的を達成するための本開示の撮像装置は、
　画素アレイ部には、信号の読出しが行われる選択画素と、信号の読出しが行われない参照画素とが配置されて成る画素アレイ部において、
　選択画素の増幅トランジスタと参照画素の増幅トランジスタとは、各ソース電極が共通に接続されたコモン配線を介して定電流源が接続されて差動増幅回路を構成しており、
　差動増幅回路の差動出力ノードと定電流源との間を選択的に接続し、バイパス電流を流すことによって差動出力ノードの電圧を所定の電圧に制限するバイパス制御部、及び、
　バイパス電流を、画素アレイ部を通して定電流源に供給するバイパス電流用電流路、
　を備える。
　また、上記の目的を達成するための本開示の電子機器は、上記の構成の撮像装置を有する。
図１は、片側読出し方式の撮像装置の構成例を示すブロック図である。 図２は、両側読出し方式の撮像装置の構成例を示すブロック図である。 図３Ａは、両側読出し方式の撮像装置の場合における平置型の半導体チップ構造の概略を示す分解斜視図であり、図３Ｂは、積層型の半導体チップ構造の概略を示す分解斜視図である。 図４は、差動増幅型の撮像装置における画素アレイ部の構成の一例を示すブロック図である。 図５は、差動増幅回路の構成の一例を示す回路図である。 図６は、参照画素追従の場合のタイミングチャートである。 図７は、実施例１に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図である。 図８は、実施例１に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。 図９は、実施例２に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図である。 図１０は、実施例２に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。 図１１は、参照画素固定の場合のタイミングチャートである。 図１２は、実施例３に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図である。 図１３は、実施例３に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。 図１４は、実施例４に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図である。 図１５は、実施例４に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。 図１６は、実施例５に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図である。 図１７は、実施例５に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。 図１８は、実施例６に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図である。 図１９は、実施例６に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。 図２０は、実施例７に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図である。 図２１は、実施例７に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。 図２２は、実施例８に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図である。 図２３は、実施例８に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。 図２４は、実施例９に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図である。 図２５は、実施例９に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。 図２６は、コモン配線の電位変動に伴うストリーキング発生について説明するための回路図である。 図２７は、リセット方式１の差動読出し時の配線例を示す回路図である。 図２８は、リセット方式１のＳＦ読出し時の配線例を示す回路図である。 図２９は、リセット方式２の差動増幅読出し時の配線例を示す回路図である。 図３０は、リセット方式２のＳＦ読出し時の配線例を示す回路図である。 図３１は、リセット方式３の差動増幅読出し時の配線例を示す回路図である。 図３２は、リセット方式３のＳＦ読出し時の配線例を示す回路図である。 図３３は、実施例１０に係る差動増幅型の撮像装置におけるバイパス電流用電流路についての配線例を示す回路図である。 図３４は、実施例１０に係る差動増幅型の撮像装置における参照画素固定の場合の動作説明のためのタイミング波形図である。 図３５は、実施例１０に係る差動増幅型の撮像装置における参照画素追従の場合の動作説明のためのタイミング波形図である。 図３６は、画素アレイ部内にバイパス電流用電流路を設ける場合のＣｕ－Ｃｕ接続等の接続部の構成を示す回路図である。 図３７は、実施例１０に係る差動増幅型の撮像装置におけるＣｕ－Ｃｕ接続等の接続部の構成を示す回路図である。 図３８は、実施例１１に係る差動増幅型の撮像装置におけるバイパス電流用電流路についての配線例を示す回路図である。 図３９は、実施例１２に係る差動増幅型の撮像装置におけるバイパス電流用電流路についての配線例を示す回路図である。 図４０は、実施例１３に係る差動増幅型の撮像装置におけるバイパス電流用電流路についての配線例を示す回路図である。 図４１は、画素アレイ部内にバイパス電流用電流路を設ける場合のＣｕ－Ｃｕ接続等の接続部の構成を示す回路図である。 図４２は、実施例１３に係る差動増幅型の撮像装置におけるＣｕ－Ｃｕ接続等の接続部の構成を示す回路図である。 図４３は、参照画素追従、片側読出しの場合の実施例１４に係る差動増幅型の撮像装置の要部の回路図である。 図４４は、参照画素固定、片側読出しの場合の実施例１４に係る差動増幅型の撮像装置の要部の回路図である。 図４５は、本開示に係る技術の適用例を示す図である。 図４６は、本開示の電子機器の一例である撮像システムの構成例の概略を示すブロック図である。 図４７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図４８は、移動体制御システムにおける撮像部の設置位置の例を示す図である。
　以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の撮像装置及び電子機器、全般に関する説明
２．一般的な撮像装置の構成例
　２－１．片側読出し方式の撮像装置
　２－２．両側読出し方式の撮像装置
　２－３．半導体チップ構造
　　２－３－１．平置型のチップ構造
　　２－３－２．積層型のチップ構造
　２－４．差動増幅型の撮像装置における画素アレイ部の構成例
　２－５．差動増幅回路の構成例
　　２－５－１．選択画素の回路構成例
　　２－５－２．参照画素の回路構成例
　　２－５－３．カレントミラー回路の構成例
　　２－５－４．バイパス制御部による電圧クリップ機能について
３．本開示の第１実施形態
　３－１．実施例１（参照画素追従で、片側読出しの例）
　３－２．実施例２（実施例１の変形例：画素アレイ部を挟んでバイパス制御部と反対側に定電流源を配置した例）
　３－３．実施例３（参照画素固定で、片側読出しの例）
　３－４．実施例４（参照画素追従で、両側読出しの例）
　３－５．実施例５（参照画素固定で、両側読出しの例）
　３－６．実施例６（実施例１の変形例：バイパス用配線をコモン配線ＶＣＯＭに隣接して設ける例）
　３－７．実施例７（実施例４の変形例：バイパス用配線をコモン配線ＶＣＯＭに隣接して設ける例）
　３－８．実施例８（実施例３の変形例：画素アレイ部において参照画素領域を選択画素領域よりもカラム読出し回路部側に設ける例）
　３－９．実施例９（実施例５の変形例：参照画素を含む２つの参照画素領域を両側読出しに対応して設ける例）
４．本開示の第２実施形態
　４－１．選択画素のリセット方式について
　　４－１－１．リセット方式１（ＶＲＤ配線方式の例）
　　４－１－２．リセット方式２（垂直信号線をリセット線として兼用する例）
　　４－１－３．リセット方式３（選択画素がリセットトランジスタを２個有する例）
　４－２．実施例１０（バイパス電流用電流路として、ＳＦ読出し時には使用するが、差動増幅読出し時には使用しない垂直信号線を使用する例）
　４－３．実施例１１（実施例１０の変形例：垂直信号線とコモン配線とを電気的に接続する切替えスイッチの他の構成例）
　４－４．実施例１２（垂直信号線とコモン配線とを電気的に接続する切替えスイッチをカラム読出し回路部に形成する例）
　４－５．実施例１３（バイパス電流用電流路として、差動増幅読出しの際のリセット時にのみ使用されるリセット線を使用する例）
５．本開示の第３実施形態
　５－１．実施例１４（差動出力電圧を制限する電圧クリップ機能を有し、参照画素側を横繋ぎする機能を持つ差動増幅型の撮像装置に適用する例）
　　５－１－１．参照画素追従、片側読出しの場合
　　５－１－２．参照画素固定、片側読出しの場合
６．変形例
７．応用例
８．本開示に係る技術の適用例
　８－１．本開示の電子機器（撮像システムの例）
　８－２．移動体への応用例
９．本開示がとることができる構成
＜本開示の撮像装置及び電子機器、全般に関する説明＞
　本開示の撮像装置及び電子機器にあっては、参照画素について、画素アレイ部の特定の領域に固定的に配置されている構成とすることができる。そして、画素アレイ部について、選択画素が配置されて成る選択画素領域、及び、参照画素が配置されて成る参照画素領域から成り、参照画素領域について、バイパス制御部を含むカラム読出し回路部に対して、選択画素領域を挟んで反対側、又は、同じ側に設けられている構成とすることができる。
　あるいは又、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、参照画素領域について、選択画素領域よりも、バイパス制御部を含むカラム読出し回路部側に設けられており、バイパス電流用電流路について、バイパス制御部と参照画素との間に配線されたバイパス用配線、及び、画素列に沿って配線され、一端がバイパス制御部に接続されたコモン配線から成る構成とすることができる。そして、バイパス用配線とコモン配線とは、参照画素領域の近傍において電気的に接続されている構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、バイパス制御部及び定電流源を含むカラム読出し回路部について、画素アレイ部の画素列方向の両側に配置された両側読出し構成とすることができる。このとき、参照画素領域について、選択画素領域を挟んで両側に設けられている構成とすることができる。
　あるいは又、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、バイパス電流用電流路について、画素アレイ部の画素列毎に画素列に沿って配線され、一端がバイパス制御部に接続されたバイパス用配線から成る構成とすることができる。また、参照画素について、選択走査に伴って移動する選択画素に追従して移動する構成とすることができる。このとき、バイパス用配線について、差動出力ノードの電圧を制限するクリップ接続先を指定する配線であり、画素アレイ部の各画素に対して、増幅トランジスタと選択トランジスタとの共通接続ノードに結線されている構成とすることができる。また、バイパス電流について、バイパス用配線を通して参照画素の選択トランジスタ及び選択画素の選択トランジスタを流れた後、コモン配線を通して定電流源に流れ込む構成とすることができる。
　上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、コモン配線について、画素アレイ部の画素列毎に画素列に沿って配線され、一端がバイパス制御部に接続されており、バイパス電流用電流路について、コモン配線から成る構成とすることができる。また、定電流源について、画素アレイ部を挟んでバイパス制御部と反対側に配置され、コモン配線の他端に接続されており、バイパス電流について、コモン配線を通して定電流源に流れ込む構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、バイパス制御部及び定電流源を含むカラム読出し回路部について、画素アレイ部の画素列方向の両側に配置された両側読出しである構成とすることができる。そして、コモン配線について、両側読出しに対応して２本設けられ、２本のコモン配線のそれぞれにおいて、各一端がバイパス制御部に接続され、各他端が定電流源に接続されている構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、バイパス電流用電流路について、画素アレイ部の画素列毎に画素列に沿って配線されたバイパス用配線、及び、画素列に沿って配線され、一端がバイパス制御部に接続されたコモン配線から成る構成とすることができる。そして、バイパス用配線とコモン配線とは、画素アレイ部において、バイパス制御部に対して遠端の画素行の近傍で電気的に接続されている構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、バイパス制御部及び定電流源を含むカラム読出し回路部について、画素アレイ部の画素列方向の両側に配置された両側読出し構成とすることができる。また、バイパス電流用電流路について、画素アレイ部の画素列毎に画素列に沿って配線されたバイパス用配線、及び、画素列に沿って配線され、一端がバイパス制御部に接続されたコモン配線から成る構成とすることができる。そして、バイパス用配線とコモン配線とは、画素アレイ部において、中央の画素行の近傍で電気的に接続されている構成とすることができる。
　また、本開示の撮像装置及び電子機器にあっては、バイパス電流用電流路について、画素アレイ部の画素列毎に画素列に沿って設けられた既存の配線のうち、差動増幅回路によって選択画素の信号を読み出す読出し時に信号の読出しに寄与しない不活性配線である構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、バイパス制御部の出力配線と不活性配線とを電気的に接続する第１の切替えスイッチ、及び、不活性配線とコモン配線とを電気的に接続する第２の切替えスイッチを有する構成とすることができる。そして、第２の切替えスイッチについて、画素アレイ部内に形成されているとするとき、デプレッション型のＮチャネルのＭＯＳ型電界効果トランジスタから成る構成とすることが好ましい。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、不活性配線について、差動増幅回路によって選択画素の信号を読み出す読出し時に使用しない垂直信号線である、あるいは又、差動増幅回路によって選択画素の信号を読み出す読出しの際のリセット時にのみ使用されるリセット線である構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、画素アレイ部が形成された第１半導体チップと、バイパス制御部を含むカラム読出し回路部が形成された第２半導体チップとが積層された積層型の半導体チップ構造を有する構成とすることができる。そして、第１半導体チップと第２半導体チップとは、配線の単位で設けられた接続部を介して電気的に接続されている構成とすることができる。
　本開示の他の撮像装置は、
　画素アレイ部には、信号の読出しが行われる選択画素と、信号の読出しが行われない参照画素とが配置されており、
　選択画素の増幅トランジスタと参照画素の増幅トランジスタとは、各ソース電極が共通に接続されたコモン配線を介して定電流源が接続されて差動増幅回路を構成しており、
　差動増幅回路の差動出力ノードと定電流源との間を選択的に接続し、バイパス電流を流すことによって差動出力ノードの電圧を所定の電圧に制限するバイパス制御部、及び、
　画素アレイ部の各画素列のコモン配線を、１画素又は複数画素単位で横繋ぎする横繋ぎ配線、
　を備える。
　本開示の他の撮像装置にあっては、参照画素について、選択走査に伴って移動する選択画素に追従して移動する構成とし、横繋ぎ配線について、画素アレイ部の全画素行に設けられている構成とすることができる。あるいは又、参照画素について、画素アレイ部の特定の領域に固定的に配置されている構成とし、横繋ぎ配線について、画素アレイ部の特定の領域に設けられている構成とすることができる。
＜一般的な撮像装置の構成例＞
　本開示の撮像装置について説明するのに先立って、一般的な撮像装置の構成例について説明する。ここでは、一般的な撮像装置として、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
　ＣＭＯＳイメージセンサ等の撮像装置において、画素アレイ部の各画素から信号を読み出す読出し方式には、画素が配列されて成る画素アレイ部に対し、画素列方向の片側から読み出す片側読出し方式と、画素列方向の両側から読み出す両側読出し方式とがある。
［片側読出し方式の撮像装置］
　図１は、片側読出し方式の撮像装置の構成例を示すブロック図である。
　片側読出し方式の撮像装置１０Ａは、画素アレイ部１１、垂直駆動部１２、カラム読出し回路部１３、カラム信号処理部１４、水平駆動部１５、信号処理部１６、及び、システム制御部１７を備えている。そして、撮像装置１０Ａは、カラム読出し回路部１３、カラム信号処理部１４、及び、水平駆動部１５が、画素アレイ部１１に対し、画素列方向の片側（例えば、図の下側）に配置され、画素アレイ部１１の各画素２０の信号を画素列方向の片側から読み出す片側読出し構成となっている。
　画素アレイ部１１は、入射光量に応じた電荷量の光電荷を発生する光電変換部を有する画素２０が行列状に２次元配置されて構成されている。画素アレイ部１１には、ｍ行ｎ列の画素配列に対して画素行毎に画素駆動線１１１1～１１１mが、画素行方向（図の左右方向）に沿って配線されている。画素アレイ部１１には更に、画素列毎に垂直信号線１１２1～１１２nが画素列方向（図の上下方向）に沿って配線されている。画素駆動線１１１の一端は、垂直駆動部１２の各画素行に対応した出力端に接続されている。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０を、全画素同時あるいは画素行単位等で駆動する画素駆動部である。この垂直駆動部１２は、その具体的な構成については図示を省略するが、読出し走査系及び掃出し走査系を有する構成となっており、これら走査系による駆動の下に、一括掃き出しや一括転送を行うことができる。
　読出し走査系は、画素２０から信号を読み出すために、画素アレイ部１１の各画素２０を画素行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃出しについては、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査が行われる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分だけ先行して一括掃出しが行われる。
　この掃出しにより、読出し行の画素２０の光電変換部から不要な電荷が掃き出される。そして、不要電荷の掃出し（リセット）により、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読出し動作による読出しタイミング、又は、電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、画素２０における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃出しから一括転送までの期間が蓄積期間（露光期間）となる。
　垂直駆動部１２によって選択された画素行の各画素２０から出力される画素信号は、垂直信号線１１２の各々を通してカラム読出し回路部１３に供給される。カラム読出し回路部１３は、後述する選択画素及び参照画素と共に、差動増幅回路を構成するカレントミラー回路等が、画素列毎に設けられた構成となっている。カラム読出し回路部１３の詳細については後述する。
　カラム信号処理部１４は、画素アレイ部１１の画素列毎に、選択行の各画素２０から垂直信号線１１２を通して出力され、カラム読出し回路部１３を経由して供給される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。カラム信号処理部１４は、例えば、画素列毎にアナログ－デジタル変換器を有しており、所定の信号処理として、アナログ－デジタル変換処理を行う。
　水平駆動部１５は、シフトレジスタやアドレスデコーダなどによって構成され、カラム信号処理部１４の画素列に対応する単位回路を順番に選択する。この水平駆動部１５による選択走査により、カラム信号処理部１４で信号処理された画素信号が順番に信号処理部１６に出力される。
　信号処理部１６は、カラム信号処理部１４から出力される画素信号に対して、例えば、ＣＤＳ（Correlated Double Sampling;相関二重サンプリング）によるノイズ除去処理等を含む種々の信号処理を行う。
　システム制御部１７は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１２、カラム読出し回路部１３、カラム信号処理部１４、及び、水平駆動部１５などの駆動制御を行う。
［両側読出し方式の撮像装置］
　図２は、両側読出し方式の撮像装置の構成例を示すブロック図である。
　両側読出し方式の撮像装置１０Ｂは、画素アレイ部１１、垂直駆動部１２、及び、信号処理部１６の他、カラム読出し回路部１３、カラム信号処理部１４、水平駆動部１５、及び、システム制御部１７を２系統（Ａ，Ｂ）有し、画素アレイ部１１の各画素２０の信号を画素列方向の両側から読み出す両側読出し構成となっている。
　すなわち、撮像装置１０Ｂは、画素アレイ部１１に対し、Ａ系統のカラム読出し回路部１３Ａ、カラム信号処理部１４Ａ、水平駆動部１５Ａ、及び、システム制御部１７Ａが、画素列方向の一方側（例えば、図の下側）に配置され、Ｂ系統のカラム読出し回路部１３Ｂ、カラム信号処理部１４Ｂ、水平駆動部１５Ｂ、及び、システム制御部１７Ｂが、画素列方向の他方側（例えば、図の上側）に配置されている。
　両側読出し方式の撮像装置１０Ｂにおける各回路部の動作は、基本的に、片側読出し方式の撮像装置１０Ａにおける各回路部の動作と同じである。尚、信号処理部１６においては、Ａ系統、Ｂ系統で読み出された画素信号を、画素アレイ部１１の画素２０の配列に対応した信号配列に並び替える処理が行われる。
［半導体チップ構造］
　上記の構成の片側読出し方式の撮像装置１０Ａ、又は、両側読出し方式の撮像装置１０Ｂの半導体チップ構造としては、平置型の半導体チップ構造、及び、積層型の半導体チップ構造を例示することができる。また、画素構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。
　以下に、両側読出し方式の撮像装置１０Ｂの場合を例に挙げて、平置型の半導体チップ構造及び積層型の半導体チップ構造の概略について説明する。片側読出し方式の撮像装置１０Ａの場合にも、基本的に、両側読出し方式の撮像装置１０Ｂの場合と同じである。
（平置型の半導体チップ構造）
　図３Ａは、両側読出し方式の撮像装置１０Ｂの場合における平置型の半導体チップ構造の概略を示す分解斜視図である。図３Ａに示すように、平置型の半導体チップ構造は、画素２０が行列状に配置されて成る画素アレイ部１１と同じ半導体チップ（半導体基板）４１上に、画素アレイ部１１の周辺回路部４２が形成された構造となっている。具体的には、画素アレイ部１１と同じ半導体チップ４１上に、カラム読出し回路部１３Ａ，１３Ｂ、カラム信号処理部１４Ａ，１４Ｂ等を含む周辺回路部４２が形成されている。そして、半導体チップ４１は、支持用の半導体チップ（半導体基板）４３に対して積層される。
（積層型の半導体チップ構造）
　図３Ｂは、両側読出し方式の撮像装置１０Ｂの場合における積層型の半導体チップ構造の概略を示す分解斜視図である。図３Ｂに示すように、積層型の半導体チップ構造は、第１半導体チップ４４及び第２半導体チップ４５の少なくとも２つの半導体チップが積層された構造となっている。
　この積層型の半導体チップ構造において、１層目の第１半導体チップ４４は、光電変換部を含む画素２０が行列状に２次元配置されて成る画素アレイ部１１が形成された画素チップである。２層目の第２半導体チップ４５は、画素アレイ部１１の周辺回路部４２、即ち、カラム読出し回路部１３Ａ，１３Ｂ、カラム信号処理部１４Ａ，１４Ｂ等を含む周辺回路部４２が形成された回路チップである。そして、１層目の第１半導体チップ４４の各画素２０と、２層目の第２半導体チップ４５の周辺回路部４２とは、Ｃｕ－Ｃｕ接続（カッパー－カッパー接続）等の接続部（図示せず）を通して電気的に接続される。
　この積層型の半導体チップ構造によれば、１層目の第１半導体チップ４４には画素２０の作製に適したプロセスを適用でき、２層目の第２半導体チップ４５には回路部分の作製に適したプロセスを適用できる。これにより、ＣＭＯＳイメージセンサ等の撮像装置の製造に当たって、プロセスの最適化を図ることができる。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
　本開示の撮像装置は、光電変換された信号電荷を、差動増幅回路を用いて読み出す差動増幅型の撮像装置があるが、上述した片側読出し方式及び両側読出し方式のいずれの撮像装置とすることもできるし、平置型及び積層型のいずれの半導体チップ構造とすることもできる。
［差動増幅型の撮像装置における画素アレイ部の構成例］
　ここで、差動増幅型の撮像装置における画素アレイ部の構成の一例について説明する。図４は、差動増幅型の撮像装置における画素アレイ部の構成の一例を示すブロック図である。以下では、画素アレイ部の各画素のうち、信号の読出しが行われる画素（読出画素）を「選択画素２０」と記述し、信号の読出しが行われない画素を「参照画素３０」と記述することとする。
　差動増幅型の撮像装置の場合、画素アレイ部１１に行列状に２次元配置された複数の画素は、信号の読出しが行われる読出画素である選択画素２０と、信号の読出しが行われない参照画素３０とから成る。そして、差動増幅型の撮像装置では、選択画素２０と参照画素３０とを用いて差動増幅回路を構成し、当該差動増幅回路を画素読出し回路として用いて、選択画素２０の信号の読出しが行われることになる。
　選択画素２０と共に差動増幅回路を形成する参照画素３０については、画素アレイ部１１の特定の領域に固定的に配置した、所謂、参照画素固定とすることもできるし、選択走査に伴って移動する選択画素２０に追従して移動する、所謂、参照画素追従とすることもできる。図４に示す構成例は、参照画素３０を固定とした場合の例であり、例えば、１行目～ｍ－１行目に選択画素２０が配置されているのに対して、ｍ行目に参照画素３０が固定的に配置されている例である。尚、参照画素３０の配置箇所については、ｍ行目に限定されるものではなく、例えば、１行目やｎ列目等に配置するようにしてもよい。
［差動増幅回路の構成例］
　続いて、選択画素２０と参照画素３０とを用いて構成される差動増幅回路の構成の一例について説明する。図５は、差動増幅回路の構成の一例を示す回路図である。
　差動増幅回路５０は、カレントミラー回路５１及び定電流源（テール電流源）５２を有し、画素列毎に設けられている。カレントミラー回路５１及び定電流源５２は、選択画素２０の増幅トランジスタ２４及び参照画素３０の増幅トランジスタ３４と共に、差動増幅回路５０を構成している。
（選択画素の回路構成例）
　選択画素２０は、受光素子として、例えば、フォトダイオード２１を有している。選択画素２０は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する回路構成となっている。
　転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）を用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。
　ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）２６である。フローティングディフュージョン２６は、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧ_Ｓが、図１に示す垂直駆動部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧ_Ｓに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョン２６に転送する。
　リセットトランジスタ２３は、画素信号が出力される信号線ＶＳＬ_Ｓに接続されたリセット線ＶＲＤ_Ｓとフローティングディフュージョン２６との間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴ_Ｓが垂直駆動部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴ_Ｓに応答して導通状態になることによってフローティングディフュージョン２６をリセットする。
　増幅トランジスタ２４は、ゲート電極がフローティングディフュージョン２６に接続されており、フローティングディフュージョン２６の電圧を増幅し、当該電圧に応じた電流を信号電流として出力する。この信号電流によって選択画素２０の出力電圧が生成され、画素信号として、選択トランジスタ２６を介して信号線ＶＳＬ_Ｓに出力する。
　選択トランジスタ２５は、画素信号が出力される信号線ＶＳＬ_Ｓと増幅トランジスタ２４との間に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬ_Ｓが垂直駆動部１２から与えられる。選択トランジスタ２５は、垂直駆動部１２から与えられる選択信号ＳＥＬ_Ｓに応じて、信号線ＶＳＬ_Ｓと増幅トランジスタ２４との間の経路を開閉する。
（参照画素の回路構成例）
　参照画素３０は、フォトダイオード３１、転送トランジスタ３２、リセットトランジスタ３３、増幅トランジスタ３４、選択トランジスタ３５、及び、フローティングディフュージョン３６を有する回路構成となっている。これらの素子（３１～３６）のそれぞれの構成については、基本的に、選択画素２０の各素子（２１～２６）と同じである。
　但し、増幅トランジスタ３４のソース電極は、増幅トランジスタ２４のソース電極と共にコモン配線ＶＣＯＭに接続されている。また、リセットトランジスタ３３は、リセット電圧Ｖrstが与えられるリセット線ＶＲＤ_Ｒとフローティングディフュージョン３６との間に接続され、選択トランジスタ２５は、信号線ＶＳＬ_Ｒと増幅トランジスタ３４との間に接続されている。
　転送トランジスタ２２のゲート電極には、高レベルがアクティブとなる転送信号ＴＲＧ_Ｒが、リセットトランジスタ３３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴ_Ｒが、選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬ_Ｒがそれぞれ図１に示す垂直駆動部１２から与えられる。
（カレントミラー回路の構成例）
　カレントミラー回路５１は、例えば、２つのＰチャネルＭＯＳ型電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」と記述する）、即ち、ＰＭＯＳトランジスタ５１１及びＰＭＯＳトランジスタ５１２から成り、ＰＭＯＳトランジスタ５１１及びＰＭＯＳトランジスタ５１２の各ゲート電極が共通に接続されている。ＰＭＯＳトランジスタ５１１は、ゲート電極とドレイン電極とが共通に接続されたダイオード接続の構成となっている。ＰＭＯＳトランジスタ５１１は、ドレイン電極が電源電圧ＶDDのノードに接続され、ソース電極が信号線ＶＳＬ_Ｒに接続されている。ＰＭＯＳトランジスタ５１２は、ドレイン電極が電源電圧ＶDDのノードに接続され、ソース電極が信号線ＶＳＬ_Ｓに接続されている。
　上記の構成のカレントミラー回路５１は、参照電流をＰＭＯＳトランジスタ５１１から参照画素３０側の信号線ＶＳＬ_Ｒに出力し、参照電流に等しい値の信号電流をＰＭＯＳトランジスタ５１２から選択画素２０側の信号線ＶＳＬ_Ｓを出力する。ここで、「等しい」とは、厳密に等しい場合の他、実質的に等しい場合も含む意味であり、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
　選択画素２０側の信号線ＶＳＬ_Ｓ、リセット線ＶＲＤ_Ｓ、参照画素３０側の信号線ＶＳＬ_Ｒ、リセット線ＶＲＤ_Ｒ、及び、コモン配線ＶＣＯＭは、垂直信号線１１２の一群であり、画素列毎に設けられる。
　定電流源５２は、選択画素２０の増幅トランジスタ２４及び参照画素３０の増幅トランジスタ３４の各ソース電極を共通に接続するコモン配線ＶＣＯＭと、基準電位ノード（例えば、グランド）との間に接続されており、コモン配線ＶＣＯＭからの電流を一定に制御する。定電流源５２については、例えば、所定のバイアス電圧がゲート電極に印加されるＮ型トランジスタによって実現することができる。
　上記の構成のカレントミラー回路５１、選択画素２０の増幅トランジスタ２４、参照画素３０の増幅トランジスタ３４、及び、コモン配線ＶＣＯＭに接続された定電流源５２により、一対の差動入力電圧を増幅する差動増幅回路５０が構成されている。差動増幅回路５０は、画素列毎に設けられて図１のカラム読出し回路部１３を構成することになる。
　この差動増幅回路５０において、一対の差動入力電圧の一方が選択画素２０側の増幅トランジスタ２４のゲート電極に入力され、他方が参照画素３０側の増幅トランジスタ３４のゲート電極に入力される。そして、その差動入力電圧を増幅した出力電圧が、増幅トランジスタ２４のドレイン電極側の信号線ＶＳＬ_Ｓを介して、図１のカラム信号処理部１４に出力される。
　上記の構成の差動増幅回路５０を、画素信号を読み出す画素読出し回路として用いることにより、画素読出し回路として、差動増幅回路以外の回路、例えばソースフォロワ回路を用いる場合に比べて増幅率が大きいため、高い変換効率で信号の読出しを行うことができる、という利点がある。因みに、画素読出し回路として用いられるソースフォロワ回路は、増幅トランジスタ２４、及び、当該増幅トランジスタ２４に接続される定電流源５２によって構成される。
［バイパス制御部による電圧クリップ機能について］
　差動増幅回路５０には、所定の照度を超える高照度の光が入射した際に、差動出力ノードＮ1の電圧（差動出力電圧）を、所定の電圧に制限（クリップ）する電圧クリップ機能を有するバイパス制御部５３が設けられている。バイパス制御部５３は、電圧クリップ機能によって、差動出力ノードＮ1の電圧を、カレントミラー回路５１のアクティブロード（ＰＭＯＳトランジスタ５１２）が飽和領域で動作する上限電圧に制限（クリップ）する。
　バイパス制御部５３は、差動増幅回路５０の差動出力ノードＮ1と定電流源５２との間に接続されたバイパストランジスタ５３１、及び、バイパストランジスタ５３１をオン／オフ制御する電圧制御部５３２を有する構成となっている。バイパストランジスタ５３１は、例えばＰＭＯＳトランジスタから成る。電圧制御部５３２は、入射光の照度が所定の照度を超えたことを検知して、具体的には、差動出力ノードＮ1の電圧が所定の電圧を超えたことを検知して、バイパストランジスタ５３１をオン状態とする。
　バイパス制御部５３は、バイパストランジスタ５３１の作用により、差動増幅回路５０の差動出力ノードＮ1と定電流源５２との間を選択的に接続（バイパス）し、バイパス電流を流すことによって、差動出力ノードＮ1の電圧（差動出力電圧）を所定の電圧に制限（クリップ）する。この電圧クリップ機能によって、カレントミラー回路５１のアクティブロード（ＰＭＯＳトランジスタ５１２）が飽和領域に戻るための静定時間が不要となるため、その分だけ、フレームレートの向上を図ることができる。
　ところが、バイパストランジスタ５３１によって電流がバイパスされると、図２６に示すように、光入射によるバイパス動作列と通常動作列とで、参照画素３０の増幅トランジスタ３４のソース電極から定電流源５２までのコモン配線ＶＣＯＭの配線抵抗に起因する電圧のドロップ量（所謂、ＩＲドロップ量）が異なる。図２６には、後述する参照画素固定、片側読出しの場合を例示している。コモン配線ＶＣＯＭの電位が変動すると、その電位変動が、電源、グランド、あるいは、隣接カラムへの結線を通して隣接カラムへ伝搬する。これにより、撮像画像に水平方向（即ち、行列状の画素配列の行方向）に、筋状のノイズであるストリーキングが発生する。ストリーキングの発生は、撮像画像の画質の悪化の一因となる。
　上述したように、バイパス制御部５３を備え、高照度の光が入射した際に、差動出力ノードＮ1の電圧を所定の電圧に制限する電圧クリップ機能を有する差動増幅型の撮像装置において、バイパス制御部５３が動作した画素列では、バイパス電流が直接コモン配線ＶＣＯＭを通して定電流源５２に流れ込むことになる。その結果、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０の増幅トランジスタ３４のソース電極から定電流源５２までのＩＲドロップ量が異なることによってストリーキングが発生する。
＜本開示の第１実施形態＞
　そこで、本開示の第１実施形態では、バイパス制御部５３を備え、電圧クリップ機能を有する差動増幅型の撮像装置において、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０から定電流源５２までのコモン配線ＶＣＯＭの配線抵抗に起因するＩＲドロップ量を等しくする。ここで、「等しく」とは、厳密に等しい場合の他、実質的に等しい場合も含む意味であり、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
　具体的には、第１実施形態では、画素アレイ部１１内にバイパス電流を流すためのバイパス電流用電流路を設ける。そして、バイパス制御部５３が動作した画素列について、バイパス電流を、直接コモン配線ＶＣＯＭを通して定電流源５２に供給するのではなく、バイパス電流用電流路によって画素アレイ部１１内を流した後、コモン配線ＶＣＯＭを通して定電流源５２に供給するようにする。
　このように、バイパス制御部５３が動作したとき流れるバイパス電流を、画素アレイ部１１内に設けたバイパス電流用電流路を通してコモン配線ＶＣＯＭに流すことにより、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０から定電流源５２までのＩＲドロップ量の差を小さくすることができる。その結果、バイパス電流が流れる画素列と、バイパス電流が流れない画素列との間で、電位差を減少させることができるため、ストリーキングの発生を抑えることができる。
　以下、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０から定電流源５２までのコモン配線ＶＣＯＭの配線抵抗の電流によるＩＲドロップ量の差を小さくするために、バイパス電流を流すバイパス電流用電流路を画素アレイ部１１内に設ける第１実施形態の具体的な実施例について説明する。
［実施例１］
　実施例１は、参照画素３０が選択画素２０に追従して移動する参照画素追従で、片側読出しの例である。
　参照画素追従の場合のタイミングチャートを図６に示す。図６には、選択信号ＳＥＬi～ＳＥＬi+3、リセット信号ＲＳＴi～ＲＳＴi+3、転送信号ＴＲＧi～ＴＲＧi+3、及び、バイパストランジスタ５３１のタイミング関係を図示している。選択信号ＳＥＬ、リセット信号ＲＳＴ、及び、転送信号ＴＲＧの添え字ｉは選択画素行を表している。
　図６には更に、垂直信号線１１２の信号レベルＶＳＬ0_k～ＶＳＬ2_kの波形を図示している。垂直信号線１１２の信号レベルＶＳＬ0_k～ＶＳＬ2_kは、選択画素２０から順に読み出されるＰ相（リセットデータ）及びＤ相（信号データ）から成る。
　また、図６において、選択信号ＳＥＬ、リセット信号ＲＳＴ、及び、転送信号ＴＲＧの１段目、２段目は選択画素２０のタイミング関係を示し、３段目は参照画素３０のタイミング関係を示している。図６のタイミングチャートから明らかなように、参照画素３０は、選択走査される選択画素２０に追従して移動することになる。尚、参照画素３０については、図６のタイミングチャートに示すように、フォトダイオード３１からフローティングディフュージョン３６への電荷の転送は行われない。
　図７は、実施例１に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図であり、図８は、実施例１に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。通常動作列及びバイパス動作列は、同じ時間における異なる画素列である。この点については、後述する実施例においても同じである。ここでは、ｉ＋４行目の画素を参照画素３０とし、ｉ＋３行目の画素を選択画素２０とした場合を例に挙げている。
　実施例１に係る差動増幅型の撮像装置は、バイパス電流用電流路として、画素列毎に画素列に沿って設けられたバイパス用配線５４を用いる構成となっている。バイパス用配線５４は、差動出力ノードＮ1の電圧を制限するクリップ接続先を指定する配線として、画素アレイ部１１の各画素に対して、増幅トランジスタ２４（３４）と選択トランジスタ２５（３５）との共通接続ノードに結線されている。また、バイパス用配線５４の一端は、バイパス制御部５３に接続されている。バイパス制御部５３において、スイッチ５３３は、バイパストランジスタ５３１の機能を有効にするか、無効にするかを切り替えるための切替えスイッチである。
　図７及び図８において、参照信号Ｉの出力側の切替えスイッチ５５、信号電流Ｉの出力側の切替えスイッチ５６、及び、リセット電圧Ｖrstの切替えスイッチ５７は、奇数画素行／偶数画素行の切り替えのためのスイッチである。
　上記の構成の実施例１に係る差動増幅型の撮像装置において、バイパストランジスタ５３１がオフ状態となる通常時は、カレントミラー回路５１のＰＭＯＳトランジスタ５１２から出力される信号電流Ｉは、図７に破線の太線で示す経路で流れる。すなわち、信号電流Ｉは、ｉ＋３行目の選択画素２０の増幅トランジスタ２４及び選択トランジスタ２５を経た後、コモン配線ＶＣＯＭを通して定電流源５２に流れ込む。
　バイパストランジスタ５３１がオン状態となるバイパス時は、バイパストランジスタ５３１を流れるバイパス電流は、図８に破線の太線で示す経路で流れる。すなわち、バイパス電流は、バイパス用配線５４を通してｉ＋４行目の参照画素３０の増幅トランジスタ３４、及び、ｉ＋３行目の選択画素２０の増幅トランジスタ２４を流れた後、コモン配線ＶＣＯＭを通して定電流源５２に流れ込む。
　上述したように、実施例１に係る差動増幅型の撮像装置では、バイパス電流用電流路として、画素列に沿ってバイパス用配線５４が設けられていることで、バイパストランジスタ５３１のオン時のバイパス電流は、バイパス用配線５４を通して画素アレイ部１１を流れた後、コモン配線ＶＣＯＭを通して定電流源５２に流れ込むことになる。これにより、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０から定電流源５２までのＩＲドロップ量の差を小さくし、電位差を減少させることができるため、ストリーキングの発生を抑えることができる。
［実施例２］
　実施例２は、実施例１の変形例であり、参照画素追従、片側読出しで、画素アレイ部１１を挟んでバイパストランジスタ５３１と反対側に定電流源５２を配置した例である。
　図９は、実施例２に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図であり、図１０は、実施例２に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。ここでは、画素アレイ部１１において、ｉ＋２行目の画素を参照画素３０とし、ｉ＋１行目の画素を選択画素２０とした場合を例に挙げている。
　実施例２に係る差動増幅型の撮像装置は、選択画素２０の増幅トランジスタ２４及び参照画素３０の増幅トランジスタ３４の各ソース電極を共通に接続するコモン配線ＶＣＯＭに接続される定電流源５２を、画素アレイ部１１を挟んでバイパス制御部５３と反対側に配置した構成となっている。コモン配線ＶＣＯＭは、画素アレイ部１１の画素列毎に画素列に沿って配線され、一端がバイパス制御部５３に接続されている。そして、コモン配線ＶＣＯＭの他端には、定電流源５２が接続されている。
　図９及び図１０では、バイパス制御部５３が配置される側のカラム読出し回路部１３をカラム読出し回路部１３_1とし、定電流源５２が配置される側のカラム読出し回路部１３をカラム読出し回路部１３_2としている。そして、実施例２に係る差動増幅型の撮像装置では、バイパス電流用電流路として、コモン配線ＶＣＯＭを兼用した構成をとっている。
　上記の構成の実施例２に係る差動増幅型の撮像装置において、バイパストランジスタ５３１がオフ状態となる通常時は、カレントミラー回路５１のＰＭＯＳトランジスタ５１２から出力される信号電流Ｉは、図９に破線の太線で示す経路で流れる。すなわち、信号電流Ｉは、ｉ＋１行目の選択画素２０の選択トランジスタ２５及び増幅トランジスタ２４を経た後、コモン配線ＶＣＯＭを通して、カラム読出し回路部１３_2側に配置された定電流源５２に流れ込む。
　バイパストランジスタ５３１がオン状態となるバイパス時は、バイパストランジスタ５３１を流れるバイパス電流は、図１０に破線の太線で示す経路で流れる。すなわち、バイパス電流は、バイパス電流用電流路としてのコモン配線ＶＣＯＭを通して、カラム読出し回路部１３_2側に配置された定電流源５２に流れ込む。
　上述したように、参照画素追従、片側読出しの実施例２に係る差動増幅型の撮像装置では、既存のコモン配線ＶＣＯＭをバイパス電流用電流路として兼用した構成となっているため、配線数を増やさなくても、実施例１に係る差動増幅型の撮像装置と同様の作用、効果を得ることができる。すなわち、バイパストランジスタ５３１のオン時のバイパス電流は、画素アレイ部１１内の配線であるコモン配線ＶＣＯＭを通して定電流源５２に流れ込むため、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０から定電流源５２までのＩＲドロップ量の差を小さくし、ストリーキングの発生を抑えることができる。
［実施例３］
　実施例３は、参照画素３０が固定的に配置された参照画素固定で、片側読出しの例である。
　参照画素固定の場合のタイミングチャートを図１１に示す。図１１には、選択信号ＳＥＬi，ＳＥＬi+1，ＳＥＬR、リセット信号ＲＳＴi，ＲＳＴi+1，ＲＳＴR、転送信号ＴＲＧi，ＴＲＧi+1，ＴＲＧR、及び、バイパストランジスタ５３１のタイミング関係を図示している。ここで、選択信号ＳＥＬR、リセット信号ＲＳＴR、及び、転送信号ＴＲＧRは、参照画素３０の駆動信号である。
　図１１には更に、垂直信号線１１２の信号レベルＶＳＬ0_k，ＶＳＬ1_k，ＶＳＬR_kの波形を図示している。垂直信号線１１２の信号レベルＶＳＬ0_k，ＶＳＬ1_kは、選択画素２０から順に読み出されるＰ相（リセットデータ）及びＤ相（信号データ）から成る。信号レベルＶＳＬR_kは、参照画素３０の信号レベルである。
　図１２は、実施例３に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図であり、図１３は、実施例３に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。
　片側読出しで、参照画素固定の場合、画素アレイ部１１は、選択画素２０が配置されて成る選択画素領域１１Ａ、及び、参照画素３０が配置されて成る参照画素領域１１Ｂから構成されている。本例では、選択画素領域１１Ａにおいて、ｉ＋１行目の画素を選択画素２０とした場合を例に挙げている。
　実施例３に係る差動増幅型の撮像装置では、実施例２の場合と同様に、バイパス制御部５３が配置されたカラム読出し回路部１３_1と、画素アレイ部１１の選択画素領域１１Ａを挟んで反対側を参照画素領域１１Ｂとしている。尚、選択画素領域１１Ａを挟んで反対側に限らず、同じ側を参照画素領域１１Ｂとしてもよい。更に、画素アレイ部１１を挟んでカラム読出し回路部１３_1と反対側のカラム読出し回路部１３_2に定電流源５２を配置するとともに、バイパス電流用電流路として、コモン配線ＶＣＯＭを兼用した構成となっている。
　上記の構成の実施例３に係る差動増幅型の撮像装置において、バイパストランジスタ５３１がオフ状態となる通常時は、カレントミラー回路５１のＰＭＯＳトランジスタ５１２から出力される信号電流Ｉは、図１２に破線の太線で示す経路で流れる。すなわち、信号電流Ｉは、ｉ＋１行目の選択画素２０の選択トランジスタ２５及び増幅トランジスタ２４を経た後、コモン配線ＶＣＯＭを通して、カラム読出し回路部１３_2側に配置された定電流源５２に流れ込む。
　バイパストランジスタ５３１がオン状態となるバイパス時は、バイパストランジスタ５３１を流れるバイパス電流は、図１３に破線の太線で示す経路で流れる。すなわち、バイパス電流は、バイパス電流用電流路としてのコモン配線ＶＣＯＭを通して、カラム読出し回路部１３_2側に配置された定電流源５２に流れ込む。
　上述したように、参照画素固定、片側読出しの実施例３に係る差動増幅型の撮像装置によれば、実施例２と同様の作用、効果を得ることができる。すなわち、既存のコモン配線ＶＣＯＭをバイパス電流用電流路として兼用し、バイパス電流を画素アレイ部１１内を流すようにしているため、配線数を増やさなくても、実施例１と同様の作用、効果、即ち、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０から定電流源５２までのＩＲドロップ量の差を小さくし、ストリーキングの発生を抑えることができる。
［実施例４］
　実施例４は、参照画素追従で、両側読出しの例である。
　図１４は、実施例４に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図であり、図１５は、実施例４に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。
　両側読出しの撮像装置では、画素アレイ部１１を挟んで下側及び上側に、カラム読出し回路部１３Ａ及びカラム読出し回路部１３Ｂが設けられ、カラム読出し回路部１３Ａ及びカラム読出し回路部１３Ｂのそれぞれに、定電流源５２、及び、バイパストランジスタ５３１を含むバイパス制御部５３が配置されている。ここでは、ｉ＋１行目及びｉ＋４行目の各画素を参照画素３０とし、ｉ＋２行目及びｉ＋３行目の各画素を両側読出しの選択画素２０とした場合を例に挙げている。
　実施例４に係る差動増幅型の撮像装置においても、バイパス電流用電流路として、コモン配線ＶＣＯＭを兼用した構成となっている。画素アレイ部１１には、コモン配線ＶＣＯＭとして、２本のコモン配線ＶＣＯＭ０，ＶＣＯＭ１が設けられている。一方のコモン配線ＶＣＯＭ０は、ｉ＋２行目の選択画素２０の増幅トランジスタ２４のソース電極と、ｉ＋４行目の参照画素３０の増幅トランジスタ３４のソース電極とを共通に接続する。他方のコモン配線ＶＣＯＭ１は、ｉ＋３行目の選択画素２０の増幅トランジスタ２４のソース電極と、ｉ＋１行目の参照画素３０の増幅トランジスタ３４のソース電極とを共通に接続する。
　上記の構成の実施例４に係る差動増幅型の撮像装置において、バイパストランジスタ５３１がオフ状態となる通常時は、カラム読出し回路部１３Ａ側及びカラム読出し回路部１３Ｂ側の各カレントミラー回路５１のＰＭＯＳトランジスタ５１２から出力される信号電流Ｉは、図１４に破線の太線で示す経路で流れる。
　すなわち、カラム読出し回路部１３Ａ側の信号電流Ｉは、ｉ＋２行目の選択画素２０の選択トランジスタ２５及び増幅トランジスタ２４を経た後、コモン配線ＶＣＯＭ０を通して、カラム読出し回路部１３Ｂ側に配置された定電流源５２に流れ込む。また、カラム読出し回路部１３Ｂ側の信号電流Ｉは、ｉ＋３行目の選択画素２０の選択トランジスタ２５及び増幅トランジスタ２４を経た後、コモン配線ＶＣＯＭ１を通して、カラム読出し回路部１３Ａ側に配置された定電流源５２に流れ込む。
　バイパストランジスタ５３１がオン状態となるバイパス時は、カラム読出し回路部１３Ａ側及びカラム読出し回路部１３Ｂ側の各バイパストランジスタ５３１を流れるバイパス電流は、図１５に破線の太線で示す経路で流れる。すなわち、カラム読出し回路部１３Ａ側のバイパス電流は、バイパス電流用電流路としてのコモン配線ＶＣＯＭ０を通して、カラム読出し回路部１３Ｂ側に配置された定電流源５２に流れ込む。また、カラム読出し回路部１３Ｂ側のバイパス電流は、バイパス電流用電流路としてのコモン配線ＶＣＯＭ１を通して、カラム読出し回路部１３Ａ側に配置された定電流源５２に流れ込む。
　上述したように、参照画素追従、両側読出しの実施例４に係る差動増幅型の撮像装置でも、既存のコモン配線ＶＣＯＭ０，ＶＣＯＭ１をバイパス電流用電流路として兼用した構成となっているため、配線数を増やさなくても、実施例１と同様の作用、効果を得ることができる。すなわち、既存のコモン配線ＶＣＯＭ０，ＶＣＯＭ１を通してバイパス電流を画素アレイ部１１内に流すことで、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０から定電流源５２までのＩＲドロップ量の差を小さくし、電位差を減少させることができるため、ストリーキングの発生を抑えることができる。
［実施例５］
　実施例５は、参照画素固定で、両側読出しの例である。
　図１６は、実施例５に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図であり、図１７は、実施例５に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。
　両側読出しで、参照画素固定の場合、画素アレイ部１１は、選択画素２０が配置されて成る選択画素領域１１Ａ、及び、参照画素３０が配置されて成る参照画素領域１１Ｂから構成され、更に、参照画素領域１１Ｂが、選択画素領域１１Ａを挟んで下側の参照画素領域１１Ｂ_a及び上側の参照画素領域１１Ｂ_bから成る構成となっている。
　本例では、選択画素領域１１Ａにおいて、ｉ＋１行目及びｉ＋２行目の各画素を両側読出しの選択画素２０とし、参照画素領域１１Ｂ_a及び参照画素領域１１Ｂ_bの各画素を両側読出しの参照画素３０とした場合を例に挙げている。
　両側読出しの撮像装置では、画素アレイ部１１を挟んで下側及び上側に、カラム読出し回路部１３Ａ及びカラム読出し回路部１３Ｂが設けられ、カラム読出し回路部１３Ａ及びカラム読出し回路部１３Ｂのそれぞれに、定電流源５２、及び、バイパストランジスタ５３１を含むバイパス制御部５３が配置されている。
　実施例５に係る差動増幅型の撮像装置においても、バイパス電流用電流路として、コモン配線ＶＣＯＭを兼用した構成となっている。画素アレイ部１１には、コモン配線ＶＣＯＭとして、２本のコモン配線ＶＣＯＭ０，ＶＣＯＭ１が設けられている。一方のコモン配線ＶＣＯＭ０は、ｉ＋１行目の選択画素２０の増幅トランジスタ２４のソース電極と、参照画素領域１１Ｂ_b側の参照画素３０の増幅トランジスタ３４のソース電極とを共通に接続する。そして、一方のコモン配線ＶＣＯＭ０ＶＣＯＭ０は、一端がカラム読出し回路部１３Ｂ側のバイパス制御部５３に接続され、他端がカラム読出し回路部１３Ａ側の定電流源５２に接続されている。他方のコモン配線ＶＣＯＭ１は、ｉ＋２行目の選択画素２０の増幅トランジスタ２４のソース電極と、参照画素領域１１Ｂ_a側の参照画素３０の増幅トランジスタ３４のソース電極とを共通に接続する。そして、他方のコモン配線ＶＣＯＭ１は、一端がカラム読出し回路部１３Ａ側のバイパス制御部５３に接続され、他端がカラム読出し回路部１３Ｂ側の定電流源５２に接続されている。
　上記の構成の実施例５に係る差動増幅型の撮像装置において、バイパストランジスタ５３１がオフ状態となる通常時は、カラム読出し回路部１３Ａ側及びカラム読出し回路部１３Ｂ側の各カレントミラー回路５１のＰＭＯＳトランジスタ５１２から出力される信号電流Ｉは、図１６に破線の太線で示す経路で流れる。
　すなわち、カラム読出し回路部１３Ａ側の信号電流Ｉは、ｉ＋２行目の選択画素２０の選択トランジスタ２５及び増幅トランジスタ２４を経た後、コモン配線ＶＣＯＭ０を通して、カラム読出し回路部１３Ａ側に配置された定電流源５２に流れ込む。また、カラム読出し回路部１３Ｂ側の信号電流Ｉは、ｉ＋１行目の選択画素２０の選択トランジスタ２５及び増幅トランジスタ２４を経た後、コモン配線ＶＣＯＭ１を通して、カラム読出し回路部１３Ｂ側に配置された定電流源５２に流れ込む。
　バイパストランジスタ５３１がオン状態となるバイパス時は、カラム読出し回路部１３Ａ側及びカラム読出し回路部１３Ｂ側の各バイパストランジスタ５３１を流れるバイパス電流は、図１７に破線の太線で示す経路で流れる。すなわち、カラム読出し回路部１３Ａ側のバイパス電流は、バイパス電流用電流路としてのコモン配線ＶＣＯＭ１を通して、カラム読出し回路部１３Ｂ側に配置された定電流源５２に流れ込む。また、カラム読出し回路部１３Ｂ側のバイパス電流は、バイパス電流用電流路としてのコモン配線ＶＣＯＭ０を通して、カラム読出し回路部１３Ａ側に配置された定電流源５２に流れ込む。
　上述したように、参照画素固定、両側読出しの実施例５に係る差動増幅型の撮像装置でも、既存のコモン配線ＶＣＯＭ０，ＶＣＯＭ１をバイパス電流用電流路として兼用した構成となっているため、配線数を増やさなくても、実施例１と同様の作用、効果を得ることができる。すなわち、既存のコモン配線ＶＣＯＭ０，ＶＣＯＭ１を通してバイパス電流を画素アレイ部１１内に流すことで、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０から定電流源５２までのＩＲドロップ量の差を小さくし、電位差を減少させることができるため、ストリーキングの発生を抑えることができる。
［実施例６］
　実施例６は、実施例１の変形例であり、参照画素追従、片側読出しで、バイパス用配線をコモン配線ＶＣＯＭに隣接して設ける例である。
　図１８は、実施例６に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図であり、図１９は、実施例６に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。ここでは、ｉ＋２行目の画素を参照画素３０とし、ｉ＋１行目の画素を選択画素２０とした場合を例に挙げている。
　実施例６に係る差動増幅型の撮像装置は、バイパス用配線５４、及び、コモン配線ＶＣＯＭをバイパス電流用電流路として用いている。バイパス用配線５４は、差動出力ノードＮ1の電圧を制限するクリップ接続先を指定する配線として、画素アレイ部１１に画素列毎に設けられたコモン配線ＶＣＯＭに隣接して画素列に沿って設けられている。
　そして、バイパス用配線５４とコモン配線ＶＣＯＭとは、画素アレイ部１１において、バイパス制御部５３に対して遠端の画素行の近傍で電気的に接続されている。具体的には、バイパス制御部５３に対して遠端のバイパス用配線５４のノードＮ11と、バイパス制御部５３に対して遠端のコモン配線ＶＣＯＭのノードＮ12とが結線されている。このような、コモン配線ＶＣＯＭに対するバイパス用配線５４の結線位置の関係により、参照画素３０が選択画素２０に追従して移動することを可能にしている。
　上記の構成の実施例６に係る差動増幅型の撮像装置において、バイパストランジスタ５３１がオフ状態となる通常時は、カレントミラー回路５１のＰＭＯＳトランジスタ５１２から出力される信号電流Ｉは、図１８に破線の太線で示す経路で流れる。すなわち、信号電流Ｉは、ｉ＋１行目の選択画素２０の選択トランジスタ２５及び増幅トランジスタ２４を経た後、コモン配線ＶＣＯＭを通して定電流源５２に流れ込む。
　バイパストランジスタ５３１がオン状態となるバイパス時は、バイパストランジスタ５３１を流れるバイパス電流は、図１９に破線の太線で示す経路で流れる。すなわち、バイパス電流は、バイパス用配線５４を通してノードＮ11まで流れ、ノードＮ12を経た後、コモン配線ＶＣＯＭを通して定電流源５２に流れ込む。
　上述したように、実施例６に係る差動増幅型の撮像装置では、実施例２乃至実施例５に比べて、バイパス用配線５４を新たに設ける分だけ配線数が１本増えるものの、実施例１と同様の作用、効果を得ることができる。すなわち、バイパス用配線５４を通してバイパス電流を画素アレイ部１１内に流すことで、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０から定電流源５２までのＩＲドロップ量の差を小さくし、電位差を減少させることができるため、ストリーキングの発生を抑えることができる。
［実施例７］
　実施例７は、実施例４の変形例であり、参照画素追従、両側読出しで、バイパス用配線をコモン配線ＶＣＯＭに隣接して設ける例である。
　図２０は、実施例７に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図であり、図２１は、実施例７に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。
　両側読出しの撮像装置では、画素アレイ部１１を挟んで下側及び上側に、カラム読出し回路部１３Ａ及びカラム読出し回路部１３Ｂが設けられ、カラム読出し回路部１３Ａ及びカラム読出し回路部１３Ｂのそれぞれに、定電流源５２、及び、バイパストランジスタ５３１を含むバイパス制御部５３が配置されている。ここでは、ｉ＋１行目及びｉ＋４行目の各画素を参照画素３０とし、ｉ＋２行目及びｉ＋３行目の各画素を両側読出しの選択画素２０とした場合を例に挙げている。
　実施例７に係る差動増幅型の撮像装置においても、実施例６の場合と同様に、バイパス用配線５４、及び、コモン配線ＶＣＯＭをバイパス電流用電流路として用いている。バイパス用配線５４は、差動出力ノードＮ1の電圧を制限するクリップ接続先を指定する配線として、画素アレイ部１１に画素列毎に設けられたコモン配線ＶＣＯＭに隣接して画素列に沿って設けられている。そして、バイパス用配線５４とコモン配線ＶＣＯＭとは、画素アレイ部１１において、中央の画素行（中央行）の近傍で電気的に接続されている。具体的には、中央行の部位のバイパス用配線５４のノードＮ13と、中央行の部位のコモン配線ＶＣＯＭのノードＮ14とが結線されている。
　上記の構成の実施例７に係る差動増幅型の撮像装置では、バイパス用配線５４及びコモン配線ＶＣＯＭを、カラム読出し回路部１３Ａ側及びカラム読出し回路部１３Ｂ側への両側読出しに共有できることを特徴としている。具体的には、バイパストランジスタ５３１がオフ状態となる通常時は、カラム読出し回路部１３Ａ側及びカラム読出し回路部１３Ｂ側の各カレントミラー回路５１のＰＭＯＳトランジスタ５１２から出力される信号電流Ｉは、図２０に破線の太線で示す経路で流れる。
　すなわち、カラム読出し回路部１３Ａ側の信号電流Ｉは、ｉ＋２行目の選択画素２０の選択トランジスタ２５及び増幅トランジスタ２４を経た後、コモン配線ＶＣＯＭ０を通して、カラム読出し回路部１３Ａ側に配置された定電流源５２に流れ込む。また、カラム読出し回路部１３Ｂ側の信号電流Ｉは、ｉ＋３行目の選択画素２０の選択トランジスタ２５及び増幅トランジスタ２４を経た後、コモン配線ＶＣＯＭを通して、カラム読出し回路部１３Ｂ側に配置された定電流源５２に流れ込む。
　バイパストランジスタ５３１がオン状態となるバイパス時は、カラム読出し回路部１３Ａ側及びカラム読出し回路部１３Ｂ側の各バイパストランジスタ５３１を流れるバイパス電流は、図２１に破線の太線で示す経路で流れる。すなわち、カラム読出し回路部１３Ａ側のバイパス電流は、バイパス電流用電流路としてのバイパス用配線５４を通して、中央行のノードＮ14に流れ、ノードＮ13を経た後、コモン配線ＶＣＯＭを通して、カラム読出し回路部１３Ａ側に配置された定電流源５２に流れ込む。また、カラム読出し回路部１３Ｂ側のバイパス電流は、バイパス用配線５４を通して、中央行のノードＮ14に流れ、ノードＮ13を経た後、コモン配線ＶＣＯＭを通して、カラム読出し回路部１３Ｂ側に配置された定電流源５２に流れ込む。
　上述したように、実施例７に係る差動増幅型の撮像装置においても、実施例２乃至実施例５に比べて、バイパス用配線５４を新たに設ける分だけ配線数が１本増えるものの、実施例１と同様の作用、効果を得ることができる。すなわち、バイパス用配線５４を通してバイパス電流を画素アレイ部１１内に流すことで、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０から定電流源５２までのＩＲドロップ量の差を小さくし、電位差を減少させることができるため、ストリーキングの発生を抑えることができる。
［実施例８］
　実施例８は、実施例３の変形例であり、参照画素固定、片側読出しで、画素アレイ部１１において参照画素領域１１Ｂを選択画素領域１１Ａよりもカラム読出し回路部１３側に設ける例である。
　図２２は、実施例８に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図であり、図２３は、実施例８に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。
　片側読出しで、参照画素固定の場合、画素アレイ部１１は、選択画素２０が配置されて成る選択画素領域１１Ａ、及び、参照画素３０が配置されて成る参照画素領域１１Ｂから構成される。ここでは、選択画素領域１１Ａにおいて、ｉ＋１行目の画素を選択画素２０とした場合を例に挙げている。そして、実施例８に係る差動増幅型の撮像装置では、画素アレイ部１１において、参照画素３０を含む参照画素領域１１Ｂを、選択画素領域１１Ａよりもカラム読出し回路部１３側に設けた構成となっている。
　上記の構成の実施例８に係る差動増幅型の撮像装置においても、バイパス用配線５４、及び、コモン配線ＶＣＯＭをバイパス電流用電流路として用いている。バイパス用配線５４は、差動出力ノードＮ1の電圧を制限するクリップ接続先を指定する配線として、カラム読出し回路部１３と参照画素領域１１Ｂとの間に設けられ、参照画素領域１１Ｂの近傍においてコモン配線ＶＣＯＭと電気的に接続されている。これは、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０から定電流源５２までのＩＲドロップ量の差を小さくできればよいからである。
　具体的には、バイパストランジスタ５３１がオフ状態となる通常時は、カレントミラー回路５１のＰＭＯＳトランジスタ５１２から出力される信号電流Ｉは、図２２に破線の太線で示す経路で流れる。すなわち、信号電流Ｉは、ｉ＋１行目の選択画素２０の選択トランジスタ２５及び増幅トランジスタ２４を経た後、コモン配線ＶＣＯＭを通して定電流源５２に流れ込む。
　バイパストランジスタ５３１がオン状態となるバイパス時は、バイパストランジスタ５３１を流れるバイパス電流は、図２３に破線の太線で示す経路で流れる。すなわち、バイパス電流は、バイパス用配線５４を通して参照画素領域１１Ｂの参照画素３０まで流れた後、コモン配線ＶＣＯＭを通して定電流源５２に流れ込む。
　上述したように、実施例８に係る差動増幅型の撮像装置では、カラム読出し回路部１３と参照画素領域１１Ｂとの間に設けたバイパス用配線５４を通して、バイパス電流を画素アレイ部１１の参照画素領域１１Ｂに流すようにしている。これにより、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０から定電流源５２までのＩＲドロップ量の差を小さくし、電位差を減少させることができるため、ストリーキングの発生を抑えることができる。
［実施例９］
　実施例９は、実施例５の変形例であり、参照画素固定、両側読出しで、参照画素３０を含む２つの参照画素領域１１Ｂ_a，１１Ｂ_bを両側読出しに対応して設ける例である。
　図２４は、実施例９に係る差動増幅型の撮像装置における通常動作列の動作説明のための回路図であり、図２５は、実施例９に係る差動増幅型の撮像装置における光入射によるバイパス動作列の動作説明のための回路図である。
　本例では、選択画素領域１１Ａにおいて、ｉ＋１行目及びｉ＋２行目の各画素を両側読出しの選択画素２０とし、参照画素領域１１Ｂ_a及び参照画素領域１１Ｂ_bの各画素を両側読出しの参照画素３０とした場合を例に挙げている。
　両側読出しの撮像装置では、画素アレイ部１１を挟んで下側及び上側に、カラム読出し回路部１３Ａ及びカラム読出し回路部１３Ｂが設けられ、カラム読出し回路部１３Ａ及びカラム読出し回路部１３Ｂのそれぞれに、定電流源５２、及び、バイパストランジスタ５３１を含むバイパス制御部５３が配置されている。
　実施例９に係る差動増幅型の撮像装置おいても、バイパス用配線５４、及び、コモン配線ＶＣＯＭをバイパス電流用電流路として用いている。バイパス用配線５４は、差動出力ノードＮ1の電圧を制限するクリップ接続先を指定する配線として、カラム読出し回路部１３Ａ側のバイパス用配線５４ａと、カラム読出し回路部１３Ｂ側のバイパス用配線５４ｂとを有する。
　そして、実施例８の場合と同様の理由より、バイパス用配線５４ａをカラム読出し回路部１３Ａと参照画素領域１１Ｂ_aとの間に設け、参照画素領域１１Ｂ_aにおいてコモン配線ＶＣＯＭと電気的に接続し、バイパス用配線５４ｂをカラム読出し回路部１３Ｂと参照画素領域１１Ｂ_bとの間に設け、参照画素領域１１Ｂ_bにおいてコモン配線ＶＣＯＭと電気的に接続した構成となっている。
　上記の構成の実施例９に係る差動増幅型の撮像装置において、バイパストランジスタ５３１がオフ状態となる通常時は、カラム読出し回路部１３Ａ側及びカラム読出し回路部１３Ｂ側の各カレントミラー回路５１のＰＭＯＳトランジスタ５１２から出力される信号電流Ｉは、図２４に破線の太線で示す経路で流れる。
　すなわち、カラム読出し回路部１３Ａ側の信号電流Ｉは、ｉ＋２行目の選択画素２０の選択トランジスタ２５及び増幅トランジスタ２４を経た後、コモン配線ＶＣＯＭを通して、カラム読出し回路部１３Ｂ側に配置された定電流源５２に流れ込む。カラム読出し回路部１３Ｂ側の信号電流Ｉは、ｉ＋１行目の選択画素２０の選択トランジスタ２５及び増幅トランジスタ２４を経た後、コモン配線ＶＣＯＭを通して、カラム読出し回路部１３Ａ側に配置された定電流源５２に流れ込む。
　バイパストランジスタ５３１がオン状態となるバイパス時は、カラム読出し回路部１３Ａ側及びカラム読出し回路部１３Ｂ側の各バイパストランジスタ５３１を流れるバイパス電流は、図２５に破線の太線で示す経路で流れる。
　すなわち、カラム読出し回路部１３Ａ側のバイパス電流は、バイパス用配線５４ａを通して参照画素領域１１Ｂ_aの参照画素３０まで流れた後、コモン配線ＶＣＯＭを通して、カラム読出し回路部１３Ａ側に配置された定電流源５２に流れ込む。カラム読出し回路部１３Ｂ側のバイパス電流は、バイパス用配線５４ｂを通して参照画素領域１１Ｂ_bの参照画素３０まで流れた後、コモン配線ＶＣＯＭを通して、カラム読出し回路部１３Ｂ側に配置された定電流源５２に流れ込む。
　上述したように、実施例９に係る差動増幅型の撮像装置では、カラム読出し回路部１３Ａ，１３Ｂと参照画素領域１１Ｂ_a，１１Ｂ_bとの間に設けたバイパス用配線５４Ａ，５４ｂを通して、バイパス電流を画素アレイ部１１の参照画素領域１１Ｂ_a，１１Ｂ_bに流すようにしている。これにより、バイパス電流が流れる画素列と、バイパス電流が流れない画素列とで、参照画素３０から定電流源５２までのＩＲドロップ量の差を小さくし、電位差を減少させることができるため、ストリーキングの発生を抑えることができる。
＜本開示の第２実施形態＞
　以上説明した本開示の第１実施形態では、差動増幅回路５０の差動出力ノードＮ1（図５参照）の電圧を所定の電圧にクリップするためのバイパス電流を流すバイパス電流用電流路を画素アレイ部１１内に設けるようにしている。これに対し、本開示の第２実施形態では、画素列毎に画素列に沿って設けられた既存の配線のうち、差動増幅回路５０によって選択画素２０の信号を読み出す差動増幅読出し時に、特にＤ相（信号データ）期間に、信号の読出しに寄与しない配線（以下、「不活性配線」と記述する）をバイパス電流用電流路として使用するようにする。
　このように、画素列毎に画素列に沿って設けられた既存の配線のうち、差動増幅読出し時に信号の読出しに寄与しない不活性配線を、バイパス電流を流すためのバイパス電流用電流路として使用することにより、画素列毎に画素列に沿って設ける配線数を、画素アレイ部１１内にバイパス電流用電流路を設ける第１実施形態の場合に比べて減らすことができる。削減できる配線数は、画素列毎であることから、配線数を削減できることによる効果は極めて大きく、従って、画素アレイ部１１の配線構造の簡略化、それに伴って低コスト化を図ることができる。
　因みに、本開示の第２実施形態に係る撮像装置では、選択画素２０の信号を読み出す読出し方式として、差動増幅回路５０によって読み出す差動増幅読出し方式、増幅トランジスタ２４及び定電流源５２によって構成されるソースフォロワ（ＳＦ）回路によって読み出すＳＦ読出し方式とを切替え可能な構成となっている。この点については、先述した第１実施形態に係る撮像装置においても同様である。
　差動増幅読出し方式では、高い変換効率で選択画素２０の信号の読出しを行うことができる。その反面、例えば、明時には、ダイナミックレンジの広いＳＦ読出し方式で、選択画素２０の信号を読み出すことが望ましい。従って、差動増幅読出し方式とＳＦ読出し方式とを適宜切り替えて使用することで、選択画素２０の信号のより適切な読出しを行うことが可能になる。
　差動増幅読出し方式とＳＦ読出し方式とを切替え可能な構成の撮像装置において、第２実施形態における信号読出しに寄与しない不活性配線としては、ＳＦ読出し時には使用されるが、差動増幅読出し時には使用されない垂直信号線（ＶＳＬ）や、差動増幅読出しの際のリセット時にのみ使用されるリセット線（ＶＲＤ）を例示することができる。リセット線（ＶＲＤ）は、選択画素２０をリセットするリセット電圧Ｖrstを伝送する配線であり、Ｐ相（リセットデータ）時及びＤ相（信号データ）時に、バイパス電流用電流路として使用することになる。
［選択画素のリセット方式について］
　ここで例示するリセット線（ＶＲＤ）は、画素列毎に画素列に沿って設けられた既存の配線の一つである。因みに、先述した実施例１乃至実施例１０において、実施例１、実施例２、実施例４、実施例６、実施例７、及び、実施例１０では、リセット線（ＶＲＤ）が画素列毎に画素列に沿って設けられた構成となっており、実施例３、実施例５、実施例８、及び、実施例９では、リセット線（ＶＲＤ）が画素列に沿って設けられていない構成となっている。この違いは、選択画素２０のリセット方式の違いによる。選択画素２０のリセット方式として、例えば、以下に説明する３つの方式を例示することができる。
（リセット方式１）
　リセット方式１は、リセット線（ＶＲＤ）の配線を画素列毎に画素列に沿って設ける、所謂、ＶＲＤ配線方式の例である。図２７は、リセット方式１の差動増幅読出し時の配線例を示す回路図であり、図２８は、リセット方式１のＳＦ読出し時の配線例を示す回路図である。
　尚、ここでは、ＳＦ読出しの際に、複数の画素行（例えば、２つの画素行）の各選択画素２０の信号を同時に読み出す構成の撮像装置を例に挙げて説明する。この点については、後述する他のリセット方式においても同様である。ＳＦ読出しの際に、複数の画素行の各選択画素２０の信号を同時に読み出すことで、信号読出し速度の高速化を図ることができる。但し、リセット方式１については、複数の画素行の同時読出しに限られるものではなく、１画素行毎の読出しであってもよい。この点についても、後述する他のリセット方式においても同様である。
　図２７及び図２８に示すように、２つの画素行の同時読出しに伴って、２本の垂直信号線１１２01，１１２11が画素行毎に画素行に沿って設けられている。この点については、後述する他のリセット方式においても同様である。ここでは、差動増幅読出し時には、２本の垂直信号線１１２01，１１２11の１本が活性化状態となり、ＳＦ読出し時には、２本の垂直信号線１１２01，１１２11が共に活性化状態となる回路図を図示している。但し、差動増幅読出し時、ＳＦ読出し時共に、２本の垂直信号線１１２01，１１２11について、同じ活性化本数とすることもできる。
　リセット方式１にあっては、２つの画素行の同時読出しに伴って、リセット線（ＶＲＤ）についても、２本のリセット線１１３01，１１３11が画素行毎に画素行に沿って設けられている。
　カラム読出し回路部１３において、差動増幅読出し時には、図２７に示すように、スイッチＳＷ1，ＳＷ2がオン（閉）状態となることで、カレントミラー回路５１を含む差動増幅回路が形成される。切替えスイッチ５６は、奇数画素行／偶数画素行の切り替えのためのスイッチである。ＳＦ読出し時には、図２８に示すように、スイッチＳＷ1，ＳＷ2がオフ（開）状態となる。
　スイッチＳＷ3は、差動増幅読出し時には、オフ（開）状態にあり、ＳＦ読出しの際のリセット時に、オン（閉）状態となることで、２本のリセット線１１３01，１１３11及びコモン配線ＶＣＯＭに対して電源電圧ＶDDを印加する。スイッチＳＷ4，ＳＷ5は、差動増幅読出し時には、オフ（開）状態にあり、ＳＦ読出し時には、オン（閉）状態となることで、２本のリセット線１１３01，１１３11と定電流源５２とを電気的に接続する。
　スイッチＳＷ6，ＳＷ7は、差動増幅読出し時には、オン（閉）状態となることで、コモン配線ＶＣＯＭと定電流源５２とを電気的に接続する。ＳＦ読出し時には、スイッチＳＷ6，ＳＷ7は、オフ（開）状態にある。
　スイッチＳＷ8は、差動増幅読出しの際のリセット時にオン（閉）状態となることで、垂直信号線１１２11とリセット線１１３11とを電気的に接続する。このとき、スイッチＳＷ9は、オフ（開）状態にある。ＳＦ読出し時には、スイッチＳＷ8，ＳＷ9は共に、オフ（開）状態にある。
（リセット方式２）
　リセット方式２は、２本の垂直信号線１１２01，１１２11をリセット線（ＶＲＤ）として兼用する例である。図２９は、リセット方式２の差動増幅読出し時の配線例を示す回路図であり、図３０は、リセット方式２のＳＦ読出し時の配線例を示す回路図である。
　図２９及び図３０に示すように、リセット方式２では、選択画素２０のリセットトランジスタ２３が、２本の垂直信号線１１２01，１１２11に対して１画素行置きに交互に接続されている。すなわち、リセット方式２にあっては、リセット線（ＶＲＤ）について、画素行に沿って配線されていない。
　カラム読出し回路部１３において、差動増幅読出し時には、図２９に示すように、スイッチＳＷ1，ＳＷ2がオン（閉）状態となることで、カレントミラー回路５１を含む差動増幅回路が形成され、ＳＦ読出し時には、図３０に示すように、スイッチＳＷ1，ＳＷ2がオフ（開）状態となる。
　スイッチＳＷ3は、差動増幅読出し時には、オフ（開）状態にあり、ＳＦ読出し時には、オン（閉）状態となることで、コモン配線ＶＣＯＭに対して電源電圧ＶDDを印加する。スイッチＳＷ4，ＳＷ5は、差動増幅読出し時には、オフ（開）状態にあり、ＳＦ読出し時には、オン（閉）状態となることで、２本のリセット線１１３01，１１３11と定電流源５２とを電気的に接続する。
　スイッチＳＷ6，ＳＷ7は、差動増幅読出し時には、オン（閉）状態となることで、コモン配線ＶＣＯＭと定電流源５２とを電気的に接続する。ＳＦ読出し時には、スイッチＳＷ6，ＳＷ7は、オフ（開）状態にある。
　スイッチＳＷ10，ＳＷ11は、差動増幅読出し時には、オフ（開）状態にあり、ＳＦ読出しの際のリセット時には、オン（閉）状態となることで、２本の垂直信号線１１２01，１１２11に対して電源電圧ＶDDを印加する。これにより、２本の垂直信号線１１２01，１１２11がリセット線（ＶＲＤ）としての兼用が可能になる。
（リセット方式３）
　リセット方式３は、選択画素２０がリセットトランジスタを２個有する例である。図３１は、リセット方式３の差動増幅読出し時の配線例を示す回路図であり、図３２は、リセット方式３のＳＦ読出し時の配線例を示す回路図である。
　リセット方式３は、選択画素２０のリセットトランジスタ２３が、２本の垂直信号線１１２01，１１２11に対して１画素行置きに交互に接続されている点では、リセット方式２と同じである。リセット方式３では、選択画素２０がリセットトランジスタ２３の他に、リセットトランジスタ２７を有する構成となっている。リセットトランジスタ２７は、増幅トランジスタ２４のゲート電極とコモン配線ＶＣＯＭとの間に接続されている。
　カラム読出し回路部１３において、差動増幅読出し時には、図３１に示すように、スイッチＳＷ1，ＳＷ2がオン（閉）状態となることで、カレントミラー回路５１を含む差動増幅回路が形成される。ＳＦ読出し時には、図３２に示すように、スイッチＳＷ1，ＳＷ2がオフ（開）状態となる。
　スイッチＳＷ3は、差動増幅読出し時には、オフ（開）状態にあり、ＳＦ読出しの際のリセット時に、オン（閉）状態となることで、コモン配線ＶＣＯＭに対して電源電圧ＶDDを印加する。スイッチＳＷ4，ＳＷ5は、差動増幅読出し時には、オフ（開）状態にあり、ＳＦ読出し時には、オン（閉）状態となることで、２本のリセット線１１３01，１１３11と定電流源５２とを電気的に接続する。
　スイッチＳＷ6，ＳＷ7は、差動増幅読出し時には、オン（閉）状態となることで、コモン配線ＶＣＯＭと定電流源５２とを電気的に接続する。ＳＦ読出し時には、スイッチＳＷ6，ＳＷ7は、オフ（開）状態にある。
　以下に、画素列毎に画素列に沿って設けられた既存の配線のうち、差動増幅回路５０によって選択画素２０の信号を読み出す差動増幅読出し時のＤ相（信号データ）期間に、信号の読出しに寄与しない不活性配線をバイパス電流用電流路として使用する第２実施形態の具体的な実施例について説明する。
［実施例１０］
　実施例１０は、バイパス電流用電流路として、ＳＦ読出し時には使用するが、差動増幅読出し時には使用しない垂直信号線（ＶＳＬ）を使用する例である。
　図３３は、実施例１０に係る差動増幅型の撮像装置におけるバイパス電流用電流路についての配線例を示す回路図である。ここでは、差動増幅読出し方式とＳＦ読出し方式との切替えが可能で、ＳＦ読出しの際に、例えば、２つの画素行の各選択画素２０の信号を同時に読み出す構成の撮像装置を例に挙げて説明する。この点については、後述する実施例１１，１２においても同様である。また、参照画素固定の場合を例に挙げているが、参照画素追従の場合にも同様に適用できる。
　実施例１０では、図３３において、ＳＦ読出し時には使用されるが、差動増幅読出し時には使用されない垂直信号線（ＶＳＬ０，ＶＳＬ１）１１２01，１１２11を、差動増幅回路５０の差動出力ノードＮ1（図５参照）の電圧を所定の電圧にクリップするためのバイパス電流を流すバイパス電流用電流路として使用する。
　垂直信号線（ＶＳＬ０，ＶＳＬ１）１１２01，１１２11をバイパス電流用電流路として使用するために、カラム読出し回路部１３には、バイパス制御部５３の出力配線ＶＣＯＭＲ（具体的には、スイッチ５３３に繋がる出力配線ＶＣＯＭＲ）と、不活性配線としての垂直信号線１１２01，１１２11とを電気的に接続する切替えスイッチＭ０が設けられている。更に、画素アレイ部１１のスイッチ領域１１Ｃには、不活性配線としての垂直信号線１１２01，１１２11とコモン配線ＶＣＯＭとを電気的に接続する切替えスイッチ１１０，１２０が設けられている。
　スイッチ領域１１Ｃの切替えスイッチ１１０，１２０については、トランジスタを用いて構成することができる。画素アレイ部１１に形成される切替えスイッチ１１０，１２０のトランジスタとしては、サイズの観点から、画素トランジスタと同様に、ＰチャネルのＭＯＳトランジスタよりもＮチャネルのＭＯＳトランジスタが好ましい。但し、ＮチャネルのＭＯＳトランジスタの場合、通せる電流に制限がある。このことから、切替えスイッチ１１０，１２０のトランジスタとして、デプレッション型のＮチャネルＭＯＳトランジスタを用いることが好ましい。デプレッション型のＮチャネルＭＯＳトランジスタから成る切替えスイッチ１１０，１２０は、垂直駆動部１２で生成されるスイッチ制御信号ＣＮＴ０，ＣＮＴ１によってオン／オフ制御が行われる。
　図３３には、参照画素固定の場合において、切替えスイッチＭ０が垂直信号線（ＶＳＬ１）１１２11を選択した状態を図示している。参照画素固定の場合の動作説明のためのタイミング波形図を図３４に示す。切替えスイッチＭ０が垂直信号線（ＶＳＬ１）１１２11を選択した状態において、スイッチ制御信号ＣＮＴ１が高レベルとなり、これに応答して切替えスイッチ１２０がオン状態となることにより、コモン配線ＶＣＯＭに対して垂直信号線（ＶＳＬ１）１１２11が電気的に接続される。そして、差動増幅読出し時のＤ相（信号データ）期間に、バイパス制御部５３のバイパストランジスタ５３１がオン状態になることで、バイパス電流が切替えスイッチＭ０及び切替えスイッチ１２０を通してコモン配線ＶＣＯＭに流れる。因みに、参照画素追従の場合の動作説明のためのタイミング波形図を図３５に示す。
　上述したように、実施例１０に係る差動増幅型の撮像装置では、ＳＦ読出し時には使用するが、差動増幅読出し時には使用しない不活性配線である垂直信号線（ＶＳＬ０，ＶＳＬ１）１１２01，１１２11をバイパス電流用電流路として使用している。垂直信号線（ＶＳＬ０，ＶＳＬ１）１１２01，１１２11は、画素列毎に画素列に沿って設けられた既存の配線である。従って、画素アレイ部１１内にバイパス電流用電流路を設ける必要がないため、画素列毎に画素列に沿って設ける配線数を減らすことができる。
　そして、画素列毎に画素列に沿って設ける配線数の削減により、画素アレイ部１１の配線構造の簡略化、それに伴う低コスト化が可能となるとともに、図３Ｂに示す積層型の半導体チップ構造にあっては、次のような作用、効果を得ることができる。すなわち、図３Ｂに示す積層型の半導体チップ構造において、画素アレイ部１１が形成された第１半導体チップ４４を画素チップとし、カラム読出し回路部１３等が形成された第２半導体チップ４５を回路チップとするとき、両チップを電気的に接続するＣｕ－Ｃｕ接続等の接続部の個数を削減することができる。
　具体的には、画素アレイ部１１内にバイパス電流用電流路を設ける場合には、図３６に示すように、Ｃｕ－Ｃｕ接続等の接続部としては、例えば、参照画素側の信号線ＶＳＬ_Ｒ用の接続部６１、コモン配線ＶＣＯＭ用の接続部６２、垂直信号線（ＶＳＬ０，ＶＳＬ１）１１２01，１１２11用の接続部６３0，６３1、読出画素（選択画素）側のリセット線ＶＲＤ_Ｓ用の接続部６４、及び、バイパス電流用電流路用の接続部６５の計６個必要となる。これに対して、垂直信号線（ＶＳＬ０，ＶＳＬ１）１１２01，１１２11をバイパス電流用電流路として使用する実施例１０の場合には、図３７に示すように、バイパス電流用電流路用の接続部６５が不要となるため、Ｃｕ－Ｃｕ接続等の接続部を画素列毎に１個削減できる。従って、画素アレイ部１１全体としては、Ｃｕ－Ｃｕ接続等の接続部を画素列の数だけ削減できるため、その削減効果は極めて大きい。図３６及び図３７には、バイパス電流が流れる電流経路を破線の矢印で図示している。
［実施例１１］
　実施例１１は、実施例１０の変形例であり、垂直信号線とコモン配線とを電気的に接続する切替えスイッチの他の構成例である。図３８は、実施例１１に係る差動増幅型の撮像装置におけるバイパス電流用電流路についての配線例を示す回路図である。
　図３８に示すように、実施例１１では、スイッチ領域１１Ｃにおいて、不活性配線としての垂直信号線１１２01，１１２11とコモン配線ＶＣＯＭとを電気的に接続する切替えスイッチ１１０，１２０を、画素アレイ部１１の各画素と同様の画素回路を用いて形成した構成となっている。より具体的には、選択画素２０や参照画素３０と同様の画素回路において、リセットトランジスタ（ＲＳＴ）をスイッチ素子として用いている。
　上述したように、実施例１１に係る差動増幅型の撮像装置では、垂直信号線１１２01，１１２11とコモン配線ＶＣＯＭとを電気的に接続する切替えスイッチ１１０，１２０を、画素アレイ部１１の各画素と同様の画素回路を用いて構成している。従って、画素アレイ部１１の各画素を形成するプロセスにて切替えスイッチ１１０，１２０を形成することができるため、切替えスイッチ１１０，１２０を画素とは別のプロセスで形成する場合よりもプロセスの簡略化を図ることができる。
　また、実施例１１の場合においても、実施例１０の場合と同様の作用、効果を得ることができる。すなわち、画素列毎に画素列に沿って設ける配線数を減らすことができるとともに、画素アレイ部１１が形成された画素チップとし、カラム読出し回路部１３等が形成された回路チップとを電気的に接続するＣｕ－Ｃｕ接続等の接続部の個数を、画素列毎に１個削減することができる。そして、画素アレイ部１１全体としては、Ｃｕ－Ｃｕ接続等の接続部を画素列の数だけ削減できる。
［実施例１２］
　実施例１２は、垂直信号線とコモン配線とを電気的に接続する切替えスイッチをカラム読出し回路部に形成する例である。図３９は、実施例１２に係る差動増幅型の撮像装置におけるバイパス電流用電流路についての配線例を示す回路図である。
　図３９に示すように、実施例１２では、不活性配線としての垂直信号線１１２01，１１２11とコモン配線ＶＣＯＭとを電気的に接続する切替えスイッチ１１０，１２０を、カラム読出し回路部１３内に形成した構成となっている。切替えスイッチ１１０，１２０については、トランジスタを用いて構成することができる。
　上述したように、垂直信号線１１２01，１１２11とコモン配線ＶＣＯＭとを接続する切替えスイッチ１１０，１２０を、カラム読出し回路部１３内に形成することで、画素アレイ部１１内に形成する場合に比べて、切替えスイッチ１１０，１２０を形成するトランジスタに制限（制約）がない。すなわち、切替えスイッチ１１０，１２０を形成するトランジスタとして、ＰチャネルのＭＯＳトランジスタを用いることもできるし、ＮチャネルのＭＯＳトランジスタを用いることもできる。
　また、実施例１２の場合においても、実施例１０の場合と同様の作用、効果を得ることができる。すなわち、画素列毎に画素列に沿って設ける配線数を減らすことができるとともに、画素アレイ部１１が形成された画素チップとし、カラム読出し回路部１３等が形成された回路チップとを電気的に接続するＣｕ－Ｃｕ接続等の接続部の個数を、画素列毎に１個削減することができる。そして、画素アレイ部１１全体としては、Ｃｕ－Ｃｕ接続等の接続部を画素列の数だけ削減できる。
［実施例１３］
　実施例１３は、選択画素２０のリセット方式として、先述したリセット方式１、即ち、リセット線（ＶＲＤ）の配線を画素列毎に画素列に沿って設けるＶＲＤ配線方式をとる差動増幅型の撮像装置において、バイパス電流用電流路として、差動増幅読出しの際のリセット時にのみ使用されるリセット線（ＶＲＤ）を使用する例である。
　図４０は、実施例１３に係る差動増幅型の撮像装置におけるバイパス電流用電流路についての配線例を示す回路図である。ここでは、ＳＦ読出しの際に、選択画素２０の信号を１つの画素行毎に順に読み出す構成の撮像装置を例に挙げて説明する。従って、当該撮像装置の場合、垂直信号線（ＶＳＬ）１１２及びリセット線（ＶＲＤ）１１３が画素列毎に１本ずつ設けられることになる。リセット線（ＶＲＤ）１１３は、差動増幅読出しの際のリセット時にのみ使用される配線である。
　実施例１３では、差動増幅読出しの際のリセット時にのみ使用されるリセット線（ＶＲＤ）１１３を、差動増幅回路５０の差動出力ノードＮ1（図５参照）の電圧を所定の電圧にクリップするためのバイパス電流を流すバイパス電流用電流路として使用する。すなわち、リセット時に使用するリセット線（ＶＲＤ）１１３を、Ｐ相（リセットデータ）及びＤ相（信号データ）にバイパス電流用電流路として使用する。
　リセット線（ＶＲＤ）１１３をバイパス電流用電流路として使用するために、バイパス制御部５３の出力配線ＶＣＯＭＲ（具体的には、スイッチ５３３に繋がる出力配線ＶＣＯＭＲ）に対して、不活性配線としてのリセット線（ＶＲＤ）１１３が電気的に接続されている。更に、画素アレイ部１１のスイッチ領域１１Ｃには、不活性配線としてのリセット線（ＶＲＤ）１１３とコモン配線ＶＣＯＭとを電気的に接続する切替えスイッチ１１０が設けられている。
　上述したように、実施例１３に係る差動増幅型の撮像装置では、差動増幅読出しの際のリセット時にのみ使用されるリセット線（ＶＲＤ）１１３をバイパス電流用電流路として使用している。選択画素２０のリセット方式がＶＲＤ配線方式の差動増幅型の撮像装置においては、リセット線（ＶＲＤ）１１３は、画素列毎に画素列に沿って設けられた既存の配線である。従って、実施例１０の場合と同様に、画素アレイ部１１内にバイパス電流用電流路を設ける必要がないため、画素列毎に画素列に沿って設ける配線数を減らすことができる。
　そして、画素列毎に画素列に沿って設ける配線数の削減により、画素アレイ部１１の配線構造の簡略化、それに伴う低コスト化が可能となるとともに、図３Ｂに示す積層型の半導体チップ構造にあっては、次のような作用、効果を得ることができる。すなわち、実施例１０の場合と同様に、図３Ｂに示す積層型の半導体チップ構造において、画素アレイ部１１が形成された画素チップと、カラム読出し回路部１３等が形成され回路チップを電気的に接続するＣｕ－Ｃｕ接続等の接続部の個数を削減することができる。
　具体的には、画素アレイ部１１内にバイパス電流用電流路を設ける場合には、図４１に示すように、Ｃｕ－Ｃｕ接続等の接続部としては、例えば、参照画素側の信号線ＶＳＬ_Ｒ用の接続部６１、コモン配線ＶＣＯＭ用の接続部６２、垂直信号線ＶＳＬ_Ｓ用の接続部６３、読出画素（選択画素）側のリセット線ＶＲＤ_Ｓ用の接続部６４、及び、バイパス電流用電流路用の接続部６５の計５個必要となる。これに対して、差動増幅読出しの際のリセット時にのみ使用されるリセット線（ＶＲＤ）１１３をバイパス電流用電流路として使用する実施例１３の場合には、図４２に示すように、バイパス電流用電流路用の接続部６５が不要となり、Ｃｕ－Ｃｕ接続等の接続部を画素列毎に１個削減できるため、その削減効果は極めて大きい。図４１及び図４２には、バイパス電流が流れる電流経路を破線の矢印で図示している。
＜本開示の第３実施形態＞
　バイパス制御部５３を備え、差動出力ノードＮ1（図５参照）の電圧（差動出力電圧）を所定の電圧に制限（クリップ）する電圧クリップ機能を有する差動増幅型の撮像装置の一つとして、参照画素３０側のノイズ低減を目的として、カラム読出し回路部１３において、参照画素３０側を画素列間で横繋ぎする機能を持つ撮像装置がある（例えば、ＷＯ　２０１８／１９０１２７　Ａ１参照）。
　上記の横繋ぎする機能を持つ差動増幅型の撮像装置では、コモン配線ＶＣＯＭの配線抵抗に起因するＩＲドロップ量が、バイパス制御部５３によってバイパスする場合と、バイパスしない場合とで異なるため、バイパス電流が流れる画素列、及び、バイパス電流が流れない画素列における画素アレイ部１１内の画素列間のコモン配線ＶＣＯＭの横繋ぎ位置で電位差が生じ、ストリーキングが発生する。また、選択画素２０の位置により、コモン配線ＶＣＯＭの配線抵抗が変わるためＩＲドロップ量が変化し、この変化がストリーキングとして現れる。
［実施例１４］
　実施例１４は、差動出力ノードＮ1の電圧を制限する電圧クリップ機能を有し、参照画素３０側のノイズ低減のために参照画素３０側を横繋ぎする機能を持つ差動増幅型の撮像装置に適用する例である。以下では、参照画素追従、片側読出し、及び、参照画素固定、片側読出しに適用する場合を例に挙げて説明するが、参照画素追従、両側読出し、及び、参照画素固定、両側読出しにも適用することができる。
（参照画素追従、片側読出しの場合）
　図４３は、参照画素追従、片側読出しの実施例１４に係る差動増幅型の撮像装置の要部の回路図である。ここでは、画素アレイ部１１において、ｉ＋４行目の画素を参照画素３０とし、ｉ＋３行目の画素を選択画素２０とした場合を例に挙げている。
　参照画素追従、片側読出しの実施例１４に係る差動増幅型の撮像装置は、参照画素３０側のノイズ低減を目的として、画素列間で参照画素３０側を横繋ぎする、具体的には、各画素列のコモン配線ＶＣＯＭを横繋ぎ（結線）する横繋ぎ配線５８を、画素アレイ部１１内に有する構成となっている。横繋ぎ配線５８については、１画素単位で設けてもよいし、複数画素単位で設けてもよい。横繋ぎ配線５８は、参照画素３０側のノイズ低減を目的として、画素列間で参照画素３０側を横繋ぎする配線であるが、実施例１４に係る差動増幅型の撮像装置が参照画素追従であることから、全画素行に設けられている。
　上記の構成の参照画素追従、片側読出しの実施例１４に係る差動増幅型の撮像装置において、バイパストランジスタ５３１がオン状態となるバイパス時は、バイパストランジスタ５３１を流れるバイパス電流は、図４３に点線の太線で示す経路で流れる。すなわち、バイパス電流は、バイパストランジスタ５３１からコモン配線ＶＣＯＭを通して定電流源５２に流れ込む。
　強い光が入射していなく、バイパストランジスタ５３１がオフ状態となっている通常時は、カレントミラー回路５１のＰＭＯＳトランジスタ５１２から出力される信号電流Ｉは、図４３に破線の太線で示す右列回路の経路で流れる。すなわち、信号電流Ｉは、ｉ＋３行目の選択画素２０の選択トランジスタ２５及び増幅トランジスタ２４を経た後、コモン配線ＶＣＯＭを通して定電流源５２に流れ込むとともに、横繋ぎ配線５８を経由して他の画素列のコモン配線ＶＣＯＭに分配される。そして、定電流源５２に流れる電流を一定に保つため、定電流源５２に近い横繋ぎ配線５８を通して元の列のコモン配線ＶＣＯＭに戻る。また、積層型の半導体チップ構造において、上チップの横繋ぎ配線からも電流が戻るし、下チップに横繋ぎ配線があれば、その横繋ぎ配線からも同じ列に電流が戻る。
　上述したように、横繋ぎ配線５８によって１画素列単位又は複数画素列単位で参照画素３０側を横繋ぎすることで、横繋ぎ配線５８を通して参照画素３０側のノイズが平均化されるため、参照画素３０側のノイズを低減することができる。すなわち、横繋ぎ配線５８は、バイパス電流が流れる画素列、及び、バイパス電流が流れない画素列における画素アレイ部１１内の画素列間のコモン配線の電位差を抑制するコモン配線列結線経路としての機能を持つ。更に、横繋ぎ配線５８が画素アレイ部１１内に設けられていることで、図４３に破線の太線で示すように、横繋ぎ配線５８を通して画素列間で電流が分配されるため、コモン配線ＶＣＯＭの配線抵抗に起因する、参照画素３０から定電流源５２までのＩＲドロップ量の差が小さくなる。これにより、横繋ぎ位置での画素列間の電位差を減少させることができるため、ストリーキングの発生を抑えることができる。
　ここでは、参照画素追従、片側読出しの場合を例に挙げて説明したが、参照画素追従、両側読出しの場合にも、参照画素追従、片側読出しの場合と同様である。
（参照画素固定、片側読出しの場合）
　図４４は、参照画素固定、片側読出しの場合の実施例１４に係る差動増幅型の撮像装置の要部の回路図である。
　片側読出しで、参照画素固定の場合、画素アレイ部１１は、選択画素２０が配置されて成る選択画素領域１１Ａ、及び、参照画素３０が配置されて成る参照画素領域１１Ｂから構成される。ここでは、選択画素領域１１Ａにおいて、ｉ＋１行目の画素を選択画素２０とした場合を例に挙げている。
　参照画素固定、片側読出しの実施例１４に係る差動増幅型の撮像装置は、参照画素３０側のノイズ低減を目的として、画素列間で参照画素３０側を横繋ぎする、具体的には、各画素列のコモン配線ＶＣＯＭを横繋ぎ（結線）する横繋ぎ配線５８を、画素アレイ部１１内の特定の領域、即ち、参照画素領域１１Ｂ内に設けた構成となっている。横繋ぎ配線５８については、１画素単位で設けてもよいし、複数画素単位で設けてもよい。
　上記の構成の参照画素固定、片側読出しの実施例１４に係る差動増幅型の撮像装置において、バイパストランジスタ５３１がオン状態となるバイパス時は、バイパストランジスタ５３１を流れるバイパス電流は、図４４に点線の太線で示す経路で流れる。すなわち、バイパス電流は、バイパストランジスタ５３１からコモン配線ＶＣＯＭを通して定電流源５２に流れ込む。
　バイパストランジスタ５３１がオフ状態となる通常時は、カレントミラー回路５１のＰＭＯＳトランジスタ５１２から出力される信号電流Ｉは、図４４に破線の太線で示す経路で流れ、コモン配線ＶＣＯＭを通して定電流源５２に流れ込む。
　上述した参照画素固定、片側読出しの差動増幅型の撮像装置においても、参照画素領域１１Ｂ内に設けられた横繋ぎ配線５８を参照画素３０に設けることにより、バイパス電流が流れる画素列、及び、バイパス電流が流れない画素列における横繋ぎ結線位置でのコモン配線の電位差を抑制することができる。これにより、参照画素側のノイズを低減することができるとともに、横方向に一行しか結線していないので横方向に電流が流れず、コモン配線ＶＣＯＭの縦の電位差が生じなくなるため、ストリーキングの発生を抑えることができる。
　ここでは、参照画素固定、片側読出しの場合を例に挙げて説明したが、参照画素固定、両側読出しの場合にも、参照画素固定、片側読出しの場合と同様である。
＜変形例＞
　以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像装置の構成、構造は例示であり、適宜、変更することができる。
＜応用例＞
　以上説明した本実施形態に係る撮像装置は、例えば図４５に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜本開示に係る技術の適用例＞
　本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
［本開示の電子機器］
　ここでは、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機などの電子機器に適用する場合について説明する。
（撮像システムの例）
　図４６は、本開示の電子機器の一例である撮像システムの構成例を示すブロック図である。
　図４６に示すように、本例に係る撮像システム１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
　撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
　フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
　操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上記の構成の撮像システム１００において、撮像部１０２として、先述した実施形態に係る撮像装置を用いることができる。当該撮像装置によれば、ストリーキングの発生を抑えることができるため、ストリーキング等のノイズの無い高品質の撮像画像を得ることができる。
［移動体への応用例］
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像装置として実現されてもよい。
　図４７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１０２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４８は、撮像部１２０３１の設置位置の例を示す図である。
　図４８では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。そして、撮像部１２０３１等に本開示に係る技術を適用することにより、ストリーキングの発生を抑えることができるため、ストリーキング等のノイズの無い高品質の撮像画像を得ることができる。
＜本開示がとることができる構成＞
　尚、本開示は、以下のような構成をとることもできる。
≪Ａ．撮像装置≫
［Ａ－１］画素アレイ部には、信号の読出しが行われる選択画素と、信号の読出しが行われない参照画素とが配置されて成る画素アレイ部において、
　選択画素の増幅トランジスタと参照画素の増幅トランジスタとは、各ソース電極が共通に接続されたコモン配線を介して定電流源が接続されて差動増幅回路を構成しており、
　差動増幅回路の差動出力ノードと定電流源との間を選択的に接続し、バイパス電流を流すことによって差動出力ノードの電圧を所定の電圧に制限するバイパス制御部、及び、
　バイパス電流を、画素アレイ部を通して定電流源に供給するバイパス電流用電流路、
　を備える撮像装置。
［Ａ－２］参照画素は、画素アレイ部の特定の領域に固定的に配置されている、
　上記［Ａ－１］に記載の撮像装置。
［Ａ－３］画素アレイ部は、選択画素が配置されて成る選択画素領域、及び、参照画素が配置されて成る参照画素領域から構成されている、
　上記［Ａ－２］に記載の撮像装置。
［Ａ－４］参照画素領域は、バイパス制御部を含むカラム読出し回路部に対して、選択画素領域を挟んで反対側、又は、同じ側に設けられている、
　上記［Ａ－３］に記載の撮像装置。
［Ａ－５］参照画素領域は、選択画素領域よりも、バイパス制御部を含むカラム読出し回路部側に設けられている、
　上記［Ａ－３］に記載の撮像装置。
［Ａ－６］バイパス電流用電流路は、バイパス制御部と参照画素との間に配線されたバイパス用配線、及び、画素列に沿って配線され、一端がバイパス制御部に接続されたコモン配線から成り、
　バイパス用配線とコモン配線とは、参照画素領域の近傍において電気的に接続されている、
　上記［Ａ－４］又は上記［Ａ－５］に記載の撮像装置。
［Ａ－７］バイパス制御部及び定電流源を含むカラム読出し回路部は、画素アレイ部の画素列方向の両側に配置された両側読出しであり、
　参照画素領域は、選択画素領域を挟んで両側に設けられている、
　上記［Ａ－３］に記載の撮像装置。
［Ａ－８］バイパス電流用電流路は、画素アレイ部の画素列毎に画素列に沿って配線され、一端がバイパス制御部に接続されたバイパス用配線から成る、
　上記［Ａ－１］に記載の撮像装置。
［Ａ－９］参照画素は、選択走査に伴って移動する選択画素に追従して移動し、
　バイパス用配線は、差動出力ノードの電圧を制限するクリップ接続先を指定する配線であり、画素アレイ部の各画素に対して、増幅トランジスタと選択トランジスタとの共通接続ノードに結線されている、
　上記［Ａ－８］に記載の撮像装置。
［Ａ－１０］バイパス電流は、バイパス用配線を通して参照画素の選択トランジスタ及び選択画素の選択トランジスタを流れた後、コモン配線を通して定電流源に流れ込む、
　上記［Ａ－９］に記載の撮像装置。
［Ａ－１１］コモン配線は、画素アレイ部の画素列毎に画素列に沿って配線され、一端がバイパス制御部に接続されており、
　バイパス電流用電流路は、コモン配線から成る、
　上記［Ａ－１］に記載の撮像装置。
［Ａ－１２］定電流源は、画素アレイ部を挟んでバイパス制御部と反対側に配置され、コモン配線の他端に接続されている、
　上記［Ａ－１１］に記載の撮像装置。
［Ａ－１３］バイパス電流は、コモン配線を通して定電流源に流れ込む、
　上記［Ａ－１２］に記載の撮像装置。
［Ａ－１４］バイパス制御部及び定電流源を含むカラム読出し回路部は、画素アレイ部の画素列方向の両側に配置された両側読出しであり、
　コモン配線は、両側読出しに対応して２本設けられ、２本のコモン配線のそれぞれにおいて、各一端がバイパス制御部に接続され、各他端が定電流源に接続されている、
　上記［Ａ－１１］又は上記［Ａ－１３］に記載の撮像装置。
［Ａ－１５］バイパス電流用電流路は、画素アレイ部の画素列毎に画素列に沿って配線されたバイパス用配線、及び、画素列に沿って配線され、一端がバイパス制御部に接続されたコモン配線から成り、
　バイパス用配線とコモン配線とは、画素アレイ部において、バイパス制御部に対して遠端の画素行の近傍で電気的に接続されている、
　上記［Ａ－１］に記載の撮像装置。
［Ａ－１６］バイパス制御部及び定電流源を含むカラム読出し回路部は、画素アレイ部の画素列方向の両側に配置された両側読出しであり、
　バイパス電流用電流路は、画素アレイ部の画素列毎に画素列に沿って配線されたバイパス用配線、及び、画素列に沿って配線され、一端がバイパス制御部に接続されたコモン配線から成り、
　バイパス用配線とコモン配線とは、画素アレイ部において、中央の画素行の近傍で電気的に接続されている、
　上記［Ａ－１］に記載の撮像装置。
［Ａ－１７］バイパス電流用電流路は、画素アレイ部の画素列毎に画素列に沿って設けられた既存の配線のうち、差動増幅回路によって選択画素の信号を読み出す読出し時に信号の読出しに寄与しない不活性配線である、
　上記［Ａ－１］に記載の撮像装置。
［Ａ－１８］バイパス制御部の出力配線と不活性配線とを電気的に接続する第１の切替えスイッチ、及び、
　不活性配線とコモン配線とを電気的に接続する第２の切替えスイッチを有する、
　上記［Ａ－１７］に記載の撮像装置。
［Ａ－１９］第２の切替えスイッチは、画素アレイ部内に形成されている、
　上記［Ａ－１８］に記載の撮像装置。
［Ａ－２０］第２の切替えスイッチは、デプレッション型のＮチャネルのＭＯＳ型電界効果トランジスタから成る、
　上記［Ａ－１９］に記載の撮像装置。
［Ａ－２１］不活性配線は、差動増幅回路によって選択画素の信号を読み出す読出し時に使用しない垂直信号線である、
　上記［Ａ－１７］乃至上記［Ａ－１９］のいずれかに記載の撮像装置。
［Ａ－２２］不活性配線は、差動増幅回路によって選択画素の信号を読み出す読出しの際のリセット時にのみ使用されるリセット線である、
　上記［Ａ－１７］乃至上記［Ａ－１９］のいずれかに記載の撮像装置。
［Ａ－２３］画素アレイ部が形成された第１半導体チップと、バイパス制御部を含むカラム読出し回路部が形成された第２半導体チップとが積層された積層型の半導体チップ構造を有し、
　第１半導体チップと第２半導体チップとは、配線の単位で設けられた接続部を介して電気的に接続されている、
　上記［Ａ－１７］乃至上記［Ａ－１９］のいずれかに記載の撮像装置。
≪Ｂ．他の撮像装置≫
［Ｂ－１］画素アレイ部には、信号の読出しが行われる選択画素と、信号の読出しが行われない参照画素とが配置されて成る画素アレイ部において、
　選択画素の増幅トランジスタと参照画素の増幅トランジスタとは、各ソース電極が共通に接続されたコモン配線を介して定電流源が接続されて差動増幅回路を構成しており、
　差動増幅回路の差動出力ノードと定電流源との間を選択的に接続し、バイパス電流を流すことによって差動出力ノードの電圧を所定の電圧に制限するバイパス制御部、及び、
　画素アレイ部の各画素列のコモン配線を、１画素又は複数画素単位で横繋ぎする横繋ぎ配線、
　を備える撮像装置。
［Ｂ－２］参照画素は、選択走査に伴って移動する選択画素に追従して移動し、
　横繋ぎ配線は、画素アレイ部の全画素行に設けられている、
　上記［Ｂ－１］に記載の撮像装置。
［Ｂ－３］参照画素は、画素アレイ部の特定の領域に固定的に配置されており、
　横繋ぎ配線は、画素アレイ部の特定の領域に設けられている、
　上記［Ｂ－１］に記載の撮像装置。
≪Ｃ．電子機器≫
［Ｃ－１］画素アレイ部には、信号の読出しが行われる選択画素と、信号の読出しが行われない参照画素とが配置されて成る画素アレイ部において、
　選択画素の増幅トランジスタと参照画素の増幅トランジスタとは、各ソース電極が共通に接続されたコモン配線を介して定電流源が接続されて差動増幅回路を構成しており、
　差動増幅回路の差動出力ノードと定電流源との間を選択的に接続し、バイパス電流を流すことによって差動出力ノードの電圧を所定の電圧に制限するバイパス制御部、及び、
　バイパス電流を、画素アレイ部を通して定電流源に供給するバイパス電流用電流路、
　を備える撮像装置を有する電子機器。
［Ｃ－２］参照画素は、画素アレイ部の特定の領域に固定的に配置されている、
　上記［Ｃ－１］に記載の電子機器。
［Ｃ－３］画素アレイ部は、選択画素が配置されて成る選択画素領域、及び、参照画素が配置されて成る参照画素領域から構成されている、
　上記［Ｃ－２］に記載の電子機器。
［Ｃ－４］参照画素領域は、バイパス制御部を含むカラム読出し回路部に対して、選択画素領域を挟んで反対側、又は、同じ側に設けられている、
　上記［Ｃ－３］に記載の電子機器。
［Ｃ－５］参照画素領域は、選択画素領域よりも、バイパス制御部を含むカラム読出し回路部側に設けられている、
　上記［Ｃ－３］に記載の電子機器。
［Ｃ－６］バイパス電流用電流路は、バイパス制御部と参照画素との間に配線されたバイパス用配線、及び、画素列に沿って配線され、一端がバイパス制御部に接続されたコモン配線から成り、
　バイパス用配線とコモン配線とは、参照画素領域の近傍において電気的に接続されている、
　上記［Ｃ－４］又は上記［Ｃ－５］に記載の電子機器。
［Ｃ－７］バイパス制御部及び定電流源を含むカラム読出し回路部は、画素アレイ部の画素列方向の両側に配置された両側読出しであり、
　参照画素領域は、選択画素領域を挟んで両側に設けられている、
　上記［Ｃ－３］に記載の電子機器。
［Ｃ－８］バイパス電流用電流路は、画素アレイ部の画素列毎に画素列に沿って配線され、一端がバイパス制御部に接続されたバイパス用配線から成る、
　上記［Ｃ－１］に記載の電子機器。
［Ｃ－９］参照画素は、選択走査に伴って移動する選択画素に追従して移動し、
　バイパス用配線は、差動出力ノードの電圧を制限するクリップ接続先を指定する配線であり、画素アレイ部の各画素に対して、増幅トランジスタと選択トランジスタとの共通接続ノードに結線されている、
　上記［Ｃ－８］に記載の電子機器。
［Ｃ－１０］バイパス電流は、バイパス用配線を通して参照画素の選択トランジスタ及び選択画素の選択トランジスタを流れた後、コモン配線を通して定電流源に流れ込む、
　上記［Ｃ－９］に記載の電子機器。
［Ｃ－１１］コモン配線は、画素アレイ部の画素列毎に画素列に沿って配線され、一端がバイパス制御部に接続されており、
　バイパス電流用電流路は、コモン配線から成る、
　上記［Ｃ－１］に記載の電子機器。
［Ｃ－１２］定電流源は、画素アレイ部を挟んでバイパス制御部と反対側に配置され、コモン配線の他端に接続されている、
　上記［Ｃ－１１］に記載の電子機器。
［Ｃ－１３］バイパス電流は、コモン配線を通して定電流源に流れ込む、
　上記［Ｃ－１２］に記載の電子機器。
［Ｃ－１４］バイパス制御部及び定電流源を含むカラム読出し回路部は、画素アレイ部の画素列方向の両側に配置された両側読出しであり、
　コモン配線は、両側読出しに対応して２本設けられ、２本のコモン配線のそれぞれにおいて、各一端がバイパス制御部に接続され、各他端が定電流源に接続されている、
　上記［Ｃ－１１］又は上記［Ｃ－１３］に記載の電子機器。
［Ｃ－１５］バイパス電流用電流路は、画素アレイ部の画素列毎に画素列に沿って配線されたバイパス用配線、及び、画素列に沿って配線され、一端がバイパス制御部に接続されたコモン配線から成り、
　バイパス用配線とコモン配線とは、画素アレイ部において、バイパス制御部に対して遠端の画素行の近傍で電気的に接続されている、
　上記［Ｃ－１］に記載の電子機器。
［Ｃ－１６］バイパス制御部及び定電流源を含むカラム読出し回路部は、画素アレイ部の画素列方向の両側に配置された両側読出しであり、
　バイパス電流用電流路は、画素アレイ部の画素列毎に画素列に沿って配線されたバイパス用配線、及び、画素列に沿って配線され、一端がバイパス制御部に接続されたコモン配線から成り、
　バイパス用配線とコモン配線とは、画素アレイ部において、中央の画素行の近傍で電気的に接続されている、
　上記［Ｃ－１］に記載の電子機器。
［Ｃ－１７］バイパス電流用電流路は、画素アレイ部の画素列毎に画素列に沿って設けられた既存の配線のうち、差動増幅回路によって選択画素の信号を読み出す読出し時に信号の読出しに寄与しない不活性配線である、
　上記［Ｃ－１］に記載の電子機器。
［Ｃ－１８］バイパス制御部の出力配線と不活性配線とを電気的に接続する第１の切替えスイッチ、及び、
　不活性配線とコモン配線とを電気的に接続する第２の切替えスイッチを有する、
　上記［Ｃ－１７］に記載の電子機器。
［Ｃ－１９］第２の切替えスイッチは、画素アレイ部内に形成されている、
　上記［Ｃ－１８］に記載の電子機器。
［Ｃ－２０］第２の切替えスイッチは、デプレッション型のＮチャネルのＭＯＳ型電界効果トランジスタから成る、
　上記［Ｃ－１９］に記載の電子機器。
［Ｃ－２１］不活性配線は、差動増幅回路によって選択画素の信号を読み出す読出し時に使用しない垂直信号線である、
　上記［Ｃ－１７］乃至上記［Ｃ－１９］のいずれかに記載の電子機器。
［Ｃ－２２］不活性配線は、差動増幅回路によって選択画素の信号を読み出す読出しの際のリセット時にのみ使用されるリセット線である、
　上記［Ｃ－１７］乃至上記［Ｃ－１９］のいずれかに記載の電子機器。
［Ｃ－２３］画素アレイ部が形成された第１半導体チップと、バイパス制御部を含むカラム読出し回路部が形成された第２半導体チップとが積層された積層型の半導体チップ構造を有し、
　第１半導体チップと第２半導体チップとは、配線の単位で設けられた接続部を介して電気的に接続されている、
　上記［Ｃ－１７］乃至上記［Ｃ－１９］のいずれかに記載の電子機器。
　１０Ａ・・・片側読出し方式の撮像装置、１０Ｂ・・・両側読出し方式の撮像装置、１１・・・画素アレイ部、１２・・・垂直駆動部、１３・・・カラム読出し回路部、１４・・・カラム信号処理部、１５・・・水平駆動部、１６・・・システム制御部、２０・・・選択画素、３０・・・参照画素、５０・・・差動増幅回路、５１・・・カレントミラー回路、５２・・・定電流源、５３・・・バイパス制御部、５４・・・バイパス用配線、５８・・・横繋ぎ配線、バイパストランジスタ５３１、ＶＣＯＭ・・・コモン配線

Claims (27)

  1. 　信号の読出しが行われる選択画素と、信号の読出しが行われない参照画素とが配置されて成る画素アレイ部において、
    　選択画素の増幅トランジスタと参照画素の増幅トランジスタとは、各ソース電極が共通に接続されたコモン配線を介して定電流源が接続されて差動増幅回路を構成しており、
    　差動増幅回路の差動出力ノードと定電流源との間を選択的に接続し、バイパス電流を流すことによって差動出力ノードの電圧を所定の電圧に制限するバイパス制御部、及び、
    　バイパス電流を、画素アレイ部を通して定電流源に供給するバイパス電流用電流路、
    を備える撮像装置。
  2. 　参照画素は、画素アレイ部の特定の領域に固定的に配置されている、
    請求項１に記載の撮像装置。
  3. 　画素アレイ部は、選択画素が配置されて成る選択画素領域、及び、参照画素が配置されて成る参照画素領域から構成されている、
    請求項２に記載の撮像装置。
  4. 　参照画素領域は、バイパス制御部を含むカラム読出し回路部に対して、選択画素領域を挟んで反対側、又は、同じ側に設けられている、
    請求項３に記載の撮像装置。
  5. 　参照画素領域は、選択画素領域よりも、バイパス制御部を含むカラム読出し回路部側に設けられている、
    請求項３に記載の撮像装置。
  6. 　バイパス電流用電流路は、バイパス制御部と参照画素との間に配線されたバイパス用配線、及び、画素列に沿って配線され、一端がバイパス制御部に接続されたコモン配線から成り、
    バイパス用配線とコモン配線とは、参照画素領域の近傍において電気的に接続されている、
    請求項４に記載の撮像装置。
  7. 　バイパス制御部及び定電流源を含むカラム読出し回路部は、画素アレイ部の画素列方向の両側に配置された両側読出しであり、
    　参照画素領域は、選択画素領域を挟んで両側に設けられている、
    請求項３に記載の撮像装置。
  8. 　バイパス電流用電流路は、画素アレイ部の画素列毎に画素列に沿って配線され、一端がバイパス制御部に接続されたバイパス用配線から成る、
    請求項１に記載の撮像装置。
  9. 　参照画素は、選択走査に伴って移動する選択画素に追従して移動し、
    　バイパス用配線は、差動出力ノードの電圧を制限するクリップ接続先を指定する配線であり、画素アレイ部の各画素に対して、増幅トランジスタと選択トランジスタとの共通接続ノードに結線されている、
    請求項８に記載の撮像装置。
  10. 　バイパス電流は、バイパス用配線を通して参照画素の選択トランジスタ及び選択画素の選択トランジスタを流れた後、コモン配線を通して定電流源に流れ込む、
    請求項９に記載の撮像装置。
  11. 　コモン配線は、画素アレイ部の画素列毎に画素列に沿って配線され、一端がバイパス制御部に接続されており、
    　バイパス電流用電流路は、コモン配線から成る、
    請求項１に記載の撮像装置。
  12. 　定電流源は、画素アレイ部を挟んでバイパス制御部と反対側に配置され、コモン配線の他端に接続されている、
    請求項１１に記載の撮像装置。
  13. 　バイパス電流は、コモン配線を通して定電流源に流れ込む、
    請求項１２に記載の撮像装置。
  14. 　バイパス制御部及び定電流源を含むカラム読出し回路部は、画素アレイ部の画素列方向の両側に配置された両側読出しであり、
    　コモン配線は、両側読出しに対応して２本設けられ、２本のコモン配線のそれぞれにおいて、各一端がバイパス制御部に接続され、各他端が定電流源に接続されている、
    請求項１１に記載の撮像装置。
  15. 　バイパス電流用電流路は、画素アレイ部の画素列毎に画素列に沿って配線されたバイパス用配線、及び、画素列に沿って配線され、一端がバイパス制御部に接続されたコモン配線から成り、
    　バイパス用配線とコモン配線とは、画素アレイ部において、バイパス制御部に対して遠端の画素行の近傍で電気的に接続されている、
    請求項１に記載の撮像装置。
  16. 　バイパス制御部及び定電流源を含むカラム読出し回路部は、画素アレイ部の画素列方向の両側に配置された両側読出しであり、
    　バイパス電流用電流路は、画素アレイ部の画素列毎に画素列に沿って配線されたバイパス用配線、及び、画素列に沿って配線され、一端がバイパス制御部に接続されたコモン配線から成り、
    　バイパス用配線とコモン配線とは、画素アレイ部において、中央の画素行の近傍で電気的に接続されている、
    請求項１に記載の撮像装置。
  17. 　バイパス電流用電流路は、画素アレイ部の画素列毎に画素列に沿って設けられた既存の配線のうち、差動増幅回路によって選択画素の信号を読み出す読出し時に信号の読出しに寄与しない不活性配線である、
    請求項１に記載の撮像装置。
  18. 　バイパス制御部の出力配線と不活性配線とを電気的に接続する第１の切替えスイッチ、及び、
    　不活性配線とコモン配線とを電気的に接続する第２の切替えスイッチを有する、
    請求項１７に記載の撮像装置。
  19. 　第２の切替えスイッチは、画素アレイ部内に形成されている、
    請求項１８に記載の撮像装置。
  20. 　第２の切替えスイッチは、デプレッション型のＮチャネルのＭＯＳ型電界効果トランジスタから成る、
    請求項１９に記載の撮像装置。
  21. 　不活性配線は、差動増幅回路によって選択画素の信号を読み出す読出し時に使用しない垂直信号線である、
    請求項１７に記載の撮像装置。
  22. 　不活性配線は、差動増幅回路によって選択画素の信号を読み出す読出しの際のリセット時にのみ使用されるリセット線である、
    請求項１７に記載の撮像装置。
  23. 　画素アレイ部が形成された第１半導体チップと、バイパス制御部を含むカラム読出し回路部が形成された第２半導体チップとが積層された積層型の半導体チップ構造を有し、
    　第１半導体チップと第２半導体チップとは、配線の単位で設けられた接続部を介して電気的に接続されている、
    請求項１７に記載の撮像装置。
  24. 　信号の読出しが行われる選択画素と、信号の読出しが行われない参照画素とが配置されて成る画素アレイ部において、
    　選択画素の増幅トランジスタと参照画素の増幅トランジスタとは、各ソース電極が共通に接続されたコモン配線を介して定電流源が接続されて差動増幅回路を構成しており、
    　差動増幅回路の差動出力ノードと定電流源との間を選択的に接続し、バイパス電流を流すことによって差動出力ノードの電圧を所定の電圧に制限するバイパス制御部、及び、
    　画素アレイ部の各画素列のコモン配線を、１画素又は複数画素単位で横繋ぎする横繋ぎ配線、
    　を備える撮像装置。
  25. 　参照画素は、選択走査に伴って移動する選択画素に追従して移動し、
    　横繋ぎ配線は、画素アレイ部の全画素行に設けられている、
    　請求項２４に記載の撮像装置。
  26. 　参照画素は、画素アレイ部の特定の領域に固定的に配置されており、
    　横繋ぎ配線は、画素アレイ部の特定の領域に設けられている、
    　請求項２４に記載の撮像装置。
  27. 　信号の読出しが行われる選択画素と、信号の読出しが行われない参照画素とが配置されて成る画素アレイ部において、
    　選択画素の増幅トランジスタと参照画素の増幅トランジスタとは、各ソース電極が共通に接続されたコモン配線を介して定電流源が接続されて差動増幅回路を構成しており、
    　差動増幅回路の差動出力ノードと定電流源との間を選択的に接続し、バイパス電流を流すことによって差動出力ノードの電圧を所定の電圧に制限するバイパス制御部、及び、
    　バイパス電流を、画素アレイ部を通して定電流源に供給するバイパス電流用電流路、
    　を備える撮像装置を有する電子機器。
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