JP2020043541A - 固体撮像素子 - Google Patents

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Abstract

【課題】 画素の各々の位置の違いによって生じる画素信号の変化を抑えることができる固体撮像素子を提供する。【解決手段】 固体撮像素子１は、複数の画素１０、複数の読出し回路２０、制御回路３０及び駆動回路４０を有する。複数の画素１０は、受光素子を有する。複数の読出し回路２０は、複数の画素１０の各々と接続され、受光素子によって蓄積された電荷を読み出す。制御回路３０は、複数の画素１０のうち、読出し対象となる読出し画素Ｐａに読出し指示をする。駆動回路４０は、読出し画素Ｐａの読出し回路２０に設けられた第１定電流源Ｃ１と、複数の画素１０のうち、読出し画素Ｐａに対応付けられた対応画素Ｐｂの読出し回路２０に設けられた第２定電流源Ｃ２とを駆動するための駆動指示をする。【選択図】図１

Description

本発明の実施形態は、固体撮像素子に関する。
従来、複数の画素を配列した画素アレイを有し、画素の各々にフォトダイオード等の受光素子を設け、受光素子の各々によって取得した画素信号に基づいて撮像画像を生成する固体撮像素子がある。
固体撮像素子では、画素の各々の位置に応じ、画素と画素アレイの信号出力端を接続する信号出力線の長さが異なる。長さが異なると、信号出力線は、配線抵抗も異なる。配線抵抗が異なると、画素及びソースフォロアのリニアリティ特性が変化し、信号出力線を介して出力される画素信号も、変化することがある。
特開２０１３−１７９９７９号公報
実施形態は、画素の各々の位置の違いによって生じる画素信号の変化をより小さくすることができる固体撮像素子を提供することを目的とする。
実施形態の固体撮像素子は、複数の画素、複数の読出し回路、制御回路及び駆動回路を有する。複数の画素は、受光素子を有する。複数の読出し回路は、複数の画素の各々と接続され、受光素子によって蓄積された電荷を読み出す。制御回路は、複数の画素のうち、読出し対象となる読出し画素に読出し指示をする。駆動回路は、読出し画素の読出し回路に設けられた第１定電流源と、複数の画素のうち、読出し画素に対応付けられた対応画素の読出し回路に設けられた第２定電流源とを駆動するための駆動指示をする。
実施形態に関わる、固体撮像素子の概略構成の一例を示す回路図である。 実施形態に関わる、固体撮像素子の制御信号及び駆動信号の一例を示す波形図である。 実施形態に関わる、固体撮像素子の画素信号の出力動作の一例を説明する説明図である。 実施形態に関わる、固体撮像素子の画素信号の出力動作の一例を説明する説明図である。 実施形態の変形例１に関わる、固体撮像素子の概略構成の一例を示す回路図である。 実施形態の変形例１に関わる、固体撮像素子の制御信号及び駆動信号の一例を示す波形図である。 実施形態の変形例１に関わる、固体撮像素子の画素信号の出力動作の一例を説明する説明図である。 実施形態の変形例１に関わる、固体撮像素子の画素信号の出力動作の一例を説明する説明図である。 実施形態の変形例２に関わる、固体撮像素子の概略構成の一例を示す回路図である。 実施形態の変形例２に関わる、固体撮像素子の制御信号及び駆動信号の一例を示す波形図である。
（実施形態）
以下、図面を参照して実施形態を説明する。
図１は、固体撮像素子１の概略構成の一例を示す回路図である。図１及び以下の説明において、画素１０が画素１１〜１８の全部又は一部を示し、制御信号ＳＨが制御信号ＳＨ１〜ＳＨ８の全部又は一部を示し、駆動信号ＳＷが駆動信号ＳＷ１〜ＳＷ８の全部又は一部を示し、読出しノードＮが読出しノードＮ１〜Ｎ８の全部又は一部を示す。また、図１において、画素１０の各々に設けられた、フォトダイオードＰＤ、転送トランジスタＴ１、フローティングディフュージョンＦＤ、ソースフォロア入力ゲートＴ２、スイッチングトランジスタＴ３及びソースフォロア定電流源トランジスタＴ４は、画素１１に符号を付し、画素１２〜１８の符号を省略する。図３、図４、図５、図７、図８及び図９も、同様である。
固体撮像素子１は、複数の画素１０、読出し回路２０、制御回路３０及び駆動回路４０を有する。固体撮像素子１は、例えば、直線状に画素を配列したリニアイメージセンサである。
複数の画素１０は、画素アレイＡに水平方向にｎ個設けられる。図１では、説明のため、複数の画素１０が、８個の画素１１〜１８によって構成される例を説明するが、８個に限定されない。
画素１０の各々は、受光素子であるフォトダイオードＰＤ、転送トランジスタＴ１、フローティングディフュージョンＦＤを有する。転送トランジスタＴ１は、例えば、ｎ型のＭＯＳトランジスタによって構成される。
フォトダイオードＰＤは、外部の光を受け、光電変換を行い、電荷を蓄積する。フォトダイオードＰＤのカソードは、転送トランジスタＴ１のソースと接続される。
転送トランジスタＴ１は、ゲートが制御回路３０と接続され、ドレインがソースフォロア入力ゲートＴ２のゲートと接続される。複数の画素１０に設けられた転送トランジスタＴ１の各々は、制御回路３０から入力された制御信号ＳＨの各々に応じ、フォトダイオードＰＤに蓄積された電荷を読み出し、フローティングディフュージョンＦＤに転送する。
フローティングディフュージョンＦＤは、転送トランジスタＴ１とソースフォロア入力ゲートＴ２の間に形成され、フォトダイオードＰＤから電荷が転送される。また、フローティングディフュージョンＦＤは、図示を省略したリセットトランジスタが接続される。リセットトランジスタは、所定のタイミングによってフローティングディフュージョンＦＤと所定電位を接続し、転送された電荷をリセットする。なお、転送トランジスタＴ１とフローティングディフュージョンＦＤの間には、図示しない固定電圧が印加されたゲートをさらに設けてもよい。
読出し回路２０は、複数の画素１０の各々と接続され、フォトダイオードＰＤによって蓄積された電荷を読み出す。読出し回路２０は、ソースフォロア入力ゲートＴ２、スイッチングトランジスタＴ３及びソースフォロア定電流源トランジスタＴ４を有する。ソースフォロア入力ゲートＴ２、スイッチングトランジスタＴ３及びソースフォロア定電流源トランジスタＴ４の各々は、例えば、ｎ型のＭＯＳトランジスタによって構成される。
ソースフォロア入力ゲートＴ２は、ドレインが高電位ＶＤと接続され、ソースがスイッチングトランジスタＴ３と接続される。ソースフォロア入力ゲートＴ２は、ソースフォロア動作を行い、フローティングディフュージョンＦＤの電位に応じた電位をソースに出力する。
スイッチングトランジスタＴ３は、ゲートが駆動回路４０と接続され、ソースがソースフォロア定電流源トランジスタＴ４のドレインと接続される。複数の画素１０に設けられたスイッチングトランジスタＴ３の各々は、駆動回路４０から入力された駆動信号ＳＷの各々に応じ、ＯＮ状態又はＯＦＦ状態のいずれかに切り替わる。スイッチングトランジスタＴ３がＯＮ状態になると、ソースフォロア定電流源トランジスタＴ４は、ソースフォロア入力ゲートＴ２と接続状態になる。スイッチングトランジスタＴ３がＯＦＦ状態になると、ソースフォロア定電流源トランジスタＴ４は、ソースフォロア入力ゲートＴ２と遮断状態になる。
ソースフォロア定電流源トランジスタＴ４は、ゲートがバイアス電位ＢＩＡＳと接続され、ソースが低電位ＳＳと接続される。ソースフォロア入力ゲートＴ２と接続状態になると、ソースフォロア定電流源トランジスタＴ４は、バイアス電位ＢＩＡＳに応じた定電流をソースフォロア入力ゲートＴ２に供給する。
すなわち、読出し回路２０は、画素１０がゲートに接続されたソースフォロア入力ゲートＴ２と、ソースフォロア入力ゲートＴ２と直列になるように接続されたスイッチングトランジスタＴ３及びソースフォロア定電流源トランジスタＴ４とを有する。読出し回路２０は、読出し指示及び駆動指示に応じ、読出しノードＮに画素信号Ｖを出力する。
読出し回路２０の各々には、ソースフォロア入力ゲートＴ２とスイッチングトランジスタＴ３の間に読出しノードＮの各々が設けられる。
信号出力線Ｌは、読出しノードＮの各々と接続される。信号出力線Ｌは、第１信号線である信号線Ｌ１、第２信号線である信号線Ｌ２、及び、画素信号Ｖを出力する出力ノードＮｃを有する。信号線Ｌ１は、読出しノードＮ１、Ｎ２、Ｎ３、Ｎ４の各々と出力ノードＮｃを接続する。信号線Ｌ２は、読出しノードＮ５、Ｎ６、Ｎ７、Ｎ８の各々と出力ノードＮｃを接続する。出力ノードＮｃは、信号出力端Ｓｏと接続される。
制御回路３０及び駆動回路４０は、例えばシフトレジスタ回路によって構成される。なお、制御回路３０及び駆動回路４０は、これに限定されず、プロセッサがプログラムを実行することによって機能を実現してもよい。
制御回路３０は、複数の画素１０のうち、読出し対象となる読出し画素Ｐａに読出し指示をする。より具体的には、制御回路３０は、所定順序に応じ、複数の画素１０のうち、読出し画素Ｐａに制御信号ＳＨを出力し、読出し画素Ｐａの転送トランジスタＴ１をＯＮ状態にする。
駆動回路４０は、複数の画素１０のうち、読出し画素Ｐａの読出し回路２０に駆動信号ＳＷを出力してスイッチングトランジスタＴ３をＯＮ状態にする。読出し画素Ｐａの読出し回路２０のスイッチングトランジスタＴ３は、第１定電流源である定電流源Ｃ１を駆動する。
さらに、駆動回路４０は、複数の画素１０のうち、読出し画素Ｐａに対応付けられた対応画素Ｐｂの読出し回路２０に駆動信号ＳＷを出力してスイッチングトランジスタＴ３をＯＮ状態にする。対応画素Ｐｂの読出し回路２０に配置されたスイッチングトランジスタＴ３は、第２定電流源である定電流源Ｃ２を駆動する。
すなわち、駆動回路４０は、読出し画素Ｐａの読出し回路２０に設けられた定電流源Ｃ１と、複数の画素１０のうち、読出し画素Ｐａに対応付けられた対応画素Ｐｂの読出し回路２０に設けられた定電流源Ｃ２とを駆動するための駆動指示をする。
定電流源Ｃ１、Ｃ２の各々は、ゲートがバイアス電位ＢＩＡＳと接続されたソースフォロア定電流源トランジスタＴ４を有する。スイッチングトランジスタＴ３は、駆動指示に応じ、定電流源Ｃ１、Ｃ２と、読出し画素Ｐａとを接続状態にする。定電流源Ｃ１、Ｃ２は、読出し画素Ｐａから画素信号Ｖを出力する信号出力線Ｌによって互いに接続される。
定電流源Ｃ１、Ｃ２がＯＮ状態になると、信号出力線Ｌによって接続された読出し画素Ｐａの読出しノードＮａと、対応画素Ｐｂの読出しノードＮｂの間に電流経路Ｌａｂが形成される。
対応画素Ｐｂは、読出し画素Ｐａとの間に形成される電流経路Ｌａｂ上に出力ノードＮｃが配置されるように、読出し画素Ｐａに対応付けられる。
また、対応画素Ｐｂの各々は、電流経路Ｌａｂ上に出力ノードＮｃが配置されるように、出力ノードＮｃを挟み、読出し画素Ｐａの反対側の位置に対応付けられる。
また、対応画素Ｐｂの各々は、読出し画素Ｐａがシフトをした際における電流経路Ｌａｂの長さの変化をより小さくすることができるように、複数の画素１０のうち、読出し画素Ｐａから一定距離離れた位置において対応付けられる。読出し画素Ｐａと対応画素Ｐｂの対応付け情報は、駆動回路４０に格納される。
例えば、図１では、出力ノードＮｃは、複数の画素１０の配列方向の中央部に設けられる。読出しノードＮａは、出力ノードＮｃよりも配列方向の一方側に設けられ、複数の画素１０の一部を構成する画素１１、１２、１３、１４と信号線Ｌ１によって接続される。また、読出しノードＮｂは、出力ノードＮｃよりも配列方向の他方側に設けられ、複数の画素１０の他部を構成する画素１５、１６、１７、１８と信号線Ｌ２によって接続される。
読出し画素Ｐａである画素１１〜１８の各々は、順に、出力ノードＮｃを挟んで反対側に位置した対応画素Ｐｂである画素１５、１６、１７、１８、１１、１２、１３、１４の各々と対応付けられる。
（作用）
次に、実施形態に係る固体撮像素子１の作用について説明をする。
図２は、固体撮像素子１の制御信号ＳＨ及び駆動信号ＳＷの一例を示す波形図である。図３及び図４は、固体撮像素子１の画素信号Ｖの出力動作の一例を説明する説明図である。
外部の光を受けると、フォトダイオードＰＤは、光電変換によって電荷を蓄積する。
図２の期間Ｐ１では、読出し画素Ｐａが画素１１であり、対応画素Ｐｂが画素１５である。期間Ｐ１が開始すると、制御回路３０は、画素１１に読出し指示をする。また、駆動回路４０は、画素１１の読出し回路２０に定電流源Ｃ１の駆動指示をし、画素１５の読出し回路２０に定電流源Ｃ２の駆動指示をする。
より具体的には、制御回路３０は、ＯＮ状態を指示するＨレベルの制御信号ＳＨ１を出力する。画素１１の転送トランジスタＴ１は、フォトダイオードＰＤからフローティングディフュージョンＦＤに、蓄積された電荷を転送する。
また、駆動回路４０は、ＯＮ状態を指示するＨレベルの駆動信号ＳＷ１を出力する。画素１１の読出し回路２０では、スイッチングトランジスタＴ３がＯＮ状態になってソースフォロア定電流源トランジスタＴ４とソースフォロア入力ゲートＴ２が互いに接続状態になり、定電流源Ｃ１に定電流Ｉ１が流れる。
また、駆動回路４０は、ＯＮ状態を指示するＨレベルの駆動信号ＳＷ５を出力する。画素１５の読出し回路２０では、スイッチングトランジスタＴ３がＯＮ状態になってソースフォロア定電流源トランジスタＴ４とソースフォロア入力ゲートＴ２が互いに接続状態になり、定電流源Ｃ２に定電流Ｉ２が流れる。読出しノードＮ１、Ｎ５間には、電流経路Ｌａｂが形成される。
画素１１の読出し回路２０のソースフォロア入力ゲートＴ２は、ソースフォロア動作を行い、フローティングディフュージョンＦＤの電位に応じた電位を読出しノードＮ１に出力する。
読出しノードＮ１の電位は、画素信号Ｖとして読み出される。読出しノードＮ１から読み出された画素信号Ｖは、出力ノードＮｃを介し、信号出力端Ｓｏに出力される。
期間Ｐ２では、読出し画素Ｐａが画素１２であり、対応画素Ｐｂが画素１６である。期間Ｐ２が開始すると、制御回路３０は、画素１２に読出し指示をする。また、駆動回路４０は、画素１２の読出し回路２０に定電流源Ｃ１の駆動指示をし、画素１６の読出し回路２０に定電流源Ｃ２の駆動指示をする。
より具体的には、制御回路３０は、ＯＦＦ状態を指示する制御信号ＳＨ１を出力する。駆動回路４０は、ＯＦＦ状態を指示する駆動信号ＳＷ１、ＳＷ５を出力する。画素１１は、画素信号Ｖの出力を停止する。
また、制御回路３０は、ＯＮ状態を指示する制御信号ＳＨ２を出力する。駆動回路４０は、ＯＮ状態を指示する駆動信号ＳＷ２、ＳＷ６を出力する。
図３に示すように、画素１２及び画素１２の読出し回路２０では、転送トランジスタＴ１及びスイッチングトランジスタＴ３がＯＮ状態になる。画素１６の読出し回路２０では、スイッチングトランジスタＴ３がＯＮ状態になる。画素１２の読出し回路２０における定電流源Ｃ１に定電流Ｉ１が流れ、画素１６の読出し回路２０における定電流源Ｃ２に定電流Ｉ２が流れると、読出しノードＮ２は、信号出力端Ｓｏに画素信号Ｖを出力する。
期間Ｐ３では、読出し画素Ｐａが画素１５であり、対応画素Ｐｂが画素１１である。期間Ｐ３が開始すると、制御回路３０は、画素１５に読出し指示をする。また、駆動回路４０は、画素１５の読出し回路２０に定電流源Ｃ１の駆動指示をし、画素１１の読出し回路２０に定電流源Ｃ２の駆動指示をする。
図４に示すように、画素１５における定電流源Ｃ１に定電流Ｉ１が流れ、画素１１における定電流源Ｃ２に定電流Ｉ２が流れると、読出しノードＮ５は、信号出力端Ｓｏに画素信号Ｖを出力する。
読出し画素Ｐａがシフトすると、対応画素Ｐｂもシフトし、電流経路Ｌａｂは、略一定の長さに保たれる。例えば、期間Ｐ１における読出しノードＮ１、Ｎ５間、期間Ｐ２における読出しノードＮ２、Ｎ６間、及び、期間Ｐ３における読出しノードＮ６、Ｎ１間の各々における電流経路Ｌａｂの長さは、略一定である。
これにより、固体撮像素子１は、複数の画素１０内において、読出し画素Ｐａがシフトしても、読出し画素Ｐａと対応画素Ｐｂ間の電流経路Ｌａｂは、長さが略一定に保たれ、信号出力線Ｌの配線抵抗の変動を抑え、画素１０及びソースフォロアのリニアリティ特性の変動も抑える。
実施形態によれば、固体撮像素子１は、画素１０の各々の位置の違いによって生じる画素信号Ｖの変化をより小さくすることができる。
（変形例１）
実施形態では、出力ノードＮｃが、画素アレイＡの水平方向中央部に設けられるが、これに限定されない。例えば、出力ノードＮｃは、画素アレイＡの水平方向の一方又は他方の部位に設けられてもよい。
図５は、実施形態の変形例１に関わる、固体撮像素子２の概略構成の一例を示す回路図である。変形例１では、実施形態及び他の変形例と同じ構成については、説明を省略する。
出力ノードＮｃは、複数の画素１０の配列方向の一方又は他方の部位に設けられる。図５の例では、出力ノーノードＮｃは、複数の画素１０の配列方向の左部に設けられる。出力ノードＮｃは、複数の画素１０のうち、一方から奇数番目に位置して複数の画素１０の一部を構成する画素１１、１３、１５、１７が信号線Ｌ１によって接続され、また、一方から偶数番目に位置して複数の画素１０の他部を構成する画素１２、１４、１６、１８が信号線Ｌ２によって接続される。
次に、変形例１の固体撮像素子２の動作について説明をする。
図６は、変形例１に関わる、固体撮像素子２の制御信号ＳＨ及び駆動信号ＳＷの一例を示す波形図である。図７及び図８は、変形例１に関わる、固体撮像素子２の画素信号Ｖの出力動作の一例を説明する説明図である。
図６の期間Ｐ１１では、読出し画素Ｐａが画素１１であり、対応画素Ｐｂが画素１８である。期間Ｐ１１が開始すると、制御回路３０は、ＯＮ状態を指示する制御信号ＳＨ１を出力する。また、駆動回路４０は、ＯＮ状態を指示する駆動信号ＳＷ１、ＳＷ８を出力する。
画素１１及び画素１１の読出し回路２０では、転送トランジスタＴ１及びスイッチングトランジスタＴ３がＯＮ状態になる。画素１８の読出し回路２０では、スイッチングトランジスタＴ３がＯＮ状態になる。読出しノードＮ１、Ｎ８は、電流経路Ｌａｂによって接続される。画素１１における定電流源Ｃ１に定電流Ｉ１が流れ、画素１８における定電流源Ｃ２に定電流Ｉ２が流れると、読出しノードＮ１は、出力ノードＮｃを介し、信号出力端Ｓｏに画素信号Ｖを出力する。
期間Ｐ１２では、読出し画素Ｐａが画素１２であり、対応画素Ｐｂが画素１７である。期間Ｐ１２が開始すると、制御回路３０は、ＯＮ状態を指示する制御信号ＳＨ２を出力する。また、駆動回路４０は、ＯＮ状態を指示する駆動信号ＳＷ２、ＳＷ７を出力する。
図７に示すように、読出しノードＮ２、Ｎ７は、電流経路Ｌａｂによって接続される。読出しノードＮ２は、出力ノードＮｃを介し、信号出力端Ｓｏに画素信号Ｖを出力する。
期間Ｐ１３では、読出し画素Ｐａが画素１５であり、対応画素Ｐｂが画素１４である。期間Ｐ１３が開始すると、制御回路３０は、ＯＮ状態を指示する制御信号ＳＨ５を出力する。また、駆動回路４０は、ＯＮ状態を指示する駆動信号ＳＷ５、ＳＷ４を出力する。
図８に示すように、読出しノードＮ５、Ｎ４は、電流経路Ｌａｂによって接続される。読出しノードＮ５は、出力ノードＮｃを介し、信号出力端Ｓｏに画素信号Ｖを出力する。
変形例１においても、読出し画素Ｐａがシフトすると、対応画素Ｐｂもシフトし、電流経路Ｌａｂは、略一定の長さに保たれる。例えば、期間Ｐ１１における読出しノードＮ１、Ｎ８間、期間Ｐ２における読出しノードＮ２、Ｎ７間、及び、期間Ｐ３における読出しノードＮ５、Ｎ４間の各々における電流経路Ｌａｂの長さは、略一定である。
変形例１によれば、固体撮像素子２は、画素１０の各々の位置の違いによって生じる画素信号Ｖの変化をより小さくすることができる。
（変形例２）
実施形態及び変形例１では、ソースフォロア入力ゲートＴ２と読出しノードＮが接続されるが、ソースフォロア入力ゲートＴ２と読出しノードＮの間にスイッチゲートＴ５を設けてもよい。
図９は、実施形態の変形例２に関わる、固体撮像素子３の概略構成の一例を示す回路図である。図９及び以下の説明において、駆動信号ＳＶは、駆動信号ＳＶ１〜ＳＶ８の全部又は一部を示す。変形例２では、実施形態及び他の変形例と同じ構成については、説明を省略する。
図９に示すように、固体撮像素子３は、固体撮像素子１の構成に加え、スイッチゲートＴ５を有する。
スイッチゲートＴ５は、例えば、ｎ型のＭＯＳトランジスタによって構成される。スイッチゲートＴ５は、ソースフォロア入力ゲートＴ２と読出しノードＮの間に設けられる。スイッチゲートＴ５は、ゲートが駆動回路４０と接続され、駆動信号ＳＶが入力される。スイッチゲートＴ５がＯＮ状態になると、ソースフォロア入力ゲートＴ２は、読出しノードＮと接続状態になる。スイッチゲートＴ５がＯＦＦ状態になると、ソースフォロア入力ゲートＴ２は、読出しノードＮと遮断状態になる。
駆動回路４０は、複数の画素１０のうち、読出し画素Ｐａの読出し回路２０に駆動信号ＳＶを出力してスイッチゲートＴ５をＯＮ状態にし、読出し画素Ｐａ以外の読出し回路２０のスイッチゲートＴ５をＯＦＦ状態にする。
次に、変形例２の固体撮像素子３の動作について説明をする。
図１０は、固体撮像素子３の制御信号ＳＨ及び駆動信号ＳＶ、ＳＷの一例を示す波形図である。
図１０の期間Ｐ２１では、読出し画素Ｐａが画素１１であり、対応画素Ｐｂが画素１５である。期間Ｐ２１が開始すると、制御回路３０は、ＯＮ状態を指示する制御信号ＳＨ１を出力する。また、駆動回路４０は、ＯＮ状態を指示する駆動信号ＳＶ１、ＳＷ１、ＳＷ５を出力する。
画素１１及び画素１１の読出し回路２０では、転送トランジスタＴ１、スイッチングトランジスタＴ３及びスイッチゲートＴ５がＯＮ状態になる。画素１５の読出し回路２０では、スイッチングトランジスタＴ３がＯＮ状態になる。画素１５の読出し回路２０では、スイッチゲートＴ５がＯＦＦ状態であり、ソースフォロア入力ゲートＴ２と読出しノードＮ５は、遮断される。読出しノードＮ１、Ｎ５は、電流経路Ｌａｂによって接続される。読出しノードＮ１は、出力ノードＮｃを介し、信号出力端Ｓｏに画素信号Ｖを出力する。
期間Ｐ２２では、読出し画素Ｐａが画素１２であり、対応画素Ｐｂが画素１６である。期間Ｐ２２が開始すると、制御回路３０は、ＯＮ状態を指示する制御信号ＳＨ２を出力する。また、駆動回路４０は、ＯＮ状態を指示する駆動信号ＳＶ２、ＳＷ２、ＳＷ６を出力する。読出しノードＮ２、Ｎ６が電流経路Ｌａｂによって接続されると、信号出力端Ｓｏは、画素信号Ｖを出力する。
期間Ｐ２３では、読出し画素Ｐａが画素１５であり、対応画素Ｐｂが画素１１である。期間Ｐ２３が開始すると、制御回路３０は、ＯＮ状態を指示する制御信号ＳＨ５を出力する。また、駆動回路４０は、ＯＮ状態を指示する駆動信号ＳＷ５、ＳＶ１、ＳＷ１を出力する。読出しノードＮ５、Ｎ１が電流経路Ｌａｂによって接続されると、信号出力端Ｓｏは、画素信号Ｖを出力する。
これにより、スイッチゲートＴ５は、対応画素Ｐｂにおけるソースフォロア入力ゲートＴ２と読出しノードＮ５を遮断し、画素信号Ｖのゲインの低下を抑える。
変形例２によれば、固体撮像素子３は、画素信号Ｖのゲインの低下を抑えることができ、画素１０の各々の位置の違いによって生じる画素信号Ｖの変化をより小さくすることができる。
なお、実施形態及び変形例では、固体撮像素子１、２がリニアイメージセンサである例を説明したが、これに限定されない。固体撮像素子１、２は、２次元に複数の画素１０を配列したエリアイメージセンサであってもよい。
なお、実施形態及び変形例では、転送トランジスタＴ１、ソースフォロア入力ゲートＴ２、スイッチングトランジスタＴ３及びソースフォロア定電流源トランジスタＴ４、スイッチゲートＴ５の各々がｎ型のＭＯＳトランジスタによって構成される例を説明したが、ｐ型のＭＯＳトランジスタによって構成されてもよい。
本発明の実施形態を説明したが、これらの実施形態は、例として示したものであり、本発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３・・・固体撮像素子、１０〜１８・・・画素、２０・・・読出し回路、３０・・・制御回路、４０・・・駆動回路、Ａ・・・画素アレイ、ＢＩＡＳ・・・バイアス電位、Ｃ１・・・定電流源、Ｃ２・・・定電流源、ＦＤ・・・フローティングディフュージョン、Ｉ１、Ｉ２・・・定電流、Ｌ・・・信号出力線、Ｌ１、Ｌ２・・・信号線、Ｌａｂ・・・電流経路、Ｎ、Ｎａ、Ｎｂ、Ｎ１〜Ｎ８・・・読出しノード、Ｎｃ・・・出力ノード、ＰＤ・・・フォトダイオード、Ｐａ・・・読出し画素、Ｐｂ・・・対応画素、Ｐ１〜Ｐ３、Ｐ１１〜Ｐ１３・・・期間、ＳＨ、ＳＨ１〜ＳＨ８・・・制御信号、ＳＳ・・・低電位、ＳＷ、ＳＷ１〜ＳＷ８・・・駆動信号、Ｓｏ・・・信号出力端、Ｔ１・・・転送トランジスタ、Ｔ２・・・ソースフォロア入力ゲート、Ｔ３・・・スイッチングトランジスタ、Ｔ４・・・ソースフォロア定電流源トランジスタ、Ｔ５・・・スイッチゲート、Ｖ・・・画素信号、ＶＤ・・・高電位

Claims (10)

  1. 受光素子を有する複数の画素と、
    前記複数の画素の各々と接続され、前記受光素子によって蓄積された電荷を読み出す複数の読出し回路と、
    前記複数の画素のうち、読出し対象となる読出し画素に読出し指示をする制御回路と、
    前記読出し画素の前記読出し回路に設けられた第１定電流源と、前記複数の画素のうち、前記読出し画素に対応付けられた対応画素の前記読出し回路に設けられた第２定電流源とを駆動するための駆動指示をする駆動回路と、
    を有する、固体撮像素子。
  2. 前記対応画素は、前記複数の画素のうち、前記読出し画素から一定距離離れた位置において対応付けられ、
    前記駆動回路は、前記読出し画素と前記対応画素の対応付け情報を格納する、
    請求項１に記載の固体撮像素子。
  3. 前記第１定電流源及び前記第２定電流源は、前記読出し回路から画素信号を出力する信号出力線によって互いに接続される、請求項１に記載の固体撮像素子。
  4. 前記信号出力線は、前記画素信号を出力する出力ノードを有し、
    前記対応画素は、前記読出し画素との間に形成される電流経路上に前記出力ノードが配置されるように、前記読出し画素に対応付けられる、
    請求項３に記載の固体撮像素子。
  5. 前記出力ノードは、
    前記複数の画素の配列方向の中央部に設けられ、
    前記出力ノードよりも配列方向の一方側に設けられた前記複数の画素の一部と第１信号線によって接続され、
    前記出力ノードよりも配列方向の他方側に設けられた前記複数の画素の他部と第２信号線によって接続される、
    請求項４に記載の固体撮像素子。
  6. 前記出力ノードは、
    前記複数の画素の配列方向の一方又は他方の部位に設けられ、
    一方から奇数番目に位置する前記複数の画素の一部が第１信号線によって接続され、
    一方から偶数番目に位置する前記複数の画素の他部が第２信号線によって接続される、
    請求項４に記載の固体撮像素子。
  7. 前記読出し回路は、前記読出し指示及び前記駆動指示に応じて画素信号を出力する、請求項１に記載の固体撮像素子。
  8. 前記読出し回路は、前記複数の画素の各々がゲートに接続されたソースフォロア入力ゲートと、前記ソースフォロア入力ゲートと直列になるように接続されたスイッチングトランジスタ及びソースフォロア定電流源トランジスタとを有する、請求項１に記載の固体撮像素子。
  9. スイッチングトランジスタを有し、
    前記スイッチングトランジスタは、前記駆動指示に応じ、前記第１定電流源及び前記第２定電流源と、前記読出し画素とを接続状態にする、
    請求項１に記載の固体撮像素子。
  10. 前記第１定電流源及び前記第２定電流源の各々は、ゲートがバイアス電位と接続されたソースフォロア定電流源トランジスタを有する、請求項１に記載の固体撮像素子。
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