TWI388207B - 驅動裝置 - Google Patents

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TWI388207B
TWI388207B TW097114917A TW97114917A TWI388207B TW I388207 B TWI388207 B TW I388207B TW 097114917 A TW097114917 A TW 097114917A TW 97114917 A TW97114917 A TW 97114917A TW I388207 B TWI388207 B TW I388207B
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Description

驅動裝置
本發明係關於一種用以驅動一像素之驅動裝置。
本發明包含與2007年8月8日向日本專利局申請的日本專利申請案第JP 2007－206000號以及2007年5月17日向日本專利局申請的日本專利申請案第JP 2007－132098號相關之標的，該等申請案之全部內容係以引用的方式併入於此。
圖1顯示一CMOS(互補金氧半導體)影像感測器之一像素驅動電路或V驅動電路之一組態之一範例，而特定言之係為解說方便起見而顯示一像素驅動電路或V驅動電路之一部分(其中在一第n列中的像素受驅動)。另外，儘管在圖1中，為簡化說明而使用一AND電路、一OR電路及一NOT電路，但一實際電路並非藉由使用AND、OR及NOT電路而係藉由使用NAND、NOR及NOT電路來實施。
參考圖1，所顯示的像素驅動電路10包括一位址解碼器11、一時序調整區段12、一驅動器區段13及一控制區段14，並產生及輸出一傳輸閘極信號TR(n)、一重設信號RST(n)及一選擇信號SEL(n)來驅動在該第n列中的像素。
該位址解碼器11以一預定時序將用以選擇在該第n列中的像素作為一驅動目標之一列選擇信號φV_LINE(n)供應至該時序調整區段12。
該時序調整區段12調整該傳輸閘極信號TR(n)、重設信號RST(n)及選擇信號SEL(n)之產生之時序。特定言之，該 時序調整區段12包括AND電路21及22、一OR電路23及一NOT電路24，該等電路配合用作一用於調整該傳輸閘極信號TR(n)之產生之時序的邏輯閘極電路。該時序調整區段12進一步包括一AND電路25與一NOT電路26，該等電路配合用作一用以調整該重設信號RST(n)之產生之時序的邏輯閘極電路。該時序調整區段12進一步包括一AND電路27與一NOT電路28，該等電路配合用作一用以調整該選擇信號SEL(n)之產生之時序的邏輯閘極電路。
該AND電路21對從該位址解碼器11輸入的列選擇信號φV_LINE(n)與從該控制區段14輸入之一時序信號φRTR進行邏輯AND運算並將藉由該邏輯AND運算獲得之一信號供應至該OR電路23。該AND電路22對從該位址解碼器11輸入的列選擇信號φV_LINE(n)與從該控制區段14輸入之另一時序信號φSTR進行邏輯AND運算並將藉由該邏輯AND運算獲得之一信號供應至該OR電路23。
該OR電路23對從該AND電路21供應的信號與從該AND電路22供應的信號進行邏輯OR運算，並將藉由該邏輯OR運算獲得之一信號供應至該NOT電路24。該NOT電路24對從該OR電路23供應之信號操作邏輯否定運算，並將藉由該邏輯否定獲得之一信號供應至該驅動器區段13。因此，下文所述之欲藉由該驅動器區段13產生的傳輸閘極信號TR(n)之產生之時序得到控制。
該AND電路25對從該位址解碼器11輸入的列選擇信號φV_LINE(n)與從該控制區段14輸入之一時序信號φRST進 行邏輯AND運算並將藉由該邏輯AND運算獲得之一信號供應至該NOT電路26。該NOT電路26對從該AND電路25供應之信號操作邏輯否定運算，並將藉由該邏輯否定獲得之一信號供應至該驅動器區段13。因此，欲藉由該驅動器區段13產生的重設信號RST(n)之產生之時序得到控制。
該AND電路27對從該位址解碼器11輸入的列選擇信號φV_LINE(n)與從該控制區段14輸入之一時序信號φSEL進行邏輯AND運算並將藉由該邏輯AND運算獲得之一信號供應至該NOT電路28。該NOT電路28對從該AND電路27供應之信號操作邏輯否定運算，並將藉由該邏輯否定獲得之一信號供應至該驅動器區段13。因此，欲藉由該驅動器區段13產生的選擇信號SEL(n)之產生之時序得到控制。
該驅動器區段13依據從該時序調整區段12供應之信號產生並輸出該傳輸閘極信號TR(n)、重設信號RST(n)及選擇信號SEL(n)。
特定言之，在該驅動器區段13中，一pMOS電晶體31與一nMOS電晶體32係串聯連接。一電位VDD係作為一高位準的電位連接至該pMOS電晶體31之源極，而一電位VSS係作為一低位準的電位連接至該nMOS電晶體32之源極。從該時序調整區段12的NOT電路24供應之一信號係供應至該pMOS電晶體31與該nMOS電晶體32之閘極。若該信號係一低位準信號，則將該pMOS電晶體31置於一開啟狀態j但若該信號係一高位準信號，則將該nMOS電晶體32置入一開啟狀態。
因此，若輸入至該閘極之信號係一低位準信號，則在該pMOS電晶體31與該nMOS電晶體32的汲極係互相連接之一點處的電位變成電位VDD，但是，若輸入至該閘極之信號係一高位準信號，則處於該點的電位變成電位VSS。下面將所提到的該點稱為傳輸閘極接合點。接著，將該電位之一信號作為該傳輸閘極信號TR(n)施加於在由複數個像素形成之一像素區段的第n列中之像素之傳輸閘極。以此方式，該驅動器區段13依據從該時序調整區段12供應之信號產生並輸出該傳輸閘極信號TR(n)。
另外，在該驅動器區段13中，類似於該pMOS電晶體31與該nMOS電晶體32，一pMOS電晶體33與一nMOS電晶體34係串聯連接，而該等電位VDD及VSS係分別連接至該pMOS電晶體33與該nMOS電晶體34之源極。從該時序調整區段12的NOT電路26供應之一信號係供應至該pMOS電晶體33與該nMOS電晶體34之閘極。接著，將在該pMOS電晶體33與該nMOS電晶體34的汲極互相連接之一點處的電位之一信號作為該重設信號RST(n)輸入至在該像素區段的第n列中之像素。下面將所提到的該點稱為重設接合點。因此，依據從該時序調整區段12供應之信號將該電位VDD或該電位VSS之重設信號RST(n)輸入至在該像素區段之第n列中的像素。
此外，在該驅動器區段13中，類似於該pMOS電晶體31與該nMOS電晶體32，一pMOS電晶體35與一nMOS電晶體36係串聯連接，而該等電位VDD及VSS係分別連接至該 pMOS電晶體35與該nMOS電晶體36之源極。從該時序調整區段12的NOT電路28供應之一信號係供應至該pMOS電晶體35與該nMOS電晶體36之閘極。接著，將在該pMOS電晶體35與該nMOS電晶體36的汲極互相連接之一點處的電位之一信號作為該選擇信號SEL(n)輸入至在該像素區段的第n列中之像素。下面將所提到的該點稱為選擇接合點。因此，依據從該時序調整區段12供應之信號將該電位VDD或該電位VSS之選擇信號SEL(n)輸入至在該像素區段之第n列中的像素。
該控制區段14在預定時序產生該高位準或該低位準之時序信號φSEL、φRST、φSTR及φRTR，並將所產生的信號供應至該時序調整區段12。
接下來，參考圖2說明與圖1所示像素驅動電路10中的傳輸閘極信號TR(n)之輸出相關的信號之時序。
若該列選擇信號φV_LINE(n)之位準在時間t1 從該低位準改變為該高位準而接著該時序信號φSTR或該時序信號φRTR之位準在時間t2 從該低位準改變為該高位準，則藉由該等AND電路21與22、OR電路23及NOT電路24產生的信號之位準變成該低位準。因此，將該pMOS電晶體31置入一開啟狀態而將該nMOS電晶體32置入一關閉狀態，並將該電位VDD之傳輸閘極信號TR(n)輸出至該像素區段(如圖2所示)。
接著，若該時序信號φSTR或該時序信號φRTR之位準在時間t3 從該高位準改變為該低位準(如圖2所示)，則藉由該 等AND電路21與22、OR電路23及NOT電路24產生的信號之位準變成該高位準。因此，將該pMOS電晶體31置入一關閉狀態而將該nMOS電晶體32置入一開啟狀態，並將該電位VSS之傳輸閘極信號TR(n)輸出至該像素區段(如圖2所示)。
此後，儘管該列選擇信號φV_LINE(n)之位準在時間t4 從該高位準改變為該低位準(如圖2所示)，但藉由該等AND電路21與22、OR電路23及NOT電路24產生的信號之位準係保持於該高位準。因此，該電位VSS之傳輸閘極信號TR(n)繼續輸出至該像素區段(如圖2所示)。
應注意，儘管上面說明該時序信號φSTR或該時序信號φRTR具有該高位準或該低位準，但此說明內容意味著以下兩個情況：一情況係其中該等時序信號φSTR與φRTR皆具有該高位準或該低位準；而另一情況係其中該等時序信號φSTR與φRTR之一信號具有該高位準或該低位準而該等信號之另一信號一般具有該低位準。
另外，儘管未顯示，但在圖1所示之像素驅動電路10中，類似於該傳輸閘極信號TR(n)，該重設信號RST(n)及該選擇信號SEL(n)之電位亦依據該列選擇信號φV_LINE(n)及該時序信號φSEL或該時序信號φRST之位準而改變為該電位VDD或該電位VSS。
順便提及，在圖1所示之像素驅動電路10中，較佳的係，就理想情況而言在完全相同的時序將相同的信號傳播至串聯連接的pMOS電晶體31、33或35與nMOS電晶體32、 34、36之閘極。但是，有可能的係，一旦該pMOS電晶體31、33或35與該nMOS電晶體32、34或36的開啟與關閉狀態之間發生轉換，其操作時序便可能彼此相對位移而使得出現該pMOS電晶體31、33或35與該nMOS電晶體32、34或36兩者皆係置入一開啟狀態之一時刻。
同時，與此一如上所述之傳輸閘極信號TR(n)一樣由一像素之一特定決定而輸出三個值(例如，高、中及低位準)之一驅動電路已為吾等所習知並揭示於(例如)日本專利特許公開案第2002－77730號中。特定言之，在如上所述類型之此一驅動電路中，處於一驅動器區段之一pMOS電晶體之前一級的邏輯閘極之數目與處於該驅動區段之一nMOS電晶體之前一級的邏輯閘極之數目常常互不相同。因此，可能呈現一定扭斜偏離之可能性較高。
另外，一般藉由使用具有一高容量的電晶體來設計該像素驅動電路10的驅動器區段13之pMOS電晶體31、33或35及nMOS電晶體32、34或36，以便同時開啟與關閉針對一列的像素之閘極。因此，有可能的係，若該驅動器區段13的pMOS電晶體31、33或35與nMOS電晶體32、34或36之操作時序係彼此相對位移而使得出現該pMOS電晶體31、33或35與該nMOS電晶體32、34或36兩者皆係置放一開啟狀態之一時刻，則過高的饋通電流可能從該電位VDD流向該電位VSS。
接著，若高饋通電流流向該電位VSS之低位準的電源供應而此舉導致該低位準波動，則用以壓下(例如)在一儲存 週期期間在一不同列中之像素之閘極的低位準亦會波動。尤其係在將藉由併入一晶片(其中提供該像素驅動電路10)中之一充電幫浦產生的負電位決定為該低位準之電位VSS之情況下，有可能的係，由該充電幫浦之容量決定，在因該饋通電流所導致的該負電位之波動安定之前可能需要較多時間。因此，出現對圖像品質之一有害影響而使得圖像品質劣化。
以此方式，在上述像素驅動電路10中，有可能的係，該饋通電流可從該電位VDD流向該電位VSS以導致該電位VSS之低位準的電源供應波動而對圖像品質產生一有害影響。
因此，需要防止在像素受驅動的情況下該低位準的電源供應之波動以防止該圖像品質之劣化。
依據本發明之具體實施例，提供一種用以驅動一像素之驅動裝置，其包括：一第一pMOS電晶體，其係連接至一第一電位；一第一nMOS電晶體，其係串聯連接至該第一pMOS型電晶體且連接至一第二電位；以及一控制區段，其經組態用以藉由使用一用以控制該第一pMOS型電晶體與該第一nMOS型電晶體之一電晶體之開啟之時序的第一開啟信號來個別地控制該第一pMOS型電晶體與該第一nMOS型電晶體；介於該第一pMOS型電晶體與該第一nMOS型電晶體之間的一節點處之一電位之一信號係作為用以驅動該像素之一驅動信號而輸入至該像素。
該控制區段可個別地控制該第一pMOS電晶體與該第一nMOS電晶體以控制一第一電位週期(期間該節點處的電位係該第一電位)、一第二電位週期(期間該節點處的電位係該第二電位)及一高阻抗週期(期間該節點係處於一高阻抗狀態)之長度及開始時序。
該控制區段可控制該第一電位週期、第二電位週期及高阻抗週期之長度及開始時序使得一旦從該等第一及第二電位週期之一週期轉換為該等週期之另一週期便提供該高阻抗週期。
該驅動裝置可進一步包括一第二電晶體，其係以下兩個電晶體之一電晶體：一第二pMOS電晶體，其係與該第一pMOS電晶體並聯連接且連接至一第三電位；以及一第二nMOS電晶體，其係與該第一nMOS電晶體並聯連接且連接至該第三電位，該控制區段藉由使用該第一開啟信號及一用以控制該第二電晶體之開啟之時序的第二開啟信號來個別地控制該第一pMOS電晶體、第一nMOS電晶體及第二電晶體，在該第一pMOS電晶體、第一nMOS電晶體及第二電晶體之間的一節點處的電位之一信號係作為該驅動信號輸入至該像素。
該控制區段可個別地控制該第一pMOS電晶體、該第一nMOS電晶體及第二電晶體以控制一第一電位週期(期間該節點處的電位係該第一電位)、一第二電位週期(期間該節點處的電位係該第二電位)、一第三電位週期(期間該節點處的電位係該第三電位)及一高阻抗週期(期間該節點係處 於一高阻抗狀態)之長度及開始時序。
該控制區段可控制該等第一、第二、第三電位週期及高阻抗週期之長度及開始時序使得一旦從該等第一、第二及第三電位週期之一週期轉換為一不同週期便提供該高阻抗週期。
在該驅動裝置中，藉由使用該第一開啟信號來個別地控制該第一pMOS電晶體與該第一nMOS電晶體，該第一開啟信號係用以控制連接至該第一電位的第一pMOS電晶體與串聯連接至該第一pMOS電晶體且連接至該第二電位的第一nMOS電晶體開啟之時序。另外，將在該第一pMOS電晶體與該第一nMOS電晶體之間的接合點處之電位之一信號作為一用以驅動該等像素的驅動信號輸入至該等像素。
藉由在其中驅動像素之驅動裝置，可以防止該低位準的電源供應之波動以防止該圖像品質之劣化。
在詳細說明本發明之較佳具體實施例前，說明在隨附申請專利範圍中所述之若干特徵與下述較佳具體實施例之特定元件之間的一對應關係。但是，該說明內容僅係用於確認在關於本發明之具體實施例的說明中揭示如申請專利範圍中所述的支援本發明之特定元件。因此，即使在該等具體實施例之說明中所述之某一特定元件並未在以下說明內容中作為該等特徵之一特徵而述及，此亦不意味著該特定元件不對應於該特徵。相反，即使某一特定元件係表述為對應於該等特徵之一特徵的一元件，此亦不意味著該元件 不對應於除該元件外的任何其他特徵。
依據本發明之具體實施例，提供一種用以驅動一像素之驅動裝置(例如，圖3所示之一像素驅動電路50)，其包括：一第一pMOS電晶體(例如，圖3所示之一pMOS電晶體31)，其係連接至一第一電位(例如，一電位VDD)；一第一nMOS電晶體(例如，圖3所示之一nMOS電晶體32)，其係串聯連接至該第一pMOS型電晶體且連接至一第二電位(例如，一電位VSS)；以及一控制區段(例如，圖3所示之一時序調整區段51)，其經組態用以藉由使用一用以控制該第一pMOS型電晶體與該第一nMOS型電晶體之一電晶體之開啟之時序的第一開啟信號(例如，一開啟信號φTR_PMOS)來個別地控制該第一pMOS型電晶體與該第一nMOS型電晶體；介於該第一pMOS型電晶體與該第一nMOS型電晶體之間的一節點處之一電位之一信號係作為用以驅動該像素之一驅動信號(例如，一傳輸閘極信號TR(n))而輸入至該像素。
該驅動裝置可進一步包括一第二電晶體(例如，圖8所示之一pMOS電晶體121)，其係以下兩個電晶體之一電晶體：一第二pMOS電晶體，其係與該第一pMOS電晶體並聯連接且連接至一第三電位；以及一第二nMOS電晶體，其係與該第一nMOS電晶體並聯連接且連接至該第三電位，該控制區段藉由使用該第一開啟信號及一用以控制該第二電晶體之開啟之時序的第二開啟信號來個別地控制該第一pMOS電晶體、第一nMOS電晶體及第二電晶體，在該第一 pMOS電晶體、第一nMOS電晶體及第二電晶體之間的一節點處的電位之一信號係作為該驅動信號輸入至該像素。
下面，參考附圖詳細說明依據本發明之特定具體實施例。
圖3顯示依據本發明之一第一具體實施例之一CMOS影像感測器之一像素驅動電路之一組態之一範例。
應注意，為說明方便起見，圖3顯示包括在該第n列中之驅動像素的像素驅動電路之一部分。另外，儘管在圖3中，為簡化說明而使用一AND電路、一OR電路及一NOT電路，但一實際電路可以係藉由使用一NAND電路、一NOR電路及一NOT電路來實施。此同樣亦適用於下文參考圖8所述之一電路。
參考圖3，所顯示的像素驅動電路50包括一位址解碼器11、一驅動器區段13、一時序調整區段51及一控制區段52，並產生及輸出一傳輸閘極信號TR(n)、一重設信號RST(n)一選擇信號SEL(n)。應注意，該像素驅動電路50包括上文參考圖1所說明的該些組件之若干共用組件，而在此省略關於此類共同組件之重疊說明以避免重複。
該時序調整區段51包括一AND電路21、一NOT電路60、一OR電路61及另一NOT電路66，該等電路配合用作一用以調整該傳輸閘極信號TR(n)之產生之時序的邏輯閘極電路。該時序調整區段51進一步包括一AND電路25、一NOT電路26、一OR電路62及另一NOT電路65，該等電路配合用作一用以調整該重設信號RST(n)之產生之時序的邏輯閘 極電路。該時序調整區段51進一步包括一AND電路27、一NOT電路28、一OR電路63及另一NOT電路64，該等電路配合用作一用以調整該選擇信號SEL(n)之產生之時序的邏輯閘極電路。
特定言之，在該時序調整區段51中，該等OR電路61至63與該等NOT電路64至66係置放於該驅動器區段13之前一級。另外，在該時序調整區段51中，並不將相同的信號輸入至該驅動器區段13之pMOS電晶體31、33或35及nMOS電晶體32、34或36，而將藉由邏輯OR運算(其使用向該nMOS電晶體32、34或36輸入之一信號)獲得之一信號輸入至該pMOS電晶體31、33或35。
另外，在該時序調整區段51中，不提供在圖1所示像素驅動電路10中提供的AND電路22及該OR電路23，而將從該AND電路21輸出之一信號直接輸入至該NOT電路60。因此，不必藉由該控制區段52產生該時序信號φSTR。
更特定言之，該時序調整區段51之NOT電路60對從該AND電路21供應之一信號操作邏輯否定運算並輸出藉由該邏輯否定獲得之一信號。將從該NOT電路60輸出之信號輸入至該驅動器區段13之nMOS電晶體32並且還輸入至該OR電路61。另外，將從該控制區段52輸出之一用以控制該pMOS電晶體31之開啟之時序的開啟信號φTR_PMOS輸入至該NOT電路66。接著，該NOT電路66對該開啟信號φTR_PMOS操作邏輯否定運算並將藉由該邏輯否定獲得之一信號輸入至該OR電路61。
該OR電路61對從該NOT電路60輸出的信號與從該NOT電路66輸出的信號進行邏輯OR運算，並將藉由該邏輯OR運算獲得之一信號供應至該pMOS電晶體31。特定言之，藉由使用從該NOT電路66輸出之信號，該OR電路61產生欲輸入至該pMOS電晶體31之信號而與從該NOT電路60輸出以便輸入至該nMOS電晶體32的信號分離。因此，該時序調整區段51可個別地控制該pMOS電晶體31與該nMOS電晶體32。
同時，將從該時序調整區段51的NOT電路26輸出之一信號輸入至該驅動器區段13之nMOS電晶體34並且還輸入至該OR電路62。另外，將從該控制區段52輸出之一用以控制該pMOS電晶體33之開啟之時序的開啟信號φRST_PMOS輸入至該NOT電路65。該NOT電路65對該開啟信號φRST_PMOS操作邏輯否定運算並將藉由該邏輯否定獲得之一信號輸入至該OR電路62。
該OR電路62對從該NOT電路26輸出的信號與從該NOT電路65輸出的信號進行邏輯OR運算，並將藉由該邏輯OR運算獲得之一信號供應至該pMOS電晶體33。因此，該時序調整區段51可個別地控制該pMOS電晶體33與該nMOS電晶體34。
另外，將從該時序調整區段51的NOT電路28輸出之一信號輸入至該驅動器區段13之nMOS電晶體36並且還輸入至該OR電路63。另外，將從該控制區段52輸出之一用於開啟該pMOS電晶體35的開啟信號φSEL_PMOS輸入至該NOT 電路64。接著，該NOT電路64對該開啟信號φSEL_PMOS操作邏輯否定運算並將藉由該邏輯否定獲得之一信號輸入至該OR電路63。
該OR電路63對從該NOT電路28輸出的信號與從該NOT電路64輸出的信號進行邏輯OR運算，並將藉由該邏輯OR運算獲得之一信號供應至該pMOS電晶體35。因此，該時序調整區段51可個別地控制該pMOS電晶體35與該nMOS電晶體36。
該控制區段52在預定時序產生具有該高位準或該低位準之時序信號φSEL、φRST及φRTR及該等開啟信號φTR_PMOS、φRST_PMOS及φSEL_PMOS，並將該等信號供應至該時序調整區段51。
接下來，參考圖4說明與圖3所示像素驅動電路50中的傳輸閘極信號TR(n)之輸出相關的信號之時序之一範例。
若該列選擇信號φV_LINE(n)之位準在時間t11 從該低位準改變為該高位準而接著該時序信號φRTR之位準在時間t12 從該低位準改變為該高位準，則藉由該AND電路21及該NOT電路60產生以便輸入至該nMOS電晶體32的信號之位準變成該低位準。另外，此時，若該開啟信號φTR_PMOS之位準係該低位準(如圖4所示)，則藉由該AND電路21、NOT電路60或電路61及NOT電路66產生以便輸入至該pMOS電晶體31的信號變成該高位準。因此，將該pMOS電晶體31與該nMOS電晶體32兩者皆置入一關閉狀態，而將該傳輸閘極接合點置入一高阻抗(Hi－Z)狀態，如圖4所示。
另外，若該開啟信號φTR_PMOS之位準在時間t13 從該低位準改變為該高位準(如圖4所示)，則欲輸入至該pMOS電晶體31的信號之位準改變為該低位準而欲輸入至該nMOS電晶體32的信號保持該低位準。因此，當該nMOS電晶體32之狀態保持處於該關閉狀態時，將該pMOS電晶體31置入一開啟狀態而將該電位VDD之高位準的傳輸閘極信號TR(n)輸出至該像素區段。
如上所述，當該時序信號φRTR之位準在時間t12 改變為高位準時，該nMOS電晶體32係置入一關閉狀態，而該電位VSS之低位準之傳輸閘極信號TR(n)之輸出結束。但是，截至該開啟信號φTR_PMOS的位準改變為該高位準之時間t13 ，並未將該pMOS電晶體31置入一開啟狀態。因此，將該傳輸閘極接合點置入一高阻抗狀態。
另外，若該開啟信號φTR_PMOS之位準在時間t14 從該高位準改變為該低位準(如圖4所示)，則欲輸入至該pMOS電晶體31的信號之位準返回至該高位準而欲輸入至該nMOS電晶體32的信號之位準保持該低位準。因此，當該nMOS電晶體32保持處於該關閉狀態時，該pMOS電晶體31的狀態返回至該關閉狀態而將該傳輸閘極接合點再次置入一高阻抗狀態(如圖4所示)。
接著，若該時序信號φRTR之位準在時間t15 改變為該低位準(如圖4所示)，則欲輸入至該nMOS電晶體32的信號之位準變成該高位準。另外，在此時間，若該開啟信號φTR_PMOS保持低位準(如圖4所示)，則欲輸入至該pMOS 電晶體31的信號之位準變成該高位準。因此，當該pMOS電晶體31之狀態保持處於該關閉狀態時，將該nMOS電晶體32置入一開啟狀態而將該電位VSS之低位準的傳輸閘極信號TR(n)輸出至該像素區段(如圖4所示)。
因此，儘管該列選擇信號φV_LINE(n)之位準在時間t16 從該高位準改變為該低位準(如圖4所示)，但若該時序信號φRTR及該開啟信號φTR_PMOS之位準保持該低位準，則欲個別地輸入至該pMOS電晶體31及該nMOS電晶體32的信號之位準保持該高位準。因此，該電位VSS之傳輸閘極信號TR(n)繼續輸出至該像素區段(如圖4所示)。
如上所述，在該傳輸閘極信號TR(n)之位準欲從該高位準改變為該低位準或相反地從該低位準改變為該高位準時，該控制區段52將該開啟信號φTR_PMOS之位準改變成使得在適才所述之位準變化期間將該傳輸閘極接合點置入一高阻抗狀態。因此，一旦發生適才所述之變化，便即刻將該pMOS電晶體31及該nMOS電晶體32兩者置入一開啟狀態而可防止饋通電流從該電位VDD流向該電位VSS。
因此，防止該低位準的電源供應之波動。另外，尤其係在將藉由併入該晶片(在其上面提供該像素驅動電路50)內部的充電幫浦產生之負電位決定為該低位準的電位VSS之情況下，消除對該充電幫浦之負載。因此，可防止該像素區段中的圖像品質之劣化。
另外，該控制區段52可將該時序信號φRTR或該開啟信號φTR_PMOS之脈衝長度及其位準的轉換時序改變成使得 可以改變以下週期之開始時序及其週期或長度：期間該傳輸閘極信號TR(n)的電位係該電位VDD之週期、期間該傳輸閘極信號TR(n)的電位係該電位VSS之週期以及期間該傳輸閘極接合點係處於一高阻抗狀態之週期(下面稱為高阻抗週期)。該時序信號φRTR或該開啟信號φTR_PMOS之脈衝長度及其位準之轉換時序之改變可以係以任意方式(例如，藉由使用一提供於該控制區段52中的暫存器(未顯示))來實施。
例如，在該傳輸閘極信號TR(n)之位準從該低位準改變為該高位準(如圖5所示)之情況下，在適才所述之改變期間該控制區段52可將該傳輸閘極接合點置入一高阻抗狀態，從而抑制饋通電流之流動。而且，在該傳輸閘極信號TR(n)之位準從該高位準改變為該低位準(如圖6所示)之情況下，在適才所述之改變期間該控制區段52可將該傳輸閘極接合點置入一高阻抗狀態，從而抑制饋通電流之流動。
在該傳輸閘極信號TR(n)之位準從該低位準改變為該高位準(如圖5所示)之一情況下，當在適才所述之改變期間欲將該傳輸閘極接合點置入一高阻抗狀態時，該控制區段52不在時間t15 之前的時間t14 而在時間t15 之後的時間t21 將該開啟信號φTR_PMOS之位準從該高位準改變為該低位準。因此，由於在將nMOS電晶體32置入一開啟狀態之同時將該pMOS電晶體31置入一關閉狀態，因此，在該傳輸閘極信號TR(n)之位準從該高位準改變為該低位準之情況下，不將該傳輸閘極接合點置入一高阻抗狀態。
另外，在該傳輸閘極信號TR(n)之位準從該高位準改變為該低位準(如圖6所示)之一情況下，當在適才所述之改變期間欲將該傳輸閘極接合點置入一高阻抗狀態時，該控制區段52不在時間t12 之後的時間t13 而在時間t12 之前的時間t31 將該開啟信號φTR_PMOS之位準從該低位準改變為該高位準。因此，由於在將該nMOS電晶體32置入一關閉狀態之同時將該pMOS電晶體31置入一開啟狀態，因此，在該傳輸閘極信號TR(n)之位準從該低位準改變為該高位準之情況下，該傳輸閘極接合點不進入一高阻抗狀態。
另外，若除防止該饋通電流外還需要更加重視縮短高阻抗週期以縮短時間或時脈週期，則在其中欲將該傳輸閘極信號TR(n)的位準從該高位準改變為該低位準之一情況與其中欲將該傳輸閘極信號TR(n)的位準從該低位準改變為該高位準之另一情況(如圖7所示)之兩個情況下，該控制區段52可防止在適才所述之改變期間將該傳輸閘極接合點置入一高阻抗狀態之一現象。
在此實例中，該控制區段52在時間t12 之前的時間t31 將該開啟信號φTR_PMOS之位準從該低位準改變為該高位準，而在時間t15 之後的時間t21 將該開啟信號φTR_PMOS從該高位準改變為該低位準，如圖7所示。特定言之，該控制區段52使得該開啟信號φTR_PMOS之脈衝之長度比該時序信號φRTR之脈衝之長度更長。
另外，當該時序信號φRTR之位準係該高位準時，該控制區段52可改變該開啟信號φTR_PMOS之位準以在該等開 啟與關閉狀態之間轉換該pMOS電晶體31之狀態從而提供或不提供一高阻抗週期。因此，例如，當該時序信號φRTR之位準係高位準時，可以提供複數個高阻抗週期或者根本不提供任何高阻抗週期。
應注意，儘管上文說明該傳輸閘極信號TR(n)，但對於該重設信號RST(n)及該選擇信號SEL(n)，亦可同樣藉由促使該控制區段52將該等開啟信號φRST_PMOS及φSEL_PMOS之位準改變成使得在該重設信號RST(n)及該選擇信號SEL(n)之位準之改變期間將該重設接合點及該選擇接合點置入一高阻抗狀態來防止饋通電流從該電位VDD流向該電位VSS。
圖8顯示依據本發明之一第二具體實施例之一CMOS影像感測器之一像素驅動電路之一組態之一範例。
參考圖8，所示像素驅動電路100包括一位址解碼器11、一時序調整區段101、一驅動器區段102及一控制區段103。該像素驅動電路100產生並輸出：一傳輸閘極信號TR(n)、一重設信號RST(n)及一選擇信號SEL(n)，其個別地具有一中等位準；以及一傳輸閘極信號TR(n)、一重設信號RST(n)及一選擇信號SEL(n)，其個別地具有該高位準或該低位準。
應注意，儘管圖8為解說方便起見而顯示產生該傳輸閘極信號TR(n)的該像素驅動電路100之一部分，但亦類似於該傳輸閘極信號TR(n)而產生及輸出該重設信號RST(n)及該選擇信號SEL(n)。應注意，該像素驅動電路100包括上 文參考圖1及3所說明的該些組件之若干共用組件，而在此省略關於此類共同組件之重疊說明以避免冗餘。
為調整該傳輸閘極信號TR(n)之產生之時序，在該時序調整區段101中，將兩個OR電路111與112及兩個NOT電路113與114置放於該驅動器區段102之前一級。另外，該時序調整區段101將輸入信號個別地輸入至該驅動器區段102之兩個pMOS電晶體121與122及一nMOS電晶體123以產生該傳輸閘極信號TR(n)。
特定言之，將從該時序調整區段101的NOT電路60輸出之一信號輸入至該驅動器區段102之nMOS電晶體123並且還輸入至該等OR電路111及112。另外，將從該控制區段103輸出之一用以控制該pMOS電晶體121之開啟之時序的開啟信號φTR_PMOS1輸入至該NOT電路113，而該NOT電路113對該開啟信號φTR_PMOS1操作邏輯否定運算並將藉由該邏輯否定獲得之一信號輸入至該OR電路111。該OR電路111對從該NOT電路60輸出的信號與從該NOT電路113輸出的信號進行邏輯OR運算，並將藉由該邏輯OR運算獲得之一信號輸入至該pMOS電晶體121。
另外，將從該控制區段103輸出之一用以控制該pMOS電晶體122之開啟之時序的開啟信號φTR_PMOS2輸入至該NOT電路114，而該NOT電路114對該開啟信號φTR_PMOS2操作邏輯否定運算並將藉由該邏輯否定獲得之一信號輸入至該OR電路112。該OR電路112對從該NOT電路60輸出的信號與從該NOT電路114輸出的信號進行邏輯OR運算，並 將藉由該邏輯OR運算獲得之一信號輸入至該pMOS電晶體122。
如上所述，該OR電路111使用從該NOT電路113輸出之信號來產生欲輸入至該pMOS電晶體121之信號而與從該NOT電路60輸出以便輸入至該nMOS電晶體123的信號分離。另外，該OR電路112使用從該NOT電路114輸出之信號來產生欲輸入至該pMOS電晶體122之信號而與欲輸入至該nMOS電晶體123之信號分離。因此，該時序調整區段101可個別地控制該等pMOS電晶體121與122及該nMOS電晶體123。
該驅動器區段102依據從該時序調整區段101向其供應之信號來產生該傳輸閘極信號TR(n)等。特定言之，在該驅動器區段102中，該pMOS電晶體121與122係並聯連接，而該等pMOS電晶體121及122與該nMOS電晶體123係串聯連接。一電位VDD1係作為一高位準電位連接至該pMOS電晶體121之源極，而另一電位VDD2係作為一中等位準電位連接至該pMOS電晶體122之源極。另外，該電位VSS係作為一低位準電位連接至該nMOS電晶體123之源極。
將從該時序調整區段101的OR電路111及112與該NOT電路60供應之信號分別輸入至該等pMOS電晶體121及122與該nMOS電晶體123之閘極。
回應於向該等pMOS電晶體121及122與該nMOS電晶體123的個別閘極供應之信號之位準而將該等電晶體置入一開啟或關閉狀態，從而使得在該等pMOS電晶體121及122與該nMOS電晶體123的汲極係互相連接之一點(下面稱為 三連接點)處的電位改變為電位VDD1、電位VDD2或電位VSS。接著，將其電位係如適才所述而改變之信號作為該傳輸閘極信號TR(n)施加於在該像素區段的第n列中之像素之傳輸閘極。以此方式，在該驅動器區段102中，回應於從該時序調整區段101供應的信號而產生並輸出該傳輸閘極信號TR(n)。
該控制區段103在預定時序產生該時序信號φRTR、開啟信號φTR_PMOS1、開啟信號φTR_PMOS2等(其個別地具有該高位準或該低位準)，並將該等信號供應至該時序調整區段101。
應注意，儘管在圖8中該電位VDD2係連接至該pMOS電晶體122，但該電位VDD2或者可以係連接至一nMOS電晶體。在此實例中，該電位VDD2所連接之nMOS電晶體係並聯連接至該nMOS電晶體123，而藉由將從該OR電路112輸出的信號反相而獲得之一信號係輸入至該nMOS電晶體之閘極。
現在，參考圖9說明與圖8所示像素驅動電路100中的傳輸閘極信號TR(n)之輸出相關的信號之時序之一範例。
若該列選擇信號φV_LINE(n)之位準在時間t51 從該低位準改變為該高位準而接著該時序信號φRTR之位準在時間t52 從該低位準改變為該高位準(如圖9所示)，則欲輸入至該nMOS電晶體123的信號之位準變成該低位準。另外，在此時間，若該等開啟信號φTR_PMOS1及φTR_PMOS2之位準係低位準(如圖9所示)，則欲輸入至該等pMOS電晶體 121與122兩者的信號之位準皆改變為該高位準。因此，將該等pMOS電晶體121及122與該nMOS電晶體123置入一關閉狀態，而將該三連接點置入一高阻抗(Hi－Z(1))狀態。
因此，若該開啟信號φTR_PMOS1之位準在時間t53 從該低位準改變為該高位準(如圖9所示)，則當欲輸入至該pMOS電晶體122的信號之位準保持該高位準而欲輸入至該nMOS電晶體123的信號之位準保持該低位準時，欲輸入至該pMOS電晶體121的信號之位準改變為該低位準。因此，當該pMOS電晶體122與該nMOS電晶體123之狀態保持該關閉狀態時，將該pMOS電晶體121置入一開啟狀態。因此，將該電位VDD1之高位準的傳輸閘極信號TR(n)輸出至該像素區段(如圖9所示)。
儘管，當該時序信號φRTR之位準在時間t52 改變為該高位準時，將該nMOS電晶體123置入一關閉狀態而該電位VSS之低位準的傳輸閘極信號TR(n)之輸出結束(如上文所述)，但截至該開啟信號φTR_PMOS1或該開啟信號φTR_PMOS2的位準變成該高位準之時間t53 並不將該pMOS電晶體121或該pMOS電晶體122置入一開啟狀態。因此，將該三連接點置入一高阻抗狀態。
因此，若該開啟信號φTR_PMOS1之位準在時間t54 從該高位準返回至該低位準(如圖9所示)，則當欲向該pMOS電晶體122及該nMOS電晶體123輸入的信號之位準不改變時，欲向該pMOS電晶體121輸入的信號之位準返回至該高位準。因此，當該pMOS電晶體122及該nMOS電晶體123保 持處於該關閉狀態時，該pMOS電晶體121返回至該關閉狀態而將該三連接點置入一高阻抗(Hi－Z(2))狀態(如圖9所示)。
如上所述，該控制區段103可將該pMOS電晶體121置入一開啟狀態以藉由在該時序信號φRTR之位準保持該高位準時將該開啟信號φTR_PMOS1之位準改變為該高位準來改變該傳輸閘極信號TR(n)之位準。因此，該控制區段103可控制期間該開啟信號φTR_PMOS1的位準保持該高位準而該時序信號φRTR的位準保持該高位準之週期，從而控制該pMOS電晶體121之開啟週期以控制期間該傳輸閘極信號TR(n)的位準係該高位準之高位準週期之提供/省略、長度及開始時序。
接著，若該開啟信號φTR_PMOS2之位準在時間t55 從該低位準返回至該高位準(如圖9所示)，則當欲向該pMOS電晶體121及該nMOS電晶體123輸入的信號之位準不改變時，欲向該pMOS電晶體122輸入的信號之位準返回至該低位準。因此，當該pMOS電晶體121及該nMOS電晶體123保持處於該關閉狀態時，將該pMOS電晶體122置入一開啟狀態，而將該電位VDD之中等位準的傳輸閘極信號TR(n)輸出至該像素區段(如圖9所示)。
接著，若該開啟信號φTR_PMOS2之位準在時間t56 從該高位準返回至該低位準(如圖9所示)，則當欲向該pMOS電晶體121及該nMOS電晶體123輸入的信號之位準不改變時，欲向該pMOS電晶體121輸入的信號之位準返回至該高 位準。因此，當該pMOS電晶體121及該nMOS電晶體123保持處於該關閉狀態時，該pMOS電晶體122返回至該關閉狀態而將該三連接點置入一高阻抗(Hi－Z(3))狀態(如圖9所示)。
以此方式，該控制區段103可將該開啟信號φTR_PMOS2之位準改變為該高位準而同時該時序信號φRTR之位準保持該高位準，從而將該pMOS電晶體122置入一開啟狀態，以將該傳輸閘極信號TR(n)之位準改變為該中等位準。因此，該控制區段103可控制期間該開啟信號φTR_PMOS2的位準保持該高位準而該時序信號φRTR的位準保持該高位準之週期，從而控制該pMOS電晶體122之開啟週期，以控制期間該傳輸閘極信號TR(n)的位準係該中等位準之中等位準週期之提供/省略、長度及開始時序。
接著，若該時序信號φRTR之位準在時間t57 從該高位準返回至該低位準(如圖9所示)，則欲輸入至該nMOS電晶體123的信號之位準改變為該高位準。另外，在此時間，若該等開啟信號φTR_PMOS1及φTR_PMOS2之位準保持處於該低位準(如圖9所示)，則欲輸入至該等pMOS電晶體121與122的信號之位準皆改變為該高位準。因此，當該等pMOS電晶體121與122之狀態保持處於該關閉狀態時，將該nMOS電晶體123置入一開啟狀態而將該電位VSS之低位準的傳輸閘極信號TR(n)輸出至該像素區段(如圖9所示)。
接著，若在時間t58 ，該列選擇信號φV_LINE(n)之位準從該高位準改變為該低位準但該時序信號φRTR與該等開 啟信號φTR_PMOS1及φTR_PMOS2之位準保持該低位準(如圖9所示)，則欲輸出至該等pMOS電晶體121及122與該nMOS電晶體123的所有信號之位準保持該高位準。因此，該電位VSS之低位準的傳輸閘極信號TR(n)繼續輸出至該像素區段(如圖9所示)。
以此方式，在圖9中，在該傳輸閘極信號TR(n)之位準係從該低位準改變為該高位準、從該高位準改變為該中等位準或從該中等位準改變為該低位準之情況下，該傳輸閘極信號TR(n)之位準係改變成在上述改變期間之中途具有一高阻抗狀態。以此方式，在上述改變期間可提供一期間該三連接點具有一高阻抗狀態之週期，以便防止在該改變期間該饋通電流從該電位VDD流向該電位VSS。
另外，期間該等開啟信號φTR_PMOS1與φTR_PMOS2兩者之位準皆係置入該低位準而該時序信號φRTR之位準係該高位準(如圖9所示)之一週期係期間該三連接點應具有一高阻抗狀態之一週期。因此，可以將該等開啟信號φTR_PMOS1與φTR_PMOS2之位準之轉換時序及脈衝週期改變成使得在一任意時序提供一期間該三連接點具有一高阻抗狀態之一任意長度的週期。
例如，可以提供單獨的高阻抗週期Hi－Z(1)、單獨的週期Hi－Z(2)、單獨的週期Hi－Z(3)、單獨的週期Hi－Z(1)及Hi－Z(2)、單獨的週期Hi－Z(1)及Hi－Z(3)或單獨的週期Hi－Z(2)及Hi－Z(3)。另外，除防止該饋通電流外，在需要更加重視縮短該高阻抗週期以縮短時間之情況下，該控制區段103 可能根本不提供任何高阻抗週期。
應注意，儘管在上述像素驅動電路50與100之任何電路中不提供圖1所示之AND電路22及OR電路23，但其可以係與圖1所示之像素驅動電路10中類似而以其他方式來提供。下面說明以諸如適才所述之一方式組態之一像素驅動電路。
圖10顯示依據本發明之一第三具體實施例之一CMOS影像感測器之一像素驅動電路之一組態之一範例。
應注意，為解說方便起見，圖10顯示用以驅動在該第n列中的像素之像素驅動電路之一部分。另外，儘管在圖10中，為簡化說明而使用一AND電路、一OR電路及一NOT電路，但一實際電路可以係藉由使用一NAND電路、一NOR電路及一NOT電路來實施。此同樣亦適用於下文參考圖15所述之一電路。
圖10所示的像素驅動電路150包括一位址解碼器11、一驅動器區段13、一時序調整區段151及一控制區段152，並產生及輸出一傳輸閘極信號TR(n)、一重設信號RST(n)一選擇信號SEL(n)。應注意，該像素驅動電路150包括上文參考圖1及3所說明的該些組件之若干共用組件，而在此省略關於此類共同組件之重疊說明以避免冗餘。
該時序調整區段151包括一AND電路21、另一AND電路22、一OR電路23、一NOT電路24、另一OR電路61及一NOT電路66，該等電路配合用作一用以調整該傳輸閘極信號TR(n)之產生之時序的邏輯閘極電路。該時序調整區段 151進一步包括一AND電路25、一NOT電路26、一OR電路62及另一NOT電路65，該等電路配合用作一用以調整該重設信號RST(n)之產生之時序的邏輯閘極電路。該時序調整區段151進一步包括一AND電路27、一NOT電路28、一OR電路63及另一NOT電路64，該等電路配合用作一用以調整該選擇信號SEL(n)之產生之時序的邏輯閘極電路。
特定言之，在該時序調整區段151中，該等OR電路61至63與該等NOT電路64至66係置放於該驅動器區段13之前一級。另外，在該時序調整區段151中，並不將相同的信號輸入至該驅動器區段13之pMOS電晶體31、33或35及nMOS電晶體32、34或36，而將藉由邏輯OR運算(其使用欲向該nMOS電晶體32、34或36輸入之一信號)獲得之一信號輸入至該pMOS電晶體31、33或35。
特定言之，將從該時序調整區段151的NOT電路24輸出之一信號輸入至該驅動器區段13之nMOS電晶體32並且還輸入至該OR電路61。另外，將從該控制區段152輸出之一用以控制該pMOS電晶體31之開啟之時序的開啟信號φTR_PMOS輸入至該NOT電路66。該NOT電路66對該開啟信號φTR_PMOS操作邏輯否定運算並將藉由該邏輯否定獲得之一信號輸入至該OR電路61。
該OR電路61對從該NOT電路24輸出的信號與從該NOT電路66輸出的信號進行邏輯OR運算，並將藉由該邏輯OR運算獲得之一信號輸入至該pMOS電晶體31。特定言之，該OR電路61使用從該NOT電路66輸出之信號來產生欲輸入 至該pMOS電晶體31之信號而與從該NOT電路24輸出以便輸入至該nMOS電晶體32的信號分離。因此，該時序調整區段151可個別地控制該pMOS電晶體31與該nMOS電晶體32。
另外，將從該時序調整區段151的NOT電路26輸出之一信號輸入至該驅動器區段13之nMOS電晶體34並且還輸入至該OR電路62。另外，將從該控制區段152輸出之一用以控制該pMOS電晶體33之開啟之時序的開啟信號φ ST_PMOS輸入至該NOT電路65。接著，該NOT電路65對該開啟信號φRST_PMOS操作邏輯否定運算並將藉由該邏輯否定獲得之一信號輸入至該OR電路62。
該OR電路62對從該NOT電路26輸出的信號與從該NOT電路65輸出的信號進行邏輯OR運算，並將藉由該邏輯OR運算獲得之一信號輸入至該pMOS電晶體33。因此，該時序調整區段151可個別地控制該pMOS電晶體33與該nMOS電晶體34。
另外，將從該時序調整區段151的NOT電路28輸出之一信號輸入至該驅動器區段13之nMOS電晶體36並且還輸入至該OR電路63。另外，將從該控制區段152輸出之一用以控制該pMOS電晶體35之開啟之時序的開啟信號φSEL_PMOS輸入至該NOT電路64。接著，該NOT電路64對該開啟信號φSEL_PMOS操作邏輯否定運算並將藉由該邏輯否定獲得之一信號輸入至該OR電路63。
該OR電路63對從該NOT電路28輸出的信號與從該NOT電 路64輸出的信號進行邏輯OR運算，並將藉由該邏輯OR運算獲得之一信號輸入至該pMOS電晶體35。因此，該時序調整區段151可個別地控制該pMOS電晶體35與該nMOS電晶體36。
該控制區段152產生個別地具有該高位準或該低位準之時序信號φSEL、φRST、φSTR及φRTR與該等開啟信號φTR_PMOS、φRST_PMOS及φSEL_PMOS，並在預定時序將該等信號供應至該時序調整區段151。
現在，參考圖11說明與圖10所示像素驅動電路150中的傳輸閘極信號TR(n)之輸出相關的信號之時序之一範例。
若該列選擇信號φV_LINE(n)之位準在時間t11 從該低位準改變為該高位準而接著該時序信號φSTR或該時序信號φRTR之位準在時間t12 從該低位準改變為該高位準(如圖11所示)，則藉由該等AND電路21與22、OR電路23及NOT電路24產生以便輸出至該nMOS電晶體32的信號之位準改變為該低位準。另外，此時，若該開啟信號φTR_PMOS之位準係該低位準(如圖11所示)，則藉由該等AND電路21與22、OR電路23、NOT電路24、OR電路61及NOT電路66產生以便輸入至該pMOS電晶體31的信號改變為該高位準(如圖11所示)。因此，將該pMOS電晶體31與該nMOS電晶體32兩者皆置入一關閉狀態，而將該傳輸閘極接合點置入一高阻抗(Hi－Z)狀態，如圖11所示。
因此，若該開啟信號φTR_PMOS之位準在時間t13 從該低位準改變為該高位準(如圖11所示)，則欲輸入至該nMOS電 晶體32的信號之位準保持該低位準，但欲輸入至該pMOS電晶體31的信號之位準改變為該低位準。因此，當該nMOS電晶體32保持處於該關閉狀態時，將該pMOS電晶體31置入一開啟狀態而將該電位VDD之高位準的傳輸閘極信號TR(n)輸出至該像素區段(如圖11所示)。
以此方式，若該時序信號φSTR或該時序信號φRTR之位準在時間t12 改變為該高位準，則儘管將該nMOS電晶體32置入一關閉狀態而該電位VSS之低位準的傳輸閘極信號TR(n)之輸出結束，但截至該開啟信號φTR_PMOS的位準變成該高位準之時間t13 並不將該pMOS電晶體31置入一開啟狀態。因此，將該傳輸閘極接合點置入一高阻抗狀態。
因此，若該開啟信號φTR_PMOS之位準在時間t14 從該低位準改變為該高位準(如圖11所示)，則欲輸入至該nMOS電晶體32的信號之位準保持該低位準，但欲輸入至該pMOS電晶體31的信號之位準返回至該高位準。因此，當該nMOS電晶體32保持處於該關閉狀態時，該pMOS電晶體31的狀態返回至該關閉狀態而將該傳輸閘極接合點再次置入一高阻抗狀態(如圖11所示)。
因此，若該時序信號φSTR或該時序信號φRTR之位準在時間t15 改變為該低位準(如圖11所示)，則欲輸入至該nMOS電晶體32的信號之位準變成該高位準。另外，在此時間，若該開啟信號φTR_PMOS之位準保持低位準(如圖11所示)，則欲輸入至該pMOS電晶體31的信號之位準改變為該高位準。因此，當該pMOS電晶體31保持處於該關閉狀 態時，將該nMOS電晶體32置入一開啟狀態而將該電位VSS之低位準的傳輸閘極信號TR(n)輸出至該像素區段(如圖11所示)。
因此，儘管該列選擇信號φV_LINE(n)之位準在時間t16 從該高位準改變為該低位準(如圖11所示)，但若該時序信號φSTR或該時序信號φRTR及該開啟信號φTR_PMOS之位準保持該低位準，則欲輸入至該pMOS電晶體31及該nMOS電晶體32的信號之位準保持該高位準。因此，將該電位VSS之傳輸閘極信號TR(n)輸出至該像素區段(如圖11所示)。
以此方式，在該傳輸閘極信號TR(n)之位準係從該高位準改變為該低位準以及從該低位準改變為該高位準時，該控制區段152將該開啟信號φTR_PMOS之位準改變成使得在適才所述之改變期間將該傳輸閘極接合點置入一高阻抗狀態。因此，一旦發生適才所述之變化，便即刻將該pMOS電晶體31及該nMOS電晶體32兩者置入一開啟狀態而可防止饋通電流從該電位VDD流向該電位VSS。
因此，防止該低位準的電源供應之波動。另外，尤其係在將藉由併入該晶片(在其上面提供該像素驅動電路150)內部的充電幫浦產生之負電位設定為該低位準的電位VSS之情況下，消除對該充電幫浦之負載。因此，可防止該像素區段的圖像品質之劣化。
另外，該控制區段152可將該時序信號φSTR、時序信號φRTR或開啟信號φTR_PMOS之位準的轉換時序及脈衝長度 改變成使得可以改變以下週期之開始時序及週期或長度：期間該傳輸閘極信號TR(n)的電位係該電位VDD之週期、期間該傳輸閘極信號TR(n)的電位係該電位VSS之週期以及期間該傳輸閘極接合點係處於一高阻抗狀態之週期(下面稱為高阻抗週期)。該時序信號φSTR、時序信號φRTR或開啟信號φTR_PMOS之位準的轉換時序及脈衝長度之改變可以係以任意方式(例如，藉由使用一提供於該控制區段152中的暫存器(未顯示))來實施。
例如，在該傳輸閘極信號TR(n)之位準從該低位準改變為該高位準(如圖12所示)之情況下，在適才所述之改變期間該控制區段152可將該傳輸閘極接合點置入一高阻抗狀態，從而抑制饋通電流之流動。另外，在該傳輸閘極信號TR(n)之位準從該高位準改變為該低位準(如圖13所示)之情況下，在適才所述之改變期間該控制區段152可將該傳輸閘極接合點置入一高阻抗狀態，從而抑制饋通電流之流動。
如圖12所示，若將該傳輸閘極信號TR(n)之位準從該低位準改變為該高位準，若在適才所述之改變期間欲將該傳輸閘極接合點置入一高阻抗狀態，則該控制區段152不在時間t15 之前的時間t14 而在時間t15 之後的時間t21 將該開啟信號φTR_PMOS之位準從該高位準改變為該低位準。因此，由於在將該nMOS電晶體32置入一開啟狀態之同時將該pMOS電晶體31置入一關閉狀態，因此，在該傳輸閘極信號TR(n)之位準從該高位準改變為該低位準之情況下，不 將該傳輸閘極接合點置入一高阻抗狀態。
另外，在將該傳輸閘極信號TR(n)之位準從該高位準改變為該低位準(如圖13所示)之一情況下，當在適才所述之改變期間欲將該傳輸閘極接合點置入一高阻抗狀態時，該控制區段152不在時間t12 之後的時間t13 而在時間t12 之前的時間t31 將該開啟信號φTR_PMOS之位準從該低位準改變為該高位準。因此，由於在將該nMOS電晶體32置入一開啟狀態之同時將該pMOS電晶體31置入一關閉狀態，因此，在該傳輸閘極信號TR(n)之位準從該低位準改變為該高位準之情況下，不將該傳輸閘極接合點置入一高阻抗狀態。
另外，若除防止該饋通電流外還需要更加重視縮短高阻抗週期以縮短時間或時脈週期，則在其中欲將該傳輸閘極信號TR(n)的位準從該高位準改變為該低位準之一情況與其中欲將該傳輸閘極信號TR(n)的位準從該低位準改變為該高位準之另一情況(如圖14所示)之兩個情況下，該控制區段152可防止在適才所述之改變期間將該傳輸閘極接合點置入一高阻抗狀態之一現象。
在此實例中，該控制區段152在時間t12 之前的時間t31 將該開啟信號φTR_PMOS之位準從該低位準改變為該高位準，而在時間t15 之後的時間t21 將該開啟信號φTR_PMOS之位準從該高位準改變為該低位準，如圖14所示。特定言之，該控制區段152將該開啟信號φTR_PMOS之脈衝之長度設定成比該時序信號φSTR或該時序信號φRTR之脈衝之長度更長。
另外，當該時序信號φSTR或該時序信號φRTR之位準保持該高位準時，該控制區段152可改變該開啟信號φTR_PMOS之位準以在該等開啟與關閉狀態之間轉換該pMOS電晶體31之狀態從而提供或不提供一高阻抗週期。因此，例如，當該時序信號φSTR或該時序信號φRTR之位準係高位準時，可以提供複數個高阻抗週期或者根本不提供任何高阻抗週期。
應注意，儘管上文說明該傳輸閘極信號TR(n)，但對於該重設信號RST(n)及該選擇信號SEL(n)，亦可同樣藉由促使該控制區段152將該等開啟信號φRST_PMOS及φSEL_PMOS之位準改變成使得在該重設信號RST(n)及該選擇信號SEL(n)之位準之改變期間將該重設接合點及該選擇接合點置入一高阻抗狀態來防止饋通電流從該電位VDD流向該電位VSS。
圖15顯示依據本發明之一第四具體實施例之一CMOS影像感測器之一像素驅動電路之一組態之一範例。
參考圖15，該像素驅動電路200包括一位址解碼器11、一時序調整區段201、一驅動器區段102及一控制區段202。該像素驅動電路200產生並輸出：個別地具有一中等位準之一傳輸閘極信號TR(n)、一重設信號RST(n)及一選擇信號SEL(n)；以及個別地具有該高位準或該低位準之一傳輸閘極信號TR(n)、一重設信號RST(n)及一選擇信號SEL(n)。
應注意，儘管圖15為解說方便起見而顯示產生該傳輸閘 極信號TR(n)的該像素驅動電路200之一部分，但亦類似於該傳輸閘極信號TR(n)而產生及輸出該重設信號RST(n)及該選擇信號SEL(n)。應注意，該像素驅動電路200包括上文參考圖1及8所說明的該些組件之若干共用組件，而在此省略關於此類共同組件之重疊說明以避免冗餘。
在該時序調整區段201中，為調整該傳輸閘極信號TR(n)之產生之時序，將兩個OR電路111與112及兩個NOT電路113與114置放於該驅動器區段102之前一級。該時序調整區段201將輸入信號個別地輸入至該驅動器區段102之兩個pMOS電晶體121及122與一nMOS電晶體123以產生該傳輸閘極信號TR(n)。
特定言之，將從該時序調整區段201的NOT電路24輸出之信號輸入至該驅動器區段102之nMOS電晶體123並且還輸入至該等OR電路111及112。另外，將從該控制區段202輸出之一用以控制該pMOS電晶體121之開啟之時序的開啟信號φTR_PMOS1輸入至該NOT電路113。該NOT電路113對該開啟信號φTR_PMOS1操作邏輯否定運算並將藉由該邏輯否定獲得之一信號輸入至該OR電路111。該OR電路111對從該NOT電路24輸出的信號與從該NOT電路113輸出的信號進行邏輯OR運算，並將藉由該邏輯OR運算獲得之一信號輸入至該pMOS電晶體121。
另外，將從該控制區段202輸出之一用以控制該pMOS電晶體122之開啟之時序的開啟信號φTR_PMOS2輸入至該NOT電路114。該NOT電路114對該開啟信號φTR_PMOS2操 作邏輯否定運算並將藉由該邏輯否定獲得之一信號輸入至該OR電路112。該OR電路112對從該NOT電路24輸出的信號與從該NOT電路114輸出的信號進行邏輯OR運算，並將藉由該邏輯OR運算獲得之一信號輸入至該pMOS電晶體122。
以此方式，該OR電路111使用從該NOT電路113輸出之信號來產生欲輸入至該pMOS電晶體121之信號而與從該NOT電路24輸出以便輸入至該nMOS電晶體123的信號分離。同時，該OR電路112使用從該NOT電路114輸出之信號來產生欲輸入至該pMOS電晶體122之信號而與欲輸入至該nMOS電晶體123之信號分離。因此，該時序調整區段201可個別地控制該等pMOS電晶體121與122與該nMOS電晶體123。
該驅動器區段102回應於從該時序調整區段201供應之信號而產生該傳輸閘極信號TR(n)。特定言之，在該驅動器區段102中，該等pMOS電晶體121與122係並聯連接，而該等pMOS電晶體121及122與該nMOS電晶體123係串聯連接。該電位VDD1係作為一高位準電位連接至該pMOS電晶體121之源極，而該電位VDD2係作為一中等位準電位連接至該pMOS電晶體122之源極，而該電位VSS係作為一低位準電位連接至該nMOS電晶體123之源極。
將從該時序調整區段201的OR電路111及112與該NOT電路24供應之信號分別輸入至該等pMOS電晶體121及122之閘極與該nMOS電晶體123之閘極。
回應於向該等pMOS電晶體121及122與該nMOS電晶體 123的個別閘極供應之信號之位準而將該等電晶體置入一開啟或關閉狀態，而使得在該等pMOS電晶體121及122與該nMOS電晶體123的汲極係互相連接之一點(下面稱為三連接點)處的電位改變為電位VDD1、電位VDD2或電位VSS。將其電位係如適才所述而改變之信號作為該傳輸閘極信號TR(n)施加於在該像素區段的第n列中之像素之傳輸閘極。以此方式，該驅動器區段102回應於從該時序調整區段201供應之信號產生並輸出該傳輸閘極信號TR(n)。
該控制區段202在預定時序產生該等時序信號φSTR及φRTR、開啟信號φTR_PMOS1及φTR_PMOS2等(其個別地具有該高位準或該低位準)，並將所產生的信號供應至該時序調整區段201。
應注意，儘管在圖15中該電位VDD2係連接至該pMOS電晶體122，但其或者可以係連接至一nMOS電晶體。在此實例中，該電位VDD2所連接之nMOS電晶體係並聯連接至該nMOS電晶體123，而藉由將從該OR電路112輸出的信號反相而獲得之一信號係輸入至該nMOS電晶體之閘極。
現在，參考圖16說明與圖15所示像素驅動電路200中的傳輸閘極信號TR(n)之輸出相關的信號之時序之一範例。
若該列選擇信號φV_LINE(n)之位準在時間t51 從該低位準改變為該高位準而接著該時序信號φSTR或該時序信號φRTR之位準在時間t52 從該低位準改變為該高位準(如圖16所示)，則欲輸入至該nMOS電晶體123的信號之位準變成該低位準。另外，在此時間，若該等開啟信號φTR_ PMOS1及φTR_PMOS2之位準係低位準(如圖16所示)，則欲輸入至該等pMOS電晶體121與122兩者的信號之位準皆變成該高位準。因此，將該等pMOS電晶體121及122與該nMOS電晶體123皆置入一關閉狀態，而將該三連接點置入一高阻抗(Hi－Z(1))狀態，如圖16所示。
因此，若該開啟信號φTR_PMOS1之位準在時間t53 從該低位準改變為該高位準(如圖16所示)，則當欲輸入至該pMOS電晶體122的信號之位準保持該高位準而欲輸入至該nMOS電晶體123的信號之位準保持該低位準時，欲輸入至該pMOS電晶體121的信號之位準改變為該低位準。因此，當該pMOS電晶體122及該nMOS電晶體123保持處於該關閉狀態時，將該pMOS電晶體121置入一開啟狀態，而將該電位VDD1之高位準的傳輸閘極信號TR(n)輸出至該像素區段(如圖16所示)。
以此方式，當該時序信號φSTR或該時序信號φRTR之位準在時間t52 改變為該高位準時，儘管將該nMOS電晶體123置入一關閉狀態而該電位VSS之低位準的傳輸閘極信號TR(n)之輸出結束，但截至該開啟信號φTR_PMOS1或該開啟信號φTR_PMOS2之位準變成該高位準之時間t53 並不將該pMOS電晶體121或該pMOS電晶體122置入一開啟狀態。因此，將該三連接點置入一高阻抗狀態。
因此，若該開啟信號φTR_PMOS1之位準在時間t54 從該高位準返回該低位準(如圖16所示)，則儘管欲向該pMOS電晶體122及該nMOS電晶體123輸入的信號之位準不改 變，但欲向該pMOS電晶體121輸入的信號之位準亦會返回至該高位準。因此，當該pMOS電晶體122及該nMOS電晶體123保持處於該關閉狀態時，該pMOS電晶體121之狀態返回至該關閉狀態而將該三連接點置入一高阻抗(Hi－Z(2))狀態(如圖16所示)。
以此方式，該控制區段202可將該開啟信號φTR_PMOS1之位準改變為該高位準而同時該時序信號φSTR或該時序信號φRTR之位準保持該高位準，從而將該pMOS電晶體121置入一開啟狀態以將該傳輸閘極信號TR(n)之位準改變為該高位準。因此，該控制區段202可控制期間該開啟信號φTR_PMOS1的位準保持該高位準而該時序信號φSTR或φRTR的位準保持該高位準之週期，從而控制該pMOS電晶體121之開啟週期以控制期間該傳輸閘極信號TR(n)的位準係該高位準之高位準週期之提供/省略、長度及開始時序。
因此，若該開啟信號φTR_PMOS2之位準在時間t55 從該低位準改變為該高位準(如圖16所示)，則儘管欲向該pMOS電晶體121及該nMOS電晶體123輸入的信號之位準不改變，欲向該pMOS電晶體122輸入的信號之位準亦改變為該低位準。因此，當該pMOS電晶體121及該nMOS電晶體123保持處於該關閉狀態時，將該pMOS電晶體122置入一開啟狀態，而將該電位VDD2之中等位準的傳輸閘極信號TR(n)輸出至該像素區段(如圖16所示)。
因此，若該開啟信號φTR_PMOS2之位準在時間t56 從該 高位準返回至該低位準(如圖16所示)，則儘管欲向該pMOS電晶體121及該nMOS電晶體123輸入的信號之位準不改變，但欲向該pMOS電晶體122輸入的信號之位準亦會返回至該高位準。因此，當該pMOS電晶體121及該nMOS電晶體123保持處於該關閉狀態時，該pMOS電晶體122之狀態返回至該關閉狀態而將該三連接點置入一高阻抗(Hi－Z(3))狀態(如圖16所示)。
以此方式，該控制區段202可將該開啟信號φTR_PMOS2之位準改變為該高位準而同時該時序信號φSTR或該時序信號φRTR之位準係該高位準，從而將該pMOS電晶體122置入一開啟狀態以將該傳輸閘極信號TR(n)之位準改變為該中等位準。因此，該控制區段202可控制期間該開啟信號φTR_PMOS2的位準保持該高位準而該時序信號φSTR或φRTR的位準保持該高位準之週期，從而控制該pMOS電晶體122之開啟週期以控制期間該傳輸閘極信號TR(n)的位準係該高位準之高位準週期之提供/省略、長度及開始時序。
接著，若該時序信號φSTR或該時序信號φRTR之位準在時間t57 從該高位準返回至該低位準(如圖16所示)，則欲輸入至該nMOS電晶體123的信號之位準改變為該高位準。另外，在此時間，若該等開啟信號φTR_PMOS1及φTR_PMOS2之位準保持該低位準(如圖16所示)，則欲輸入至該等pMOS電晶體121與122的信號之位準改變為該高位準。因此，當該等pMOS電晶體121與122保持處於該關閉 狀態時，將該nMOS電晶體123置入一開啟狀態而將該電位VSS之低位準的傳輸閘極信號TR(n)輸出至該像素區段(如圖16所示)。
因此，儘管該列選擇信號φV_LINE(n)之位準在時間t58 從該高位準改變為該低位準(如圖16所示)，但若該時序信號φSTR或該時序信號φRTR及該等開啟信號φTR_PMOS1與φTR_PMOS2之位準保持該低位準，則欲輸入至該等pMOS電晶體121及122與該nMOS電晶體123的信號之位準保持該高位準。因此，該電位VSS之低位準的傳輸閘極信號TR(n)繼續輸出至該像素區段(如圖16所示)。
如上所述，在圖16中，在該傳輸閘極信號TR(n)之位準係從該低位準改變為該高位準、從該高位準改變為該中等位準或從該中等位準改變為該低位準之情況下，該傳輸閘極信號TR(n)之位準係改變成在上述改變期間之中途具有一高阻抗狀態。以此方式，在上述改變期間可提供期間該三連接點保持處於一高阻抗狀態之一週期，從而防止在該改變期間該饋通電流從該電位VDD流向該電位VSS。
另外，如圖16所示，期間該等開啟信號φTR_PMOS1與φTR_PMOS2兩者之位準皆係該低位準而該時序信號φSTR或φRTR之位準係該高位準之一週期形成一期間該三連接點具有一高阻抗狀態之週期。因此，可以將該等開啟信號φTR_PMOS1與φTR_PMOS2之位準之轉換時序及脈衝週期改變成使得在一任意時序提供一期間該三連接點係處於一高阻抗狀態之一任意長度的週期。
例如，可以提供單獨的高阻抗週期Hi－Z(1)、單獨的週期Hi－Z(2)、單獨的週期Hi－Z(3)、單獨的週期Hi－Z(1)及Hi－Z(2)、單獨的週期Hi－Z(1)及Hi－Z(3)或單獨的週期Hi－Z(2)及Hi－Z(3)。另外，除防止該饋通電流外，在需要更加重視縮短該高阻抗週期以縮短時間之情況下，該控制區段202可能根本不提供任何高阻抗週期。
應注意，對於該等信號之位準，可以藉由使用在該等控制區段52、103、152或202中提供的暫存器(未顯示)來設定適用於該像素驅動電路50、100、150或200之一任意值。
應注意，儘管在前文參考圖11至14及16所作之說明內容中說明該時序信號φSTR或該時序信號φRTR之位準係該高位準或該低位準，但此說明內容包括一其中該等時序信號φSTR與φRTR兩者皆係該高位準或該低位準之情況以及一其中該等時序信號φSTR與φRTR之一信號之位準係該高位準或該低位準而該等時序信號φSTR與φRTR之另一信號之位準一般保持該低位準之情況。在後一情況下，無論該等時序信號φSTR與φRTR之哪一信號具有該高位準，皆可藉由使用該開啟信號來實施該高阻抗控制。
應注意，在本說明書中，說明記錄於一記錄媒體中的程式之步驟可以係但不一定必須按所說明順序以一時間系列來處理，而包括平行或個別執行而不以一時間系列來處理之程序。
雖已使用特定的術語來說明本發明之較佳具體實施例，但此類說明僅係基於解說之目的，而應瞭解，可以作一些 改變及變化，而不偏離下列申請專利範圍之精神或範疇。
熟習此項技術者應明白可取決於設計要求及其他因素來進行各種修改、組合、次組合及變更，只要其屬於隨附申請專利範圍或其等效者之範疇內。
10‧‧‧像素驅動電路
11‧‧‧位址解碼器
12‧‧‧時序調整區段
13‧‧‧驅動器區段
14‧‧‧控制區段
21‧‧‧AND電路
22‧‧‧AND電路
23‧‧‧OR電路
24‧‧‧NOT電路
25‧‧‧AND電路
26‧‧‧NOT電路
27‧‧‧AND電路
28‧‧‧NOT電路
31‧‧‧pMOS電晶體
32‧‧‧nMOS電晶體
33‧‧‧pMOS電晶體
34‧‧‧nMOS電晶體
35‧‧‧pMOS電晶體
36‧‧‧nMOS電晶體
50‧‧‧像素驅動電路
51‧‧‧時序調整區段
52‧‧‧控制區段
60‧‧‧NOT電路
61‧‧‧OR電路
62‧‧‧OR電路
63‧‧‧OR電路
64‧‧‧NOT電路
65‧‧‧NOT電路
66‧‧‧NOT電路
100‧‧‧像素驅動電路
101‧‧‧時序調整區段
102‧‧‧驅動器區段
103‧‧‧控制區段
111‧‧‧OR電路
112‧‧‧OR電路
113‧‧‧NOT電路
114‧‧‧NOT電路
121‧‧‧pMOS電晶體
122‧‧‧pMOS電晶體
123‧‧‧nMOS電晶體
150‧‧‧像素驅動電路
151‧‧‧時序調整區段
152‧‧‧控制區段
200‧‧‧像素驅動電路
201‧‧‧時序調整區段
202‧‧‧控制區段
RST(n)‧‧‧重設信號
SEL(n)‧‧‧選擇信號
TR(n)‧‧‧傳輸閘極信號
φSEL、φRST、φSTR及φRTR‧‧‧時序信號
φTR_PMOS、φRST_PMOS及φSEL_PMOS‧‧‧開啟信號
φTR_PMOS1‧‧‧開啟信號
φTR_PMOS2‧‧‧開啟信號
φV_LINE(n)‧‧‧列選擇信號
圖1係顯示一現有像素驅動電路之一組態之一範例的一電路圖；圖2係解說在圖1所示驅動電路中的信號之時序之一時序圖；圖3係顯示依據本發明之一第一具體實施例之一像素驅動電路之一組態之一範例的一電路圖；圖4至7係解說在圖3所示像素驅動電路中的信號之不同時序關係之時序圖；圖8係顯示依據本發明之一第二具體實施例之一像素驅動電路之一組態之一範例的一電路圖；圖9係解說在圖8所示像素驅動電路中的信號之時序之一時序圖；圖10係顯示依據本發明之一第三具體實施例之一像素驅動電路之一組態之一範例的一電路圖；圖11至14係解說在圖10所示像素驅動電路中的信號之不同時序關係之時序圖；圖15係顯示依據本發明之一第四具體實施例之一像素驅動電路之一組態之一範例的一電路圖；圖16係解說在圖15所示像素驅動電路中的信號之時序之 一時序圖。
10‧‧‧像素驅動電路
11‧‧‧位址解碼器
12‧‧‧時序調整區段
13‧‧‧驅動器區段
14‧‧‧控制區段
21‧‧‧AND電路
22‧‧‧AND電路
23‧‧‧OR電路
24‧‧‧NOT電路
25‧‧‧AND電路
26‧‧‧NOT電路
27‧‧‧AND電路
28‧‧‧NOT電路
31‧‧‧pMOS電晶體
32‧‧‧nMOS電晶體
33‧‧‧pMOS電晶體
34‧‧‧nMOS電晶體
35‧‧‧pMOS電晶體
36‧‧‧nMOS電晶體
RST(n)‧‧‧重設信號
SEL(n)‧‧‧選擇信號
TR(n)‧‧‧傳輸閘極信號
φsel、φRST、φSTR及φRTR‧‧‧時序信號
φV_LINE(n)‧‧‧列選擇信號

Claims (1)

  1. 一種用以驅動一像素之驅動裝置，其包含：一第一導電型之第一電晶體，其係連接至一第一電位；一第二導電型之第一電晶體，其係與該第一導電型之第一電晶體串聯連接且連接至一第二電位；一控制區段，其係使用一控制該第一導電型之第一電晶體與該第二導電型之第一電晶體中之任一者之開啟之時序的第一開啟信號來個別地控制該第一導電型之第一電晶體與該第二導電型之第一電晶體；及一電晶體，其係並聯連接至該第一導電型之第一電晶體且連接至一第三電位之第一導電型之第二電晶體，或並聯連接至該第二導電型之第一電晶體且連接至該第三電位之第二導電型之第二電晶體中之任一者；該控制區段係使用該第一開啟信號及控制該電晶體之開啟之時序之第二開啟信號，個別控制該第一導電型之第一電晶體、該第二導電型之第一電晶體及該電晶體，藉此在從一連接點之電位係該第一電位之一第一電位週期、該連接點之電位係該第二電位之一第二電位週期及該連接點之電位係該第三電位之一第三電位週期中之一者轉換為另一者時，以使該連接點為高阻抗之高阻抗週期總是被設置之方式，控制該第一電位週期、該第二電位週期、該第三電位週期及該高阻抗週期之長度與開始之時序； 該第一導電型之第一電晶體、該第二導電型之第一電晶體及該電晶體之該連接點之電位之信號係作為該驅動信號而輸入至該像素。
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