JP4696006B2 - 電圧信号出力回路及びccd型固体撮像装置 - Google Patents

電圧信号出力回路及びccd型固体撮像装置 Download PDF

Info

Publication number
JP4696006B2
JP4696006B2 JP2006071268A JP2006071268A JP4696006B2 JP 4696006 B2 JP4696006 B2 JP 4696006B2 JP 2006071268 A JP2006071268 A JP 2006071268A JP 2006071268 A JP2006071268 A JP 2006071268A JP 4696006 B2 JP4696006 B2 JP 4696006B2
Authority
JP
Japan
Prior art keywords
voltage
output
transistor
signal
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006071268A
Other languages
English (en)
Other versions
JP2007251530A (ja
Inventor
晃 玉越
潤 長谷川
正敏 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Corp
Original Assignee
Fujifilm Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujifilm Corp filed Critical Fujifilm Corp
Priority to JP2006071268A priority Critical patent/JP4696006B2/ja
Publication of JP2007251530A publication Critical patent/JP2007251530A/ja
Application granted granted Critical
Publication of JP4696006B2 publication Critical patent/JP4696006B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Transforming Light Signals Into Electric Signals (AREA)

Description

本発明は、電圧信号出力回路及びCCD(Charge Coupled Devices:電荷結合素子)型固体撮像装置に係り、より詳細には、信号レベルを3値に切り替えて出力することができる電圧信号出力回路及びこの電圧信号出力回路を垂直転送電極の駆動電圧出力回路として用いたCCD型固体撮像装置に関する。
一般的に、論理集積回路などのデジタル回路は、ハイレベル(通常は正の電圧)とローレベル(通常は接地電圧(0V))の2値の電圧信号により動作される。このため、2値の電圧信号を発生することができる2値電圧信号発生回路が必要になる。
これに対し、CCD型の固体撮像素子は、光電変換素子で発生した信号電荷を転送するための垂直転送路と水平転送路を有しており、垂直転送路を構成する垂直転送電極に駆動電圧を与えるドライバ回路には、負電圧を含む3値の電圧(高電圧VH,中間電圧VM,負電圧VL)を出力する回路が設けられている。
ドライバ回路を制御するための入力信号は、電源電圧VDDとして3V程度の低電圧をハイレベルとしているのに対し、出力電圧は、高電圧VHとして+15V程度、負電圧VLとして−8V程度の高い電圧が一般的に必要とされる。そのため、ドライバ回路の出力回路には、低電圧から高電圧へ信号レベルを切替えるためのレベルシフト回路と、高電圧の印加が可能な高耐圧トランジスタとが使用される。
図10は、従来の3値電圧を出力する回路を示す図である。この3値電圧出力回路は、レベルシフト回路を含む制御ロジック10と、高耐圧トランジスタによって各電源(VH,VM,VL)を出力端子に選択接続するためのスイッチ機能を有する出力部20とを備える。制御ロジック10と出力部20とは、同一半導体チップ上に形成される場合もあり、別チップ上に形成され配線で接続される場合もある。
3値の高電圧VH(=+15V),中間電圧VM(=0V),低電圧VL(=−8V)の中から1つの出力(TO)を選択するには2ビットの信号が必要なため、制御ロジック10には、2つの信号TI,PGが入力される。
出力部20を構成する高耐圧のPMOSトランジスタP0,P1及びNMOSトランジスタN0,N1は、その制御ゲートに制御ロジック10の出力が接続される。PMOSトランジスタP0は出力端子TOと高電圧(VH)電源との間に接続され、NMOSトランジスタN0は出力端子TOと低電圧(VL)電源との間に接続され、PMOSトランジスタP1とNMOSトランジスタN1は出力端子TOと中間電圧(VM)電源との間に並列に接続され、夫々の接続をオン/オフ制御する。
図11は、図10に示す3値出力回路による垂直転送路の駆動タイミングを示すタイミングチャートである。電荷転送は、3値出力回路から、中間電圧VMと低電圧VLの2値信号でなるクロック信号が出力TOとして出力されたとき行われ、このとき入力信号PGはハイ(H)レベルに固定され、入力信号TIはロー(L)レベルとハイ(H)レベルとの間で切替え制御される。
信号電荷を光電変換素子から垂直転送路に読み出す時は、出力TOとして中間電圧VMと高電圧VHの2値制御が行われる。このとき入力信号TIはLレベルに固定され、入力信号PGはHレベルからLレベルに切替えられる。
図12は、上述した制御動作を実現する制御ロジック10の構成例を示す図である。この制御ロジック10は、入力信号TI,PGの論理合成を行う論理回路11と、論理回路11の出力信号をレベル変換するレベルシフト回路12とを備える。論理回路11は、低電圧電源VDDのレベル(3V程度)と接地電位GNDのレベル(0V)との間を振幅とする2値信号を入力信号TI,PGから論理合成して出力し、レベルシフト回路12は、この低電圧2値信号を、高電圧VHのレベルと負電圧VLのレベルとの間を振幅とする高電圧2値信号にレベル変換し出力する。
図10に示す従来のCMOS構成の3値電圧出力回路を構成するPMOSトランジスタP0は、ソースに印加される最高電圧VHを選択し、NOSトランジスタN0は、ソースに印加される最低電圧VLを選択する。このトランジスタP0,N0を半導体基板に形成した場合、PMOSトランジスタP0を構成するN型ウェルに基板バイアスを印加する接続線21にはソースと等しい高電圧VHが印加され、NMOSトランジスタN0を構成するP型ウェルに基板バイアスを印加する接続線22にはソースと等しい負電圧VLが印加される。このため、両トランジスタP0,N0に基板バイアス効果が生じることはない。
しかし、中間電圧VMを選択するPMOSトランジスタP1とNMOSトランジスタN1は、各々基板バイアスが印加されるN型ウェルとP型ウェルを夫々高電圧VHと負電圧VLに接続しているため、基板バイアス効果がかかった状態になる。
基板バイアス効果がかかったトランジスタでは、閾値電圧Vthは増大し、その結果としてオン抵抗が増大し、出力の応答特性が低下する。このため、規定の出力抵抗を得るには、トランジスタP1,N1のチャネル幅WをトランジスタP0,N0に比べて長く設計する必要がある。
特に高耐圧トランジスタでは、規定の耐圧を得るためにゲート酸化膜の膜厚が厚くなっており、基板バイアス効果が顕著となる。また、デザイン寸法を低電圧プロセスに比して大きくとる必要があるので、トランジスタのチャネル幅を増大すると占有面積が更に増大してしまうという問題がある。
更に、固体撮像素子の画素(光電変換素子)の高密度実装化、駆動周波数の高周波化が進んでおり、このため、より低い出力抵抗が求められている。これは、出力トランジスタによる占有面積の更なる増大、レイアウト面積の更なる増大を意味し、固体撮像装置を製造する半導体チップのチップコストを上昇させる要因となっている。
尚、3値電圧信号発生回路として、例えば下記特許文献1記載のものがある。
特開2001―128073号公報
本発明の目的は、中間電圧VMを選択するトランジスタの基板バイアス効果を無くし、トランジスタの占有面積を増大させなくても規定の出力抵抗を得ることができる電圧信号出力回路及びこの電圧信号出力回路を用いたCCD型固体撮像装置を提供することにある。
本発明の電圧信号出力回路は、半導体基板に形成され、高位となる第1の電圧、低位となる第2の電圧、該第1,第2の電圧の中間の電圧の3つの電圧を切替えていずれか1つの電圧を出力電圧とするCMOS構成の電圧信号出力回路において、前記中間電圧の電源と出力端子との間に設けられ該中間電圧を選択接続するトランジスタで構成される選択接続手段と、前記出力電圧の切替えに応じてトランジスタの基板電位を供給する半導体ウェルへの印加電圧を切り替えるウェル電圧切替手段とを備えることを特徴とする。
本発明の電圧信号出力回路の前記選択接続手段は、前記中間電圧の電源と前記出力端子との間に並列に接続されるPMOSトランジスタ及びNMOSトランジスタで構成され、前記ウェル電圧切替手段は、前記出力電圧の切替えに応じて前記PMOSトランジスタの基板電位を供給するN型ウェルへの印加電圧および/または前記NMOSトランジスタの基板電位を供給するP型ウェルへの印加電圧を切り替えることを特徴とする。
本発明の電圧信号出力回路の前記ウェル電圧切替手段は、前記出力電圧が前記中間電圧より低い電圧レベルから該中間電圧に切替わる第1の期間において前記PMOSトランジスタの基板電位を供給するN型ウェルに前記中間電圧を接続し、前記出力電圧が前記中間電圧より高い電圧レベルから該中間電圧に切替わる第2の期間において前記NMOSトランジスタの基板電位を供給するP型ウェルを前記中間電圧に接続することを特徴とする。
本発明の電圧信号出力回路の前記ウェル電圧切替手段は、前記第1の期間に前記NMOSトランジスタの基板電位を供給するP型ウェルを前記出力電圧に接続し、前記第2の期間において前記PMOSトランジスタの基板電位を供給するN型ウェルを前記出力電圧に接続することを特徴とする。
本発明の電圧信号出力回路の前記中間電圧は、前記第1の電圧と前記第2の電圧の間にある複数の電圧レベルとすることを特徴とする。
本発明のCCD型固体撮像装置は、前記第1の電圧と前記第2の電圧と前記中間電圧とが駆動電圧として印加される電荷転送路を備えるCCD型固体撮像素子と、上述したいずれかに記載の電圧信号出力回路とを備えることを特徴とする。
本発明によれば、中間電圧を選択する期間ではトランジスタの基板電位を供給するN型ウェルとP型ウェルをこれに等しい中間電圧あるいは出力電圧と接続するため、トランジスタに基板バイアス効果が生じることが無くなり、オン抵抗を低減することができ、また、出力の応答特性を低下させることが無くなる。更に、オン抵抗削減のためのチャネル長増大によるトランジスタの占有面積を増大させる必要がなくなり、チップコストの上昇が抑制することが可能となる。
以下、本発明の一実施形態について、図面を参照して説明する。
(第1実施形態)
図1は、本発明の第1実施形態に係る3値電圧信号を切り替えて出力する電圧信号出力回路の回路図である。この電圧信号出力回路は、固体撮像装置を構成するCCD型固体撮像素子の垂直転送路に3値の駆動電圧を出力する。
本実施形態の電圧信号出力回路は、図10で説明した制御ロジック10,出力部20の他に、ウェル電圧切替回路30を設けている。このウェル電圧切替回路30は、2本の出力線31,32を備える。出力線31はトランジスタP1に基板バイアスを印加するノードVM_nwに接続され、出力線32はトランジスタN1に基板バイアスを印加するノードVM_pwに接続される。
出力線31は、ウェル電圧切替回路30内において高電圧VHまたは中間電圧VMに切り替え接続され、出力線32は、ウェル電圧切替回路30内において中間電圧VMまたは低電圧VLに切り替え接続される。出力線31,32の夫々の切り替えは、入力信号TI,PGによって制御される。
図2は、図1に示すPMOSトランジスタP1及びNMOSトランジスタN1が形成された半導体基板の断面模式図である。本実施形態では、トランジスタP1,N1の夫々に基板バイアスを印加するN型ウェル,P型ウェルともバイアス電圧を切り替えることができる構造を実現するため、高耐圧のトリプルウェル構造になっている。
トランジスタP1,N1は、接地されたP型半導体基板50に形成される。PMOSトランジスタP1は、P型半導体基板50に設けられた高耐圧のN型ウェル51の表面部に形成された2つのP型拡散層52,53及びN型拡散層54を備え、P型拡散層52,53間の上に絶縁層を介してゲート電極55が設けられる。
ゲート電極55に制御ゲート信号φVM_pが印加され、拡散層53(ドレイン)に出力端子TOが接続され、拡散層52(ソース)に中間電圧VMが接続され、拡散層54にノードVM_nw(出力線31)が接続される。拡散層54を介しN型ウェル51に基板バイアスを印加するノードVM_nwが、後述のスイッチSnにより、高電圧VHまたは中間電圧VMに切替接続される。
P型半導体基板50には、高耐圧のN型ウェル61が設けられ、このN型ウェル61の上部には更に高耐圧のP型ウェル62が設けられる。NMOSトランジスタN1は、P型ウェル62の表面部に設けられた2つのN型拡散層63,64及びP型拡散層65を備え、N型拡散層63,64間の上に絶縁層を介してゲート電極66が設けられる。N型ウェル61の表面部には、N型拡散層67が設けられる。
ゲート電極66に制御ゲート信号φVM_nが印加され、拡散層63(ドレイン)に出力端子TOが接続され、拡散層64(ソース)に中間電圧VMが接続され、拡散層65にノードVM_pw(出力線32)が接続される。拡散層65を介しP型ウェル62に基板バイアスを印加するノードVM_pwが、後述のスイッチSpにより、低電圧VLまたは中間電圧VMに切替接続される。
図示する例では、拡散層67を介しN型ウェル61の電位を高電圧VHに接続しているが、このN型ウェル61の電位は、P型ウェル62あるいは基板50の電位より低くならない電圧であれば良い。
図3は、図1に示すウェル電圧切替回路30の詳細回路図である。このウェル電圧切替回路30は、入力信号TI,PGを取り込んで後述するように論理演算を行う論理回路33と、論理回路33の出力をレベル変換するレベルシフト回路34と、レベルシフト回路34の出力信号A,Bによってスイッチ動作するスイッチSn,Spとを備える。
スイッチSnは、高耐圧のPMOSトランジスタP2及びNMOSトランジスタN2で構成される。トランジスタP2のソースに高電圧VHが接続され、トランジスタN2のソースに中間電圧VMが接続され、両トランジスタP2,N2のドレイン同士が共に出力線31(ノードVM_nw)に接続され、両トランジスタP2,N2のゲートに印加されるレベルシフト回路34の出力信号Aに応じて、出力線31の電圧を高電圧VHあるいは中間電圧VMに切替える機能を有する。
スイッチSpは、高耐圧のPMOSトランジスタP3及びNMOSトランジスタN3で構成される。トランジスタP3のソースに中間電圧VMが接続され、トランジスタN3のソースに低電圧VLが接続され、両トランジスタP3,N3のドレイン同士が共に出力線32(ノードVM_pw)に接続され、両トランジスタP3,N3のゲートに印加されるレベルシフト回路34の出力信号Bに応じて、出力線32の電圧を中間電圧VMあるいは負電圧VLに切替える機能を有する。
スイッチSn,Spの前段に設けられたレベルシフト回路34は、論理回路33が入力信号TIと入力信号PGとを論理合成して生成した低電圧2値信号a,bを高電圧振幅VH―VLにレベル変換して制御信号A,Bとし、これを夫々、スイッチSn,Spに出力する。
論理回路33は、インバータ33a,33b,33cと、2入力のアンドゲート33dと、D―F/F33eと、2入力のノアゲート33fと、2入力のナンドゲート33gとを備える。
入力信号TIはインバータ33aに入力され、インバータ33aの出力はD―F/F33eのリセット入力端子(「L」リセット)とアンドゲート33dの一方入力端に接続される。入力信号PGはインバータ33bとアンドゲート33dの他方の入力端とに接続され、インバータ33bの出力がD―F/F33eのクロック入力に接続される。D―F/F33eのD端子は、電源電圧VDDに接続される。
アンドゲート33dの出力ノードs0がインバータ33cに接続されると共にナンドゲート33gの一方の入力端に接続される。インバータ33cの出力はノアゲート33fの一方の入力端に接続され、ナンドゲート33gとノアゲート33fの他方の入力端子が、D―F/F33eのQ出力ノードs1に接続される。ノアゲート33fから信号aが出力され、ナンドゲート33gから信号bが出力される。
斯かる構成のウェル電圧切替回路30の入力信号PGがHレベルに設定されているときに入力信号TIがHレベルになると、D−F/F33eの出力s1は「L」となるが、入力信号PGの値に関わりなくアンドゲート33dの出力ノードs0が「L」となるため、ノアゲート33fから出力される低電圧論理信号aはLレベル、ナンドゲート33gから出力される信号bはHレベルとなる。
このため、レベル変換された信号Aは「VL」、信号Bは「VH」となり、スイッチSnはトランジスタP2を選択接続して出力線31(VM_nw)に高電圧VHを出力する。また、スイッチSpはトランジスタN3を選択接続して出力線32(VM_pw)に負電圧VLを出力する。
入力信号TIがLレベルに変化すると、D―F/F33eの出力s1は「L」のままアンドゲート33dの出力ノードs0は「H」となる。これにより、信号aはHレベル、信号bはHレベルで変化なく、信号Aは「VH」に変化する。これにより、トランジスタN2がオンし、出力線31(VM_nw)には中間電圧VMが出力され、出力線32(VM_pw)の出力電圧は低電圧VLを維持する。
入力信号TIがLレベルにある状態で、入力信号PGがLレベルになると、D―F/F33eの出力s1は「H」に設定されるが、アンドゲート33dの出力s0が「L」となるので、出力s1の値に関わりなく低電圧論理信号aはLレベルとなり、信号bはHレベルのままとなる。
これにより、スイッチSnへの入力信号Aは「VL」に変化してトランジスタP2がオンし、出力線31(VM_nw)には高電圧VHが出力される。また、出力線32(VM_pw)の出力電圧は低電圧VLを維持する。
入力信号PGが「H」に変化すると、D―F/F33eの出力s1は「H」のままなので、信号aはLレベルのままとなり、信号Aは「VL」のままトランジスタP2をオンし、出力線31(VM_nw)の電圧は高電圧VHを維持する。アンドゲート33dの出力ノードs0は「H」となるので信号bは「L」に変化し、信号Bは「VL」となり、出力線32(VM_pw)の出力電圧は中間電圧VMになる。
次に入力信号TIがHレベルになると、ノードs0は「L」となり、D−F/Fの出力ノードs1は「L」となって、信号aはLレベル、信号bはHレベルとなる。これにより、信号Aは「VL」、信号Bは「VH」となり、出力線31(VM_nw)は「VH」、出力線32(VM_pw)は「VL」となって、最初の状態に戻る。
次に、本実施形態の電圧信号出力回路を構成する制御ロジック10の動作について、上述した図12により説明する。入力信号PGがHレベルに設定されると、レベルシフト回路12によりVH―VLにレベル変換された制御信号φVH_pは「VH」となり、PMOSトランジスタP0はオフする。
このとき、入力信号TIがHレベルならば、各レベル変換された制御信号φVL_nとφVM_pは「VH」、φVM_nは「VL」となり、NMOSトランジスタN0がオン、トランジスタP1,N1はオフして、出力TOは負電圧VLとなる。
入力信号TIがLレベルとなると、制御信号φVL_nとφVM_pは「VL」、φVM_nは「VH」となり、NMOSトランジスタN0がオフ、トランジスタP1,N1はオンして、出力TOは中間電圧VMへ上昇する。
出力TOが中間電圧VMの状態にあるとき、入力信号PGをLレベルにすると、制御信号φVL_nは「VL」のまま変化無く、φVH_pは「VL」、φVM_pは「VH」、φVM_nは「VL」となる。これにより、トランジスタP0はオン、トランジスタP1,N1はオフして、出力TOは中間電圧VMから高電圧VHへと変化し、入力信号PGをHレベルに戻すと、φVH_pは「VH」、φVM_pは「VL」、φVM_nは「VH」となり、出力TOは中間電圧VMに戻る。
尚、図1に示す電圧信号出力回路では、入力信号TIをHレベルに固定すると、入力信号PGの状態に関わり無く制御信号φVL_n,φVH_p及びφVM_pは高電圧VHに固定され、φVM_nは負電圧VLに固定され、トランジスタN0のみオンして出力は低電圧VLに固定される。
図4は、図1の電圧信号出力回路によって駆動される垂直転送路の駆動タイミングチャートである。入力信号TI,PGは、3V程度の低電源電圧VDDをHレベル、接地電圧GND(=0V)をLレベルとしている。この2つの入力信号TI,PGにより、出力TOが、高電圧VH(例えば+15V),負電圧VL(例えば−8V),中間電圧VM(例えば0V)の3値のうちの1つに選択される。
電荷転送を行う場合、入力信号PGはHレベルに固定される。このとき、入力信号TIがHレベルになると出力TOは低電圧VLを出力し、Lレベルになると中間電圧VMを出力する。即ち、VL―VM間を振幅とするクロック出力TOによって垂直転送路が2値駆動される。
出力TOが負電圧VLを出力するとき、トランジスタN0のゲート制御信号φVL_nは「VH」となってトランジスタN0はオン(導通)になる。他のトランジスタP0,P1,N1は、各ゲート制御信号φVH_p,φVM_p,φVM_nが夫々「VH」「VH」「VL」に制御され、全てオフ(遮断)となる。
このとき、本実施形態の電圧信号出力回路では、ウェル電圧切替回路30の切替動作により、PMOSトランジスタP1の基板ノードVM_nwを「VH」、NMOSトランジスタN1の基板ノードVM_pwを「VL」にしている。
出力TOを低電圧VLから中間電圧VMに変化させるとき、トランジスタN0をオフにし、トランジスタP1,N1をオンにする。即ち、ゲート制御信号φVL_nを「VL」、ゲート制御信号φVM_p,φVM_nを夫々「VL」「VH」にする。
このとき、本実施形態の電圧信号出力回路では、Pウェル電圧切替回路30の切替動作により、トランジスタP1の基板ノードVM_nwが電圧VMに制御され、トランジスタN1の基板ノードVM_pwは低電圧VLのままに制御される。
これにより、トランジスタP1においては、ソースに接続する中間電圧VMと基板のN型ウェルとの間に電位差が無くなる。即ち、トランジスタP1は、基板バイアス効果の影響を受けずに、出力TOに中間電圧VMを出力することができる。
ここで、トランジスタN1の基板ノードVM_pwを「VM」に切り替えないのは、次の理由による。出力TOが低電圧VLから中間電圧VMに立ち上がる時、出力TOに接続されるN型となるドレイン電位が、P型ウェルとなる基板ノードの電位より下がることにより、PN接合部で順方向電流が流れ、ラッチアップなどの危険が生じるためである。
光電変換素子の信号電荷を垂直転送路に読み出すときは、入力信号TIはLレベルに固定され、入力信号PGはHレベルからLレベルに変化される。これにより、出力TOは、中間電圧VMから高電圧VHへと変化する。その後、入力信号PGが再びHレベルになると、出力TOは中間電圧VMに戻り、次の電荷転送状態に入る。
出力TOが高電圧VHへ変化するとき、PMOSトランジスタP0をオンにするためゲート制御信号φVH_pを「VL」、PMOSトランジスタP1とNMOSトランジスタN1の各ゲート制御信号φVM_p,φVM_nを夫々「VH」「VL」にしてオフする。
このとき、本実施形態の電圧信号出力回路では、ウェル電圧切替回路30の切替動作により、トランジスタP1の基板ノードVM_nwが「VH」に制御され、NMOSトランジスタN1の基板ノードVM_pwは「VL」のままに制御される。
出力TOが高電圧VHから中間電圧VMへ変化するとき、トランジスタP0をオフするためにゲート制御信号φVH_pは「VH」に制御され、トランジスタPl,N1をオンするための各制御信号φVM_P,φVM_nは夫々「VL」「VH」に制御される。
このとき、本実施形態の電圧信号出力回路では、ウェル電圧切替回路30の切替動作により、トランジスタP1の基板ノードVM_nwの印加電圧は高電圧VHのままに制御され、トランジスタN1の基板ノードVM_pwの印加電圧は中間電圧VMに制御される。
これにより、トランジスタN1においては、ソースに接続する中間電圧VMと基板のP型ウェルとの間に電位差が無くなり、基板バイアス効果の影響を受けずにオンし、出力端TOに中間電圧VMを出力することができる。
ここで、トランジスタP1の基板ノードVMn_wを中間電圧VMに切り替えないのは、出力TOが高電圧VHから中間電圧VMに立ち下がるとき、出力TOに接続するP型ドレインの電位が、N型ウェルとなる基板ノードの電位より上がることによってPN接合部で順方向電流が流れ、ラッチアップなどの危険が生じるためである。
上述した信号電荷の垂直転送路への読み出し期間において、トランジスタN0のゲート制御信号φVL_nは「VL」のままで変化なく、トランジスタN0はオフしている。
次の電荷転送期間に移り、入力信号PGがHレベルのまま入力信号TIがHレベルになると、ゲート制御信号φVM_pは「VH」、φVM_nは「VL」へと変化する。これにより、トランジスタP1,N1は共にオフする。トランジスタN0のゲート制御信号φVL_nは「VH」となってオンし、出力TOからは低電圧VLが出力される。
このとき、トランジスタP1の基板ノードVM_nwは「VH」のまま変化なく、トランジスタN1の基板ノードVM_pwは「VM」から「VL」へと変化するようにウェル電圧切替回路30が動作する。その後は上述した動作を繰り返す。
以上述べた第1実施形態によれば、電荷転送期間において、出力TOが負電圧VLから中間電圧VMに移るときにオンするPMOSトランジスタP1は、Nウェル基板ノードVM_nwが中間電圧VMに切り替えられるため基板バイアス効果が発生しない。
また、信号電荷の読み出し期間において、出力TOが高電圧VHから中間電圧VMに移るときにオンするNMOSトランジスタNlは、Pウェル基板ノードVM_pwが中間電圧VMに切り替えられるため基板バイアス効果を生じることが無い。従って、チャネル幅を大きくしなくとも中間電圧VMに対してオン抵抗を小さくすることができる。
(第2実施形態)
図5は、本発明の第2実施形態に係る電圧信号出力回路の構成図である。本実施形態の電圧信号出力回路も、CCD型固体撮像装置の垂直転送路の駆動に用いられる。
本実施形態の電圧信号出力回路は、第1実施形態と同じ制御ロジック10及び出力部20を備えると共に、ウェル電圧切替回路40を備える。第1の実施形態のウェル電圧切替回路30は、トランジスタP1の基板バイアス電圧を高電圧VHまたは中間電圧VMに切り替え、トランジスタN1の基板バイアス電圧を低電圧VLまたは中間電圧VMに切り替えている。
これに対し、本実施形態のウェル電圧切替回路40は、トランジスタP1の基板バイアス電圧を高電圧VH,中間電圧VM,出力電圧TOの3つの中から選択した電圧に切り替え、トランジスタN1の基板バイアス電圧を低電圧VL,中間電圧VM,出力電圧TOの3つの中から選択した電圧に切り替える構成になっている。
図6は、図5に示すPMOSトランジスタP1及びNMOSトランジスタN1が形成された半導体基板の断面模式図である。図2の第1実施形態に比較して、出力TO線を、スイッチSn’とスイッチSp’の位置まで延ばし、基板バイアス電圧を3つの中から選択できる様にした点が異なり、他の構成は第1実施形態と同じであるので、同一部材には同一符号を付してその説明は省略する。
図7は、図5に示すウェル電圧切替回路40の詳細図である。ウェル電圧切替回路40は、入力信号TI,PGを取り込んで後述するように論理演算を行う論理回路41と、論理回路41の出力をレベル変換するレベルシフト回路42と、レベルシフト回路42の出力信号によってスイッチ動作するスイッチSn’,Sp’とを備える。
論理回路41は、3つのインバータ41a,41b,41cと、2入力のアンドゲート41dと、D―F/F41eと、2入力のノアゲート41fと、2入力のナンドゲート41gとを備え、2つの信号TI,PGを入力信号とし、4つの信号a’,b’,c’,d’をレベルシフト回路42に出力する。
入力信号TIはインバータ41aに入力され、インバータ41aの出力はD―F/F41eのリセット入力端子(「L」リセット)とアンドゲート41dの一方入力端に接続される。入力信号PGはインバータ41bとアンドゲート41dの他方の入力端に接続され、インバータ41bの出力がD―F/F41eのクロック入力に接続される。D―F/F41eのD端子は、電源電圧VDDに接続される。
アンドゲート41dの出力端がインバータ41cの入力端に接続され、インバータ41cの出力が、ノアゲート41fの一方の入力端に接続される。また、ノアゲート41fの他方の入力端に、D―F/F41eの出力ノードs1’が接続される。ナンドゲート41gの2つの入力端には、アンドゲート41dの出力とD―F/F41eの出力とが接続される。
上記の信号a’はアンドゲート41dから出力され、信号b’はインバータ41cから出力され、信号c’はノアゲート41fから出力され、信号d’はナンドゲート41gから出力される。
レベルシフト回路42は、入力信号TI,PGを論理回路41が論理合成した低電圧振幅(VDD―GND)による出力信号a’,b’,c’,d’を、高電圧振幅(VH―VL)の信号A’,B’,C’,D’にレベル変換する。
スイッチSn’は、高耐圧のPMOSトランジスタP2’,NMOSトランジスタN2’,PMOSトランジスタP4で構成される。トランジスタP2’のソースが高電圧VHに接続され、そのゲートに信号A’が入力される。トランジスタN2’のソースは中間電圧VMに接続され、そのゲートに信号C’が入力される。トランジスタP4のソースが出力TOに接続され、そのゲートに信号D’が入力される。3つのトランジスタP2’,N2’,P4のドレインが共通に基板ノードVM_nwに接続される。
スイッチSp’は、高耐圧のPMOSトランジスタP3’,NMOSトランジスタN3’,NMOSトランジスタN4で構成される。トランジスタP3’のソースが中間電圧VMに接続され、そのゲートに信号D’が入力される。トランジスタN3’のソースは低電圧VLに接続され、そのゲートに信号B’が入力される。トランジスタN4のソースが出力TOに接続され、そのゲートに信号C’が入力される。3つのトランジスタP3’,N3’,N4のドレインが共通に基板ノードVM_pwに接続される。
斯かる構成のウェル電圧切替回路40では、入力信号PGがHレベルに設定されているときに入力信号TIがHレベルになると、入力信号PGの値に関わり無く、D―F/F41eの出力ノードs1’はLレベルになる。従って、低電圧論理信号a’,c’はLレベル、信号b’,d’はHレベルとなり、レベル変換された信号A’,C’は「VL」、信号B’,D’は「VH」となる。
これにより、スイッチSn’ではトランジスタP2’が選択接続されて基板ノードVM_nwは高電圧VHとなり、スイッチSp’ではトランジスタN3’が選択接続されて基板ノードVM_pwは負電圧VLになる。
入力信号TIがLレベルに変化すると、信号a’はHレベル、信号b’はLレベル、D―F/F41dの出力s1’はLレベルのままなので、信号c’はHレベル、信号d’はHレベルのままとなり、信号A’,C’,D’は「VH」、信号B’は「VL」となる。
これにより、スイッチSn’では、トランジスタN2’が選択接続されて基板ノードVM_nwは中間電圧VMになり、スイッチSp’では、トランジスタN4が選択接続されて基板ノードVM_pwは出力電圧TOとなる。
入力信号TIがLレベルにある状態で、入力信号PGがLレベルになると、D―F/F41eの出力s1’はHレベルに設定されるが、出力s1’の値に関わりなく、低電圧論理信号a’,c’はLレベル、信号b’,d’はHレベルとなり、レベル変換された信号A’,C’は「VL」、信号B’,D’は「VH」となる。
これにより、スイッチSn’ではトランジスタP2’が選択接続されて基板ノードVM_nwは高電圧VHとなり、スイッチSp’ではトランジスタN3’が選択接続されて基板ノードVM_pwは負電圧VLとなる。
入力信号PGがHレベルに変化すると、D―F/F41eの出力s1’は「H」のままであり、信号a’はHレベル、信号b’,c’,d’はLレベルとなり、信号A’は「VH」、信号B’,C’,D’は「VL」となる。
これにより、スイッチSn’ではトランジスタP4が選択接続されて基板ノードVM_nwは出力電圧TOとなり、スイッチSp’ではトランジスタP3’が選択接続されて基板ノードVM_pwは中間電圧VMとなる。
次に入力信号PGがHレベルに設定され、入力信号TIがHレベルになると、入力信号PGの値に関わり無くD−F/F41eの出力s1’は「L」となり、信号a’,c’はLレベル、信号b’,d’はHレベルとなり、ノードVM_nwは高電圧VH、ノードVM_pwは低電圧VLとなって最初の状態に戻る。
図8は、図5の電圧信号出力回路によって駆動される垂直転送路の駆動タイミングチャートである。電荷転送時においては、入力信号PGをHレベルに固定した状態で入力信号TIをHレベルとすると出力TOは「VL」を出力し、入力信号TIをLレベルにすると出力TOは「VM」を出力する。この「VL―VM」を振幅とするクロック出力によって、垂直転送路は2値駆動される。
出力TOが負電圧VLを出力するとき、中間電圧VMを選択するPMOSトランジスタP1の基板ノードVM_nwの印加電圧は「VH」、NMOSトランジスタN1の基板ノードVM_pwの印加電圧は「VL」となる。また、出力TOが中間電圧VMを出力するときは、トランジスタP1の基板ノードVM_nwの印加電圧は「VM」、トランジスタN1の基板ノードVM_pwの印加電圧は出力電圧TOとなる。
これにより、トランジスタP1と同様にトランジスタN1においてもドレインに接続する出力TOと基板のP型ウェルとの間に電位差が無くなり、基板バイアス効果を無くすことができ、「VM」に対し一層低いオン抵抗を実現することができる。
電荷転送時においては、出力TOは中間電圧VMより高電位になることが無いため、トランジスタN1の基板ノードVM_pwを、ドレイン即ち出力TOに接続しても、中間電圧VMが接続されるソースからP型ウェルへの順方向電流が流れることは無く、ラッチアップなどの危険無く低いオン抵抗が実現できる。
信号電荷を光電変換素子から垂直転送路に読み出すときには、入力信号TIをLレベルに設定し、入力信号PGをHレベルからLレベルにする。これにより、出力TOは中間電圧VMから高電圧VHへ変化し、電荷読み出しが行われる。

入力信号PGを再びHレベルとすると、出力TOは中間電圧VMに戻り、次の電荷転送状態に移行する。
出力TOが高電圧VHに変化するとき、中間電圧VMを選択接続するPMOSトランジスタP1の基板ノードVM_nwの印加電圧は、中間電圧VMから高電圧VHに変わり、NMOSトランジスタN1の基板ノードVM_pwは出力電圧TOから低電圧VLに変わる。また、出力TOが高電圧VHから中間電圧VMに変化するとき、トランジスタP1の基板ノードVM_nwの印加電圧は、高電圧VHから出力電圧TOに切り替わり、トランジスタN1の基板ノードVM_pwの印加電圧は低電圧VLから中間電圧VMへと変わる。
これにより、トランジスタN1と同様にトランジスタP1においても基板バイアス効果を無くすことができ、中間電圧VMに対し一層低いオン抵抗を実現することができる。信号電荷の読み出し時には、出力TOは中間電圧VMより低電位になることが無いため、トランジスタP1の基板ノードVM_nwとドレイン即ち出力TOとを接続しても、中間電圧VMに接続されるソースからN型ウェルへの順方向電流が流れることは無く、ラッチアップなどの危険無く低いオン抵抗が実現できる。
以上述べた様に、第2実施形態によれば、電荷転送期間において出力TOが負電圧VLから中間電圧VMに変化するとき、NMOSトランジスタN1のP型ウェル接続ノードVM_pwを、ドレイン即ち出力TOと接続するため、トランジスタP1と同様に基板バイアス効果の発生を防ぐことができる。
また、電荷読出期間において、出力TOが高電圧VHから中間電圧VMに変化するとき、PMOSトランジスタPlのN型ウェル接続ノードVM_nwを、ドレイン即ち出力TOと接続するため、トランジスタN1と同様に基板バイアス効果の発生を防ぐことができ、中間電圧VMに対してより一層オン抵抗を小さくすることができる。
上述した実施形態では、中間電圧を選択接続していない期間、即ち、出力TOが高電圧VHまたは低電圧VLを出力する期間において、トランジスタP1,N1の基板ノードの電圧(基板バイアス電圧)を「VH」,「VL」としているが、この基板ノードの電圧はソース或いはドレインに順方向の電流が流れずにオフできる電圧であれば良い。
このため、例えば図9に示すように、出力TOがVL/VMを出力する垂直電荷転送期間においては、PMOSトランジスタP1のNウェル基板ノードVM_nwの印加電圧を中間電圧VMに設定し、出力TOがVM/VHを出力する読み出し期間においては、NMOSトランジスタN1のPウェル基板ノードVM_pwの印加電圧を中間電圧VMに設定しても良い。
尚、上述した実施形態では、中間電圧VMが1つの場合を説明したが、中間電圧の電圧値が複数ある場合でも、上述した実施形態と同様の構成により、各中間電圧の選択接続時にオンするトランジスタの基板バイアス効果を無くすことが可能である。
以上述べた様に、本発明の各実施形態によれば、中間電圧を選択する期間ではトランジスタの基板電位を供給するN型ウェルとP型ウェルをこれに等しい中間電圧あるいは出力電圧と接続するため、トランジスタに基板バイアス効果が生じることが無くなり、オン抵抗を低減することができ、また、出力の応答特性を低下させることが無くなる。更に、オン抵抗削減のためのチャネル幅増大によるトランジスタの占有面積を増大させる必要がなくなり、チップコストの上昇が抑制することが可能となる。
本発明に係る電圧信号出力回路は、トランジスタの基板バイアス効果を生じさせることがないため、CCD型固体撮像装置に適用すると有用である。
本発明の第1実施形態に係る電圧信号出力回路の構成図である。 図1に示すトランジスタP1,N1を形成した半導体基板の断面模式図である。 図1に示すウェル電圧切替回路の詳細構成図である。 図1の電圧信号出力回路の3値出力を用いてCCD型固体撮像素子を駆動するときのタイミングチャートである。 本発明の第2実施形態に係る電圧信号出力回路の構成図である。 図5に示すトランジスタP1,N1を形成した半導体基板の断面模式図である。 図5に示すウェル電圧切替回路の詳細構成図である。 図5の電圧信号出力回路の3値出力を用いてCCD型固体撮像素子を駆動するときのタイミングチャートである。 図8のタイミングチャートの変形例を示すタイミングチャートである。 従来の電圧信号出力回路の構成図である。 図10の電圧信号出力回路の3値出力を用いてCCD型固体撮像素子を駆動するときのタイミングチャートである。 図10に示す制御ロジックの一例を示す図である。
符号の説明
P0〜P4,P2’,P3’,P4 高耐圧PMOSトランジスタ
N0〜N4,N2’,N3’,N4 高耐圧NMOSトランジスタ
Sn,Sn’,Sp,Sp’ スイッチ
10 制御ロジック回路
11,33,41 論理回路
20 出力部
30,40 ウェル電圧切替回路
34,42 レベルシフト回路(レベル変換回路)

Claims (5)

  1. 半導体基板に形成され、高位となる第1の電圧、低位となる第2の電圧、該第1、第2の電圧の中間の電圧の3つの電圧を切替えていずれか1つの電圧を出力電圧とするCMOS構成の電圧信号出力回路において、前記中間電圧の電源と出力端子との間に設けられ該中間電圧を選択接続するトランジスタで構成される選択接続手段と、前記出力電圧の切替えに応じてトランジスタの基板電位を供給する半導体ウェルへの印加電圧を切り替えるウェル電圧切替手段とを備え
    前記選択接続手段は前記中間電圧の電源と前記出力端子との間に並列に接続されるPMOSトランジスタ及びNMOSトランジスタで構成され、
    前記ウェル電圧切替手段は、前記出力電圧の切替えに応じて前記PMOSトランジスタの基板電位を供給するN型ウェルへの印加電圧および/または前記NMOSトランジスタの基板電位を供給するP型ウェルへの印加電圧を切り替えることを特徴とする電圧信号出力回路。
  2. 前記ウェル電圧切替手段は、前記出力電圧が前記中間電圧より低い電圧レベルから該中間電圧に切替わる第1の期間において前記PMOSトランジスタの基板電位を供給するN型ウェルに前記中間電圧を接続し、前記出力電圧が前記中間電圧より高い電圧レベルから該中間電圧に切替わる第2の期間において前記NMOSトランジスタの基板電位を供給するP型ウェルを前記中間電圧に接続することを特徴とする請求項に記載の電圧信号出力回路。
  3. 前記ウェル電圧切替手段は、前記第1の期間に前記NMOSトランジスタの基板電位を供給するP型ウェルを前記出力電圧に接続し、前記第2の期間において前記PMOSトランジスタの基板電位を供給するN型ウェルを前記出力電圧に接続することを特徴とする請求項に記載の電圧信号出力回路。
  4. 前記中間電圧は、前記第1の電圧と前記第2の電圧の間にある複数の電圧レベルとすることを特徴とする請求項1乃至請求項のいずれかに記載の電圧信号出力回路。
  5. 前記第1の電圧と前記第2の電圧と前記中間電圧とが駆動電圧として印加される電荷転送路を備えるCCD型固体撮像素子と、請求項1乃至請求項のいずれかに記載の電圧信号出力回路とを備えることを特徴とするCCD型固体撮像装置。
JP2006071268A 2006-03-15 2006-03-15 電圧信号出力回路及びccd型固体撮像装置 Expired - Fee Related JP4696006B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006071268A JP4696006B2 (ja) 2006-03-15 2006-03-15 電圧信号出力回路及びccd型固体撮像装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006071268A JP4696006B2 (ja) 2006-03-15 2006-03-15 電圧信号出力回路及びccd型固体撮像装置

Publications (2)

Publication Number Publication Date
JP2007251530A JP2007251530A (ja) 2007-09-27
JP4696006B2 true JP4696006B2 (ja) 2011-06-08

Family

ID=38595374

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006071268A Expired - Fee Related JP4696006B2 (ja) 2006-03-15 2006-03-15 電圧信号出力回路及びccd型固体撮像装置

Country Status (1)

Country Link
JP (1) JP4696006B2 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232702A (ja) * 1991-05-10 1994-08-19 Nec Corp 3値レベルパルス発生回路
JPH09307817A (ja) * 1995-05-23 1997-11-28 Sharp Corp ドライバ回路
JP2001128073A (ja) * 1999-10-26 2001-05-11 Fuji Film Microdevices Co Ltd 3値電圧信号発生回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232702A (ja) * 1991-05-10 1994-08-19 Nec Corp 3値レベルパルス発生回路
JPH09307817A (ja) * 1995-05-23 1997-11-28 Sharp Corp ドライバ回路
JP2001128073A (ja) * 1999-10-26 2001-05-11 Fuji Film Microdevices Co Ltd 3値電圧信号発生回路

Also Published As

Publication number Publication date
JP2007251530A (ja) 2007-09-27

Similar Documents

Publication Publication Date Title
US7145363B2 (en) Level shifter
KR101623117B1 (ko) 레벨 쉬프팅이 가능한 로직 회로
US7425845B2 (en) Semiconductor integrated circuit
JP2006121654A (ja) レベル変換回路
JP5467454B2 (ja) ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路
JP4609884B2 (ja) 半導体集積回路装置
US6998668B2 (en) Semiconductor integrated circuit device including a level shifter
JP4021395B2 (ja) レベルシフト回路及びそのレベルシフト回路を有する半導体集積回路
JP5421075B2 (ja) 入力回路
US7514960B2 (en) Level shifter circuit
JP4137118B2 (ja) 半導体装置
TWI388207B (zh) 驅動裝置
US6384632B2 (en) Buffer circuit
JP4696006B2 (ja) 電圧信号出力回路及びccd型固体撮像装置
JP2009044276A (ja) 双方向スイッチ回路
US20090284287A1 (en) Output buffer circuit and integrated circuit
JP4364752B2 (ja) 出力回路
JPH06326593A (ja) 半導体集積回路装置
US8456216B2 (en) Level shifter
JP4740693B2 (ja) Ccd駆動回路
JP5982460B2 (ja) 出力回路
US7570106B2 (en) Substrate voltage generating circuit with improved level shift circuit
JP4456464B2 (ja) レベルシフト回路
CN112333403A (zh) 图像传感器
JP3711075B2 (ja) 出力バッファ回路、および入出力バッファ回路

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071109

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071116

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071126

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080710

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110201

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110228

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140304

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees