以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
本発明の一側面の駆動装置は、
画素を駆動する駆動装置(例えば、図3の画素駆動回路50)において、
第1の電位(例えば、電位VDD)と接続する第1のpMOS型トランジスタ(例えば、図3のpMOS31)と、
前記第1のpMOS型トランジスタと直列に接続された、第2の電位(例えば、電位VSS)と接続する第1のnMOS型トランジスタ(例えば、図3のnMOS32)と、
前記第1のpMOS型トランジスタと前記第1のnMOS型トランジスタのうちのいずれか1つのオンのタイミングを制御する第1のオン信号(例えば、オン信号φTR_PMOS)を用いて、前記第1のpMOS型トランジスタと前記第1のnMOS型トランジスタを個別に制御する制御手段(例えば、図3のタイミング調整部51)と
を備え、
前記第1のpMOS型トランジスタと前記第1のnMOS型トランジスタの接続点の電位の信号は、前記画素を駆動する駆動信号(例えば、転送ゲート信号TR(n))として前記画素に入力される。
本発明の一側面の駆動装置は、
前記第1のpMOS型トランジスタに並列に接続された、第3の電位と接続する第2のpMOS型トランジスタ、または、前記第1のnMOS型トランジスタに並列に接続された、前記第3の電位と接続する第2のnMOS型トランジスタのいずれか1つである第2のトランジスタ(例えば、図8のpMOS121)
をさらに備え、
前記制御手段は、前記第第1のオン信号と、前記第2のトランジスタのオンのタイミングを制御する第2のオン信号を用いて、前記第1のpMOS型トランジスタ、前記第1のnMOS型トランジスタ、および、前記第2のトランジスタを個別に制御し、
前記第1のpMOS型トランジスタ、前記第1のnMOS型トランジスタ、および、前記第2のトランジスタの接続点の電位の信号は、前記駆動信号として前記画素に入力される。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
図3は、本発明を適用したCMOSイメージセンサの画素駆動回路の第1の実施の形態の構成例を示している。
なお、図3では、説明の便宜上、n行目の画素を駆動する部分についてのみ図示して説明する。また、図3では、簡単のため、AND回路、OR回路、およびNOT回路を用いて説明するが、実回路上では、NAND回路、NOR回路、およびNOT回路を用いて実現することが可能である。これらのことは、後述する図8においても同様である。
図3の画素駆動回路50は、アドレスデコーダ11、ドライバ部13、タイミング調整部51、および制御部52により構成され、転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)を生成して出力する。なお、図3において、図1と同一のものには、同一の符号を付してあり、説明は繰り返しになるので省略する。
タイミング調整部51は、転送ゲート信号TR(n)の生成のタイミングを調整する論理ゲートであるAND回路21、NOT回路60、OR回路61、およびNOT回路66、リセット信号RST(n)の生成のタイミングを調整する論理ゲートであるAND回路25、NOT回路26、OR回路62、およびNOT回路65、並びに、セレクト信号SEL(n)の生成のタイミングを調整する論理ゲートであるAND回路27、NOT回路28、OR回路63、およびNOT回路64により構成される。
即ち、タイミング調整部51では、ドライバ部13の前段に、OR回路61乃至63およびNOT回路64乃至66が配置されている。そして、タイミング調整部51では、ドライバ部13のpMOS31(33,35)とnMOS32(34,36)に同一の信号を入力するのではなく、nMOS32(34,36)に入力する信号を用いた論理和の結果得られる信号を、pMOS31(33,35)に入力する。
また、タイミング調整部51では、図1の画素駆動回路10で設けられたAND回路22とOR回路23が設けられず、AND回路21から出力される信号が直接NOT回路60に入力される。従って、制御部52は、タイミング信号φSTRを生成する必要がない。
具体的には、タイミング調整部51のNOT回路60は、AND回路21から供給される信号の否定を求め、その結果得られる信号を出力する。NOT回路60から出力される信号は、ドライバ部13のnMOS32に入力されるとともに、OR回路61に入力される。また、制御部52から出力される、pMOS31のオンのタイミングを制御するためのオン信号φTR_PMOSは、NOT回路66に入力され、NOT回路66は、そのオン信号φTR_PMOSの否定を求め、その結果得られる信号をOR回路61に入力する。
OR回路61は、NOT回路60から出力される信号と、NOT回路66から出力される信号の論理和を求め、その結果得られる信号をpMOS31に入力する。即ち、OR回路61は、NOT回路66から出力される信号を用いて、NOT回路60から出力される、nMOS32に入力される信号とは別に、pMOS31に入力される信号を生成する。これにより、タイミング調整部51は、pMOS31とnMOS32を個別に制御することができる。
また、タイミング調整部51のNOT回路26から出力される信号は、ドライバ部13のnMOS34に入力されるとともに、OR回路62に入力される。また、制御部52から出力される、pMOS33のオンのタイミングを制御するためのオン信号φRST_PMOSは、NOT回路65に入力され、NOT回路65は、そのオン信号φRST_PMOSの否定を求め、その結果得られる信号をOR回路62に入力する。
OR回路62は、NOT回路26から出力される信号と、NOT回路65から出力される信号の論理和を求め、その結果得られる信号をpMOS33に入力する。その結果、タイミング調整部51は、pMOS33とnMOS34を個別に制御することができる。
さらに、タイミング調整部51のNOT回路28から出力される信号は、ドライバ部13のnMOS36に入力されるとともに、OR回路63に入力される。また、制御部52から出力される、pMOS35をオンさせるためのオン信号φSEL_PMOSは、NOT回路64に入力され、NOT回路64は、そのオン信号φSEL_PMOSの否定を求め、その結果得られる信号をOR回路63に入力する。
OR回路63は、NOT回路28から出力される信号と、NOT回路64から出力される信号の論理和を求め、その結果得られる信号をpMOS35に入力する。その結果、タイミング調整部51は、pMOS35とnMOS36を個別に制御することができる。
制御部52は、所定のタイミングで、ハイレベルまたはローレベルのタイミング信号φSEL,φRST、およびφRTR、並びに、オン信号φTR_PMOS,φRST_PMOS、およびφSEL_PMOSを生成し、タイミング調整部51に供給する。
次に、図4を参照して、図3の画素駆動回路50における、転送ゲート信号TR(n)の出力に関わる信号のタイミングの例について説明する。
図4に示すように、時刻t11において、行選択信号φV_LINE(n)がローレベルからハイレベルになり、その後、時刻t12において、タイミング信号φRTRがローレベルからハイレベルになると、AND回路21およびNOT回路60により生成され、nMOS32に入力される信号は、ローレベルとなる。また、このとき、図4に示すように、オン信号φTR_PMOSがローレベルであると、AND回路21NOT回路60、OR回路61、およびNOT回路66により生成され、pMOS31に入力される信号は、ハイレベルとなる。従って、pMOS31とnMOS32の両方がオフになり、図4に示すように、転送ゲート接続点がハイインピーダンス(Hi-Z)となる。
次に、図4に示すように、時刻t13においてオン信号φTR_PMOSがローレベルからハイレベルになると、nMOS32に入力される信号は、ローレベルのままであるが、pMOS31に入力される信号は、ローレベルとなる。従って、nMOS32はオフのままであるが、pMOS31はオンになり、図4に示すように、電位VDDのハイレベルの転送ゲート信号TR(n)が画素部に出力される。
以上のように、時刻t12においてタイミング信号φRTRがハイレベルになるとき、nMOS32はオフとなり、電位VSSのローレベルの転送ゲート信号TR(n)の出力は終了するが、オン信号φTR_PMOSがハイレベルになる時刻t13までは、pMOS31がオンにならないため、転送ゲート接続点はハイインピーダンスとなる。
そして、図4に示すように、時刻t14においてオン信号φTR_PMOSがハイレベルからローレベルになると、nMOS32に入力される信号は、ローレベルのままであるが、pMOS31に入力される信号は、ハイレベルに戻る。従って、nMOS32はオフのままであるが、pMOS31がオフに戻り、図4に示すように、転送ゲート接続点は再度ハイインピーダンスとなる。
次に、図4に示すように、時刻t15においてタイミング信号φRTRがローレベルとなると、nMOS32に入力される信号は、ハイレベルとなる。また、このとき、図4に示すように、オン信号φTR_PMOSがローレベルのままであると、pMOS31に入力される信号は、ハイレベルとなる。従って、pMOS31はオフのままであるが、nMOS32はオンになり、図4に示すように、電位VSSのローレベルの転送ゲート信号TR(n)が画素部に出力される。
そして、図4に示すように、時刻t16において行選択信号φV_LINE(n)はハイレベルからローレベルとなるが、タイミング信号φRTR、並びにオン信号φTR_PMOSがローレベルのままであると、pMOS31とnMOS32に入力される信号は、ハイレベルのままである。従って、図4に示すように、電位VSSの転送ゲート信号TR(n)が画素部に出力され続ける。
以上のように、転送ゲート信号TR(n)のレベルをハイレベルからローレベル、および、ローレベルからハイレベルに遷移させる場合に、その遷移の途中で転送ゲート接続点がハイインピーダンスとなるように、制御部52が、オン信号φTR_PMOSのレベルを変化させることにより、遷移時に、pMOS31とnMOS32の両方が瞬間的にオンとなり、電位VDDから電位VSSに貫通電流が流れることを防止することができる。
その結果、ローレベルの電源の揺れが防止される。また、特に、画素駆動回路50が設けられたチップの内部に搭載したチャージポンプで発生する負電位をローレベルの電位VSSとしている場合、チャージポンプへの負荷がなくなる。従って、画素部における画質の劣化を防止することができる。
また、制御部52は、タイミング信号φRTR、もしくは、オン信号φTR_PMOSのレベルの切換えのタイミングやパルス長を変更することにより、転送ゲート信号TR(n)の電位が電位VDDである期間、転送ゲート信号TR(n)の電位が電位VSSである期間、および転送ゲート接続点がハイインピーダンスである期間(以下、ハイインピーダンス期間という)の開始のタイミングと期間(長さ)を変更することができる。タイミング信号φRTR、もしくは、オン信号φTR_PMOSのレベルの切換えのタイミングやパルス長の変更は、例えば、制御部52に設けられたレジスタ(図示せず)を用いて任意に行うことができる。
例えば、制御部52は、図5に示すように、転送ゲート信号TR(n)のレベルをローレベルからハイレベルに遷移する場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにして貫通電流が流れることを抑制したり、図6に示すように、転送ゲート信号TR(n)のレベルをハイレベルからローレベルに遷移させる場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにして貫通電流が流れることを抑制することもできる。
図5に示すように、転送ゲート信号TR(n)のレベルをローレベルからハイレベルに遷移する場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにするとき、制御部52は、時刻t15より前の時刻t14ではなく、時刻t15より後の時刻t21において、オン信号φTR_PMOSをハイレベルからローレベルにする。これにより、nMOS32がオンになると同時に、pMOS31がオフになるので、転送ゲート信号TR(n)のレベルがハイレベルからローレベルに遷移する場合には、転送ゲート接続点は、ハイインピーダンスにならない。
また、図6に示すように、転送ゲート信号TR(n)のレベルをハイレベルからローレベルに遷移する場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにするとき、制御部52は、時刻t12より後の時刻t13ではなく、時刻t12より前の時刻t31において、オン信号φTR_PMOSをローレベルからハイレベルにする。これにより、nMOS32がオフになると同時に、pMOS31がオンになるので、転送ゲート信号TR(n)のレベルがローレベルからハイレベルに遷移する場合には、転送ゲート接続点は、ハイインピーダンスにならない。
さらに、制御部52は、貫通電流を防止することよりも、ハイインピーダンス期間を削減して時間(クロック期間)の短縮を優先したい場合、図7に示すように、転送ゲート信号TR(n)のレベルをハイレベルからローレベルに遷移させる場合にも、ローレベルからハイレベルに遷移させる場合にも、遷移の途中で、転送ゲート接続点を、ハイインピーダンスにさせないこともできる。
この場合、図7に示すように、制御部52は、時刻t12より前の時刻t31において、オン信号φTR_PMOSをローレベルからハイレベルにし、時刻t15より後の時刻t21において、オン信号φTR_PMOSをハイレベルからローレベルにする。即ち、制御部52は、オン信号φTR_PMOSのパルスの長さを、タイミング信号φRTRのパルスの長さ以上にする。
また、タイミング信号φRTRのレベルがハイレベルである間、制御部52は、オン信号φTR_PMOSのレベルを変更することにより、pMOS31をオンまたはオフにし、ハイインピーダンス期間を設けるようにしたり、設けないようにしたりすることができる。従って、例えば、タイミング信号φRTRのレベルがハイレベルである間に複数回ハイインピーダンス期間を設けるようにしたり、ハイインピーダンス期間を全く設けないようにしたりすることもできる。
なお、上述した説明では、転送ゲート信号TR(n)について説明したが、リセット信号RST(n)やセレクト信号SEL(n)についても同様に、制御部52が、オン信号φRST_PMOSやφSEL_PMOSのレベルを変化させることにより、リセット信号RST(n)やセレクト信号SEL(n)のレベルの遷移の途中で、リセット接続点やセレクト接続点をハイインピーダンスにし、電位VDDから電位VSSに貫通電流が流れることを防止することができる。
図8は、本発明を適用したCMOSイメージセンサの画素駆動回路の第2の実施の形態の構成例を示している。
図8の画素駆動回路100は、アドレスデコーダ11、タイミング調整部101、ドライバ部102、および制御部103により構成され、ハイレベルとローレベルの転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)だけでなく、ミドルレベルの転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)も生成して出力する。
なお、図8では、説明の便宜上、転送ゲート信号TR(n)を生成する部分についてのみ図示して説明するが、リセット信号RST(n)とセレクト信号SEL(n)も、転送ゲート信号TR(n)と同様に生成され、出力される。また、図8において、図1や図3と同一のものには、同一の符号を付してあり、説明は繰り返しになるので省略する。
タイミング調整部101では、転送ゲート信号TR(n)の生成のタイミングを調整するために、ドライバ部102の前段に、2個のOR回路111および112、並びに、2個のNOT回路113および114が配置される。そして、タイミング調整部101は、ドライバ部102の、転送ゲート信号TR(n)を生成するための2個のpMOS121および122、並びに1個のnMOS123に、個別に信号を入力する。
具体的には、タイミング調整部101のNOT回路60から出力される信号は、ドライバ部102のnMOS123に入力されるとともに、OR回路111および112に入力される。また、制御部103から出力される、pMOS121のオンのタイミングを制御するためのオン信号φTR_PMOS1は、NOT回路113に入力され、NOT回路113は、そのオン信号φTR_PMOS1の否定を求め、その結果得られる信号をOR回路111に入力する。OR回路111は、NOT回路60から出力される信号と、NOT回路113から出力される信号の論理和を求め、その結果得られる信号をpMOS121に入力する。
さらに、制御部103から出力される、pMOS122のオンのタイミングを制御するためのオン信号φTR_PMOS2は、NOT回路114に入力され、NOT回路114は、そのオン信号φTR_PMOS2の否定を求め、その結果得られる信号をOR回路112に入力する。OR回路112は、NOT回路60から出力される信号と、NOT回路114から出力される信号の論理和を求め、その結果得られる信号をpMOS122に入力する。
以上のように、OR回路111は、NOT回路113から出力される信号を用いて、NOT回路60から出力される、nMOS123に入力される信号とは別に、pMOS121に入力される信号を生成し、OR回路112は、NOT回路114から出力される信号を用いて、nMOS123に入力される信号とは別に、pMOS122に入力される信号を生成する。これにより、タイミング調整部101は、pMOS121および122、並びにnMOS123を個別に制御することができる。
ドライバ部102は、タイミング調整部101から供給される信号に応じて、転送ゲート信号TR(n)等を生成する。具体的には、ドライバ部102では、pMOS121とpMOS122が並列に接続され、それらとnMOS123が直列に接続される。そして、pMOS121のソースにハイレベルの電位として電位VDD1が接続され、pMOS122のソースにミドルレベルの電位として電位VDD2が接続され、nMOS123のソースにローレベルの電位として電位VSSが接続されている。
また、pMOS121のゲートにはタイミング調整部101のOR回路111から供給される信号が、pMOS122のゲートにはOR回路112から供給される信号が、nMOS123のゲートには、NOT回路60から供給される信号が、それぞれ入力される。
pMOS121、pMOS122、およびnMOS123は、それぞれのゲートに供給される信号のレベルに応じて、オンまたはオフにされ、その結果、pMOS121、pMOS122、およびnMOS123のドレインどうしが接続された点(以下、3接続点という)の電位は、電位VDD1、電位VDD2、または電位VSSとなる。そして、この電位の信号が、転送ゲート信号TR(n)として、画素部のn行目の画素の転送ゲートに印加される。以上のようにして、ドライバ部102では、タイミング調整部101から供給される信号に応じて、転送ゲート信号TR(n)が生成され、出力される。
制御部103は、所定のタイミングで、ハイレベルまたはローレベルのタイミング信号φRTR、オン信号φTR_PMOS1、オン信号φTR_PMOS2等を生成し、タイミング調整部101に供給する。
なお、図8では、電位VDD2がpMOS122に接続されたが、nMOSに接続されるようにしてもよい。この場合、電位VDD2が接続されたnMOSは、nMOS123と並列に接続され、そのnMOSのゲートには、OR回路112から出力された信号を反転した信号が入力される。
次に、図9を参照して、図8の画素駆動回路100における、転送ゲート信号TR(n)の出力に関わる信号のタイミングの例について説明する。
図9に示すように、時刻t51において、行選択信号φV_LINE(n)がローレベルからハイレベルになり、その後、時刻t52において、タイミング信号φRTRがローレベルからハイレベルとなると、nMOS123に入力される信号は、ローレベルとなる。また、このとき、図9に示すように、オン信号φTR_PMOS1およびφTR_PMOS2がローレベルであると、pMOS121に入力される信号と、pMOS122に入力される信号は、両方ともハイレベルとなる。従って、pMOS121および122、並びにnMOS123のすべてがオフになり、図9に示すように、3接続点はハイインピーダンス(Hi-Z(1))となる。
次に、図9に示すように、時刻t53においてオン信号φTR_PMOS1がローレベルからハイレベルになると、pMOS122に入力される信号はハイレベルのままであり、nMOS123に入力される信号は、ローレベルのままであるが、pMOS121に入力される信号は、ローレベルとなる。従って、pMOS122とnMOS123はオフのままであるが、pMOS121はオンになり、図9に示すように、電位VDD1のハイレベルの転送ゲート信号TR(n)が画素部に出力される。
以上のように、時刻t52においてタイミング信号φRTRがハイレベルとなるとき、nMOS123はオフとなり、電位VSSのローレベルの転送ゲート信号TR(n)の出力は終了するが、オン信号φTR_PMOS1またはφTR_PMOS2がハイレベルになる時刻t53までは、pMOS121または122がオンにならないため、3接続点はハイインピーダンスとなる。
そして、図9に示すように、時刻t54においてオン信号φTR_PMOS1がハイレベルからローレベルに戻ると、pMOS122およびnMOS123に入力される信号はそのままであるが、pMOS121に入力される信号は、ハイレベルに戻る。従って、pMOS122およびnMOS123はオフのままであるが、pMOS121はオフに戻り、図9に示すように、3接続点はハイインピーダンス(Hi-Z(2))となる。
以上のように、制御部103は、タイミング信号φRTRがハイレベルである間に、オン信号φTR_PMOS1をハイレベルにすることにより、pMOS121をオンにし、転送ゲート信号TR(n)のレベルをハイレベルにすることができる。従って、制御部103は、タイミング信号φRTRがハイレベルである間に、オン信号φTR_PMOS1をハイレベルにする期間を制御することにより、pMOS121のオン期間を制御し、転送ゲート信号TR(n)のレベルがハイレベルであるハイレベル期間の有無、長さ、開始のタイミングなどを制御することができる。
次に、図9に示すように、時刻t55においてオン信号φTR_PMOS2がローレベルからハイレベルになると、pMOS121に入力される信号とnMOS123に入力される信号は、そのままであるが、pMOS122に入力される信号は、ローレベルとなる。従って、pMOS121とnMOS123はオフのままであるが、pMOS122がオンになり、図9に示すように、電位VDD2のミドルレベルの転送ゲート信号TR(n)が画素部に出力される。
そして、図9に示すように、時刻t56においてオン信号φTR_PMOS2がハイレベルからローレベルに戻ると、pMOS121およびnMOS123に入力される信号はそのままであるが、pMOS122に入力される信号は、ハイレベルに戻る。従って、pMOS121およびnMOS123はオフのままであるが、pMOS122はオフに戻り、図9に示すように、3接続点はハイインピーダンス(Hi-Z(3))になる。
以上のように、制御部103は、タイミング信号φRTRがハイレベルである間に、オン信号φTR_PMOS2をハイレベルにすることにより、pMOS122をオンにし、転送ゲート信号TR(n)のレベルをミドルレベルにすることができる。従って、制御部103は、タイミング信号φRTRがハイレベルである間に、オン信号φTR_PMOS2をハイレベルにする期間を制御することにより、pMOS122のオン期間を制御し、転送ゲート信号TR(n)のレベルがミドルレベルであるミドルレベル期間の有無、長さ、開始のタイミングなどを制御することができる。
次に、図9に示すように、時刻t57においてタイミング信号φRTRがハイレベルからローレベルに戻ると、nMOS123に入力される信号は、ハイレベルとなる。また、このとき、図9に示すように、オン信号φTR_PMOS1およびφTR_PMOS2がローレベルのままであると、pMOS121に入力される信号と、pMOS122に入力される信号は、両方ともハイレベルとなる。従って、pMOS121および122はオフのままであるが、nMOS123がオンにされ、図9に示すように、電位VSSのローレベルの転送ゲート信号TR(n)が画素部に出力される。
そして、図9に示すように、時刻t58において、行選択信号φV_LINE(n)はハイレベルからローレベルとなるが、タイミング信号φRTR、並びにオン信号φTR_PMOS1およびφTR_PMOS2がローレベルのままであると、pMOS121および122、並びにnMOS123に入力される信号は、すべてハイレベルのままである。従って、図9に示すように、電位VSSのローレベルの転送ゲート信号TR(n)が画素部に出力され続ける。
以上のように、図9では、転送ゲート信号TR(n)のレベルをローレベルからハイレベルに、ハイレベルからミドルレベルに、ミドルレベルからローレベルにそれぞれ遷移させる場合に、その遷移の途中で、転送ゲート信号TR(n)のレベルをハイインピーダンスにしている。このように、遷移の途中で3接続点がハイインピーダンスである期間が設けられることにより、遷移時に電位VDDから電位VSSに貫通電流が流れることを防止することができる。
また、図9に示すように、タイミング信号φRTRがハイレベルである間に、オン信号φTR_PMOS1とオン信号φTR_PMOS2の両方がローレベルである期間が、3接続点をハイインピーダンスにする期間となる。従って、オン信号φTR_PMOS1とφTR_PMOS2のレベルの切換えタイミングやパルス期間を変更することにより、任意のタイミングで、任意の長さの3接続点をハイインピーダンスにする期間を設けることができる。
例えば、ハイインピーダンス期間Hi-Z(1)のみ、Hi-Z(2)のみ、Hi-Z(3)のみ、Hi-Z(1)とHi-Z(2)のみ、Hi-Z(1)とHi-Z(3)のみ、またはHi-Z(2)とHi-Z(3)のみを、設けることができる。また、制御部103は、貫通電流を防止することよりも、ハイインピーダンス期間を削減して時間の短縮を優先したい場合、全くハイインピーダンス期間を設けないようにすることもできる。
なお、上述した画素駆動回路50と画素駆動回路100では、図1のAND回路22とOR回路23が設けられなかったが、図1の画素駆動回路10と同様に、AND回路22とOR回路23が設けられるようにしてもよい。この場合の画素駆動回路について以下に説明する。
図10は、本発明を適用したCMOSイメージセンサの画素駆動回路の第3の実施の形態の構成例を示している。
なお、図10では、説明の便宜上、n行目の画素を駆動する部分についてのみ図示して説明する。また、図10では、簡単のため、AND回路、OR回路、およびNOT回路を用いて説明するが、実回路上では、NAND回路、NOR回路、およびNOT回路を用いて実現することが可能である。これらのことは、後述する図15においても同様である。
図10の画素駆動回路150は、アドレスデコーダ11、ドライバ部13、タイミング調整部151、および制御部152により構成され、転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)を生成して出力する。なお、図10において、図1や図3と同一のものには、同一の符号を付してあり、説明は繰り返しになるので適宜省略する。
タイミング調整部151は、転送ゲート信号TR(n)の生成のタイミングを調整する論理ゲートであるAND回路21、AND回路22、OR回路23、NOT回路24、OR回路61、およびNOT回路66、リセット信号RST(n)の生成のタイミングを調整する論理ゲートであるAND回路25、NOT回路26、OR回路62、およびNOT回路65、並びに、セレクト信号SEL(n)の生成のタイミングを調整する論理ゲートであるAND回路27、NOT回路28、OR回路63、およびNOT回路64により構成される。
即ち、タイミング調整部151では、ドライバ部13の前段に、OR回路61乃至63およびNOT回路64乃至66が配置されている。そして、タイミング調整部151では、ドライバ部13のpMOS31(33,35)とnMOS32(34,36)に同一の信号を入力するのではなく、nMOS32(34,36)に入力する信号を用いた論理和の結果得られる信号を、pMOS31(33,35)に入力する。
具体的には、タイミング調整部151のNOT回路24から出力される信号は、ドライバ部13のnMOS32に入力されるとともに、OR回路61に入力される。また、制御部152から出力される、pMOS31のオンのタイミングを制御するためのオン信号φTR_PMOSは、NOT回路66に入力され、NOT回路66は、そのオン信号φTR_PMOSの否定を求め、その結果得られる信号をOR回路61に入力する。
OR回路61は、NOT回路24から出力される信号と、NOT回路66から出力される信号の論理和を求め、その結果得られる信号をpMOS31に入力する。即ち、OR回路61は、NOT回路66から出力される信号を用いて、NOT回路24から出力される、nMOS32に入力される信号とは別に、pMOS31に入力される信号を生成する。これにより、タイミング調整部151は、pMOS31とnMOS32を個別に制御することができる。
また、タイミング調整部151のNOT回路26から出力される信号は、ドライバ部13のnMOS34に入力されるとともに、OR回路62に入力される。また、制御部152から出力される、pMOS33のオンのタイミングを制御するためのオン信号φRST_PMOSは、NOT回路65に入力され、NOT回路65は、そのオン信号φRST_PMOSの否定を求め、その結果得られる信号をOR回路62に入力する。
OR回路62は、NOT回路26から出力される信号と、NOT回路65から出力される信号の論理和を求め、その結果得られる信号をpMOS33に入力する。その結果、タイミング調整部151は、pMOS33とnMOS34を個別に制御することができる。
さらに、タイミング調整部151のNOT回路28から出力される信号は、ドライバ部13のnMOS36に入力されるとともに、OR回路63に入力される。また、制御部152から出力される、pMOS35をオンさせるためのオン信号φSEL_PMOSは、NOT回路64に入力され、NOT回路64は、そのオン信号φSEL_PMOSの否定を求め、その結果得られる信号をOR回路63に入力する。
OR回路63は、NOT回路28から出力される信号と、NOT回路64から出力される信号の論理和を求め、その結果得られる信号をpMOS35に入力する。その結果、タイミング調整部151は、pMOS35とnMOS36を個別に制御することができる。
制御部152は、所定のタイミングで、ハイレベルまたはローレベルのタイミング信号φSEL,φRST,φSTR、およびφRTR、並びに、オン信号φTR_PMOS,φRST_PMOS、およびφSEL_PMOSを生成し、タイミング調整部151に供給する。
次に、図11を参照して、図10の画素駆動回路150における、転送ゲート信号TR(n)の出力に関わる信号のタイミングの例について説明する。
図11に示すように、時刻t11において、行選択信号φV_LINE(n)がローレベルからハイレベルになり、その後、時刻t12において、タイミング信号φSTRもしくはφRTRがローレベルからハイレベルになると、AND回路21および22、OR回路23、並びにNOT回路24により生成され、nMOS32に入力される信号は、ローレベルとなる。また、このとき、図11に示すように、オン信号φTR_PMOSがローレベルであると、AND回路21および22、OR回路23、NOT回路24、OR回路61、並びにNOT回路66により生成され、pMOS31に入力される信号は、ハイレベルとなる。従って、pMOS31とnMOS32の両方がオフになり、図11に示すように、転送ゲート接続点がハイインピーダンス(Hi-Z)となる。
次に、図11に示すように、時刻t13においてオン信号φTR_PMOSがローレベルからハイレベルになると、nMOS32に入力される信号は、ローレベルのままであるが、pMOS31に入力される信号は、ローレベルとなる。従って、nMOS32はオフのままであるが、pMOS31はオンになり、図11に示すように、電位VDDのハイレベルの転送ゲート信号TR(n)が画素部に出力される。
以上のように、時刻t12においてタイミング信号φSTRもしくはφRTRがハイレベルになるとき、nMOS32はオフとなり、電位VSSのローレベルの転送ゲート信号TR(n)の出力は終了するが、オン信号φTR_PMOSがハイレベルになる時刻t13までは、pMOS31がオンにならないため、転送ゲート接続点はハイインピーダンスとなる。
そして、図11に示すように、時刻t14においてオン信号φTR_PMOSがハイレベルからローレベルになると、nMOS32に入力される信号は、ローレベルのままであるが、pMOS31に入力される信号は、ハイレベルに戻る。従って、nMOS32はオフのままであるが、pMOS31がオフに戻り、図11に示すように、転送ゲート接続点は再度ハイインピーダンスとなる。
次に、図11に示すように、時刻t15においてタイミング信号φSTRもしくはφRTRがローレベルとなると、nMOS32に入力される信号は、ハイレベルとなる。また、このとき、図11に示すように、オン信号φTR_PMOSがローレベルのままであると、pMOS31に入力される信号は、ハイレベルとなる。従って、pMOS31はオフのままであるが、nMOS32はオンになり、図11に示すように、電位VSSのローレベルの転送ゲート信号TR(n)が画素部に出力される。
そして、図11に示すように、時刻t16において行選択信号φV_LINE(n)はハイレベルからローレベルとなるが、タイミング信号φSTRもしくはφRTR、並びにオン信号φTR_PMOSがローレベルのままであると、pMOS31とnMOS32に入力される信号は、ハイレベルのままである。従って、図11に示すように、電位VSSの転送ゲート信号TR(n)が画素部に出力され続ける。
以上のように、転送ゲート信号TR(n)のレベルをハイレベルからローレベル、および、ローレベルからハイレベルに遷移させる場合に、その遷移の途中で転送ゲート接続点がハイインピーダンスとなるように、制御部152が、オン信号φTR_PMOSのレベルを変化させることにより、遷移時に、pMOS31とnMOS32の両方が瞬間的にオンとなり、電位VDDから電位VSSに貫通電流が流れることを防止することができる。
その結果、ローレベルの電源の揺れが防止される。また、特に、画素駆動回路150が設けられたチップの内部に搭載したチャージポンプで発生する負電位をローレベルの電位VSSとしている場合、チャージポンプへの負荷がなくなる。従って、画素部における画質の劣化を防止することができる。
また、制御部152は、タイミング信号φSTRまたはφRTR、もしくは、オン信号φTR_PMOSのレベルの切換えのタイミングやパルス長を変更することにより、転送ゲート信号TR(n)の電位が電位VDDである期間、転送ゲート信号TR(n)の電位が電位VSSである期間、および転送ゲート接続点がハイインピーダンスである期間(以下、ハイインピーダンス期間という)の開始のタイミングと期間(長さ)を変更することができる。タイミング信号φSTRまたはφRTR、もしくは、オン信号φTR_PMOSのレベルの切換えのタイミングやパルス長の変更は、例えば、制御部152に設けられたレジスタ(図示せず)を用いて任意に行うことができる。
例えば、制御部152は、図12に示すように、転送ゲート信号TR(n)のレベルをローレベルからハイレベルに遷移する場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにして貫通電流が流れることを抑制したり、図13に示すように、転送ゲート信号TR(n)のレベルをハイレベルからローレベルに遷移させる場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにして貫通電流が流れることを抑制することもできる。
図12に示すように、転送ゲート信号TR(n)のレベルをローレベルからハイレベルに遷移する場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにするとき、制御部152は、時刻t15より前の時刻t14ではなく、時刻t15より後の時刻t21において、オン信号φTR_PMOSをハイレベルからローレベルにする。これにより、nMOS32がオンになると同時に、pMOS31がオフになるので、転送ゲート信号TR(n)のレベルがハイレベルからローレベルに遷移する場合には、転送ゲート接続点は、ハイインピーダンスにならない。
また、図13に示すように、転送ゲート信号TR(n)のレベルをハイレベルからローレベルに遷移する場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにするとき、制御部152は、時刻t12より後の時刻t13ではなく、時刻t12より前の時刻t31において、オン信号φTR_PMOSをローレベルからハイレベルにする。これにより、nMOS32がオフになると同時に、pMOS31がオンになるので、転送ゲート信号TR(n)のレベルがローレベルからハイレベルに遷移する場合には、転送ゲート接続点は、ハイインピーダンスにならない。
さらに、制御部152は、貫通電流を防止することよりも、ハイインピーダンス期間を削減して時間(クロック期間)の短縮を優先したい場合、図14に示すように、転送ゲート信号TR(n)のレベルをハイレベルからローレベルに遷移させる場合にも、ローレベルからハイレベルに遷移させる場合にも、遷移の途中で、転送ゲート接続点を、ハイインピーダンスにさせないこともできる。
この場合、図14に示すように、制御部152は、時刻t12より前の時刻t31において、オン信号φTR_PMOSをローレベルからハイレベルにし、時刻t15より後の時刻t21において、オン信号φTR_PMOSをハイレベルからローレベルにする。即ち、制御部152は、オン信号φTR_PMOSのパルスの長さを、タイミング信号φSTRもしくはφRTRのパルスの長さ以上にする。
また、タイミング信号φSTRもしくはφRTRのレベルがハイレベルである間、制御部152は、オン信号φTR_PMOSのレベルを変更することにより、pMOS31をオンまたはオフにし、ハイインピーダンス期間を設けるようにしたり、設けないようにしたりすることができる。従って、例えば、タイミング信号φSTRもしくはφRTRのレベルがハイレベルである間に複数回ハイインピーダンス期間を設けるようにしたり、ハイインピーダンス期間を全く設けないようにしたりすることもできる。
なお、上述した説明では、転送ゲート信号TR(n)について説明したが、リセット信号RST(n)やセレクト信号SEL(n)についても同様に、制御部152が、オン信号φRST_PMOSやφSEL_PMOSのレベルを変化させることにより、リセット信号RST(n)やセレクト信号SEL(n)のレベルの遷移の途中で、リセット接続点やセレクト接続点をハイインピーダンスにし、電位VDDから電位VSSに貫通電流が流れることを防止することができる。
図15は、本発明を適用したCMOSイメージセンサの画素駆動回路の第4の実施の形態の構成例を示している。
図15の画素駆動回路200は、アドレスデコーダ11、タイミング調整部201、ドライバ部102、および制御部202により構成され、ハイレベルとローレベルの転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)だけでなく、ミドルレベルの転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)も生成して出力する。
なお、図15では、説明の便宜上、転送ゲート信号TR(n)を生成する部分についてのみ図示して説明するが、リセット信号RST(n)とセレクト信号SEL(n)も、転送ゲート信号TR(n)と同様に生成され、出力される。また、図15において、図1や図8と同一のものには、同一の符号を付してあり、説明は繰り返しになるので省略する。
タイミング調整部201では、転送ゲート信号TR(n)の生成のタイミングを調整するために、ドライバ部102の前段に、2個のOR回路111および112、並びに、2個のNOT回路113および114が配置される。そして、タイミング調整部201は、ドライバ部102の、転送ゲート信号TR(n)を生成するための2個のpMOS121および122、並びに1個のnMOS123に、個別に信号を入力する。
具体的には、タイミング調整部201のNOT回路24から出力される信号は、ドライバ部102のnMOS123に入力されるとともに、OR回路111および112に入力される。また、制御部202から出力される、pMOS121のオンのタイミングを制御するためのオン信号φTR_PMOS1は、NOT回路113に入力され、NOT回路113は、そのオン信号φTR_PMOS1の否定を求め、その結果得られる信号をOR回路111に入力する。OR回路111は、NOT回路24から出力される信号と、NOT回路113から出力される信号の論理和を求め、その結果得られる信号をpMOS121に入力する。
さらに、制御部202から出力される、pMOS122のオンのタイミングを制御するためのオン信号φTR_PMOS2は、NOT回路114に入力され、NOT回路114は、そのオン信号φTR_PMOS2の否定を求め、その結果得られる信号をOR回路112に入力する。OR回路112は、NOT回路24から出力される信号と、NOT回路114から出力される信号の論理和を求め、その結果得られる信号をpMOS122に入力する。
以上のように、OR回路111は、NOT回路113から出力される信号を用いて、NOT回路24から出力される、nMOS123に入力される信号とは別に、pMOS121に入力される信号を生成し、OR回路112は、NOT回路114から出力される信号を用いて、nMOS123に入力される信号とは別に、pMOS122に入力される信号を生成する。これにより、タイミング調整部201は、pMOS121および122、並びにnMOS123を個別に制御することができる。
ドライバ部102は、タイミング調整部201から供給される信号に応じて、転送ゲート信号TR(n)等を生成する。具体的には、ドライバ部102では、pMOS121とpMOS122が並列に接続され、それらとnMOS123が直列に接続される。そして、pMOS121のソースにハイレベルの電位として電位VDD1が接続され、pMOS122のソースにミドルレベルの電位として電位VDD2が接続され、nMOS123のソースにローレベルの電位として電位VSSが接続されている。
また、pMOS121のゲートにはタイミング調整部201のOR回路111から供給される信号が、pMOS122のゲートにはOR回路112から供給される信号が、nMOS123のゲートには、NOT回路24から供給される信号が、それぞれ入力される。
pMOS121、pMOS122、およびnMOS123は、それぞれのゲートに供給される信号のレベルに応じて、オンまたはオフにされ、その結果、pMOS121、pMOS122、およびnMOS123のドレインどうしが接続された点(以下、3接続点という)の電位は、電位VDD1、電位VDD2、または電位VSSとなる。そして、この電位の信号が、転送ゲート信号TR(n)として、画素部のn行目の画素の転送ゲートに印加される。以上のようにして、ドライバ部102では、タイミング調整部201から供給される信号に応じて、転送ゲート信号TR(n)が生成され、出力される。
制御部202は、所定のタイミングで、ハイレベルまたはローレベルのタイミング信号φSTR、タイミング信号φRTR、オン信号φTR_PMOS1、オン信号φTR_PMOS2等を生成し、タイミング調整部201に供給する。
なお、図15では、電位VDD2がpMOS122に接続されたが、nMOSに接続されるようにしてもよい。この場合、電位VDD2が接続されたnMOSは、nMOS123と並列に接続され、そのnMOSのゲートには、OR回路112から出力された信号を反転した信号が入力される。
次に、図16を参照して、図15の画素駆動回路200における、転送ゲート信号TR(n)の出力に関わる信号のタイミングの例について説明する。
図16に示すように、時刻t51において、行選択信号φV_LINE(n)がローレベルからハイレベルになり、その後、時刻t52において、タイミング信号φSTRもしくはφRTRがローレベルからハイレベルとなると、nMOS123に入力される信号は、ローレベルとなる。また、このとき、図16に示すように、オン信号φTR_PMOS1およびφTR_PMOS2がローレベルであると、pMOS121に入力される信号と、pMOS122に入力される信号は、両方ともハイレベルとなる。従って、pMOS121および122、並びにnMOS123のすべてがオフになり、図16に示すように、3接続点はハイインピーダンス(Hi-Z(1))となる。
次に、図16に示すように、時刻t53においてオン信号φTR_PMOS1がローレベルからハイレベルになると、pMOS122に入力される信号はハイレベルのままであり、nMOS123に入力される信号は、ローレベルのままであるが、pMOS121に入力される信号は、ローレベルとなる。従って、pMOS122とnMOS123はオフのままであるが、pMOS121はオンになり、図16に示すように、電位VDD1のハイレベルの転送ゲート信号TR(n)が画素部に出力される。
以上のように、時刻t52においてタイミング信号φSTRもしくはφRTRがハイレベルとなるとき、nMOS123はオフとなり、電位VSSのローレベルの転送ゲート信号TR(n)の出力は終了するが、オン信号φTR_PMOS1またはφTR_PMOS2がハイレベルになる時刻t53までは、pMOS121または122がオンにならないため、3接続点はハイインピーダンスとなる。
そして、図16に示すように、時刻t54においてオン信号φTR_PMOS1がハイレベルからローレベルに戻ると、pMOS122およびnMOS123に入力される信号はそのままであるが、pMOS121に入力される信号は、ハイレベルに戻る。従って、pMOS122およびnMOS123はオフのままであるが、pMOS121はオフに戻り、図16に示すように、3接続点はハイインピーダンス(Hi-Z(2))となる。
以上のように、制御部202は、タイミング信号φSTRもしくはφRTRがハイレベルである間に、オン信号φTR_PMOS1をハイレベルにすることにより、pMOS121をオンにし、転送ゲート信号TR(n)のレベルをハイレベルにすることができる。従って、制御部202は、タイミング信号φSTRもしくはφRTRがハイレベルである間に、オン信号φTR_PMOS1をハイレベルにする期間を制御することにより、pMOS121のオン期間を制御し、転送ゲート信号TR(n)のレベルがハイレベルであるハイレベル期間の有無、長さ、開始のタイミングなどを制御することができる。
次に、図16に示すように、時刻t55においてオン信号φTR_PMOS2がローレベルからハイレベルになると、pMOS121に入力される信号とnMOS123に入力される信号は、そのままであるが、pMOS122に入力される信号は、ローレベルとなる。従って、pMOS121とnMOS123はオフのままであるが、pMOS122がオンになり、図16に示すように、電位VDD2のミドルレベルの転送ゲート信号TR(n)が画素部に出力される。
そして、図16に示すように、時刻t56においてオン信号φTR_PMOS2がハイレベルからローレベルに戻ると、pMOS121およびnMOS123に入力される信号はそのままであるが、pMOS122に入力される信号は、ハイレベルに戻る。従って、pMOS121およびnMOS123はオフのままであるが、pMOS122はオフに戻り、図16に示すように、3接続点はハイインピーダンス(Hi-Z(3))になる。
以上のように、制御部202は、タイミング信号φSTRもしくはφRTRがハイレベルである間に、オン信号φTR_PMOS2をハイレベルにすることにより、pMOS122をオンにし、転送ゲート信号TR(n)のレベルをミドルレベルにすることができる。従って、制御部202は、タイミング信号φSTRもしくはφRTRがハイレベルである間に、オン信号φTR_PMOS2をハイレベルにする期間を制御することにより、pMOS122のオン期間を制御し、転送ゲート信号TR(n)のレベルがミドルレベルであるミドルレベル期間の有無、長さ、開始のタイミングなどを制御することができる。
次に、図16に示すように、時刻t57においてタイミング信号φSTRもしくはφRTRがハイレベルからローレベルに戻ると、nMOS123に入力される信号は、ハイレベルとなる。また、このとき、図16に示すように、オン信号φTR_PMOS1およびφTR_PMOS2がローレベルのままであると、pMOS121に入力される信号と、pMOS122に入力される信号は、両方ともハイレベルとなる。従って、pMOS121および122はオフのままであるが、nMOS123がオンにされ、図16に示すように、電位VSSのローレベルの転送ゲート信号TR(n)が画素部に出力される。
そして、図16に示すように、時刻t58において、行選択信号φV_LINE(n)はハイレベルからローレベルとなるが、タイミング信号φSTRもしくはφRTR、並びにオン信号φTR_PMOS1およびφTR_PMOS2がローレベルのままであると、pMOS121および122、並びにnMOS123に入力される信号は、すべてハイレベルのままである。従って、図16に示すように、電位VSSのローレベルの転送ゲート信号TR(n)が画素部に出力され続ける。
以上のように、図16では、転送ゲート信号TR(n)のレベルをローレベルからハイレベルに、ハイレベルからミドルレベルに、ミドルレベルからローレベルにそれぞれ遷移させる場合に、その遷移の途中で、転送ゲート信号TR(n)のレベルをハイインピーダンスにしている。このように、遷移の途中で3接続点がハイインピーダンスである期間が設けられることにより、遷移時に電位VDDから電位VSSに貫通電流が流れることを防止することができる。
また、図16に示すように、タイミング信号φSTRもしくはφRTRがハイレベルである間に、オン信号φTR_PMOS1とオン信号φTR_PMOS2の両方がローレベルである期間が、3接続点をハイインピーダンスにする期間となる。従って、オン信号φTR_PMOS1とφTR_PMOS2のレベルの切換えタイミングやパルス期間を変更することにより、任意のタイミングで、任意の長さの3接続点をハイインピーダンスにする期間を設けることができる。
例えば、ハイインピーダンス期間Hi-Z(1)のみ、Hi-Z(2)のみ、Hi-Z(3)のみ、Hi-Z(1)とHi-Z(2)のみ、Hi-Z(1)とHi-Z(3)のみ、またはHi-Z(2)とHi-Z(3)のみを、設けることができる。また、制御部202は、貫通電流を防止することよりも、ハイインピーダンス期間を削減して時間の短縮を優先したい場合、全くハイインピーダンス期間を設けないようにすることもできる。
なお、各信号のレベルとしては、制御部52(103,152,202)に設けられたレジスタ(図示せず)を用いて、画素駆動回路50(100,150,200)に適した任意の値を設定することができる。
なお、上述した図11乃至図14および図16の説明では、タイミング信号φSTRもしくはφRTRがハイレベル(またはローレベル)であると記述したが、この記述は、タイミング信号φSTRとφRTRの両方がハイレベル(またはローレベル)である場合と、タイミング信号φSTRもしくはφRTRのいずれか一方がハイレベル(またはローレベル)であり、他方が常にローレベルである場合を意味する。このとき、ハイレベルになるタイミング信号がφSTRとφRTRのどちらであっても、オン信号を用いてハイインピーダンス制御することができる。
また、本明細書において、プログラム記録媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
さらに、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
31 pMOS, 32 nMOS, 50 画素駆動回路, 51 タイミング調整部, 100 画素駆動回路, 121 pMOS, 150 画素駆動回路, 151 タイミング調整部, 200 画素駆動回路