JP2008312182A - 駆動装置 - Google Patents

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Abstract

【課題】画素を駆動する場合において、ローレベルの電源の揺れを防止し、これにより、画質の劣化を防止する。
【解決手段】pMOS３１は、電位VDDと接続する。pMOS３１と直列に接続されたnMOS３２は、電位VSSと接続される。タイミング調整部５１は、pMOS３１とnMOS３２のうちのいずれか１つのオンのタイミングを制御するオン信号φTR_PMOSを用いて、pMOS３１とnMOS３２を個別に制御する。pMOS３１とnMOS３２の接続点の電位の信号は、画素を駆動する駆動信号として画素部に入力される。本発明は、例えば、CMOSイメージセンサの画素駆動回路に適用することができる。
【選択図】図３

Description

本発明は、駆動装置に関し、特に、画素を駆動する場合において、ローレベルの電源の揺れを防止し、これにより、画質の劣化を防止することができるようにした駆動装置に関する。
図１は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサの画素駆動回路（V駆動回路）の構成の一例を示している。なお、図１では、説明の便宜上、ｎ行目の画素を駆動する部分についてのみ図示して説明する。また、図１では、簡単のため、AND回路、OR回路、およびNOT回路を用いて説明するが、実回路上では、これをNAND回路、NOR回路、およびNOT回路を用いて実現する。
図１の画素駆動回路１０は、アドレスデコーダ１１、タイミング調整部１２、ドライバ部１３、および制御部１４により構成され、ｎ行目の画素を駆動するための転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)を生成して出力する。
アドレスデコーダ１１は、所定のタイミングで、駆動対象としてｎ行目の画素を選択するための行選択信号φV_LINE（n）をタイミング調整部１２に供給する。
タイミング調整部１２は、転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)の生成のタイミングを調整する。具体的には、タイミング調整部１２は、転送ゲート信号TR(n)の生成のタイミングを調整する論理ゲートであるAND回路２１、AND回路２２、OR回路２３、およびNOT回路２４、リセット信号RST(n)の生成のタイミングを調整する論理ゲートであるAND回路２５およびNOT回路２６、並びに、セレクト信号SEL(n)の生成のタイミングを調整する論理ゲートであるAND回路２７およびNOT回路２８により構成される。
AND回路２１は、アドレスデコーダ１１から入力される行選択信号φV_LINE（n）と、制御部１４から入力されるタイミング信号φRTRの論理積を求め、その結果得られる信号をOR回路２３に供給する。AND回路２２は、アドレスデコーダ１１から入力される行選択信号φV_LINE（n）と、制御部１４から入力されるタイミング信号φSTRの論理積を求め、その結果得られる信号をOR回路２３に供給する。
OR回路２３は、AND回路２１から供給される信号と、AND回路２２から供給される信号の論理和を求め、その結果得られる信号をNOT回路２４に供給する。NOT回路２４は、OR回路２３から供給される信号の否定を求め、その結果得られる信号をドライバ部１３に供給する。これにより、後述するドライバ部１３で生成される転送ゲート信号TR(n)の生成のタイミングが制御される。
また、AND回路２５には、アドレスデコーダ１１から入力される行選択信号φV_LINE（n）と、制御部１４から入力されるタイミング信号φRSTの論理積を求め、その結果得られる信号をNOT回路２６に供給する。NOT回路２６は、AND回路２５から供給される信号の否定を求め、その結果得られる信号をドライバ部１３に供給する。その結果、ドライバ部１３で生成されるリセット信号RST(n)の生成のタイミングが制御される。
さらに、AND回路２７には、アドレスデコーダ１１から入力される行選択信号φV_LINE（n）と、制御部１４から入力されるタイミング信号φSELの論理積を求め、その結果得られる信号をNOT回路２８に供給する。NOT回路２８は、AND回路２７から供給される信号の否定を求め、その結果得られる信号をドライバ部１３に供給する。これにより、ドライバ部１３で生成されるセレクト信号SEL(n)の生成のタイミングが制御される。
ドライバ部１３は、タイミング調整部１２から供給される信号に応じて、転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)を生成して出力する。
具体的には、ドライバ部１３では、pMOS型トランジスタ（以下、pMOSという）３１とnMOS型トランジスタ（以下、nMOSという）３２が直列に接続され、pMOS３１のソースにハイ（High）レベルの電位として電位VDDが接続され、nMOS３２のソースにロー（Low）レベルの電位として電位VSSが接続されている。また、pMOS３１とnMOS３２のゲートには、タイミング調整部１２のNOT回路２４から供給される信号が供給され、その信号がローレベルである場合pMOS３１がオンになり、ハイレベルである場合nMOS３２がオンになる。
その結果、pMOS３１とnMOS３２のドレインどうしが接続された点（以下、転送ゲート接続点という）の電位は、ゲートに入力される信号がローレベルである場合、電位VDDになり、ハイレベルである場合、電位VSSとなる。そして、この電位の信号が、転送ゲート信号TR(n)として、複数の画素から構成される画素部のn行目の画素の転送ゲートに印加される。以上のようにして、ドライバ部１３では、タイミング調整部１２から供給される信号に応じて、転送ゲート信号TR(n)が生成され、出力される。
また、ドライバ部１３では、pMOS３１およびnMOS３２と同様に、pMOS３３とnMOS３４が直列に接続され、pMOS３３のソースに電位VDDが接続され、nMOS３４のソースに電位VSSが接続されている。また、pMOS３３とnMOS３４のゲートには、タイミング調整部１２のNOT回路２６から供給される信号が供給される。そして、pMOS３３とnMOS３４のドレインどうしが接続された点(以下、リセット接続点という)の電位の信号が、リセット信号RST(n)として、画素部のn行目の画素に入力される。その結果、タイミング調整部１２から供給される信号に応じて、電位VDDまたは電位VSSのリセット信号RST(n)が、画素部のn行目の画素に入力される。
さらに、ドライバ部１３では、pMOS３１およびnMOS３２と同様に、pMOS３５とnMOS３６が直列に接続され、pMOS３５のソースに電位VDDが接続され、nMOS３６のソースに電位VSSが接続されている。また、pMOS３５とnMOS３６のゲートには、タイミング調整部１２のNOT回路２８から供給される信号が供給される。そして、pMOS３５とnMOS３６のドレインどうしが接続された点(以下、セレクト接続点という)の電位の信号が、セレクト信号SEL(n)として、画素部のn行目の画素に入力される。その結果、タイミング調整部１２から供給される信号に応じて、電位VDDまたは電位VSSのセレクト信号SEL(n)が、画素部のn行目の画素に入力される。
制御部１４は、所定のタイミングで、ハイレベルまたはローレベルのタイミング信号φSEL，φRST，φSTR、およびφRTRを生成し、タイミング調整部１２に供給する。
次に、図２を参照して、図１の画素駆動回路１０における、転送ゲート信号TR(n)の出力に関わる信号のタイミングについて説明する。
図２に示すように、時刻ｔ1において、行選択信号φV_LINE(n)がローレベルからハイレベルになり、その後、時刻ｔ2においてタイミング信号φSTRもしくはφRTRがローレベルからハイレベルになると、AND回路２１および２２、OR回路２３、並びにNOT回路２４により生成される信号は、ローレベルとなる。従って、pMOS３１がオンにされるとともに、nMOS３２がオフにされ、図２に示すように、電位VDDの転送ゲート信号TR(n)が画素部に出力される。
次に、図２に示すように、時刻ｔ3において、タイミング信号φSTRもしくはφRTRがハイレベルからローレベルになると、AND回路２１および２２、OR回路２３、並びにNOT回路２４により生成される信号は、ハイレベルとなる。従って、pMOS３１がオフにされるとともに、nMOS３２がオンにされ、図２に示すように、電位VSSの転送ゲート信号TR(n)が画素部に出力される。
その後、図２に示すように、時刻ｔ4において行選択信号φV_LINE(n)はハイレベルからローレベルになるが、AND回路２１および２２、OR回路２３、並びにNOT回路２４により生成される信号は、ハイレベルのままである。従って、図２に示すように、電位VSSの転送ゲート信号TR(n)が画素部に出力され続ける。
なお、上述した説明では、タイミング信号φSTRもしくはφRTRがハイレベル（またはローレベル）であると記述したが、この記述は、タイミング信号φSTRとφRTRの両方がハイレベル（またはローレベル）である場合と、タイミング信号φSTRもしくはφRTRのいずれか一方がハイレベル（またはローレベル）であり、他方が常にローレベルである場合を意味する。
また、図示は省略するが、図１の画素駆動回路１０では、リセット信号RST(n)やセレクト信号SEL(n)についても同様に、行選択信号φV_LINE(n)とタイミング信号φSELまたはφRSTのレベルに応じて、リセット信号RST(n)やセレクト信号SEL(n)の電位が電位VDDになったり、電位VSSになったりする。
ところで、図１の画素駆動回路１０では、直列に接続されるpMOS３１（３３，３５）とnMOS３２（３４，３６）のゲートに入力される同一の信号は理想的には完全に同時のタイミングで伝播することが望ましいが、pMOS３１（３３，３５）とnMOS３２（３４，３６）のオンオフの切換え時に、動作タイミングがずれて、pMOS３１（３３，３５）とnMOS３２（３４，３６）の両方がオンになってしまう瞬間が発生することがある。
特に、画素の特性により、転送ゲート信号TR(n)として、ハイレベルハイレベル、ミドルレベル、ローレベルといったように3値を出力する駆動回路（例えば、特許文献１）では、ドライバ部のpMOSの前段の論理ゲート数とnMOSの前段の論理ゲート数が異なっている場合が多く、スキューずれが起こる可能性が高くなる。
また、画素駆動回路１０のドライバ部１３のpMOS３１（３３，３５）とnMOS３２（３４，３６）は、1行分の画素のゲートを同時に開け閉めするために、通常、能力の大きなトランジスタを用いて設計される。このため、ドライバ部１３のpMOS３１（３３，３５）とnMOS３２（３４，３６）の動作タイミングがずれて、pMOS３１（３３，３５）とnMOS３２（３４，３６）の両方がオンになる瞬間が発生した場合、電位VDDから電位VSSに流れる貫通電流が大きなものになるという懸念があった。
そして、大きな貫通電流が電位VSSのローレベルの電源に流れてローレベルが揺れた場合、例えば、他の蓄積期間中の行の画素のゲートを押さえるローレベルも揺れてしまう。特に、画素駆動回路１０が設けられたチップの内部に搭載したチャージポンプで発生する負電位をローレベルの電位VSSとしている場合、チャージポンプの能力によっては、貫通電流による負電位の揺れが収まるまで時間がかかってしまうことがある。その結果、画質に悪影響が生じ、画質が劣化する。
特開２００２−７７７３０号公報
以上のように、上述した画素駆動回路１０では、電位VDDから電位VSSに貫通電流が流れることにより、電位VSSのローレベルの電源が揺れ、画質に悪影響を及ぼす場合があった。
本発明は、このような状況に鑑みてなされたものであり、画素を駆動する場合において、ローレベルの電源の揺れを防止し、これにより、画質の劣化を防止することができるようにするものである。
本発明の一側面の駆動装置は、画素を駆動する駆動装置において、第１の電位と接続する第１のpMOS型トランジスタと、前記第１のpMOS型トランジスタと直列に接続された、第２の電位と接続する第１のnMOS型トランジスタと、前記第１のpMOS型トランジスタと前記第１のnMOS型トランジスタのうちのいずれか１つのオンのタイミングを制御する第１のオン信号を用いて、前記第１のpMOS型トランジスタと前記第１のnMOS型トランジスタを個別に制御する制御手段とを備え、前記第１のpMOS型トランジスタと前記第１のnMOS型トランジスタの接続点の電位の信号は、前記画素を駆動する駆動信号として前記画素に入力される。
本発明の一側面の駆動装置においては、前記制御手段は、前記第１のpMOS型トランジスタと前記第１のnMOS型トランジスタを個別に制御することにより、前記接続点の電位が前記第１の電位である第１の電位期間、前記接続点の電位が前記第２の電位である第２の電位期間、および前記接続点がハイインピーダンスであるハイインピーダンス期間の長さと開始のタイミングを制御することができる。
本発明の一側面の駆動装置においては、前記制御手段は、前記第１の電位期間と前記第２の電位期間の一方から他方への遷移時に前記ハイインピーダンス期間が設けられるように、前記第１の電位期間、前記第２の電位期間、前記ハイインピーダンス期間の長さと開始のタイミングを制御することができる。
本発明の一側面の駆動装置は、前記第１のpMOS型トランジスタに並列に接続された、第３の電位と接続する第２のpMOS型トランジスタ、または、前記第１のnMOS型トランジスタに並列に接続された、前記第３の電位と接続する第２のnMOS型トランジスタのいずれか１つである第２のトランジスタをさらに設け、前記制御手段は、前記第第１のオン信号と、前記第２のトランジスタのオンのタイミングを制御する第２のオン信号を用いて、前記第１のpMOS型トランジスタ、前記第１のnMOS型トランジスタ、および、前記第２のトランジスタを個別に制御し、前記第１のpMOS型トランジスタ、前記第１のnMOS型トランジスタ、および、前記第２のトランジスタの接続点の電位の信号は、前記駆動信号として前記画素に入力されることができる。
本発明の一側面の駆動装置においては、前記制御手段は、前記第１のpMOS型トランジスタ、前記第１のnMOS型トランジスタ、および前記第２のトランジスタを個別に制御することにより、前記接続点の電位が前記第１の電位である第１の電位期間、前記接続点の電位が前記第２の電位である第２の電位期間、前記接続点の電位が前記第３の電位である第３の電位期間、および前記接続点がハイインピーダンスであるハイインピーダンス期間の長さと開始のタイミングを制御することができる。
本発明の一側面の駆動装置においては、前記制御手段は、前記第１の電位期間、前記第２の電位期間、および前記第３の電位期間のうちのいずれか１つから他の１つへの遷移時に、前記ハイインピーダンス期間が設けられるように、前記第１の電位期間、前記第２の電位期間、前記第３の電位期間、および前記ハイインピーダンス期間の長さと開始のタイミングを制御することができる。
本発明の一側面においては、第１の電位と接続する第１のpMOS型トランジスタと、第１のpMOS型トランジスタと直列に接続された、第２の電位と接続する第１のnMOS型トランジスタのうちのいずれか１つのオンのタイミングを制御する第１のオン信号を用いて、第１のpMOS型トランジスタと第１のnMOS型トランジスタが個別に制御される。また、第１のpMOS型トランジスタと第１のnMOS型トランジスタの接続点の電位の信号は、画素を駆動する駆動信号として画素に入力される。
以上のように、本発明の一側面によれば、画素を駆動する場合において、ローレベルの電源の揺れを防止し、これにより、画質の劣化を防止することができる。
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
本発明の一側面の駆動装置は、
画素を駆動する駆動装置（例えば、図３の画素駆動回路５０）において、
第１の電位（例えば、電位VDD）と接続する第１のpMOS型トランジスタ（例えば、図３のpMOS３１）と、
前記第１のpMOS型トランジスタと直列に接続された、第２の電位（例えば、電位VSS）と接続する第１のnMOS型トランジスタ（例えば、図３のnMOS３２）と、
前記第１のpMOS型トランジスタと前記第１のnMOS型トランジスタのうちのいずれか１つのオンのタイミングを制御する第１のオン信号（例えば、オン信号φTR＿PMOS）を用いて、前記第１のpMOS型トランジスタと前記第１のnMOS型トランジスタを個別に制御する制御手段(例えば、図３のタイミング調整部５１)と
を備え、
前記第１のpMOS型トランジスタと前記第１のnMOS型トランジスタの接続点の電位の信号は、前記画素を駆動する駆動信号（例えば、転送ゲート信号TR(n)）として前記画素に入力される。
本発明の一側面の駆動装置は、
前記第１のpMOS型トランジスタに並列に接続された、第３の電位と接続する第２のpMOS型トランジスタ、または、前記第１のnMOS型トランジスタに並列に接続された、前記第３の電位と接続する第２のnMOS型トランジスタのいずれか１つである第２のトランジスタ（例えば、図８のpMOS１２１）
をさらに備え、
前記制御手段は、前記第第１のオン信号と、前記第２のトランジスタのオンのタイミングを制御する第２のオン信号を用いて、前記第１のpMOS型トランジスタ、前記第１のnMOS型トランジスタ、および、前記第２のトランジスタを個別に制御し、
前記第１のpMOS型トランジスタ、前記第１のnMOS型トランジスタ、および、前記第２のトランジスタの接続点の電位の信号は、前記駆動信号として前記画素に入力される。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
図３は、本発明を適用したCMOSイメージセンサの画素駆動回路の第１の実施の形態の構成例を示している。
なお、図３では、説明の便宜上、ｎ行目の画素を駆動する部分についてのみ図示して説明する。また、図３では、簡単のため、AND回路、OR回路、およびNOT回路を用いて説明するが、実回路上では、NAND回路、NOR回路、およびNOT回路を用いて実現することが可能である。これらのことは、後述する図８においても同様である。
図３の画素駆動回路５０は、アドレスデコーダ１１、ドライバ部１３、タイミング調整部５１、および制御部５２により構成され、転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)を生成して出力する。なお、図３において、図１と同一のものには、同一の符号を付してあり、説明は繰り返しになるので省略する。
タイミング調整部５１は、転送ゲート信号TR(n)の生成のタイミングを調整する論理ゲートであるAND回路２１、NOT回路６０、OR回路６１、およびNOT回路６６、リセット信号RST(n)の生成のタイミングを調整する論理ゲートであるAND回路２５、NOT回路２６、OR回路６２、およびNOT回路６５、並びに、セレクト信号SEL(n)の生成のタイミングを調整する論理ゲートであるAND回路２７、NOT回路２８、OR回路６３、およびNOT回路６４により構成される。
即ち、タイミング調整部５１では、ドライバ部１３の前段に、OR回路６１乃至６３およびNOT回路６４乃至６６が配置されている。そして、タイミング調整部５１では、ドライバ部１３のpMOS３１（３３，３５）とnMOS３２（３４，３６）に同一の信号を入力するのではなく、nMOS３２（３４，３６）に入力する信号を用いた論理和の結果得られる信号を、pMOS３１（３３，３５）に入力する。
また、タイミング調整部５１では、図１の画素駆動回路１０で設けられたAND回路２２とOR回路２３が設けられず、AND回路２１から出力される信号が直接NOT回路６０に入力される。従って、制御部５２は、タイミング信号φSTRを生成する必要がない。
具体的には、タイミング調整部５１のNOT回路６０は、AND回路２１から供給される信号の否定を求め、その結果得られる信号を出力する。NOT回路６０から出力される信号は、ドライバ部１３のnMOS３２に入力されるとともに、OR回路６１に入力される。また、制御部５２から出力される、pMOS３１のオンのタイミングを制御するためのオン信号φTR_PMOSは、NOT回路６６に入力され、NOT回路６６は、そのオン信号φTR_PMOSの否定を求め、その結果得られる信号をOR回路６１に入力する。
OR回路６１は、NOT回路６０から出力される信号と、NOT回路６６から出力される信号の論理和を求め、その結果得られる信号をpMOS３１に入力する。即ち、OR回路６１は、NOT回路６６から出力される信号を用いて、NOT回路６０から出力される、nMOS３２に入力される信号とは別に、pMOS３１に入力される信号を生成する。これにより、タイミング調整部５１は、pMOS３１とnMOS３２を個別に制御することができる。
また、タイミング調整部５１のNOT回路２６から出力される信号は、ドライバ部１３のnMOS３４に入力されるとともに、OR回路６２に入力される。また、制御部５２から出力される、pMOS３３のオンのタイミングを制御するためのオン信号φRST_PMOSは、NOT回路６５に入力され、NOT回路６５は、そのオン信号φRST_PMOSの否定を求め、その結果得られる信号をOR回路６２に入力する。
OR回路６２は、NOT回路２６から出力される信号と、NOT回路６５から出力される信号の論理和を求め、その結果得られる信号をpMOS３３に入力する。その結果、タイミング調整部５１は、pMOS３３とnMOS３４を個別に制御することができる。
さらに、タイミング調整部５１のNOT回路２８から出力される信号は、ドライバ部１３のnMOS３６に入力されるとともに、OR回路６３に入力される。また、制御部５２から出力される、pMOS３５をオンさせるためのオン信号φSEL_PMOSは、NOT回路６４に入力され、NOT回路６４は、そのオン信号φSEL_PMOSの否定を求め、その結果得られる信号をOR回路６３に入力する。
OR回路６３は、NOT回路２８から出力される信号と、NOT回路６４から出力される信号の論理和を求め、その結果得られる信号をpMOS３５に入力する。その結果、タイミング調整部５１は、pMOS３５とnMOS３６を個別に制御することができる。
制御部５２は、所定のタイミングで、ハイレベルまたはローレベルのタイミング信号φSEL，φRST、およびφRTR、並びに、オン信号φTR_PMOS，φRST_PMOS、およびφSEL_PMOSを生成し、タイミング調整部５１に供給する。
次に、図４を参照して、図３の画素駆動回路５０における、転送ゲート信号TR(n)の出力に関わる信号のタイミングの例について説明する。
図４に示すように、時刻ｔ11において、行選択信号φV_LINE(n)がローレベルからハイレベルになり、その後、時刻ｔ12において、タイミング信号φRTRがローレベルからハイレベルになると、AND回路２１およびNOT回路６０により生成され、nMOS３２に入力される信号は、ローレベルとなる。また、このとき、図４に示すように、オン信号φTR_PMOSがローレベルであると、AND回路２１NOT回路６０、OR回路６１、およびNOT回路６６により生成され、pMOS３１に入力される信号は、ハイレベルとなる。従って、pMOS３１とnMOS３２の両方がオフになり、図４に示すように、転送ゲート接続点がハイインピーダンス（Hi-Z）となる。
次に、図４に示すように、時刻ｔ13においてオン信号φTR_PMOSがローレベルからハイレベルになると、nMOS３２に入力される信号は、ローレベルのままであるが、pMOS３１に入力される信号は、ローレベルとなる。従って、nMOS３２はオフのままであるが、pMOS３１はオンになり、図４に示すように、電位VDDのハイレベルの転送ゲート信号TR(n)が画素部に出力される。
以上のように、時刻ｔ12においてタイミング信号φRTRがハイレベルになるとき、nMOS３２はオフとなり、電位VSSのローレベルの転送ゲート信号TR(n)の出力は終了するが、オン信号φTR_PMOSがハイレベルになる時刻ｔ13までは、pMOS３１がオンにならないため、転送ゲート接続点はハイインピーダンスとなる。
そして、図４に示すように、時刻ｔ14においてオン信号φTR_PMOSがハイレベルからローレベルになると、nMOS３２に入力される信号は、ローレベルのままであるが、pMOS３１に入力される信号は、ハイレベルに戻る。従って、nMOS３２はオフのままであるが、pMOS３１がオフに戻り、図４に示すように、転送ゲート接続点は再度ハイインピーダンスとなる。
次に、図４に示すように、時刻ｔ15においてタイミング信号φRTRがローレベルとなると、nMOS３２に入力される信号は、ハイレベルとなる。また、このとき、図４に示すように、オン信号φTR_PMOSがローレベルのままであると、pMOS３１に入力される信号は、ハイレベルとなる。従って、pMOS３１はオフのままであるが、nMOS３２はオンになり、図４に示すように、電位VSSのローレベルの転送ゲート信号TR(n)が画素部に出力される。
そして、図４に示すように、時刻ｔ16において行選択信号φV_LINE(n)はハイレベルからローレベルとなるが、タイミング信号φRTR、並びにオン信号φTR_PMOSがローレベルのままであると、pMOS３１とnMOS３２に入力される信号は、ハイレベルのままである。従って、図４に示すように、電位VSSの転送ゲート信号TR(n)が画素部に出力され続ける。
以上のように、転送ゲート信号TR(n)のレベルをハイレベルからローレベル、および、ローレベルからハイレベルに遷移させる場合に、その遷移の途中で転送ゲート接続点がハイインピーダンスとなるように、制御部５２が、オン信号φTR_PMOSのレベルを変化させることにより、遷移時に、pMOS３１とnMOS３２の両方が瞬間的にオンとなり、電位VDDから電位VSSに貫通電流が流れることを防止することができる。
その結果、ローレベルの電源の揺れが防止される。また、特に、画素駆動回路５０が設けられたチップの内部に搭載したチャージポンプで発生する負電位をローレベルの電位VSSとしている場合、チャージポンプへの負荷がなくなる。従って、画素部における画質の劣化を防止することができる。
また、制御部５２は、タイミング信号φRTR、もしくは、オン信号φTR_PMOSのレベルの切換えのタイミングやパルス長を変更することにより、転送ゲート信号TR(n)の電位が電位VDDである期間、転送ゲート信号TR(n)の電位が電位VSSである期間、および転送ゲート接続点がハイインピーダンスである期間（以下、ハイインピーダンス期間という）の開始のタイミングと期間（長さ）を変更することができる。タイミング信号φRTR、もしくは、オン信号φTR_PMOSのレベルの切換えのタイミングやパルス長の変更は、例えば、制御部５２に設けられたレジスタ（図示せず）を用いて任意に行うことができる。
例えば、制御部５２は、図５に示すように、転送ゲート信号TR(n)のレベルをローレベルからハイレベルに遷移する場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにして貫通電流が流れることを抑制したり、図６に示すように、転送ゲート信号TR(n)のレベルをハイレベルからローレベルに遷移させる場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにして貫通電流が流れることを抑制することもできる。
図５に示すように、転送ゲート信号TR(n)のレベルをローレベルからハイレベルに遷移する場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにするとき、制御部５２は、時刻ｔ15より前の時刻ｔ14ではなく、時刻ｔ15より後の時刻ｔ21において、オン信号φTR_PMOSをハイレベルからローレベルにする。これにより、nMOS３２がオンになると同時に、pMOS３１がオフになるので、転送ゲート信号TR(n)のレベルがハイレベルからローレベルに遷移する場合には、転送ゲート接続点は、ハイインピーダンスにならない。
また、図６に示すように、転送ゲート信号TR(n)のレベルをハイレベルからローレベルに遷移する場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにするとき、制御部５２は、時刻ｔ12より後の時刻ｔ13ではなく、時刻ｔ12より前の時刻ｔ31において、オン信号φTR_PMOSをローレベルからハイレベルにする。これにより、nMOS３２がオフになると同時に、pMOS３１がオンになるので、転送ゲート信号TR(n)のレベルがローレベルからハイレベルに遷移する場合には、転送ゲート接続点は、ハイインピーダンスにならない。
さらに、制御部５２は、貫通電流を防止することよりも、ハイインピーダンス期間を削減して時間（クロック期間）の短縮を優先したい場合、図７に示すように、転送ゲート信号TR(n)のレベルをハイレベルからローレベルに遷移させる場合にも、ローレベルからハイレベルに遷移させる場合にも、遷移の途中で、転送ゲート接続点を、ハイインピーダンスにさせないこともできる。
この場合、図７に示すように、制御部５２は、時刻ｔ12より前の時刻ｔ31において、オン信号φTR_PMOSをローレベルからハイレベルにし、時刻ｔ15より後の時刻ｔ21において、オン信号φTR_PMOSをハイレベルからローレベルにする。即ち、制御部５２は、オン信号φTR_PMOSのパルスの長さを、タイミング信号φRTRのパルスの長さ以上にする。
また、タイミング信号φRTRのレベルがハイレベルである間、制御部５２は、オン信号φTR_PMOSのレベルを変更することにより、pMOS３１をオンまたはオフにし、ハイインピーダンス期間を設けるようにしたり、設けないようにしたりすることができる。従って、例えば、タイミング信号φRTRのレベルがハイレベルである間に複数回ハイインピーダンス期間を設けるようにしたり、ハイインピーダンス期間を全く設けないようにしたりすることもできる。
なお、上述した説明では、転送ゲート信号TR(n)について説明したが、リセット信号RST(n)やセレクト信号SEL(n)についても同様に、制御部５２が、オン信号φRST_PMOSやφSEL_PMOSのレベルを変化させることにより、リセット信号RST(n)やセレクト信号SEL(n)のレベルの遷移の途中で、リセット接続点やセレクト接続点をハイインピーダンスにし、電位VDDから電位VSSに貫通電流が流れることを防止することができる。
図８は、本発明を適用したCMOSイメージセンサの画素駆動回路の第２の実施の形態の構成例を示している。
図８の画素駆動回路１００は、アドレスデコーダ１１、タイミング調整部１０１、ドライバ部１０２、および制御部１０３により構成され、ハイレベルとローレベルの転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)だけでなく、ミドルレベルの転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)も生成して出力する。
なお、図８では、説明の便宜上、転送ゲート信号TR(n)を生成する部分についてのみ図示して説明するが、リセット信号RST(n)とセレクト信号SEL(n)も、転送ゲート信号TR(n)と同様に生成され、出力される。また、図８において、図１や図３と同一のものには、同一の符号を付してあり、説明は繰り返しになるので省略する。
タイミング調整部１０１では、転送ゲート信号TR(n)の生成のタイミングを調整するために、ドライバ部１０２の前段に、２個のOR回路１１１および１１２、並びに、２個のNOT回路１１３および１１４が配置される。そして、タイミング調整部１０１は、ドライバ部１０２の、転送ゲート信号TR(n)を生成するための２個のpMOS１２１および１２２、並びに１個のnMOS１２３に、個別に信号を入力する。
具体的には、タイミング調整部１０１のNOT回路６０から出力される信号は、ドライバ部１０２のnMOS１２３に入力されるとともに、OR回路１１１および１１２に入力される。また、制御部１０３から出力される、pMOS１２１のオンのタイミングを制御するためのオン信号φTR_PMOS1は、NOT回路１１３に入力され、NOT回路１１３は、そのオン信号φTR_PMOS1の否定を求め、その結果得られる信号をOR回路１１１に入力する。OR回路１１１は、NOT回路６０から出力される信号と、NOT回路１１３から出力される信号の論理和を求め、その結果得られる信号をpMOS１２１に入力する。
さらに、制御部１０３から出力される、pMOS１２２のオンのタイミングを制御するためのオン信号φTR_PMOS2は、NOT回路１１４に入力され、NOT回路１１４は、そのオン信号φTR_PMOS2の否定を求め、その結果得られる信号をOR回路１１２に入力する。OR回路１１２は、NOT回路６０から出力される信号と、NOT回路１１４から出力される信号の論理和を求め、その結果得られる信号をpMOS１２２に入力する。
以上のように、OR回路１１１は、NOT回路１１３から出力される信号を用いて、NOT回路６０から出力される、nMOS１２３に入力される信号とは別に、pMOS１２１に入力される信号を生成し、OR回路１１２は、NOT回路１１４から出力される信号を用いて、nMOS１２３に入力される信号とは別に、pMOS１２２に入力される信号を生成する。これにより、タイミング調整部１０１は、pMOS１２１および１２２、並びにnMOS１２３を個別に制御することができる。
ドライバ部１０２は、タイミング調整部１０１から供給される信号に応じて、転送ゲート信号TR(n)等を生成する。具体的には、ドライバ部１０２では、pMOS１２１とpMOS１２２が並列に接続され、それらとnMOS１２３が直列に接続される。そして、pMOS１２１のソースにハイレベルの電位として電位VDD1が接続され、pMOS１２２のソースにミドルレベルの電位として電位VDD2が接続され、nMOS１２３のソースにローレベルの電位として電位VSSが接続されている。
また、pMOS１２１のゲートにはタイミング調整部１０１のOR回路１１１から供給される信号が、pMOS１２２のゲートにはOR回路１１２から供給される信号が、nMOS１２３のゲートには、NOT回路６０から供給される信号が、それぞれ入力される。
pMOS１２１、pMOS１２２、およびnMOS１２３は、それぞれのゲートに供給される信号のレベルに応じて、オンまたはオフにされ、その結果、pMOS１２１、pMOS１２２、およびnMOS１２３のドレインどうしが接続された点（以下、３接続点という）の電位は、電位VDD1、電位VDD2、または電位VSSとなる。そして、この電位の信号が、転送ゲート信号TR(n)として、画素部のn行目の画素の転送ゲートに印加される。以上のようにして、ドライバ部１０２では、タイミング調整部１０１から供給される信号に応じて、転送ゲート信号TR(n)が生成され、出力される。
制御部１０３は、所定のタイミングで、ハイレベルまたはローレベルのタイミング信号φRTR、オン信号φTR_PMOS1、オン信号φTR_PMOS2等を生成し、タイミング調整部１０１に供給する。
なお、図８では、電位VDD2がpMOS１２２に接続されたが、nMOSに接続されるようにしてもよい。この場合、電位VDD2が接続されたnMOSは、nMOS１２３と並列に接続され、そのnMOSのゲートには、OR回路１１２から出力された信号を反転した信号が入力される。
次に、図９を参照して、図８の画素駆動回路１００における、転送ゲート信号TR(n)の出力に関わる信号のタイミングの例について説明する。
図９に示すように、時刻ｔ51において、行選択信号φV_LINE(n)がローレベルからハイレベルになり、その後、時刻ｔ52において、タイミング信号φRTRがローレベルからハイレベルとなると、nMOS１２３に入力される信号は、ローレベルとなる。また、このとき、図９に示すように、オン信号φTR_PMOS1およびφTR_PMOS2がローレベルであると、pMOS１２１に入力される信号と、pMOS１２２に入力される信号は、両方ともハイレベルとなる。従って、pMOS１２１および１２２、並びにnMOS１２３のすべてがオフになり、図９に示すように、３接続点はハイインピーダンス（Hi-Z(1)）となる。
次に、図９に示すように、時刻ｔ53においてオン信号φTR_PMOS1がローレベルからハイレベルになると、pMOS１２２に入力される信号はハイレベルのままであり、nMOS１２３に入力される信号は、ローレベルのままであるが、pMOS１２１に入力される信号は、ローレベルとなる。従って、pMOS１２２とnMOS１２３はオフのままであるが、pMOS１２１はオンになり、図９に示すように、電位VDD1のハイレベルの転送ゲート信号TR(n)が画素部に出力される。
以上のように、時刻ｔ52においてタイミング信号φRTRがハイレベルとなるとき、nMOS１２３はオフとなり、電位VSSのローレベルの転送ゲート信号TR(n)の出力は終了するが、オン信号φTR_PMOS1またはφTR_PMOS2がハイレベルになる時刻ｔ53までは、pMOS１２１または１２２がオンにならないため、３接続点はハイインピーダンスとなる。
そして、図９に示すように、時刻ｔ54においてオン信号φTR_PMOS1がハイレベルからローレベルに戻ると、pMOS１２２およびnMOS１２３に入力される信号はそのままであるが、pMOS１２１に入力される信号は、ハイレベルに戻る。従って、pMOS１２２およびnMOS１２３はオフのままであるが、pMOS１２１はオフに戻り、図９に示すように、３接続点はハイインピーダンス（Hi-Z(２)）となる。
以上のように、制御部１０３は、タイミング信号φRTRがハイレベルである間に、オン信号φTR_PMOS1をハイレベルにすることにより、pMOS１２１をオンにし、転送ゲート信号TR(n)のレベルをハイレベルにすることができる。従って、制御部１０３は、タイミング信号φRTRがハイレベルである間に、オン信号φTR_PMOS1をハイレベルにする期間を制御することにより、pMOS１２１のオン期間を制御し、転送ゲート信号TR(n)のレベルがハイレベルであるハイレベル期間の有無、長さ、開始のタイミングなどを制御することができる。
次に、図９に示すように、時刻ｔ55においてオン信号φTR_PMOS2がローレベルからハイレベルになると、pMOS１２１に入力される信号とnMOS１２３に入力される信号は、そのままであるが、pMOS１２２に入力される信号は、ローレベルとなる。従って、pMOS１２１とnMOS１２３はオフのままであるが、pMOS１２２がオンになり、図９に示すように、電位VDD2のミドルレベルの転送ゲート信号TR(n)が画素部に出力される。
そして、図９に示すように、時刻ｔ56においてオン信号φTR_PMOS2がハイレベルからローレベルに戻ると、pMOS１２１およびnMOS１２３に入力される信号はそのままであるが、pMOS１２２に入力される信号は、ハイレベルに戻る。従って、pMOS１２１およびnMOS１２３はオフのままであるが、pMOS１２２はオフに戻り、図９に示すように、３接続点はハイインピーダンス（Hi-Z(３)）になる。
以上のように、制御部１０３は、タイミング信号φRTRがハイレベルである間に、オン信号φTR_PMOS2をハイレベルにすることにより、pMOS１２２をオンにし、転送ゲート信号TR(n)のレベルをミドルレベルにすることができる。従って、制御部１０３は、タイミング信号φRTRがハイレベルである間に、オン信号φTR_PMOS2をハイレベルにする期間を制御することにより、pMOS１２２のオン期間を制御し、転送ゲート信号TR(n)のレベルがミドルレベルであるミドルレベル期間の有無、長さ、開始のタイミングなどを制御することができる。
次に、図９に示すように、時刻ｔ57においてタイミング信号φRTRがハイレベルからローレベルに戻ると、nMOS１２３に入力される信号は、ハイレベルとなる。また、このとき、図９に示すように、オン信号φTR_PMOS1およびφTR_PMOS2がローレベルのままであると、pMOS１２１に入力される信号と、pMOS１２２に入力される信号は、両方ともハイレベルとなる。従って、pMOS１２１および１２２はオフのままであるが、nMOS１２３がオンにされ、図９に示すように、電位VSSのローレベルの転送ゲート信号TR(n)が画素部に出力される。
そして、図９に示すように、時刻ｔ58において、行選択信号φV_LINE(n)はハイレベルからローレベルとなるが、タイミング信号φRTR、並びにオン信号φTR_PMOS1およびφTR_PMOS2がローレベルのままであると、pMOS１２１および１２２、並びにnMOS１２３に入力される信号は、すべてハイレベルのままである。従って、図９に示すように、電位VSSのローレベルの転送ゲート信号TR(n)が画素部に出力され続ける。
以上のように、図９では、転送ゲート信号TR(n)のレベルをローレベルからハイレベルに、ハイレベルからミドルレベルに、ミドルレベルからローレベルにそれぞれ遷移させる場合に、その遷移の途中で、転送ゲート信号TR(n)のレベルをハイインピーダンスにしている。このように、遷移の途中で３接続点がハイインピーダンスである期間が設けられることにより、遷移時に電位VDDから電位VSSに貫通電流が流れることを防止することができる。
また、図９に示すように、タイミング信号φRTRがハイレベルである間に、オン信号φTR_PMOS1とオン信号φTR_PMOS2の両方がローレベルである期間が、３接続点をハイインピーダンスにする期間となる。従って、オン信号φTR_PMOS1とφTR_PMOS2のレベルの切換えタイミングやパルス期間を変更することにより、任意のタイミングで、任意の長さの３接続点をハイインピーダンスにする期間を設けることができる。
例えば、ハイインピーダンス期間Hi-Z(1)のみ、Hi-Z(2)のみ、Hi-Z(3)のみ、Hi-Z(1)とHi-Z(2)のみ、Hi-Z(1)とHi-Z(3)のみ、またはHi-Z(2)とHi-Z(3)のみを、設けることができる。また、制御部１０３は、貫通電流を防止することよりも、ハイインピーダンス期間を削減して時間の短縮を優先したい場合、全くハイインピーダンス期間を設けないようにすることもできる。
なお、上述した画素駆動回路５０と画素駆動回路１００では、図１のAND回路２２とOR回路２３が設けられなかったが、図１の画素駆動回路１０と同様に、AND回路２２とOR回路２３が設けられるようにしてもよい。この場合の画素駆動回路について以下に説明する。
図１０は、本発明を適用したCMOSイメージセンサの画素駆動回路の第３の実施の形態の構成例を示している。
なお、図１０では、説明の便宜上、ｎ行目の画素を駆動する部分についてのみ図示して説明する。また、図１０では、簡単のため、AND回路、OR回路、およびNOT回路を用いて説明するが、実回路上では、NAND回路、NOR回路、およびNOT回路を用いて実現することが可能である。これらのことは、後述する図１５においても同様である。
図１０の画素駆動回路１５０は、アドレスデコーダ１１、ドライバ部１３、タイミング調整部１５１、および制御部１５２により構成され、転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)を生成して出力する。なお、図１０において、図１や図３と同一のものには、同一の符号を付してあり、説明は繰り返しになるので適宜省略する。
タイミング調整部１５１は、転送ゲート信号TR(n)の生成のタイミングを調整する論理ゲートであるAND回路２１、AND回路２２、OR回路２３、NOT回路２４、OR回路６１、およびNOT回路６６、リセット信号RST(n)の生成のタイミングを調整する論理ゲートであるAND回路２５、NOT回路２６、OR回路６２、およびNOT回路６５、並びに、セレクト信号SEL(n)の生成のタイミングを調整する論理ゲートであるAND回路２７、NOT回路２８、OR回路６３、およびNOT回路６４により構成される。
即ち、タイミング調整部１５１では、ドライバ部１３の前段に、OR回路６１乃至６３およびNOT回路６４乃至６６が配置されている。そして、タイミング調整部１５１では、ドライバ部１３のpMOS３１（３３，３５）とnMOS３２（３４，３６）に同一の信号を入力するのではなく、nMOS３２（３４，３６）に入力する信号を用いた論理和の結果得られる信号を、pMOS３１（３３，３５）に入力する。
具体的には、タイミング調整部１５１のNOT回路２４から出力される信号は、ドライバ部１３のnMOS３２に入力されるとともに、OR回路６１に入力される。また、制御部１５２から出力される、pMOS３１のオンのタイミングを制御するためのオン信号φTR_PMOSは、NOT回路６６に入力され、NOT回路６６は、そのオン信号φTR_PMOSの否定を求め、その結果得られる信号をOR回路６１に入力する。
OR回路６１は、NOT回路２４から出力される信号と、NOT回路６６から出力される信号の論理和を求め、その結果得られる信号をpMOS３１に入力する。即ち、OR回路６１は、NOT回路６６から出力される信号を用いて、NOT回路２４から出力される、nMOS３２に入力される信号とは別に、pMOS３１に入力される信号を生成する。これにより、タイミング調整部１５１は、pMOS３１とnMOS３２を個別に制御することができる。
また、タイミング調整部１５１のNOT回路２６から出力される信号は、ドライバ部１３のnMOS３４に入力されるとともに、OR回路６２に入力される。また、制御部１５２から出力される、pMOS３３のオンのタイミングを制御するためのオン信号φRST_PMOSは、NOT回路６５に入力され、NOT回路６５は、そのオン信号φRST_PMOSの否定を求め、その結果得られる信号をOR回路６２に入力する。
OR回路６２は、NOT回路２６から出力される信号と、NOT回路６５から出力される信号の論理和を求め、その結果得られる信号をpMOS３３に入力する。その結果、タイミング調整部１５１は、pMOS３３とnMOS３４を個別に制御することができる。
さらに、タイミング調整部１５１のNOT回路２８から出力される信号は、ドライバ部１３のnMOS３６に入力されるとともに、OR回路６３に入力される。また、制御部１５２から出力される、pMOS３５をオンさせるためのオン信号φSEL_PMOSは、NOT回路６４に入力され、NOT回路６４は、そのオン信号φSEL_PMOSの否定を求め、その結果得られる信号をOR回路６３に入力する。
OR回路６３は、NOT回路２８から出力される信号と、NOT回路６４から出力される信号の論理和を求め、その結果得られる信号をpMOS３５に入力する。その結果、タイミング調整部１５１は、pMOS３５とnMOS３６を個別に制御することができる。
制御部１５２は、所定のタイミングで、ハイレベルまたはローレベルのタイミング信号φSEL，φRST，φSTR、およびφRTR、並びに、オン信号φTR_PMOS，φRST_PMOS、およびφSEL_PMOSを生成し、タイミング調整部１５１に供給する。
次に、図１１を参照して、図１０の画素駆動回路１５０における、転送ゲート信号TR(n)の出力に関わる信号のタイミングの例について説明する。
図１１に示すように、時刻ｔ11において、行選択信号φV_LINE(n)がローレベルからハイレベルになり、その後、時刻ｔ12において、タイミング信号φSTRもしくはφRTRがローレベルからハイレベルになると、AND回路２１および２２、OR回路２３、並びにNOT回路２４により生成され、nMOS３２に入力される信号は、ローレベルとなる。また、このとき、図１１に示すように、オン信号φTR_PMOSがローレベルであると、AND回路２１および２２、OR回路２３、NOT回路２４、OR回路６１、並びにNOT回路６６により生成され、pMOS３１に入力される信号は、ハイレベルとなる。従って、pMOS３１とnMOS３２の両方がオフになり、図１１に示すように、転送ゲート接続点がハイインピーダンス（Hi-Z）となる。
次に、図１１に示すように、時刻ｔ13においてオン信号φTR_PMOSがローレベルからハイレベルになると、nMOS３２に入力される信号は、ローレベルのままであるが、pMOS３１に入力される信号は、ローレベルとなる。従って、nMOS３２はオフのままであるが、pMOS３１はオンになり、図１１に示すように、電位VDDのハイレベルの転送ゲート信号TR(n)が画素部に出力される。
以上のように、時刻ｔ12においてタイミング信号φSTRもしくはφRTRがハイレベルになるとき、nMOS３２はオフとなり、電位VSSのローレベルの転送ゲート信号TR(n)の出力は終了するが、オン信号φTR_PMOSがハイレベルになる時刻ｔ13までは、pMOS３１がオンにならないため、転送ゲート接続点はハイインピーダンスとなる。
そして、図１１に示すように、時刻ｔ14においてオン信号φTR_PMOSがハイレベルからローレベルになると、nMOS３２に入力される信号は、ローレベルのままであるが、pMOS３１に入力される信号は、ハイレベルに戻る。従って、nMOS３２はオフのままであるが、pMOS３１がオフに戻り、図１１に示すように、転送ゲート接続点は再度ハイインピーダンスとなる。
次に、図１１に示すように、時刻ｔ15においてタイミング信号φSTRもしくはφRTRがローレベルとなると、nMOS３２に入力される信号は、ハイレベルとなる。また、このとき、図１１に示すように、オン信号φTR_PMOSがローレベルのままであると、pMOS３１に入力される信号は、ハイレベルとなる。従って、pMOS３１はオフのままであるが、nMOS３２はオンになり、図１１に示すように、電位VSSのローレベルの転送ゲート信号TR(n)が画素部に出力される。
そして、図１１に示すように、時刻ｔ16において行選択信号φV_LINE(n)はハイレベルからローレベルとなるが、タイミング信号φSTRもしくはφRTR、並びにオン信号φTR_PMOSがローレベルのままであると、pMOS３１とnMOS３２に入力される信号は、ハイレベルのままである。従って、図１１に示すように、電位VSSの転送ゲート信号TR(n)が画素部に出力され続ける。
以上のように、転送ゲート信号TR(n)のレベルをハイレベルからローレベル、および、ローレベルからハイレベルに遷移させる場合に、その遷移の途中で転送ゲート接続点がハイインピーダンスとなるように、制御部１５２が、オン信号φTR_PMOSのレベルを変化させることにより、遷移時に、pMOS３１とnMOS３２の両方が瞬間的にオンとなり、電位VDDから電位VSSに貫通電流が流れることを防止することができる。
その結果、ローレベルの電源の揺れが防止される。また、特に、画素駆動回路１５０が設けられたチップの内部に搭載したチャージポンプで発生する負電位をローレベルの電位VSSとしている場合、チャージポンプへの負荷がなくなる。従って、画素部における画質の劣化を防止することができる。
また、制御部１５２は、タイミング信号φSTRまたはφRTR、もしくは、オン信号φTR_PMOSのレベルの切換えのタイミングやパルス長を変更することにより、転送ゲート信号TR(n)の電位が電位VDDである期間、転送ゲート信号TR(n)の電位が電位VSSである期間、および転送ゲート接続点がハイインピーダンスである期間（以下、ハイインピーダンス期間という）の開始のタイミングと期間（長さ）を変更することができる。タイミング信号φSTRまたはφRTR、もしくは、オン信号φTR_PMOSのレベルの切換えのタイミングやパルス長の変更は、例えば、制御部１５２に設けられたレジスタ（図示せず）を用いて任意に行うことができる。
例えば、制御部１５２は、図１２に示すように、転送ゲート信号TR(n)のレベルをローレベルからハイレベルに遷移する場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにして貫通電流が流れることを抑制したり、図１３に示すように、転送ゲート信号TR(n)のレベルをハイレベルからローレベルに遷移させる場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにして貫通電流が流れることを抑制することもできる。
図１２に示すように、転送ゲート信号TR(n)のレベルをローレベルからハイレベルに遷移する場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにするとき、制御部１５２は、時刻ｔ15より前の時刻ｔ14ではなく、時刻ｔ15より後の時刻ｔ21において、オン信号φTR_PMOSをハイレベルからローレベルにする。これにより、nMOS３２がオンになると同時に、pMOS３１がオフになるので、転送ゲート信号TR(n)のレベルがハイレベルからローレベルに遷移する場合には、転送ゲート接続点は、ハイインピーダンスにならない。
また、図１３に示すように、転送ゲート信号TR(n)のレベルをハイレベルからローレベルに遷移する場合にだけ、その遷移の途中で転送ゲート接続点をハイインピーダンスにするとき、制御部１５２は、時刻ｔ12より後の時刻ｔ13ではなく、時刻ｔ12より前の時刻ｔ31において、オン信号φTR_PMOSをローレベルからハイレベルにする。これにより、nMOS３２がオフになると同時に、pMOS３１がオンになるので、転送ゲート信号TR(n)のレベルがローレベルからハイレベルに遷移する場合には、転送ゲート接続点は、ハイインピーダンスにならない。
さらに、制御部１５２は、貫通電流を防止することよりも、ハイインピーダンス期間を削減して時間（クロック期間）の短縮を優先したい場合、図１４に示すように、転送ゲート信号TR(n)のレベルをハイレベルからローレベルに遷移させる場合にも、ローレベルからハイレベルに遷移させる場合にも、遷移の途中で、転送ゲート接続点を、ハイインピーダンスにさせないこともできる。
この場合、図１４に示すように、制御部１５２は、時刻ｔ12より前の時刻ｔ31において、オン信号φTR_PMOSをローレベルからハイレベルにし、時刻ｔ15より後の時刻ｔ21において、オン信号φTR_PMOSをハイレベルからローレベルにする。即ち、制御部１５２は、オン信号φTR_PMOSのパルスの長さを、タイミング信号φSTRもしくはφRTRのパルスの長さ以上にする。
また、タイミング信号φSTRもしくはφRTRのレベルがハイレベルである間、制御部１５２は、オン信号φTR_PMOSのレベルを変更することにより、pMOS３１をオンまたはオフにし、ハイインピーダンス期間を設けるようにしたり、設けないようにしたりすることができる。従って、例えば、タイミング信号φSTRもしくはφRTRのレベルがハイレベルである間に複数回ハイインピーダンス期間を設けるようにしたり、ハイインピーダンス期間を全く設けないようにしたりすることもできる。
なお、上述した説明では、転送ゲート信号TR(n)について説明したが、リセット信号RST(n)やセレクト信号SEL(n)についても同様に、制御部１５２が、オン信号φRST_PMOSやφSEL_PMOSのレベルを変化させることにより、リセット信号RST(n)やセレクト信号SEL(n)のレベルの遷移の途中で、リセット接続点やセレクト接続点をハイインピーダンスにし、電位VDDから電位VSSに貫通電流が流れることを防止することができる。
図１５は、本発明を適用したCMOSイメージセンサの画素駆動回路の第４の実施の形態の構成例を示している。
図１５の画素駆動回路２００は、アドレスデコーダ１１、タイミング調整部２０１、ドライバ部１０２、および制御部２０２により構成され、ハイレベルとローレベルの転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)だけでなく、ミドルレベルの転送ゲート信号TR(n)、リセット信号RST(n)、およびセレクト信号SEL(n)も生成して出力する。
なお、図１５では、説明の便宜上、転送ゲート信号TR(n)を生成する部分についてのみ図示して説明するが、リセット信号RST(n)とセレクト信号SEL(n)も、転送ゲート信号TR(n)と同様に生成され、出力される。また、図１５において、図１や図８と同一のものには、同一の符号を付してあり、説明は繰り返しになるので省略する。
タイミング調整部２０１では、転送ゲート信号TR(n)の生成のタイミングを調整するために、ドライバ部１０２の前段に、２個のOR回路１１１および１１２、並びに、２個のNOT回路１１３および１１４が配置される。そして、タイミング調整部２０１は、ドライバ部１０２の、転送ゲート信号TR(n)を生成するための２個のpMOS１２１および１２２、並びに１個のnMOS１２３に、個別に信号を入力する。
具体的には、タイミング調整部２０１のNOT回路２４から出力される信号は、ドライバ部１０２のnMOS１２３に入力されるとともに、OR回路１１１および１１２に入力される。また、制御部２０２から出力される、pMOS１２１のオンのタイミングを制御するためのオン信号φTR_PMOS1は、NOT回路１１３に入力され、NOT回路１１３は、そのオン信号φTR_PMOS1の否定を求め、その結果得られる信号をOR回路１１１に入力する。OR回路１１１は、NOT回路２４から出力される信号と、NOT回路１１３から出力される信号の論理和を求め、その結果得られる信号をpMOS１２１に入力する。
さらに、制御部２０２から出力される、pMOS１２２のオンのタイミングを制御するためのオン信号φTR_PMOS2は、NOT回路１１４に入力され、NOT回路１１４は、そのオン信号φTR_PMOS2の否定を求め、その結果得られる信号をOR回路１１２に入力する。OR回路１１２は、NOT回路２４から出力される信号と、NOT回路１１４から出力される信号の論理和を求め、その結果得られる信号をpMOS１２２に入力する。
以上のように、OR回路１１１は、NOT回路１１３から出力される信号を用いて、NOT回路２４から出力される、nMOS１２３に入力される信号とは別に、pMOS１２１に入力される信号を生成し、OR回路１１２は、NOT回路１１４から出力される信号を用いて、nMOS１２３に入力される信号とは別に、pMOS１２２に入力される信号を生成する。これにより、タイミング調整部２０１は、pMOS１２１および１２２、並びにnMOS１２３を個別に制御することができる。
ドライバ部１０２は、タイミング調整部２０１から供給される信号に応じて、転送ゲート信号TR(n)等を生成する。具体的には、ドライバ部１０２では、pMOS１２１とpMOS１２２が並列に接続され、それらとnMOS１２３が直列に接続される。そして、pMOS１２１のソースにハイレベルの電位として電位VDD1が接続され、pMOS１２２のソースにミドルレベルの電位として電位VDD2が接続され、nMOS１２３のソースにローレベルの電位として電位VSSが接続されている。
また、pMOS１２１のゲートにはタイミング調整部２０１のOR回路１１１から供給される信号が、pMOS１２２のゲートにはOR回路１１２から供給される信号が、nMOS１２３のゲートには、NOT回路２４から供給される信号が、それぞれ入力される。
pMOS１２１、pMOS１２２、およびnMOS１２３は、それぞれのゲートに供給される信号のレベルに応じて、オンまたはオフにされ、その結果、pMOS１２１、pMOS１２２、およびnMOS１２３のドレインどうしが接続された点（以下、３接続点という）の電位は、電位VDD1、電位VDD2、または電位VSSとなる。そして、この電位の信号が、転送ゲート信号TR(n)として、画素部のn行目の画素の転送ゲートに印加される。以上のようにして、ドライバ部１０２では、タイミング調整部２０１から供給される信号に応じて、転送ゲート信号TR(n)が生成され、出力される。
制御部２０２は、所定のタイミングで、ハイレベルまたはローレベルのタイミング信号φSTR、タイミング信号φRTR、オン信号φTR_PMOS1、オン信号φTR_PMOS2等を生成し、タイミング調整部２０１に供給する。
なお、図１５では、電位VDD2がpMOS１２２に接続されたが、nMOSに接続されるようにしてもよい。この場合、電位VDD2が接続されたnMOSは、nMOS１２３と並列に接続され、そのnMOSのゲートには、OR回路１１２から出力された信号を反転した信号が入力される。
次に、図１６を参照して、図１５の画素駆動回路２００における、転送ゲート信号TR(n)の出力に関わる信号のタイミングの例について説明する。
図１６に示すように、時刻ｔ51において、行選択信号φV_LINE(n)がローレベルからハイレベルになり、その後、時刻ｔ52において、タイミング信号φSTRもしくはφRTRがローレベルからハイレベルとなると、nMOS１２３に入力される信号は、ローレベルとなる。また、このとき、図１６に示すように、オン信号φTR_PMOS1およびφTR_PMOS2がローレベルであると、pMOS１２１に入力される信号と、pMOS１２２に入力される信号は、両方ともハイレベルとなる。従って、pMOS１２１および１２２、並びにnMOS１２３のすべてがオフになり、図１６に示すように、３接続点はハイインピーダンス（Hi-Z(1)）となる。
次に、図１６に示すように、時刻ｔ53においてオン信号φTR_PMOS1がローレベルからハイレベルになると、pMOS１２２に入力される信号はハイレベルのままであり、nMOS１２３に入力される信号は、ローレベルのままであるが、pMOS１２１に入力される信号は、ローレベルとなる。従って、pMOS１２２とnMOS１２３はオフのままであるが、pMOS１２１はオンになり、図１６に示すように、電位VDD1のハイレベルの転送ゲート信号TR(n)が画素部に出力される。
以上のように、時刻ｔ52においてタイミング信号φSTRもしくはφRTRがハイレベルとなるとき、nMOS１２３はオフとなり、電位VSSのローレベルの転送ゲート信号TR(n)の出力は終了するが、オン信号φTR_PMOS1またはφTR_PMOS2がハイレベルになる時刻ｔ53までは、pMOS１２１または１２２がオンにならないため、３接続点はハイインピーダンスとなる。
そして、図１６に示すように、時刻ｔ54においてオン信号φTR_PMOS1がハイレベルからローレベルに戻ると、pMOS１２２およびnMOS１２３に入力される信号はそのままであるが、pMOS１２１に入力される信号は、ハイレベルに戻る。従って、pMOS１２２およびnMOS１２３はオフのままであるが、pMOS１２１はオフに戻り、図１６に示すように、３接続点はハイインピーダンス（Hi-Z(２)）となる。
以上のように、制御部２０２は、タイミング信号φSTRもしくはφRTRがハイレベルである間に、オン信号φTR_PMOS1をハイレベルにすることにより、pMOS１２１をオンにし、転送ゲート信号TR(n)のレベルをハイレベルにすることができる。従って、制御部２０２は、タイミング信号φSTRもしくはφRTRがハイレベルである間に、オン信号φTR_PMOS1をハイレベルにする期間を制御することにより、pMOS１２１のオン期間を制御し、転送ゲート信号TR(n)のレベルがハイレベルであるハイレベル期間の有無、長さ、開始のタイミングなどを制御することができる。
次に、図１６に示すように、時刻ｔ55においてオン信号φTR_PMOS2がローレベルからハイレベルになると、pMOS１２１に入力される信号とnMOS１２３に入力される信号は、そのままであるが、pMOS１２２に入力される信号は、ローレベルとなる。従って、pMOS１２１とnMOS１２３はオフのままであるが、pMOS１２２がオンになり、図１６に示すように、電位VDD2のミドルレベルの転送ゲート信号TR(n)が画素部に出力される。
そして、図１６に示すように、時刻ｔ56においてオン信号φTR_PMOS2がハイレベルからローレベルに戻ると、pMOS１２１およびnMOS１２３に入力される信号はそのままであるが、pMOS１２２に入力される信号は、ハイレベルに戻る。従って、pMOS１２１およびnMOS１２３はオフのままであるが、pMOS１２２はオフに戻り、図１６に示すように、３接続点はハイインピーダンス（Hi-Z(３)）になる。
以上のように、制御部２０２は、タイミング信号φSTRもしくはφRTRがハイレベルである間に、オン信号φTR_PMOS2をハイレベルにすることにより、pMOS１２２をオンにし、転送ゲート信号TR(n)のレベルをミドルレベルにすることができる。従って、制御部２０２は、タイミング信号φSTRもしくはφRTRがハイレベルである間に、オン信号φTR_PMOS2をハイレベルにする期間を制御することにより、pMOS１２２のオン期間を制御し、転送ゲート信号TR(n)のレベルがミドルレベルであるミドルレベル期間の有無、長さ、開始のタイミングなどを制御することができる。
次に、図１６に示すように、時刻ｔ57においてタイミング信号φSTRもしくはφRTRがハイレベルからローレベルに戻ると、nMOS１２３に入力される信号は、ハイレベルとなる。また、このとき、図１６に示すように、オン信号φTR_PMOS1およびφTR_PMOS2がローレベルのままであると、pMOS１２１に入力される信号と、pMOS１２２に入力される信号は、両方ともハイレベルとなる。従って、pMOS１２１および１２２はオフのままであるが、nMOS１２３がオンにされ、図１６に示すように、電位VSSのローレベルの転送ゲート信号TR(n)が画素部に出力される。
そして、図１６に示すように、時刻ｔ58において、行選択信号φV_LINE(n)はハイレベルからローレベルとなるが、タイミング信号φSTRもしくはφRTR、並びにオン信号φTR_PMOS1およびφTR_PMOS2がローレベルのままであると、pMOS１２１および１２２、並びにnMOS１２３に入力される信号は、すべてハイレベルのままである。従って、図１６に示すように、電位VSSのローレベルの転送ゲート信号TR(n)が画素部に出力され続ける。
以上のように、図１６では、転送ゲート信号TR(n)のレベルをローレベルからハイレベルに、ハイレベルからミドルレベルに、ミドルレベルからローレベルにそれぞれ遷移させる場合に、その遷移の途中で、転送ゲート信号TR(n)のレベルをハイインピーダンスにしている。このように、遷移の途中で３接続点がハイインピーダンスである期間が設けられることにより、遷移時に電位VDDから電位VSSに貫通電流が流れることを防止することができる。
また、図１６に示すように、タイミング信号φSTRもしくはφRTRがハイレベルである間に、オン信号φTR_PMOS1とオン信号φTR_PMOS2の両方がローレベルである期間が、３接続点をハイインピーダンスにする期間となる。従って、オン信号φTR_PMOS1とφTR_PMOS2のレベルの切換えタイミングやパルス期間を変更することにより、任意のタイミングで、任意の長さの３接続点をハイインピーダンスにする期間を設けることができる。
例えば、ハイインピーダンス期間Hi-Z(1)のみ、Hi-Z(2)のみ、Hi-Z(3)のみ、Hi-Z(1)とHi-Z(2)のみ、Hi-Z(1)とHi-Z(3)のみ、またはHi-Z(2)とHi-Z(3)のみを、設けることができる。また、制御部２０２は、貫通電流を防止することよりも、ハイインピーダンス期間を削減して時間の短縮を優先したい場合、全くハイインピーダンス期間を設けないようにすることもできる。
なお、各信号のレベルとしては、制御部５２（１０３，１５２，２０２）に設けられたレジスタ（図示せず）を用いて、画素駆動回路５０（１００，１５０，２００）に適した任意の値を設定することができる。
なお、上述した図１１乃至図１４および図１６の説明では、タイミング信号φSTRもしくはφRTRがハイレベル（またはローレベル）であると記述したが、この記述は、タイミング信号φSTRとφRTRの両方がハイレベル（またはローレベル）である場合と、タイミング信号φSTRもしくはφRTRのいずれか一方がハイレベル（またはローレベル）であり、他方が常にローレベルである場合を意味する。このとき、ハイレベルになるタイミング信号がφSTRとφRTRのどちらであっても、オン信号を用いてハイインピーダンス制御することができる。
また、本明細書において、プログラム記録媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
さらに、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
従来の画素駆動回路の構成の一例を示す図である。 図１の駆動回路における信号のタイミングについて説明する図である。 本発明を適用した画素駆動回路の第１の実施の形態の構成例を示す図である。 図３の画素駆動回路における信号のタイミングについて説明する図である。 図３の画素駆動回路における信号の他のタイミングについて説明する図である。 図３の画素駆動回路における信号のさらに他のタイミングについて説明する図である。 図３の画素駆動回路における信号のさらに他のタイミングについて説明する図である。 本発明を適用した画素駆動回路の第２の実施の形態の構成例を示す図である。 図８の画素駆動回路における信号のタイミングについて説明する図である。 本発明を適用した画素駆動回路の第３の実施の形態の構成例を示す図である。 図１０の画素駆動回路における信号のタイミングについて説明する図である。 図１０の画素駆動回路における信号の他のタイミングについて説明する図である。 図１０の画素駆動回路における信号のさらに他のタイミングについて説明する図である。 図１０の画素駆動回路における信号のさらに他のタイミングについて説明する図である。 本発明を適用した画素駆動回路の第４の実施の形態の構成例を示す図である。 図１５の画素駆動回路における信号のタイミングについて説明する図である。
符号の説明
３１ pMOS， ３２ nMOS， ５０ 画素駆動回路， ５１ タイミング調整部， １００ 画素駆動回路， １２１ pMOS， １５０ 画素駆動回路， １５１ タイミング調整部， ２００ 画素駆動回路

Claims (6)

  1. 画素を駆動する駆動装置において、
    第１の電位と接続する第１のpMOS型トランジスタと、
    前記第１のpMOS型トランジスタと直列に接続された、第２の電位と接続する第１のnMOS型トランジスタと、
    前記第１のpMOS型トランジスタと前記第１のnMOS型トランジスタのうちのいずれか１つのオンのタイミングを制御する第１のオン信号を用いて、前記第１のpMOS型トランジスタと前記第１のnMOS型トランジスタを個別に制御する制御手段と
    を備え、
    前記第１のpMOS型トランジスタと前記第１のnMOS型トランジスタの接続点の電位の信号は、前記画素を駆動する駆動信号として前記画素に入力される
    駆動装置。
  2. 前記制御手段は、前記第１のpMOS型トランジスタと前記第１のnMOS型トランジスタを個別に制御することにより、前記接続点の電位が前記第１の電位である第１の電位期間、前記接続点の電位が前記第２の電位である第２の電位期間、および前記接続点がハイインピーダンスであるハイインピーダンス期間の長さと開始のタイミングを制御する
    請求項１に記載の駆動装置。
  3. 前記制御手段は、前記第１の電位期間と前記第２の電位期間の一方から他方への遷移時に前記ハイインピーダンス期間が設けられるように、前記第１の電位期間、前記第２の電位期間、前記ハイインピーダンス期間の長さと開始のタイミングを制御する
    請求項２に記載の駆動装置。
  4. 前記第１のpMOS型トランジスタに並列に接続された、第３の電位と接続する第２のpMOS型トランジスタ、または、前記第１のnMOS型トランジスタに並列に接続された、前記第３の電位と接続する第２のnMOS型トランジスタのいずれか１つである第２のトランジスタ
    をさらに備え、
    前記制御手段は、前記第第１のオン信号と、前記第２のトランジスタのオンのタイミングを制御する第２のオン信号を用いて、前記第１のpMOS型トランジスタ、前記第１のnMOS型トランジスタ、および、前記第２のトランジスタを個別に制御し、
    前記第１のpMOS型トランジスタ、前記第１のnMOS型トランジスタ、および、前記第２のトランジスタの接続点の電位の信号は、前記駆動信号として前記画素に入力される
    請求項１に記載の駆動装置。
  5. 前記制御手段は、前記第１のpMOS型トランジスタ、前記第１のnMOS型トランジスタ、および前記第２のトランジスタを個別に制御することにより、前記接続点の電位が前記第１の電位である第１の電位期間、前記接続点の電位が前記第２の電位である第２の電位期間、前記接続点の電位が前記第３の電位である第３の電位期間、および前記接続点がハイインピーダンスであるハイインピーダンス期間の長さと開始のタイミングを制御する
    請求項４に記載の駆動装置。
  6. 前記制御手段は、前記第１の電位期間、前記第２の電位期間、および前記第３の電位期間のうちのいずれか１つから他の１つへの遷移時に、前記ハイインピーダンス期間が設けられるように、前記第１の電位期間、前記第２の電位期間、前記第３の電位期間、および前記ハイインピーダンス期間の長さと開始のタイミングを制御する
    請求項５に記載の駆動装置。
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