JP2008312182A - 駆動装置 - Google Patents
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Abstract
【解決手段】pMOS31は、電位VDDと接続する。pMOS31と直列に接続されたnMOS32は、電位VSSと接続される。タイミング調整部51は、pMOS31とnMOS32のうちのいずれか1つのオンのタイミングを制御するオン信号φTR_PMOSを用いて、pMOS31とnMOS32を個別に制御する。pMOS31とnMOS32の接続点の電位の信号は、画素を駆動する駆動信号として画素部に入力される。本発明は、例えば、CMOSイメージセンサの画素駆動回路に適用することができる。
【選択図】図3
Description
画素を駆動する駆動装置(例えば、図3の画素駆動回路50)において、
第1の電位(例えば、電位VDD)と接続する第1のpMOS型トランジスタ(例えば、図3のpMOS31)と、
前記第1のpMOS型トランジスタと直列に接続された、第2の電位(例えば、電位VSS)と接続する第1のnMOS型トランジスタ(例えば、図3のnMOS32)と、
前記第1のpMOS型トランジスタと前記第1のnMOS型トランジスタのうちのいずれか1つのオンのタイミングを制御する第1のオン信号(例えば、オン信号φTR_PMOS)を用いて、前記第1のpMOS型トランジスタと前記第1のnMOS型トランジスタを個別に制御する制御手段(例えば、図3のタイミング調整部51)と
を備え、
前記第1のpMOS型トランジスタと前記第1のnMOS型トランジスタの接続点の電位の信号は、前記画素を駆動する駆動信号(例えば、転送ゲート信号TR(n))として前記画素に入力される。
前記第1のpMOS型トランジスタに並列に接続された、第3の電位と接続する第2のpMOS型トランジスタ、または、前記第1のnMOS型トランジスタに並列に接続された、前記第3の電位と接続する第2のnMOS型トランジスタのいずれか1つである第2のトランジスタ(例えば、図8のpMOS121)
をさらに備え、
前記制御手段は、前記第第1のオン信号と、前記第2のトランジスタのオンのタイミングを制御する第2のオン信号を用いて、前記第1のpMOS型トランジスタ、前記第1のnMOS型トランジスタ、および、前記第2のトランジスタを個別に制御し、
前記第1のpMOS型トランジスタ、前記第1のnMOS型トランジスタ、および、前記第2のトランジスタの接続点の電位の信号は、前記駆動信号として前記画素に入力される。
Claims (6)
- 画素を駆動する駆動装置において、
第1の電位と接続する第1のpMOS型トランジスタと、
前記第1のpMOS型トランジスタと直列に接続された、第2の電位と接続する第1のnMOS型トランジスタと、
前記第1のpMOS型トランジスタと前記第1のnMOS型トランジスタのうちのいずれか1つのオンのタイミングを制御する第1のオン信号を用いて、前記第1のpMOS型トランジスタと前記第1のnMOS型トランジスタを個別に制御する制御手段と
を備え、
前記第1のpMOS型トランジスタと前記第1のnMOS型トランジスタの接続点の電位の信号は、前記画素を駆動する駆動信号として前記画素に入力される
駆動装置。 - 前記制御手段は、前記第1のpMOS型トランジスタと前記第1のnMOS型トランジスタを個別に制御することにより、前記接続点の電位が前記第1の電位である第1の電位期間、前記接続点の電位が前記第2の電位である第2の電位期間、および前記接続点がハイインピーダンスであるハイインピーダンス期間の長さと開始のタイミングを制御する
請求項1に記載の駆動装置。 - 前記制御手段は、前記第1の電位期間と前記第2の電位期間の一方から他方への遷移時に前記ハイインピーダンス期間が設けられるように、前記第1の電位期間、前記第2の電位期間、前記ハイインピーダンス期間の長さと開始のタイミングを制御する
請求項2に記載の駆動装置。 - 前記第1のpMOS型トランジスタに並列に接続された、第3の電位と接続する第2のpMOS型トランジスタ、または、前記第1のnMOS型トランジスタに並列に接続された、前記第3の電位と接続する第2のnMOS型トランジスタのいずれか1つである第2のトランジスタ
をさらに備え、
前記制御手段は、前記第第1のオン信号と、前記第2のトランジスタのオンのタイミングを制御する第2のオン信号を用いて、前記第1のpMOS型トランジスタ、前記第1のnMOS型トランジスタ、および、前記第2のトランジスタを個別に制御し、
前記第1のpMOS型トランジスタ、前記第1のnMOS型トランジスタ、および、前記第2のトランジスタの接続点の電位の信号は、前記駆動信号として前記画素に入力される
請求項1に記載の駆動装置。 - 前記制御手段は、前記第1のpMOS型トランジスタ、前記第1のnMOS型トランジスタ、および前記第2のトランジスタを個別に制御することにより、前記接続点の電位が前記第1の電位である第1の電位期間、前記接続点の電位が前記第2の電位である第2の電位期間、前記接続点の電位が前記第3の電位である第3の電位期間、および前記接続点がハイインピーダンスであるハイインピーダンス期間の長さと開始のタイミングを制御する
請求項4に記載の駆動装置。 - 前記制御手段は、前記第1の電位期間、前記第2の電位期間、および前記第3の電位期間のうちのいずれか1つから他の1つへの遷移時に、前記ハイインピーダンス期間が設けられるように、前記第1の電位期間、前記第2の電位期間、前記第3の電位期間、および前記ハイインピーダンス期間の長さと開始のタイミングを制御する
請求項5に記載の駆動装置。
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