KR20080101768A - 구동 장치 - Google Patents

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KR20080101768A
KR20080101768A KR1020080045506A KR20080045506A KR20080101768A KR 20080101768 A KR20080101768 A KR 20080101768A KR 1020080045506 A KR1020080045506 A KR 1020080045506A KR 20080045506 A KR20080045506 A KR 20080045506A KR 20080101768 A KR20080101768 A KR 20080101768A
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요우지 사끼오까
에이지 마끼노
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소니 가부시끼 가이샤
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    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Abstract

화소를 구동하는 경우에서, 로우 레벨의 전원의 변동을 방지하고, 이에 의해, 화질의 열화를 방지한다. pMOS 트랜지스터(31)는, 전위 VDD와 접속한다. pMOS 트랜지스터(31)와 직렬로 접속된 nMOS 트랜지스터(32)는, 전위 VSS와 접속된다. 타이밍 조정부(51)는, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32) 중 어느 1개의 온의 타이밍을 제어하는 온 신호 φTR_PMOS를 이용하여, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)를 개별로 제어한다. pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 접속점의 전위의 신호는, 화소를 구동하는 구동 신호로서 화소부에 입력된다. 본 발명은, 예를 들면, CMOS 이미지 센서의 화소 구동 회로에 적용할 수 있다.
Figure P1020080045506
AND 회로, OR 회로, NOT 회로, 화소 구동 회로, 어드레스 디코더, 드라이버부, 타이밍 조정부, 제어부, 전소 게이트 신호, 리셋 신호, 셀렉트 신호

Description

구동 장치{DRIVING APPARATUS}
<관련 출원의 교차 참조>
본 발명은 2007년 8월 8일 일본특허청에 제출된 일본특허출원 제2007-206000호, 및 2007년 5월 17일 일본특허청에 제출된 일본특허출원 제2007-132098호에 관한 기술내용을 포함하며, 그 전체 내용은 참조로서 본 명세서에 포함된다.
본 발명은, 화소를 구동하는 구동 장치에 관한 것이다.
도 1은, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서의 화소 구동 회로 또는 V 구동 회로의 구성의 일례를 도시하고, 구체적으로는 설명의 편의상, n행째의 화소를 구동하는 부분에 대해서 도시한다. 또한, 도 1에서는, 설명의 간략화를 위해서, AND 회로, OR 회로, 및 NOT 회로를 이용하여 설명하지만, 실제 회로 상에서는, AND, OR 및 NOT 회로를 이용하지 않고 NAND, NOR, 및 NOT 회로를 이용하여 실현한다.
도 1을 참조하면, 도시된 화소 구동 회로(10)는, 어드레스 디코더(11), 타이밍 조정부(12), 드라이버부(13), 및 제어부(14)에 의해 구성되고, n행째의 화소를 구동하기 위한 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n) 을 생성해서 출력한다.
어드레스 디코더(11)는, 소정의 타이밍에서, 구동 대상으로서 n행째의 화소를 선택하기 위한 행 선택 신호 φV_LINE(n)을 타이밍 조정부(12)에 공급한다.
타이밍 조정부(12)는, 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)의 생성의 타이밍을 조정한다. 구체적으로는, 타이밍 조정부(12)는, 전송 게이트 신호 TR(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(21), AND 회로(22), OR 회로(23), 및 NOT 회로(24)를 포함한다. 타이밍 조정부(12)는 리셋 신호 RST(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(25) 및 NOT 회로(26)를 더 포함한다. 타이밍 조정부(12)는 셀렉트 신호 SEL(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(27) 및 NOT 회로(28)를 더 포함한다.
AND 회로(21)는, 어드레스 디코더(11)로부터 입력되는 행 선택 신호 φV_LINE(n)과, 제어부(14)로부터 입력되는 타이밍 신호 φRTR의 논리곱을 구하고, 그 결과 얻어지는 신호를 OR 회로(23)에 공급한다. AND 회로(22)는, 어드레스 디코더(11)로부터 입력되는 행 선택 신호 φV_LINE(n)과, 제어부(14)로부터 입력되는 타이밍 신호 φSTR의 논리곱을 구하고, 그 결과 얻어지는 신호를 OR 회로(23)에 공급한다.
OR 회로(23)는, AND 회로(21)로부터 공급되는 신호와, AND 회로(22)로부터 공급되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 NOT 회로(24)에 공급한다. NOT 회로(24)는, OR 회로(23)로부터 공급되는 신호의 부정을 구하고, 그 결 과 얻어지는 신호를 드라이버부(13)에 공급한다. 이에 의해, 후술하는 드라이버부(13)에서 생성되는 전송 게이트 신호 TR(n)의 생성의 타이밍이 제어된다.
또한，AND 회로(25)에는, 어드레스 디코더(11)로부터 입력되는 행 선택 신호 φV_LINE(n)과, 제어부(14)로부터 입력되는 타이밍 신호 φRST의 논리곱을 구하고, 그 결과 얻어지는 신호를 NOT 회로(26)에 공급한다. NOT 회로(26)는, AND 회로(25)로부터 공급되는 신호의 부정을 구하고, 그 결과 얻어지는 신호를 드라이버부(13)에 공급한다. 그 결과, 드라이버부(13)에서 생성되는 리셋 신호 RST(n)의 생성의 타이밍이 제어된다.
또한，AND 회로(27)에는, 어드레스 디코더(11)로부터 입력되는 행 선택 신호 φV_LINE(n)과, 제어부(14)로부터 입력되는 타이밍 신호 φSEL의 논리곱을 구하고, 그 결과 얻어지는 신호를 NOT 회로(28)에 공급한다. NOT 회로(28)는, AND 회로(27)로부터 공급되는 신호의 부정을 구하고, 그 결과 얻어지는 신호를 드라이버부(13)에 공급한다. 이에 의해, 드라이버부(13)에서 생성되는 셀렉트 신호 SEL(n)의 생성의 타이밍이 제어된다.
드라이버부(13)는, 타이밍 조정부(12)로부터 공급되는 신호에 따라서, 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)을 생성해서 출력한다.
구체적으로는, 드라이버부(13)에서는，pMOS형 트랜지스터(31)와 nMOS형 트랜지스터(32)가 직렬로 접속된다. pMOS 트랜지스터(31)의 소스에 하이(High) 레벨의 전위로서 전위 VDD가 접속되고, nMOS 트랜지스터(32)의 소스에 로우(Low) 레벨의 전위로서 전위 VSS가 접속되어 있다. pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 게이트에는, 타이밍 조정부(12)의 NOT 회로(24)로부터 공급되는 신호가 공급된다. 그 신호가 로우 레벨인 경우, pMOS 트랜지스터(31)가 온으로 되지만, 하이 레벨인 경우 nMOS 트랜지스터(32)가 온으로 된다.
그 결과, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 드레인끼리가 접속된 점의 전위는, 게이트에 입력되는 신호가 로우 레벨인 경우, 전위 VDD로 되지만, 하이 레벨인 경우, 전위 VSS로 된다. 언급한 점은 이하에서 전송 게이트 접속점(transfer gate junction point)으로 지칭된다. 그리고, 전위의 신호는, 전송 게이트 신호 TR(n)로서, 복수의 화소로 구성되는 화소부의 n행째의 화소의 전송 게이트에 인가된다. 이상과 같이 해서, 드라이버부(13)에서는, 타이밍 조정부(12)로부터 공급되는 신호에 따라서, 전송 게이트 신호 TR(n)이 생성되어, 출력된다.
또한, 드라이버부(13)에서는，pMOS 트랜지스터(31) 및 nMOS 트랜지스터(32)와 마찬가지로，pMOS 트랜지스터(33)와 nMOS 트랜지스터(34)가 직렬로 접속되고, pMOS 트랜지스터(33)의 소스에 전위 VDD가 접속되고, nMOS 트랜지스터(34)의 소스에 전위 VSS가 접속되어 있다. 또한，pMOS 트랜지스터(33)와 nMOS 트랜지스터(34)의 게이트에는, 타이밍 조정부(12)의 NOT 회로(26)로부터 공급되는 신호가 공급된다. 그리고, pMOS 트랜지스터(33)와 nMOS 트랜지스터(34)의 드레인끼리가 접속된 점의 전위의 신호가, 리셋 신호 RST(n)로서, 화소부의 n행째의 화소에 입력된다. 언급되는 점은 이하에서 리셋 접속점이라고 지칭된다. 그 결과, 타이밍 조정부(12)로부터 공급되는 신호에 따라서, 전위 VDD 또는 전위 VSS의 리셋 신호 RST(n)가, 화소부의 n행째의 화소에 입력된다.
또한, 드라이버부(13)에서는，pMOS 트랜지스터(31) 및 nMOS 트랜지스터(32)와 마찬가지로，pMOS 트랜지스터(35)와 nMOS 트랜지스터(36)가 직렬로 접속되고, pMOS 트랜지스터(35)의 소스에 전위 VDD가 접속되고, nMOS 트랜지스터(36)의 소스에 전위 VSS가 접속되어 있다. 또한，pMOS 트랜지스터(35)와 nMOS 트랜지스터(36)의 게이트에는, 타이밍 조정부(12)의 NOT 회로(28)로부터 공급되는 신호가 공급된다. 그리고, pMOS 트랜지스터(35)와 nMOS 트랜지스터(36)의 드레인끼리가 접속된 점의 전위의 신호가, 셀렉트 신호 SEL(n)로서, 화소부의 n행째의 화소에 입력된다. 언급된 점은 이하에서 셀렉트 접속점으로 지칭된다. 그 결과, 타이밍 조정부(12)로부터 공급되는 신호에 따라서, 전위 VDD 또는 전위 VSS의 셀렉트 신호 SEL(n)이, 화소부의 n행째의 화소에 입력된다.
제어부(14)는, 소정의 타이밍에서, 하이 레벨 또는 로우 레벨의 타이밍 신호 φSEL, φRST, φSTR, 및 φRTR을 생성하여, 타이밍 조정부(12)에 공급한다.
다음으로, 도 2를 참조하여, 도 1의 화소 구동 회로(10)에서의, 전송 게이트 신호 TR(n)의 출력에 관한 신호의 타이밍에 대해서 설명한다.
도 2에 나타내는 바와 같이, 시각 t1에서，행 선택 신호 φV_LINE(n)의 레벨이 로우 레벨로부터 하이 레벨로 되고, 그 후, 시각 t2에서 타이밍 신호 φSTR 혹은 φRTR의 레벨이 로우 레벨로부터 하이 레벨로 되면, AND 회로(21 및 22), OR 회로(23), 및 NOT 회로(24)에 의해 생성되는 신호는, 로우 레벨로 된다. 따라서, pMOS 트랜지스터(31)가 온으로 됨과 함께，nMOS 트랜지스터(32)가 오프로 되어, 도 2에 나타내는 바와 같이, 전위 VDD의 전송 게이트 신호 TR(n)이 화소부에 출력된다.
다음으로, 도 2에 나타내는 바와 같이, 시각 t3에서, 타이밍 신호 φSTR 혹은 φRTR의 레벨이 하이 레벨로부터 로우 레벨로 되면, AND 회로(21 및 22), OR 회로(23), 및 NOT 회로(24)에 의해 생성되는 신호는, 하이 레벨로 된다. 따라서, pMOS 트랜지스터(31)가 오프로 됨과 함께，nMOS 트랜지스터(32)가 온으로 되고, 도 2에 나타내는 바와 같이, 전위 VSS의 전송 게이트 신호 TR(n)이 화소부에 출력된다.
그 후, 도 2에 나타내는 바와 같이 시각, t4에서 행 선택 신호 φV_LINE(n)의 레벨은 하이 레벨로부터 로우 레벨로 되지만, AND 회로(21 및 22), OR 회로(23), 및 NOT 회로(24)에 의해 생성되는 신호의 레벨은, 하이 레벨로 유지된다. 따라서, 도 2에 나타내는 바와 같이, 전위 VSS의 전송 게이트 신호 TR(n)이 화소부에 계속 출력된다.
또한, 전술한 설명에서는, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨 또는 로우 레벨이라고 기술했지만, 이 기술은, 타이밍 신호 φSTR과 φRTR의 양쪽이 하이 레벨 또는 로우 레벨인 경우와, 타이밍 신호 φSTR 및 φRTR 중 어느 한쪽이 하이 레벨 또는 로우 레벨이며, 다른 쪽이 항상 로우 레벨인 경우를 의미한다.
또한, 도시는 생략하지만, 도 1의 화소 구동 회로(10)에서는, 리셋 신호 RST(n)나 셀렉트 신호 SEL(n)에 대해서도 마찬가지로, 행 선택 신호 φV_LINE(n)과 타이밍 신호 φSEL 또는 φRST의 레벨에 따라서, 리셋 신호 RST(n)나 셀렉트 신호 SEL(n)의 전위가 전위 VDD로 되거나, 전위 VSS로 되거나 한다.
그런데, 도 1의 화소 구동 회로(10)에서는, 직렬로 접속되는 pMOS 트랜지스터(31, 33 또는 35)와 nMOS 트랜지스터(32, 34 또는 36)의 게이트에 입력되는 동일한 신호는 이상적으로는 완전하게 동시의 타이밍에서 전파하는 것이 바람직하다. 하지만, pMOS 트랜지스터(31, 33 또는 35)와 nMOS 트랜지스터(32, 34 또는 36)의 온 오프 상태의 절환시에, 동작 타이밍이 어긋나서, pMOS 트랜지스터(31, 33 또는 35)와 nMOS 트랜지스터(32, 34 또는 36)의 양쪽이 온 상태가 되는 순간이 발생하는 경우가 있다.
한편, 화소의 특성에 따라 상술한 바와 같은 전송 게이트 신호 TR(n)로서, 하이 레벨, 미들 레벨, 로우 레벨의 3값을 출력하는 구동 회로가, 예를 들면 일본특허공개 제2002-77730호에 공지되어 기술된다. 특히 상술한 형태의 구동 회로에서, 드라이버부의 pMOS의 전단의 논리 게이트수와 nMOS의 전단의 논리 게이트수가 상이한 경우가 많다. 따라서, 스큐 어긋남(skew deviation)이 일어날 가능성이 높아진다.
또한, 화소 구동 회로(10)의 드라이버부(13)의 pMOS 트랜지스터(31, 33 또는 35)와 nMOS 트랜지스터(32, 34 또는 36)는, 1행분의 화소의 게이트를 동시에 개폐하기 위해서, 통상적으로, 능력이 큰 트랜지스터를 이용하여 설계된다. 이 때문에, 드라이버부(13)의 pMOS 트랜지스터(31, 33 및 35)와 nMOS 트랜지스터(32, 34 및 36)의 동작 타이밍이 어긋나서, pMOS 트랜지스터(31, 33 및 35)와 nMOS 트랜지스터(32, 34 및 36)의 양쪽이 온 상태로 되는 순간이 발생한 경우, 전위 VDD로부터 전위 VSS에 흐르는 관통 전류가 큰 것으로 된다고 하는 염려가 있었다.
그리고, 큰 관통 전류가 전위 VSS의 로우 레벨의 전원에 흘러서 로우 레벨이 변동된 경우, 예를 들면, 다른 축적 기간중의 행의 화소의 게이트를 억제하는 로우 레벨도 변동되게 된다. 특히, 화소 구동 회로(10)가 형성된 칩의 내부에 탑재한 차지 펌프에서 발생하는 마이너스 전위를 로우 레벨의 전위 VSS로 하고 있는 경우, 차지 펌프의 능력에 따라서는, 관통 전류에 의한 마이너스 전위의 변동이 해결될 때까지 시간이 걸리게 되는 경우가 있다. 그 결과, 화질에 악영향이 생겨서, 화질이 열화한다.
이상과 같이, 전술한 화소 구동 회로(10)에서는, 전위 VDD로부터 전위 VSS에 관통 전류가 흐름으로써, 전위 VSS의 로우 레벨의 전원이 변동되고, 화질에 악영향을 미치는 경우가 있었다.
본 발명은, 이러한 상황을 감안하여 이루어진 것으로, 화소를 구동하는 경우에서, 로우 레벨의 전원의 변동을 방지하고, 이에 의해, 화질의 열화를 방지할 수 있도록 하는 것이다.
본 발명의 일 실시예에 따르면, 화소를 구동하는 구동 장치로서, 제1 전위와 접속하는 제1 pMOS형 트랜지스터와, 제1 pMOS형 트랜지스터와 직렬로 접속된, 제2 전위와 접속하는 제1 nMOS형 트랜지스터와, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터 중 어느 1개의 턴온의 타이밍을 제어하는 제1 온 신호를 이용하여, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터를 개별로 제어하는 제어부를 구비하고, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터 사이의 접속점(node)의 전위의 신호는, 화소를 구동하는 구동 신호로서 화소에 입력된다.
제어부는, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터를 개별로 제어함으로써, 접속점의 전위가 제1 전위인 제1 전위 기간, 접속점의 전위가 제2 전위인 제2 전위 기간, 및 접속점이 하이 임피던스인 하이 임피던스 기간의 길이와 개시의 타이밍을 제어할 수 있다.
제어부는, 제1 전위 기간과 제2 전위 기간의 한쪽으로부터 다른 쪽으로의 천이시에 하이 임피던스 기간이 설정되도록, 제1 전위 기간, 제2 전위 기간, 하이 임피던스 기간의 길이와 개시의 타이밍을 제어할 수 있다.
구동 장치는, 상기 제1 pMOS형 트랜지스터에 병렬로 접속된, 제3 전위와 접속하는 제2 pMOS형 트랜지스터, 또는, 제1 nMOS형 트랜지스터에 병렬로 접속된, 제3 전위와 접속하는 제2 nMOS형 트랜지스터 중 어느 1개인 제2 트랜지스터를 더 구비하고, 제어 수단은, 제1 온 신호와, 제2 트랜지스터의 턴온의 타이밍을 제어하는 제2 온 신호를 이용하여, 제1 pMOS형 트랜지스터, 제1 nMOS형 트랜지스터, 및 제2 트랜지스터를 개별로 제어하고, 제1 pMOS형 트랜지스터, 제1 nMOS형 트랜지스터, 및 제2 트랜지스터의 접속점의 전위의 신호는, 구동 신호로서 화소에 입력될 수 있다.
제어부는, 제1 pMOS형 트랜지스터, 제1 nMOS형 트랜지스터, 및 제2 트랜지스터를 개별로 제어함으로써, 접속점의 전위가 제1 전위인 제1 전위 기간, 접속점의 전위가 제2 전위인 제2 전위 기간, 접속점의 전위가 제3 전위인 제3 전위 기간, 및 접속점이 하이 임피던스인 하이 임피던스 기간의 길이와 개시의 타이밍을 제어할 수 있다.
제어부는, 제1 전위 기간, 제2 전위 기간, 및 제3 전위 기간 중 어느 1개로부터 다른 1개로의 천이시에, 하이 임피던스 기간이 설정되도록, 제1 전위 기간, 제2 전위 기간, 제3 전위 기간, 및 하이 임피던스 기간의 길이와 개시의 타이밍을 제어할 수 있다.
구동 장치에서, 제1 전위와 접속하는 제1 pMOS형 트랜지스터와, 제1 pMOS형 트랜지스터와 직렬로 접속된, 제2 전위와 접속하는 제1 nMOS형 트랜지스터 중 어느 1개의 턴온의 타이밍을 제어하는 제1 온 신호를 이용하여, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터가 개별로 제어된다. 또한, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터의 접속점의 전위의 신호는, 화소를 구동하는 구동 신호로서 화소에 입력된다.
화소가 구동되는 구동 장치에서, 로우 레벨의 전원의 변동은 화질의 열화를 방지하여 방지될 수 있다.
본 발명의 바람직한 실시예를 상세하게 기술하기에 앞서, 첨부하는 특허청구범위와 이하에 기술된 바람직한 실시예의 특정한 구성요소에서 기술된 몇몇의 특징들 간의 관계가 기술된다. 그러나, 이 기술은 단지, 청구항에서 서술된 바와 같이 본 발명을 지지하는 특정한 구성요소가 본 발명의 실시예에 기술된 것을 확정하기 위한 것이다. 따라서, 실시예에 기술된 일부 특정한 구성요소가 이하의 설명에서의 하나와 같이 기술되지 않는 경우라도, 이것은 특정한 구성요소가 그 특징에 대응하지 않는다는 것을 의미하지는 않는다. 반대로, 실시 형태가 구성 요건에 대응하는 것으로서 여기에 기재되어 있었다고 하여도, 그것은, 그 실시 형태가, 그 구성 요건 이외의 구성 요건에는 대응하지 않는 것인 것을 의미하는 것도 아니다.
본 발명의 실시예에 따르면, 화소를 구동하는 구동 장치(예를 들면, 도 3의 화소 구동 회로(50))에서, 제1 전위(예를 들면, 전위 VDD)와 접속하는 제1 pMOS형 트랜지스터(예를 들면, 도 3의 pMOS 트랜지스터(31))와, 제1 pMOS형 트랜지스터와 직렬로 접속된, 제2 전위(예를 들면, 전위 VSS)와 접속하는 제1 nMOS형 트랜지스터 (예를 들면, 도 3의 nMOS 트랜지스터(32))와, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터 중 어느 1개의 온의 타이밍을 제어하는 제1 온 신호(예를 들면, 온 신호 φTR_PMOS)를 이용하여, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터를 개별로 제어하는 제어 수단(예를 들면, 도 3의 타이밍 조정부(51))을 구비하고, 제1 pMOS형 트랜지스터와 제1 nMOS형 트랜지스터의 접속점의 전위의 신호는, 화소를 구동하는 구동 신호(예를 들면, 전송 게이트 신호 TR(n))로서 화소에 입력된다.
구동 장치는, 제1 pMOS형 트랜지스터에 병렬로 접속된, 제3 전위와 접속하는 제2 pMOS형 트랜지스터, 또는, 제1 nMOS형 트랜지스터에 병렬로 접속된, 제3 전위와 접속하는 제2 nMOS형 트랜지스터 중 어느 1개인 제2 트랜지스터(예를 들면, 도 8의 pMOS 트랜지스터(121))를 더 포함하고, 제어 수단은, 제1 온 신호와, 상기 제2 트랜지스터의 턴온의 타이밍을 제어하는 제2 온 신호를 이용하여, 제1 pMOS형 트랜지스터, 제1 nMOS형 트랜지스터, 및, 제2 트랜지스터를 개별로 제어하고, 제1 pMOS형 트랜지스터, 제1 nMOS형 트랜지스터, 및 제2 트랜지스터의 접속점의 전위의 신호는, 구동 신호로서 화소에 입력된다.
이하, 본 발명을 적용한 구체적인 실시 형태에 대해서, 도면을 참조하면서 상세하게 설명한다.
도 3은, 본 발명을 적용한 CMOS 이미지 센서의 화소 구동 회로의 제1 실시 형태의 구성예를 도시하고 있다.
도 3에서는, 설명의 편의상, n행째의 화소를 구동하는 부분에 대해서만 도시해서 설명한다. 또한, 도 3에서는, 간단한 설명을 위해서, AND 회로, OR 회로, 및 NOT 회로를 이용하여 설명하지만, 실제 회로 상에서는，NAND 회로, NOR 회로, 및 NOT 회로를 이용하여 실현하는 것이 가능하다. 이것들은, 후술하는 도 8에서도 마찬가지이다.
도 3의 화소 구동 회로(50)는, 어드레스 디코더(11), 드라이버부(13), 타이밍 조정부(51), 및 제어부(52)에 의해 구성되고, 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)을 생성해서 출력한다. 또한, 도 3에서, 도 1과 동일한 것에는, 동일한 부호를 붙이고 있고, 설명은 반복되기 때문에 생략한다.
타이밍 조정부(51)는, 전송 게이트 신호 TR(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(21), NOT 회로(60), OR 회로(61), 및 다른 NOT 회로(66)를 포함한다. 타이밍 조정부(51)는 리셋 신호 RST(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(25), NOT 회로(26), OR 회로(62), 및 NOT 회로(65)를 더 포함한다. 타이밍 조정부(51)는, 셀렉트 신호 SEL(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(27), NOT 회로(28), OR 회로(63), 및 NOT 회로(64)에 의해 구성된다.
특히, 타이밍 조정부(51)에서는, 드라이버부(13)의 전단에, OR 회로(61 내지 63) 및 NOT 회로(64 내지 66)가 배치되어 있다. 또한, 타이밍 조정부(51)에서는, 드라이버부(13)의 pMOS 트랜지스터(31, 33 또는 35)와 nMOS 트랜지스터(32, 34 또 는 36)에 동일한 신호를 입력하는 것이 아니라, nMOS 트랜지스터(32, 34 또는 36)에 입력하는 신호를 이용한 논리합의 결과 얻어지는 신호를, pMOS 트랜지스터(31, 33 또는 35)에 입력한다.
또한, 타이밍 조정부(51)에서는, 도 1의 화소 구동 회로(10)에서 형성된 AND 회로(22)와 OR 회로(23)가 형성되지 않고, AND 회로(21)로부터 출력되는 신호가 직접 NOT 회로(60)에 입력된다. 따라서, 제어부(52)는, 타이밍 신호 φSTR을 생성할 필요가 없다.
좀더 구체적으로는, 타이밍 조정부(51)의 NOT 회로(60)는, AND 회로(21)로부터 공급되는 신호의 부정을 구하고, 그 결과 얻어지는 신호를 출력한다. NOT 회로(60)로부터 출력되는 신호는, 드라이버부(13)의 nMOS 트랜지스터(32)에 입력됨과 함께，OR 회로(61)에 입력된다. 또한, 제어부(52)로부터 출력되는, pMOS 트랜지스터(31)의 온의 타이밍을 제어하기 위한 온 신호 φTR_PMOS는, NOT 회로(66)에 입력된다. 이후, NOT 회로(66)는, 그 온 신호 φTR_PMOS의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(61)에 입력한다.
OR 회로(61)는, NOT 회로(60)로부터 출력되는 신호와, NOT 회로(66)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(31)에 입력한다. 특히, OR 회로(61)는, NOT 회로(66)로부터 출력되는 신호를 이용하여, NOT 회로(60)로부터 출력되는, nMOS 트랜지스터(32)에 입력되는 신호와는 별도로, pMOS 트랜지스터(31)에 입력되는 신호를 생성한다. 이에 의해, 타이밍 조정부(51)는, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)를 개별로 제어할 수 있다.
한편, 타이밍 조정부(51)의 NOT 회로(26)로부터 출력되는 신호는, 드라이버부(13)의 nMOS 트랜지스터(34)에 입력됨과 함께，OR 회로(62)에 입력된다. 또한, 제어부(52)로부터 출력되는, pMOS 트랜지스터(33)의 온의 타이밍을 제어하기 위한 온 신호 φRST_PMOS는, NOT 회로(65)에 입력된다. NOT 회로(65)는, 그 온 신호 φRST_PMOS의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(62)에 입력한다.
OR 회로(62)는, NOT 회로(26)로부터 출력되는 신호와, NOT 회로(65)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(33)에 입력한다. 그 결과, 타이밍 조정부(51)는, pMOS 트랜지스터(33)와 nMOS 트랜지스터(34)를 개별로 제어할 수 있다.
또한, 타이밍 조정부(51)의 NOT 회로(28)로부터 출력되는 신호는, 드라이버부(13)의 nMOS 트랜지스터(36)에 입력됨과 함께，OR 회로(63)에 입력된다. 또한, 제어부(52)로부터 출력되는, pMOS 트랜지스터(35)를 온시키기 위한 온 신호 φSEL_PMOS는, NOT 회로(64)에 입력된다. 이후, NOT 회로(64)는, 그 온 신호 φSEL_PMOS의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(63)에 입력한다.
OR 회로(63)는, NOT 회로(28)로부터 출력되는 신호와, NOT 회로(64)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(35)에 입력한다. 그 결과, 타이밍 조정부(51)는, pMOS 트랜지스터(35)와 nMOS 트랜지스터(36)를 개별로 제어할 수 있다.
제어부(52)는, 소정의 타이밍에서, 하이 레벨 또는 로우 레벨의 타이밍 신호 φSEL, φRST, 및 φRTR, 및, 온 신호 φTR_PMOS, φRST_PMOS, 및 φSEL_PMOS를 생 성하고, 타이밍 조정부(51)에 공급한다.
다음으로, 도 4를 참조하여, 도 3의 화소 구동 회로(50)에서의, 전송 게이트 신호 TR(n)의 출력에 관한 신호의 타이밍의 예에 대해서 설명한다.
시각 t11에서，행 선택 신호 φV_LINE(n)이 로우 레벨로부터 하이 레벨로 되고, 그 후, 시각 t12에서, 타이밍 신호 φRTR이 로우 레벨로부터 하이 레벨로 되면, AND 회로(21) 및 NOT 회로(60)에 의해 생성되고，nMOS 트랜지스터(32)에 입력되는 신호는, 로우 레벨로 된다. 또한, 이때, 도 4에 나타내는 바와 같이, 온 신호 φTR_PMOS가 로우 레벨이면, AND 회로(21) NOT 회로(60), OR 회로(61), 및 NOT 회로(66)에 의해 생성되고，pMOS 트랜지스터(31)에 입력되는 신호는, 하이 레벨로 된다. 따라서, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 양쪽이 오프로 되어, 도 4에 나타내는 바와 같이, 전송 게이트 접속점이 하이 임피던스(Hi-Z)로 된다.
또한, 도 4에 나타내는 바와 같이 시각, t13에서 온 신호 φTR_PMOS가 로우 레벨로부터 하이 레벨로 되면, nMOS 트랜지스터(32)에 입력되는 신호는, 로우 레벨로 유지되지만, pMOS 트랜지스터(31)에 입력되는 신호는, 로우 레벨로 된다. 따라서, nMOS 트랜지스터(32)는 오프 상태로 유지되지만, pMOS 트랜지스터(31)는 온 상태로 되어, 도 4에 나타내는 바와 같이, 전위 VDD의 하이 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다.
이상과 같이, 시각 t12에서 타이밍 신호 φRTR이 하이 레벨로 될 때, nMOS 트랜지스터(32)는 오프 상태로 되어, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)의 출력은 종료한다. 하지만, 온 신호 φTR_PMOS가 하이 레벨로 되는 시각 t13까지는, pMOS 트랜지스터(31)가 온 상태로 되지 않는다. 따라서, 전송 게이트 접속점은 하이 임피던스로 된다.
또한, 도 4에 나타내는 바와 같이, 시각 t14에서 온 신호 φTR_PMOS가 하이 레벨로부터 로우 레벨로 되면, nMOS 트랜지스터(32)에 입력되는 신호는, 로우 레벨로 유지되지만, pMOS 트랜지스터(31)에 입력되는 신호는, 하이 레벨로 되돌아간다. 따라서, nMOS 트랜지스터(32)는 오프 상태로 유지되지만, pMOS 트랜지스터(31)가 오프로 되돌아가, 도 4에 나타내는 바와 같이, 전송 게이트 접속점은 다시 하이 임피던스로 된다.
다음으로, 도 4에 나타내는 바와 같이, 시각 t15에서 타이밍 신호 φRTR이 로우 레벨로 되면, nMOS 트랜지스터(32)에 입력되는 신호는, 하이 레벨로 된다. 또한, 이때, 도 4에 나타내는 바와 같이, 온 신호 φTR_PMOS가 로우 레벨로 유지되면, pMOS 트랜지스터(31)에 입력되는 신호는, 하이 레벨로 된다. 따라서, pMOS 트랜지스터(31)는 오프 상태로 유지되지만, nMOS 트랜지스터(32)는 온 상태로 되어, 도 4에 나타내는 바와 같이, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다.
그리고, 도 4에 나타내는 바와 같이, 시각 t16에서 행 선택 신호 φV_LINE(n)은 하이 레벨로부터 로우 레벨로 되지만, 타이밍 신호 φRTR, 및 온 신호 φTR_PMOS가 로우 레벨로 유지되면, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)에 입력되는 신호는, 하이 레벨로 유지된다. 따라서, 도 4에 나타내는 바와 같이, 전위 VSS의 전송 게이트 신호 TR(n)이 화소부에 계속 출력된다.
이상과 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨, 및, 로우 레벨로부터 하이 레벨로 천이시키는 경우에, 그 천이의 도중에 전송 게이트 접속점이 하이 임피던스로 되도록, 제어부(52)가, 온 신호 φTR_PMOS의 레벨을 변화시킨다. 따라서, 천이시에, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 양쪽이 순간적으로 온으로 되어, 전위 VDD로부터 전위 VSS에 관통 전류가 흐르는 것을 방지할 수 있다.
그 결과, 로우 레벨의 전원의 흔들림이 변동된다. 또한, 특히, 화소 구동 회로(50)가 형성된 칩의 내부에 탑재한 차지 펌프에서 발생하는 마이너스 전위를 로우 레벨의 전위 VSS로 하고 있는 경우, 차지 펌프에의 부하가 없어진다. 따라서, 화소부에서의 화질의 열화를 방지할 수 있다.
또한, 제어부(52)는, 타이밍 신호 φRTR, 혹은, 온 신호 φTR_PMOS의 레벨 의 절환의 타이밍이나 펄스 길이를 변경함으로써, 전송 게이트 신호 TR(n)의 전위가 전위 VDD인 기간, 전송 게이트 신호 TR(n)의 전위가 전위 VSS인 기간, 및 전송 게이트 접속점이 하이 임피던스인 기간(이하, 하이 임피던스 기간이라고 함)의 개시의 타이밍과 기간(길이)을 변경할 수 있다. 타이밍 신호 φRTR, 혹은, 온 신호 φTR_PMOS의 레벨의 절환의 타이밍이나 펄스 길이의 변경은, 예를 들면, 제어부(52)에 형성된 레지스터(도시 생략)를 이용하여 임의로 행할 수 있다.
예를 들면, 제어부(52)는, 도 5에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 로우 레벨로부터 하이 레벨로 천이하는 경우에만, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 해서 관통 전류가 흐르는 것을 억제한다. 또한, 도 6에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨로 천이시키는 경우, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 해서 관통 전류가 흐르는 것을 억제할 수도 있다.
도 5에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 로우 레벨로부터 하이 레벨로 천이하는 경우, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 할 때, 제어부(52)는, 시각 t15보다 전의 시각 t14가 아니라, 시각 t15보다 후의 시각 t21에서, 온 신호 φTR_PMOS를 하이 레벨로부터 로우 레벨로 한다. 이에 의해，nMOS 트랜지스터(32)가 온 상태로 됨과 동시에, pMOS 트랜지스터(31)가 오프로 되기 때문에, 전송 게이트 신호 TR(n)의 레벨이 하이 레벨로부터 로우 레벨로 천이하는 경우에는, 전송 게이트 접속점은, 하이 임피던스로 되지 않는다.
또한, 도 6에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨로 천이하는 경우에만, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 할 때, 제어부(52)는, 시각 t12보다 후의 시각 t13이 아니라, 시각 t12보다 전의 시각 t31에서, 온 신호 φTR_PMOS를 로우 레벨로부터 하이 레벨로 한다. 이에 의해，nMOS 트랜지스터(32)가 오프로 됨과 동시에, pMOS 트랜지스터(31)가 온으로 되기 때문에, 전송 게이트 신호 TR(n)의 레벨이 로우 레벨로부터 하이 레벨로 천이하는 경우에는, 전송 게이트 접속점은, 하이 임피던스로 되지 않 는다.
또한, 제어부(52)는, 관통 전류를 방지하는 것보다도, 하이 임피던스 기간을 삭감해서 시간(클럭 기간)의 단축을 우선하고자 하는 경우, 도 7에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨로 천이시키는 경우에도, 로우 레벨로부터 하이 레벨로 천이시키는 경우에도, 천이의 도중에, 전송 게이트 접속점을, 하이 임피던스로 하게 하지 않을 수도 있다.
이 경우, 도 7에 나타내는 바와 같이, 제어부(52)는, 시각 t12보다 전의 시각 t31에서, 온 신호 φTR_PMOS를 로우 레벨로부터 하이 레벨로 하고, 시각 t15보다 후의 시각 t21에서, 온 신호 φTR_PMOS를 하이 레벨로부터 로우 레벨로 한다. 특히, 제어부(52)는, 온 신호 φTR_PMOS의 펄스의 길이를, 타이밍 신호 φRTR의 펄스의 길이 이상으로 한다.
또한, 타이밍 신호 φRTR의 레벨이 하이 레벨인 동안, 제어부(52)는, 온 신호 φTR_PMOS의 레벨을 변경함으로써, pMOS 트랜지스터(31)를 온 또는 오프 상태로 하고, 하이 임피던스 기간을 설정하도록 하거나, 설정하지 않도록 하거나 할 수 있다. 따라서, 예를 들면, 타이밍 신호 φRTR의 레벨이 하이 레벨인 동안에 복수 회 하이 임피던스 기간을 설정하도록 하거나, 하이 임피던스 기간을 전혀 설정하지 않도록 하거나 할 수도 있다.
또한, 전술한 설명에서는, 전송 게이트 신호 TR(n)에 대해서 설명했지만, 리셋 신호 RST(n)이나 셀렉트 신호 SEL(n)에 대해서도 마찬가지로, 제어부(52)가, 온 신호 φRST_PMOS나 φSEL_PMOS의 레벨을 변화시킴으로써, 리셋 신호 RST(n)이나 셀렉트 신호 SEL(n)의 레벨의 천이의 도중에, 리셋 접속점이나 셀렉트 접속점을 하이 임피던스로 하여, 전위 VDD로부터 전위 VSS에 관통 전류가 흐르는 것을 방지할 수 있다.
도 8은, 본 발명을 적용한 CMOS 이미지 센서의 화소 구동 회로의 제2 실시 형태의 구성예를 도시하고 있다.
도 8의 화소 구동 회로(100)는, 어드레스 디코더(11), 타이밍 조정부(101), 드라이버부(102), 및 제어부(103)에 의해 구성되고, 하이 레벨과 로우 레벨의 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)뿐만아니라, 미들 레벨의 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)도 생성해서 출력한다.
또한, 도 8에서는, 설명의 편의상, 전송 게이트 신호 TR(n)을 생성하는 부분에 대해서만 도시해서 설명하지만, 리셋 신호 RST(n)과 셀렉트 신호 SEL(n)도, 전송 게이트 신호 TR(n)과 마찬가지로 생성되어, 출력된다. 또한, 도 8에서, 도 1이나 도 3과 동일한 것에는, 동일한 부호를 붙이고 있고, 설명은 반복되기 때문에 생략한다.
타이밍 조정부(101)에서는, 전송 게이트 신호 TR(n)의 생성의 타이밍을 조정하기 위해서, 드라이버부(102)의 전단에, 2개의 OR 회로(111 및 112), 및, 2개의 NOT 회로(113 및 114)가 배치된다. 또한, 타이밍 조정부(101)는, 드라이버부(102)의, 전송 게이트 신호 TR(n)을 생성하기 위한 2개의 pMOS(121 및 122), 및 1개의 nMOS 트랜지스터(123)에, 개별로 신호를 입력한다.
구체적으로는, 타이밍 조정부(101)의 NOT 회로(60)로부터 출력되는 신호는, 드라이버부(102)의 nMOS 트랜지스터(123)에 입력됨과 함께，OR 회로(111 및 112)에 입력된다. 또한, 제어부(103)로부터 출력되는, pMOS 트랜지스터(121)의 온의 타이밍을 제어하기 위한 온 신호 φTR_PMOS1은, NOT 회로(113)에 입력되고, NOT 회로(113)는, 그 온 신호 φTR_PMOS1의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(111)에 입력한다. OR 회로(111)는, NOT 회로(60)로부터 출력되는 신호와, NOT 회로(113)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(121)에 입력한다.
또한, 제어부(103)로부터 출력되는, pMOS 트랜지스터(122)의 온의 타이밍을 제어하기 위한 온 신호 φTR_PMOS2는, NOT 회로(114)에 입력되고, NOT 회로(114)는, 그 온 신호 φTR_PMOS2의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(112)에 입력한다. OR 회로(112)는, NOT 회로(60)로부터 출력되는 신호와, NOT 회로(114)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(122)에 입력한다.
이상과 같이, OR 회로(111)는, NOT 회로(113)로부터 출력되는 신호를 이용하여, NOT 회로(60)로부터 출력되는, nMOS 트랜지스터(123)에 입력되는 신호와는 별도로, pMOS 트랜지스터(121)에 입력되는 신호를 생성한다. 또한, OR 회로(112)는, NOT 회로(114)로부터 출력되는 신호를 이용하여, nMOS 트랜지스터(123)에 입력되는 신호와는 별도로, pMOS 트랜지스터(122)에 입력되는 신호를 생성한다. 이에 의해, 타이밍 조정부(101)는, pMOS(121 및 122), 및 nMOS 트랜지스터(123)을 개별로 제어할 수 있다.
드라이버부(102)는, 타이밍 조정부(101)로부터 공급되는 신호에 따라서, 전송 게이트 신호 TR(n) 등을 생성한다. 구체적으로는, 드라이버부(102)에서는, pMOS 트랜지스터(121)과 pMOS 트랜지스터(122)가 병렬로 접속되고, 그것들과 nMOS 트랜지스터(123)가 직렬로 접속된다. 그리고, pMOS 트랜지스터(121)의 소스에 하이 레벨의 전위로서 전위 VDD1이 접속되고, pMOS 트랜지스터(122)의 소스에 미들 레벨의 전위로서 전위 VDD2가 접속된다. 또한, nMOS 트랜지스터(123)의 소스에 로우 레벨의 전위로서 전위 VSS가 접속되어 있다.
pMOS 트랜지스터(121)의 게이트에는 타이밍 조정부(101)의 OR 회로(111)로부터 공급되는 신호가, pMOS 트랜지스터(122)의 게이트에는 OR 회로(112)로부터 공급되는 신호가, nMOS 트랜지스터(123)의 게이트에는, NOT 회로(60)로부터 공급되는 신호가, 각각 입력된다.
pMOS 트랜지스터(121), pMOS 트랜지스터(122), 및 nMOS 트랜지스터(123)는, 각각의 게이트에 공급되는 신호의 레벨에 따라서, 온 또는 오프로 되고, 그 결과, pMOS 트랜지스터(121), pMOS 트랜지스터(122), 및 nMOS 트랜지스터(123)의 드레인끼리가 접속된 점(이하, 3접속점(three-connection point)이라고 함)의 전위는, 전위 VDD1, 전위 VDD2, 또는 전위 VSS로 된다. 그리고, 이 전위의 신호가, 전송 게이트 신호 TR(n)로서, 화소부의 n행째의 화소의 전송 게이트에 인가된다. 이상과 같이 해서, 드라이버부(102)에서는, 타이밍 조정부(101)로부터 공급되는 신호에 따 라서, 전송 게이트 신호 TR(n)이 생성되어, 출력된다.
제어부(103)는, 소정의 타이밍에서, 하이 레벨 또는 로우 레벨의 타이밍 신호 φRTR, 온 신호 φTR_PMOS1, 온 신호 φTR_PMOS2 등을 생성하여, 타이밍 조정부(101)에 공급한다.
도 8에서는, 전위 VDD2가 pMOS 트랜지스터(122)에 접속되었지만，nMOS에 접속되도록 하여도 된다. 이 경우, 전위 VDD2가 접속된 nMOS는, nMOS 트랜지스터(123)와 병렬로 접속되고, 그 nMOS의 게이트에는, OR 회로(112)로부터 출력된 신호를 반전한 신호가 입력된다.
다음으로, 도 9를 참조하여, 도 8의 화소 구동 회로(100)에서의, 전송 게이트 신호 TR(n)의 출력에 관한 신호의 타이밍의 예에 대해서 설명한다.
도 9에 나타내는 바와 같이, 시각 t51에서，행 선택 신호 φV_LINE(n)이 로우 레벨로부터 하이 레벨로 되고, 그 후, 시각 t52에서, 타이밍 신호 φRTR이 로우 레벨로부터 하이 레벨로 되면, nMOS 트랜지스터(123)에 입력되는 신호는, 로우 레벨로 된다. 또한, 이때, 도 9에 나타내는 바와 같이, 온 신호 φTR_PMOS1 및 φTR_PMOS2가 로우 레벨이면, pMOS 트랜지스터(121)에 입력되는 신호와, pMOS 트랜지스터(122)에 입력되는 신호는, 양쪽 모두 하이 레벨로 된다. 따라서, pMOS(121 및 122), 및 nMOS 트랜지스터(123)의 모두가 오프로 되어, 도 9에 나타내는 바와 같이, 3접속점은 하이 임피던스(Hi-Z(1))로 된다.
다음으로, 도 9에 나타내는 바와 같이, 시각 t53에서 온 신호 φTR_PMOS1이 로우 레벨로부터 하이 레벨로 되면, pMOS 트랜지스터(122)에 입력되는 신호는 하이 레벨로 유지되며, nMOS 트랜지스터(123)에 입력되는 신호는, 로우 레벨로 유지되지만, pMOS 트랜지스터(121)에 입력되는 신호는, 로우 레벨로 된다. 따라서, pMOS 트랜지스터(122)와 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(121)는 온 상태로 된다. 따라서, 도 9에 나타내는 바와 같이, 전위 VDD1의 하이 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다.
이상과 같이, 시각 t52에서 타이밍 신호 φRTR이 하이 레벨로 될 때, nMOS 트랜지스터(123)는 오프로 되어, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)의 출력은 종료하지만, 온 신호 φTR_PMOS1 또는 φTR_PMOS2가 하이 레벨로 되는 시각 t53까지는, pMOS(121 또는 122)가 온으로 되지 않는다. 따라서, 3접속점은 하이 임피던스로 된다.
그리고, 도 9에 나타내는 바와 같이, 시각 t54에서 온 신호 φTR_PMOS1이 하이 레벨로부터 로우 레벨로 되돌아가면, pMOS 트랜지스터(122) 및 nMOS 트랜지스터(123)에 입력되는 신호는 그대로이지만, pMOS 트랜지스터(121)에 입력되는 신호는, 하이 레벨로 되돌아간다. 따라서, pMOS 트랜지스터(122) 및 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(121)는 오프로 되돌아가, 도 9에 나타내는 바와 같이, 3접속점은 하이 임피던스(Hi-Z(2))로 된다.
이상과 같이, 제어부(103)는, 타이밍 신호 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS1을 하이 레벨로 함으로써, pMOS 트랜지스터(121)를 온 상태로 하 고, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로 할 수 있다. 따라서, 제어부(103)는, 타이밍 신호 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS1을 하이 레벨로 하는 기간을 제어함으로써, pMOS 트랜지스터(121)의 온 기간을 제어하여, 전송 게이트 신호 TR(n)의 레벨이 하이 레벨인 하이 레벨 기간의 유무, 길이, 개시의 타이밍 등을 제어할 수 있다.
다음으로, 도 9에 나타내는 바와 같이, 시각 t55에서 온 신호 φTR_PMOS2가 로우 레벨로부터 하이 레벨로 되면, pMOS 트랜지스터(121)에 입력되는 신호와 nMOS 트랜지스터(123)에 입력되는 신호는, 그대로이지만, pMOS 트랜지스터(122)에 입력되는 신호는, 로우 레벨로 된다. 따라서, pMOS 트랜지스터(121)와 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(122)가 온으로 되고, 도 9에 나타내는 바와 같이, 전위 VDD2의 미들 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다.
그리고, 도 9에 나타내는 바와 같이, 시각 t56에서 온 신호 φTR_PMOS2가 하이 레벨로부터 로우 레벨로 되돌아가면, pMOS 트랜지스터(121) 및 nMOS 트랜지스터(123)에 입력되는 신호는 그대로이지만, pMOS 트랜지스터(122)에 입력되는 신호는, 하이 레벨로 되돌아간다. 따라서, pMOS 트랜지스터(121) 및 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(122)는 오프로 되돌아가, 도 9에 나타내는 바와 같이, 3접속점은 하이 임피던스(Hi-Z(3))로 된다.
이상과 같이, 제어부(103)는, 타이밍 신호 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS2를 하이 레벨로 함으로써, pMOS 트랜지스터(122)를 온으로 하여, 전송 게이트 신호 TR(n)의 레벨을 미들 레벨로 할 수 있다. 따라서, 제어부(103)는, 타이밍 신호 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS2를 하이 레벨로 하는 기간을 제어함으로써, pMOS 트랜지스터(122)의 온 기간을 제어하고, 전송 게이트 신호 TR(n)의 레벨이 미들 레벨인 미들 레벨 기간의 유무, 길이, 개시의 타이밍 등을 제어할 수 있다.
이후, 도 9에 나타내는 바와 같이, 시각 t57에서 타이밍 신호 φRTR이 하이 레벨로부터 로우 레벨로 되돌아가면, nMOS 트랜지스터(123)에 입력되는 신호는, 하이 레벨로 된다. 또한, 이때, 도 9에 나타내는 바와 같이, 온 신호 φTR_PMOS1 및 φTR_PMOS2가 로우 레벨로 유지되면, pMOS 트랜지스터(121)에 입력되는 신호와, pMOS 트랜지스터(122)에 입력되는 신호는, 양쪽 모두 하이 레벨로 된다. 따라서, pMOS(121 및 122)는 오프 상태로 유지되지만, nMOS 트랜지스터(123)가 온으로 되어, 도 9에 나타내는 바와 같이, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다.
그리고, 도 9에 나타내는 바와 같이, 시각 t58에서，행 선택 신호 φV_LINE(n)은 하이 레벨로부터 로우 레벨로 되지만, 타이밍 신호 φRTR, 및 온 신호 φTR_PMOS1 및 φTR_PMOS2가 로우 레벨로 유지되면, pMOS(121 및 122), 및 nMOS 트랜지스터(123)에 입력되는 신호는, 모두 하이 레벨로 유지된다. 따라서, 도 9에 나타내는 바와 같이, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)이 화소부에 계속 출력된다.
이상과 같이, 도 9에서는, 전송 게이트 신호 TR(n)의 레벨을 로우 레벨로부터 하이 레벨로, 하이 레벨로부터 미들 레벨로, 미들 레벨로부터 로우 레벨로 각각 천이시키는 경우에, 그 천이의 도중에, 전송 게이트 신호 TR(n)의 레벨을 하이 임피던스로 하고 있다. 이렇게, 천이의 도중에 3접속점이 하이 임피던스인 기간이 설정됨으로써, 천이시에 전위 VDD로부터 전위 VSS에 관통 전류가 흐르는 것을 방지할 수 있다.
또한, 도 9에 나타내는 바와 같이, 타이밍 신호 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS1과 온 신호 φTR_PMOS2의 양쪽이 로우 레벨인 기간이, 3접속점을 하이 임피던스로 하는 기간으로 된다. 따라서, 온 신호 φTR_PMOS1과 φTR_PMOS2의 레벨의 절환 타이밍이나 펄스 기간을 변경함으로써, 임의의 타이밍에서, 임의의 길이의 3접속점을 하이 임피던스로 하는 기간을 설정할 수 있다.
예를 들면, 하이 임피던스 기간 Hi-Z(1)만, Hi-Z(2)만, Hi-Z(3)만, Hi-Z(1)과 Hi-Z(2)만, Hi-Z(1)과 Hi-Z(3)만, 또는 Hi-Z(2)과 Hi-Z(3)만을, 설정할 수 있다. 또한, 제어부(103)는, 관통 전류를 방지하는 것보다도, 하이 임피던스 기간을 삭감해서 시간의 단축을 우선하고자 하는 경우, 전혀 하이 임피던스 기간을 설정하지 않도록 할 수도 있다.
또한, 전술한 화소 구동 회로(50)와 화소 구동 회로(100)에서는, 도 1의 AND 회로(22)와 OR 회로(23)가 형성되지 않았지만, 도 1의 화소 구동 회로(10)와 마찬가지로，AND 회로(22)와 OR 회로(23)가 형성되도록 하여도 된다. 이 경우의 화소 구동 회로에 대해서 이하에 설명한다.
도 10은, 본 발명을 적용한 CMOS 이미지 센서의 화소 구동 회로의 제3 실시 형태의 구성예를 도시하고 있다.
또한, 도 10에서는, 설명의 편의상, n행째의 화소를 구동하는 부분에 대해서만 도시해서 설명한다. 또한, 도 10에서는, 간단을 위해서, AND 회로, OR 회로, 및 NOT 회로를 이용하여 설명하지만, 실제 회로 상에서는，NAND 회로, NOR 회로, 및 NOT 회로를 이용하여 실현하는 것이 가능하다. 이것들은, 후술하는 도 15에서도 마찬가지이다.
도 10의 화소 구동 회로(150)는, 어드레스 디코더(11), 드라이버부(13), 타이밍 조정부(151), 및 제어부(152)에 의해 구성되고, 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)을 생성해서 출력한다. 또한, 도 10에서, 도 1이나 도 3과 동일한 것에는, 동일한 부호를 붙이고 있고, 설명은 반복되기 때문에 적절히 생략한다.
타이밍 조정부(151)는, 전송 게이트 신호 TR(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(21), AND 회로(22), OR 회로(23), NOT 회로(24), OR 회로(61), 및 NOT 회로(66)를 포함한다. 타이밍 조정부(151)는, 리셋 신호 RST(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(25), NOT 회로(26), OR 회로(62), 및 NOT 회로(65)를 포함한다. 타이밍 조정부(151)는, 셀렉트 신호 SEL(n)의 생성의 타이밍을 조정하는 논리 게이트인 AND 회로(27), NOT 회로(28), OR 회로(63), 및 NOT 회로(64)에 의해 구성된다.
특히, 타이밍 조정부(151)에서는, 드라이버부(13)의 전단에, OR 회로(61 내지 63) 및 NOT 회로(64 내지 66)가 배치되어 있다. 그리고, 타이밍 조정부(151)에서는, 드라이버부(13)의 pMOS 트랜지스터(31)(33, 35)와 nMOS 트랜지스터(32)(34, 36)에 동일한 신호를 입력하는 것이 아니라, nMOS 트랜지스터(32)(34, 36)에 입력하는 신호를 이용한 논리합의 결과 얻어지는 신호를, pMOS 트랜지스터(31)(33, 35)에 입력한다.
구체적으로는, 타이밍 조정부(151)의 NOT 회로(24)로부터 출력되는 신호는, 드라이버부(13)의 nMOS 트랜지스터(32)에 입력됨과 함께，OR 회로(61)에 입력된다. 또한, 제어부(152)로부터 출력되는, pMOS 트랜지스터(31)의 온의 타이밍을 제어하기 위한 온 신호 φTR_PMOS는, NOT 회로(66)에 입력된다. NOT 회로(66)는, 그 온 신호 φTR_PMOS의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(61)에 입력한다.
OR 회로(61)는, NOT 회로(24)로부터 출력되는 신호와, NOT 회로(66)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(31)에 입력한다. 특히, OR 회로(61)는, NOT 회로(66)로부터 출력되는 신호를 이용하여, NOT 회로(24)로부터 출력되는, nMOS 트랜지스터(32)에 입력되는 신호와는 별도로, pMOS 트랜지스터(31)에 입력되는 신호를 생성한다. 이에 의해, 타이밍 조정부(151)는, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)를 개별로 제어할 수 있다.
또한, 타이밍 조정부(151)의 NOT 회로(26)로부터 출력되는 신호는, 드라이버부(13)의 nMOS 트랜지스터(34)에 입력됨과 함께，OR 회로(62)에 입력된다. 또한, 제어부(152)로부터 출력되는, pMOS 트랜지스터(33)의 온의 타이밍을 제어하기 위한 온 신호 φRST_PMOS는, NOT 회로(65)에 입력된다. 이후, NOT 회로(65)는, 그 온 신호 φRST_PMOS의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(62)에 입력한다.
OR 회로(62)는, NOT 회로(26)로부터 출력되는 신호와, NOT 회로(65)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(33)에 입력한다. 그 결과, 타이밍 조정부(151)는, pMOS 트랜지스터(33)와 nMOS 트랜지스터(34)를 개별로 제어할 수 있다.
또한, 타이밍 조정부(151)의 NOT 회로(28)로부터 출력되는 신호는, 드라이버부(13)의 nMOS 트랜지스터(36)에 입력됨과 함께，OR 회로(63)에 입력된다. 또한, 제어부(152)로부터 출력되는, pMOS 트랜지스터(35)를 턴온시키기 위한 온 신호 φSEL_PMOS는, NOT 회로(64)에 입력된다. 이후, NOT 회로(64)는, 그 온 신호 φSEL_PMOS의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(63)에 입력한다.
OR 회로(63)는, NOT 회로(28)로부터 출력되는 신호와, NOT 회로(64)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(35)에 입력한다. 그 결과, 타이밍 조정부(151)는, pMOS 트랜지스터(35)와 nMOS 트랜지스터(36)를 개별로 제어할 수 있다.
제어부(152)는, 소정의 타이밍에서, 하이 레벨 또는 로우 레벨의 타이밍 신호 φSEL, φRST, φSTR, 및 φRTR, 및, 온 신호 φTR_PMOS, φRST_PMOS, 및 φSEL_PMOS를 생성하고, 타이밍 조정부(151)에 공급한다.
이제, 도 11을 참조하여, 도 10의 화소 구동 회로(150)에서의, 전송 게이트 신호 TR(n)의 출력에 관한 신호의 타이밍의 예에 대해서 설명한다.
도 11에 나타내는 바와 같이, 시각 t11에서，행 선택 신호 φV_LINE(n)이 로우 레벨로부터 하이 레벨로 되고, 그 후, 시각 t12에서, 타이밍 신호 φSTR 혹은 φRTR이 로우 레벨로부터 하이 레벨로 되면, AND 회로(21 및 22), OR 회로(23), 및 NOT 회로(24)에 의해 생성되고，nMOS 트랜지스터(32)에 입력되는 신호는, 로우 레벨로 된다. 또한, 이때, 도 11에 나타내는 바와 같이, 온 신호 φTR_PMOS가 로우 레벨이면, AND 회로(21 및 22), OR 회로(23), NOT 회로(24), OR 회로(61), 및 NOT 회로(66)에 의해 생성되고，pMOS 트랜지스터(31)에 입력되는 신호는, 하이 레벨로 된다. 따라서, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 양쪽이 오프로 되어, 도 11에 나타내는 바와 같이, 전송 게이트 접속점이 하이 임피던스(Hi-Z)로 된다.
이후, 도 11에 나타내는 바와 같이, 시각 t13에서 온 신호 φTR_PMOS가 로우 레벨로부터 하이 레벨로 되면, nMOS 트랜지스터(32)에 입력되는 신호는, 로우 레벨로 유지되지만, pMOS 트랜지스터(31)에 입력되는 신호는, 로우 레벨로 된다. 따라서, nMOS 트랜지스터(32)는 오프 상태로 유지되지만, pMOS 트랜지스터(31)는 온 상태로 되고, 도 11에 나타내는 바와 같이, 전위 VDD의 하이 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다.
이상과 같이, 시각 t12에서 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨로 될 때, nMOS 트랜지스터(32)는 오프 상태로 되어, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)의 출력은 종료하지만, 온 신호 φTR_PMOS가 하이 레벨로 되는 시각 t13까지는, pMOS 트랜지스터(31)가 온 상태로 되지 않기 때문에, 전송 게이트 접속점은 하이 임피던스로 된다.
그리고, 도 11에 나타내는 바와 같이, 시각 t14에서 온 신호 φTR_PMOS가 하이 레벨로부터 로우 레벨로 되면, nMOS 트랜지스터(32)에 입력되는 신호는, 로우 레벨로 유지되지만, pMOS 트랜지스터(31)에 입력되는 신호는, 하이 레벨로 되돌아간다. 따라서, nMOS 트랜지스터(32)는 오프 상태로 유지되지만, pMOS 트랜지스터(31)가 오프 상태로 되돌아가, 도 11에 나타내는 바와 같이, 전송 게이트 접속점은 다시 하이 임피던스로 된다.
다음으로, 도 11에 나타내는 바와 같이, 시각 t15에서 타이밍 신호 φSTR 혹은 φRTR이 로우 레벨로 되면, nMOS 트랜지스터(32)에 입력되는 신호는, 하이 레벨로 된다. 또한, 이때, 도 11에 나타내는 바와 같이, 온 신호 φTR_PMOS가 로우 레벨로 유지되면, pMOS 트랜지스터(31)에 입력되는 신호는, 하이 레벨로 된다. 따라서, pMOS 트랜지스터(31)는 오프 상태로 유지되지만, nMOS 트랜지스터(32)는 온 상태로 되어, 도 11에 나타내는 바와 같이, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다.
그리고, 도 11에 도시하는 바와 같이, 시각 t16에서 행 선택 신호 φV_LINE(n)은 하이 레벨로부터 로우 레벨로 되지만, 타이밍 신호 φSTR 혹은 φRTR, 및 온 신호 φTR_PMOS가 로우 레벨로 유지되면, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)에 입력되는 신호는, 하이 레벨로 유지되다. 따라서, 도 11에 나타내는 바와 같이, 전위 VSS의 전송 게이트 신호 TR(n)이 화소부에 계속 출력된다.
이상과 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨, 및, 로우 레벨로부터 하이 레벨로 천이시키는 경우에, 그 천이의 도중에 전송 게이트 접속점이 하이 임피던스로 되도록, 제어부(152)가, 온 신호 φTR_PMOS의 레벨을 변화시킨다. 따라서, 천이시에, pMOS 트랜지스터(31)와 nMOS 트랜지스터(32)의 양쪽이 순간적으로 온 상태로 되어, 전위 VDD로부터 전위 VSS에 관통 전류가 흐르는 것을 방지할 수 있다.
그 결과, 로우 레벨의 전원의 변동이 방지된다. 또한, 특히, 화소 구동 회로(150)가 형성된 칩의 내부에 탑재한 차지 펌프에서 발생하는 마이너스 전위를 로우 레벨의 전위 VSS로 하고 있는 경우, 차지 펌프에의 부하가 없어진다. 따라서, 화소부에서의 화질의 열화를 방지할 수 있다.
또한, 제어부(152)는, 타이밍 신호 φSTR 또는 φRTR, 혹은, 온 신호 φTR_PMOS의 레벨의 절환의 타이밍이나 펄스 길이를 변경함으로써, 전송 게이트 신호 TR(n)의 전위가 전위 VDD인 기간, 전송 게이트 신호 TR(n)의 전위가 전위 VSS인 기간, 및 전송 게이트 접속점이 하이 임피던스인 기간(이하, 하이 임피던스 기간이라고 함)의 개시의 타이밍과 기간(길이)을 변경할 수 있다. 타이밍 신호 φSTR 또는 φRTR, 혹은, 온 신호 φTR_PMOS의 레벨의 절환의 타이밍이나 펄스 길이의 변경은, 예를 들면, 제어부(152)에 형성된 레지스터(도시 생략)를 이용하여 임의로 행할 수 있다.
예를 들면, 제어부(152)는, 도 12에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 로우 레벨로부터 하이 레벨로 천이하는 경우에만, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 해서 관통 전류가 흐르는 것을 억제한다. 또한, 도 13에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨로 천이시키는 경우에만, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 해서 관통 전류가 흐르는 것을 억제할 수도 있다.
도 12에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 로우 레벨로부터 하이 레벨로 천이하는 경우에만, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 할 때, 제어부(152)는, 시각 t15보다 전의 시각 t14가 아니라, 시각 t15보다 후의 시각 t21에서, 온 신호 φTR_PMOS를 하이 레벨로부터 로우 레벨로 한다. 이에 의해，nMOS 트랜지스터(32)가 온으로 됨과 동시에, pMOS 트랜지스터(31)가 오프로 되기 때문에, 전송 게이트 신호 TR(n)의 레벨이 하이 레벨로부터 로우 레벨로 천이하는 경우에는, 전송 게이트 접속점은, 하이 임피던스로 되지 않는다.
또한, 도 13에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨로 천이하는 경우에만, 그 천이의 도중에 전송 게이트 접속점을 하이 임피던스로 할 때, 제어부(152)는, 시각 t12보다 후의 시각 t13이 아니라, 시각 t12보다 전의 시각 t31에서, 온 신호 φTR_PMOS를 로우 레벨로부터 하이 레벨로 한다. 이에 의해，nMOS 트랜지스터(32)가 오프로 됨과 동시에, pMOS 트랜지스 터(31)가 온으로 되기 때문에, 전송 게이트 신호 TR(n)의 레벨이 로우 레벨로부터 하이 레벨로 천이하는 경우에는, 전송 게이트 접속점은, 하이 임피던스로 되지 않는다.
또한, 제어부(152)는, 관통 전류를 방지하는 것보다도, 하이 임피던스 기간을 삭감해서 시간 또는 클럭 기간의 단축을 우선하고자 하는 경우, 도 14에 나타내는 바와 같이, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로부터 로우 레벨로 천이시키는 경우에도, 로우 레벨로부터 하이 레벨로 천이시키는 경우에도, 천이의 도중에, 전송 게이트 접속점을, 하이 임피던스로 하게 하지 않을 수도 있다.
이 경우, 도 14에 나타내는 바와 같이, 제어부(152)는, 시각 t12보다 전의 시각 t31에서, 온 신호 φTR_PMOS를 로우 레벨로부터 하이 레벨로 하고, 시각 t15보다 후의 시각 t21에서, 온 신호 φTR_PMOS를 하이 레벨로부터 로우 레벨로 한다. 특히, 제어부(152)는, 온 신호 φTR_PMOS의 펄스의 길이를, 타이밍 신호 φSTR 혹은 φRTR의 펄스의 길이 이상으로 한다.
또한, 타이밍 신호 φSTR 혹은 φRTR의 레벨이 하이 레벨인 동안, 제어부(152)는, 온 신호 φTR_PMOS의 레벨을 변경함으로써, pMOS 트랜지스터(31)를 온 또는 오프 상태로 하고, 하이 임피던스 기간을 설정하도록 하거나, 설정하지 않도록 하거나 할 수 있다. 따라서, 예를 들면, 타이밍 신호 φSTR 혹은 φRTR의 레벨이 하이 레벨인 동안에 복수 회 하이 임피던스 기간을 설정하도록 하거나, 하이 임피던스 기간을 전혀 설정하지 않도록 하거나 할 수도 있다.
또한, 전술한 설명에서는, 전송 게이트 신호 TR(n)에 대해서 설명했지만, 리셋 신호 RST(n)나 셀렉트 신호 SEL(n)에 대해서도 마찬가지로, 제어부(152)가, 온 신호 φRST_PMOS나 φSEL_PMOS의 레벨을 변화시킴으로써, 리셋 신호 RST(n)나 셀렉트 신호 SEL(n)의 레벨의 천이의 도중에, 리셋 접속점이나 셀렉트 접속점을 하이 임피던스로 하여, 전위 VDD로부터 전위 VSS에 관통 전류가 흐르는 것을 방지할 수 있다.
도 15는, 본 발명을 적용한 CMOS 이미지 센서의 화소 구동 회로의 제4 실시 형태의 구성예를 도시하고 있다.
도 15의 화소 구동 회로(200)는, 어드레스 디코더(11), 타이밍 조정부(201), 드라이버부(102), 및 제어부(202)에 의해 구성된다. 화소 구동 회로(200)는 하이 레벨과 로우 레벨의 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)뿐만아니라, 미들 레벨의 전송 게이트 신호 TR(n), 리셋 신호 RST(n), 및 셀렉트 신호 SEL(n)도 생성해서 출력한다.
또한, 도 15에서는, 설명의 편의상, 전송 게이트 신호 TR(n)을 생성하는 부분에 대해서만 도시해서 설명하지만, 리셋 신호 RST(n)와 셀렉트 신호 SEL(n)도, 전송 게이트 신호 TR(n)과 마찬가지로 생성되어, 출력된다. 또한, 도 15에서, 도 1이나 도 8과 동일한 것에는, 동일한 부호를 붙이고 있고, 설명은 반복되기 때문에 생략한다.
타이밍 조정부(201)에서는, 전송 게이트 신호 TR(n)의 생성의 타이밍을 조정하기 위해서, 드라이버부(102)의 전단에, 2개의 OR 회로(111 및 112), 및, 2개의 NOT 회로(113 및 114)가 배치된다. 타이밍 조정부(201)는, 드라이버부(102)의, 전송 게이트 신호 TR(n)을 생성하기 위한 2개의 pMOS(121 및 122), 및 1개의 nMOS 트랜지스터(123)에, 개별로 신호를 입력한다.
구체적으로는, 타이밍 조정부(201)의 NOT 회로(24)로부터 출력되는 신호는, 드라이버부(102)의 nMOS 트랜지스터(123)에 입력됨과 함께，OR 회로(111 및 112)에 입력된다. 또한, 제어부(202)로부터 출력되는, pMOS 트랜지스터(121)의 온의 타이밍을 제어하기 위한 온 신호 φTR_PMOS1은, NOT 회로(113)에 입력된다. NOT 회로(113)는, 그 온 신호 φTR_PMOS1의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(111)에 입력한다. OR 회로(111)는, NOT 회로(24)로부터 출력되는 신호와, NOT 회로(113)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(121)에 입력한다.
또한, 제어부(202)로부터 출력되는, pMOS 트랜지스터(122)의 온의 타이밍을 제어하기 위한 온 신호 φTR_PMOS2는, NOT 회로(114)에 입력된다. NOT 회로(114)는, 그 온 신호 φTR_PMOS2의 부정을 구하고, 그 결과 얻어지는 신호를 OR 회로(112)에 입력한다. OR 회로(112)는, NOT 회로(24)로부터 출력되는 신호와, NOT 회로(114)로부터 출력되는 신호의 논리합을 구하고, 그 결과 얻어지는 신호를 pMOS 트랜지스터(122)에 입력한다.
이상과 같이, OR 회로(111)는, NOT 회로(113)로부터 출력되는 신호를 이용하여, NOT 회로(24)로부터 출력되는, nMOS 트랜지스터(123)에 입력되는 신호와는 별도로, pMOS 트랜지스터(121)에 입력되는 신호를 생성한다. 한편, OR 회로(112)는, NOT 회로(114)로부터 출력되는 신호를 이용하여, nMOS 트랜지스터(123)에 입력되는 신호와는 별도로, pMOS 트랜지스터(122)에 입력되는 신호를 생성한다. 이에 의해, 타이밍 조정부(201)는, pMOS(121 및 122), 및 nMOS 트랜지스터(123)를 개별로 제어할 수 있다.
드라이버부(102)는, 타이밍 조정부(201)로부터 공급되는 신호에 따라서, 전송 게이트 신호 TR(n) 등을 생성한다. 구체적으로는, 드라이버부(102)에서는, pMOS 트랜지스터(121)와 pMOS 트랜지스터(122)가 병렬로 접속되고, 그것들과 nMOS 트랜지스터(123)가 직렬로 접속된다. pMOS 트랜지스터(121)의 소스에 하이 레벨의 전위로서 전위 VDD1이 접속되고, pMOS 트랜지스터(122)의 소스에 미들 레벨의 전위로서 전위 VDD2가 접속되고, nMOS 트랜지스터(123)의 소스에 로우 레벨의 전위로서 전위 VSS가 접속되어 있다.
pMOS 트랜지스터(121)의 게이트에는 타이밍 조정부(201)의 OR 회로(111)로부터 공급되는 신호가, pMOS 트랜지스터(122)의 게이트에는 OR 회로(112)로부터 공급되는 신호가, nMOS 트랜지스터(123)의 게이트에는, NOT 회로(24)로부터 공급되는 신호가, 각각 입력된다.
pMOS 트랜지스터(121), pMOS 트랜지스터(122), 및 nMOS 트랜지스터(123)는, 각각의 게이트에 공급되는 신호의 레벨에 따라서, 온 또는 오프로 되고, 그 결과, pMOS 트랜지스터(121), pMOS 트랜지스터(122), 및 nMOS 트랜지스터(123)의 드레인끼리가 접속된 점(이하, 3접속점이라고 함)의 전위는, 전위 VDD1, 전위 VDD2, 또는 전위 VSS로 된다. 그리고, 이 전위의 신호가, 전송 게이트 신호 TR(n)로서, 화소 부의 n행째의 화소의 전송 게이트에 인가된다. 이상과 같이 해서, 드라이버부(102)에서는, 타이밍 조정부(201)로부터 공급되는 신호에 따라서, 전송 게이트 신호 TR(n)이 생성되어, 출력된다.
제어부(202)는, 소정의 타이밍에서, 하이 레벨 또는 로우 레벨의 타이밍 신호 φSTR, 타이밍 신호 φRTR, 온 신호 φTR_PMOS1, 온 신호 φTR_PMOS2 등을 생성하여, 타이밍 조정부(201)에 공급한다.
또한, 도 15에서는, 전위 VDD2가 pMOS 트랜지스터(122)에 접속되었지만，nMOS에 접속되도록 하여도 된다. 이 경우, 전위 VDD2가 접속된 nMOS는, nMOS 트랜지스터(123)와 병렬로 접속되고, 그 nMOS의 게이트에는, OR 회로(112)로부터 출력된 신호를 반전한 신호가 입력된다.
다음으로, 도 16을 참조하여, 도 15의 화소 구동 회로(200)에서의, 전송 게이트 신호 TR(n)의 출력에 관한 신호의 타이밍의 예에 대해서 설명한다.
도 16에 나타내는 바와 같이, 시각 t51에서，행 선택 신호 φV_LINE(n)이 로우 레벨로부터 하이 레벨로 되고, 그 후, 시각 t52에서, 타이밍 신호 φSTR 혹은 φRTR이 로우 레벨로부터 하이 레벨로 되면, nMOS 트랜지스터(123)에 입력되는 신호는, 로우 레벨로 된다. 또한, 이때, 도 16에 나타내는 바와 같이, 온 신호 φTR_PMOS1 및 φTR_PMOS2가 로우 레벨이면, pMOS 트랜지스터(121)에 입력되는 신호와, pMOS 트랜지스터(122)에 입력되는 신호는, 양쪽 모두 하이 레벨로 된다. 따라서, pMOS(121 및 122), 및 nMOS 트랜지스터(123)의 모두가 오프로 되어, 도 16에 나타내는 바와 같이, 3접속점은 하이 임피던스(Hi-Z(1))로 된다.
다음으로, 도 16에 나타내는 바와 같이, 시각 t53에서 온 신호 φTR_PMOS1이 로우 레벨로부터 하이 레벨로 되면, pMOS 트랜지스터(122)에 입력되는 신호는 하이 레벨로 유지되며, nMOS 트랜지스터(123)에 입력되는 신호는, 로우 레벨로 유지되지만, pMOS 트랜지스터(121)에 입력되는 신호는, 로우 레벨로 된다. 따라서, pMOS 트랜지스터(122)와 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(121)는 온으로 되어, 도 16에 나타내는 바와 같이, 전위 VDD1의 하이 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다.
이상과 같이, 시각 t52에서 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨이 될 때, nMOS 트랜지스터(123)는 오프로 되어, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)의 출력은 종료하지만, 온 신호 φTR_PMOS1 또는 φTR_PMOS2가 하이 레벨로 되는 시각 t53까지는, pMOS(121 또는 122)가 온 상태로 되지 않는다. 따라서, 3접속점은 하이 임피던스로 된다.
그리고, 도 16에 나타내는 바와 같이, 시각 t54에서 온 신호 φTR_PMOS1이 하이 레벨로부터 로우 레벨로 되돌아가면, pMOS 트랜지스터(122) 및 nMOS 트랜지스터(123)에 입력되는 신호는 그대로이지만, pMOS 트랜지스터(121)에 입력되는 신호는, 하이 레벨로 되돌아간다. 따라서, pMOS 트랜지스터(122) 및 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(121)는 오프 상태로 되돌아가, 도 16에 나타내는 바와 같이, 3접속점은 하이 임피던스(Hi-Z(2))로 된다.
이상과 같이, 제어부(202)는, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS1을 하이 레벨로 함으로써, pMOS 트랜지스터(121)를 온으로 하고, 전송 게이트 신호 TR(n)의 레벨을 하이 레벨로 할 수 있다. 따라서, 제어부(202)는, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS1을 하이 레벨로 하는 기간을 제어함으로써, pMOS 트랜지스터(121)의 온 기간을 제어하여, 전송 게이트 신호 TR(n)의 레벨이 하이 레벨인 하이 레벨 기간의 유무, 길이, 개시의 타이밍 등을 제어할 수 있다.
다음으로, 도 16에 나타내는 바와 같이, 시각 t55에서 온 신호 φTR_PMOS2가 로우 레벨로부터 하이 레벨로 되면, pMOS 트랜지스터(121)에 입력되는 신호와 nMOS 트랜지스터(123)에 입력되는 신호는, 그대로이지만, pMOS 트랜지스터(122)에 입력되는 신호는, 로우 레벨로 된다. 따라서, pMOS 트랜지스터(121)와 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(122)가 온으로 되어, 도 16에 나타내는 바와 같이, 전위 VDD2의 미들 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다.
그리고, 도 16에 나타내는 바와 같이, 시각 t56에서 온 신호 φTR_PMOS2가 하이 레벨로부터 로우 레벨로 되돌아가면, pMOS 트랜지스터(121) 및 nMOS 트랜지스터(123)에 입력되는 신호는 그대로이지만, pMOS 트랜지스터(122)에 입력되는 신호는, 하이 레벨로 되돌아간다. 따라서, pMOS 트랜지스터(121) 및 nMOS 트랜지스터(123)는 오프 상태로 유지되지만, pMOS 트랜지스터(122)는 오프 상태로 되돌아 가, 도 16에 나타내는 바와 같이, 3접속점은 하이 임피던스(Hi-Z(3))로 된다.
이상과 같이, 제어부(202)는, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS2를 하이 레벨로 함으로써, pMOS 트랜지스터(122)를 온으로 하고, 전송 게이트 신호 TR(n)의 레벨을 미들 레벨로 할 수 있다. 따라서, 제어부(202)는, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS2를 하이 레벨로 하는 기간을 제어함으로써, pMOS 트랜지스터(122)의 온 기간을 제어하고, 전송 게이트 신호 TR(n)의 레벨이 미들 레벨인 미들 레벨 기간의 유무, 길이, 개시의 타이밍 등을 제어할 수 있다.
다음으로, 도 16에 나타내는 바와 같이, 시각 t57에서 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨로부터 로우 레벨로 되돌아가면, nMOS 트랜지스터(123)에 입력되는 신호는, 하이 레벨로 된다. 또한, 이때, 도 16에 나타내는 바와 같이, 온 신호 φTR_PMOS1 및 φTR_PMOS2가 로우 레벨로 유지되면, pMOS 트랜지스터(121)에 입력되는 신호와, pMOS 트랜지스터(122)에 입력되는 신호는, 양쪽 모두 하이 레벨로 된다. 따라서, pMOS(121 및 122)는 오프 상태로 유지되지만, nMOS 트랜지스터(123)가 온 상태로 되어, 도 16에 나타내는 바와 같이, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)이 화소부에 출력된다.
그리고, 도 16에 나타내는 바와 같이, 시각 t58에서，행 선택 신호 φV_LINE(n)은 하이 레벨로부터 로우 레벨로 되지만, 타이밍 신호 φSTR 혹은 φRTR, 및 온 신호 φTR_PMOS1 및 φTR_PMOS2가 로우 레벨로 유지되면, pMOS(121 및 122), 및 nMOS 트랜지스터(123)에 입력되는 신호는, 모두 하이 레벨로 유지된다. 따라서, 도 16에 나타내는 바와 같이, 전위 VSS의 로우 레벨의 전송 게이트 신호 TR(n)이 화소부에 계속 출력된다.
이상과 같이, 도 16에서는, 전송 게이트 신호 TR(n)의 레벨을 로우 레벨로부터 하이 레벨로, 하이 레벨로부터 미들 레벨로, 미들 레벨로부터 로우 레벨로 각각 천이시키는 경우에, 그 천이의 도중에, 전송 게이트 신호 TR(n)의 레벨을 하이 임피던스로 하고 있다. 이렇게, 천이의 도중에 3접속점이 하이 임피던스인 기간이 설정됨으로써, 천이시에 전위 VDD로부터 전위 VSS에 관통 전류가 흐르는 것을 방지할 수 있다.
또한, 도 16에 나타내는 바와 같이, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨인 동안에, 온 신호 φTR_PMOS1과 온 신호 φTR_PMOS2의 양쪽이 로우 레벨인 기간이, 3접속점을 하이 임피던스로 하는 기간으로 된다. 따라서, 온 신호 φTR_PMOS1과 φTR_PMOS2의 레벨의 절환 타이밍이나 펄스 기간을 변경함으로써, 임의의 타이밍에서, 임의의 길이의 3접속점을 하이 임피던스로 하는 기간을 설정할 수 있다.
예를 들면, 하이 임피던스 기간 Hi-Z(1)만, Hi-Z(2)만, Hi-Z(3)만, Hi-Z(1)과 Hi-Z(2)만, Hi-Z(1)과 Hi-Z(3)만, 또는 Hi-Z(2)과 Hi-Z(3)만을, 설정할 수 있다. 또한, 제어부(202)는, 관통 전류를 방지하는 것보다도, 하이 임피던스 기간을 삭감해서 시간의 단축을 우선하고자 하는 경우, 전혀 하이 임피던스 기간을 설정하지 않도록 할 수도 있다.
또한, 각 신호의 레벨로서는, 제어부(52)(103, 152, 202)에 형성된 레지스터 (도시 생략)를 이용하여, 화소 구동 회로(50)(100, 150, 200)에 알맞은 임의의 값을 설정할 수 있다.
또한, 전술한 도 11 내지 도 14 및 도 16의 설명에서는, 타이밍 신호 φSTR 혹은 φRTR이 하이 레벨(또는 로우 레벨)이다라고 기술했지만, 이 기술은, 타이밍 신호 φSTR과 φRTR의 양쪽이 하이 레벨(또는 로우 레벨)인 경우와, 타이밍 신호 φSTR 혹은 φRTR 중 어느 한쪽이 하이 레벨(또는 로우 레벨)이며, 다른 쪽이 항상 로우 레벨인 경우를 의미한다. 이때, 하이 레벨로 되는 타이밍 신호가 φSTR과 φRTR의 어느 쪽이어도, 온 신호를 이용하여 하이 임피던스 제어할 수 있다.
본 명세서에서, 프로그램 기록 매체에 저장되는 프로그램을 기술하는 스텝은, 기재된 순서에 따라서 시계열적으로 행해지는 처리는 물론, 반드시 시계열적으로 처리되지 않더라도, 병렬적 혹은 개별로 실행되는 처리도 포함하는 것이다.
본 발명의 바람직한 실시예는 특정한 용어를 이용해서 설명되는 한편, 그러한 설명은 설명적인 목적만을 위한 것이고, 이하의 특허청구범위의 취지나 범위를 벗어나지 않고 변경 및 변화가 만들어질 수 있다.
당업자라면, 첨부된 특허청구범위나 그 균등물의 범위를 벗어나지 않고 설계 요구 및 다른 인자에 따라서 다양한 수정, 조합, 부조합 및 변경이 가능함을 이해해야 할 것이다.
도 1은 종래의 화소 구동 회로의 구성의 일례를 도시하는 도면.
도 2는 도 1의 구동 회로에서의 신호의 타이밍을 도시하는 타이밍 차트.
도 3은 본 발명의 제1 실시예에 따른 화소 구동 회로의 구성예를 도시하는 회로도.
도 4 내지 도 7은 도 3에 도시된 화소 구동 회로에서의 신호들의 다른 타이밍 관계를 도시하는 타이밍 차트.
도 8은 본 발명의 제2 실시예에 따른 화소 구동 회로의 구성예를 도시하는 회로도.
도 9는 도 8에 도시된 화소 구동 회로에서의 신호의 타이밍을 도시하는 타이밍 차트.
도 10은 본 발명의 제3 실시예에 따른 화소 구동 회로의 구성예를 도시하는 회로도.
도 11 내지 도 14는 도 10에 도시된 화소 구동 회로에서의 신호들의 다른 타이밍 관계를 도시하는 타이밍 차트.
도 15는 본 발명의 제4 실시예에 따른 화소 구동 회로의 구성예를 도시하는 회로도.
도 16은 도 15의 화소 구동 회로에서의 신호들의 타이밍을 도시하는 타이밍 차트.
[도면의 주요 부분에 대한 부호의 설명]
31: pMOS
32: nMOS
50: 화소 구동 회로
51: 타이밍 조정부
100: 화소 구동 회로
121: pMOS
150: 화소 구동 회로
151: 타이밍 조정부
200: 화소 구동 회로

Claims (6)

  1. 화소를 구동하는 구동 장치로서,
    제1 전위와 접속하는 제1 pMOS형 트랜지스터와,
    상기 제1 pMOS형 트랜지스터와 직렬로 접속된, 제2 전위와 접속하는 제1 nMOS형 트랜지스터와,
    상기 제1 pMOS형 트랜지스터와 상기 제1 nMOS형 트랜지스터 중 어느 1개의 턴온의 타이밍을 제어하는 제1 온 신호를 이용하여, 상기 제1 pMOS형 트랜지스터와 상기 제1 nMOS형 트랜지스터를 개별로 제어하는 제어부
    를 구비하고,
    상기 제1 pMOS형 트랜지스터와 상기 제1 nMOS형 트랜지스터의 접속점(node)의 전위의 신호는, 상기 화소를 구동하는 구동 신호로서 상기 화소에 입력되는 구동 장치.
  2. 제1항에 있어서,
    상기 제어부는, 상기 제1 pMOS형 트랜지스터와 상기 제1 nMOS형 트랜지스터를 개별로 제어함으로써, 상기 접속점의 전위가 상기 제1 전위인 제1 전위 기간, 상기 접속점의 전위가 상기 제2 전위인 제2 전위 기간, 및 상기 접속점이 하이 임피던스 상태인 하이 임피던스 기간의 길이와 개시 타이밍을 제어하는 구동 장치.
  3. 제2항에 있어서,
    상기 제어부는, 상기 제1 전위 기간과 상기 제2 전위 기간의 한쪽으로부터 다른 쪽에의 천이시에 상기 하이 임피던스 기간이 설정되도록, 상기 제1 전위 기간, 상기 제2 전위 기간, 및 상기 하이 임피던스 기간의 길이와 개시 타이밍을 제어하는 구동 장치.
  4. 제1항에 있어서,
    상기 제1 pMOS형 트랜지스터에 병렬로 접속된, 제3 전위와 접속하는 제2 pMOS형 트랜지스터, 및 상기 제1 nMOS형 트랜지스터에 병렬로 접속된, 상기 제3 전위와 접속하는 제2 nMOS형 트랜지스터 중 어느 1개인 제2 트랜지스터를 더 구비하고,
    상기 제어부는, 상기 제1 온 신호와, 상기 제2 트랜지스터의 턴온의 타이밍을 제어하는 제2 온 신호를 이용하여, 상기 제1 pMOS형 트랜지스터, 상기 제1 nMOS형 트랜지스터, 및, 상기 제2 트랜지스터를 개별로 제어하고,
    상기 제1 pMOS형 트랜지스터, 상기 제1 nMOS형 트랜지스터, 및, 상기 제2 트랜지스터의 접속점의 전위의 신호는, 상기 구동 신호로서 상기 화소에 입력되는 구동 장치.
  5. 제4항에 있어서,
    상기 제어부는, 상기 제1 pMOS형 트랜지스터, 상기 제1 nMOS형 트랜지스터, 및 상기 제2 트랜지스터를 개별로 제어함으로써, 상기 접속점의 전위가 상기 제1 전위인 제1 전위 기간, 상기 접속점의 전위가 상기 제2 전위인 제2 전위 기간, 상기 접속점의 전위가 상기 제3 전위인 제3 전위 기간, 및 상기 접속점이 하이 임피던스인 하이 임피던스 기간의 길이와 개시의 타이밍을 제어하는 구동 장치.
  6. 제5항에 있어서,
    상기 제어부는, 상기 제1 전위 기간, 상기 제2 전위 기간, 및 상기 제3 전위 기간 중 어느 1개로부터 다른 1개로의 천이시에, 상기 하이 임피던스 기간이 설정되도록, 상기 제1 전위 기간, 상기 제2 전위 기간, 상기 제3 전위 기간, 및 상기 하이 임피던스 기간의 길이와 개시 타이밍을 제어하는 구동 장치.
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