CN101309347A - 驱动装置 - Google Patents

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CN101309347A
CN101309347A CNA200810097158XA CN200810097158A CN101309347A CN 101309347 A CN101309347 A CN 101309347A CN A200810097158X A CNA200810097158X A CN A200810097158XA CN 200810097158 A CN200810097158 A CN 200810097158A CN 101309347 A CN101309347 A CN 101309347A
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pmos transistor
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崎冈洋司
牧野荣治
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Abstract

本文公开了驱动像素的驱动装置，包括与第一电位连接的第一pMOS型晶体管；与第一pMOS型晶体管串联并与第二电位连接的第一nMOS型晶体管；和配置成利用控制第一pMOS型晶体管和第一nMOS型晶体管之一的接通定时的第一接通信号分别控制第一pMOS型晶体管和第一nMOS型晶体管的控制部分；第一pMOS型晶体管与第一nMOS型晶体管之间的节点上的电位的信号作为驱动像素的驱动信号输入像素中。

Description

驱动装置
交叉参考相关申请
本申请包含与2007年8月8日向日本专利局提出的日本专利申请第JP2007-206000号和2007年5月17日向日本专利局提出的日本专利申请第JP2007-132098号有关的主题，特此全文引用以供参考。
技术领域
本发明涉及驱动像素的驱动装置。
背景技术
图1示出了CMOS(互补金属氧化物半导体)图像传感器的像素驱动电路或V型驱动电路的配置的例子，尤其，为了便于图解起见，示出了驱动第n行中的像素的像素驱动电路或V型驱动电路的一部分。进一步，虽然在图1中，为了简化描述，使用了AND(“与”)电路、OR(“或”)电路和NOT(“非”)电路，但实际电路不是利用AND、OR和NOT电路实现的，而是利用NAND(“与非”)、NOR(“或非”)和NOT电路实现的。
参照图1，所示的像素驱动电路10包括地址解码器11、定时调整部分12、驱动部分13和控制部分14，并产生和输出驱动第n行中的像素的传送门(transfer gate)信号TR(n)、重置信号RST(n)和选择信号SEL(n)。
地址解码器11在预定定时将选择第n行中的像素作为驱动目标的行选择信号供应给定时调整部分12。
定时调整部分12调整传送门信号TR(n)、重置信号RST(n)和选择信号SEL(n)的产生定时。具体地说，定时调整部分12包括相互协作起调整传送门信号TR(n)的产生定时的逻辑门电路作用的AND电路21和22、OR电路23和NOT电路24。定时调整部分12进一步包括相互协作地起调整重置信号RST(n)的产生定时的逻辑门电路作用的AND电路25和NOT电路26。定时调整部分12进一步包括相互协作地起调整选择信号SEL(n)的产生定时的逻辑门电路作用的AND电路27和NOT电路28。
AND电路21对从地址解码器11输入的行选择信号
Figure A20081009715800051
和从控制部分14输入的定时信号
Figure A20081009715800052
进行逻辑与运算，并且将通过逻辑与运算获得的信号供应给OR电路23。AND电路22对从地址解码器11输入的行选择信号
Figure A20081009715800053
和从控制部分14输入的另一个定时信号
Figure A20081009715800054
进行逻辑与运算，并且将通过逻辑与运算获得的信号供应给OR电路23。
OR电路23对从AND电路21供应的信号和从AND电路22供应的信号进行逻辑或运算，并且将通过逻辑或运算获得的信号供应给NOT电路24。NOT电路24对从OR电路23供应的信号进行逻辑非运算，并且将通过逻辑非运算获得的信号供应给驱动部分13。因此，控制下文所述的将由驱动部分13产生的传送门信号TR(n)的产生定时。
AND电路25对从地址解码器11输入的行选择信号
Figure A20081009715800055
和从控制部分14输入的定时信号
Figure A20081009715800056
进行逻辑与运算，并且将通过逻辑与运算获得的信号供应给NOT电路26。NOT电路26对从AND电路25供应的信号进行逻辑非运算，并且将通过逻辑非运算获得的信号供应给驱动部分13。其结果是，控制将由驱动部分13产生的重置信号RST(n)的产生定时。
AND电路27对从地址解码器11输入的行选择信号
Figure A20081009715800057
和从控制部分14输入的定时信号
Figure A20081009715800058
进行逻辑与运算，并且将通过逻辑与运算获得的信号供应给NOT电路28。NOT电路28对从AND电路27供应的信号进行逻辑非运算，并且将通过逻辑非运算获得的信号供应给驱动部分13。因此，控制将由驱动部分13产生的选择信号SEL(n)的产生定时。
驱动部分13依照从定时调整部分12供应的信号，产生和输出传送门信号TR(n)、重置信号RST(n)和选择信号SEL(n)。
具体地说，在驱动部分13中，将pMOS晶体管31和nMOS晶体管32串联。电位VDD作为高电平的电位与pMOS晶体管31的源极连接，而电位VSS作为低电平的电位与nMOS晶体管31的源极连接。将从定时调整部分12的NOT电路24供应的信号供应给pMOS晶体管31和nMOS晶体管32的栅极。如果该信号是低电平信号，那么，pMOS晶体管31被置于接通状态，但如果该信号是高电平信号，那么，nMOS晶体管32被置于接通状态。
其结果是，如果输入栅极的信号是低电平信号，那么，pMOS晶体管31和nMOS晶体管32的漏极相互连接的点上的电位变成电位VDD，但如果输入栅极的信号是高电平信号，那么，该点上的电位变成电位VSS。下文将所提及的点称为传送门结点(junction point)。然后，将该电位的信号作为传送门信号TR(n)施加在由数个像素形成的像素部分的第n行中的像素的传送门上。这样，驱动部分13依照从定时调整部分12供应的信号，产生和输出传送门信号TR(n)。
进一步，在驱动部分13中，与pMOS晶体管31和nMOS晶体管32类似地将pMOS晶体管33和nMOS晶体管34串联，而电位VDD和VSS分别与pMOS晶体管33和nMOS晶体管34的源极连接。将从定时调整部分12的NOT电路26供应的信号供应给pMOS晶体管33和nMOS晶体管34的栅极。然后，将pMOS晶体管33和nMOS晶体管34的漏极相互连接的点上的电位的信号作为重置信号RST(n)输入像素部分的第n行中的像素中。下文将所提及的点称为重置结点。其结果是，依照从定时调整部分12供应的信号，将电位VDD或电位VSS的重置信号RST(n)输入像素部分的第n行中的像素中。
而且，在驱动部分13中，与pMOS晶体管31和nMOS晶体管32类似地将pMOS晶体管35和nMOS晶体管36串联，而电位VDD和VSS分别与pMOS晶体管35和nMOS晶体管36的源极连接。将从定时调整部分12的NOT电路28供应的信号供应给pMOS晶体管35和nMOS晶体管36的栅极。然后，将pMOS晶体管35和nMOS晶体管36的漏极相互连接的点上的电位的信号作为选择信号SEL(n)输入像素部分的第n行中的像素中。下文将所提及的点称为选择结点。其结果是，依照从定时调整部分12供应的信号，将电位VDD或电位VSS的选择信号SEL(n)输入像素部分的第n行中的像素中。
控制部分14在预定定时产生高电平或低电平的定时信号
Figure A20081009715800061
Figure A20081009715800062
和
Figure A20081009715800063
并且将产生的信号供应给定时调整部分12。
接着，参照图2描述与图1中的像素驱动电路10中的传送门信号TR(n)的输出有关的信号的定时。
如果行选择信号
Figure A20081009715800064
的电平在时刻t1从低电平改变成高电平，然后，定时信号
Figure A20081009715800065
或定时信号
Figure A20081009715800066
的电平在时刻t2从低电平改变成高电平，那么，由AND电路21和22、OR电路23和NOR电路24产生的信号的电平变成低电平。于是，pMOS晶体管31被置于接通状态，而nMOS晶体管32被置于断开状态，并且正如在图2中看到的那样，电位VDD的传送门信号TR(n)输出到像素部分。
然后，如果正如在图2中看到的那样，定时信号
Figure A20081009715800071
或定时信号
Figure A20081009715800072
的电平在时刻t3从高电平改变成低电平，那么，由AND电路21和22、OR电路23和NOR电路24产生的信号的电平变成高电平。于是，pMOS晶体管31被置于断开状态，而nMOS晶体管32被置于接通状态，并且正如在图2中看到的那样，电位VSS的传送门信号TR(n)输出到像素部分。
此后，尽管正如在图2中看到的那样，行选择信号的电平在时刻t4从高电平改变成低电平，但由AND电路21和22、OR电路23和NOR电路24产生的信号的电平保持高电平。于是，正如在图2中看到的那样，电位VSS的传送门信号TR(n)继续输出到像素部分。
应该注意到，虽然上面描述了定时信号或定时信号
Figure A20081009715800075
具有高电平或低电平，但这种描述表示定时信号
Figure A20081009715800076
和
Figure A20081009715800077
两者都具有高电平或低电平的一种情况，并且定时信号
Figure A20081009715800078
和
Figure A20081009715800079
之一具有高电平或低电平，而另一个信号通常具有低电平的另一种情况两者。
进一步，尽管未示出，但在如图1所示的像素驱动电路10中，重置信号RST(n)和选择信号SEL(n)也可以与传送门信号TR(n)类似，依照行选择信号
Figure A200810097158000710
和定时信号
Figure A200810097158000711
或定时信号
Figure A200810097158000712
的电平改变成电位VDD或电位VSS。
顺便提一下，在如图1所示的像素驱动电路10中，最好在完全相同的定时理想地传播输入串联的pMOS晶体管31、33或35和nMOS晶体管32、34或36的栅极的相同信号。但是，存在一旦pMOS晶体管31、33或35和nMOS晶体管32、34或36的状态在接通和断开之间切换，它们的操作定时可能相互偏移，致使出现pMOS晶体管31、33或35和nMOS晶体管32、34或36两者都被置于接通状态的时刻的可能性。
同时，取决于像素的特性输出像高、中和低电平那样的三个值作为像上述那样的传送门信号TR(n)的驱动电路是已知的和公开在，例如，已公开的日本专利申请第2002-77730号中。尤其，在像所述那种类型那样的驱动电路中，在驱动部分的pMOS晶体管的前一级上的逻辑门的数量和在驱动部分的nMOS晶体管的前一级上的逻辑门的数量时常相互不同。因此，出现某种斜偏差(skew deviation)的可能性很高。
进一步，为了同时打开和关闭一行像素的门，通常利用高容量的晶体管设计像素驱动电路10的驱动部分13的pMOS晶体管31、33或35和nMOS晶体管32、34或36。因此，存在如果驱动部分13的pMOS晶体管31、33或35和nMOS晶体管32、34或36的操作定时相互偏移，致使出现pMOS晶体管31、33或35和nMOS晶体管32、34或36两者都被置于接通状态的时刻，然后过度大穿通电流可以从电位VDD端流到电位VSS端的可能性。
然后，如果大穿通电流流向电位VSS的低电平的电源并且引起低电平振荡，则在存储期间拉下例如不同行中的像素的门的低电平也会振荡。尤其在合并在配有像素驱动电路10的芯片中的电泵生成的负电平被确定为低电平的电位VSS的情况下，存在取决于电泵的容量，可以需要许多时间才能使穿通电流引起的负电位的振荡平静下来的可能性。其结果是，出现对画面质量有害的影响，降低了画面质量。
发明内容
这样，在如上所述的像素驱动电路10中，存在穿通电流可以从电位VDD端流到电位VSS端引起电位VSS的低电平的电源振荡和对画面质量产生有害影响的可能性。
因此，要求在像素受到驱动的情况下，防止低电平的电源振荡，以防画面质量下降。
按照本发明的实施例，提供了驱动像素的驱动装置，包括与第一电位连接的第一pMOS晶体管、与第一pMOS晶体管串联并与第二电位连接的第一nMOS晶体管和配置成利用控制第一pMOS晶体管和第一nMOS晶体管之一的接通定时的第一接通信号分别控制第一pMOS晶体管和第一nMOS晶体管的控制部分，第一pMOS晶体管与第一nMOS晶体管之间的节点上的电位的信号作为驱动像素的驱动信号输入至该像素。
该控制部分可以分别控制第一pMOS晶体管和第一nMOS晶体管，以便控制在其间节点上的电位是第一电位时的第一电位时段、在其间节点上的电位是第二电位时的第二电位时段和在其间节点被置于高阻抗时的高阻抗时段的长度和开始定时。
该控制部分可以控制第一电位时段、第二电位时段以及高阻抗时段的长度和开始定时，以便一旦从第一和第二电位时段之一过渡到另一个时段，就提供高阻抗时段。
该驱动装置可以进一步包括与第一pMOS晶体管并联并与第三电位连接的第二pMOS晶体管并与第一nMOS晶体管并联并与第三电位连接的第二nMOS晶体管之一的第二晶体管，该控制部分利用第一接通信号和控制第二晶体管的接通定时的第二接通信号分别控制第一pMOS晶体管、第一nMOS晶体管和第二晶体管，第一pMOS晶体管、第一nMOS晶体管和第二晶体管之间的节点上的电位的信号作为驱动信号输入到该像素。
该控制部分可以分别控制第一pMOS晶体管、第一nMOS晶体管和第二晶体管，以便控制在其间节点上的电位是第一电位时的第一电位时段、在其间节点上的电位是第二电位时的第二电位时段、在其间节点上的电位是第三电位时的第三电位时段和在其间节点被置于高阻抗时的高阻抗时段的长度和开始定时。
该控制部分可以控制第一、第二和第三电位时段以及高阻抗时段的长度和开始定时，以便一旦从第一、第二和第三电位时段之一过渡到另一个时段，就提供高阻抗时段。
在该驱动装置中，利用控制与第一电位连接的第一pMOS晶体管并与第一pMOS晶体管串联并与第二电位连接的第一nMOS晶体管之一被接通的定时的第一接通信号分别控制第一pMOS晶体管和第一nMOS晶体管。进一步，第一pMOS晶体管与第一nMOS晶体管之间的结点上的电位的信号作为驱动像素的驱动信号输入像素中。
对于该驱动装置，在像素受到驱动的情况下，可以防止低电平的电源振荡，从而防止画面质量下降。
附图说明
图1是示出现有像素驱动电路的配置的例子的电路图；
图2是图解图1中的驱动电路中的信号的定时的时序图；
图3是示出按照本发明第一实施例的像素驱动电路的配置的例子的电路图；
图4到7是图解如图3所示的驱动电路中的信号的不同定时关系的时序图；
图8是示出按照本发明第二实施例的像素驱动电路的配置的例子的电路图；
图9是图解如图8所示的驱动电路中的信号的定时的时序图；
图10是示出按照本发明第三实施例的像素驱动电路的配置的例子的电路图；
图11到14是图解如图10所示的驱动电路中的信号的不同定时关系的时序图；
图15是示出按照本发明第四实施例的像素驱动电路的配置的例子的电路图；和
图16是图解图15中的驱动电路中的信号的定时的时序图。
具体实施方式
在详细描述本发明的优先实施例之前，先描述在所附权利要求书中阐述的几个特征与如下所述的优先实施例的具体元件之间的对应关系。但是，该描述只用于确认在本发明的实施例的描述中公开了支持如权利要求书阐述的发明的具体元件。于是，即使在实施例的描述中阐述的某个具体元件在如下的描述中未阐述成特征之一，也并不表示该具体元件不对应于该特征。相反，即使某个具体元件被阐述成与特征之一相对应的元件，也并不表示该元件不对应于除了该元件之外的其它任何特征。
按照本发明的实施例，提供了驱动像素的驱动装置(例如，图3中的像素驱动电路50)，包括与第一电位(例如，电位VDD)连接的第一pMOS晶体管(例如，图3中的pMOS晶体管31)、与第一pMOS晶体管串联并与第二电位(例如，电位VSS)连接的第一nMOS晶体管(例如，图3中的nMOS晶体管32)和配置成利用控制第一pMOS晶体管和第一nMOS晶体管之一的接通定时的第一接通信号(例如，接通信号
Figure A20081009715800101
)分别控制第一pMOS晶体管和第一nMOS晶体管的控制部分(例如，图3中的定时调整部分51)，第一pMOS晶体管与第一nMOS晶体管之间的节点上的电位的信号作为驱动像素的驱动信号(例如，传送门信号TR(n))输入像素中。
该驱动装置可以进一步包括与第一pMOS晶体管并联并与第三电位连接的第二pMOS晶体管并与第一nMOS晶体管并联并与第三电位连接的第二nMOS晶体管之一的第二晶体管(例如，图8中的pMOS晶体管121)，该控制部分利用第一接通信号和控制第二晶体管的接通定时的第二接通信号分别控制第一pMOS晶体管、第一nMOS晶体管和第二晶体管，第一pMOS晶体管、第一nMOS晶体管和第二晶体管之间的节点上的电位的信号作为驱动信号输入像素中。
在下文中，将参照附图详细描述按照本发明的特定实施例。
图3示出了按照本发明第一实施例的CMOS图像传感器的像素驱动电路的配置的例子的电路图。
应该注意到，为了便于描述起见，在图3中示出了包括驱动第n行中的像素的像素驱动电路的一部分。进一步，虽然在图3中，为了简化图解，使用了AND电路、OR电路和NOT电路，但实际电路可以利用NAND电路、NOR电路和NOT电路实现。这也可以类似地应用于下文参照图8所述的电路。
参照图3，所示的像素驱动电路50包括地址解码器11、驱动部分13、定时调整部分51和控制部分52，并且产生和输出传送门信号TR(n)、重置信号RST(n)和选择信号SEL(n)。应该注意到，像素驱动电路50包括几个与上文参照图1所述的那些共同的部件，本文省略对这样共同部件的重复描述，以避免累赘。
定时调整部分51包括相互协作地起调整传送门信号TR(n)的产生定时的逻辑门电路作用的AND电路21、NOT电路60、OR电路24和另一个NOT电路66。定时调整部分51进一步包括相互协作地起调整重置信号RST(n)的产生定时的逻辑门电路作用的AND电路25、NOT电路26、OR电路62和另一个NOT电路65。定时调整部分51进一步包括相互协作地起调整选择信号SEL(n)的产生定时的逻辑门电路作用的AND电路27、NOT电路28、OR电路63和另一个NOT电路64。
具体地说，在定时调整部分51中，OR电路61到63和NOT电路64到66被布置在驱动部分13的前一级上。进一步，在定时调整部分51中，不是让相同的信号输入驱动部分13的pMOS晶体管31、33或35和nMOS晶体管32、34或36中，而是让利用输入nMOS晶体管32、34或36中的信号进行逻辑或运算获得的信号输入pMOS晶体管31、33或35中。
进一步，在定时调整部分51中，未配备配备在图1中的像素驱动电路10中的AND电路22和OR电路23，而是让从AND电路21输出的信号直接输入NOT电路60中。于是，控制部分52不需要产生定时信号
Figure A20081009715800111
更具体地说，定时调整部分51的NOT电路60对从AND电路21供应的信号进行逻辑非运算，并且输出通过逻辑非运算获得的信号。让从NOT电路60输出的信号输入驱动部分13的nMOS晶体管32中，并且还输入OR电路61。进一步，让控制pMOS晶体管31的接通定时的从控制部分52输出的接通信号输入NOT电路66中。然后，NOT电路66对接通信号
Figure A20081009715800122
进行逻辑非运算，并且将通过逻辑非运算获得的信号输入OR电路61中。
OR电路61对从NOT电路60输出的信号和从NOT电路66输出的信号进行逻辑或运算，并且将通过逻辑或运算获得的信号输入pMOS晶体管31中。具体地说，OR电路61利用从NOT电路66输出的信号，产生与从NOT电路60输出以便输入nMOS晶体管32中的信号分开输入pMOS晶体管31中的信号。因此，定时调整部分51可以分别控制pMOS晶体管31和nMOS晶体管32。
同时，让从定时调整部分51的NOT电路26输出的信号输入驱动部分13的nMOS晶体管34中，并且还输入OR电路62。进一步，让控制pMOS晶体管33的接通定时的从控制部分52输出的接通信号
Figure A20081009715800123
输入NOT电路65中。NOT电路65对接通信号
Figure A20081009715800124
进行逻辑非运算，并且将通过逻辑非运算获得的信号输入OR电路62中。
OR电路62对从NOT电路26输出的信号和从NOT电路65输出的信号进行逻辑或运算，并且将通过逻辑或运算获得的信号输入pMOS晶体管33中。其结果是，定时调整部分51可以分别控制pMOS晶体管33和nMOS晶体管34。
进一步，让从定时调整部分51的NOT电路28输出的信号输入驱动部分13的nMOS晶体管36中，并且还输入OR电路63。进一步，让接通pMOS晶体管35的从控制部分52输出的接通信号
Figure A20081009715800125
输入NOT电路64中。然后，NOT电路64对接通信号
Figure A20081009715800126
进行逻辑非运算，并且将通过逻辑非运算获得的信号输入OR电路63中。
OR电路63对从NOT电路28输出的信号和从NOT电路64输出的信号进行逻辑或运算，并且将通过逻辑或运算获得的信号输入pMOS晶体管35中。其结果是，定时调整部分51可以分别控制pMOS晶体管35和nMOS晶体管36。
控制部分52在预定定时产生具有高电平或低电平的定时信号
Figure A20081009715800127
Figure A20081009715800128
和
Figure A20081009715800129
以及接通信号
Figure A200810097158001210
和
Figure A200810097158001211
并且将它们供应给定时调整部分51。
接着，参照图4描述与图3中的像素驱动电路50中的传送门信号TR(n)的输出有关的信号的定时的例子。
如果行选择信号的电平在时刻t11从低电平改变成高电平，然后，定时信号
Figure A20081009715800132
的电平在时刻t12从低电平改变成高电平，那么，由AND电路21和NOT电路60产生以便输入nMOS晶体管32中的信号的电平变成低电平。进一步，此刻，如果正如在图4中看到的那样，接通信号
Figure A20081009715800133
的电平是低电平，那么，由AND电路21、NOT电路60、OR电路61和NOT电路66产生以便输入pMOS晶体管31中的信号的电平变成高电平。于是，pMOS晶体管31和nMOS晶体管32两者都被置于接通状态，并且正如在图4中看到的那样，传送门结点被置于高阻抗(Hi-Z)状态。
进一步，如果正如在图4中看到的那样，接通信号
Figure A20081009715800134
的电平在时刻t13从低电平改变成高电平，那么，输入pMOS晶体管31中的信号的电平改变成低电平，而输入nMOS晶体管32中的信号保持低电平。于是，虽然nMOS晶体管32的状态保持在断开状态，但pMOS晶体管31被置于接通状态，并且电位VDD的高电平的传送门信号TR(n)输出到像素部分。
如上所述，当定时信号
Figure A20081009715800135
的电平在时刻t12改变成高电平时，nMOS晶体管32被置于断开状态，而电位VSS的低电平的传送门信号TR(n)的输出终止。但是，pMOS晶体管31未被置于接通状态，直到接通信号
Figure A20081009715800136
的电平改变成高电平的时刻t13。因此，传送门结点被置于高阻抗状态。
进一步，如果正如在图4中看到的那样，接通信号
Figure A20081009715800137
的电平在时刻t14从高电平改变成低电平，那么，输入pMOS晶体管31的信号的电平返回到高电平，而输入nMOS晶体管32的信号的电平保持低电平。于是，虽然nMOS晶体管32保持在断开状态下，但pMOS晶体管31的状态返回到断开，并且正如在图4中看到的那样，传送门结点再次被置于高阻抗状态。
然后，如果正如在图4中看到的那样，定时信号的电平在时刻t15改变成低电平，那么，输入nMOS晶体管32的信号的电平变成高电平。于是，此刻，如果正如在图4中看到的那样，接通信号
Figure A20081009715800139
的电平保持低电平，那么，输入pMOS晶体管31的信号的电平变成高电平。于是，虽然pMOS晶体管31的状态保持在断开状态，但nMOS晶体管32被置于接通状态，并且正如在图4中看到的那样，电位VSS的低电平的传送门信号TR(n)输出到像素部分。
然后，尽管正如在图4中看到的那样，行选择信号
Figure A20081009715800141
的电平在时刻t16从高电平改变成低电平，但如果定时信号和接通信号
Figure A20081009715800143
的电平保持低电平，那么，分别输入pMOS晶体管31和nMOS晶体管32的信号的电平保持高电平。于是，正如在图4中看到的那样，电位VSS的传送门信号TR(n)继续输出到像素部分。
如上所述，在传送门信号TR(n)的电平从高电平改变成低电平或反过来从低电平改变成高电平的情况下，控制部分52改变接通信号
Figure A20081009715800144
的电平，以便传送门结点在刚才所述的电平改变期间被置于高阻抗状态。因此，根据刚才所述的改变，pMOS晶体管31和nMOS晶体管32两者即刻被置于接通状态和可以防止穿通电流(feedthrough current)从电位VDD端流到电位VSS端。
其结果是，防止了低电平的电源的振荡。进一步，尤其在合并在配有像素驱动电路50的芯片的内部中的电泵生成的负电平被确定为低电平的电位VSS的情况下，消除了电泵的负担。于是，可以防止像素部分中的画面质量下降。
进一步，控制部分52可以改变定时信号
Figure A20081009715800145
或接通信号
Figure A20081009715800146
的电平的脉冲长度和切换定时，以便可以改变在传送门信号TR(n)的电位是电位VDD时的时段、在传送门信号TR(n)的电位是电位VSS时的时段和在传送门结点被置于高阻抗时的时段(下文称为高阻抗时段)的开始定时和间距或长度。定时信号
Figure A20081009715800147
或接通信号
Figure A20081009715800148
的电平的脉冲长度和切换定时的改变可以任意地进行，例如，利用配备在控制部分52中的寄存器(未示出)。
例如，在正如在图5中看到的那样，传送门信号TR(n)的电平从低电平改变成高电平的情况下，控制部分52可以使传送门结点在刚才所述的改变期间被置于高阻抗状态，从而抑制穿通电流的流过。此外，在正如在图6中看到的那样，传送门信号TR(n)的电平从高电平改变成低电平的情况下，控制部分52可以使传送门结点在刚才所述的改变期间被置于高阻抗状态，从而抑制穿通电流的流过。
在正如在图5中看到的那样，传送门信号TR(n)的电平从低电平改变成高电平的情况下，当传送门结点在刚才所述的改变期间被置于高阻抗状态时，控制部分52不是在时刻t15之前的时刻T14，而是在时刻t15之后的时刻t21将接通信号
Figure A20081009715800151
的电平从高电平改变成低电平。因此，由于pMOS晶体管31在nMOS晶体管32被置于接通状态的同时被置于断开状态，在传送门信号TR(n)的电平从高电平改变成低电平的情况下，传送门结点未被置于高阻抗状态。
进一步，在正如在图6中看到的那样，传送门信号TR(n)的电平从高电平改变成低电平的情况下，当传送门结点在刚才所述的改变期间被置于高阻抗状态时，控制部分52不是在时刻t12之后的时刻T13，而是在时刻t12之前的时刻t31将接通信号
Figure A20081009715800152
的电平从低电平改变成高电平。因此，由于pMOS晶体管31在nMOS晶体管32被置于断开状态的同时被置于接通状态，在传送门信号TR(n)的电平从低电平改变成高电平的情况下，传送门结点不会进入高阻抗状态。
进一步，在希望缩短高阻抗时段以缩短时间或时钟脉冲时段比防止穿通电流更重要的情况下，在正如在图7中看到的那样，传送门信号TR(n)的电平从高电平改变成低电平的一种情况和传送门信号TR(n)的电平从低电平改变成高电平的另一种情况两者下，控制部分52可以防止传送门结点在刚才所述的改变期间被置于高阻抗状态的现象发生。
在这种情况下，正如在图7中看到的那样，控制部分52在时刻t12之前的时刻t31将接通信号
Figure A20081009715800153
的电平从低电平改变成高电平，并且在时刻t15之后的时刻t21将接通信号的电平从高电平改变成低电平。尤其，控制部分52使接通信号
Figure A20081009715800155
的脉冲长度长于定时信号
Figure A20081009715800156
的脉冲长度。
进一步，虽然定时信号
Figure A20081009715800157
的电平是高电平，但控制部分52可以改变接通信号的电平，在接通状态和断开状态之间切换pMOS晶体管31的状态，以便提供或不提供高阻抗时段。于是，例如，虽然定时信号
Figure A20081009715800159
的电平是高电平，但可以提供数个高阻抗时段或一点也不提供高阻抗时段。
应该注意到，虽然上面描述了传送门信号TR(n)，但对于重置信号RST(n)和选择信号SEL(n)，通过使控制部分52改变接通信号
Figure A200810097158001510
和
Figure A200810097158001511
的电平，以便使重置结点和选择结点在重置信号RST(n)和选择信号SEL(n)的电平改变期间被置于高阻抗状态，也可以类似地防止穿通电流从电位VDD端流到电位VSS端。
图8示出了按照本发明第二实施例的CMOS图像传感器的像素驱动电路的配置的例子。
参照图8，所示的像素驱动电路100包括地址解码器11、定时调整部分101、驱动部分102和控制部分103。像素驱动电路100产生和输出分别具有中间电平的传送门信号TR(n)、重置信号RST(n)和选择信号SEL(n)，以及分别具有高电平或低电平的传送门信号TR(n)、重置信号RST(n)和选择信号SEL(n)。
应该注意到，虽然为了便于图解起见，在图8中示出了产生传送门信号TR(n)的像素驱动电路100的一部分，但也可以与传送门信号TR(n)类似地产生和输出重置信号RST(n)和选择信号SEL(n)。应该注意到，像素驱动电路100包括几个与上文参照图1和3所述的那些共同的部件，本文省略对这样共同部件的重复描述，以避免累赘。
为了调整传送门信号TR(n)的产生定时，在定时调整部分101中，在驱动部分102的前一级布置了两个OR电路111和112和两个NOT电路113和114。进一步，定时调整部分101分别将信号输入驱动部分102的两个pMOS晶体管121和122和一个nMOS晶体管123中，以便产生传送门信号TR(n)。
具体地说，让从定时调整部分101的NOT电路60输出的信号输入驱动部分102的nMOS晶体管123中，并且还输入OR电路111和112中。进一步，让控制pMOS晶体管121的接通定时的从控制部分103输出的接通信号
Figure A20081009715800161
输入NOT电路113中，NOT电路113对接通信号
Figure A20081009715800162
进行逻辑非运算，并且将通过逻辑非运算获得的信号输入OR电路111中。OR电路111对从NOT电路60输出的信号和从NOT电路113输出的信号进行逻辑或运算，并且将通过逻辑或运算获得的信号输入pMOS晶体管121中。
进一步，让控制pMOS晶体管122的接通定时的从控制部分103输出的接通信号
Figure A20081009715800163
输入NOT电路114中，NOT电路114对接通信号
Figure A20081009715800164
进行逻辑非运算，并且将通过逻辑非运算获得的信号输入OR电路112中。OR电路112对从NOT电路60输出的信号和从NOT电路114输出的信号进行逻辑或运算，并且将通过逻辑或运算获得的信号输入pMOS晶体管122中。
如上所述，OR电路111利用从NOT电路113输出的信号产生与从NOT电路60输出以便输入nMOS晶体管123中的信号分开输入pMOS晶体管121中的信号。进一步，OR电路112利用从NOT电路114输出的信号产生与输入nMOS晶体管123中的信号分开输入pMOS晶体管122中的信号。因此，定时调整部分101可以分别控制pMOS晶体管121和122和nMOS晶体管123。
驱动部分102依照定时调整部分101供应给它的信号产生传送门信号TR(n)。具体地说，在驱动部分102中，将pMOS晶体管121和122并联，并且将pMOS晶体管121和122和nMOS晶体管123串联。电位VDD1作为高电平电位与pMOS晶体管121的源极连接，并且另一个电位VDD2作为中间电平电位与pMOS晶体管122的源极连接。进一步，电位VSS作为低电平电位与nMOS晶体管123的源极连接。
让从定时调整部分101的OR电路111和112和NOT电路60供应的信号分别输入pMOS晶体管121和122和nMOS晶体管123的栅极中。
pMOS晶体管121和122和nMOS晶体管123响应供应给它们的各自栅极的信号的电平被置于接通或断开状态，以便pMOS晶体管121和122和nMOS晶体管123的漏极相互连接的点(下文称为三连接点)上的电位改变成电位VDD1、电位VDD2或电位VSS。然后，将电位如刚才所述改变的信号作为传送门信号TR(n)施加在像素部分的第n行中的像素的传送门上。这样，在驱动部分102中，响应从定时调整部分101供应的信号产生和输出传送门信号TR(n)。
控制部分103在预定定时产生分别具有高电平或低电平的定时信号
Figure A20081009715800171
接通信号
Figure A20081009715800172
接通信号
Figure A20081009715800173
等，并且将这些信号供应给定时调整部分101。
应该注意到，虽然在图8中电位VDD2与pMOS晶体管122连接，但可替代地，电位VDD2也可以与nMOS晶体管连接。在这种情况下，与电位VDD2连接的nMOS晶体管与nMOS晶体管123并联，并且让将从OR电路122输出的信号反相获得的信号输入nMOS晶体管的栅极中。
现在，参照图9描述与图8中的像素驱动电路100中的传送门信号TR(n)的输出有关的信号的定时的例子。
如果正如在图9中看到的那样，行选择信号
Figure A20081009715800174
的电平在时刻t51从低电平改变成高电平，然后定时信号的电平从低电平改变成高电平，那么，输入nMOS晶体管123的信号的电平变成低电平。进一步，此刻，如果正如在图9中看到的那样，接通信号
Figure A20081009715800176
和
Figure A20081009715800177
的电平是低电平，那么，输入pMOS晶体管121和122的信号的两个电平都改变成高电平。于是，pMOS晶体管121和122和nMOS晶体管123都被置于断开状态，并且三连接点被置于高阻抗(Hi-Z(1))状态。
然后，如果正如在图9中看到的那样，接通信号
Figure A20081009715800181
的电平在时刻t53从低电平改变成高电平，那么，虽然输入pMOS晶体管122的信号的电平保持高电平和输入nMOS晶体管123的信号的电平保持低电平，但输入pMOS晶体管121的信号的电平变成低电平。于是，虽然pMOS晶体管122和nMOS晶体管123的状态保持断开状态，但pMOS晶体管121被置于接通状态。因此，正如在图9中看到的那样，电位VDD1的高电平的传送门信号TR(n)输出到像素部分。
尽管如上所述，当定时信号
Figure A20081009715800182
的电平在时刻t52改变成高电平时，nMOS晶体管123被置于断开状态和电位VSS的低电平的传送门信号TR(n)的输出结束，但pMOS晶体管121或pMOS晶体管122未被置于接通状态，直到接通信号或接通信号
Figure A20081009715800184
的电平变成高电平的时刻t53。因此，三连接点被置于高阻抗状态。
然后，如果正如在图9中看到的那样，接通信号
Figure A20081009715800185
的电平在时刻t54从高电平返回到低电平，那么，虽然输入pMOS晶体管122和nMOS晶体管123的电平未改变，但输入pMOS晶体管121的电平返回到高电平。于是，虽然pMOS晶体管122和nMOS晶体管123保持在断开状态下，但pMOS晶体管121返回到断开状态，并且正如在图9中看到的那样，三连接点被置于高阻抗(Hi-Z(2))状态。
如上所述，控制部分103可以在定时信号
Figure A20081009715800186
的电平保持高电平的同时，将接通信号
Figure A20081009715800187
的电平改变成高电平，使pMOS晶体管121被置于接通状态，以便将传送门信号TR(n)的电平改变成高电平。于是，控制部分103可以在定时信号
Figure A20081009715800188
的电平保持高电平的同时，控制接通信号
Figure A20081009715800189
的电平保持高电平的时段，从而控制pMOS晶体管121的接通时段，以控制传送门信号TR(n)的电平是高电平的高电平时段的提供/省略、长度和开始定时。
然后，如果正如在图9中看到的那样，接通信号
Figure A200810097158001810
的电平在时刻t55从低电平返回到高电平，那么，虽然输入pMOS晶体管121和nMOS晶体管123的电平未改变，但输入pMOS晶体管122的电平改变成低电平。于是，虽然pMOS晶体管121和nMOS晶体管123保持在断开状态下，但pMOS晶体管122被置于接收状态，并且正如在图9中看到的那样，电位VDD2的中间电位的传送门信号TR(n)输出到像素部分。
然后，如果正如在图9中看到的那样，接通信号
Figure A20081009715800191
的电平在时刻t56从高电平返回到低电平，那么，虽然输入pMOS晶体管121和nMOS晶体管123的电平未改变，但输入pMOS晶体管122的电平返回到高电平。于是，虽然pMOS晶体管121和nMOS晶体管123保持在断开状态下，但pMOS晶体管122返回到断开状态，并且正如在图9中看到的那样，三连接点被置于高阻抗(Hi-Z(3))状态。
这样，控制部分103可以在定时信号
Figure A20081009715800192
的电平保持高电平的同时，将接通信号的电平改变成高电平，从而使pMOS晶体管122被置于接通状态，以便将传送门信号TR(n)的电平改变成中间电平。于是，控制部分103可以在定时信号的电平保持高电平的同时，控制接通信号
Figure A20081009715800195
的电平保持高电平的时段，从而控制pMOS晶体管122的接通时段，以控制传送门信号TR(n)的电平是中间电平的中间电平时段的提供/省略、长度和开始定时。
此后，如果正如在图9中看到的那样，定时信号
Figure A20081009715800196
的电平在时刻t57从高电平返回到低电平，那么，输入nMOS晶体管123的信号的电平改变成高电平。进一步，此刻，如果正如在图9中看到的那样，接通信号
Figure A20081009715800197
和
Figure A20081009715800198
的电平保持在低电平上，那么，输入pMOS晶体管121和122的信号的两个电平改变成高电平。于是，虽然pMOS晶体管121和122保持在断开状态，但nMOS晶体管123被置于接通状态，并且正如在图9中看到的那样，电位VSS的低电平的传送门信号TR(n)输出到像素部分。
然后，如果正如在图9中看到的那样，在时刻t58，行选择信号
Figure A20081009715800199
的电平从高电平改变成低电平，但定时信号
Figure A200810097158001910
和接通信号
Figure A200810097158001911
和
Figure A200810097158001912
的电平保持低电平，那么，输入pMOS晶体管121和122和nMOS晶体管123的所有信号的电平保持高电平。于是，正如在图9中看到的那样，电位VSS的低电平的传送门信号TR(n)继续输出到像素部分。
这样，在图9中，在传送门信号TR(n)的电平从低电平改变成高电平，从高电平改变成中间电平或从中间电平改变成低电平的情况下，传送门信号TR(n)的电平改变成在如上所述的改变的中途具有高阻抗状态。这样，在如上所述的改变期间可以提供三连接点具有高阻抗状态的时段，以防止在改变期间穿通电流从电位VDD端流到电位VSS端。
进一步，正如在图9中看到的那样，接通信号
Figure A20081009715800201
和
Figure A20081009715800202
两者的电平被置于低电平，而定时信号的电平是高电平的时段是三连接点应该具有高阻抗状态的时段。于是，可以改变接通信号
Figure A20081009715800204
和
Figure A20081009715800205
的电平的切换定时和脉冲时段，以便在任意定时提供三连接点具有高阻抗状态的任意长度的时段。
例如，可以单独提供高阻抗时段Hi-Z(1)、时段Hi-Z(2)、时段Hi-Z(3)、时段Hi-Z(1)和时段Hi-Z(2)、时段Hi-Z(1)和时段Hi-Z(3)或时段Hi-Z(2)和时段Hi-Z(3)。进一步，在希望缩短高阻抗时段以缩短时间比防止穿通电流更重要的情况下，控制部分103可以一点也不提供高阻抗时段。
应该注意到，虽然在如上所述的像素驱动电路50和100的任何一个中都未配备AND电路22和OR电路23，但也可以与图1中的像素驱动电路10类似地配备它们。下面描述以像刚才所述那样的方式配置的像素驱动电路。
图10示出了按照本发明第三实施例的CMOS图像传感器的像素驱动电路的配置的例子。
应该注意到，为了便于图解起见，在图10中示出了驱动第n行中的像素的像素驱动电路的一部分。进一步，虽然在图3中，为了简化图解，使用了AND电路、OR电路和NOT电路，但实际电路可以利用NAND电路、NOR电路和NOT电路实现。这也可以类似地应用于下文参照图15所述的电路。
图10中的像素驱动电路150包括地址解码器11、驱动部分13、定时调整部分151和控制部分152，并且产生和输出传送门信号TR(n)、重置信号RST(n)和选择信号SEL(n)。应该注意到，像素驱动电路150包括几个与上文参照图1和3所述的那些共同的部件，本文省略对这样共同部件的重复描述，以避免累赘。
定时调整部分151包括相互协作地起调整传送门信号TR(n)的产生定时的逻辑门电路作用的AND电路21、另一个AND电路22、OR电路23、NOT电路24、另一个OR电路61和NOT电路66。定时调整部分151进一步包括相互协作地起调整重置信号RST(n)的产生定时的逻辑门电路作用的AND电路25、NOT电路26、OR电路62和另一个NOT电路65。定时调整部分151进一步包括相互协作地起调整选择信号SEL(n)的产生定时的逻辑门电路作用的AND电路27、NOT电路28、OR电路63和另一个NOT电路64。
具体地说，在定时调整部分151中，OR电路61到63和NOT电路64到66被布置在驱动部分13的前一级上。进一步，在定时调整部分151中，不是让相同的信号输入驱动部分13的pMOS晶体管31、33或35和nMOS晶体管32、34或36中，而是让利用输入nMOS晶体管32、34或36中的信号进行逻辑或运算获得的信号输入pMOS晶体管31、33或35中。
具体地说，让从定时调整部分151的NOT电路24输出的信号输入驱动部分13的nMOS晶体管32中，并且还输入OR电路61中。进一步，让控制pMOS晶体管31的接通定时的从控制部分152输出的接通信号输入NOT电路66中。NOT电路66对接通信号
Figure A20081009715800212
进行逻辑非运算，并且将通过逻辑非运算获得的信号输入OR电路61中。
OR电路61对从NOT电路24输出的信号和从NOT电路66输出的信号进行逻辑或运算，并且将通过逻辑或运算获得的信号输入pMOS晶体管31中。具体地说，OR电路61利用从NOT电路66输出的信号，产生与从NOT电路24输出以便输入nMOS晶体管32中的信号分开输入pMOS晶体管31中的信号。因此，定时调整部分151可以分别控制pMOS晶体管31和nMOS晶体管32。
进一步，让从定时调整部分151的NOT电路26输出的信号输入驱动部分13的nMOS晶体管34中，并且还输入OR电路62中。进一步，让控制pMOS晶体管33的接通定时的从控制部分152输出的接通信号
Figure A20081009715800213
输入NOT电路65中。然后，NOT电路65对接通信号进行逻辑非运算，并且将通过逻辑非运算获得的信号输入OR电路62中。
OR电路62对从NOT电路26输出的信号和从NOT电路65输出的信号进行逻辑或运算，并且将通过逻辑或运算获得的信号输入pMOS晶体管33中。其结果是，定时调整部分151可以分别控制pMOS晶体管33和nMOS晶体管34。
进一步，让从定时调整部分151的NOT电路28输出的信号输入驱动部分13的nMOS晶体管36中，并且还输入OR电路62中。进一步，让控制pMOS晶体管35的接通定时的从控制部分152输出的接通信号
Figure A20081009715800215
输入NOT电路64中。然后，NOT电路64对接通信号
Figure A20081009715800216
进行逻辑非运算，并且将通过逻辑非运算获得的信号输入OR电路63中。
OR电路63对从NOT电路28输出的信号和从NOT电路64输出的信号进行逻辑或运算，并且将通过逻辑或运算获得的信号输入pMOS晶体管35中。其结果是，定时调整部分151可以分别控制pMOS晶体管35和nMOS晶体管36。
控制部分152在预定定时产生分别具有高电平或低电平的定时信号
Figure A20081009715800221
和
Figure A20081009715800222
和接通信号和
Figure A20081009715800224
并且将它们供应给定时调整部分151。
现在，参照图11描述与图10中的像素驱动电路150中的传送门信号TR(n)的输出有关的信号的定时的例子。
如果正如在图11中看到的那样，行选择信号
Figure A20081009715800225
的电平在时刻t11从低电平改变成高电平，然后，定时信号
Figure A20081009715800226
或定时信号
Figure A20081009715800227
的电平在时刻t12从低电平改变成高电平，那么，由AND电路21和22、OR电路23和NOT电路60产生以便输入nMOS晶体管32中的信号的电平变成低电平。进一步，此刻，如果正如在图11中看到的那样，接通信号的电平是低电平，那么，由AND电路21和22、OR电路23、NOT电路24、OR电路61和NOT电路66产生以便输入pMOS晶体管31中的信号的电平改变成高电平。于是，pMOS晶体管31和nMOS晶体管32两者都被置于断开状态，并且正如在图11中看到的那样，传送门结点被置于高阻抗(Hi-Z)状态。
然后，如果正如在图11中看到的那样，接通信号
Figure A20081009715800229
的电平在时刻t13从低电平改变成高电平，那么，尽管输入pMOS晶体管31中的信号的电平改变成低电平，但输入nMOS晶体管32中的信号的电平保持低电平。于是，虽然nMOS晶体管32保持在断开状态，但pMOS晶体管31被置于接通状态，并且正如在图11中看到的那样，电位VDD的高电平的传送门信号TR(n)输出到像素部分。
这样，如果定时信号或定时信号
Figure A200810097158002211
的电平在时刻t12改变成高电平，那么，尽管nMOS晶体管32被置于断开状态，并且电位VSS的低电平的传送门信号TR(n)的输出终止，但pMOS晶体管31未被置于接通状态，直到接通信号
Figure A200810097158002212
的电平改变成高电平的时刻t13。因此，传送门结点被置于高阻抗状态。
然后，如果正如在图11中看到的那样，接通信号
Figure A200810097158002213
的电平在时刻t14从高电平改变成低电平，那么，输入nMOS晶体管32的信号的电平保持低电平，但输入pMOS晶体管31的信号的电平返回到高电平。于是，虽然nMOS晶体管32保持在断开状态下，但pMOS晶体管31的状态返回到断开状态，并且正如在图11中看到的那样，传送门结点再次被置于高阻抗状态。
然后，如果正如在图11中看到的那样，定时信号
Figure A20081009715800231
或定时信号
Figure A20081009715800232
的电平在时刻t15改变成低电平，那么，输入nMOS晶体管32的信号的电平改变成高电平。于是，此刻，如果正如在图11中看到的那样，接通信号
Figure A20081009715800233
的电平保持低电平，那么，输入pMOS晶体管31的信号的电平改变成高电平。于是，虽然pMOS晶体管31的状态保持在断开状态，但nMOS晶体管32被置于接通状态，并且正如在图11中看到的那样，电位VSS的低电平的传送门信号TR(n)输出到像素部分。
然后，虽然正如在图11中看到的那样，行选择信号
Figure A20081009715800234
的电平在时刻t16从高电平改变成低电平，但如果定时信号
Figure A20081009715800235
或定时信号和接通信号
Figure A20081009715800237
的电平保持低电平，那么，输入pMOS晶体管31和nMOS晶体管32的信号的电平保持高电平。于是，正如在图11中看到的那样，电位VSS的传送门信号TR(n)输出到像素部分。
这样，在传送门信号TR(n)的电平从高电平改变成低电平和从低电平改变成高电平的情况下，控制部分152改变接通信号
Figure A20081009715800238
的电平，以便传送门结点在刚才所述的改变期间被置于高阻抗状态。因此，一旦改变，pMOS晶体管31和nMOS晶体管32两者即刻被置于接通状态和可以防止穿通电流从电位VDD端流到电位VSS端。
其结果是，防止了低电平的电源的振荡。进一步，尤其在合并在配有像素驱动电路150的芯片的内部中的电泵生成的负电平被设置为低电平的电位VSS的情况下，消除了电泵的负担。于是，可以防止像素部分的画面质量下降。
进一步，控制部分52可以改变定时信号
Figure A20081009715800239
定时信号
Figure A200810097158002310
或接通信号的电平的切换定时和脉冲长度，以便改变传送门信号TR(n)的电位是电位VDD的时段、传送门信号TR(n)的电位是电位VSS的时段和传送门结点被置于高阻抗状态下的时段(下文称为高阻抗时段)的开始定时和间距或长度。定时信号
Figure A200810097158002312
定时信号
Figure A200810097158002313
或接通信号
Figure A200810097158002314
的电平的切换定时和脉冲长度的改变可以任意地进行，例如，利用配备在控制部分152中的寄存器(未示出)。
例如，在正如在图12中看到的那样，传送门信号TR(n)的电平从低电平改变成高电平的情况下，控制部分152可以使传送门结点在刚才所述的改变期间被置于高阻抗状态，从而抑制穿通电流的流过。进一步，在正如在图13中看到的那样，传送门信号TR(n)的电平从高电平改变成低电平的情况下，控制部分152可以使传送门结点在刚才所述的改变期间被置于高阻抗状态，从而抑制穿通电流的流过。
如图12所示，在传送门信号TR(n)的电平从低电平改变成高电平的情况下，当传送门结点在刚才所述的改变期间被置于高阻抗状态时，控制部分152不是在时刻t15之前的时刻T14，而是在时刻t15之后的时刻t21将接通信号
Figure A20081009715800241
的电平从高电平改变成低电平。因此，由于pMOS晶体管31在nMOS晶体管32被置于接通状态的同时被置于断开状态，在传送门信号TR(n)的电平从高电平改变成低电平的情况下，传送门结点未被置于高阻抗状态。
进一步，在正如在图13中看到的那样，传送门信号TR(n)的电平从高电平改变成低电平的情况下，当传送门结点在刚才所述的改变期间被置于高阻抗状态时，控制部分152不是在时刻t12之后的时刻T13，而是在时刻t12之前的时刻t31将接通信号
Figure A20081009715800242
的电平从低电平改变成高电平。因此，由于pMOS晶体管31在nMOS晶体管32被置于断开状态的同时被置于接通状态，在传送门信号TR(n)的电平从低电平改变成高电平的情况下，传送门结点不会被置于高阻抗状态。
进一步，在希望缩短高阻抗时段以缩短时间或时钟脉冲时段比防止穿通电流更重要的情况下，在正如在图14中看到的那样，传送门信号TR(n)的电平从高电平改变成低电平的一种情况和传送门信号TR(n)的电平从低电平改变成高电平的另一种情况两者下，控制部分152可以防止传送门结点在刚才所述的改变期间被置于高阻抗状态的现象发生。
在这种情况下，正如在图14中看到的那样，控制部分152在时刻t12之前的时刻t31将接通信号的电平从低电平改变成高电平，并且在时刻t15之后的时刻t21将接通信号
Figure A20081009715800244
的电平从高电平改变成低电平。尤其，控制部分152将接通信号
Figure A20081009715800245
的脉冲长度设置成长于定时信号
Figure A20081009715800246
或定时信号
Figure A20081009715800247
的脉冲长度。
进一步，虽然定时信号
Figure A20081009715800248
或定时信号
Figure A20081009715800249
的电平保持高电平，但控制部分152可以改变接通信号
Figure A200810097158002410
的电平，在接通状态和断开状态之间切换pMOS晶体管31，以便提供或不提供高阻抗时段。于是，例如，虽然定时信号
Figure A20081009715800251
或定时信号
Figure A20081009715800252
的电平是高电平，但可以提供数个高阻抗时段或一点也不提供高阻抗时段。
应该注意到，虽然上面描述了传送门信号TR(n)，但对于重置信号RST(n)和选择信号SEL(n)，通过使控制部分152改变接通信号
Figure A20081009715800253
和
Figure A20081009715800254
PMOS的电平，以便使重置结点和选择结点在重置信号RST(n)和选择信号SEL(n)的电平改变期间被置于高阻抗状态，也可以类似地防止穿通电流从电位VDD端流到电位VSS端。
图15示出了按照本发明第四实施例的CMOS图像传感器的像素驱动电路的配置的例子。
参照图15，像素驱动电路200包括地址解码器11、定时调整部分201、驱动部分102和控制部分202。像素驱动电路200产生和输出分别具有中间电平的传送门信号TR(n)、重置信号RST(n)和选择信号SEL(n)，以及分别具有高电平或低电平的传送门信号TR(n)、重置信号RST(n)和选择信号SEL(n)。
应该注意到，虽然为了便于图解起见，在图15中示出了产生传送门信号TR(n)的像素驱动电路200的一部分，但也可以与传送门信号TR(n)类似地产生和输出重置信号RST(n)和选择信号SEL(n)。应该注意到，像素驱动电路200包括几个与上文参照图1和8所述的那些共同的部件，本文省略对这样共同部件的重复描述，以避免累赘。
在定时调整部分201中，为了调整传送门信号TR(n)的产生定时，在驱动部分102的前一级布置了两个OR电路111和112和两个NOT电路113和114。定时调整部分201分别将信号输入驱动部分102的两个pMOS晶体管121和122和一个nMOS晶体管123中，以便产生传送门信号TR(n)。
具体地说，让从定时调整部分201的NOT电路24输出的信号输入驱动部分102的nMOS晶体管123中，并且还输入OR电路111和112中。进一步，让控制pMOS晶体管121的接通定时的从控制部分202输出的接通信号
Figure A20081009715800255
输入NOT电路113中。NOT电路113对接通信号
Figure A20081009715800256
进行逻辑非运算，并且将通过逻辑非运算获得的信号输入OR电路111中。OR电路111对从NOT电路24输出的信号和从NOT电路113输出的信号进行逻辑或运算，并且将通过逻辑或运算获得的信号输入pMOS晶体管121中。
进一步，让控制pMOS晶体管122的接通定时的从控制部分202输出的接通信号
Figure A20081009715800257
输入NOT电路114中。NOT电路114对接通信号
Figure A20081009715800261
进行逻辑非运算，并且将通过逻辑非运算获得的信号输入OR电路112中。OR电路112对从NOT电路24输出的信号和从NOT电路114输出的信号进行逻辑或运算，并且将通过逻辑或运算获得的信号输入pMOS晶体管122中。
这样，OR电路111利用从NOT电路113输出的信号产生与从NOT电路60输出以便输入nMOS晶体管123中的信号分开输入pMOS晶体管121中的信号。同时，OR电路112利用从NOT电路114输出的信号产生与输入nMOS晶体管123中的信号分开输入pMOS晶体管122中的信号。因此，定时调整部分201可以分别控制pMOS晶体管121和122和nMOS晶体管123。
驱动部分102响应从定时调整部分201供应的信号产生传送门信号TR(n)。具体地说，在驱动部分102中，将pMOS晶体管121和122并联，并且将pMOS晶体管121和122和nMOS晶体管123串联。电位VDD1作为高电平电位与pMOS晶体管121的源极连接，而电位VDD2作为中间电平电位与pMOS晶体管122的源极连接，并且电位VSS作为低电平电位与nMOS晶体管123的源极连接。
让从定时调整部分201的OR电路111和112和NOT电路24供应的信号分别输入pMOS晶体管121和122的栅极和nMOS晶体管123的栅极中。
pMOS晶体管121和122和nMOS晶体管123响应供应给它们的各自栅极的信号的电平被置于接通或断开状态，以便pMOS晶体管121和122和nMOS晶体管123的漏极相互连接的点(下文称为三连接点)上的电位改变成电位VDD1、电位VDD2或电位VSS。将电位如刚才所述改变的信号作为传送门信号TR(n)施加在像素部分的第n行中的像素的传送门上。这样，驱动部分102响应从定时调整部分201供应的信号产生和输出传送门信号TR(n)。
控制部分202在预定定时产生分别具有高电平或低电平的定时信号
Figure A20081009715800262
和
Figure A20081009715800263
接通信号接通信号
Figure A20081009715800265
等，并且将产生的信号供应给定时调整部分201。
应该注意到，虽然在图15中电位VDD2与pMOS晶体管122连接，但可替代地，它也可以与nMOS晶体管连接。在这种情况下，与电位VDD2连接的nMOS晶体管与nMOS晶体管123并联，并且让将从OR电路122输出的信号反相获得的信号输入nMOS晶体管的栅极中。
现在，参照图16描述与图15中的像素驱动电路200中的传送门信号TR(n)的输出有关的信号的定时的例子。
如果正如在图16中看到的那样，行选择信号的电平在时刻t51从低电平改变成高电平，然后定时信号
Figure A20081009715800272
或定时信号
Figure A20081009715800273
的电平从低电平改变成高电平，那么，输入nMOS晶体管123的信号的电平变成低电平。进一步，此刻，如果正如在图16中看到的那样，接通信号
Figure A20081009715800274
和
Figure A20081009715800275
的电平是低电平，那么，输入pMOS晶体管121和122的信号两者的电平都改变成高电平。于是，pMOS晶体管121和122和nMOS晶体管123都被置于断开状态，并且正如在图16中看到的那样，三连接点被置于高阻抗(Hi-Z(1))状态。
然后，如果正如在图16中看到的那样，接通信号
Figure A20081009715800276
的电平在时刻t53从低电平改变成高电平，那么，虽然输入pMOS晶体管122的信号的电平保持高电平和输入nMOS晶体管123的信号的电平保持低电平，但输入pMOS晶体管121的信号的电平变成低电平。于是，虽然pMOS晶体管122和nMOS晶体管123的保持在断开状态，但pMOS晶体管121被置于接通状态，并且正如在图16中看到的那样，电位VDD1的高电平的传送门信号TR(n)输出到像素部分。
这样，当定时信号
Figure A20081009715800277
或定时信号的电平在时刻t52改变成高电平时，尽管nMOS晶体管123被置于断开状态和电位VSS的低电平的传送门信号TR(n)的输出结束，但pMOS晶体管121或pMOS晶体管122未被置于接通状态，直到接通信号或接通信号的电平变成高电平的时刻t53。因此，三连接点被置于高阻抗状态。
然后，如果正如在图16中看到的那样，接通信号
Figure A200810097158002711
的电平在时刻t54从高电平返回到低电平，那么，尽管输入pMOS晶体管122和nMOS晶体管123的电平未改变，但输入pMOS晶体管121的电平返回到高电平。于是，虽然pMOS晶体管122和nMOS晶体管123保持在断开状态下，但pMOS晶体管121返回到断开状态，并且正如在图16中看到的那样，三连接点被置于高阻抗(Hi-Z(2))状态。
这样，控制部分202可以在定时信号
Figure A200810097158002712
或定时信号
Figure A200810097158002713
的电平保持高电平的同时，将接通信号的电平改变成高电平，从而使pMOS晶体管121被置于接通状态，将传送门信号TR(n)的电平改变成高电平。于是，控制部分202可以在定时信号
Figure A200810097158002715
或
Figure A200810097158002716
的电平保持高电平的同时，控制接通信号
Figure A20081009715800281
的电平保持高电平的时段，从而控制pMOS晶体管121的接通时段，以控制传送门信号TR(n)的电平是高电平的高电平时段的提供/省略、长度和开始定时。
然后，如果正如在图16中看到的那样，接通信号
Figure A20081009715800282
的电平在时刻t55从低电平改变成高电平，那么，尽管输入pMOS晶体管121和nMOS晶体管123的电平未改变，但输入pMOS晶体管122的电平改变成低电平。于是，虽然pMOS晶体管121和nMOS晶体管123保持在断开状态下，但pMOS晶体管122被置于接收状态，并且正如在图16中看到的那样，电位VDD2的中间电位的传送门信号TR(n)输出到像素部分。
然后，如果正如在图16中看到的那样，接通信号
Figure A20081009715800283
的电平在时刻t56从高电平返回到低电平，那么，尽管输入pMOS晶体管121和nMOS晶体管123的电平未改变，但输入pMOS晶体管122的电平返回到高电平。于是，虽然pMOS晶体管121和nMOS晶体管123保持在断开状态下，但pMOS晶体管122返回到断开状态，并且正如在图16中看到的那样，三连接点被置于高阻抗(Hi-Z(3))状态。
这样，控制部分202可以在定时信号
Figure A20081009715800284
或定时信号
Figure A20081009715800285
的电平是高电平的同时，将接通信号
Figure A20081009715800286
的电平改变成高电平，从而使pMOS晶体管122被置于接通状态，以便将传送门信号TR(n)的电平改变成中间电平。于是，控制部分202可以在定时信号
Figure A20081009715800287
或
Figure A20081009715800288
的电平保持高电平的同时，控制接通信号的电平保持高电平的时段，从而控制pMOS晶体管122的接通时段，以控制传送门信号TR(n)的电平是中间电平的中间电平时段的提供/省略、长度和开始定时。
然后，如果正如在图16中看到的那样，定时信号或定时信号
Figure A200810097158002811
的电平在时刻t57从高电平返回到低电平，那么，输入nMOS晶体管123的信号的电平改变成高电平。进一步，此刻，如果正如在图16中看到的那样，接通信号
Figure A200810097158002812
和
Figure A200810097158002813
的电平保持在低电平上，那么，输入pMOS晶体管121和122的信号的电平改变成高电平。于是，虽然pMOS晶体管121和122保持在断开状态，但nMOS晶体管123被置于接通状态，并且正如在图16中看到的那样，电位VSS的低电平的传送门信号TR(n)输出到像素部分。
然后，尽管正如在图16中看到的那样，行选择信号
Figure A200810097158002814
的电平在时刻t58从高电平改变成低电平，但如果定时信号或定时信号
Figure A20081009715800292
和接通信号
Figure A20081009715800293
和
Figure A20081009715800294
的电平保持低电平，那么，输入pMOS晶体管121和122和nMOS晶体管123的信号的电平保持高电平。于是，正如在图16中看到的那样，电位VSS的低电平的传送门信号TR(n)继续输出到像素部分。
如上所述，在图16中，在传送门信号TR(n)的电平从低电平改变成高电平，从高电平改变成中间电平或从中间电平改变成低电平的情况下，传送门信号TR(n)的电平改变成在如上所述的改变的中途具有高阻抗状态。这样，在如上所述的改变期间可以提供三连接点保持在高阻抗状态的时段，以防止在改变期间穿通电流从电位VDD端流到电位VSS端。
进一步，正如在图16中看到的那样，接通信号和
Figure A20081009715800296
两者的电平被置于低电平，而定时信号或
Figure A20081009715800298
的电平是高电平的时段构成三连接点具有高阻抗状态的时段。于是，可以改变接通信号
Figure A20081009715800299
和
Figure A200810097158002910
的电平的切换定时和脉冲时段，以便在任意定时提供三连接点被置于高阻抗状态下的任意长度的时段。
例如，可以单独提供高阻抗时段Hi-Z(1)、时段Hi-Z(2)、时段Hi-Z(3)、时段Hi-Z(1)和时段Hi-Z(2)、时段Hi-Z(1)和时段Hi-Z(3)或时段Hi-Z(2)和时段Hi-Z(3)。进一步，在希望缩短高阻抗时段以缩短时间比防止穿通电流更重要的情况下，控制部分202可以一点也不提供高阻抗时段。
应该注意到，关于信号的电平，可以利用配备在控制部分103、152或202中的寄存器(未示出)设置适合像素驱动电路50、100、150或200的任意值。
应该注意到，虽然在上面参照图11到14和16给出的描述中描述了定时信号或定时信号
Figure A200810097158002912
的电平是高电平或低电平，但这种描述包括定时信号
Figure A200810097158002913
和两者的电平是高电平或低电平的一种情况和定时信号和
Figure A200810097158002916
之一的电平是高电平或低电平，而定时信号
Figure A200810097158002917
和
Figure A200810097158002918
的另一个的电平通常保持低电平的另一种情况。在后一种情况下，无论定时信号
Figure A200810097158002919
和
Figure A200810097158002920
的哪一个具有高电平，都可以利用接通信号进行高阻抗控制。
应该注意到，在本说明书中，描述记录在记录媒体中的程序的步骤可以但未必以如上所述的次序按时序处理，也可以包括不按时序处理，而是并行或分别执行的进程。
虽然利用特定术语描述了本发明的优选实施例，但这样的描述只是为了图解的目的，并且应该明白，可以不偏离所附权利要求书的精神或范围地作出各种各样的改变和修改。
本领域的普通技术人员应该明白，视设计要求和其它因素而定，可以作出各种各样的修改、组合、子组合和变更，而它们都在所附权利要求书或其等效物的范围之内。

Claims (6)

1.一种驱动像素的驱动装置，包含：
第一pMOS型晶体管，与第一电位连接；
第一nMOS型晶体管，与所述第一pMOS型晶体管串联并与第二电位连接；和
控制部分，配置成利用控制所述第一pMOS型晶体管和所述第一nMOS型晶体管之一的接通定时的第一接通信号分别控制所述第一pMOS型晶体管和所述第一nMOS型晶体管，
其中，所述第一pMOS型晶体管与所述第一nMOS型晶体管之间的节点上的电位的信号作为驱动像素的驱动信号输入像素中。
2.根据权利要求1所述的驱动装置，其中，所述控制部分分别控制所述第一pMOS型晶体管和所述第一nMOS型晶体管，以便控制在其间所述节点上的电位是第一电位时的第一电位时段、在其间在所述节点上的电位是第二电位时的第二电位时段和在其间所述节点被置于高阻抗时的高阻抗时段的长度和开始定时。
3.根据权利要求2所述的驱动装置，其中，所述控制部分控制第一电位时段、第二电位时段以及高阻抗时段的长度和开始定时，以便一旦从第一和第二电位时段之一过渡到另一个时段，就提供高阻抗时段。
4.根据权利要求1所述的驱动装置，进一步包含：
第二晶体管，为与所述第一pMOS型晶体管并联并与第三电位连接的第二pMOS型晶体管以及与所述第一nMOS型晶体管并联并与第三电位连接的第二nMOS型晶体管之一，
其中，所述控制部分利用控制所述第二晶体管的接通定时的第一接通信号和第二接通信号分别控制所述第一pMOS型晶体管、第一nMOS型晶体管和第二晶体管；以及
其中，所述第一pMOS型晶体管、所述第一nMOS型晶体管和第二晶体管之间的节点上的电位的信号作为驱动信号输入至所述像素。
5.根据权利要求4所述的驱动装置，其中，所述控制部分分别控制所述第一pMOS型晶体管、所述第一nMOS型晶体管和第二晶体管，以便控制在其间所述节点上的电位是第一电位时的第一电位时段、在其间所述节点上的电位是第二电位时的第二电位时段、在其间所述节点上的电位是第三电位时的第三电位时段以及在其间所述节点被置于高阻抗时的高阻抗时段的长度和开始定时。
6.根据权利要求5所述的驱动装置，其中，所述控制部分控制第一、第二和第三电位时段以及高阻抗时段的长度和开始定时，以便一旦从第一、第二和第三电位时段之一过渡到另一个时段，就提供高阻抗时段。
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