JP3109438B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特にＲＯＭデコーダを有する液晶表示装置駆動
用半導体集積回路装置に関する。
に関し、特にＲＯＭデコーダを有する液晶表示装置駆動
用半導体集積回路装置に関する。
【０００２】
【従来の技術】従来の６４階調用ＲＯＭデコーダを有す
る半導体集積回路装置は、図７に示すように６４行と１
２列で所定位置にマトリックス配置されたＰチャネルエ
ンハンスメント形トランジスタ１とＰチャネルデプレッ
ション形トランジスタ２（常時オン状態）とを有するＲ
ＯＭデコーダ３と、その出力に接続され負荷を動かすた
めの能力を上げる増幅器４とで構成されている。ＲＯＭ
デコーダ３の各行はトランジスタ１とトランジスタ２
（常時オン状態）とがトランジスタ１のドレイン及びト
ランジスタ２のソース又はトランジスタ１のソース及び
トランジスタ２のドレインで直列接続されたものを一対
として６対が更に直列接続されている。トランジスタゲ
ートは各列毎に共通接続されている。各行一端の第１列
目のトランジスタソースは各入力端子Ｖ1 ，Ｖ2 ，Ｖ3
，…，Ｖ64にそれぞれ接続されている。各行他端の第
１２列目のトランジスタドレインは共通接続され、増幅
器４に接続されている。各行のトランジスタゲートの入
力は各列毎に各制御端子ＤＡ，ＤＡバー，ＤＢ，…，Ｄ
Ｆ，ＤＦバーから供給される。増幅器４の出力は出力端
子ＶOUT から取り出される。
る半導体集積回路装置は、図７に示すように６４行と１
２列で所定位置にマトリックス配置されたＰチャネルエ
ンハンスメント形トランジスタ１とＰチャネルデプレッ
ション形トランジスタ２（常時オン状態）とを有するＲ
ＯＭデコーダ３と、その出力に接続され負荷を動かすた
めの能力を上げる増幅器４とで構成されている。ＲＯＭ
デコーダ３の各行はトランジスタ１とトランジスタ２
（常時オン状態）とがトランジスタ１のドレイン及びト
ランジスタ２のソース又はトランジスタ１のソース及び
トランジスタ２のドレインで直列接続されたものを一対
として６対が更に直列接続されている。トランジスタゲ
ートは各列毎に共通接続されている。各行一端の第１列
目のトランジスタソースは各入力端子Ｖ1 ，Ｖ2 ，Ｖ3
，…，Ｖ64にそれぞれ接続されている。各行他端の第
１２列目のトランジスタドレインは共通接続され、増幅
器４に接続されている。各行のトランジスタゲートの入
力は各列毎に各制御端子ＤＡ，ＤＡバー，ＤＢ，…，Ｄ
Ｆ，ＤＦバーから供給される。増幅器４の出力は出力端
子ＶOUT から取り出される。
【０００３】以上の構成の半導体集積回路装置の動作を
説明する。各入力端子Ｖ1 ，Ｖ2 ，Ｖ3 ，…，Ｖ64に異
なる階調電圧（各入力端子と同一記号で表す）が与えら
れる。この状態で各制御端子ＤＡ，ＤＡバー，ＤＢ，
…，ＤＦ，ＤＦバー（入力される信号も同一記号で表
す）に”Ｈ”又は”Ｌ”の所定のデータ信号（ＤＡバ
ー，…，ＤＦバーはＤＡ，…，ＤＦに対してそれぞれ反
対の信号で立ち上がり，立ち下がりが同タイミング（Ｈ
ならＬ，ＬならＨ））がそれぞれ与えられると各行の内
選択された１つの行のトランジスタ１がすべてオン動作
し（トランジスタ２は常時オン状態）、その行の入力端
子に与えられている階調電圧が増幅器４を介して出力端
子ＶOUT から取り出される。尚、ＲＯＭデコーダ３のト
ランジスタ１及び２の個々の配置は、上記のように各デ
ータ信号が各制御端子にそれぞれ与えられたとき、１つ
の階調電圧のみが選択されるようにＲＯＭのコードを形
成している。
説明する。各入力端子Ｖ1 ，Ｖ2 ，Ｖ3 ，…，Ｖ64に異
なる階調電圧（各入力端子と同一記号で表す）が与えら
れる。この状態で各制御端子ＤＡ，ＤＡバー，ＤＢ，
…，ＤＦ，ＤＦバー（入力される信号も同一記号で表
す）に”Ｈ”又は”Ｌ”の所定のデータ信号（ＤＡバ
ー，…，ＤＦバーはＤＡ，…，ＤＦに対してそれぞれ反
対の信号で立ち上がり，立ち下がりが同タイミング（Ｈ
ならＬ，ＬならＨ））がそれぞれ与えられると各行の内
選択された１つの行のトランジスタ１がすべてオン動作
し（トランジスタ２は常時オン状態）、その行の入力端
子に与えられている階調電圧が増幅器４を介して出力端
子ＶOUT から取り出される。尚、ＲＯＭデコーダ３のト
ランジスタ１及び２の個々の配置は、上記のように各デ
ータ信号が各制御端子にそれぞれ与えられたとき、１つ
の階調電圧のみが選択されるようにＲＯＭのコードを形
成している。
【０００４】
【発明が解決しようとする課題】ところで、上記の半導
体集積回路装置において、データ信号の入力により１つ
の階調電圧を選択するとき、各データ信号を同時に設定
させているために、前に選択していた階調電圧を接続す
るＲＯＭデコーダ３内のトランジスタ１がＯＦＦ状態に
なる前に次に選択される階調電圧を接続するＲＯＭデコ
ーダ３内のトランジスタ１がオン状態となり、２つの階
調電圧が一瞬同時に選択された状態になっているので、
出力端子ＶOUT に２つの階調電圧の中間レベルが出力さ
れたり、同時選択された状態の２つの階調電圧間に電流
が流れるという問題があった。本発明は上記問題点に鑑
みてなされたものであり、前に選択していた階調電圧か
ら次の階調電圧を選択するとき、所定時間ＲＯＭデコー
ダの全ての行をオフ状態にするデータ信号のリセット手
段を付設することにより２つの階調電圧が一瞬同時にオ
ン状態となることを防止することを目的とする。
体集積回路装置において、データ信号の入力により１つ
の階調電圧を選択するとき、各データ信号を同時に設定
させているために、前に選択していた階調電圧を接続す
るＲＯＭデコーダ３内のトランジスタ１がＯＦＦ状態に
なる前に次に選択される階調電圧を接続するＲＯＭデコ
ーダ３内のトランジスタ１がオン状態となり、２つの階
調電圧が一瞬同時に選択された状態になっているので、
出力端子ＶOUT に２つの階調電圧の中間レベルが出力さ
れたり、同時選択された状態の２つの階調電圧間に電流
が流れるという問題があった。本発明は上記問題点に鑑
みてなされたものであり、前に選択していた階調電圧か
ら次の階調電圧を選択するとき、所定時間ＲＯＭデコー
ダの全ての行をオフ状態にするデータ信号のリセット手
段を付設することにより２つの階調電圧が一瞬同時にオ
ン状態となることを防止することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
装置は、ｎビットデータ信号を供給して２のｎ乗階調電
圧の１つを選択するＲＯＭデコーダを具備する半導体集
積回路装置において、データ信号の切り替えに際し、デ
ータ信号のリセット手段を付設し、ＲＯＭデコーダの出
力をハイインピーダンスとすることを特徴とする。本手
段によれば、前に選択されていた階調電圧から次の階調
電圧を選択する際にリセット手段によりＲＯＭデコーダ
の出力を一旦ハイインピーダンスにするので前に選択さ
れていた階調電圧がオフ状態になってから次に選択され
た階調電圧がオン状態となる。ここで、前記ＲＯＭデコ
ーダは、２のｎ乗行と２ｎ列のマトリックス配置された
エンハンスメント形トランジスタとデプレッション形ト
ランジスタとを有し、各行毎にエンハンスメント形トラ
ンジスタとデプレッション形トランジスタとのｎ対によ
り直列接続され、各一端は各階調電圧に接続され、各他
端は共通接続され出力端子に接続されると共に、各列毎
にトランジスタゲートは共通接続されてデータ信号が供
給される。上記リセット手段は、各行に上記一対のトラ
ンジスタを含む２列に配置されたエンハンスメント形ト
ランジスタを全てオフ状態にする信号をトランジスタゲ
ートに供給することを特徴とする。本手段によれば、各
行において一対のトランジスタを含む２列のどちらかの
列にあるエンハンスメント形トランジスタをすべての行
で一旦オフ状態とするので前に選択されていた階調電圧
がオフ状態になってから次に選択された階調電圧がオン
状態となる。また、上記リセット手段は、ＲＯＭデコー
ダのトランジスタとは別に各行に直列接続されたエンハ
ンスメント形トランジスタであり、前記データ信号の切
り替えに際しこれらのトランジスタを全てオフ状態とす
るものであってもよい。本手段によれば、各行に別に直
列接続したエンハンスメントトランジスタをすべて一旦
オフ状態とするので前に選択されていた階調電圧がオフ
状態になってから次に選択された階調電圧がオン状態と
なる。
装置は、ｎビットデータ信号を供給して２のｎ乗階調電
圧の１つを選択するＲＯＭデコーダを具備する半導体集
積回路装置において、データ信号の切り替えに際し、デ
ータ信号のリセット手段を付設し、ＲＯＭデコーダの出
力をハイインピーダンスとすることを特徴とする。本手
段によれば、前に選択されていた階調電圧から次の階調
電圧を選択する際にリセット手段によりＲＯＭデコーダ
の出力を一旦ハイインピーダンスにするので前に選択さ
れていた階調電圧がオフ状態になってから次に選択され
た階調電圧がオン状態となる。ここで、前記ＲＯＭデコ
ーダは、２のｎ乗行と２ｎ列のマトリックス配置された
エンハンスメント形トランジスタとデプレッション形ト
ランジスタとを有し、各行毎にエンハンスメント形トラ
ンジスタとデプレッション形トランジスタとのｎ対によ
り直列接続され、各一端は各階調電圧に接続され、各他
端は共通接続され出力端子に接続されると共に、各列毎
にトランジスタゲートは共通接続されてデータ信号が供
給される。上記リセット手段は、各行に上記一対のトラ
ンジスタを含む２列に配置されたエンハンスメント形ト
ランジスタを全てオフ状態にする信号をトランジスタゲ
ートに供給することを特徴とする。本手段によれば、各
行において一対のトランジスタを含む２列のどちらかの
列にあるエンハンスメント形トランジスタをすべての行
で一旦オフ状態とするので前に選択されていた階調電圧
がオフ状態になってから次に選択された階調電圧がオン
状態となる。また、上記リセット手段は、ＲＯＭデコー
ダのトランジスタとは別に各行に直列接続されたエンハ
ンスメント形トランジスタであり、前記データ信号の切
り替えに際しこれらのトランジスタを全てオフ状態とす
るものであってもよい。本手段によれば、各行に別に直
列接続したエンハンスメントトランジスタをすべて一旦
オフ状態とするので前に選択されていた階調電圧がオフ
状態になってから次に選択された階調電圧がオン状態と
なる。
【０００６】
【実施の形態】以下、本発明の実施例について、６４階
調用を図１乃至図５を参照して説明する。図１におい
て、半導体集積回路装置は６４行と１２列で表１に示す
所定位置にマトリックス配置されたＰチャネルエンハン
スメント形トランジスタ１１とＰチャネルデプレッショ
ン形トランジスタ１２（常時オン状態）とを有するＲＯ
Ｍデコーダ１３と、その出力に接続され負荷を動かす能
力を上げる増幅器１４と、トランジスタゲートに接続さ
れたリセット手段１５とで構成されている。
調用を図１乃至図５を参照して説明する。図１におい
て、半導体集積回路装置は６４行と１２列で表１に示す
所定位置にマトリックス配置されたＰチャネルエンハン
スメント形トランジスタ１１とＰチャネルデプレッショ
ン形トランジスタ１２（常時オン状態）とを有するＲＯ
Ｍデコーダ１３と、その出力に接続され負荷を動かす能
力を上げる増幅器１４と、トランジスタゲートに接続さ
れたリセット手段１５とで構成されている。
【０００７】
【表１】
【０００８】ＲＯＭデコーダ１３の各行はトランジスタ
１１とトランジスタ１２（常時オン状態）とがトランジ
スタ１１のドレイン及びトランジスタ１２のソース又は
トランジスタ１１のソース及びトランジスタ１２のドレ
インで直列接続されたものを一対として６対が更に直列
接続されている。トランジスタゲートは各列毎に共通接
続されている。各行一端の第１列目のトランジスタソー
スは各入力端子Ｖ1 ，Ｖ2 ，Ｖ3 ，…，Ｖ64にそれぞれ
接続されている。各行他端の第１２列目のトランジスタ
ドレインは共通接続され、増幅器１４に接続されてい
る。リセット手段１５の入力は制御端子ＤＡ及びリセッ
ト信号入力端子Ｖr から供給され、その出力は第１及び
第２列目のトランジスタゲートに供給される。リセット
手段１５は、例えば、図２に示すように２つのＮＡＮＤ
ゲートの組合せ回路からなっている。その内の一のＮＡ
ＮＤゲートの一方の入力は制御端子ＤＡから供給され、
他方の入力はリセット信号入力端子Ｖr から供給され
る。その出力は他のＮＡＮＤゲートの一方の入力とＲＯ
Ｍデコーダ１３の第２列目のトランジスタゲートとに供
給される。他のＮＡＮＤゲートの他方の入力はリセット
信号入力端子Ｖr から供給され、その出力は第１列目の
トランジスタゲートに供給される。第３〜１２列目のト
ランジスタゲートの入力は各列毎に各制御端子ＤＢ，Ｄ
Ｂバー，…，ＤＦ，ＤＦバーからそれぞれ供給される。
増幅器４の出力は出力端子ＶOUT から取り出される。
１１とトランジスタ１２（常時オン状態）とがトランジ
スタ１１のドレイン及びトランジスタ１２のソース又は
トランジスタ１１のソース及びトランジスタ１２のドレ
インで直列接続されたものを一対として６対が更に直列
接続されている。トランジスタゲートは各列毎に共通接
続されている。各行一端の第１列目のトランジスタソー
スは各入力端子Ｖ1 ，Ｖ2 ，Ｖ3 ，…，Ｖ64にそれぞれ
接続されている。各行他端の第１２列目のトランジスタ
ドレインは共通接続され、増幅器１４に接続されてい
る。リセット手段１５の入力は制御端子ＤＡ及びリセッ
ト信号入力端子Ｖr から供給され、その出力は第１及び
第２列目のトランジスタゲートに供給される。リセット
手段１５は、例えば、図２に示すように２つのＮＡＮＤ
ゲートの組合せ回路からなっている。その内の一のＮＡ
ＮＤゲートの一方の入力は制御端子ＤＡから供給され、
他方の入力はリセット信号入力端子Ｖr から供給され
る。その出力は他のＮＡＮＤゲートの一方の入力とＲＯ
Ｍデコーダ１３の第２列目のトランジスタゲートとに供
給される。他のＮＡＮＤゲートの他方の入力はリセット
信号入力端子Ｖr から供給され、その出力は第１列目の
トランジスタゲートに供給される。第３〜１２列目のト
ランジスタゲートの入力は各列毎に各制御端子ＤＢ，Ｄ
Ｂバー，…，ＤＦ，ＤＦバーからそれぞれ供給される。
増幅器４の出力は出力端子ＶOUT から取り出される。
【０００９】以上の構成の半導体集積回路装置の動作を
説明する。各入力端子Ｖ1 ，Ｖ2 ，Ｖ3 ，…，Ｖ64に異
なる階調電圧（各入力端子と同一記号で表す）が与えら
れる。この状態で各制御端子ＤＡ，ＤＢ，ＤＢバー，
…，ＤＦ，ＤＦバー（入力される信号も同一記号で表
す）に”Ｈ”又は”Ｌ”のデータ信号が選択される階調
電圧に対応して例えば表２に示すようにそれぞれ与えら
れ、リセット信号入力端子Ｖr （入力される信号も同一
記号で表す）に後で説明するタイミングでリセット信号
Ｖr が与えられる。尚、上記の回路において、階調電圧
の数と１つの階調電圧を選択するためのデータ信号のビ
ット数との関係は、ｎビット×２（”Ｈ”，”Ｌ”を１
対とする）のデータ信号で２のｎ乗階調電圧の選択がで
きるように成り立っている。
説明する。各入力端子Ｖ1 ，Ｖ2 ，Ｖ3 ，…，Ｖ64に異
なる階調電圧（各入力端子と同一記号で表す）が与えら
れる。この状態で各制御端子ＤＡ，ＤＢ，ＤＢバー，
…，ＤＦ，ＤＦバー（入力される信号も同一記号で表
す）に”Ｈ”又は”Ｌ”のデータ信号が選択される階調
電圧に対応して例えば表２に示すようにそれぞれ与えら
れ、リセット信号入力端子Ｖr （入力される信号も同一
記号で表す）に後で説明するタイミングでリセット信号
Ｖr が与えられる。尚、上記の回路において、階調電圧
の数と１つの階調電圧を選択するためのデータ信号のビ
ット数との関係は、ｎビット×２（”Ｈ”，”Ｌ”を１
対とする）のデータ信号で２のｎ乗階調電圧の選択がで
きるように成り立っている。
【００１０】
【表２】
【００１１】例えば、データ信号ＤＡが”Ｈ”から”
Ｌ”に切り替わる例として、第２行目の階調電圧Ｖ2 が
選択された後に第３行目の階調電圧Ｖ3 が選択される場
合について説明すると、図３（ａ）に示すように、時刻
Ｔ1 時点でデータ信号ＤＡは表２に示すように”Ｈ”、
リセット信号Ｖr は”Ｈ”でリセット手段１５に供給さ
れており、リセット手段１５からは第１列目のトランジ
スタゲートにデータ信号ＤＡ’が”Ｈ”，第２列目のト
ランジスタゲートにデータ信号ＤＡバーが”Ｌ”で供給
されている。このとき、表２に示すように、第３〜第１
１列目の奇数列のトランジスタゲートにはデータ信号Ｄ
Ｂ，…，ＤＦが”Ｌ”，第４〜第１２列目の偶数列のト
ランジスタゲートにはデータ信号ＤＢバー，…，ＤＦバ
ーが”Ｈ”で供給されている。その結果、表１に示すト
ランジスタ１１及び１２の配置から第２行目のみトラン
ジスタ１１がすべてオン状態となっており（トランジス
タ１２は常時オン状態）、その行の入力端子Ｖ2 に接続
されている階調電圧Ｖ2 の電圧が増幅器１４を介して出
力端子ＶOUT から取り出されている。この状態はＴ2ま
で保持される。
Ｌ”に切り替わる例として、第２行目の階調電圧Ｖ2 が
選択された後に第３行目の階調電圧Ｖ3 が選択される場
合について説明すると、図３（ａ）に示すように、時刻
Ｔ1 時点でデータ信号ＤＡは表２に示すように”Ｈ”、
リセット信号Ｖr は”Ｈ”でリセット手段１５に供給さ
れており、リセット手段１５からは第１列目のトランジ
スタゲートにデータ信号ＤＡ’が”Ｈ”，第２列目のト
ランジスタゲートにデータ信号ＤＡバーが”Ｌ”で供給
されている。このとき、表２に示すように、第３〜第１
１列目の奇数列のトランジスタゲートにはデータ信号Ｄ
Ｂ，…，ＤＦが”Ｌ”，第４〜第１２列目の偶数列のト
ランジスタゲートにはデータ信号ＤＢバー，…，ＤＦバ
ーが”Ｈ”で供給されている。その結果、表１に示すト
ランジスタ１１及び１２の配置から第２行目のみトラン
ジスタ１１がすべてオン状態となっており（トランジス
タ１２は常時オン状態）、その行の入力端子Ｖ2 に接続
されている階調電圧Ｖ2 の電圧が増幅器１４を介して出
力端子ＶOUT から取り出されている。この状態はＴ2ま
で保持される。
【００１２】データ信号が切り替わり次に階調電圧Ｖ3
が選択されるに際しては、時刻Ｔ2からＴ3 においてデ
ータ信号ＤＡは表２に示すように”Ｌ”、リセット信号
Ｖrは”Ｌ”でリセット手段１５に供給され、リセット
手段１５からはデータ信号ＤＡ’が”Ｈ”のまま、デー
タ信号ＤＡバーが”Ｈ”で同様にＲＯＭデコーダ１３に
供給される。その結果、第１列目及び第２列目のトラン
ジスタゲートはすべて”Ｈ”となるため、第３〜第１２
列目のトランジスタゲートに入力されるデータ信号の種
類に関係なく、リセット信号Ｖr が”Ｌ”で供給されて
いる間は各行の第１列目及び第２列目のどちらかに配置
されているトランジスタ１１がすべての行でオフ状態と
なり、その間ＲＯＭデコーダ１３の出力はハイインピー
ダンスとなる。次に時刻Ｔ3 時点でデータ信号ＤＡは”
Ｌ”のまま、リセット信号Ｖr は”Ｈ”でリセット手段
１５に供給され、リセット手段１５からはデータ信号Ｄ
Ａ’が”Ｌ”で、データ信号ＤＡバーが”Ｈ”のままで
同様にＲＯＭデコーダ１３に供給される。このとき、表
２に示すように、第３列目及び第６〜第１２列目の偶数
列のトランジスタゲートにはデータ信号ＤＢ，ＤＣバ
ー，…，ＤＦバーが”Ｈ”，第４列目及び第５〜第１１
列目の奇数列のトランジスタゲートにはデータ信号ＤＢ
バー，ＤＣ，…，ＤＦが”Ｌ”で供給される。その結
果、表１に示すトランジスタ１１及び１２の配置から第
３行目のみトランジスタ１１がすべてオン状態となり
（トランジスタ１２は常時オン状態）、その行の入力端
子Ｖ3 に接続されている階調電圧Ｖ3 の電圧が増幅器１
４を介して出力端子ＶOUT から取り出される。
が選択されるに際しては、時刻Ｔ2からＴ3 においてデ
ータ信号ＤＡは表２に示すように”Ｌ”、リセット信号
Ｖrは”Ｌ”でリセット手段１５に供給され、リセット
手段１５からはデータ信号ＤＡ’が”Ｈ”のまま、デー
タ信号ＤＡバーが”Ｈ”で同様にＲＯＭデコーダ１３に
供給される。その結果、第１列目及び第２列目のトラン
ジスタゲートはすべて”Ｈ”となるため、第３〜第１２
列目のトランジスタゲートに入力されるデータ信号の種
類に関係なく、リセット信号Ｖr が”Ｌ”で供給されて
いる間は各行の第１列目及び第２列目のどちらかに配置
されているトランジスタ１１がすべての行でオフ状態と
なり、その間ＲＯＭデコーダ１３の出力はハイインピー
ダンスとなる。次に時刻Ｔ3 時点でデータ信号ＤＡは”
Ｌ”のまま、リセット信号Ｖr は”Ｈ”でリセット手段
１５に供給され、リセット手段１５からはデータ信号Ｄ
Ａ’が”Ｌ”で、データ信号ＤＡバーが”Ｈ”のままで
同様にＲＯＭデコーダ１３に供給される。このとき、表
２に示すように、第３列目及び第６〜第１２列目の偶数
列のトランジスタゲートにはデータ信号ＤＢ，ＤＣバ
ー，…，ＤＦバーが”Ｈ”，第４列目及び第５〜第１１
列目の奇数列のトランジスタゲートにはデータ信号ＤＢ
バー，ＤＣ，…，ＤＦが”Ｌ”で供給される。その結
果、表１に示すトランジスタ１１及び１２の配置から第
３行目のみトランジスタ１１がすべてオン状態となり
（トランジスタ１２は常時オン状態）、その行の入力端
子Ｖ3 に接続されている階調電圧Ｖ3 の電圧が増幅器１
４を介して出力端子ＶOUT から取り出される。
【００１３】以上のように、階調電圧がＶ2 からＶ3 に
切り替わるとき、データ信号ＤＡ’の立ち下がり波形は
ＤＡの立ち下がり波形よりリセット信号Ｖr が”Ｌ”で
供給されている時間（Ｔ3 −Ｔ2 ）だけ遅れてＲＯＭデ
コーダ１３に供給される。従って、時刻Ｔ2 からＴ3 の
間において、第１列目及び第２列目のトランジスタゲー
トはすべて”Ｈ”となるため、その間は各行の第１列目
及び第２列目のどちらかの列に配置されているトランジ
スタ１１がすべての行でオフ状態となり、ＲＯＭデコー
ダ１３の出力はハイインピーダンスとなり、階調電圧Ｖ
2 が選択されるためにオン動作していた第２行目のトラ
ンジスタ１１がその時間の間に完全にオフ状態となって
データ信号がリセットされ、時刻Ｔ3 で次の階調電圧Ｖ
3 が選択されたときには、第３行目のみトランジスタ１
１がすべてオン状態となる。このリセットされている間
においては、前に選択されていた階調電圧Ｖ2 の電圧出
力は、ゲート容量や配線容量で保持されている。即ち、
このリセットされる時間は、ゲート容量や配線容量によ
る階調電圧の電圧出力の保持状態を考慮して最適に設定
される。例えば、リセット信号幅はデータ信号幅の１／
２に設定される。
切り替わるとき、データ信号ＤＡ’の立ち下がり波形は
ＤＡの立ち下がり波形よりリセット信号Ｖr が”Ｌ”で
供給されている時間（Ｔ3 −Ｔ2 ）だけ遅れてＲＯＭデ
コーダ１３に供給される。従って、時刻Ｔ2 からＴ3 の
間において、第１列目及び第２列目のトランジスタゲー
トはすべて”Ｈ”となるため、その間は各行の第１列目
及び第２列目のどちらかの列に配置されているトランジ
スタ１１がすべての行でオフ状態となり、ＲＯＭデコー
ダ１３の出力はハイインピーダンスとなり、階調電圧Ｖ
2 が選択されるためにオン動作していた第２行目のトラ
ンジスタ１１がその時間の間に完全にオフ状態となって
データ信号がリセットされ、時刻Ｔ3 で次の階調電圧Ｖ
3 が選択されたときには、第３行目のみトランジスタ１
１がすべてオン状態となる。このリセットされている間
においては、前に選択されていた階調電圧Ｖ2 の電圧出
力は、ゲート容量や配線容量で保持されている。即ち、
このリセットされる時間は、ゲート容量や配線容量によ
る階調電圧の電圧出力の保持状態を考慮して最適に設定
される。例えば、リセット信号幅はデータ信号幅の１／
２に設定される。
【００１４】次に、データ信号ＤＡが”Ｌ”から”Ｈ”
に切り替わる例として、第３行目の階調電圧Ｖ3 が選択
された後に第２行目の階調電圧Ｖ2 が選択される場合に
ついて説明すると、図３（ｂ）に示すように、時刻Ｔ1
時点でデータ信号ＤＡは表２に示すように”Ｌ”、リセ
ット信号Ｖr は”Ｈ”でリセット手段１５に供給されて
おり、リセット手段１５からは各行の第１列目のトラン
ジスタゲートにデータ信号ＤＡが”Ｌ”，各行の第２列
目のトランジスタゲートにデータ信号ＤＡ’バーが”
Ｈ”で供給されている。このとき、第３〜第１２列目の
トランジスタゲートには上記で階調電圧Ｖ3 が選択され
るときと同様にデータ信号ＤＢ，ＤＢバー，…，ＤＦ，
ＤＦバーが供給されている。その結果、上記と同様に第
３行目のみトランジスタ１１がすべてオン状態となって
おり（トランジスタ１２は常時オン状態）、階調電圧Ｖ
3 の電圧が増幅器１４を介して出力端子ＶOUT から出力
されている。この状態はＴ2 まで保持される。
に切り替わる例として、第３行目の階調電圧Ｖ3 が選択
された後に第２行目の階調電圧Ｖ2 が選択される場合に
ついて説明すると、図３（ｂ）に示すように、時刻Ｔ1
時点でデータ信号ＤＡは表２に示すように”Ｌ”、リセ
ット信号Ｖr は”Ｈ”でリセット手段１５に供給されて
おり、リセット手段１５からは各行の第１列目のトラン
ジスタゲートにデータ信号ＤＡが”Ｌ”，各行の第２列
目のトランジスタゲートにデータ信号ＤＡ’バーが”
Ｈ”で供給されている。このとき、第３〜第１２列目の
トランジスタゲートには上記で階調電圧Ｖ3 が選択され
るときと同様にデータ信号ＤＢ，ＤＢバー，…，ＤＦ，
ＤＦバーが供給されている。その結果、上記と同様に第
３行目のみトランジスタ１１がすべてオン状態となって
おり（トランジスタ１２は常時オン状態）、階調電圧Ｖ
3 の電圧が増幅器１４を介して出力端子ＶOUT から出力
されている。この状態はＴ2 まで保持される。
【００１５】各データ信号が切り替わり次に階調電圧Ｖ
2 が選択されるに際しては、時刻Ｔ2 からＴ3 において
データ信号ＤＡは表２に示すように”Ｈ”、リセット信
号Ｖr は”Ｌ”でリセット手段１５に供給され、リセッ
ト手段１５からはデータ信号ＤＡが”Ｈ”で、データ信
号ＤＡ’バーが”Ｈ”のままでＲＯＭデコーダ１３に供
給される。その結果、第１列目及び第２列目のトランジ
スタゲートはすべて”Ｈ”となるため、上記で階調電圧
がＶ2 からＶ3 に切り替わるときと同様にその間は各行
の第１列目及び第２列目のどちらかの列に配置されてい
るトランジスタ１１がすべての行でオフ状態となる。次
に時刻Ｔ3 時点でデータ信号ＤＡは”Ｈ”のまま、リセ
ット信号Ｖr は”Ｈ”でリセット手段１５に供給され、
リセット手段１５からはデータ信号ＤＡが”Ｈ”のま
ま、データ信号ＤＡ’バーが”Ｌ”で同様にＲＯＭデコ
ーダ１３に供給される。このとき、第３〜第１２列目の
トランジスタゲートには上記で階調電圧Ｖ2 が選択され
るときと同様にデータ信号ＤＢ，ＤＢバー，…，ＤＦ，
ＤＦバーが供給されている。その結果、上記で階調電圧
Ｖ2 が選択されるときと同様に第２行目のみトランジス
タ１１がすべてオン状態となっており、階調電圧Ｖ2 の
電圧が増幅器１４を介して出力端子ＶOUT から出力され
る。
2 が選択されるに際しては、時刻Ｔ2 からＴ3 において
データ信号ＤＡは表２に示すように”Ｈ”、リセット信
号Ｖr は”Ｌ”でリセット手段１５に供給され、リセッ
ト手段１５からはデータ信号ＤＡが”Ｈ”で、データ信
号ＤＡ’バーが”Ｈ”のままでＲＯＭデコーダ１３に供
給される。その結果、第１列目及び第２列目のトランジ
スタゲートはすべて”Ｈ”となるため、上記で階調電圧
がＶ2 からＶ3 に切り替わるときと同様にその間は各行
の第１列目及び第２列目のどちらかの列に配置されてい
るトランジスタ１１がすべての行でオフ状態となる。次
に時刻Ｔ3 時点でデータ信号ＤＡは”Ｈ”のまま、リセ
ット信号Ｖr は”Ｈ”でリセット手段１５に供給され、
リセット手段１５からはデータ信号ＤＡが”Ｈ”のま
ま、データ信号ＤＡ’バーが”Ｌ”で同様にＲＯＭデコ
ーダ１３に供給される。このとき、第３〜第１２列目の
トランジスタゲートには上記で階調電圧Ｖ2 が選択され
るときと同様にデータ信号ＤＢ，ＤＢバー，…，ＤＦ，
ＤＦバーが供給されている。その結果、上記で階調電圧
Ｖ2 が選択されるときと同様に第２行目のみトランジス
タ１１がすべてオン状態となっており、階調電圧Ｖ2 の
電圧が増幅器１４を介して出力端子ＶOUT から出力され
る。
【００１６】以上のように、階調電圧がＶ3 からＶ2 に
切り替わるとき、データ信号ＤＡ’バーの立ち下がり波
形はＤＡの立ち上がり波形より時間（Ｔ3 −Ｔ2 ）だけ
遅れてＲＯＭデコーダ１３に入力される。従って、階調
電圧がＶ2 からＶ3 に切り替わるときと同様に、第１列
目及び第２列目のトランジスタゲートはすべて”Ｈ”と
なるため、その間は各行の第１列目及び第２列目のどち
らかの列に配置されているトランジスタ１１がすべての
行でオフ状態となり、階調電圧Ｖ3 が選択されるために
オン動作していた第３行目のトランジスタ１１がその間
に完全にオフ状態となってデータ信号がリセットされ、
時刻Ｔ3 で次の階調電圧Ｖ2 が選択されたときには、第
２行目のみトランジスタ１１がすべてオン状態となる。
切り替わるとき、データ信号ＤＡ’バーの立ち下がり波
形はＤＡの立ち上がり波形より時間（Ｔ3 −Ｔ2 ）だけ
遅れてＲＯＭデコーダ１３に入力される。従って、階調
電圧がＶ2 からＶ3 に切り替わるときと同様に、第１列
目及び第２列目のトランジスタゲートはすべて”Ｈ”と
なるため、その間は各行の第１列目及び第２列目のどち
らかの列に配置されているトランジスタ１１がすべての
行でオフ状態となり、階調電圧Ｖ3 が選択されるために
オン動作していた第３行目のトランジスタ１１がその間
に完全にオフ状態となってデータ信号がリセットされ、
時刻Ｔ3 で次の階調電圧Ｖ2 が選択されたときには、第
２行目のみトランジスタ１１がすべてオン状態となる。
【００１７】次に、階調電圧が切り替わるとき、データ
信号ＤＡが”Ｌ”のまま（例えば、階調電圧Ｖ1 からＶ
3 に切り替わるとき）、”Ｈ”のまま（例えば、階調電
圧Ｖ2 からＶ4 に切り替わるとき）の場合についても、
上記と同様にリセット信号Ｖr が”Ｌ”で供給されてい
る間は各行の第１列目及び第２列目のどちらかの列に配
置されているトランジスタ１１がすべての行でオフ状態
となるが、説明を省略する。以上のように、階調電圧を
選択するときリセット手段１５に”Ｌ”のリセット信号
Ｖr を供給することによりその間だけＲＯＭデコーダ１
３の第１列目，第２列目のトランジスタゲートに供給す
るデータ信号がどちらも”Ｈ”となり、その間だけ各行
の第１列目及び第２列目のどちらかの列に配置されてい
るトランジスタ１１がすべての行でオフ状態となり、そ
の間ＲＯＭデコーダの出力はハイインピーダンスとな
り、全階調電圧がその時間だけ選択されることがなく、
従って、階調電圧の選択が切り替わるとき、出力端子Ｖ
OUT に２つの階調電圧の中間レベルが出力されたり、階
調電圧間に電流が流れることはなくなる。
信号ＤＡが”Ｌ”のまま（例えば、階調電圧Ｖ1 からＶ
3 に切り替わるとき）、”Ｈ”のまま（例えば、階調電
圧Ｖ2 からＶ4 に切り替わるとき）の場合についても、
上記と同様にリセット信号Ｖr が”Ｌ”で供給されてい
る間は各行の第１列目及び第２列目のどちらかの列に配
置されているトランジスタ１１がすべての行でオフ状態
となるが、説明を省略する。以上のように、階調電圧を
選択するときリセット手段１５に”Ｌ”のリセット信号
Ｖr を供給することによりその間だけＲＯＭデコーダ１
３の第１列目，第２列目のトランジスタゲートに供給す
るデータ信号がどちらも”Ｈ”となり、その間だけ各行
の第１列目及び第２列目のどちらかの列に配置されてい
るトランジスタ１１がすべての行でオフ状態となり、そ
の間ＲＯＭデコーダの出力はハイインピーダンスとな
り、全階調電圧がその時間だけ選択されることがなく、
従って、階調電圧の選択が切り替わるとき、出力端子Ｖ
OUT に２つの階調電圧の中間レベルが出力されたり、階
調電圧間に電流が流れることはなくなる。
【００１８】上記実施例では、トランジスタ１１，１２
をＰチャネルで説明したが、Ｎチャネルであってもよ
い。但しこの場合、リセット手段は例えば図４に示す回
路を用いる。この回路は図２に示す回路の各出力端にＮ
ＯＴゲートを接続しただけである。図５（ａ）に示すよ
うに、データ信号ＤＡが”Ｌ”から”Ｈ”に切り替わる
場合について説明すると、供給されるデータ信号ＤＡの
立ち上がり時に”Ｌ”のリセット信号Ｖr をリセット手
段に供給すると、リセット手段からデータ信号ＤＡの立
ち上がりに同期してデータ信号ＤＡバーと、ＤＡバーの
立ち下がり波形よりリセット信号Ｖr が”Ｌ”で供給さ
れている時間だけ遅れた立ち上がり波形のデータ信号Ｄ
Ａ’がＲＯＭデコーダに供給され、リセット信号Ｖr
が”Ｌ”で供給されている間は各行の第１列目及び第２
列目のどちらかの列に配置されているトランジスタ１１
がすべての行でオフ状態となり、全階調電圧がこの時間
分だけ選択されることがなく、従って、Ｐチャネルの場
合と同様に階調電圧の選択が切り替わるとき、出力端子
に２つの階調電圧の中間レベルが出力されたり、切り替
え時の２つの階調電圧間に電流が流れることはなくな
る。図５（ｂ）に示すようにデータ信号ＤＡが”Ｈ”か
ら”Ｌ”に切り替わる場合、また図示しないが、データ
信号ＤＡが”Ｌ”のまま、”Ｈ”のままの場合について
も、上記と同様にリセット信号Ｖr が”Ｌ”で供給され
ている間は各行の第１列目及び第２列目のどちらかの列
に配置されているトランジスタ１１がすべての行でオフ
状態となるが、説明を省略する。
をＰチャネルで説明したが、Ｎチャネルであってもよ
い。但しこの場合、リセット手段は例えば図４に示す回
路を用いる。この回路は図２に示す回路の各出力端にＮ
ＯＴゲートを接続しただけである。図５（ａ）に示すよ
うに、データ信号ＤＡが”Ｌ”から”Ｈ”に切り替わる
場合について説明すると、供給されるデータ信号ＤＡの
立ち上がり時に”Ｌ”のリセット信号Ｖr をリセット手
段に供給すると、リセット手段からデータ信号ＤＡの立
ち上がりに同期してデータ信号ＤＡバーと、ＤＡバーの
立ち下がり波形よりリセット信号Ｖr が”Ｌ”で供給さ
れている時間だけ遅れた立ち上がり波形のデータ信号Ｄ
Ａ’がＲＯＭデコーダに供給され、リセット信号Ｖr
が”Ｌ”で供給されている間は各行の第１列目及び第２
列目のどちらかの列に配置されているトランジスタ１１
がすべての行でオフ状態となり、全階調電圧がこの時間
分だけ選択されることがなく、従って、Ｐチャネルの場
合と同様に階調電圧の選択が切り替わるとき、出力端子
に２つの階調電圧の中間レベルが出力されたり、切り替
え時の２つの階調電圧間に電流が流れることはなくな
る。図５（ｂ）に示すようにデータ信号ＤＡが”Ｈ”か
ら”Ｌ”に切り替わる場合、また図示しないが、データ
信号ＤＡが”Ｌ”のまま、”Ｈ”のままの場合について
も、上記と同様にリセット信号Ｖr が”Ｌ”で供給され
ている間は各行の第１列目及び第２列目のどちらかの列
に配置されているトランジスタ１１がすべての行でオフ
状態となるが、説明を省略する。
【００１９】次に本発明の第２実施例について、第１実
施例と同様に６４階調用のものを図６を参照して説明す
る。尚、図１に示す半導体集積回路装置と同一部分は同
一符号を付してその説明を省略する。図において、図１
との違いはリセット手段１５の替わりにＲＯＭデコーダ
２３のトランジスタとは別に各行に直列接続されたエン
ハンスメントトランジスタ１１を有するリセット手段２
５を具備している点である。尚、リセット手段１５は用
いないので、第１及び第２列目の制御端子ＤＡ，ＤＡバ
ーは直接ＲＯＭデコーダ２３に接続されている。その他
の端子のＲＯＭデコーダ２３への接続及びＲＯＭデコー
ダ２３の各トランジスタ１１，１２の配置は図１のＲＯ
Ｍデコーダ１３と同一である。リセット手段２５はＲＯ
Ｍデコーダ２３の行数と同数のＰチャネルエンハンスメ
ント形トランジスタ１１を有し、これらのトランジスタ
１１がＲＯＭデコーダ２３の各行他端の第１２列目のト
ランジスタドレインとＲＯＭデコーダ２３の出力端との
間に直列接続されている。リセット手段２５の各トラン
ジスタゲートはリセット信号入力端子Ｖr に接続されて
いる。
施例と同様に６４階調用のものを図６を参照して説明す
る。尚、図１に示す半導体集積回路装置と同一部分は同
一符号を付してその説明を省略する。図において、図１
との違いはリセット手段１５の替わりにＲＯＭデコーダ
２３のトランジスタとは別に各行に直列接続されたエン
ハンスメントトランジスタ１１を有するリセット手段２
５を具備している点である。尚、リセット手段１５は用
いないので、第１及び第２列目の制御端子ＤＡ，ＤＡバ
ーは直接ＲＯＭデコーダ２３に接続されている。その他
の端子のＲＯＭデコーダ２３への接続及びＲＯＭデコー
ダ２３の各トランジスタ１１，１２の配置は図１のＲＯ
Ｍデコーダ１３と同一である。リセット手段２５はＲＯ
Ｍデコーダ２３の行数と同数のＰチャネルエンハンスメ
ント形トランジスタ１１を有し、これらのトランジスタ
１１がＲＯＭデコーダ２３の各行他端の第１２列目のト
ランジスタドレインとＲＯＭデコーダ２３の出力端との
間に直列接続されている。リセット手段２５の各トラン
ジスタゲートはリセット信号入力端子Ｖr に接続されて
いる。
【００２０】以上の構成の半導体集積回路装置の動作を
説明する。各入力端子Ｖ1 ，Ｖ2 ，Ｖ3 ，…，Ｖ64に電
圧の異なる階調電圧（図示せず）が与えられる。この状
態で各制御端子ＤＡ，ＤＡバー，ＤＢ，…，ＤＦ，ＤＦ
バーにデータ信号ＤＡ，ＤＡバー，ＤＢ，…，ＤＦ，Ｄ
Ｆバーがそれぞれ与えられ、それらのデータ信号が切り
替わるときに”Ｈ”のリセット信号Ｖr をリセット信号
入力端子Ｖr に供給するとリセット手段２５のトランジ
スタ１１はリセット信号が”Ｈ”の間、すべての行でオ
フ状態となり、従って、実施例１と同様に、その間ＲＯ
Ｍデコーダ２３の出力はハイインピーダンスとなり、デ
ータ信号のリセットを行う。このリセットされている間
においては、前に選択されていた階調電圧の電圧出力
は、ゲート容量や配線容量で保持されている。即ち、こ
のリセットされる時間は、ゲート容量や配線容量による
階調電圧の電圧出力の保持状態を考慮して最適に設定さ
れる。このリセット後、即ちリセット信号が”Ｌ”にな
った時点でリセット手段２５のすべてのトランジスタ１
１がオン状態となり、上記各データ信号により選択され
た階調電圧の電圧が増幅器１４を介して出力端子ＶOUT
から出力される。
説明する。各入力端子Ｖ1 ，Ｖ2 ，Ｖ3 ，…，Ｖ64に電
圧の異なる階調電圧（図示せず）が与えられる。この状
態で各制御端子ＤＡ，ＤＡバー，ＤＢ，…，ＤＦ，ＤＦ
バーにデータ信号ＤＡ，ＤＡバー，ＤＢ，…，ＤＦ，Ｄ
Ｆバーがそれぞれ与えられ、それらのデータ信号が切り
替わるときに”Ｈ”のリセット信号Ｖr をリセット信号
入力端子Ｖr に供給するとリセット手段２５のトランジ
スタ１１はリセット信号が”Ｈ”の間、すべての行でオ
フ状態となり、従って、実施例１と同様に、その間ＲＯ
Ｍデコーダ２３の出力はハイインピーダンスとなり、デ
ータ信号のリセットを行う。このリセットされている間
においては、前に選択されていた階調電圧の電圧出力
は、ゲート容量や配線容量で保持されている。即ち、こ
のリセットされる時間は、ゲート容量や配線容量による
階調電圧の電圧出力の保持状態を考慮して最適に設定さ
れる。このリセット後、即ちリセット信号が”Ｌ”にな
った時点でリセット手段２５のすべてのトランジスタ１
１がオン状態となり、上記各データ信号により選択され
た階調電圧の電圧が増幅器１４を介して出力端子ＶOUT
から出力される。
【００２１】以上のように、データ信号が変化するとき
にリセット手段２５にリセット信号を入力すると、リセ
ット手段２５のトランジスタ１１はリセット信号が”
Ｈ”の間、すべてオフ状態となり、階調電圧と増幅器１
４との接続が切れ、その間は全階調電圧が選択されるこ
とがなく、従って、階調電圧の選択が切り替わるとき、
出力端子ＶOUT に２つの階調電圧の中間レベルが出力さ
れたり、階調電圧間に電流が流れることはなくなる。上
記第２実施例では、リセット手段２５をＲＯＭデコーダ
２３の第１２列目及び出力端間に接続したが、ＲＯＭデ
コーダの階調電圧入力端及び第１列目間または第１〜１
２の任意の列間に挿入接続してもよい。また、上記第２
実施例においても、トランジスタ１１，１２をＰチャネ
ルのもので説明したが、Ｎチャネルであってもよい。但
しこの場合、リセット手段２５へ”Ｌ”のリセット信号
を入力することによりリセット手段２５のトランジスタ
１１がオフ状態となり、Ｐチャネルの場合と同様に階調
電圧の選択が切り替わるとき、出力端子OUT に２つの階
調電圧の中間レベルが出力されたり、階調電圧間に電流
が流れることはなくなる。
にリセット手段２５にリセット信号を入力すると、リセ
ット手段２５のトランジスタ１１はリセット信号が”
Ｈ”の間、すべてオフ状態となり、階調電圧と増幅器１
４との接続が切れ、その間は全階調電圧が選択されるこ
とがなく、従って、階調電圧の選択が切り替わるとき、
出力端子ＶOUT に２つの階調電圧の中間レベルが出力さ
れたり、階調電圧間に電流が流れることはなくなる。上
記第２実施例では、リセット手段２５をＲＯＭデコーダ
２３の第１２列目及び出力端間に接続したが、ＲＯＭデ
コーダの階調電圧入力端及び第１列目間または第１〜１
２の任意の列間に挿入接続してもよい。また、上記第２
実施例においても、トランジスタ１１，１２をＰチャネ
ルのもので説明したが、Ｎチャネルであってもよい。但
しこの場合、リセット手段２５へ”Ｌ”のリセット信号
を入力することによりリセット手段２５のトランジスタ
１１がオフ状態となり、Ｐチャネルの場合と同様に階調
電圧の選択が切り替わるとき、出力端子OUT に２つの階
調電圧の中間レベルが出力されたり、階調電圧間に電流
が流れることはなくなる。
【００２２】
【発明の効果】本発明によれば、データ信号の切り替え
の際、即ち階調電圧の選択が切り替わる際、リセット手
段によりデータ信号幅に比べて短時間、すべての階調電
圧と増幅器との接続を切ることにより、２階調の中間レ
ベルの出力を防止でき、確実に１階調の選択が可能であ
る。また、階調電圧間に流れる電流を防ぐこともでき、
消費電流の低減も図れる。
の際、即ち階調電圧の選択が切り替わる際、リセット手
段によりデータ信号幅に比べて短時間、すべての階調電
圧と増幅器との接続を切ることにより、２階調の中間レ
ベルの出力を防止でき、確実に１階調の選択が可能であ
る。また、階調電圧間に流れる電流を防ぐこともでき、
消費電流の低減も図れる。
【図１】 本発明の第１実施例の回路図
【図２】 図１の回路のリセット手段の回路図
【図３】 図２のリセット手段の入出力波形図
【図４】 図１の回路のＲＯＭデコーダのトランジスタ
をＮチャネル型とした場合のリセット手段の回路図
をＮチャネル型とした場合のリセット手段の回路図
【図５】 図４のリセット手段の入出力波形図
【図６】 本発明の第２実施例の回路図
【図７】 従来の半導体集積回路装置の回路図
１１ エンハンスメントトランジスタ １２ デプレッショントランジスタ １３，２３ ＲＯＭデコーダ １４ 増幅器 １５，２５ リセット手段
Claims (4)
- 【請求項１】ｎビットデータ信号を供給して２のｎ乗階
調電圧の１つを選択するＲＯＭデコーダを具備する半導
体集積回路装置において、 前記ＲＯＭデコーダが、２のｎ乗行と２ｎ列のマトリッ
クス配置されたエンハンスメント形トランジスタとデプ
レッション形トランジスタとを有し、各行毎にエンハン
スメント形トランジスタとデプレッション形トランジス
タとのｎ対により直列接続され、各一端は各階調電圧に
接続され、各他端は共通接続され出力端子に接続される
と共に、各列毎にトランジスタゲートは共通接続されて
前記データ信号が供給され、 前記データ信号の切り替えに際し、データ信号のリセッ
ト手段を付設し、前記ＲＯＭデコーダの出力をハイイン
ピーダンスとすることを特徴とする半導体集積回路装
置。 - 【請求項２】前記リセット手段は、各行に前記一対のト
ランジスタを含む２列に配置されたエンハンスメント形
トランジスタを全てオフ状態にする信号をトランジスタ
ゲートに供給することを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項３】前記リセット手段は、前記ＲＯＭデコーダ
のトランジスタとは別に前記各行に直列接続されたエン
ハンスメント形トランジスタであり、前記データ信号の
切り替えに際しこれらのトランジスタを全てオフ状態と
することを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項４】ｎビットデータ信号を供給して２のｎ乗階
調電圧の１つを選択するＲＯＭデコーダと、駆動能力を
上げる増幅器とを具備する半導体集積回路装置におい
て、 前記ＲＯＭデコーダが、２のｎ乗行と２ｎ列のマトリッ
クス配置されたエンハンスメント形トランジスタとデプ
レッション形トランジスタとを有し、各行毎にエンハン
スメント形トランジスタとデプレッション形トランジス
タとのｎ対により直列接続され、各一端は各階調電圧に
接続され、各他端は共通接続され前記増幅器に接続され
ると共に、各列毎にトランジスタゲートは共通接続され
て前記データ信号が供給され、 前記データ信号の切り替えに際し、データ信号のリセッ
ト手段を付設し、前記ＲＯＭデコーダの出力をハイイン
ピーダンスとすることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08141437A JP3109438B2 (ja) | 1996-06-04 | 1996-06-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08141437A JP3109438B2 (ja) | 1996-06-04 | 1996-06-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09325320A JPH09325320A (ja) | 1997-12-16 |
| JP3109438B2 true JP3109438B2 (ja) | 2000-11-13 |
Family
ID=15291944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08141437A Expired - Fee Related JP3109438B2 (ja) | 1996-06-04 | 1996-06-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109438B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW461180B (en) * | 1998-12-21 | 2001-10-21 | Sony Corp | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| KR100870397B1 (ko) * | 2002-07-19 | 2008-11-25 | 매그나칩 반도체 유한회사 | 엘시디 소오스 드라이버용 디코더회로 |
| JP4424946B2 (ja) | 2003-09-03 | 2010-03-03 | 三菱電機株式会社 | 表示装置 |
| JP5026174B2 (ja) * | 2007-07-09 | 2012-09-12 | ルネサスエレクトロニクス株式会社 | 表示装置の駆動回路、その制御方法及び表示装置 |
| WO2020073231A1 (zh) * | 2018-10-10 | 2020-04-16 | 深圳市柔宇科技有限公司 | 一种goa电路及显示装置 |
-
1996
- 1996-06-04 JP JP08141437A patent/JP3109438B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09325320A (ja) | 1997-12-16 |
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