JP2001175214A - 駆動信号を出力する駆動回路、駆動信号を出力する方法及びこれらに用いるデジタル・アナログ変換器 - Google Patents
駆動信号を出力する駆動回路、駆動信号を出力する方法及びこれらに用いるデジタル・アナログ変換器Info
- Publication number
- JP2001175214A JP2001175214A JP2000278536A JP2000278536A JP2001175214A JP 2001175214 A JP2001175214 A JP 2001175214A JP 2000278536 A JP2000278536 A JP 2000278536A JP 2000278536 A JP2000278536 A JP 2000278536A JP 2001175214 A JP2001175214 A JP 2001175214A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- digital
- analog
- analog converter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Electronic Switches (AREA)
- Liquid Crystal (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 付加的な物理的空間、回路の複雑さの増大、
ＬＣＤの作動速度の制限等の問題の１以上を実質的に除
去する駆動回路及び方法を提供すること。 【解決手段】 ＬＣＤの画素群を駆動するための駆動回
路は、二重経路デジタル・アナログ変換器を含む。各二
重経路ＤＡＣは、適用されたデジタル信号のアナログ変
形及び非通過電圧を経路Ａ及び経路Ｂの出力側にそれぞ
れ出力し、切換信号に応じてこれらの出力を切換える。
各表示周期の間、各対のトランジスタの一方のトランジ
スタは導電性とされ、他方のトランジスタは非導電性と
されるように、ＤＡＣの出力は対の出力トランジスタに
適用される。高側及び低側の電圧範囲の駆動電圧を受け
るように交替することを各ＤＡＣに行わせることによっ
て、各画素は高側及び低側の電圧範囲の電圧によって交
替に駆動され、１つの表示周期に各画素に適用される駆
動電圧範囲は、同じ表示周期に最隣接画素に適用される
電圧範囲と反対である。
ＬＣＤの作動速度の制限等の問題の１以上を実質的に除
去する駆動回路及び方法を提供すること。 【解決手段】 ＬＣＤの画素群を駆動するための駆動回
路は、二重経路デジタル・アナログ変換器を含む。各二
重経路ＤＡＣは、適用されたデジタル信号のアナログ変
形及び非通過電圧を経路Ａ及び経路Ｂの出力側にそれぞ
れ出力し、切換信号に応じてこれらの出力を切換える。
各表示周期の間、各対のトランジスタの一方のトランジ
スタは導電性とされ、他方のトランジスタは非導電性と
されるように、ＤＡＣの出力は対の出力トランジスタに
適用される。高側及び低側の電圧範囲の駆動電圧を受け
るように交替することを各ＤＡＣに行わせることによっ
て、各画素は高側及び低側の電圧範囲の電圧によって交
替に駆動され、１つの表示周期に各画素に適用される駆
動電圧範囲は、同じ表示周期に最隣接画素に適用される
電圧範囲と反対である。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、駆動
電圧を出力するための駆動回路に関し、特に、交替する
駆動電圧範囲の電圧を出力する駆動回路に関する。
電圧を出力するための駆動回路に関し、特に、交替する
駆動電圧範囲の電圧を出力する駆動回路に関する。
【０００２】
【従来の技術】従来の液晶表示装置（以下「ＬＣＤ」と
いう。）は、縦及び横の列をなして配置された画素群を
含む。各画素に表示される画像情報、例えばグレー又は
カラーの濃淡は、各画素に適用される駆動電圧の大きさ
によって制御される。ＬＣＤは、典型的には、表示装置
の横の１列の画素を一時に作動させ、各縦列の画素に駆
動電圧を適用することによって駆動される。この処理
は、完全な表示画像を生成するために表示装置の各横列
に対して繰り返される。全処理は、表示画像を最新のも
のにするために周期的に繰り返される。
いう。）は、縦及び横の列をなして配置された画素群を
含む。各画素に表示される画像情報、例えばグレー又は
カラーの濃淡は、各画素に適用される駆動電圧の大きさ
によって制御される。ＬＣＤは、典型的には、表示装置
の横の１列の画素を一時に作動させ、各縦列の画素に駆
動電圧を適用することによって駆動される。この処理
は、完全な表示画像を生成するために表示装置の各横列
に対して繰り返される。全処理は、表示画像を最新のも
のにするために周期的に繰り返される。
【０００３】ＬＣＤの現行の設計によれば、相対的に大
きな電圧範囲、例えば０から１２ボルトの範囲で各画素
に駆動電圧を適用することが望ましい。理論上、金属酸
化物半導体電界効果トランジスタ（以下、「ＭＯＳトラ
ンジスタ」または「ＭＯＳＦＥＴ」という。）で構成さ
れた駆動回路がそのような範囲を超えて駆動電圧を出力
することができるように、個々のトランジスタは、最も
高い出力電圧、例えば１２ボルトを耐えるように設計さ
れる必要がある。このことは、作動中にトランジスタが
時折のみ受ける出力電圧に耐久力を与えるために、トラ
ンジスタは物理的に相対的に大きくなる。また、不利な
点として、トランジスタが相対的に大きいことは、電気
的回路構成において、より物理的空間をとって統合され
る結果となる。そのような付加的な物理的空間は、一般
に、ＬＣＤ駆動回路のための付加的な費用及び大きさと
同等にかかる。
きな電圧範囲、例えば０から１２ボルトの範囲で各画素
に駆動電圧を適用することが望ましい。理論上、金属酸
化物半導体電界効果トランジスタ（以下、「ＭＯＳトラ
ンジスタ」または「ＭＯＳＦＥＴ」という。）で構成さ
れた駆動回路がそのような範囲を超えて駆動電圧を出力
することができるように、個々のトランジスタは、最も
高い出力電圧、例えば１２ボルトを耐えるように設計さ
れる必要がある。このことは、作動中にトランジスタが
時折のみ受ける出力電圧に耐久力を与えるために、トラ
ンジスタは物理的に相対的に大きくなる。また、不利な
点として、トランジスタが相対的に大きいことは、電気
的回路構成において、より物理的空間をとって統合され
る結果となる。そのような付加的な物理的空間は、一般
に、ＬＣＤ駆動回路のための付加的な費用及び大きさと
同等にかかる。
【０００４】駆動電圧の全範囲を耐えるための大きさに
合わせて作られたＭＯＳＦＥＴを用いることによって引
き起こされる問題の解決策は、駆動回路の個々のトラン
ジスタが受ける電圧の範囲を限定することである。これ
が達成される１つの方法は、駆動トランジスタのゲート
酸化物への適用電圧をゲート酸化物の破壊電圧より小さ
くなるように限定することである。これは、特に、結果
としてゲート酸化物への適用電圧がゲート酸化物の破壊
電圧より小さくなるように、ゲート端子への適用のため
の固定電圧を選択することによって各駆動トランジスに
おいて達成される。しかし、大きな出力電圧範囲を有す
る駆動回路においてこの方法を実施するためには、所望
の駆動電圧範囲を少なくとも２つの部分に分割し、２つ
の部分にそれぞれ関係させられた少なくとも２つのＭＯ
ＳＦＥＴを備えることが必要である。
合わせて作られたＭＯＳＦＥＴを用いることによって引
き起こされる問題の解決策は、駆動回路の個々のトラン
ジスタが受ける電圧の範囲を限定することである。これ
が達成される１つの方法は、駆動トランジスタのゲート
酸化物への適用電圧をゲート酸化物の破壊電圧より小さ
くなるように限定することである。これは、特に、結果
としてゲート酸化物への適用電圧がゲート酸化物の破壊
電圧より小さくなるように、ゲート端子への適用のため
の固定電圧を選択することによって各駆動トランジスに
おいて達成される。しかし、大きな出力電圧範囲を有す
る駆動回路においてこの方法を実施するためには、所望
の駆動電圧範囲を少なくとも２つの部分に分割し、２つ
の部分にそれぞれ関係させられた少なくとも２つのＭＯ
ＳＦＥＴを備えることが必要である。
【０００５】ＬＣＤの適用において、高側及び低側の電
圧範囲の大きさを有する電圧間で交替する駆動電圧を個
々の画素に適用することは望ましい。この電圧の大きさ
の交替は、改善された表示画像品質を達成するために遂
行される。各表示周期において、横列で隣接する各２画
素が高側及び低側の電圧範囲の電圧を適用するように、
交替する電圧の大きさが画素に適用される。また、各表
示周期において、横列及び縦列において各２画素が高側
及び低側の電圧範囲の電圧を適用するように、電圧を適
用することができる。
圧範囲の大きさを有する電圧間で交替する駆動電圧を個
々の画素に適用することは望ましい。この電圧の大きさ
の交替は、改善された表示画像品質を達成するために遂
行される。各表示周期において、横列で隣接する各２画
素が高側及び低側の電圧範囲の電圧を適用するように、
交替する電圧の大きさが画素に適用される。また、各表
示周期において、横列及び縦列において各２画素が高側
及び低側の電圧範囲の電圧を適用するように、電圧を適
用することができる。
【０００６】従来の方法においては、マルチプレクサの
電気回路構成を経て所望の駆動電圧を各画素に結合させ
る必要がある。そのようなマルチプレクサの電気回路構
成は、望ましくないことに、回路の複雑さを増大させ、
ＬＣＤの作動を遅くさせる。さらに、ＬＣＤの１組の縦
列への適用のために高側及び低側の電圧範囲の電圧を出
力する１組のデジタル・アナログ変換器（以下。「ＤＡ
Ｃ」という。）の出力を交互に選択するためにマルチプ
レクサを設ける従来の方法は、１組のＤＡＣとＬＣＤの
縦列との間において等しくない信号経路の経路割当の長
さを結果としてもたらし、さらに、ＬＣＤ駆動回路の作
動速度を制限する。
電気回路構成を経て所望の駆動電圧を各画素に結合させ
る必要がある。そのようなマルチプレクサの電気回路構
成は、望ましくないことに、回路の複雑さを増大させ、
ＬＣＤの作動を遅くさせる。さらに、ＬＣＤの１組の縦
列への適用のために高側及び低側の電圧範囲の電圧を出
力する１組のデジタル・アナログ変換器（以下。「ＤＡ
Ｃ」という。）の出力を交互に選択するためにマルチプ
レクサを設ける従来の方法は、１組のＤＡＣとＬＣＤの
縦列との間において等しくない信号経路の経路割当の長
さを結果としてもたらし、さらに、ＬＣＤ駆動回路の作
動速度を制限する。
【０００７】
【発明が解決しようとする課題】したがって、本発明
は、従来技術の制限及び不利な点による問題を実質的に
除去する駆動回路を提供することを目的とする。また、
本発明は、デジタル・アナログ変換器群から出力端子群
へ駆動信号を出力する駆動回路を提供することを目的と
する。
は、従来技術の制限及び不利な点による問題を実質的に
除去する駆動回路を提供することを目的とする。また、
本発明は、デジタル・アナログ変換器群から出力端子群
へ駆動信号を出力する駆動回路を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明によれば、駆動回
路は、第１及び第２の出力端子と、第１の電圧範囲のア
ナログ電圧を出力するための第１のデジタル・アナログ
変換器と、第２の電圧範囲のアナログ電圧を出力するた
めの第２のＤＡＣと、第２の電圧範囲のアナログ電圧を
出力するための第３のＤＡＣとを含む。第１の出力端子
と第２の出力端子とは、第１の周期の間、第１のＤＡＣ
からの第１のアナログ電圧と第２のＤＡＣからの第２の
アナログ電圧とをそれぞれ受けるために結合され、第１
の出力端子と第２の出力端子とは、第２の周期の間、第
３のＤＡＣからの第３のアナログ電圧と第１のＤＡＣか
らの第４のアナログ電圧とをそれぞれ受けるために結合
されている。
路は、第１及び第２の出力端子と、第１の電圧範囲のア
ナログ電圧を出力するための第１のデジタル・アナログ
変換器と、第２の電圧範囲のアナログ電圧を出力するた
めの第２のＤＡＣと、第２の電圧範囲のアナログ電圧を
出力するための第３のＤＡＣとを含む。第１の出力端子
と第２の出力端子とは、第１の周期の間、第１のＤＡＣ
からの第１のアナログ電圧と第２のＤＡＣからの第２の
アナログ電圧とをそれぞれ受けるために結合され、第１
の出力端子と第２の出力端子とは、第２の周期の間、第
３のＤＡＣからの第３のアナログ電圧と第１のＤＡＣか
らの第４のアナログ電圧とをそれぞれ受けるために結合
されている。
【０００９】また、本発明によれば、交替を行う高側の
範囲及び低側の範囲の駆動信号群を、デジタル・アナロ
グ変換器群から少なくとも第１及び第２の出力端子を含
む出力端子群へ出力する方法が提供される。該方法は、
連続的に交替を行う第１及び第２の周期を規定するこ
と、第１の周期の間、第１の電圧範囲の第１のアナログ
電圧をＤＡＣ群の第１のＤＡＣから第１の出力端子へ出
力すること、第１の周期の間、第２の電圧範囲の第２の
アナログ電圧をＤＡＣ群の第２のＤＡＣから第２の出力
端子へ出力すること、第２の周期の間、第２の電圧範囲
の第３のアナログ電圧をＤＡＣ群の第３のＤＡＣから第
１の出力端子へ出力すること、第２の周期の間、第１の
電圧範囲の第４のアナログ電圧をＤＡＣ群の第１のＤＡ
Ｃから第２の出力端子へ出力することを含む。
範囲及び低側の範囲の駆動信号群を、デジタル・アナロ
グ変換器群から少なくとも第１及び第２の出力端子を含
む出力端子群へ出力する方法が提供される。該方法は、
連続的に交替を行う第１及び第２の周期を規定するこ
と、第１の周期の間、第１の電圧範囲の第１のアナログ
電圧をＤＡＣ群の第１のＤＡＣから第１の出力端子へ出
力すること、第１の周期の間、第２の電圧範囲の第２の
アナログ電圧をＤＡＣ群の第２のＤＡＣから第２の出力
端子へ出力すること、第２の周期の間、第２の電圧範囲
の第３のアナログ電圧をＤＡＣ群の第３のＤＡＣから第
１の出力端子へ出力すること、第２の周期の間、第１の
電圧範囲の第４のアナログ電圧をＤＡＣ群の第１のＤＡ
Ｃから第２の出力端子へ出力することを含む。
【００１０】さらに、本発明によれば、デジタル入力値
をアナログ出力値に変換するデジタル・アナログ変換器
が提供される。該デジタル・アナログ変換器は、デジタ
ル入力値を受け、デコードされたビットを供給するデコ
ーダと、デコードされたビットを第１の入力側に受ける
ためにそれぞれ結合された第１及び第２の組の論理ゲー
トと、第１の組の論理ゲートの対応する１つの出力によ
って制御される導電状態を有する第１の組の出力トラン
ジスタと、第２の組の論理ゲートの対応する１つの出力
によって制御される導電状態を有する第２の組の出力ト
ランジスタと、外部から適用された二進信号を入力側に
受け、二進信号の反転を出力側に供給するために結合さ
れた反転器と、反転器の出力を第２の入力側に受けるた
めに結合された第１の組の論理ゲートと、二進信号を第
２の入力側に受けるために結合された第２の組の論理ゲ
ートと、アナログ電圧ノード群と、第１の出力端子と、
第２の出力端子と、第１の出力端子とアナログ電圧ノー
ド群に沿った所定の点との間にそれぞれ結合された第１
の組の出力トランジスタと、第２の出力端子とアナログ
電圧ノード群に沿った所定の点との間にそれぞれ結合さ
れた第２の組の出力トランジスタと、第１の電源電圧を
受ける第１のノードと第１の出力端子との間に結合さ
れ、反転器の出力によって制御される導電状態を有する
第１の分岐トランジスタと、第１のノードと第２の出力
端子との間に結合され、二進信号によって制御される導
電状態を有する第２の分岐トランジスタとを含む。
をアナログ出力値に変換するデジタル・アナログ変換器
が提供される。該デジタル・アナログ変換器は、デジタ
ル入力値を受け、デコードされたビットを供給するデコ
ーダと、デコードされたビットを第１の入力側に受ける
ためにそれぞれ結合された第１及び第２の組の論理ゲー
トと、第１の組の論理ゲートの対応する１つの出力によ
って制御される導電状態を有する第１の組の出力トラン
ジスタと、第２の組の論理ゲートの対応する１つの出力
によって制御される導電状態を有する第２の組の出力ト
ランジスタと、外部から適用された二進信号を入力側に
受け、二進信号の反転を出力側に供給するために結合さ
れた反転器と、反転器の出力を第２の入力側に受けるた
めに結合された第１の組の論理ゲートと、二進信号を第
２の入力側に受けるために結合された第２の組の論理ゲ
ートと、アナログ電圧ノード群と、第１の出力端子と、
第２の出力端子と、第１の出力端子とアナログ電圧ノー
ド群に沿った所定の点との間にそれぞれ結合された第１
の組の出力トランジスタと、第２の出力端子とアナログ
電圧ノード群に沿った所定の点との間にそれぞれ結合さ
れた第２の組の出力トランジスタと、第１の電源電圧を
受ける第１のノードと第１の出力端子との間に結合さ
れ、反転器の出力によって制御される導電状態を有する
第１の分岐トランジスタと、第１のノードと第２の出力
端子との間に結合され、二進信号によって制御される導
電状態を有する第２の分岐トランジスタとを含む。
【００１１】さらに、本発明によれば、以下のような、
デジタル入力値をアナログ出力に変換するデジタル・ア
ナログ変換器が提供される。該デジタル・アナログ変換
器は、デジタル入力値を受け、デコードされたビットを
供給するデコーダと、デコードされたビットの異なる１
つによって制御される導電状態を有する１組の出力トラ
ンジスタと、アナログ電圧ノード群と、第１及び第２の
入力側と第１及び第２の出力側とを有し、デジタル制御
信号を受けるために結合されており、それぞれデジタル
信号が第１及び第２の値のいずれを有するかに依存し
て、第１及び第２の入力側又は第２及び第１の入力側に
関する第１及び第２の出力電圧をそれぞれ供給する選択
回路と、第１の入力側とアナログ電圧ノード群との間に
それぞれ結合された１組の出力トランジスタと、非通過
電圧に対応した他のノードに結合された第２の入力側と
を含む。
デジタル入力値をアナログ出力に変換するデジタル・ア
ナログ変換器が提供される。該デジタル・アナログ変換
器は、デジタル入力値を受け、デコードされたビットを
供給するデコーダと、デコードされたビットの異なる１
つによって制御される導電状態を有する１組の出力トラ
ンジスタと、アナログ電圧ノード群と、第１及び第２の
入力側と第１及び第２の出力側とを有し、デジタル制御
信号を受けるために結合されており、それぞれデジタル
信号が第１及び第２の値のいずれを有するかに依存し
て、第１及び第２の入力側又は第２及び第１の入力側に
関する第１及び第２の出力電圧をそれぞれ供給する選択
回路と、第１の入力側とアナログ電圧ノード群との間に
それぞれ結合された１組の出力トランジスタと、非通過
電圧に対応した他のノードに結合された第２の入力側と
を含む。
【００１２】
【発明の実施の形態】図１は、本発明の第１の実施例に
係る駆動回路１００を示している。駆動回路１００は、
所望の範囲、例えば０から１２ボルトの範囲における所
望の出力駆動電圧を表すデジタル値を受けるために結合
されている。駆動回路１００は、ＬＣＤの画素を駆動す
るために駆動電圧を出力するのに適している。出力駆動
電圧の範囲は高側及び低側の電圧範囲に分割される。等
しく分割される必要はないが、好ましくは、分割された
範囲は、出力駆動電圧の範囲の高側及び低側の半分であ
る。したがって、この実施例においては、低側の範囲は
０から６ボルトであり、ここではＶＳＳ１からＶＤＤ１
と示し、高側の範囲は６から１２ボルトであり、ここで
はＶＳＳ２からＶＤＤ２と示している。駆動回路１００
は、低側の電圧範囲における駆動電圧に対応する第１の
デジタル入力値を入力側１０２で受けるために結合され
ている。同様に、駆動回路１００は、高側の電圧範囲に
おける駆動電圧に対応する第２のデジタル入力値を入力
側１０４で受けるために結合されている。図１に示すよ
うに、デジタル入力値はそれぞれ６ビットのデータを含
む。
係る駆動回路１００を示している。駆動回路１００は、
所望の範囲、例えば０から１２ボルトの範囲における所
望の出力駆動電圧を表すデジタル値を受けるために結合
されている。駆動回路１００は、ＬＣＤの画素を駆動す
るために駆動電圧を出力するのに適している。出力駆動
電圧の範囲は高側及び低側の電圧範囲に分割される。等
しく分割される必要はないが、好ましくは、分割された
範囲は、出力駆動電圧の範囲の高側及び低側の半分であ
る。したがって、この実施例においては、低側の範囲は
０から６ボルトであり、ここではＶＳＳ１からＶＤＤ１
と示し、高側の範囲は６から１２ボルトであり、ここで
はＶＳＳ２からＶＤＤ２と示している。駆動回路１００
は、低側の電圧範囲における駆動電圧に対応する第１の
デジタル入力値を入力側１０２で受けるために結合され
ている。同様に、駆動回路１００は、高側の電圧範囲に
おける駆動電圧に対応する第２のデジタル入力値を入力
側１０４で受けるために結合されている。図１に示すよ
うに、デジタル入力値はそれぞれ６ビットのデータを含
む。
【００１３】入力側１０２のデジタル値は、低側の電圧
範囲におけるデジタル入力値をアナログ値に変換するた
めに、デジタル・アナログ変換器１０６に適用される。
同様に、入力側１０４のデジタル値は、高側の電圧範囲
におけるデジタル入力値をアナログ値に変換するため
に、ＤＡＣ１０８に適用される。ＤＡＣ１０６及び１０
８のアナログ出力は、トランジスタ１１０及び１１２を
駆動するためにそれぞれ適用される。トランジスタ１１
０及び１１２の出力側は、出力端子１１４に結合されて
いる。
範囲におけるデジタル入力値をアナログ値に変換するた
めに、デジタル・アナログ変換器１０６に適用される。
同様に、入力側１０４のデジタル値は、高側の電圧範囲
におけるデジタル入力値をアナログ値に変換するため
に、ＤＡＣ１０８に適用される。ＤＡＣ１０６及び１０
８のアナログ出力は、トランジスタ１１０及び１１２を
駆動するためにそれぞれ適用される。トランジスタ１１
０及び１１２の出力側は、出力端子１１４に結合されて
いる。
【００１４】駆動回路１００は、付加的に、入力側１０
２及びＤＡＣ１０６間に結合されたレベル・シフト回路
１１６と、入力側１０４及びＤＡＣ１０８間に結合され
たレベル・シフト回路１１８とを含むことができる。デ
ジタル入力値を異なる電圧範囲に移動させることが望ま
しい場合に、レベル・シフト回路１１６及び１１８は駆
動回路に含まれる。例えば、関係するＤＡＣが適合され
る電圧範囲にデジタル値を移動させるために、レベル・
シフト回路は用いられる。
２及びＤＡＣ１０６間に結合されたレベル・シフト回路
１１６と、入力側１０４及びＤＡＣ１０８間に結合され
たレベル・シフト回路１１８とを含むことができる。デ
ジタル入力値を異なる電圧範囲に移動させることが望ま
しい場合に、レベル・シフト回路１１６及び１１８は駆
動回路に含まれる。例えば、関係するＤＡＣが適合され
る電圧範囲にデジタル値を移動させるために、レベル・
シフト回路は用いられる。
【００１５】また、駆動回路１００は、付加的に、ＤＡ
Ｃ１０６及びトランジスタ１１０間に結合されたサンプ
ル・アンド・ホールド回路１２０と、ＤＡＣ１０８及び
トランジスタ１１２間に結合されたサンプル・アンド・
ホールド回路１２２とを含む。駆動出力が入り込む間、
ＤＡＣ１０６及び１０８それぞれの駆動の強さを上昇さ
せる、またはアナログ出力値を安定して維持することが
必要な場合に、サンプル・アンド・ホールド回路１２０
及び１２２は駆動回路に含まれる。
Ｃ１０６及びトランジスタ１１０間に結合されたサンプ
ル・アンド・ホールド回路１２０と、ＤＡＣ１０８及び
トランジスタ１１２間に結合されたサンプル・アンド・
ホールド回路１２２とを含む。駆動出力が入り込む間、
ＤＡＣ１０６及び１０８それぞれの駆動の強さを上昇さ
せる、またはアナログ出力値を安定して維持することが
必要な場合に、サンプル・アンド・ホールド回路１２０
及び１２２は駆動回路に含まれる。
【００１６】トランジスタ１１０及び１１２は、好まし
くは、ＭＯＳＦＥＴとして設けられる。トランジスタ１
１０及び１１２は、さらに好ましくは、ｎチャネルＭＯ
ＳＦＥＴ（以下、「ＮＭＯＳ」という。）及びｐチャネ
ルＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という。）として
それぞれ設けられ、これらは対で相補型ＭＯＳ（以下、
「ＣＭＯＳ」という。）を構成する。トランジスタ１１
０及び１１２のゲート端子は、所定の電圧ＶＤＤ１及び
ＶＳＳ２を受けるためにそれぞれ結合されている。この
実施例においては、ＶＤＤ１＝ＶＳＳ２＝６ボルトであ
る。しかし、これらの電圧は等しい必要がなく、この実
施例の変更において、これらの２つの電圧は例えばそれ
ぞれ６．２及び５．８ボルトまたはその逆で与えられる
ように異なってよい。
くは、ＭＯＳＦＥＴとして設けられる。トランジスタ１
１０及び１１２は、さらに好ましくは、ｎチャネルＭＯ
ＳＦＥＴ（以下、「ＮＭＯＳ」という。）及びｐチャネ
ルＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という。）として
それぞれ設けられ、これらは対で相補型ＭＯＳ（以下、
「ＣＭＯＳ」という。）を構成する。トランジスタ１１
０及び１１２のゲート端子は、所定の電圧ＶＤＤ１及び
ＶＳＳ２を受けるためにそれぞれ結合されている。この
実施例においては、ＶＤＤ１＝ＶＳＳ２＝６ボルトであ
る。しかし、これらの電圧は等しい必要がなく、この実
施例の変更において、これらの２つの電圧は例えばそれ
ぞれ６．２及び５．８ボルトまたはその逆で与えられる
ように異なってよい。
【００１７】一般に、トランジスタ１１０及び１１２の
ゲート及び入力に適用される電圧は、各トランジスタの
ゲート酸化物を横切る電圧が許容電圧、この例では６ボ
ルトを決して越えないように、また、以下に十分に記載
する方法でトランジスタ１１０及び１１２が選択的に導
電可能とされるように、選択される。特に、トランジス
タ１１０は、出力端子１１４に導電するために０から６
ボルトの低側の電圧範囲にあるアナログ出力値をＤＡＣ
１０６から受けるために結合され、トランジスタ１１２
は、出力端子１１４に導電するために６から１２ボルト
の高側の電圧範囲にあるアナログ出力値をＤＡＣ１０８
から受けるために結合されている。さらに、トランジス
タ１１０及び１１２の一方が出力端子１１４に導電する
ために電圧を受けたとき、他方のトランジスタは該他方
のトランジスタを非導電性とさせる非通過電圧を関係す
るＤＡＣから受ける。出力端子１１４の電圧を０から１
２ボルトの範囲内とすることができるので、トランジス
タ１１０及び１１２の許容電圧６ボルトは越えない。し
たがって、他方のＤＡＣに適用されるデジタル値がアナ
ログ形式に変換され出力端子１１４に導電される間、表
示周期の間、ＤＡＣ１０６及び１０８の一方に適用され
るデジタル値が非通過電圧に対応するように、駆動回路
１００に適用されるデジタル値は適合される。選択的
に、下記のように、各ＤＡＣは、適用されるデジタル値
にかかわらず非通過電圧を選択的に発生する制御信号に
応答するように構成されることができる。
ゲート及び入力に適用される電圧は、各トランジスタの
ゲート酸化物を横切る電圧が許容電圧、この例では６ボ
ルトを決して越えないように、また、以下に十分に記載
する方法でトランジスタ１１０及び１１２が選択的に導
電可能とされるように、選択される。特に、トランジス
タ１１０は、出力端子１１４に導電するために０から６
ボルトの低側の電圧範囲にあるアナログ出力値をＤＡＣ
１０６から受けるために結合され、トランジスタ１１２
は、出力端子１１４に導電するために６から１２ボルト
の高側の電圧範囲にあるアナログ出力値をＤＡＣ１０８
から受けるために結合されている。さらに、トランジス
タ１１０及び１１２の一方が出力端子１１４に導電する
ために電圧を受けたとき、他方のトランジスタは該他方
のトランジスタを非導電性とさせる非通過電圧を関係す
るＤＡＣから受ける。出力端子１１４の電圧を０から１
２ボルトの範囲内とすることができるので、トランジス
タ１１０及び１１２の許容電圧６ボルトは越えない。し
たがって、他方のＤＡＣに適用されるデジタル値がアナ
ログ形式に変換され出力端子１１４に導電される間、表
示周期の間、ＤＡＣ１０６及び１０８の一方に適用され
るデジタル値が非通過電圧に対応するように、駆動回路
１００に適用されるデジタル値は適合される。選択的
に、下記のように、各ＤＡＣは、適用されるデジタル値
にかかわらず非通過電圧を選択的に発生する制御信号に
応答するように構成されることができる。
【００１８】作動において、トランジスタ１１０及び１
１２の一方が対応するアナログ電圧を導電させ、トラン
ジスタ１１０及び１１２の他方が非導電性となるよう
に、駆動回路１００の入力端子１０２及び１０４に適用
される第１及び第２のデジタル入力値は選択される。例
えば、高側の電圧範囲の駆動電圧、例えば９．５ボルト
を出力するように所望される場合、所望の入力電圧に対
応するデジタル値は入力端子１０４に適用される。ＤＡ
Ｃ１０８は、トランジスタ１１２への適用のために所望
の出力電圧をアナログ形式で出力する。トランジスタ１
１２は出力端子１１４に所望の電圧を出力する。同時
に、トランジスタ１１０によって導電されないアナログ
電圧例えば非通過電圧に対応するデジタル値は、入力側
１０２に適用される。ＤＡＣ１０６は、非通過電圧をア
ナログ形式で出力する。ＶＴ１と示されたトランジスタ
１１０の閾電圧を用いて、非通過電圧が少なくともＶＤ
Ｄ１−ＶＴ１からＶＤＤ１＋ＶＴ１の範囲にあるか又は
一般的にＶＤＤ１−ＶＴ１であるか又はそれより大きい
限り、出力端子１１４に存在する出力電圧がＶＤＤ１−
ＶＴ１より大きい又は等しい場合は、トランジスタ１１
０は非導電性である。したがって、この実施例におい
て、トランジスタ１１０が０．８ボルトの閾値及びＶＤ
Ｄ１＝６ボルトを有する場合、非通過電圧が５．２及び
６．８ボルトの範囲であるか又は一般的に５．２ボルト
より大きい又は等しく、出力端子１１４に存在する電圧
が５．２ボルトより大きい又は等しい限り、トランジス
タ１１０は非導電性である。特に、ＮＭＯＳトランジス
タ１１０のソース及びドレインのポテンシャルが両方と
もＶＤＤ１−ＶＴ１より高いので、トランジスタは、い
かなるアナログ・スイッチ処理をすることなく自然に作
動が止まる。
１２の一方が対応するアナログ電圧を導電させ、トラン
ジスタ１１０及び１１２の他方が非導電性となるよう
に、駆動回路１００の入力端子１０２及び１０４に適用
される第１及び第２のデジタル入力値は選択される。例
えば、高側の電圧範囲の駆動電圧、例えば９．５ボルト
を出力するように所望される場合、所望の入力電圧に対
応するデジタル値は入力端子１０４に適用される。ＤＡ
Ｃ１０８は、トランジスタ１１２への適用のために所望
の出力電圧をアナログ形式で出力する。トランジスタ１
１２は出力端子１１４に所望の電圧を出力する。同時
に、トランジスタ１１０によって導電されないアナログ
電圧例えば非通過電圧に対応するデジタル値は、入力側
１０２に適用される。ＤＡＣ１０６は、非通過電圧をア
ナログ形式で出力する。ＶＴ１と示されたトランジスタ
１１０の閾電圧を用いて、非通過電圧が少なくともＶＤ
Ｄ１−ＶＴ１からＶＤＤ１＋ＶＴ１の範囲にあるか又は
一般的にＶＤＤ１−ＶＴ１であるか又はそれより大きい
限り、出力端子１１４に存在する出力電圧がＶＤＤ１−
ＶＴ１より大きい又は等しい場合は、トランジスタ１１
０は非導電性である。したがって、この実施例におい
て、トランジスタ１１０が０．８ボルトの閾値及びＶＤ
Ｄ１＝６ボルトを有する場合、非通過電圧が５．２及び
６．８ボルトの範囲であるか又は一般的に５．２ボルト
より大きい又は等しく、出力端子１１４に存在する電圧
が５．２ボルトより大きい又は等しい限り、トランジス
タ１１０は非導電性である。特に、ＮＭＯＳトランジス
タ１１０のソース及びドレインのポテンシャルが両方と
もＶＤＤ１−ＶＴ１より高いので、トランジスタは、い
かなるアナログ・スイッチ処理をすることなく自然に作
動が止まる。
【００１９】他の実施例として、低側の電圧範囲の駆動
電圧、例えば２．５ボルトを出力するように所望される
場合、所望の電圧に対応するデジタル値は入力端子１０
２に適用される。ＤＡＣ１０６は、トランジスタ１１０
への適用のために所望の出力電圧をアナログ形式で出力
し、トランジスタ１１０は、出力端子１１４に所望の電
圧を出力する。同時に、トランジスタ１１２によって導
電されない非通過電圧に対応するデジタル値は、入力側
１０４に適用される。ＤＡＣ１０８は、非通過電圧をア
ナログ形式で出力する。ＶＴ２と示されたトランジスタ
１１２の閾電圧を用いて、非通過電圧が少なくともＶＳ
Ｓ２−｜ＶＴ２｜からＶＳＳ２＋｜ＶＴ２｜の範囲であ
るか又は一般にＶＳＳ２＋｜ＶＴ２｜であるか又はそれ
未満である限り、出力端子１１４に存在する出力電圧が
ＶＳＳ２＋｜ＶＴ２｜より小さい又はそれと等しい場
合、トランジスタ１１２は非導電性である。したがっ
て、この実施例において、トランジスタ１１２が−０．
９ボルトの閾電圧およびＶＳＳ２＝６ボルトを有する場
合、非通過電圧が５．１から６．９ボルトの範囲である
か又は一般的に６．９ボルトより小さい又はそれと等し
く、出力端子１１４に存在する電圧が６．９ボルトより
小さい又はそれと等しい限り、トランジスタ１１２は非
導電性である。特に、ＰＭＯＳトランジスタ１１２のソ
ース及びドレインのポテンシャルが両方ともＶＳＳ２＋
｜ＶＴ２｜より小さいので、いかなるアナログ・スイッ
チ処理をすることなくトランジスタは自然に作動が止ま
る。本実施の形態の条件の下で、トランジスタ１１０は
約１から５ボルトの範囲の電圧を導電し、トランジスタ
１１２は約７から１１ボルトの範囲の電圧を導電する。
これらの電圧範囲は、ＬＣＤを駆動するために適切な値
が存在する。
電圧、例えば２．５ボルトを出力するように所望される
場合、所望の電圧に対応するデジタル値は入力端子１０
２に適用される。ＤＡＣ１０６は、トランジスタ１１０
への適用のために所望の出力電圧をアナログ形式で出力
し、トランジスタ１１０は、出力端子１１４に所望の電
圧を出力する。同時に、トランジスタ１１２によって導
電されない非通過電圧に対応するデジタル値は、入力側
１０４に適用される。ＤＡＣ１０８は、非通過電圧をア
ナログ形式で出力する。ＶＴ２と示されたトランジスタ
１１２の閾電圧を用いて、非通過電圧が少なくともＶＳ
Ｓ２−｜ＶＴ２｜からＶＳＳ２＋｜ＶＴ２｜の範囲であ
るか又は一般にＶＳＳ２＋｜ＶＴ２｜であるか又はそれ
未満である限り、出力端子１１４に存在する出力電圧が
ＶＳＳ２＋｜ＶＴ２｜より小さい又はそれと等しい場
合、トランジスタ１１２は非導電性である。したがっ
て、この実施例において、トランジスタ１１２が−０．
９ボルトの閾電圧およびＶＳＳ２＝６ボルトを有する場
合、非通過電圧が５．１から６．９ボルトの範囲である
か又は一般的に６．９ボルトより小さい又はそれと等し
く、出力端子１１４に存在する電圧が６．９ボルトより
小さい又はそれと等しい限り、トランジスタ１１２は非
導電性である。特に、ＰＭＯＳトランジスタ１１２のソ
ース及びドレインのポテンシャルが両方ともＶＳＳ２＋
｜ＶＴ２｜より小さいので、いかなるアナログ・スイッ
チ処理をすることなくトランジスタは自然に作動が止ま
る。本実施の形態の条件の下で、トランジスタ１１０は
約１から５ボルトの範囲の電圧を導電し、トランジスタ
１１２は約７から１１ボルトの範囲の電圧を導電する。
これらの電圧範囲は、ＬＣＤを駆動するために適切な値
が存在する。
【００２０】ＤＡＣ１０６及び１０８によって発生させ
られた非通過電圧に関して、各ＤＡＣは、所定のデジタ
ル入力値に応じて所望のアナログ非通過電圧を供給する
ために構成することができる。例えば、６ビットのデジ
タル・データの場合において、ＤＡＣ１０６及び１０８
それぞれは、１０進値６４に対応するデジタル入力値
「１１１１１１」に応じて非通過電圧を出力するために
構成することができる。
られた非通過電圧に関して、各ＤＡＣは、所定のデジタ
ル入力値に応じて所望のアナログ非通過電圧を供給する
ために構成することができる。例えば、６ビットのデジ
タル・データの場合において、ＤＡＣ１０６及び１０８
それぞれは、１０進値６４に対応するデジタル入力値
「１１１１１１」に応じて非通過電圧を出力するために
構成することができる。
【００２１】さらに、連続作動周期、例えばＬＣＤの連
続表示周期における高側及び低側の電圧範囲のデジタル
入力値を交替に適用することによって、駆動回路１００
は、連続作動周期における高側及び低側の電圧範囲間で
交替するアナログ駆動電圧を出力側に供給するために作
動させることができる。
続表示周期における高側及び低側の電圧範囲のデジタル
入力値を交替に適用することによって、駆動回路１００
は、連続作動周期における高側及び低側の電圧範囲間で
交替するアナログ駆動電圧を出力側に供給するために作
動させることができる。
【００２２】駆動回路１００の前記の作動において、ト
ランジスタ１１０及び１１２それぞれのゲート酸化物
は、ゲート及びソース間またはゲート及びドレイン間の
わずか６ボルトに従属される。したがって、０から１２
ボルトの出力電圧範囲を有する駆動回路で実行される
間、トランジスタ１１０及び１２は６ボルトに耐えるよ
うに構成される。さらに、駆動回路１００は、ＤＡＣ１
１０及び１１２の各アナログ出力側間で選択するため
に、いかなる出力制御回路またはマルチプレクサをも含
まないので、所望のアナログ出力は、遅延することなく
出力端子１１４に導電される。結果として、駆動回路１
００の作動速度は、従来の駆動回路の作動速度より速
い。さらに、低許容電圧であり、および出力制御又はマ
ルチプレクサ回路を有しないから、本駆動回路において
は、必要とする空間はより少なくて済み、したがって、
小型の電気回路構成を促進し、費用を低減する。
ランジスタ１１０及び１１２それぞれのゲート酸化物
は、ゲート及びソース間またはゲート及びドレイン間の
わずか６ボルトに従属される。したがって、０から１２
ボルトの出力電圧範囲を有する駆動回路で実行される
間、トランジスタ１１０及び１２は６ボルトに耐えるよ
うに構成される。さらに、駆動回路１００は、ＤＡＣ１
１０及び１１２の各アナログ出力側間で選択するため
に、いかなる出力制御回路またはマルチプレクサをも含
まないので、所望のアナログ出力は、遅延することなく
出力端子１１４に導電される。結果として、駆動回路１
００の作動速度は、従来の駆動回路の作動速度より速
い。さらに、低許容電圧であり、および出力制御又はマ
ルチプレクサ回路を有しないから、本駆動回路において
は、必要とする空間はより少なくて済み、したがって、
小型の電気回路構成を促進し、費用を低減する。
【００２３】０から６ボルト及び６から１２ボルトの電
圧範囲が示される一方、駆動回路１００は異なる電圧範
囲のために構成することができる。例えば、駆動回路１
００は、０から１０ボルトの出力電圧範囲を供給するた
めに構成することができる。そのような実行において
は、低側及び高側の電圧範囲は、例えば０から５ボルト
及び５から１０ボルトとすることができる。さらに、Ｎ
ＭＯＳトランジスタ１１０のゲートに適用される電圧Ｖ
ＤＤ１は６ボルトであり、トランジスタ１１０に適用さ
れる非通過電圧は６ボルトである。ＰＭＯＳトランジス
タ１１２のゲートに適用される電圧ＶＳＳ２は４ボルト
であり、トランジスタ１１２に適用される非通過電圧は
４ボルトである。閾電圧ＶＴ１及び｜ＶＴ２｜は約１ボ
ルトである。一般に、駆動回路１００を構成するために
トランジスタを選択することに関して、トランジスタが
導電性の状態であるとき、各トランジスタの閾電圧はソ
ース電圧に依存する。
圧範囲が示される一方、駆動回路１００は異なる電圧範
囲のために構成することができる。例えば、駆動回路１
００は、０から１０ボルトの出力電圧範囲を供給するた
めに構成することができる。そのような実行において
は、低側及び高側の電圧範囲は、例えば０から５ボルト
及び５から１０ボルトとすることができる。さらに、Ｎ
ＭＯＳトランジスタ１１０のゲートに適用される電圧Ｖ
ＤＤ１は６ボルトであり、トランジスタ１１０に適用さ
れる非通過電圧は６ボルトである。ＰＭＯＳトランジス
タ１１２のゲートに適用される電圧ＶＳＳ２は４ボルト
であり、トランジスタ１１２に適用される非通過電圧は
４ボルトである。閾電圧ＶＴ１及び｜ＶＴ２｜は約１ボ
ルトである。一般に、駆動回路１００を構成するために
トランジスタを選択することに関して、トランジスタが
導電性の状態であるとき、各トランジスタの閾電圧はソ
ース電圧に依存する。
【００２４】図２は、本発明の第２の実施例に係る、Ｌ
ＣＤ２０２の画素群を駆動する駆動回路２００を示す。
説明の便宜上、画素のモノクロ階調またはカラーを制御
するために駆動回路２００の出力側２１２，２１４，２
１６及び２１８それぞれに供給される駆動電圧によって
駆動される４つの画素２０４，２０６，２０８及び２１
０を含むＬＣＤ２０２を概略的に示している。画素２０
４から２１０は隣接の画素であり、例えばＬＣＤ２００
に含まれる画素群の１つの列内で隣接する画素である。
したがって、本発明によれば、駆動回路２００は、高側
及び低側の電圧範囲の値の間で交替する駆動電圧であっ
て、１つの画素に適用される電圧が高側又は低側の電圧
範囲内であるとき該画素の隣接画素に適用される電圧は
それぞれ低側又は高側の電圧範囲であるような駆動電圧
を各出力側２１２から２１８に供給するように適合され
ている。
ＣＤ２０２の画素群を駆動する駆動回路２００を示す。
説明の便宜上、画素のモノクロ階調またはカラーを制御
するために駆動回路２００の出力側２１２，２１４，２
１６及び２１８それぞれに供給される駆動電圧によって
駆動される４つの画素２０４，２０６，２０８及び２１
０を含むＬＣＤ２０２を概略的に示している。画素２０
４から２１０は隣接の画素であり、例えばＬＣＤ２００
に含まれる画素群の１つの列内で隣接する画素である。
したがって、本発明によれば、駆動回路２００は、高側
及び低側の電圧範囲の値の間で交替する駆動電圧であっ
て、１つの画素に適用される電圧が高側又は低側の電圧
範囲内であるとき該画素の隣接画素に適用される電圧は
それぞれ低側又は高側の電圧範囲であるような駆動電圧
を各出力側２１２から２１８に供給するように適合され
ている。
【００２５】駆動回路２００は、出力駆動トランジスタ
の対２２０，２２２，２２４及び２２６を含む。対２２
０は、ＮＭＯＳトランジスタ２２８とＰＭＯＳトランジ
スタ２３０とを含む。対２２２は、ＰＭＯＳトランジス
タ２３２とＮＭＯＳトランジスタ２３４とを含む。対２
２４は、ＮＭＯＳトランジスタ２３６とＰＭＯＳトラン
ジスタ２３８とを含む。対２２６は、ＰＭＯＳトランジ
スタ２４０とＮＭＯＳトランジスタ２４２とを含む。Ｎ
ＭＯＳトランジスタのゲートは、この実施例においては
６ボルトの電圧ＶＤＤ１を受けるために結合されてお
り、各ＰＭＯＳトランジスタのゲートは、この実施例に
おいては６ボルトの電圧ＶＳＳ２を受けるために結合さ
れている。トランジスタ２２８及び２３０の出力側は、
いずれも出力側２１２に結合されている。トランジスタ
２３２及び２３４の出力側は、いずれも出力側２１４に
結合されている。トランジスタ２３６及び２３８の出力
側は、いずれも出力側２１６に結合されている。トラン
ジスタ２４０及び２４２の出力側は、いずれも出力側２
１８に結合されている。
の対２２０，２２２，２２４及び２２６を含む。対２２
０は、ＮＭＯＳトランジスタ２２８とＰＭＯＳトランジ
スタ２３０とを含む。対２２２は、ＰＭＯＳトランジス
タ２３２とＮＭＯＳトランジスタ２３４とを含む。対２
２４は、ＮＭＯＳトランジスタ２３６とＰＭＯＳトラン
ジスタ２３８とを含む。対２２６は、ＰＭＯＳトランジ
スタ２４０とＮＭＯＳトランジスタ２４２とを含む。Ｎ
ＭＯＳトランジスタのゲートは、この実施例においては
６ボルトの電圧ＶＤＤ１を受けるために結合されてお
り、各ＰＭＯＳトランジスタのゲートは、この実施例に
おいては６ボルトの電圧ＶＳＳ２を受けるために結合さ
れている。トランジスタ２２８及び２３０の出力側は、
いずれも出力側２１２に結合されている。トランジスタ
２３２及び２３４の出力側は、いずれも出力側２１４に
結合されている。トランジスタ２３６及び２３８の出力
側は、いずれも出力側２１６に結合されている。トラン
ジスタ２４０及び２４２の出力側は、いずれも出力側２
１８に結合されている。
【００２６】また、駆動回路２００は、デジタル入力値
データ−０，データ−１，データ−２，データ−３及び
データ−４をそれぞれ受けるために結合された二重経路
ＤＡＣ２５０，２５２，２５４，２５６及び２５８を含
む。ＤＡＣ２５０，２５４及び２５８は、好ましくは、
低側の電圧範囲のデジタル入力値を受け、アナログ形式
に変換するように構成される。したがって、データ入力
値データ−０，データ−２及びデータ−４それぞれは、
低側の電圧範囲の電圧に対応する。ＤＡＣ２５２及び２
５６は、好ましくは、高側の電圧範囲のデジタル入力値
を受け、アナログ形式に変換するように構成される。し
たがって、データ入力値データ−１及びデータ−３は、
高側の電圧範囲の電圧に対応する。
データ−０，データ−１，データ−２，データ−３及び
データ−４をそれぞれ受けるために結合された二重経路
ＤＡＣ２５０，２５２，２５４，２５６及び２５８を含
む。ＤＡＣ２５０，２５４及び２５８は、好ましくは、
低側の電圧範囲のデジタル入力値を受け、アナログ形式
に変換するように構成される。したがって、データ入力
値データ−０，データ−２及びデータ−４それぞれは、
低側の電圧範囲の電圧に対応する。ＤＡＣ２５２及び２
５６は、好ましくは、高側の電圧範囲のデジタル入力値
を受け、アナログ形式に変換するように構成される。し
たがって、データ入力値データ−１及びデータ−３は、
高側の電圧範囲の電圧に対応する。
【００２７】ＤＡＣ２５０から２５８は、各ＤＡＣが、
適用されるデジタル値に対応するアナログ電圧出力を２
つのアナログ出力側の一方に供給するようにデジタル・
アナログ変換器の電気回路構成を含む、二重経路ＤＡＣ
である。便宜上、各ＤＡＣは、「Ａ」経路の出力側及び
「Ｂ」経路の出力側を有して図２に記載しており、各Ｄ
ＡＣの二重経路の出力側は、適用されるデジタル入力値
に対応する数字で表している。例えば、デジタル入力値
ＤＡＴＡ−２を受けるＤＡＣ２５４の二重経路のアナロ
グ出力は、Ｃｈ−２Ａ及びＣｈ−２Ｂである。
適用されるデジタル値に対応するアナログ電圧出力を２
つのアナログ出力側の一方に供給するようにデジタル・
アナログ変換器の電気回路構成を含む、二重経路ＤＡＣ
である。便宜上、各ＤＡＣは、「Ａ」経路の出力側及び
「Ｂ」経路の出力側を有して図２に記載しており、各Ｄ
ＡＣの二重経路の出力側は、適用されるデジタル入力値
に対応する数字で表している。例えば、デジタル入力値
ＤＡＴＡ−２を受けるＤＡＣ２５４の二重経路のアナロ
グ出力は、Ｃｈ−２Ａ及びＣｈ−２Ｂである。
【００２８】ＤＡＣ２５０は、隣接画素の一番目、例え
ば画素２０４を駆動するために設けられるのみであるか
ら、ＤＡＣ２５０は単経路ＤＡＣとして設けられること
のみ必要である。しかし、便宜上、ＤＡＣ２５０も二重
経路ＤＡＣとして設けられ、出力Ｃｈ−０Ｂを有して示
されている。同様に、ＤＡＣ２５８は、隣接画素の最
後、例えば画素２１０を駆動するために設けられるのみ
であるから、ＤＡＣ２５８は単経路ＤＡＣとして設けら
れることのみ必要である。しかし、便宜上、ＤＡＣ２５
８も二重経路ＤＡＣとして設けられ、出力Ｃｈ−４Ａを
有して示されている。
ば画素２０４を駆動するために設けられるのみであるか
ら、ＤＡＣ２５０は単経路ＤＡＣとして設けられること
のみ必要である。しかし、便宜上、ＤＡＣ２５０も二重
経路ＤＡＣとして設けられ、出力Ｃｈ−０Ｂを有して示
されている。同様に、ＤＡＣ２５８は、隣接画素の最
後、例えば画素２１０を駆動するために設けられるのみ
であるから、ＤＡＣ２５８は単経路ＤＡＣとして設けら
れることのみ必要である。しかし、便宜上、ＤＡＣ２５
８も二重経路ＤＡＣとして設けられ、出力Ｃｈ−４Ａを
有して示されている。
【００２９】二重経路出力を有するＤＡＣは、それぞ
れ、異なる対の出力駆動トランジスタのトランジスタに
接続される２つの出力側を有している。したがって、Ｄ
ＡＣ２５２の経路１Ａ及び１Ｂの出力側は、トランジス
タの対２２０及び２２２に対応するトランジスタ２３０
及び２３２の入力側にそれぞれ結合されている。ＤＡＣ
２５４の経路２Ａ及び２Ｂの出力側は、トランジスタの
対２２２及び２２４に対応するトランジスタ２３４及び
２３６の入力側にそれぞれ結合されている。ＤＡＣ２５
６の経路３Ａ及び３Ｂの出力側は、トランジスタの対２
２４及び２２６に対応するトランジスタ２３８及び２４
０の入力側にそれぞれ結合されている。前記のように、
ＤＡＣ２５０及び２５８は、１つのアナログ出力側のみ
を設けている。したがって、ＤＡＣ２５０のＣｈ−０Ｂ
の出力側は、トランジスタ２２８の入力側に結合されて
おり、ＤＡＣ２５８のＣｈ−４Ａの出力側は、トランジ
スタ２４２の入力側に結合されている。異なる対の出力
トランジスタすなわち異なる駆動回路出力側への各ＤＡ
Ｃの出力の割当は、各画素に適用される高側及び低側の
電圧範囲の駆動電圧のための信号経路の長さが実質的に
等しい物理的配置を可能にする。
れ、異なる対の出力駆動トランジスタのトランジスタに
接続される２つの出力側を有している。したがって、Ｄ
ＡＣ２５２の経路１Ａ及び１Ｂの出力側は、トランジス
タの対２２０及び２２２に対応するトランジスタ２３０
及び２３２の入力側にそれぞれ結合されている。ＤＡＣ
２５４の経路２Ａ及び２Ｂの出力側は、トランジスタの
対２２２及び２２４に対応するトランジスタ２３４及び
２３６の入力側にそれぞれ結合されている。ＤＡＣ２５
６の経路３Ａ及び３Ｂの出力側は、トランジスタの対２
２４及び２２６に対応するトランジスタ２３８及び２４
０の入力側にそれぞれ結合されている。前記のように、
ＤＡＣ２５０及び２５８は、１つのアナログ出力側のみ
を設けている。したがって、ＤＡＣ２５０のＣｈ−０Ｂ
の出力側は、トランジスタ２２８の入力側に結合されて
おり、ＤＡＣ２５８のＣｈ−４Ａの出力側は、トランジ
スタ２４２の入力側に結合されている。異なる対の出力
トランジスタすなわち異なる駆動回路出力側への各ＤＡ
Ｃの出力の割当は、各画素に適用される高側及び低側の
電圧範囲の駆動電圧のための信号経路の長さが実質的に
等しい物理的配置を可能にする。
【００３０】各二重経路ＤＡＣは、経路Ａ／経路Ｂ（Ａ
／Ｂ）の経路選択の切換信号を受けるように結合されて
いる。各ＤＡＣは、デジタル入力値のアナログ変形及び
非通過電圧をＡ及びＢ経路の出力側に交替に供給するた
めに、適用されるデジタル入力値及びＡ／Ｂ切換信号に
応じるように構成されている。Ａ及びＢ経路のいずれの
出力がアナログ変形を供給し、いずれの出力が非通過電
圧を供給するかの識別は、Ａ／Ｂ切換信号によって決定
される。結果として、Ａ／Ｂ切換信号が「０」と「１」
との間で切換えられたとき、ＤＡＣによって発生させら
れたアナログ変形及び非通過電圧は、切換信号に応じて
Ａ及びＢ経路の出力側に交替に供給される。
／Ｂ）の経路選択の切換信号を受けるように結合されて
いる。各ＤＡＣは、デジタル入力値のアナログ変形及び
非通過電圧をＡ及びＢ経路の出力側に交替に供給するた
めに、適用されるデジタル入力値及びＡ／Ｂ切換信号に
応じるように構成されている。Ａ及びＢ経路のいずれの
出力がアナログ変形を供給し、いずれの出力が非通過電
圧を供給するかの識別は、Ａ／Ｂ切換信号によって決定
される。結果として、Ａ／Ｂ切換信号が「０」と「１」
との間で切換えられたとき、ＤＡＣによって発生させら
れたアナログ変形及び非通過電圧は、切換信号に応じて
Ａ及びＢ経路の出力側に交替に供給される。
【００３１】図３は、ＤＡＣ２５０から２５８のいずれ
の使用にも適する二重経路ＤＡＣ３００を示す。ＤＡＣ
３００は、低電圧ＤＡＣ２５０，２５４又は２５８の１
つに対応する電圧範囲のために示されている。しかし、
その構成は、ＤＡＣ２５２又は２５６に対応する電圧範
囲のために変更することができる。ＤＡＣ３００は、デ
ータ−０，データ−２又はデータ−４のようなデジタル
入力値を受けるために結合されているデコーダ３０２を
含む。説明を簡単にするために、ＤＡＣ３００は、２ビ
ットのデジタル値として与えられるデジタル入力値を処
理するように示されている。デコーダ３０２は、入力を
４ビットの値にデコードする。４つのデコードされたビ
ットは、ＤＡＣ３００の経路Ａ部分のＮＯＲゲート３０
４，３０６，３０８及び３１０の第１の入力側と、ＤＡ
Ｃ３００の経路Ｂ部分のＮＯＲゲート３１２，３１４，
３１６及び３１８の第１の入力側とに、それぞれ適用さ
れる。ＮＯＲゲート３０４から３１０のそれぞれの第２
の入力側はノード３２０に結合されている。ＮＯＲゲー
ト３１２から３１８のそれぞれの第２の入力側はノード
３２２に結合されている。ＤＡＣ３００は、ノード３２
２でＡ／Ｂ切換信号を受けるように結合されている。ま
た、図３に概略的に示すように、Ａ／Ｂ切換信号は、代
わりの切換信号としてデコーダ３０２に適用されるビッ
トを用いて、１ビット、例えば入力されたデジタル値の
最も重要なビットとして供給することができる。
の使用にも適する二重経路ＤＡＣ３００を示す。ＤＡＣ
３００は、低電圧ＤＡＣ２５０，２５４又は２５８の１
つに対応する電圧範囲のために示されている。しかし、
その構成は、ＤＡＣ２５２又は２５６に対応する電圧範
囲のために変更することができる。ＤＡＣ３００は、デ
ータ−０，データ−２又はデータ−４のようなデジタル
入力値を受けるために結合されているデコーダ３０２を
含む。説明を簡単にするために、ＤＡＣ３００は、２ビ
ットのデジタル値として与えられるデジタル入力値を処
理するように示されている。デコーダ３０２は、入力を
４ビットの値にデコードする。４つのデコードされたビ
ットは、ＤＡＣ３００の経路Ａ部分のＮＯＲゲート３０
４，３０６，３０８及び３１０の第１の入力側と、ＤＡ
Ｃ３００の経路Ｂ部分のＮＯＲゲート３１２，３１４，
３１６及び３１８の第１の入力側とに、それぞれ適用さ
れる。ＮＯＲゲート３０４から３１０のそれぞれの第２
の入力側はノード３２０に結合されている。ＮＯＲゲー
ト３１２から３１８のそれぞれの第２の入力側はノード
３２２に結合されている。ＤＡＣ３００は、ノード３２
２でＡ／Ｂ切換信号を受けるように結合されている。ま
た、図３に概略的に示すように、Ａ／Ｂ切換信号は、代
わりの切換信号としてデコーダ３０２に適用されるビッ
トを用いて、１ビット、例えば入力されたデジタル値の
最も重要なビットとして供給することができる。
【００３２】インバータ３２４は、Ａ／Ｂ切換信号の補
数がノード３２０で供給されるように、ノード３２２で
論理値を入力側に受けるようにノード３２０及び３２２
間に結合されている。「Ａ」経路分路トランジスタ３２
６は、供給電圧ＶＤＤ１が供給されるノード３２８とＡ
経路の出力側との間に結合されている。トランジスタ３
２６のゲートはノード３２０に結合されている。「Ｂ」
経路分路トランジスタ３３０は、ノード３２８とＢ経路
の出力側との間に結合されている。トランジスタ３３０
のゲートはノード３２２に結合されている。
数がノード３２０で供給されるように、ノード３２２で
論理値を入力側に受けるようにノード３２０及び３２２
間に結合されている。「Ａ」経路分路トランジスタ３２
６は、供給電圧ＶＤＤ１が供給されるノード３２８とＡ
経路の出力側との間に結合されている。トランジスタ３
２６のゲートはノード３２０に結合されている。「Ｂ」
経路分路トランジスタ３３０は、ノード３２８とＢ経路
の出力側との間に結合されている。トランジスタ３３０
のゲートはノード３２２に結合されている。
【００３３】ＮＯＲゲート３０４から３１０の出力側
は、ＮＭＯＳトランジスタ３３４，３３６，３３８及び
３４０のゲートにそれぞれ結合されている。ＮＯＲゲー
ト３１２から３１８の出力側は、ＮＭＯＳトランジスタ
３４２，３４４，３４６及び３４８のゲートにそれぞれ
結合されている。
は、ＮＭＯＳトランジスタ３３４，３３６，３３８及び
３４０のゲートにそれぞれ結合されている。ＮＯＲゲー
ト３１２から３１８の出力側は、ＮＭＯＳトランジスタ
３４２，３４４，３４６及び３４８のゲートにそれぞれ
結合されている。
【００３４】抵抗Ｒ１からＲ４は、ノード３２８と供給
電圧ＶＳＳ１が供給されるノード３３２との間に直列に
接続されている。トランジスタ３３４から３４０それぞ
れは、Ａ経路の出力側と直列接続の抵抗に沿った異なる
点との間に結合されている。トランジスタ３４２から３
４８それぞれは、Ｂ経路の出力側と直列接続された抵抗
に沿った異なる点との間に結合されている。したがっ
て、各抵抗間の接続点は、アナログ電圧ノード群として
作用する。
電圧ＶＳＳ１が供給されるノード３３２との間に直列に
接続されている。トランジスタ３３４から３４０それぞ
れは、Ａ経路の出力側と直列接続の抵抗に沿った異なる
点との間に結合されている。トランジスタ３４２から３
４８それぞれは、Ｂ経路の出力側と直列接続された抵抗
に沿った異なる点との間に結合されている。したがっ
て、各抵抗間の接続点は、アナログ電圧ノード群として
作用する。
【００３５】ＤＡＣ３００の作動において、Ａ／Ｂ切換
信号が値「１」を有する場合、ＮＯＲゲート３１２から
３１８はそれぞれ論理値「０」の出力を有し、トランジ
スタ３４２から３４８それぞれは非導電性とされる。し
かし、ＤＡＣ３００が電圧ＶＤＤ１すなわち非通過電圧
を経路Ｂの出力側に出力するように、分路トランジスタ
３３０はゲートに適用される論理値「１」によって導電
性とされる。インバータ３２４の論理作動によって、Ｎ
ＯＲゲート３０４から３１０それぞれは、ノード３２０
に接続された入力に論理値「０」を受ける。それゆえ、
ＮＯＲゲート３０４から３１０の出力は、ＮＯＲゲート
の１つがその関係するトランジスタを作動させるために
論理値「１」を出力し、直列接続の抵抗に沿って電圧を
経路Ａの出力側に結合することを選択的に行わせる、４
つのデコード・ビットによって決定される。電圧ＶＤＤ
１及びＶＳＳ１間で結合されたとき、直列接続の抵抗に
沿って選択されかつＤＡＣの出力側へ出力された電圧
が、デジタル入力値に対応するように、抵抗Ｒ１からＲ
４の値は選択される。
信号が値「１」を有する場合、ＮＯＲゲート３１２から
３１８はそれぞれ論理値「０」の出力を有し、トランジ
スタ３４２から３４８それぞれは非導電性とされる。し
かし、ＤＡＣ３００が電圧ＶＤＤ１すなわち非通過電圧
を経路Ｂの出力側に出力するように、分路トランジスタ
３３０はゲートに適用される論理値「１」によって導電
性とされる。インバータ３２４の論理作動によって、Ｎ
ＯＲゲート３０４から３１０それぞれは、ノード３２０
に接続された入力に論理値「０」を受ける。それゆえ、
ＮＯＲゲート３０４から３１０の出力は、ＮＯＲゲート
の１つがその関係するトランジスタを作動させるために
論理値「１」を出力し、直列接続の抵抗に沿って電圧を
経路Ａの出力側に結合することを選択的に行わせる、４
つのデコード・ビットによって決定される。電圧ＶＤＤ
１及びＶＳＳ１間で結合されたとき、直列接続の抵抗に
沿って選択されかつＤＡＣの出力側へ出力された電圧
が、デジタル入力値に対応するように、抵抗Ｒ１からＲ
４の値は選択される。
【００３６】同様に、Ａ／Ｂ切換信号が値「０」を有す
る場合、ＮＯＲゲート３０４から３１０はそれぞれ、イ
ンバータ３２４によって出力された論理値「１」を受
け、トランジスタ３３４から３４０が非導電性であるよ
うに論理値「０」を出力する。ＤＡＣ３００が電圧ＶＤ
Ｄ１すなわち非通過電圧を経路Ａの出力側に出力するよ
うに、分路トランジスタ３２６はゲートに適用される論
理値「１」によって作動される。ＮＯＲゲート３１２か
ら３１８に適用される論理値「０」の切換信号は、４つ
のデコードされたビットによって決定されるＮＯＲゲー
トの出力になる。結果として、トランジスタ３４２から
３４８の１つは作動され、直列接続の抵抗に沿って、デ
ジタル入力値に対応する電圧を経路Ｂの出力側に結合す
る。
る場合、ＮＯＲゲート３０４から３１０はそれぞれ、イ
ンバータ３２４によって出力された論理値「１」を受
け、トランジスタ３３４から３４０が非導電性であるよ
うに論理値「０」を出力する。ＤＡＣ３００が電圧ＶＤ
Ｄ１すなわち非通過電圧を経路Ａの出力側に出力するよ
うに、分路トランジスタ３２６はゲートに適用される論
理値「１」によって作動される。ＮＯＲゲート３１２か
ら３１８に適用される論理値「０」の切換信号は、４つ
のデコードされたビットによって決定されるＮＯＲゲー
トの出力になる。結果として、トランジスタ３４２から
３４８の１つは作動され、直列接続の抵抗に沿って、デ
ジタル入力値に対応する電圧を経路Ｂの出力側に結合す
る。
【００３７】したがって、Ａ／Ｂ切換信号は論理値
「０」と「１」との間で切換えられるので、ＤＡＣ３０
０は、非通過電圧とデジタル入力値に対応するアナログ
電圧とを経路Ａ及び経路Ｂの出力側に交替に出力する。
「０」と「１」との間で切換えられるので、ＤＡＣ３０
０は、非通過電圧とデジタル入力値に対応するアナログ
電圧とを経路Ａ及び経路Ｂの出力側に交替に出力する。
【００３８】図４は、ＤＡＣ２５０から２５８のいずれ
の使用にも適する二重経路ＤＡＣ４００を示す。ＤＡＣ
３００のように、ＤＡＣ４００は、低側の電圧範囲にお
ける使用のために示されている。しかし、信号レベルの
適当な変更によって、同じ構成が高側の電圧範囲におい
て使用可能である。ＤＡＣ４００はデコーダ４０２を含
み、該デコーダ４０２は、実質的にデコーダ３０２と同
じであり、低側の電圧範囲における駆動電圧の大きさに
対応するデータ−０，データ−２及びデータ−４のよう
なデジタル入力値を受けるために結合されている。ＤＡ
Ｃ４０２の４つのデコードされたビットは、ＮＭＯＳト
ランジスタ４０４，４０６，４０８及び４１０のゲート
端子にそれぞれ適用される。
の使用にも適する二重経路ＤＡＣ４００を示す。ＤＡＣ
３００のように、ＤＡＣ４００は、低側の電圧範囲にお
ける使用のために示されている。しかし、信号レベルの
適当な変更によって、同じ構成が高側の電圧範囲におい
て使用可能である。ＤＡＣ４００はデコーダ４０２を含
み、該デコーダ４０２は、実質的にデコーダ３０２と同
じであり、低側の電圧範囲における駆動電圧の大きさに
対応するデータ−０，データ−２及びデータ−４のよう
なデジタル入力値を受けるために結合されている。ＤＡ
Ｃ４０２の４つのデコードされたビットは、ＮＭＯＳト
ランジスタ４０４，４０６，４０８及び４１０のゲート
端子にそれぞれ適用される。
【００３９】抵抗Ｒ１からＲ５は、電圧ＶＤＤ１が適用
されるノード４１２と電圧ＶＳＳ１が適用されるノード
４１４との間に直列に接続されている。各抵抗間の接続
点は、アナログ電圧ノード群として作用する。また、Ｄ
ＡＣ４００は、選択回路４１６を含み、該選択回路４１
６は、２つの入力側４１８及び４２０と、ＤＡＣ４００
の経路Ａの出力側及び経路Ｂの出力側として作用する２
つの出力側とを有している。選択回路４１６は、Ａ／Ｂ
切換信号を受けるために結合されており、入力側４１８
及び４２０又は入力側４２０及び４１８での信号をそれ
ぞれ経路Ａ及び経路Ｂの出力側に供給するために構成さ
れ、切換信号が論理値「０」又は「１」のいずれを有す
るかに依存している。回路４１６は、マルチプレクサと
して設けることができる。
されるノード４１２と電圧ＶＳＳ１が適用されるノード
４１４との間に直列に接続されている。各抵抗間の接続
点は、アナログ電圧ノード群として作用する。また、Ｄ
ＡＣ４００は、選択回路４１６を含み、該選択回路４１
６は、２つの入力側４１８及び４２０と、ＤＡＣ４００
の経路Ａの出力側及び経路Ｂの出力側として作用する２
つの出力側とを有している。選択回路４１６は、Ａ／Ｂ
切換信号を受けるために結合されており、入力側４１８
及び４２０又は入力側４２０及び４１８での信号をそれ
ぞれ経路Ａ及び経路Ｂの出力側に供給するために構成さ
れ、切換信号が論理値「０」又は「１」のいずれを有す
るかに依存している。回路４１６は、マルチプレクサと
して設けることができる。
【００４０】トランジスタ４０４から４１０のそれぞれ
は、選択回路４１６の入力側４２０と直列接続の抵抗に
沿った異なる点との間に結合されている。入力側４１８
は、非通過電圧ＶＤＤ１Ｘが供給される抵抗Ｒ４及びＲ
５間の点に付加的に結合することができる。ＤＡＣ３０
０において、電圧ＶＤＤ１が非通過電圧として供給され
る間、ＤＡＣ４００の抵抗Ｒ５の供給は、ＶＤＤ１より
低側の値でＶＤＤ１Ｘの供給を可能にする。したがっ
て、Ｒ５の値は、ＶＤＤ１Ｘとして適当な値、例えばＶ
ＤＤ１−０．５ボルトを固定するために選択される。ま
たは、Ｒ５は、ＶＤＤ１Ｘ＝ＶＤＤ１となるように、例
えばＲ５＝０Ωは与えられない。
は、選択回路４１６の入力側４２０と直列接続の抵抗に
沿った異なる点との間に結合されている。入力側４１８
は、非通過電圧ＶＤＤ１Ｘが供給される抵抗Ｒ４及びＲ
５間の点に付加的に結合することができる。ＤＡＣ３０
０において、電圧ＶＤＤ１が非通過電圧として供給され
る間、ＤＡＣ４００の抵抗Ｒ５の供給は、ＶＤＤ１より
低側の値でＶＤＤ１Ｘの供給を可能にする。したがっ
て、Ｒ５の値は、ＶＤＤ１Ｘとして適当な値、例えばＶ
ＤＤ１−０．５ボルトを固定するために選択される。ま
たは、Ｒ５は、ＶＤＤ１Ｘ＝ＶＤＤ１となるように、例
えばＲ５＝０Ωは与えられない。
【００４１】ＤＡＣ４００の作動において、入力側４２
０に供給されるアナログ電圧は、直列接続の抵抗に沿っ
て電圧を入力側４２０に結合するためにデコーダ４２０
の出力によって作動開始されるデコードされたＮＭＯＳ
トランジスタ４０４から４１０の１つによって決定され
る。したがって、デジタル入力値に対応するアナログ出
力電圧は、入力側４２０に供給され、Ａ／Ｂ切換信号が
論理値「１」又は「０」のいずれを有するかに依存し
て、それぞれ経路Ａ又は経路Ｂの出力側に出力する。加
えて、非通過電圧ＶＤＤ１Ｘは、Ａ／Ｂ切換信号が論理
値「０」又は「１」のいずれを有するかに依存して、そ
れぞれ経路Ａ又は経路Ｂの出力側に供給することができ
る。
０に供給されるアナログ電圧は、直列接続の抵抗に沿っ
て電圧を入力側４２０に結合するためにデコーダ４２０
の出力によって作動開始されるデコードされたＮＭＯＳ
トランジスタ４０４から４１０の１つによって決定され
る。したがって、デジタル入力値に対応するアナログ出
力電圧は、入力側４２０に供給され、Ａ／Ｂ切換信号が
論理値「１」又は「０」のいずれを有するかに依存し
て、それぞれ経路Ａ又は経路Ｂの出力側に出力する。加
えて、非通過電圧ＶＤＤ１Ｘは、Ａ／Ｂ切換信号が論理
値「０」又は「１」のいずれを有するかに依存して、そ
れぞれ経路Ａ又は経路Ｂの出力側に供給することができ
る。
【００４２】付加的に、サンプル・アンド・ホールド回
路４３０（「Ｓ＆Ｈ−Ａ」と示す。）及び４３２（「Ｓ
＆Ｈ−Ｂ」と示す。）は、出力側での駆動の強さを安定
かつ増加させるために、選択回路４１６と経路Ａ及びＢ
の出力側との間に結合させることができる。
路４３０（「Ｓ＆Ｈ−Ａ」と示す。）及び４３２（「Ｓ
＆Ｈ−Ｂ」と示す。）は、出力側での駆動の強さを安定
かつ増加させるために、選択回路４１６と経路Ａ及びＢ
の出力側との間に結合させることができる。
【００４３】再び、図２を参照して、駆動回路２００の
作動において、画素２０４から２１０に適用される駆動
電圧の大きさに対応するデジタル入力値データ−０から
データ−４それぞれは、ＬＣＤ２０２の各作動表示周期
の間、ＤＡＣ２５０から２５８に適用される。また、Ａ
／Ｂ切換信号は、ＤＡＣ２５０から２５８に適用され、
ＬＣＤ２０２の表示周期で同期されて論理値「０」及び
「１」間で切換えられる。結果として、Ａ／Ｂ切換信号
が論理値「０」を有するとき、ＤＡＣ２５０から２５８
はそれぞれ経路Ａの出力側に非通過電圧を出力し、経路
Ｂの出力側にデジタル入力値に対応するアナログ出力を
出力する。この条件において、ＤＡＣ２５０及び２５４
のアナログ低駆動電圧の経路Ｂの出力側は、画素２０４
及び２０８を駆動するために、それぞれトランジスタ２
２８及び２３６によって導電される。また、ＤＡＣ２５
２及び２５６のアナログ高駆動電圧の経路Ｂの出力側
は、画素２０６及び２１０を駆動するために、それぞれ
トランジスタ２３２及び２４０によって導電される。同
時に、トランジスタ２３０，２３４，２３８及び２４２
は、経路Ａの出力側それぞれに与えられた非通過電圧に
よって、非導電性とすることができる。
作動において、画素２０４から２１０に適用される駆動
電圧の大きさに対応するデジタル入力値データ−０から
データ−４それぞれは、ＬＣＤ２０２の各作動表示周期
の間、ＤＡＣ２５０から２５８に適用される。また、Ａ
／Ｂ切換信号は、ＤＡＣ２５０から２５８に適用され、
ＬＣＤ２０２の表示周期で同期されて論理値「０」及び
「１」間で切換えられる。結果として、Ａ／Ｂ切換信号
が論理値「０」を有するとき、ＤＡＣ２５０から２５８
はそれぞれ経路Ａの出力側に非通過電圧を出力し、経路
Ｂの出力側にデジタル入力値に対応するアナログ出力を
出力する。この条件において、ＤＡＣ２５０及び２５４
のアナログ低駆動電圧の経路Ｂの出力側は、画素２０４
及び２０８を駆動するために、それぞれトランジスタ２
２８及び２３６によって導電される。また、ＤＡＣ２５
２及び２５６のアナログ高駆動電圧の経路Ｂの出力側
は、画素２０６及び２１０を駆動するために、それぞれ
トランジスタ２３２及び２４０によって導電される。同
時に、トランジスタ２３０，２３４，２３８及び２４２
は、経路Ａの出力側それぞれに与えられた非通過電圧に
よって、非導電性とすることができる。
【００４４】Ａ／Ｂ切換信号が論理値「１」を有すると
き、ＤＡＣ２５０から２５８それぞれは、非通過電圧を
経路Ｂの出力側に出力し、デジタル入力値に対応するア
ナログ出力を経路Ａの出力側に出力する。この条件にお
いて、ＤＡＣ２５４及び２５８のアナログ低駆動電圧の
経路Ａの出力側は、画素２０６及び２１０を駆動するた
めに、それぞれトランジスタ２３４及び２４２によって
導電される。また、ＤＡＣ２５２及び２５６のアナログ
高駆動電圧の経路Ａの出力側は、画素２０４及び２０８
を駆動するために、それぞれトランジスタ２３０及び２
３８によって導電される。同時に、トランジスタ２２
８，２３２，２３６及び２４０は、経路Ｂの出力側それ
ぞれに与えられた非通過電圧によって、非導電性とする
ことができる。
き、ＤＡＣ２５０から２５８それぞれは、非通過電圧を
経路Ｂの出力側に出力し、デジタル入力値に対応するア
ナログ出力を経路Ａの出力側に出力する。この条件にお
いて、ＤＡＣ２５４及び２５８のアナログ低駆動電圧の
経路Ａの出力側は、画素２０６及び２１０を駆動するた
めに、それぞれトランジスタ２３４及び２４２によって
導電される。また、ＤＡＣ２５２及び２５６のアナログ
高駆動電圧の経路Ａの出力側は、画素２０４及び２０８
を駆動するために、それぞれトランジスタ２３０及び２
３８によって導電される。同時に、トランジスタ２２
８，２３２，２３６及び２４０は、経路Ｂの出力側それ
ぞれに与えられた非通過電圧によって、非導電性とする
ことができる。
【００４５】要約すると、Ａ／Ｂ切換信号が「０」のと
き、画素２０４及び２０８は低側の電圧範囲で駆動さ
れ、画素２０６及び２１０は高側の電圧範囲で駆動さ
れ、Ａ／Ｂ切換信号が「１」のとき、画素２０４及び２
０８は高側の電圧範囲で駆動され、画素２０６及び２１
０は低側の電圧範囲で駆動される。したがって、各画素
は、高側及び低側の電圧範囲で交替に駆動され、１つの
画素に適用される電圧が高側又は低側の電圧範囲にある
とき、その画素に隣接する各画素に適用される電圧はそ
れぞれ、低側又は高側の電圧範囲にある。
き、画素２０４及び２０８は低側の電圧範囲で駆動さ
れ、画素２０６及び２１０は高側の電圧範囲で駆動さ
れ、Ａ／Ｂ切換信号が「１」のとき、画素２０４及び２
０８は高側の電圧範囲で駆動され、画素２０６及び２１
０は低側の電圧範囲で駆動される。したがって、各画素
は、高側及び低側の電圧範囲で交替に駆動され、１つの
画素に適用される電圧が高側又は低側の電圧範囲にある
とき、その画素に隣接する各画素に適用される電圧はそ
れぞれ、低側又は高側の電圧範囲にある。
【００４６】駆動回路２００は、電圧許容に関して、従
来の駆動回路と同じ利点を有する。例えば、対の出力駆
動トランジスタの各トランジスタは、回路２００の出力
電圧範囲の最大電圧、例えば１２ボルト未満である、耐
電圧、例えば６ボルトで構成されることができる。１つ
の面において、駆動回路２００は、出力のためにアナロ
グ電圧を選択するためのいかなる出力制御回路をも必要
としない。それゆえ、従来の駆動回路より速く作動す
る。さらに、ＤＡＣ３００の実行時に、駆動回路２００
は、マルチプレクサを含まないので、この付加的な理由
により従来の回路より速く作動する。他の面において、
隣接する対の出力トランジスタ間でそれぞれ共用される
二重経路ＤＡＣの使用は、高側及び低側の電圧範囲で各
画素を交替に駆動するために等しい信号経路長を提供す
る部品の物理的配置を可能にする。したがって、ＬＣＤ
の作動速度は、従来の方法にあるような信号経路長が等
しくないという制約の影響を受けない。
来の駆動回路と同じ利点を有する。例えば、対の出力駆
動トランジスタの各トランジスタは、回路２００の出力
電圧範囲の最大電圧、例えば１２ボルト未満である、耐
電圧、例えば６ボルトで構成されることができる。１つ
の面において、駆動回路２００は、出力のためにアナロ
グ電圧を選択するためのいかなる出力制御回路をも必要
としない。それゆえ、従来の駆動回路より速く作動す
る。さらに、ＤＡＣ３００の実行時に、駆動回路２００
は、マルチプレクサを含まないので、この付加的な理由
により従来の回路より速く作動する。他の面において、
隣接する対の出力トランジスタ間でそれぞれ共用される
二重経路ＤＡＣの使用は、高側及び低側の電圧範囲で各
画素を交替に駆動するために等しい信号経路長を提供す
る部品の物理的配置を可能にする。したがって、ＬＣＤ
の作動速度は、従来の方法にあるような信号経路長が等
しくないという制約の影響を受けない。
【００４７】開示の駆動回路は、電圧範囲値が０から６
ボルトでＶＳＳ１からＶＤＤ１および６から１２ボルト
でＶＳＳ２からＶＤＤ２で作動するが、本発明はこれに
限定されない。本発明は、他の電圧範囲を用いて等しい
有効性で実行できる。例えば、ＶＳＳ１からＶＤＤ１は
−６から０ボルト、及びＶＳＳ２からＶＤＤ２は０から
６ボルトとすることができる。さらに、ＶＤＤ１とＶＳ
Ｓ２とは等しい必要がない。
ボルトでＶＳＳ１からＶＤＤ１および６から１２ボルト
でＶＳＳ２からＶＤＤ２で作動するが、本発明はこれに
限定されない。本発明は、他の電圧範囲を用いて等しい
有効性で実行できる。例えば、ＶＳＳ１からＶＤＤ１は
−６から０ボルト、及びＶＳＳ２からＶＤＤ２は０から
６ボルトとすることができる。さらに、ＶＤＤ１とＶＳ
Ｓ２とは等しい必要がない。
【００４８】二重経路ＤＡＣを含む駆動回路の実施例を
開示したが、本発明はこれに限定されない。二重経路Ｄ
ＡＣ３００及び４００のいずれかの構造は、二重経路以
上を有する多重経路ＤＡＣを備えるように変更すること
ができる。このことは、２つの出力側より多い場合のた
めに各多重経路ＤＡＣが出力信号を供給する駆動回路の
構成を含む。選択的に、各二重経路又は多重経路ＤＡＣ
は、複数の単経路ＤＡＣから構成することができる。さ
らに、駆動回路は、ＬＣＤ画素の縦列又は配列群以外の
異ったタイプの負荷を駆動するために適用することがで
きる。
開示したが、本発明はこれに限定されない。二重経路Ｄ
ＡＣ３００及び４００のいずれかの構造は、二重経路以
上を有する多重経路ＤＡＣを備えるように変更すること
ができる。このことは、２つの出力側より多い場合のた
めに各多重経路ＤＡＣが出力信号を供給する駆動回路の
構成を含む。選択的に、各二重経路又は多重経路ＤＡＣ
は、複数の単経路ＤＡＣから構成することができる。さ
らに、駆動回路は、ＬＣＤ画素の縦列又は配列群以外の
異ったタイプの負荷を駆動するために適用することがで
きる。
【００４９】本発明の属する技術の分野における通常の
知識を有する者は、前記の具体的な実施例に適用するこ
とが可能な、かつ本発明の範囲を逸脱しない範囲の、種
々の変更や修正を認識することができる。
知識を有する者は、前記の具体的な実施例に適用するこ
とが可能な、かつ本発明の範囲を逸脱しない範囲の、種
々の変更や修正を認識することができる。
【図１】本発明の第１の実施例に係る駆動回路を示す
図。
図。
【図２】本発明の第２の実施例に係る駆動回路を示す
図。
図。
【図３】図２の駆動回路に用いるのに適した二重経路デ
ジタル・アナログ変換器の実施例を示す図。
ジタル・アナログ変換器の実施例を示す図。
【図４】図２の駆動回路に用いるのに適した二重経路デ
ジタル・アナログ変換器の他の実施例を示す図。
ジタル・アナログ変換器の他の実施例を示す図。
１００ 駆動回路 １０２、１０４ 入力側 １０６、１０８ デジタル・アナログ変換器 １１０、１１２ トランジスタ １１４ 出力端子 １１６、１１８ レベル・シフト回路 １２０、１２２ サンプル・アンド・ホールド回路
フロントページの続き Ｆターム(参考） 2H093 NC03 NC22 NC23 NC24 ND49 5C006 AF82 BB11 BC12 BF25 FA11 FA43 FA46 FA51 5C080 AA10 BB05 CC03 DD08 DD22 DD27 EE29 EE30 JJ02 JJ03 5J022 AB01 BA06 CA10 CB02 CB07 CD03 CD04 CE01 CF07 CF09 CG01
Claims (49)
- 【請求項１】 駆動信号をデジタル・アナログ変換器群
から出力端子群へ出力する駆動回路であって、 第１及び第２の出力端子と、 第１の電圧範囲のアナログ電圧を出力するための第１の
デジタル・アナログ変換器と、 第２の電圧範囲のアナログ電圧を出力するための第２の
デジタル・アナログ変換器と、 前記第２の電圧範囲のアナログ電圧を出力するための第
３のデジタル・アナログ変換器とを含み、 前記第１の出力端子と第２の出力端子とは、第１の周期
の間、前記第１のデジタル・アナログ変換器からの第１
のアナログ電圧と前記第２のデジタル・アナログ変換器
からの第２のアナログ電圧とをそれぞれ受けるために結
合されており、 前記第１の出力端子と第２の出力端子とは、第２の周期
の間、前記第３のデジタル・アナログ変換器からの第３
のアナログ電圧と前記第１のデジタル・アナログ変換器
からの第４のアナログ電圧とをそれぞれ受けるために結
合されている、駆動回路。 - 【請求項２】 前記第１のデジタル・アナログ変換器と
前記第１の出力端子との間にあって、第１の導電経路を
経て前記第１のデジタル・アナログ変換器に結合された
第１のゲート回路と、 前記第１のデジタル・アナログ変換器と前記第２の出力
端子との間にあって、第２の導電経路を経て前記第１の
デジタル・アナログ変換器に結合された第２のゲート回
路とを含む、請求項１に記載の回路。 - 【請求項３】 前記第１の導電経路と第２の導電経路と
は、実質的に等しい経路割当の長さを有している、請求
項２に記載の回路。 - 【請求項４】 前記第１のデジタル・アナログ変換器
は、前記第１の周期の間、前記第１のゲート回路を通過
するために前記第１のアナログ電圧を前記第１の導電経
路に出力し、 前記第１のデジタル・アナログ変換器は、前記第２の周
期の間、前記第２のゲート回路を通過するために前記第
４のアナログ電圧を前記第２の導電経路に出力する、請
求項２に記載の回路。 - 【請求項５】 前記第１のデジタル・アナログ変換器
は、前記第１の周期の間、非通過アナログ電圧を前記第
２の導電経路に出力し、前記第２の周期の間、非通過ア
ナログ電圧を前記第１の導電経路に出力する、請求項２
に記載の回路。 - 【請求項６】 前記第１のデジタル・アナログ変換器
は、切換信号に基づいて、一方の周期において、前記第
１の導電経路への通過アナログ電圧と前記第２の導電経
路への非通過アナログ電圧とを出力し、他方の周期にお
いて、前記第１の導電経路への非通過アナログ電圧と前
記第２の導電経路への通過アナログ電圧とを出力する、
請求項５に記載の回路。 - 【請求項７】 前記第１のゲート回路は第１のＭＯＳト
ランジスタを含み、 前記第２のゲート回路は第２のＭＯＳトランジスタを含
む、請求項２に記載の回路。 - 【請求項８】 前記第１のＭＯＳトランジスタのゲート
は第１の所定の電圧を受けるために結合されており、前
記第１のＭＯＳトランジスタは、非通過電圧が前記第１
のデジタル・アナログ変換器によって出力されたとき、
非導電性である、請求項７に記載の回路。 - 【請求項９】 前記第１及び第２のＭＯＳトランジスタ
はいずれもＰＭＯＳトランジスタであり、 前記第１の電圧範囲は前記第２の電圧範囲より高側であ
る、請求項７に記載の回路。 - 【請求項１０】 前記第１及び第２のＭＯＳトランジス
タはいずれもＮＭＯＳトランジスタであり、 前記第１の電圧範囲は前記第２の電圧範囲より低側であ
る、請求項７に記載の回路。 - 【請求項１１】 前記出力端子は、液晶表示装置の画素
群を駆動するように結合すべく適合されている、請求項
１に記載の回路。 - 【請求項１２】 前記出力端子は、液晶表示装置の縦列
群を駆動するように結合すべく適合されている、請求項
１に記載の回路。 - 【請求項１３】 前記第１の周期及び第２の周期は、駆
動回路の作動の間、交替する、請求項１に記載の回路。 - 【請求項１４】 前記第１の周期及び第２の周期は、前
記デジタル・アナログ変換器群に適用された切換信号に
基づいて連続的に交替する、請求項１に記載の回路。 - 【請求項１５】 駆動信号を、切換信号に応じてデジタ
ル・アナログ変換器群から出力端子群へ出力する駆動回
路であって、 第１の出力端子と、 第２の出力端子と、 第１の電圧範囲のアナログ電圧を出力するための第１の
デジタル・アナログ変換器と、 第２の電圧範囲のアナログ電圧を出力するための第２の
デジタル・アナログ変換器と、 前記第２の電圧範囲のアナログ電圧を出力するための第
３のデジタル・アナログ変換器と、 前記第１のデジタル・アナログ変換器と前記第１の出力
端子との間に結合された第１のゲート回路と、 前記第１のデジタル・アナログ変換器と前記第２の出力
端子との間に結合された第２のゲート回路とを含み、 前記第１のゲート回路は、第１の導電経路を経て前記第
１のデジタル・アナログ変換器に結合され、前記第２の
ゲート回路は、第２の導電経路を経て前記第１のデジタ
ル・アナログ変換器に結合され、 第１の状態の切換信号に応じて、前記第１のデジタル・
アナログ変換器は第１のアナログ電圧を前記第１の出力
端子へ出力し、前記第２のデジタル・アナログ変換器は
第２のアナログ電圧を前記第２の出力端子へ出力し、 第２の状態の切換信号に応じて、前記第３のデジタル・
アナログ変換器は第３のアナログ電圧を前記第１の出力
端子へ出力し、前記第１のデジタル・アナログ変換器は
第４のアナログ電圧を前記第２の出力端子へ出力する、
駆動回路。 - 【請求項１６】 前記第１の導電経路と第２の導電経路
とは、前記第１のゲート回路と前記第１のデジタル・ア
ナログ変換器との間および前記第２のゲート回路と前記
第２のデジタル・アナログ変換器との間の距離に関し、
実質的に同じ経路割当の長さを有している、請求項１５
に記載の回路。 - 【請求項１７】 前記第１のデジタル・アナログ変換器
は、前記第１の状態の切換信号に応じて、前記第１のゲ
ート回路を通過するために前記第１のアナログ電圧を前
記第１の導電経路に出力し、非通過アナログ電圧を前記
第２の導電経路に出力し、 前記第１のデジタル・アナログ変換器は、前記第２の状
態の切換信号に応じて、前記第２のゲート回路を通過す
るために前記第４のアナログ電圧を前記第２の導電経路
に出力し、非通過アナログ電圧を前記第１の導電経路に
出力する、請求項１５に記載の回路。 - 【請求項１８】 交替を行う高側の範囲及び低側の範囲
の駆動信号群を、デジタル・アナログ変換器群から少な
くとも第１及び第２の出力端子を含む出力端子群へ出力
する方法であって、 連続的に交替を行う第１及び第２の周期を規定するこ
と、 前記第１の周期の間、第１の電圧範囲の第１のアナログ
電圧を、前記デジタル・アナログ変換器群の第１のデジ
タル・アナログ変換器から前記第１の出力端子へ出力す
ること、 前記第１の周期の間、第２の電圧範囲の第２のアナログ
電圧を、前記デジタル・アナログ変換器群の第２のデジ
タル・アナログ変換器から前記第２の出力端子へ出力す
ること、 前記第２の周期の間、前記第２の電圧範囲の第３のアナ
ログ電圧を前記デジタル・アナログ変換器群の第３のデ
ジタル・アナログ変換器から前記第１の出力端子へ出力
すること、 前記第２の周期の間、前記第１の電圧範囲の第４のアナ
ログ電圧を前記デジタル・アナログ変換器群の第１のデ
ジタル・アナログ変換器から前記第２の出力端子へ出力
することを含む、駆動信号出力方法。 - 【請求項１９】 前記第２の周期の間、前記第２の電圧
範囲の第５のアナログ電圧を前記第２のデジタル・アナ
ログ変換器から第３の出力端子へ出力することを含む、
請求項１８に記載の方法。 - 【請求項２０】 前記第１の周期の間、前記第１のアナ
ログ電圧を前記第１のデジタル・アナログ変換器の第１
の経路から前記第１の出力端子へ出力し、前記第２のア
ナログ電圧を前記第２のデジタル・アナログ変換器の第
１の経路から前記第２の出力端子へ出力すること、 前記第２の周期の間、前記第３のアナログ電圧を前記第
３のデジタル・アナログ変換器の第２の経路から前記第
１の出力端子へ出力し、前記第４のアナログ電圧を前記
第１のデジタル・アナログ変換器の第２の経路から前記
第２の出力端子へ出力することを含む、請求項１８に記
載の方法。 - 【請求項２１】 前記デジタル・アナログ変換器群と前
記出力端子群との間にゲート回路群を設けること、 前記第１の周期の間、非通過アナログ電圧を前記第１の
デジタル・アナログ変換器から前記第２の出力端子へ出
力すること、 前記第２の周期の間、非通過アナログ電圧を前記第１の
デジタル・アナログ変換器から前記第１の出力端子へ出
力することを含む、請求項１８に記載の方法。 - 【請求項２２】 高側及び低側の電圧範囲間で交替する
駆動信号を出力する駆動回路であって、 前記低側の電圧範囲に対応する第１のデジタル入力値ま
たは非通過電圧に対応する第１のデジタル非通過値を受
けるための第１のデジタル・アナログ変換器と、 前記高側の電圧範囲に対応する第２のデジタル入力信号
または非通過電圧に対応する第２のデジタル非通過値を
受けるためにの第２のデジタル・アナログ変換器と、 出力端子と、 前記第１のデジタル・アナログ変換器のアナログ出力側
と前記出力端子との間に結合された第１のＭＯＳトラン
ジスタであって、該第１のＭＯＳトランジスタのゲート
は第１の所定の電圧を受けるために結合され、前記第１
のＭＯＳトランジスタは、非通過電圧が前記第１のデジ
タル・アナログ変換器によって出力されたとき非導電性
である、第１のＭＯＳトランジスタと、 前記第２のデジタル・アナログ変換器のアナログ出力側
と前記出力端子との間に結合された第２のＭＯＳトラン
ジスタであって、該第２のＭＯＳトランジスタのゲート
は第２の所定の電圧を受けるために結合され、前記第２
のＭＯＳトランジスタは、非通過電圧が前記第２のデジ
タル・アナログ変換器によって出力されたとき非導電性
である、第２のＭＯＳトランジスタとを含み、 第１及び第２の作動周期において前記駆動回路が前記低
側の電圧範囲のアナログ電圧と前記高側の電圧範囲のア
ナログ電圧とを前記出力端子に出力するように、前記第
１の作動周期において、前記第１のデジタル・アナログ
変換器は前記第１のデジタル入力を受け、前記第２のデ
ジタル・アナログ変換器は前記デジタル非通過電圧を受
け、前記第２の作動周期において、前記第１のデジタル
・アナログ変換器は前記デジタル非通過電圧を受け、前
記第２のデジタル・アナログ変換器は前記第２のデジタ
ル値を受ける、駆動回路。 - 【請求項２３】 前記低側の電圧範囲は高電圧Ｖ１から
低電圧Ｖ２であり、前記高側の電圧範囲は高電圧Ｖ３か
ら低電圧Ｖ４である、請求項２２に記載の回路。 - 【請求項２４】 前記第１のＭＯＳトランジスタは、第
１の閾電圧ＶＴ１を有し、前記第１のデジタル・アナロ
グ変換器の出力がＶ１−ＶＴ１又はそれを越えた大きさ
を有するとき実質的に非導電性であり、 前記第２のＭＯＳトランジスタは、第２の閾電圧ＶＴ２
を有し、前記第２のデジタル・アナログ変換器の出力が
Ｖ４＋｜ＶＴ２｜又はそれ未満の大きさを有するとき実
質的に非導電性である、請求項２３に記載の回路。 - 【請求項２５】 前記第１のＭＯＳトランジスタは、前
記第１のデジタル・アナログ変換器の出力がＶ１−ＶＴ
１にほぼ等しいとき実質的に非導電性であり、 前記第２のＭＯＳトランジスタは、前記第２のデジタル
・アナログ変換器の出力がＶ４＋｜ＶＴ２｜にほぼ等し
いとき実質的に非導電性である、請求項２４に記載の回
路。 - 【請求項２６】 前記第１のＭＯＳトランジスタはＮＭ
ＯＳトランジスタであり、前記第２のＭＯＳトランジス
タはＰＭＯＳトランジスタである、請求項２２に記載の
回路。 - 【請求項２７】 前記第１の所定の電圧はＶ１であり、
前記第２の所定の電圧はＶ４である、請求項２３に記載
の回路。 - 【請求項２８】 前記第１の所定の電圧は実質的に前記
第２の所定の電圧に等しい、請求項２２に記載の回路。 - 【請求項２９】 前記第１の所定の電圧はＶ１−ＶＴ１
からＶ１＋ＶＴ１の範囲にあり、前記第２の所定の電圧
はＶ４−｜ＶＴ２｜からＶ４＋｜ＶＴ２｜の範囲にあ
り、ＶＴ１及びＶＴ２はそれぞれ前記第１及び第２のＭ
ＯＳトランジスタの閾電圧である、請求項２３に記載の
回路。 - 【請求項３０】 前記第１の所定の電圧はＶ１±０．５
ボルトの範囲にあり、前記第２の所定の電圧はＶ４±
０．５ボルトの範囲にある、請求項２３に記載の回路。 - 【請求項３１】 前記第１の所定の電圧はＶ１±１．５
ボルトの範囲にあり、前記第２の所定の電圧はＶ４±
１．５ボルトの範囲にある、請求項２３に記載の回路。 - 【請求項３２】 第１及び第２の駆動電圧を交替に出力
する駆動回路であって、 低側の電圧範囲に対応しかつ切換信号に応じる第１のデ
ジタル値を受け、第１の出力側を有しており、第１の値
又は第２の値を有する前記切換信号に応じて前記第１の
デジタル値のアナログ変形をそれぞれ第１のアナログ電
圧又は第１の非通過電圧として前記第１の出力端子に出
力する第１のデジタル・アナログ変換器と、 高側の電圧範囲に対応しかつ切換信号に応じる第２のデ
ジタル入力値を受け、第２の出力側を有しており、第２
の値又は第１の値を有する前記切換信号に応じて前記第
２のデジタル値のアナログ変形をそれぞれ第２のアナロ
グ電圧又は第２の非通過電圧として前記第２の出力側に
出力する第２のデジタル・アナログ変換器と、 出力回路であって、 出力端子と、 第１の入力側と前記出力端子に結合された出力側とを有
する第１のＭＯＳトランジスタであって、該第１のＭＯ
Ｓトランジスタのゲートは第１の所定の電圧を受けるた
めに結合され、前記第１のＭＯＳトランジスタは、前記
第１の非通過電圧が前記第１の入力側に適用されたとき
非導電性である、第１のＭＯＳトランジスタと、 第２の入力側と前記出力端子に結合された出力側とを有
する第２のＭＯＳトランジスタであって、該第２のＭＯ
Ｓトランジスタのゲートは第２の所定の電圧を受けるた
めに結合され、前記第２のＭＯＳトランジスタは、前記
第２の非通過電圧が前記第２の入力側に適用されたとき
非導電性である、第２のＭＯＳトランジスタとを含む、
出力回路と、 前記第１のデジタル・アナログ変換器の前記第１の出力
側に結合された前記第１の入力側及び前記第２のデジタ
ル・アナログ変換器の前記第２の出力側に結合された前
記第２の入力側とを含み、 前記第１のデジタル・アナログ変換器が前記第１のデジ
タル値を受け、前記第２のデジタル・アナログ変換器が
前記第２のデジタル値を受けたとき、前記出力回路が前
記第１及び第２のアナログ電圧を前記出力端子に交替に
供給するように、前記第１のＭＯＳトランジスタは、前
記切換信号が前記第１及び第２の値間で切換えられたと
き交替に前記第１のアナログ電圧を導電させ、前記第１
の非通過電圧に応じて非導電性となり、前記第２のＭＯ
Ｓトランジスタは、前記切換信号が前記第２及び第１の
値間で切換えられたとき交替に前記第２のアナログ電圧
を導電させ、前記第２の非通過電圧に応じて非導電性と
なる、駆動回路。 - 【請求項３３】 前記低側の電圧範囲は高電圧Ｖ１から
低電圧Ｖ２であり、前記高側の電圧範囲は高電圧Ｖ３か
ら低電圧Ｖ４である、請求項３２に記載の回路。 - 【請求項３４】 前記第１のＭＯＳトランジスタは、第
１の閾電圧ＶＴ１を有し、前記第１のデジタル・アナロ
グ変換器の出力がＶ１−ＶＴ１又はそれを越える大きさ
を有するとき実質的に非導電性であり、前記第２のＭＯ
Ｓトランジスタは、第２の閾電圧ＶＴ２を有し、前記第
２のデジタル・アナログ変換器の出力がＶ４＋｜ＶＴ２
｜又はそれ未満の大きさを有するとき実質的に非導電性
である、請求項３２に記載の回路。 - 【請求項３５】 前記第１のＭＯＳトランジスタは、前
記第１のデジタル・アナログ変換器の出力がＶ１−ＶＴ
１にほぼ等しい大きさを有するとき実質的に非導電性で
あり、前記第２のＭＯＳトランジスタは、前記第２のデ
ジタル・アナログ変換器の出力がＶ４＋｜ＶＴ２｜にほ
ぼ等しい大きさを有するとき実質的に非導電性である、
請求項３４に記載の回路。 - 【請求項３６】 前記第１のＭＯＳトランジスタはＮＭ
ＯＳトランジスタであり、前記第２のＭＯＳトランジス
タはＰＭＯＳトランジスタである、請求項３２に記載の
回路。 - 【請求項３７】 前記第１の所定の電圧はＶ１であり、
前記第２の所定の電圧はＶ４である、請求項３３に記載
の回路。 - 【請求項３８】 前記第１の所定の電圧は実質的に前記
第２の所定の電圧に等しい、請求項３２に記載の回路。 - 【請求項３９】 前記第１の所定の電圧はＶ１−ＶＴ１
からＶ１＋ＶＴ１の範囲にあり、前記第２の所定の電圧
はＶ４−｜ＶＴ２｜からＶ４＋｜ＶＴ２｜の範囲にあ
り、ＶＴ１及びＶＴ２はそれぞれ前記第１及び第２のＭ
ＯＳトランジスタの閾電圧である、請求項３３に記載の
回路。 - 【請求項４０】 前記第１の所定の電圧はＶ１±０．５
ボルトの範囲にあり、前記第２の所定の電圧はＶ４±
０．５ボルトの範囲にある、請求項３３に記載の回路。 - 【請求項４１】 前記第１の所定の電圧はＶ１±１．５
ボルトの範囲にあり、前記第２の所定の電圧はＶ４±
１．５ボルトの範囲にある、請求項３３に記載の回路。 - 【請求項４２】 高側及び低側の電圧範囲間で交替する
駆動信号を出力する方法であって、 第１の連続的な作動周期において、第１のデジタル入力
値を第１のデジタル・アナログ変換器で受け、これに応
じて低側の電圧範囲のアナログ電圧を出力し、第２の連
続的な作動周期において、第１のデジタル非通過値を前
記第１のデジタル・アナログ変換器で受け、これに応じ
て第１のアナログ非通過電圧を出力すること、 前記第２の作動周期において、第２のデジタル入力信号
を第２のデジタル・アナログ変換器で受け、これに応じ
て高側の電圧範囲のアナログ電圧を出力し、前記第１の
作動周期において、第２のデジタル非通過値を前記第２
のデジタル・アナログ変換器で受け、これに応じて第２
のアナログ非通過電圧を出力すること、 第１のＭＯＳトランジスタが、前記第１の非通過電圧が
前記第１のデジタル・アナログ変換器によって出力され
たとき非導電性であり、前記低側の電圧範囲のアナログ
電圧が前記第１のデジタル・アナログ変換器によって出
力されたとき該アナログ電圧を導電するように、第１の
所定の電圧を前記第１のＭＯＳトランジスタのゲートに
適用すること、 第２のＭＯＳトランジスタが、前記第２の非通過電圧が
前記第２のデジタル・アナログ変換器によって出力され
たとき非導電性であり、前記高側の電圧範囲のアナログ
電圧が前記第２のデジタル・アナログ変換器によって出
力されたとき該アナログ電圧を導電するように、第２の
所定の電圧を前記第２のＭＯＳトランジスタのゲートに
適用すること、 前記低側及び高側の電圧範囲のアナログ電圧を、前記第
１及び第２のＭＯＳトランジスタいずれもが結合されて
いる出力端子に、それぞれ、前記第１及び第２の作動周
期において連続して供給することを含む、駆動信号出力
方法。 - 【請求項４３】 第１及び第２の駆動電圧を交替に出力
する方法であって、 低側の電圧範囲及び切換信号に対応した第１のデジタル
値を第１のデジタル・アナログ変換器で受けること、 第１及び第２の値間で交替する切換信号を出力するこ
と、 前記第１及び第２の値を有する切換信号に応じて、第１
のデジタル値のアナログ変形を、第１のアナログ電圧及
び第１の非通過電圧として前記第１のデジタル・アナロ
グ変換器から前記第１のデジタル・アナログ変換器の第
１及び第２の出力端子それぞれ又は第２及び第１の出力
端子それぞれに出力すること、 高側の電圧範囲に対応する第２のデジタル入力値を第２
のデジタル・アナログ変換器で受け、前記切換信号に応
じて前記第２のデジタル・アナログ変換器を結合させる
こと、 前記第１の値及び第２の値を有する切換信号に応じて、
前記第２のデジタル値のアナログ変形を、第２のアナロ
グ電圧及び第２の非通過電圧として前記第２のデジタル
・アナログ変換器から前記第２のデジタル・アナログ変
換器の第１及び第２の出力端子それぞれ又は前記第２の
デジタル・アナログ変換器の第２及び第１の出力端子そ
れぞれに出力すること、 前記第１のアナログ電圧を第１のＭＯＳトランジスタを
経て交替に導電させ、前記切換信号が前記第２及び第１
の値間でそれぞれ切換えられたとき前記第１の非通過電
圧に応じて前記第１のＭＯＳトランジスタを非導電性に
すること、 前記第２のアナログ電圧を第２のＭＯＳトランジスタを
経て交替に導電させ、前記切換信号が前記第１及び第２
の値間でそれぞれ切換えられたとき前記第２の非通過電
圧に応じて前記第２のＭＯＳトランジスタを非導電性に
すること、 前記第１及び第２のアナログ電圧を出力端子に交替に供
給することを含む、駆動電圧出力方法。 - 【請求項４４】 前記第１のデジタル・アナログ変換器
が前記第１の非通過電圧を出力したとき前記第１のＭＯ
Ｓトランジスタは非導電性であるように、第１の所定の
電圧を前記第１のＭＯＳトランジスタのゲートに適用す
ること、 前記第２のデジタル・アナログ変換器が前記第２の非通
過電圧を出力したとき前記第２のＭＯＳトランジスタは
非導電性であるように、第２の所定の電圧を前記第２の
ＭＯＳトランジスタのゲートに適用することを含む、請
求項４３に記載の方法。 - 【請求項４５】 デジタル入力値をアナログ出力値に変
換するデジタル・アナログ変換器であって、 デジタル入力値を受け、デコードされたビットを供給す
るデコーダと、 前記デコードされたビットを第１の入力側に受けるため
にそれぞれ結合された第１及び第２の組の論理ゲート
と、 第１の組の論理ゲートの対応する１つの出力によって制
御される導電状態を有する第１の組の出力トランジスタ
と、 第２の組の論理ゲートの対応する１つの出力によって制
御される導電状態を有する第２の組の出力トランジスタ
と、 外部から適用された二進信号を入力側に受け、前記二進
信号の反転を出力側に供給するために結合された反転器
と、 反転器の出力を第２の入力側に受けるために結合された
第１の組の論理ゲートと、 前記二進信号を第２の入力側に受けるために結合された
第２の組の論理ゲートと、 アナログ電圧ノード群と、 第１の出力端子と、 第２の出力端子と、 前記第１の出力端子と前記アナログ電圧ノード群に沿っ
た所定の点との間にそれぞれ結合された第１の組の出力
トランジスタと、 前記第２の出力端子と前記アナログ電圧ノード群に沿っ
た所定の点との間にそれぞれ結合された第２の組の出力
トランジスタと、 第１の電源電圧を受けるための第１のノードと第１の出
力端子との間に結合され、前記反転器の出力によって制
御される導電状態を有する第１の分岐トランジスタと、 前記第１のノードと前記第２の出力端子との間に結合さ
れ、前記二進信号によって制御される導電状態を有する
第２の分岐トランジスタとを含む、デジタル・アナログ
変換器。 - 【請求項４６】 複数の抵抗が、前記アナログ電圧ノー
ド群を含む分圧器を形成するように、第１及び第２の電
源電圧をそれぞれ受けるために第１及び第２のノード間
に直列に接続されている、請求項４５に記載のデジタル
・アナログ変換器。 - 【請求項４７】 前記論理ゲートはＮＯＲゲートであ
る、請求項４６に記載のデジタル・アナログ変換器。 - 【請求項４８】 デジタル入力値をアナログ出力値に変
換するデジタル・アナログ変換器であって、 デジタル入力値を受け、デコードされたビットを供給す
るデコーダと、 デコードされたビットの異なる１つによって制御される
導電状態をそれぞれ有する出力トランジスタの噴出口
と、 アナログ電圧ノード群と、 第１及び第２の入力側と第１及び第２の出力側とを有
し、デジタル制御信号を受けるために結合されており、
それぞれデジタル信号が第１又は第２の値のいずれを有
するかに依存して、第１及び第２の入力側又は第２及び
第１の入力側に関する前記第１及び第２の出力電圧をそ
れぞれ供給する、選択回路と、 前記第１の入力側と前記アナログ電圧ノード群との間に
それぞれ結合された１組の出力トランジスタと、 非通過電圧に対応する他のノードに結合された第２の入
力側とを含む、デジタル・アナログ変換器。 - 【請求項４９】 複数の抵抗が、前記アナログ電圧ノー
ド群を含む分圧器を形成するように、第１及び第２の電
源電圧をそれぞれ受けるために第１及び第２のノード間
に直列に接続されている、請求項４８に記載のデジタル
・アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/458022 | 1999-12-10 | ||
| US09/458,022 US6344814B1 (en) | 1999-12-10 | 1999-12-10 | Driving circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001175214A true JP2001175214A (ja) | 2001-06-29 |
Family
ID=23819047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000278536A Pending JP2001175214A (ja) | 1999-12-10 | 2000-09-13 | 駆動信号を出力する駆動回路、駆動信号を出力する方法及びこれらに用いるデジタル・アナログ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6344814B1 (ja) |
| JP (1) | JP2001175214A (ja) |
| KR (1) | KR100350851B1 (ja) |
| CN (1) | CN1193334C (ja) |
| TW (1) | TW508556B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7196685B2 (en) | 2001-10-13 | 2007-03-27 | Lg.Philips Lcd Co., Ltd | Data driving apparatus and method for liquid crystal display |
| EP1274068A3 (en) * | 2001-07-06 | 2009-03-11 | Nec Corporation | Driver circuit and liquid crystal display device |
| US8355090B2 (en) | 2009-02-13 | 2013-01-15 | Samsung Display Co., Ltd. | Liquid crystal display having reduced kickback effect |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002014644A (ja) * | 2000-06-29 | 2002-01-18 | Hitachi Ltd | 画像表示装置 |
| US6653998B2 (en) * | 2000-12-19 | 2003-11-25 | Winbond Electronics Corp. | LCD driver for layout and power savings |
| US7133485B1 (en) * | 2001-06-25 | 2006-11-07 | Silicon Laboratories Inc. | Feedback system incorporating slow digital switching for glitch-free state changes |
| US6825785B1 (en) * | 2002-02-28 | 2004-11-30 | Silicon Laboratories, Inc. | Digital expander apparatus and method for generating multiple analog control signals particularly useful for controlling a sub-varactor array of a voltage controlled oscillator |
| TWI232640B (en) * | 2003-06-09 | 2005-05-11 | Realtek Semiconductor Corp | Digital to analog converter and signal converting method |
| JP2005181763A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 液晶駆動装置 |
| KR100548132B1 (ko) * | 2004-07-02 | 2006-02-02 | 삼성전자주식회사 | 멀티밴드-호핑 통신시스템에서 수신기의 ｄｃ 오프셋보정장치 및 방법 |
| JP4721763B2 (ja) * | 2005-04-26 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | Ｄ／ａ変換回路、ディスプレイドライバ、及び表示装置 |
| JP4850452B2 (ja) * | 2005-08-08 | 2012-01-11 | 株式会社 日立ディスプレイズ | 画像表示装置 |
| US7342460B2 (en) * | 2006-01-30 | 2008-03-11 | Silicon Laboratories Inc. | Expanded pull range for a voltage controlled clock synthesizer |
| KR100815754B1 (ko) * | 2006-11-09 | 2008-03-20 | 삼성에스디아이 주식회사 | 구동회로 및 이를 이용한 유기전계발광표시장치 |
| KR100800494B1 (ko) * | 2007-02-09 | 2008-02-04 | 삼성전자주식회사 | 적은 칩 사이즈를 요구하는 디지털 아날로그 컨버터,디지털 아날로그 컨버팅 방법 및 상기 디지털 아날로그컨버터를 구비하는 디스플레이 패널 드라이버 |
| US8179389B2 (en) * | 2008-05-15 | 2012-05-15 | Himax Technologies Limited | Compact layout structure for decoder with pre-decoding and source driving circuit using the same |
| TWI415395B (zh) * | 2010-01-22 | 2013-11-11 | Himax Tech Ltd | 具有兩輸入端的數位類比轉換器 |
| KR20120121707A (ko) * | 2011-04-27 | 2012-11-06 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 반도체 시스템 |
| US8860117B2 (en) | 2011-04-28 | 2014-10-14 | Micron Technology, Inc. | Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods |
| US8964474B2 (en) | 2012-06-15 | 2015-02-24 | Micron Technology, Inc. | Architecture for 3-D NAND memory |
| CN103578432B (zh) * | 2012-07-20 | 2015-09-16 | 联咏科技股份有限公司 | 电源选择器、源极驱动器及其运作方法 |
| US9679650B1 (en) * | 2016-05-06 | 2017-06-13 | Micron Technology, Inc. | 3D NAND memory Z-decoder |
| US11005492B2 (en) * | 2018-12-31 | 2021-05-11 | Tektronix, Inc. | Dual output signal paths for signal source channels to optimize for bandwidth and amplitude range |
| US11450381B2 (en) | 2019-08-21 | 2022-09-20 | Micron Technology, Inc. | Multi-deck memory device including buffer circuitry under array |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0680477B2 (ja) | 1985-02-06 | 1994-10-12 | キヤノン株式会社 | 液晶表示パネル及び駆動方法 |
| JPS623229A (ja) | 1985-06-28 | 1987-01-09 | Sharp Corp | 液晶駆動方式 |
| US4845488A (en) | 1987-02-09 | 1989-07-04 | Siemens Aktiengesellschaft | Display data conversion |
| JPH0693615B2 (ja) | 1988-05-16 | 1994-11-16 | 株式会社東芝 | ドライバ回路 |
| US5192945A (en) * | 1988-11-05 | 1993-03-09 | Sharp Kabushiki Kaisha | Device and method for driving a liquid crystal panel |
| US5170158A (en) | 1989-06-30 | 1992-12-08 | Kabushiki Kaisha Toshiba | Display apparatus |
| US5168270A (en) | 1990-05-16 | 1992-12-01 | Nippon Telegraph And Telephone Corporation | Liquid crystal display device capable of selecting display definition modes, and driving method therefor |
| JP2659473B2 (ja) * | 1990-09-28 | 1997-09-30 | 富士通株式会社 | 表示パネル駆動回路 |
| US5170155A (en) | 1990-10-19 | 1992-12-08 | Thomson S.A. | System for applying brightness signals to a display device and comparator therefore |
| JP3204690B2 (ja) | 1991-09-03 | 2001-09-04 | 株式会社東芝 | マルチモード入力回路 |
| US5510748A (en) | 1994-01-18 | 1996-04-23 | Vivid Semiconductor, Inc. | Integrated circuit having different power supplies for increased output voltage range while retaining small device geometries |
| US5754156A (en) * | 1996-09-19 | 1998-05-19 | Vivid Semiconductor, Inc. | LCD driver IC with pixel inversion operation |
| KR100204909B1 (ko) * | 1997-02-28 | 1999-06-15 | 구본준 | 엘씨디 소스 드라이버 |
-
1999
- 1999-12-10 US US09/458,022 patent/US6344814B1/en not_active Expired - Lifetime
-
2000
- 2000-08-11 TW TW089116202A patent/TW508556B/zh not_active IP Right Cessation
- 2000-08-23 CN CNB00123868XA patent/CN1193334C/zh not_active Expired - Fee Related
- 2000-09-02 KR KR1020000051889A patent/KR100350851B1/ko not_active IP Right Cessation
- 2000-09-13 JP JP2000278536A patent/JP2001175214A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1274068A3 (en) * | 2001-07-06 | 2009-03-11 | Nec Corporation | Driver circuit and liquid crystal display device |
| US7196685B2 (en) | 2001-10-13 | 2007-03-27 | Lg.Philips Lcd Co., Ltd | Data driving apparatus and method for liquid crystal display |
| DE10224737B4 (de) * | 2001-10-13 | 2012-06-06 | Lg Display Co., Ltd. | Datentreiber-Einrichtung und ein Verfahren für eine Flüssigkristall-Anzeige |
| US8355090B2 (en) | 2009-02-13 | 2013-01-15 | Samsung Display Co., Ltd. | Liquid crystal display having reduced kickback effect |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1300046A (zh) | 2001-06-20 |
| CN1193334C (zh) | 2005-03-16 |
| TW508556B (en) | 2002-11-01 |
| US6344814B1 (en) | 2002-02-05 |
| KR100350851B1 (ko) | 2002-09-05 |
| KR20010067146A (ko) | 2001-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001175214A (ja) | 駆動信号を出力する駆動回路、駆動信号を出力する方法及びこれらに用いるデジタル・アナログ変換器 | |
| US7463234B2 (en) | Liquid crystal display and data latch circuit | |
| US7400320B2 (en) | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same | |
| KR100367387B1 (ko) | 액티브 매트릭스 디스플레이용 고밀도 컬럼 드라이버 | |
| US8144137B2 (en) | Display panel driver for reducing heat generation therein | |
| US6191779B1 (en) | Liquid crystal display device, device for controlling drive of liquid crystal display device and D/A converting semiconductor device | |
| KR19990076049A (ko) | 액정표시장치 소스구동회로 | |
| US5534885A (en) | Circuit for driving liquid crystal device | |
| KR100525003B1 (ko) | 프레임 상쇄 및 하프 디코딩 방법을 채용하는ｔｆｔ－ｌｃｄ 소스 드라이버 및 소스 라인 구동 방법 | |
| US11568831B2 (en) | Output circuit, data driver, and display apparatus | |
| US7245283B2 (en) | LCD source driving circuit having reduced structure including multiplexing-latch circuits | |
| JP2002084184A (ja) | レベルシフト回路及びそれを用いた半導体装置 | |
| JP2009171298A (ja) | デジタル・アナログコンバータ | |
| US20070200816A1 (en) | Decoder circuit having level shifting function and liquid crystal drive device using decoder circuit | |
| KR0181641B1 (ko) | 다치 전압 출력 회로 및 액정 구동 회로 | |
| JP2011135150A (ja) | Ｄ／ａコンバータ回路及びその電圧供給制御方法 | |
| US6653998B2 (en) | LCD driver for layout and power savings | |
| US5508715A (en) | Data selection circuit | |
| US6346900B1 (en) | Driving circuit | |
| JP3109438B2 (ja) | 半導体集積回路装置 | |
| JP4635020B2 (ja) | 階調電圧選択回路および表示制御回路 | |
| JPH11150452A (ja) | レベル変換回路および液晶表示装置 | |
| KR100597061B1 (ko) | 2 전이 출력 레벨 시프터를 구비한 ｔｆｔ ｌｃｄ 게이트드라이버 | |
| US20020154044A1 (en) | Analog multiplex level shifter with reset | |
| KR20010091730A (ko) | 구동 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20031215 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20031218 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040316 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041207 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050307 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050427 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050915 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051007 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070307 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070307 |