JP3905202B2 - 液晶表示装置の駆動回路 - Google Patents
液晶表示装置の駆動回路 Download PDFInfo
- Publication number
- JP3905202B2 JP3905202B2 JP35629497A JP35629497A JP3905202B2 JP 3905202 B2 JP3905202 B2 JP 3905202B2 JP 35629497 A JP35629497 A JP 35629497A JP 35629497 A JP35629497 A JP 35629497A JP 3905202 B2 JP3905202 B2 JP 3905202B2
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- gradation
- gradation voltage
- output
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3614—Control of polarity reversal in general
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は，液晶表示装置の駆動回路にかかり，特にドット反転駆動回路に関する。
【０００２】
【従来の技術】
液晶表示装置の駆動方式は，フレーム反転，ライン反転，ドット反転等が代表的であり，中でもライン反転およびドット反転は，クロストークをキャンセルする上で有効な駆動方式である。しかし，ドット反転は制御信号が複雑となってしまうため，現状では総合的に有利なライン反転駆動方式が主流となっている。
【０００３】
ところで，ドット反転駆動方式はライン反転駆動方式に近似しているため，ライン反転駆動方式で用いられるライン反転駆動回路構成を流用することが可能である。したがって，開発設計コスト，品質管理等の面から液晶表示装置の駆動回路としてライン反転駆動回路が中心的に開発され，ドット反転駆動方式については，ライン反転駆動回路が流用される場合が多かった。
【０００４】
ここで，ライン反転駆動回路１０１を図１３に示す。ライン反転駆動回路１０１は，液晶表示装置の画素数に対応した数のドライバセル１０３−１〜１０３−ｎから構成されている。そして，各ドライバセル１０３−１〜１０３−ｎは，入力されるデータＤＴ−１〜ＤＴ−ｎによって出力電圧ＯＵＴ−１〜ＯＵＴ−ｎを出力する機能を有している。なお，各ドライバセル１０３−１〜１０３−ｎは，相互に略同一の構成を有しており，以下，ドライバセル１０３−１を代表的に説明する。
【０００５】
ドライバセル１０３−１は，階調電圧選択回路（以下，「デコーダ」という。）１０５と，増幅回路（以下，「アンプ」という。）１０７とから構成されている。デコーダ１０５は，ラスタ周期毎にデータＤＴ−１に基づいて，入力される階調電圧Ｖ１〜Ｖｎのいずれかを選択し，デコーダ出力Ｄｅｃｏｕｔとして出力する機能を有している。なお，ここでは６４階調，すなわち階調電圧Ｖｎ＝Ｖ６４である場合に即して説明する。
【０００６】
次に，デコーダ１０５の構成について説明する。このデコーダ１０５は，Ｎチャネルトランジスタから構成されている領域（以下，「Ｎチャネルデコーダ領域」という。）１１１と，Ｐチャネルトランジスタから構成されている領域（以下，「Ｐチャネルデコーダ領域」という。）１１３とから構成されている。図１４に，これらＮチャネルデコーダ領域１１１とＰチャネルデコーダ領域１１３の詳細を示す。
【０００７】
Ｎチャネルデコーダ領域１１１には，複数のエンハンスメント（ｅｎｈａｎｃｅｍｅｎｔ）形Ｎチャネルトランジスタと複数のデプレション（ｄｅｐｌｅｔｉｏｎ）形Ｎチャネルトランジスタがマトリクス状に配置されている。そして，図１４における行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。同様に，Ｐチャネルデコーダ領域１１３には複数のエンハンスメント形Ｐチャネルトランジスタと複数のデプレション形Ｐチャネルトランジスタがマトリクス状に配置されている。そして，行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。
【０００８】
Ｎチャネルデコーダ領域１１１とＰチャネルデコーダ領域１１３においてマトリクス状に配置された複数のトランジスタの各行は階調電圧Ｖ１〜Ｖ６４に対応しており，各列はデータＤＴ−１における各ビット（相補）Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７に対応している。なお，図１４における階調電圧Ｖｍは，階調電圧Ｖ１〜Ｖ６４の中の任意の階調電圧を示している。
【０００９】
そして，Ｎチャネルデコーダ領域１１１におけるエンハンスメント形Ｎチャネルトランジスタとデプレション形Ｎチャネルトランジスタは，データＤＴ−１の値の大小に従って階調電圧Ｖ１〜Ｖ６４のいずれかがデコーダ出力Ｄｅｃｏｕｔとして出力されるように配置されている。同様にＰチャネルデコーダ領域１１３におけるエンハンスメント形Ｐチャネルトランジスタとデプレション形Ｐチャネルトランジスタは，データＤＴ−１の値の大小に従って階調電圧Ｖ１〜Ｖ６４のいずれかがデコーダ出力Ｄｅｃｏｕｔとして出力されるように配置されている。
【００１０】
以上のように構成されたドライバセル１０３−１は，図１５に示すようにデータＤＴ−１のデータコード００〜ＦＦ（ＨＥＸ）に従って，階調電圧Ｖ１〜Ｖ６４を出力電圧ＯＵＴ−１として出力する。
【００１１】
ところで，液晶表示装置のタイプによっては，ドライバセル１０３−１におけるデータＤＴ−１と出力電圧ＯＵＴ−１との関係を逆転させなければならない必要がある。すなわち，データコード００に対して階調電圧Ｖ６４が選択され，データコードＦＦに対して階調電圧Ｖ１が選択されなければならない場合（図１５の実線）と，データコード００に対して階調電圧Ｖ１が選択され，データコードＦＦに対して階調電圧Ｖ６４が選択されなければならない場合（図１５の点線）とがある。
【００１２】
そして，例えばライン反転駆動回路１０１のデータＤＴ−１が５Ｖ仕様の場合，ドライバセル１０３−１における任意の階調電圧Ｖｍを０Ｖとすると，この階調電圧Ｖｍをデコーダ出力Ｄｅｃｏｕｔとして出力させるには，Ｎチャネルデコーダ領域１１１のみで可能であるが，例えば階調電圧Ｖｍを５Ｖとした場合，Ｎチャネルデコーダ領域１１１を構成するＮチャネルトランジスタがオンしなくなり，この階調電圧Ｖｍをデコーダ出力Ｄｅｃｏｕｔとして出力させることが不可能となる。このため，液晶表示装置のタイプによってデータコード００〜ＦＦと階調電圧Ｖ１〜Ｖ６４との相互関係を逆転させる必要のあるライン反転駆動方式において，各ドライバセル１０３−１〜１０３−ｎは，図１３，１４のように必ずＮチャネルデコーダ領域１１１とＰチャネルデコーダ領域１１３が兼ね備えられた構成とされている。
【００１３】
一方，従来のドット反転駆動回路は，上述のようにライン反転駆動回路１０１を利用した構成とされていた。ここで従来のドット反転駆動回路について図１６，１７を参照しつつ説明する。
【００１４】
従来のドット反転駆動回路は，液晶表示装置の画素数に対応した数のドライバセル１２１が備えられた構成を有しており，このドライバセル１２１は，図１６に示すデコーダ１２３を有している。そして，このデコーダ１２３は，２つのＮチャネルデコーダ領域１３１，１３３と２つのＰチャネルデコーダ領域１３５，１３７から構成されている。Ｎチャネルデコーダ領域１３１，Ｐチャネルデコーダ領域１３５には階調電圧Ｖ１〜Ｖ６４が入力され，Ｎチャネルデコーダ領域１３３，Ｐチャネルデコーダ領域１３７には階調電圧Ｖ６５〜Ｖ１２８が入力されている。
【００１５】
そして，ドット反転駆動回路におけるドライバセル１２１は，上述のライン反転駆動回路１０１におけるドライバセル１０３−１と異なり，データに対して２つの階調電圧が割当てられている。例えば，図１７の実線で示すようにデータＤＴのデータコード００によって階調電圧Ｖ１および階調電圧Ｖ１２８が選択され，また，データコードＦＦによって階調電圧Ｖ６４および階調電圧Ｖ６５が選択される。
【００１６】
そして，ドライバセル１２１においても，上述のライン反転駆動回路１０１の場合と同様に，液晶表示装置のタイプによって図１７の実線・点線に示す通りデータコード００〜ＦＦと階調電圧Ｖ１〜Ｖ６４，階調電圧Ｖ６５〜Ｖ１２８の関係を逆転させる必要がある。しかし，基準電圧Ｖｃを基準に下側の階調電圧Ｖ１〜Ｖ６４と上側の階調電圧Ｖ６５〜Ｖ１２８が逆転することはない。また，ドライバセル１２１の出力電圧ＯＵＴは，ラスタ周期毎に必ず基準電圧Ｖｃに対して下側の階調電圧Ｖ１〜Ｖ６４のいずれかの電圧と上側の階調電圧Ｖ６５〜Ｖ１２８のいずれかの電圧をラスタ周期毎に交互に出力する。例えば，データコード００によって選択された階調電圧Ｖ１および階調電圧Ｖ１２８を交互に出力電圧ＯＵＴとして出力する。さらに，液晶表示装置において隣接する画素に対応する２つのドライバセルにおいて一方が上側の階調電圧Ｖ６５〜Ｖ１２８のいずれかを出力している時，他方は下側の階調電圧Ｖ１〜Ｖ６４のいずれかを出力するようになっている。
【００１７】
【発明が解決しようとする課題】
以上のように，ドット反転駆動方式は，ライン反転駆動方式に対して共通する点が多い反面，特有の機能をも有している。しかしながら，冒頭に述べたように，従来はライン反転駆動回路をドット反転駆動方式に対して用いられる場合が多く，そのためにドット反転駆動方式における液晶表示装置の駆動回路は，必要以上の規模のものとなっていた。
【００１８】
本発明は，従来のドット反転駆動回路が有する上記のような問題点に鑑みてなされたものであり，本発明の目的は，ドット反転駆動方式に専用的に用いることが可能な新規かつ改良されたドット反転駆動回路を提供することによってライン反転駆動回路を流用した場合に対して駆動回路の規模を縮小化するとともに，ドット反転駆動方式の最適化を図ることにある。
【００１９】
上記課題を解決するために，本発明によれば，ＮチャネルトランジスタとＰチャネルトランジスタによって，複数の階調電圧の中から一の階調電圧を選択する液晶表示装置の駆動装置であって，選択された前記階調電圧を出力する複数のアンプから構成されるアンプ群と，前記複数の階調電圧の中から所定の基準電圧レベルよりも低い階調電圧を選択するＮチャネルトランジスタで構成された第１のデコーダを複数有する第１デコーダ群と，前記複数の階調電圧の中から所定の基準電圧レベルよりも高い階調電圧を選択するＰチャネルトランジスタで構成された第２デコーダを複数有すると共に前記アンプ群と前記第１のデコーダ群間に配置された第２のデコーダ群と，を有する液晶表示装置の駆動装置が提供される。
【００２０】
そして，前記第１のデコーダ群の一つの第１のデコーダの出力と前記第２のデコーダ群の一つの第２デコーダの出力とが，前記アンプ群の一つのアンプに対して選択回路を介して接続されているようにしてもよい。また，前記アンプには，前記第１のデコーダで選択可能な階調電圧と前記第２のデコーダで選択可能な階調電圧とが入力されるようにしてもよい。
【００２１】
また，本発明によれば，ＮチャネルトランジスタとＰチャネルトランジスタによって，複数の階調電圧の中から一の階調電圧を選択する液晶表示装置の駆動装置であって，第１の方向に延在すると共に，基準電圧レベルよりも低い階調電圧もしくは高い階調電圧が各々印加される複数の階調電圧線と，前記基準電圧レベルより低い階調電圧が印加された階調電圧線を選択するＮチャネルの選択トランジスタを有する第１のデコーダと，前記基準電圧レベルより高い階調電圧が印加された階調電圧線を選択するＰチャネルの選択トランジスタを有する第２のデコーダと，前記選択回路の出力を入力とするアンプと，を有し，前記第１の方向と交差する第２の方向において，前記第１のデコーダと前記アンプの間に前記第２のデコーダが配置されていることを特徴とする液晶表示装置の駆動装置が提供される。
【００２２】
そして，前記階調電圧線は，前記第２の方向において，アンプへ近づくほど高い階調電圧が入力されるようにしてもよい。また，前記第１のデコーダは，前記複数の階調電圧線から所定のＮ（Ｎは整数）個の階調電圧線を選択する第１の副デコーダと，前記Ｎ個の階調電圧線から一の階調電圧線を選択する第２の副デコーダと，を有するようにしてもよい。また，前記第２の方向において，前記第１の副デコーダと前記第２のデコーダの間に前記第２の副デコーダが配置されているようにしてもよい。
【００２３】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる液晶表示装置の駆動回路の好適な実施の形態について詳細に説明する。なお，以下の説明および添付図面において，略同一の機能および構成を有する構成要素については，同一符号を付することにより重複説明を省略することにする。
【００２４】
（第１の実施の形態）
第１の実施の形態にかかるドット反転駆動回路１は，図１に示すように液晶表示装置の画素数に対応した数のドライバセル３−１〜３−ｎから構成されている。そして，各ドライバセル３−１〜３−ｎは，入力されるデータＤＴ−１〜ＤＴ−ｎによって出力電圧ＯＵＴ−１〜ＯＵＴ−ｎを出力する機能を有している。なお，各ドライバセル３−１〜３−ｎは，相互に略同一の構成を有しており，以下，各ドライバセル３−１を代表的に説明する。
【００２５】
ドライバセル３−１は，デコーダ５とアンプ７とから構成されている。デコーダ５は，ラスタ周期毎にデータＤＴ−１に基づいて，入力される階調電圧Ｖ１〜Ｖｎのいずれかを選択し，デコーダ出力Ｄｅｃｏｕｔとして出力する機能を有している。なお，ここでは階調電圧Ｖｎ＝Ｖ１２８である場合に即して説明する。
【００２６】
次に，デコーダ５の構成について説明する。このデコーダ５は，第１のデコーダ領域としてのＮチャネルデコーダ領域１１と第２のデコーダ領域としてのＰチャネルデコーダ領域１３とから構成されている。図２にＮチャネルデコーダ領域１１とＰチャネルデコーダ領域１３の詳細を示す。
【００２７】
Ｎチャネルデコーダ領域１１には，複数のエンハンスメント形Ｎチャネルトランジスタと複数のデプレション形Ｎチャネルトランジスタがマトリクス状に配置されている。そして，図２における行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。同様に，Ｐチャネルデコーダ領域１３には，複数のエンハンスメント形Ｐチャネルトランジスタと複数のデプレション形Ｐチャネルトランジスタがマトリクス状に配置されている。そして，行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。
【００２８】
Ｎチャネルデコーダ領域１１においてマトリクス状に配置された複数のＮチャネルトランジスタの各行は階調電圧Ｖ１〜Ｖ６４に対応しており，Ｐチャネルデコーダ領域１３においてマトリクス状に配置された複数のＰチャネルトランジスタの各行は階調電圧Ｖ６５〜Ｖ１２８に対応している。そして，トランジスタのゲートには列毎にデータＤＴ−１の各ビット（相補）Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７が入力されるように構成されている。
【００２９】
また，Ｎチャネルデコーダ領域１１におけるエンハンスメント形Ｎチャネルトランジスタとデプレション形Ｎチャネルトランジスタは，データＤＴ−１の値の大小に従って階調電圧Ｖ１〜Ｖ６４のいずれかがデコーダ出力Ｄｅｃｏｕｔとして出力されるように配置されている。同様にＰチャネルデコーダ領域１３におけるエンハンスメント形Ｐチャネルトランジスタとデプレション形Ｐチャネルトランジスタは，データＤＴ−１の値の大小に従って階調電圧Ｖ６５〜Ｖ１２８のいずれかがデコーダ出力Ｄｅｃｏｕｔとして出力されるように配置されている。
【００３０】
そして，Ｎチャネルデコーダ領域１１における行方向のトランジスタの最終出力段には，エンハンスメント形Ｎチャネルトランジスタが配置されており，さらにＰチャネルデコーダ領域１３における行方向のトランジスタの最終出力段には，エンハンスメント形Ｐチャネルトランジスタが配置されている。そして，これらのエンハンスメント形のトランジスタは，全て選択信号ＳＥＬによって制御可能とされている。
【００３１】
ここで，図３，４を参照しながらＮチャネルトランジスタおよびＰチャネルトランジスタの動作を説明する。Ｎチャネルトランジスタ，Ｐチャネルトランジスタともに，ゲート−ソース間電圧Ｖｇｓが，０Ｖからスレショルド（ｔｈｒｅｓｈｏｌｄ）電圧Ｖｔの間にある場合は，オンすることはない。そして，ゲート−ソース間電圧Ｖｇｓがスレショルド電圧Ｖｔを上回ったところで各トランジスタはオンすることとなる。したがって，例えば階調電圧Ｖ１〜Ｖ６４に対してそれぞれ０〜２．４Ｖが割り付けられ，階調電圧Ｖ６５〜Ｖ１２８に対してそれぞれ２．６〜５．０Ｖが割り付けられた場合，図２に示すように，Ｎチャネルトランジスタのみで構成されるＮチャネルデコーダ領域１１は，階調電圧Ｖ１〜Ｖ６４から一の階調電圧を選択し，デコーダ出力Ｄｅｃｏｕｔとして出力可能であり，Ｐチャネルトランジスタのみで構成されるＰチャネルデコーダ領域１３は，階調電圧Ｖ６５〜Ｖ１２８から一の階調電圧を選択し，デコーダ出力Ｄｅｃｏｕｔとして出力可能である。
【００３２】
次に，第１の実施の形態にかかるドット反転駆動回路１の動作について図２，５を参照しながら説明する。なお，上述の通りドット反転駆動回路１は，複数のドライバセル３−１〜３−ｎから構成されており，これらの各ドライバセル３−１〜３−ｎは，相互に略同一の構成を有しているため，ここではドライバセルの３−１の動作を代表的に説明することとする。
【００３３】
所定のタイミングで例えばデータコード００がドライバセル３−１に入力された場合，すなわちデータＤＴ−１のＤ０〜Ｄ７が全て”０”であり／Ｄ０〜／Ｄ７が全て”１”の場合，図２に示すように，階調電圧Ｖ１に対応する全てのＮチャネルトランジスタおよび階調電圧Ｖ１２８に対応する全てのＰチャネルトランジスタがオンする。一方，階調電圧Ｖ２〜Ｖ１２７それぞれに対応するトランジスタの中の少なくとも１つはオフ状態にある。ここで，選択信号ＳＥＬをロウレベルとすることによって階調電圧Ｖ１２８がデコーダ出力Ｄｅｃｏｕｔとして出力される（図５のＡ点）。
【００３４】
次のラスタ周期においては，選択信号ＳＥＬをハイレベルとする。そして，データコードが変化せず００の場合は，階調電圧Ｖ１がデコーダ出力Ｄｅｃｏｕｔとして出力される（図５のＢ点）。
【００３５】
これに対して，データコードが変化した場合は，基準電圧Ｖｃよりも下側の階調電圧Ｖ２〜Ｖ６４の中からデータコードに対応する階調電圧が選択され，デコーダ出力Ｄｅｃｏｕｔとして出力される（図５のＣ点）。
【００３６】
さらに，次のラスタ周期においては，選択信号ＳＥＬを再びロウレベルとする。そして，データコードが変化した場合は，基準電圧Ｖｃよりも上側の階調電圧Ｖ６５〜Ｖ１２８の中からデータコードに対応する一の階調電圧が選択されデコーダ出力Ｄｅｃｏｕｔとして出力される（図５のＤ点）。
【００３７】
以上のように，第１の実施の形態にかかるドット反転駆動回路１は，選択信号ＳＥＬの信号レベルをラスタ周期毎に切り換えることによって，基準電圧Ｖｃの上側の階調電圧Ｖ６５〜Ｖ１２８のいずれかの電圧，および，下側の階調電圧Ｖ１〜Ｖ６４のいずれかの電圧を交互に出力するといったドット反転駆動方式に特徴的な動作が可能化されている。
【００３８】
さらに，ドット反転駆動回路１を構成するドライバセル３−１〜３−ｎにおいて，基準電圧Ｖｃの下側の階調電圧Ｖ１〜Ｖ６４は，ＮチャネルトランジスタのみからなるＮチャネルデコーダ領域１１によって選択され，上側の階調電圧Ｖ６５〜Ｖ１２８は，ＰチャネルトランジスタのみからなるＰチャネルデコーダ領域１３によって選択される。すなわち，従来のドット反転駆動回路を構成するドライバセル１２１に対して回路規模を半分することが可能であるため，第１の実施の形態にかかるドット反転駆動回路１は，従来に比してチップサイズの大幅な削減が図られることとなる。
【００３９】
（第２の実施の形態）
上述の第１の実施の形態にかかるドット反転駆動回路１におけるドライバセル３−１，３−２を図６に示すドライバセル２１−１，２１−２および選択回路としてのスイッチ回路３１，３３，３５，３７に置き換えることも可能である。以下，ドライバセル２１−１，２１−２およびスイッチ回路３１〜３７を備えた第２の実施の形態にかかるドット反転駆動回路について説明する。なお，第２の実施の形態にかかるドット反転駆動回路は，第１の実施の形態にかかるドット反転駆動回路１に対してドライバセル２１−１，２１−２およびスイッチ回路３１〜３７以外の構成要素を略同一としているために，ここではドライバセル２１−１，２１−２およびスイッチ回路３１〜３７のみの説明を行うこととする。
【００４０】
図６に示すように，ドライバセル２１−１は，デコーダ２３とアンプ２５とから構成され，ドライバセル２１−２は，デコーダ２７とアンプ２９とから構成されている。そして，デコーダ２３のデコーダ出力Ｄｅｃｏｕｔ−１を増幅するアンプ２５の出力にはスイッチ回路３１およびスイッチ回路３７が共通接続されており，デコーダ２７のデコーダ出力Ｄｅｃｏｕｔ−２を増幅するアンプ２９の出力にはスイッチ回路３３およびスイッチ回路３５が共通接続されている。また，スイッチ回路３１およびスイッチ回路３３の出力は共通化され出力電圧ＯＵＴ−１を出力するように構成され，同様にスイッチ３５およびスイッチ回路３７の出力は，共通化され，出力電圧ＯＵＴ−２を出力するように構成されている。そして，スイッチ回路３３，３５，３７，３９は，選択信号ＳＥＬによってオン／オフ制御が可能とされている。
【００４１】
次に，ドライバセル２１−１のデコーダ２３およびドライバセル２１−２のデコーダ２７の構成について説明する。
【００４２】
デコーダ２３は，Ｎチャネルデコーダ領域４１から構成され，階調電圧Ｖ１〜Ｖ６４およびデータＤＴ−１が入力されている。一方，デコーダ２７は，Ｐチャネルデコーダ領域４３から構成され，階調電圧Ｖ６５〜Ｖ１２８およびデータＤＴ−２が入力されている。
【００４３】
そして，Ｎチャネルデコーダ領域４１は，図７に示すように複数のエンハンスメント形Ｎチャネルトランジスタと複数のデプレション形Ｎチャネルトランジスタがマトリクス状に配置された構成を有している。そして，図７における行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。同様に，Ｐチャネルデコーダ領域４３は，複数のエンハンスメント形Ｐチャネルトランジスタと複数のデプレション形Ｐチャネルトランジスタがマトリクス状に配置された構成を有している。そして，行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。
【００４４】
Ｎチャネルデコーダ領域４１においてマトリクス状に配置された複数のＮチャネルトランジスタの各行は階調電圧Ｖ１〜Ｖ６４に対応している。また，Ｐチャネルデコーダ領域４３においてマトリクス状に配置された複数のＰチャネルトランジスタの各行は階調電圧Ｖ６５〜Ｖ１２８に対応している。そして，Ｎチャネルデコーダ領域４１におけるＮチャネルトランジスタのゲートには列毎にデータＤＴ−１の各ビットが入力されるように構成されている。同様に，Ｐチャネルデコーダ領域４３におけるＰチャネルトランジスタのゲートには列毎にデータＤＴ−２の各ビットが入力されるように構成されている。
【００４５】
また，Ｎチャネルデコーダ領域４１におけるエンハンスメント形Ｎチャネルトランジスタとデプレション形Ｎチャネルトランジスタは，データＤＴ−１の値の大小に応じて階調電圧Ｖ１〜Ｖ６４をデコーダ出力Ｄｅｃｏｕｔ−１として出力するように配置されている。同様にＰチャネルデコーダ領域４３におけるエンハンスメント形Ｐチャネルトランジスタとデプレション形Ｐチャネルトランジスタは，データＤＴ−２の値の大小に応じて階調電圧Ｖ６５〜Ｖ１２８をデコーダ出力Ｄｅｃｏｕｔ−２として出力するように配置されている。
【００４６】
次に，第２の実施の形態にかかるドット反転駆動回路の動作について説明する。まず，選択信号ＳＥＬによってスイッチ回路３１，３５をオン（短絡）させ，スイッチ回路３３，３７をオフ（開放）させる。そして，所定のタイミングでデータＤＴ−１がドライバセル２１−１に入力されると，ドライバセル２１−１は，階調電圧Ｖ１〜Ｖ６４の中から所定の階調電圧を選択し出力電圧ＯＵＴ−１として出力する。また，データＤＴ−２がドライバセル２１−２に入力されると，ドライバセル２１−２は，階調電圧Ｖ６５〜Ｖ１２８の中から所定の階調電圧を選択し出力電圧ＯＵＴ−２として出力する。
【００４７】
ところで，ドット反転駆動回路は，ラスタ周期毎に基準電圧Ｖｃの上側の階調電圧Ｖ６５〜Ｖ１２８の中のいずれかと下側の階調電圧Ｖ１〜Ｖ６４の中のいずれかを交互に出力する必要がある。したがって，上記のように階調電圧Ｖ１〜Ｖ６４のいずれかを出力電圧ＯＵＴ−１として出力させ，階調電圧Ｖ６５〜Ｖ１２８のいずれかを出力電圧ＯＵＴ−２として出力させた次のラスタ周期においては，選択信号ＳＥＬによってスイッチ回路３３，３７をオンさせ，スイッチ回路３１，３５をオフさせる。これによって，データＤＴ−１，ＤＴ−２が入力されると階調電圧Ｖ１〜Ｖ６４の中から所定の電圧が選択され出力電圧ＯＵＴ−２として出力され，階調電圧Ｖ６５〜Ｖ１２８の中から所定の電圧が選択され出力電圧ＯＵＴ−１として出力されることとなる。
【００４８】
以上のように，第２の実施の形態にかかるドット反転駆動回路によれば，一のドライバセルにおいて階調電圧Ｖ１〜Ｖ６４の選択を行い，他のドライバセルにおいて階調電圧Ｖ６５〜Ｖ１２８の選択を行い，さらに選択信号ＳＥＬによって選択された２つの階調電圧の出力先を切り換えることが可能とされる。したがって，第１の実施の形態にかかるドット反転駆動回路１に対して，第２の実施の形態にかかるドット反転駆動回路は，チップサイズを半減させることが可能とされている。
【００４９】
ところで，第２の実施の形態にかかるドット反転駆動回路のドライバセル２１−１，２１−２に備えられたアンプ２５，２９は，それぞれ階調電圧Ｖ１〜Ｖ６５および階調電圧Ｖ６５〜Ｖ１２８を増幅させるためのものである。これに対して，第１の実施の形態にかかるドット反転駆動回路１のドライバセル３−１〜３−ｎに備えられたアンプ７は，階調電圧Ｖ１〜Ｖ１２８が入力されるように構成されている。すなわち，第２の実施の形態におけるアンプ２５，２９は，第１の実施の形態におけるアンプ７に比べて入力電圧仕様を１／２とすることが可能である。したがって，アンプ２５，２９を構成する回路の簡略化が可能であり，コスト低減と動作精度の向上が図れることとなる。
【００５０】
（第３の実施の形態）
上述の第１の実施の形態にかかるドット反転駆動回路１におけるドライバセル３−１を図８に示すドライバセル５１に置き換えることも可能である。以下，ドライバセル５１を備えた第３の実施の形態にかかるドット反転駆動回路について説明する。なお，第３の実施の形態にかかるドット反転駆動回路は，第１の実施の形態にかかるドット反転駆動回路１に対してドライバセル５１以外の構成要素を略同一としているために，ここではドライバセル５１のみの説明を行うこととする。
【００５１】
図８に示すように，ドライバセル５１は，デコーダ５３とアンプ５５とから構成されている。そして，デコーダ５３は，第１の副デコーダ領域としての第１のＮチャネルデコーダ領域５７，第２の副デコーダ領域としての第２のＮチャネルデコーダ領域５９，第３の副デコーダ領域としての第１のＰチャネルデコーダ領域６１，および第４の副デコーダ領域としての第２のＰチャネルデコーダ領域６３から構成されている。第１のＮチャネルデコーダ領域５７には，階調電圧Ｖ１〜Ｖ６４が入力され，第１のＰチャネルデコーダ領域６１には，階調電圧Ｖ６５〜Ｖ１２８が入力されている。
【００５２】
そして，図９に示すように，第１，２のＮチャネルデコーダ領域５７，５９には，複数のエンハンスメント形Ｎチャネルトランジスタと複数のデプレション形Ｎチャネルトランジスタがマトリクス状に配置されており，第１，２のＰチャネルデコーダ領域６１，６３には，複数のエンハンスメント形Ｐチャネルトランジスタと複数のデプレション形Ｐチャネルトランジスタがマトリクス状に配置されている。そして，図９における行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。なお，以下，データＤＴは，６ビットデータである場合に即して説明する。
【００５３】
第１のＮチャネルデコーダ領域５７においてマトリクス状に配置された複数のＮチャネルトランジスタの各行は階調電圧Ｖ１〜Ｖ６４に対応している。そして，第１のＮチャネルデコーダ領域５７におけるＮチャネルトランジスタのゲートには列毎にデータＤＴのうち下位のビット（相補）が入力されるように構成されている。すなわち，第１のＮチャネルデコーダ領域５７は，データＤＴの下位３ビットによって，階調電圧Ｖ１〜Ｖ６４のうち８種類の電圧を選択することが可能とされている。
【００５４】
一方，第２のＮチャネルデコーダ領域５９においてマトリクス状に配置されたＮチャネルトランジスタは，８段構造とされており，第１のＮチャネルデコーダ領域５７で選択された８種類の電圧は，それぞれの段に入力されるように構成されている。そして，第２のＮチャネルデコーダ領域５９におけるＮチャネルトランジスタのゲートには列毎にデータＤＴのうち上位のビット（相補）が入力されるように構成されている。すなわち，第２のＮチャネルデコーダ領域５９は，データＤＴの上位３ビットによって，第１のＮチャネルデコーダ領域５７からの８種類の電圧からさらに１種類の電圧を選択し，デコーダ出力Ｄｅｃｏｕｔとして出力することが可能とされている。
【００５５】
同様に，第１のＰチャネルデコーダ領域６１は，データＤＴの下位３ビットによって階調電圧Ｖ６５〜Ｖ１２８の中から８種類の電圧を選択し，さらに第２のＰチャネルデコーダ領域６３は，データＤＴの上位３ビットによって，８種類の電圧の中から１種類の電圧を選択しデコーダ出力Ｄｅｃｏｕｔとして出力することが可能とされている。
【００５６】
以上のように第３の実施の形態にかかるドット反転駆動回路におけるドライバセル５１は，データＤＴの上位３ビットによって制御されるデコーダと下位３ビットによって制御されるデコーダで構成されており，第１の実施の形態におけるデコーダ５に対して機能を維持しつつ，構成トランジスタの大幅な削減がなされている。したがって，このドライバセル５１によって構成される第３の実施の形態にかかるドット反転駆動回路は，第１の実施の形態にかかるドット反転駆動回路１と略同一の機能を備えるとともに，より一層のコンパクト化が図られることとなる。
【００５７】
（第４の実施の形態）
さらに，第１の実施の形態にかかるドット反転駆動回路１におけるドライバセル３−１，３−２を図１０に示すドライバセル７１−１，７１−２およびスイッチ回路３１，３３，３５，３７に置き換えることも可能である。以下，ドライバセル７１−１，７１−２およびスイッチ回路３１〜３７を備えた第４の実施の形態にかかるドット反転駆動回路について説明する。なお，第４の実施の形態にかかるドット反転駆動回路は，第１の実施の形態にかかるドット反転駆動回路１に対してドライバセル７１−１，７１−２およびスイッチ回路３１〜３７以外の構成要素を略同一としているために，ここではドライバセル７１−１，７１−２およびスイッチ回路３１〜３７のみの説明を行うこととする。
【００５８】
図１０に示すように，ドライバセル７１−１は，デコーダ７３とアンプ２５とから構成され，ドライバセル７１−２は，デコーダ７５とアンプ２９とから構成されている。そして，デコーダ７３のデコーダ出力Ｄｅｃｏｕｔ−１を増幅するアンプ２５の出力にはスイッチ回路３１およびスイッチ回路３７が共通接続されており，デコーダ７５のデコーダ出力Ｄｅｃｏｕｔ−２を増幅するアンプ２９の出力にはスイッチ回路３３およびスイッチ回路３５が共通接続されている。また，スイッチ回路３１およびスイッチ回路３３の出力は共通化され出力電圧ＯＵＴ−１を出力するように構成され，同様にスイッチ３５およびスイッチ回路３７の出力は，共通化され，出力電圧ＯＵＴ−２を出力するように構成されている。そして，スイッチ回路３３，３５，３７，３９は，選択信号ＳＥＬによってオン／オフ制御が可能とされている。
【００５９】
次に，デコーダ７３およびデコーダ７５の構成について説明する。デコーダ７３は，第１のＮチャネルデコーダ領域７７および第２のＮチャネルデコーダ領域７９から構成され，第１のＮチャネルデコーダ領域７７には階調電圧Ｖ１〜Ｖ６４およびデータＤＴ−１が入力されている。一方，デコーダ７５は，第１のＰチャネルデコーダ領域８１および第２のＰチャネルデコーダ領域８３から構成され，第１のＰチャネルデコーダ領域８１には階調電圧Ｖ６５〜Ｖ１２８およびデータＤＴ−２が入力されている。
【００６０】
そして，第１，２のＮチャネルデコーダ領域７７，７９は，図１１に示すように，複数のエンハンスメント形Ｎチャネルトランジスタと複数のデプレション形Ｎチャネルトランジスタがマトリクス状に配置された構成をなしており，第３の実施の形態における第１，２のＮチャネルデコーダ領域５７，５９と略同一の構成・機能を有している。また，第１，２のＰチャネルデコーダ領域８１，８３は，図１２に示すように，複数のエンハンスメント形Ｐチャネルトランジスタと複数のデプレション形Ｐチャネルトランジスタがマトリクス状に配置された構成をなしており，第３の実施の形態における第１，２のＰチャネルデコーダ領域６１，６３と略同一の構成・機能を有している。
【００６１】
以上のように，第４の実施の形態にかかるドット反転駆動回路によれば，第２の実施の形態にかかるドット反転駆動回路と同様に，一のドライバセルにおいて階調電圧Ｖ１〜Ｖ６４の選択を行い，他のドライバセルにおいて階調電圧Ｖ６５〜Ｖ１２８の選択を行い，さらに選択信号ＳＥＬによって選択された２つの階調電圧の出力先を切り換えることが可能となる。さらに，第４の実施の形態おけるデコーダ７３，７５は，第３の実施の形態おけるデコーダ５３の場合と同様に，第１の実施に形態におけるデコーダ５に対して構成トランジスタが削減されているにも関わらず同等の機能が維持されている。したがって，第４の実施の形態にかかるドット反転駆動回路は，第１，２，３の実施の形態にかかるドット反転駆動回路と略同一の機能を備えるとともに，従来のドット反転駆動回路に対して，より一層のコンパクト化が図られている。
【００６２】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００６３】
例えば，本発明の実施の形態においては，階調電圧Ｖ１〜Ｖ１２８の場合に即して説明したが，階調電圧の数はこれに限定されるものではない。
【００６４】
また，第３の実施の形態において，データＤＴを６ビットとして説明したが，本発明においてデータＤＴのビット数は，これに限定されない。
【００６５】
さらに，第３，４の実施の形態のデコーダ５３，７３，７５において，Ｎチャネルデコーダ領域およびＰチャネルデコーダ領域を２分割した場合に即して説明したが，各領域を３つ以上に分割し，構成トランジスタの数を削減することも可能である。
【００６６】
以上説明したように本発明によれば、駆動回路を構成するドライバセル、特にデコーダの簡略化が実現されるために、従来の液晶表示装置の駆動回路に対して、回路規模の縮小化が可能となる。また、ドライバセルにかかる回路規模が半減されるために、液晶表示装置の駆動回路全体について大幅な回路削減が可能となる。さらに、デコーダを成すトランジスタの削減が図れるために、駆動回路の縮小化が達成される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるドット反転駆動回路の構成を示すブロック図である。
【図２】図１のドット反転駆動回路におけるデコーダの内容を示す回路図である。
【図３】Ｎチャネルトランジスタの動作を説明する特性曲線図である。
【図４】Ｐチャネルトランジスタの動作を説明する特性曲線図である。
【図５】図１のドット反転駆動回路の動作を説明する特性曲線図である。
【図６】第２の実施の形態にかかるドット反転駆動回路におけるドライバセルの構成を示すブロック図である。
【図７】図６のドライバセルにおけるデコーダの内容を示す回路図である。
【図８】第３の実施の形態にかかるドット反転駆動回路におけるドライバセルの構成を示すブロック図である。
【図９】図８のドライバセルにおけるデコーダの内容を示す回路図である。
【図１０】第４の実施の形態にかかるドット反転駆動回路におけるドライバセルの構成を示すブロック図である。
【図１１】図１０の一のドライバセルにおけるデコーダの内容を示す回路図である。
【図１２】図１０の他のドライバセルにおけるデコーダの内容を示す回路図である。
【図１３】ライン反転駆動回路の構成を示すブロック図である。
【図１４】図１３のライン反転駆動回路におけるデコーダの内容を示す回路図である。
【図１５】図１３のライン反転駆動回路の動作を示す特性曲線図である。
【図１６】従来のドット反転駆動回路の構成を示すブロック図である。
【図１７】図１６のドット反転駆動回路の動作を示す特性曲線図である。
【符号の説明】
１ ドット反転駆動回路
３−１〜３−ｎ ドライバセル
５ デコーダ
１１ Ｎチャネルデコーダ領域
１３ Ｐチャネルデコーダ領域
５７ 第１のＮチャネルデコーダ領域
５９ 第２のＮチャネルデコーダ領域
６１ 第１のＰチャネルデコーダ領域
６３ 第２のＰチャネルデコーダ領域
ＳＥＬ 選択信号
Ｖ１〜Ｖ１２８ 階調電圧
Ｖｃ 基準電圧
【発明の属する技術分野】
本発明は，液晶表示装置の駆動回路にかかり，特にドット反転駆動回路に関する。
【０００２】
【従来の技術】
液晶表示装置の駆動方式は，フレーム反転，ライン反転，ドット反転等が代表的であり，中でもライン反転およびドット反転は，クロストークをキャンセルする上で有効な駆動方式である。しかし，ドット反転は制御信号が複雑となってしまうため，現状では総合的に有利なライン反転駆動方式が主流となっている。
【０００３】
ところで，ドット反転駆動方式はライン反転駆動方式に近似しているため，ライン反転駆動方式で用いられるライン反転駆動回路構成を流用することが可能である。したがって，開発設計コスト，品質管理等の面から液晶表示装置の駆動回路としてライン反転駆動回路が中心的に開発され，ドット反転駆動方式については，ライン反転駆動回路が流用される場合が多かった。
【０００４】
ここで，ライン反転駆動回路１０１を図１３に示す。ライン反転駆動回路１０１は，液晶表示装置の画素数に対応した数のドライバセル１０３−１〜１０３−ｎから構成されている。そして，各ドライバセル１０３−１〜１０３−ｎは，入力されるデータＤＴ−１〜ＤＴ−ｎによって出力電圧ＯＵＴ−１〜ＯＵＴ−ｎを出力する機能を有している。なお，各ドライバセル１０３−１〜１０３−ｎは，相互に略同一の構成を有しており，以下，ドライバセル１０３−１を代表的に説明する。
【０００５】
ドライバセル１０３−１は，階調電圧選択回路（以下，「デコーダ」という。）１０５と，増幅回路（以下，「アンプ」という。）１０７とから構成されている。デコーダ１０５は，ラスタ周期毎にデータＤＴ−１に基づいて，入力される階調電圧Ｖ１〜Ｖｎのいずれかを選択し，デコーダ出力Ｄｅｃｏｕｔとして出力する機能を有している。なお，ここでは６４階調，すなわち階調電圧Ｖｎ＝Ｖ６４である場合に即して説明する。
【０００６】
次に，デコーダ１０５の構成について説明する。このデコーダ１０５は，Ｎチャネルトランジスタから構成されている領域（以下，「Ｎチャネルデコーダ領域」という。）１１１と，Ｐチャネルトランジスタから構成されている領域（以下，「Ｐチャネルデコーダ領域」という。）１１３とから構成されている。図１４に，これらＮチャネルデコーダ領域１１１とＰチャネルデコーダ領域１１３の詳細を示す。
【０００７】
Ｎチャネルデコーダ領域１１１には，複数のエンハンスメント（ｅｎｈａｎｃｅｍｅｎｔ）形Ｎチャネルトランジスタと複数のデプレション（ｄｅｐｌｅｔｉｏｎ）形Ｎチャネルトランジスタがマトリクス状に配置されている。そして，図１４における行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。同様に，Ｐチャネルデコーダ領域１１３には複数のエンハンスメント形Ｐチャネルトランジスタと複数のデプレション形Ｐチャネルトランジスタがマトリクス状に配置されている。そして，行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。
【０００８】
Ｎチャネルデコーダ領域１１１とＰチャネルデコーダ領域１１３においてマトリクス状に配置された複数のトランジスタの各行は階調電圧Ｖ１〜Ｖ６４に対応しており，各列はデータＤＴ−１における各ビット（相補）Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７に対応している。なお，図１４における階調電圧Ｖｍは，階調電圧Ｖ１〜Ｖ６４の中の任意の階調電圧を示している。
【０００９】
そして，Ｎチャネルデコーダ領域１１１におけるエンハンスメント形Ｎチャネルトランジスタとデプレション形Ｎチャネルトランジスタは，データＤＴ−１の値の大小に従って階調電圧Ｖ１〜Ｖ６４のいずれかがデコーダ出力Ｄｅｃｏｕｔとして出力されるように配置されている。同様にＰチャネルデコーダ領域１１３におけるエンハンスメント形Ｐチャネルトランジスタとデプレション形Ｐチャネルトランジスタは，データＤＴ−１の値の大小に従って階調電圧Ｖ１〜Ｖ６４のいずれかがデコーダ出力Ｄｅｃｏｕｔとして出力されるように配置されている。
【００１０】
以上のように構成されたドライバセル１０３−１は，図１５に示すようにデータＤＴ−１のデータコード００〜ＦＦ（ＨＥＸ）に従って，階調電圧Ｖ１〜Ｖ６４を出力電圧ＯＵＴ−１として出力する。
【００１１】
ところで，液晶表示装置のタイプによっては，ドライバセル１０３−１におけるデータＤＴ−１と出力電圧ＯＵＴ−１との関係を逆転させなければならない必要がある。すなわち，データコード００に対して階調電圧Ｖ６４が選択され，データコードＦＦに対して階調電圧Ｖ１が選択されなければならない場合（図１５の実線）と，データコード００に対して階調電圧Ｖ１が選択され，データコードＦＦに対して階調電圧Ｖ６４が選択されなければならない場合（図１５の点線）とがある。
【００１２】
そして，例えばライン反転駆動回路１０１のデータＤＴ−１が５Ｖ仕様の場合，ドライバセル１０３−１における任意の階調電圧Ｖｍを０Ｖとすると，この階調電圧Ｖｍをデコーダ出力Ｄｅｃｏｕｔとして出力させるには，Ｎチャネルデコーダ領域１１１のみで可能であるが，例えば階調電圧Ｖｍを５Ｖとした場合，Ｎチャネルデコーダ領域１１１を構成するＮチャネルトランジスタがオンしなくなり，この階調電圧Ｖｍをデコーダ出力Ｄｅｃｏｕｔとして出力させることが不可能となる。このため，液晶表示装置のタイプによってデータコード００〜ＦＦと階調電圧Ｖ１〜Ｖ６４との相互関係を逆転させる必要のあるライン反転駆動方式において，各ドライバセル１０３−１〜１０３−ｎは，図１３，１４のように必ずＮチャネルデコーダ領域１１１とＰチャネルデコーダ領域１１３が兼ね備えられた構成とされている。
【００１３】
一方，従来のドット反転駆動回路は，上述のようにライン反転駆動回路１０１を利用した構成とされていた。ここで従来のドット反転駆動回路について図１６，１７を参照しつつ説明する。
【００１４】
従来のドット反転駆動回路は，液晶表示装置の画素数に対応した数のドライバセル１２１が備えられた構成を有しており，このドライバセル１２１は，図１６に示すデコーダ１２３を有している。そして，このデコーダ１２３は，２つのＮチャネルデコーダ領域１３１，１３３と２つのＰチャネルデコーダ領域１３５，１３７から構成されている。Ｎチャネルデコーダ領域１３１，Ｐチャネルデコーダ領域１３５には階調電圧Ｖ１〜Ｖ６４が入力され，Ｎチャネルデコーダ領域１３３，Ｐチャネルデコーダ領域１３７には階調電圧Ｖ６５〜Ｖ１２８が入力されている。
【００１５】
そして，ドット反転駆動回路におけるドライバセル１２１は，上述のライン反転駆動回路１０１におけるドライバセル１０３−１と異なり，データに対して２つの階調電圧が割当てられている。例えば，図１７の実線で示すようにデータＤＴのデータコード００によって階調電圧Ｖ１および階調電圧Ｖ１２８が選択され，また，データコードＦＦによって階調電圧Ｖ６４および階調電圧Ｖ６５が選択される。
【００１６】
そして，ドライバセル１２１においても，上述のライン反転駆動回路１０１の場合と同様に，液晶表示装置のタイプによって図１７の実線・点線に示す通りデータコード００〜ＦＦと階調電圧Ｖ１〜Ｖ６４，階調電圧Ｖ６５〜Ｖ１２８の関係を逆転させる必要がある。しかし，基準電圧Ｖｃを基準に下側の階調電圧Ｖ１〜Ｖ６４と上側の階調電圧Ｖ６５〜Ｖ１２８が逆転することはない。また，ドライバセル１２１の出力電圧ＯＵＴは，ラスタ周期毎に必ず基準電圧Ｖｃに対して下側の階調電圧Ｖ１〜Ｖ６４のいずれかの電圧と上側の階調電圧Ｖ６５〜Ｖ１２８のいずれかの電圧をラスタ周期毎に交互に出力する。例えば，データコード００によって選択された階調電圧Ｖ１および階調電圧Ｖ１２８を交互に出力電圧ＯＵＴとして出力する。さらに，液晶表示装置において隣接する画素に対応する２つのドライバセルにおいて一方が上側の階調電圧Ｖ６５〜Ｖ１２８のいずれかを出力している時，他方は下側の階調電圧Ｖ１〜Ｖ６４のいずれかを出力するようになっている。
【００１７】
【発明が解決しようとする課題】
以上のように，ドット反転駆動方式は，ライン反転駆動方式に対して共通する点が多い反面，特有の機能をも有している。しかしながら，冒頭に述べたように，従来はライン反転駆動回路をドット反転駆動方式に対して用いられる場合が多く，そのためにドット反転駆動方式における液晶表示装置の駆動回路は，必要以上の規模のものとなっていた。
【００１８】
本発明は，従来のドット反転駆動回路が有する上記のような問題点に鑑みてなされたものであり，本発明の目的は，ドット反転駆動方式に専用的に用いることが可能な新規かつ改良されたドット反転駆動回路を提供することによってライン反転駆動回路を流用した場合に対して駆動回路の規模を縮小化するとともに，ドット反転駆動方式の最適化を図ることにある。
【００１９】
上記課題を解決するために，本発明によれば，ＮチャネルトランジスタとＰチャネルトランジスタによって，複数の階調電圧の中から一の階調電圧を選択する液晶表示装置の駆動装置であって，選択された前記階調電圧を出力する複数のアンプから構成されるアンプ群と，前記複数の階調電圧の中から所定の基準電圧レベルよりも低い階調電圧を選択するＮチャネルトランジスタで構成された第１のデコーダを複数有する第１デコーダ群と，前記複数の階調電圧の中から所定の基準電圧レベルよりも高い階調電圧を選択するＰチャネルトランジスタで構成された第２デコーダを複数有すると共に前記アンプ群と前記第１のデコーダ群間に配置された第２のデコーダ群と，を有する液晶表示装置の駆動装置が提供される。
【００２０】
そして，前記第１のデコーダ群の一つの第１のデコーダの出力と前記第２のデコーダ群の一つの第２デコーダの出力とが，前記アンプ群の一つのアンプに対して選択回路を介して接続されているようにしてもよい。また，前記アンプには，前記第１のデコーダで選択可能な階調電圧と前記第２のデコーダで選択可能な階調電圧とが入力されるようにしてもよい。
【００２１】
また，本発明によれば，ＮチャネルトランジスタとＰチャネルトランジスタによって，複数の階調電圧の中から一の階調電圧を選択する液晶表示装置の駆動装置であって，第１の方向に延在すると共に，基準電圧レベルよりも低い階調電圧もしくは高い階調電圧が各々印加される複数の階調電圧線と，前記基準電圧レベルより低い階調電圧が印加された階調電圧線を選択するＮチャネルの選択トランジスタを有する第１のデコーダと，前記基準電圧レベルより高い階調電圧が印加された階調電圧線を選択するＰチャネルの選択トランジスタを有する第２のデコーダと，前記選択回路の出力を入力とするアンプと，を有し，前記第１の方向と交差する第２の方向において，前記第１のデコーダと前記アンプの間に前記第２のデコーダが配置されていることを特徴とする液晶表示装置の駆動装置が提供される。
【００２２】
そして，前記階調電圧線は，前記第２の方向において，アンプへ近づくほど高い階調電圧が入力されるようにしてもよい。また，前記第１のデコーダは，前記複数の階調電圧線から所定のＮ（Ｎは整数）個の階調電圧線を選択する第１の副デコーダと，前記Ｎ個の階調電圧線から一の階調電圧線を選択する第２の副デコーダと，を有するようにしてもよい。また，前記第２の方向において，前記第１の副デコーダと前記第２のデコーダの間に前記第２の副デコーダが配置されているようにしてもよい。
【００２３】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる液晶表示装置の駆動回路の好適な実施の形態について詳細に説明する。なお，以下の説明および添付図面において，略同一の機能および構成を有する構成要素については，同一符号を付することにより重複説明を省略することにする。
【００２４】
（第１の実施の形態）
第１の実施の形態にかかるドット反転駆動回路１は，図１に示すように液晶表示装置の画素数に対応した数のドライバセル３−１〜３−ｎから構成されている。そして，各ドライバセル３−１〜３−ｎは，入力されるデータＤＴ−１〜ＤＴ−ｎによって出力電圧ＯＵＴ−１〜ＯＵＴ−ｎを出力する機能を有している。なお，各ドライバセル３−１〜３−ｎは，相互に略同一の構成を有しており，以下，各ドライバセル３−１を代表的に説明する。
【００２５】
ドライバセル３−１は，デコーダ５とアンプ７とから構成されている。デコーダ５は，ラスタ周期毎にデータＤＴ−１に基づいて，入力される階調電圧Ｖ１〜Ｖｎのいずれかを選択し，デコーダ出力Ｄｅｃｏｕｔとして出力する機能を有している。なお，ここでは階調電圧Ｖｎ＝Ｖ１２８である場合に即して説明する。
【００２６】
次に，デコーダ５の構成について説明する。このデコーダ５は，第１のデコーダ領域としてのＮチャネルデコーダ領域１１と第２のデコーダ領域としてのＰチャネルデコーダ領域１３とから構成されている。図２にＮチャネルデコーダ領域１１とＰチャネルデコーダ領域１３の詳細を示す。
【００２７】
Ｎチャネルデコーダ領域１１には，複数のエンハンスメント形Ｎチャネルトランジスタと複数のデプレション形Ｎチャネルトランジスタがマトリクス状に配置されている。そして，図２における行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。同様に，Ｐチャネルデコーダ領域１３には，複数のエンハンスメント形Ｐチャネルトランジスタと複数のデプレション形Ｐチャネルトランジスタがマトリクス状に配置されている。そして，行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。
【００２８】
Ｎチャネルデコーダ領域１１においてマトリクス状に配置された複数のＮチャネルトランジスタの各行は階調電圧Ｖ１〜Ｖ６４に対応しており，Ｐチャネルデコーダ領域１３においてマトリクス状に配置された複数のＰチャネルトランジスタの各行は階調電圧Ｖ６５〜Ｖ１２８に対応している。そして，トランジスタのゲートには列毎にデータＤＴ−１の各ビット（相補）Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７が入力されるように構成されている。
【００２９】
また，Ｎチャネルデコーダ領域１１におけるエンハンスメント形Ｎチャネルトランジスタとデプレション形Ｎチャネルトランジスタは，データＤＴ−１の値の大小に従って階調電圧Ｖ１〜Ｖ６４のいずれかがデコーダ出力Ｄｅｃｏｕｔとして出力されるように配置されている。同様にＰチャネルデコーダ領域１３におけるエンハンスメント形Ｐチャネルトランジスタとデプレション形Ｐチャネルトランジスタは，データＤＴ−１の値の大小に従って階調電圧Ｖ６５〜Ｖ１２８のいずれかがデコーダ出力Ｄｅｃｏｕｔとして出力されるように配置されている。
【００３０】
そして，Ｎチャネルデコーダ領域１１における行方向のトランジスタの最終出力段には，エンハンスメント形Ｎチャネルトランジスタが配置されており，さらにＰチャネルデコーダ領域１３における行方向のトランジスタの最終出力段には，エンハンスメント形Ｐチャネルトランジスタが配置されている。そして，これらのエンハンスメント形のトランジスタは，全て選択信号ＳＥＬによって制御可能とされている。
【００３１】
ここで，図３，４を参照しながらＮチャネルトランジスタおよびＰチャネルトランジスタの動作を説明する。Ｎチャネルトランジスタ，Ｐチャネルトランジスタともに，ゲート−ソース間電圧Ｖｇｓが，０Ｖからスレショルド（ｔｈｒｅｓｈｏｌｄ）電圧Ｖｔの間にある場合は，オンすることはない。そして，ゲート−ソース間電圧Ｖｇｓがスレショルド電圧Ｖｔを上回ったところで各トランジスタはオンすることとなる。したがって，例えば階調電圧Ｖ１〜Ｖ６４に対してそれぞれ０〜２．４Ｖが割り付けられ，階調電圧Ｖ６５〜Ｖ１２８に対してそれぞれ２．６〜５．０Ｖが割り付けられた場合，図２に示すように，Ｎチャネルトランジスタのみで構成されるＮチャネルデコーダ領域１１は，階調電圧Ｖ１〜Ｖ６４から一の階調電圧を選択し，デコーダ出力Ｄｅｃｏｕｔとして出力可能であり，Ｐチャネルトランジスタのみで構成されるＰチャネルデコーダ領域１３は，階調電圧Ｖ６５〜Ｖ１２８から一の階調電圧を選択し，デコーダ出力Ｄｅｃｏｕｔとして出力可能である。
【００３２】
次に，第１の実施の形態にかかるドット反転駆動回路１の動作について図２，５を参照しながら説明する。なお，上述の通りドット反転駆動回路１は，複数のドライバセル３−１〜３−ｎから構成されており，これらの各ドライバセル３−１〜３−ｎは，相互に略同一の構成を有しているため，ここではドライバセルの３−１の動作を代表的に説明することとする。
【００３３】
所定のタイミングで例えばデータコード００がドライバセル３−１に入力された場合，すなわちデータＤＴ−１のＤ０〜Ｄ７が全て”０”であり／Ｄ０〜／Ｄ７が全て”１”の場合，図２に示すように，階調電圧Ｖ１に対応する全てのＮチャネルトランジスタおよび階調電圧Ｖ１２８に対応する全てのＰチャネルトランジスタがオンする。一方，階調電圧Ｖ２〜Ｖ１２７それぞれに対応するトランジスタの中の少なくとも１つはオフ状態にある。ここで，選択信号ＳＥＬをロウレベルとすることによって階調電圧Ｖ１２８がデコーダ出力Ｄｅｃｏｕｔとして出力される（図５のＡ点）。
【００３４】
次のラスタ周期においては，選択信号ＳＥＬをハイレベルとする。そして，データコードが変化せず００の場合は，階調電圧Ｖ１がデコーダ出力Ｄｅｃｏｕｔとして出力される（図５のＢ点）。
【００３５】
これに対して，データコードが変化した場合は，基準電圧Ｖｃよりも下側の階調電圧Ｖ２〜Ｖ６４の中からデータコードに対応する階調電圧が選択され，デコーダ出力Ｄｅｃｏｕｔとして出力される（図５のＣ点）。
【００３６】
さらに，次のラスタ周期においては，選択信号ＳＥＬを再びロウレベルとする。そして，データコードが変化した場合は，基準電圧Ｖｃよりも上側の階調電圧Ｖ６５〜Ｖ１２８の中からデータコードに対応する一の階調電圧が選択されデコーダ出力Ｄｅｃｏｕｔとして出力される（図５のＤ点）。
【００３７】
以上のように，第１の実施の形態にかかるドット反転駆動回路１は，選択信号ＳＥＬの信号レベルをラスタ周期毎に切り換えることによって，基準電圧Ｖｃの上側の階調電圧Ｖ６５〜Ｖ１２８のいずれかの電圧，および，下側の階調電圧Ｖ１〜Ｖ６４のいずれかの電圧を交互に出力するといったドット反転駆動方式に特徴的な動作が可能化されている。
【００３８】
さらに，ドット反転駆動回路１を構成するドライバセル３−１〜３−ｎにおいて，基準電圧Ｖｃの下側の階調電圧Ｖ１〜Ｖ６４は，ＮチャネルトランジスタのみからなるＮチャネルデコーダ領域１１によって選択され，上側の階調電圧Ｖ６５〜Ｖ１２８は，ＰチャネルトランジスタのみからなるＰチャネルデコーダ領域１３によって選択される。すなわち，従来のドット反転駆動回路を構成するドライバセル１２１に対して回路規模を半分することが可能であるため，第１の実施の形態にかかるドット反転駆動回路１は，従来に比してチップサイズの大幅な削減が図られることとなる。
【００３９】
（第２の実施の形態）
上述の第１の実施の形態にかかるドット反転駆動回路１におけるドライバセル３−１，３−２を図６に示すドライバセル２１−１，２１−２および選択回路としてのスイッチ回路３１，３３，３５，３７に置き換えることも可能である。以下，ドライバセル２１−１，２１−２およびスイッチ回路３１〜３７を備えた第２の実施の形態にかかるドット反転駆動回路について説明する。なお，第２の実施の形態にかかるドット反転駆動回路は，第１の実施の形態にかかるドット反転駆動回路１に対してドライバセル２１−１，２１−２およびスイッチ回路３１〜３７以外の構成要素を略同一としているために，ここではドライバセル２１−１，２１−２およびスイッチ回路３１〜３７のみの説明を行うこととする。
【００４０】
図６に示すように，ドライバセル２１−１は，デコーダ２３とアンプ２５とから構成され，ドライバセル２１−２は，デコーダ２７とアンプ２９とから構成されている。そして，デコーダ２３のデコーダ出力Ｄｅｃｏｕｔ−１を増幅するアンプ２５の出力にはスイッチ回路３１およびスイッチ回路３７が共通接続されており，デコーダ２７のデコーダ出力Ｄｅｃｏｕｔ−２を増幅するアンプ２９の出力にはスイッチ回路３３およびスイッチ回路３５が共通接続されている。また，スイッチ回路３１およびスイッチ回路３３の出力は共通化され出力電圧ＯＵＴ−１を出力するように構成され，同様にスイッチ３５およびスイッチ回路３７の出力は，共通化され，出力電圧ＯＵＴ−２を出力するように構成されている。そして，スイッチ回路３３，３５，３７，３９は，選択信号ＳＥＬによってオン／オフ制御が可能とされている。
【００４１】
次に，ドライバセル２１−１のデコーダ２３およびドライバセル２１−２のデコーダ２７の構成について説明する。
【００４２】
デコーダ２３は，Ｎチャネルデコーダ領域４１から構成され，階調電圧Ｖ１〜Ｖ６４およびデータＤＴ−１が入力されている。一方，デコーダ２７は，Ｐチャネルデコーダ領域４３から構成され，階調電圧Ｖ６５〜Ｖ１２８およびデータＤＴ−２が入力されている。
【００４３】
そして，Ｎチャネルデコーダ領域４１は，図７に示すように複数のエンハンスメント形Ｎチャネルトランジスタと複数のデプレション形Ｎチャネルトランジスタがマトリクス状に配置された構成を有している。そして，図７における行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。同様に，Ｐチャネルデコーダ領域４３は，複数のエンハンスメント形Ｐチャネルトランジスタと複数のデプレション形Ｐチャネルトランジスタがマトリクス状に配置された構成を有している。そして，行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。
【００４４】
Ｎチャネルデコーダ領域４１においてマトリクス状に配置された複数のＮチャネルトランジスタの各行は階調電圧Ｖ１〜Ｖ６４に対応している。また，Ｐチャネルデコーダ領域４３においてマトリクス状に配置された複数のＰチャネルトランジスタの各行は階調電圧Ｖ６５〜Ｖ１２８に対応している。そして，Ｎチャネルデコーダ領域４１におけるＮチャネルトランジスタのゲートには列毎にデータＤＴ−１の各ビットが入力されるように構成されている。同様に，Ｐチャネルデコーダ領域４３におけるＰチャネルトランジスタのゲートには列毎にデータＤＴ−２の各ビットが入力されるように構成されている。
【００４５】
また，Ｎチャネルデコーダ領域４１におけるエンハンスメント形Ｎチャネルトランジスタとデプレション形Ｎチャネルトランジスタは，データＤＴ−１の値の大小に応じて階調電圧Ｖ１〜Ｖ６４をデコーダ出力Ｄｅｃｏｕｔ−１として出力するように配置されている。同様にＰチャネルデコーダ領域４３におけるエンハンスメント形Ｐチャネルトランジスタとデプレション形Ｐチャネルトランジスタは，データＤＴ−２の値の大小に応じて階調電圧Ｖ６５〜Ｖ１２８をデコーダ出力Ｄｅｃｏｕｔ−２として出力するように配置されている。
【００４６】
次に，第２の実施の形態にかかるドット反転駆動回路の動作について説明する。まず，選択信号ＳＥＬによってスイッチ回路３１，３５をオン（短絡）させ，スイッチ回路３３，３７をオフ（開放）させる。そして，所定のタイミングでデータＤＴ−１がドライバセル２１−１に入力されると，ドライバセル２１−１は，階調電圧Ｖ１〜Ｖ６４の中から所定の階調電圧を選択し出力電圧ＯＵＴ−１として出力する。また，データＤＴ−２がドライバセル２１−２に入力されると，ドライバセル２１−２は，階調電圧Ｖ６５〜Ｖ１２８の中から所定の階調電圧を選択し出力電圧ＯＵＴ−２として出力する。
【００４７】
ところで，ドット反転駆動回路は，ラスタ周期毎に基準電圧Ｖｃの上側の階調電圧Ｖ６５〜Ｖ１２８の中のいずれかと下側の階調電圧Ｖ１〜Ｖ６４の中のいずれかを交互に出力する必要がある。したがって，上記のように階調電圧Ｖ１〜Ｖ６４のいずれかを出力電圧ＯＵＴ−１として出力させ，階調電圧Ｖ６５〜Ｖ１２８のいずれかを出力電圧ＯＵＴ−２として出力させた次のラスタ周期においては，選択信号ＳＥＬによってスイッチ回路３３，３７をオンさせ，スイッチ回路３１，３５をオフさせる。これによって，データＤＴ−１，ＤＴ−２が入力されると階調電圧Ｖ１〜Ｖ６４の中から所定の電圧が選択され出力電圧ＯＵＴ−２として出力され，階調電圧Ｖ６５〜Ｖ１２８の中から所定の電圧が選択され出力電圧ＯＵＴ−１として出力されることとなる。
【００４８】
以上のように，第２の実施の形態にかかるドット反転駆動回路によれば，一のドライバセルにおいて階調電圧Ｖ１〜Ｖ６４の選択を行い，他のドライバセルにおいて階調電圧Ｖ６５〜Ｖ１２８の選択を行い，さらに選択信号ＳＥＬによって選択された２つの階調電圧の出力先を切り換えることが可能とされる。したがって，第１の実施の形態にかかるドット反転駆動回路１に対して，第２の実施の形態にかかるドット反転駆動回路は，チップサイズを半減させることが可能とされている。
【００４９】
ところで，第２の実施の形態にかかるドット反転駆動回路のドライバセル２１−１，２１−２に備えられたアンプ２５，２９は，それぞれ階調電圧Ｖ１〜Ｖ６５および階調電圧Ｖ６５〜Ｖ１２８を増幅させるためのものである。これに対して，第１の実施の形態にかかるドット反転駆動回路１のドライバセル３−１〜３−ｎに備えられたアンプ７は，階調電圧Ｖ１〜Ｖ１２８が入力されるように構成されている。すなわち，第２の実施の形態におけるアンプ２５，２９は，第１の実施の形態におけるアンプ７に比べて入力電圧仕様を１／２とすることが可能である。したがって，アンプ２５，２９を構成する回路の簡略化が可能であり，コスト低減と動作精度の向上が図れることとなる。
【００５０】
（第３の実施の形態）
上述の第１の実施の形態にかかるドット反転駆動回路１におけるドライバセル３−１を図８に示すドライバセル５１に置き換えることも可能である。以下，ドライバセル５１を備えた第３の実施の形態にかかるドット反転駆動回路について説明する。なお，第３の実施の形態にかかるドット反転駆動回路は，第１の実施の形態にかかるドット反転駆動回路１に対してドライバセル５１以外の構成要素を略同一としているために，ここではドライバセル５１のみの説明を行うこととする。
【００５１】
図８に示すように，ドライバセル５１は，デコーダ５３とアンプ５５とから構成されている。そして，デコーダ５３は，第１の副デコーダ領域としての第１のＮチャネルデコーダ領域５７，第２の副デコーダ領域としての第２のＮチャネルデコーダ領域５９，第３の副デコーダ領域としての第１のＰチャネルデコーダ領域６１，および第４の副デコーダ領域としての第２のＰチャネルデコーダ領域６３から構成されている。第１のＮチャネルデコーダ領域５７には，階調電圧Ｖ１〜Ｖ６４が入力され，第１のＰチャネルデコーダ領域６１には，階調電圧Ｖ６５〜Ｖ１２８が入力されている。
【００５２】
そして，図９に示すように，第１，２のＮチャネルデコーダ領域５７，５９には，複数のエンハンスメント形Ｎチャネルトランジスタと複数のデプレション形Ｎチャネルトランジスタがマトリクス状に配置されており，第１，２のＰチャネルデコーダ領域６１，６３には，複数のエンハンスメント形Ｐチャネルトランジスタと複数のデプレション形Ｐチャネルトランジスタがマトリクス状に配置されている。そして，図９における行方向については，左右に配置されたトランジスタ相互のドレインとソースが接続され，列方向については，上下に配置されたトランジスタ相互のゲートが接続されている。なお，以下，データＤＴは，６ビットデータである場合に即して説明する。
【００５３】
第１のＮチャネルデコーダ領域５７においてマトリクス状に配置された複数のＮチャネルトランジスタの各行は階調電圧Ｖ１〜Ｖ６４に対応している。そして，第１のＮチャネルデコーダ領域５７におけるＮチャネルトランジスタのゲートには列毎にデータＤＴのうち下位のビット（相補）が入力されるように構成されている。すなわち，第１のＮチャネルデコーダ領域５７は，データＤＴの下位３ビットによって，階調電圧Ｖ１〜Ｖ６４のうち８種類の電圧を選択することが可能とされている。
【００５４】
一方，第２のＮチャネルデコーダ領域５９においてマトリクス状に配置されたＮチャネルトランジスタは，８段構造とされており，第１のＮチャネルデコーダ領域５７で選択された８種類の電圧は，それぞれの段に入力されるように構成されている。そして，第２のＮチャネルデコーダ領域５９におけるＮチャネルトランジスタのゲートには列毎にデータＤＴのうち上位のビット（相補）が入力されるように構成されている。すなわち，第２のＮチャネルデコーダ領域５９は，データＤＴの上位３ビットによって，第１のＮチャネルデコーダ領域５７からの８種類の電圧からさらに１種類の電圧を選択し，デコーダ出力Ｄｅｃｏｕｔとして出力することが可能とされている。
【００５５】
同様に，第１のＰチャネルデコーダ領域６１は，データＤＴの下位３ビットによって階調電圧Ｖ６５〜Ｖ１２８の中から８種類の電圧を選択し，さらに第２のＰチャネルデコーダ領域６３は，データＤＴの上位３ビットによって，８種類の電圧の中から１種類の電圧を選択しデコーダ出力Ｄｅｃｏｕｔとして出力することが可能とされている。
【００５６】
以上のように第３の実施の形態にかかるドット反転駆動回路におけるドライバセル５１は，データＤＴの上位３ビットによって制御されるデコーダと下位３ビットによって制御されるデコーダで構成されており，第１の実施の形態におけるデコーダ５に対して機能を維持しつつ，構成トランジスタの大幅な削減がなされている。したがって，このドライバセル５１によって構成される第３の実施の形態にかかるドット反転駆動回路は，第１の実施の形態にかかるドット反転駆動回路１と略同一の機能を備えるとともに，より一層のコンパクト化が図られることとなる。
【００５７】
（第４の実施の形態）
さらに，第１の実施の形態にかかるドット反転駆動回路１におけるドライバセル３−１，３−２を図１０に示すドライバセル７１−１，７１−２およびスイッチ回路３１，３３，３５，３７に置き換えることも可能である。以下，ドライバセル７１−１，７１−２およびスイッチ回路３１〜３７を備えた第４の実施の形態にかかるドット反転駆動回路について説明する。なお，第４の実施の形態にかかるドット反転駆動回路は，第１の実施の形態にかかるドット反転駆動回路１に対してドライバセル７１−１，７１−２およびスイッチ回路３１〜３７以外の構成要素を略同一としているために，ここではドライバセル７１−１，７１−２およびスイッチ回路３１〜３７のみの説明を行うこととする。
【００５８】
図１０に示すように，ドライバセル７１−１は，デコーダ７３とアンプ２５とから構成され，ドライバセル７１−２は，デコーダ７５とアンプ２９とから構成されている。そして，デコーダ７３のデコーダ出力Ｄｅｃｏｕｔ−１を増幅するアンプ２５の出力にはスイッチ回路３１およびスイッチ回路３７が共通接続されており，デコーダ７５のデコーダ出力Ｄｅｃｏｕｔ−２を増幅するアンプ２９の出力にはスイッチ回路３３およびスイッチ回路３５が共通接続されている。また，スイッチ回路３１およびスイッチ回路３３の出力は共通化され出力電圧ＯＵＴ−１を出力するように構成され，同様にスイッチ３５およびスイッチ回路３７の出力は，共通化され，出力電圧ＯＵＴ−２を出力するように構成されている。そして，スイッチ回路３３，３５，３７，３９は，選択信号ＳＥＬによってオン／オフ制御が可能とされている。
【００５９】
次に，デコーダ７３およびデコーダ７５の構成について説明する。デコーダ７３は，第１のＮチャネルデコーダ領域７７および第２のＮチャネルデコーダ領域７９から構成され，第１のＮチャネルデコーダ領域７７には階調電圧Ｖ１〜Ｖ６４およびデータＤＴ−１が入力されている。一方，デコーダ７５は，第１のＰチャネルデコーダ領域８１および第２のＰチャネルデコーダ領域８３から構成され，第１のＰチャネルデコーダ領域８１には階調電圧Ｖ６５〜Ｖ１２８およびデータＤＴ−２が入力されている。
【００６０】
そして，第１，２のＮチャネルデコーダ領域７７，７９は，図１１に示すように，複数のエンハンスメント形Ｎチャネルトランジスタと複数のデプレション形Ｎチャネルトランジスタがマトリクス状に配置された構成をなしており，第３の実施の形態における第１，２のＮチャネルデコーダ領域５７，５９と略同一の構成・機能を有している。また，第１，２のＰチャネルデコーダ領域８１，８３は，図１２に示すように，複数のエンハンスメント形Ｐチャネルトランジスタと複数のデプレション形Ｐチャネルトランジスタがマトリクス状に配置された構成をなしており，第３の実施の形態における第１，２のＰチャネルデコーダ領域６１，６３と略同一の構成・機能を有している。
【００６１】
以上のように，第４の実施の形態にかかるドット反転駆動回路によれば，第２の実施の形態にかかるドット反転駆動回路と同様に，一のドライバセルにおいて階調電圧Ｖ１〜Ｖ６４の選択を行い，他のドライバセルにおいて階調電圧Ｖ６５〜Ｖ１２８の選択を行い，さらに選択信号ＳＥＬによって選択された２つの階調電圧の出力先を切り換えることが可能となる。さらに，第４の実施の形態おけるデコーダ７３，７５は，第３の実施の形態おけるデコーダ５３の場合と同様に，第１の実施に形態におけるデコーダ５に対して構成トランジスタが削減されているにも関わらず同等の機能が維持されている。したがって，第４の実施の形態にかかるドット反転駆動回路は，第１，２，３の実施の形態にかかるドット反転駆動回路と略同一の機能を備えるとともに，従来のドット反転駆動回路に対して，より一層のコンパクト化が図られている。
【００６２】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００６３】
例えば，本発明の実施の形態においては，階調電圧Ｖ１〜Ｖ１２８の場合に即して説明したが，階調電圧の数はこれに限定されるものではない。
【００６４】
また，第３の実施の形態において，データＤＴを６ビットとして説明したが，本発明においてデータＤＴのビット数は，これに限定されない。
【００６５】
さらに，第３，４の実施の形態のデコーダ５３，７３，７５において，Ｎチャネルデコーダ領域およびＰチャネルデコーダ領域を２分割した場合に即して説明したが，各領域を３つ以上に分割し，構成トランジスタの数を削減することも可能である。
【００６６】
以上説明したように本発明によれば、駆動回路を構成するドライバセル、特にデコーダの簡略化が実現されるために、従来の液晶表示装置の駆動回路に対して、回路規模の縮小化が可能となる。また、ドライバセルにかかる回路規模が半減されるために、液晶表示装置の駆動回路全体について大幅な回路削減が可能となる。さらに、デコーダを成すトランジスタの削減が図れるために、駆動回路の縮小化が達成される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるドット反転駆動回路の構成を示すブロック図である。
【図２】図１のドット反転駆動回路におけるデコーダの内容を示す回路図である。
【図３】Ｎチャネルトランジスタの動作を説明する特性曲線図である。
【図４】Ｐチャネルトランジスタの動作を説明する特性曲線図である。
【図５】図１のドット反転駆動回路の動作を説明する特性曲線図である。
【図６】第２の実施の形態にかかるドット反転駆動回路におけるドライバセルの構成を示すブロック図である。
【図７】図６のドライバセルにおけるデコーダの内容を示す回路図である。
【図８】第３の実施の形態にかかるドット反転駆動回路におけるドライバセルの構成を示すブロック図である。
【図９】図８のドライバセルにおけるデコーダの内容を示す回路図である。
【図１０】第４の実施の形態にかかるドット反転駆動回路におけるドライバセルの構成を示すブロック図である。
【図１１】図１０の一のドライバセルにおけるデコーダの内容を示す回路図である。
【図１２】図１０の他のドライバセルにおけるデコーダの内容を示す回路図である。
【図１３】ライン反転駆動回路の構成を示すブロック図である。
【図１４】図１３のライン反転駆動回路におけるデコーダの内容を示す回路図である。
【図１５】図１３のライン反転駆動回路の動作を示す特性曲線図である。
【図１６】従来のドット反転駆動回路の構成を示すブロック図である。
【図１７】図１６のドット反転駆動回路の動作を示す特性曲線図である。
【符号の説明】
１ ドット反転駆動回路
３−１〜３−ｎ ドライバセル
５ デコーダ
１１ Ｎチャネルデコーダ領域
１３ Ｐチャネルデコーダ領域
５７ 第１のＮチャネルデコーダ領域
５９ 第２のＮチャネルデコーダ領域
６１ 第１のＰチャネルデコーダ領域
６３ 第２のＰチャネルデコーダ領域
ＳＥＬ 選択信号
Ｖ１〜Ｖ１２８ 階調電圧
Ｖｃ 基準電圧
Claims (7)
- ＮチャネルトランジスタとＰチャネルトランジスタによって、複数の階調電圧の中から一の階調電圧を選択するドット反転駆動方式の液晶表示装置の駆動回路であって、
選択された前記階調電圧を出力する複数のアンプから構成されるアンプ群と、
前記複数の階調電圧の中から所定の基準電圧レベルよりも低い階調電圧を選択するＮチャネルトランジスタのみで構成された第１のデコーダを複数有する第１デコーダ領域群と、
前記複数の階調電圧の中から所定の基準電圧レベルよりも高い階調電圧を選択するＰチャネルトランジスタのみで構成された第２デコーダを複数有すると共に前記アンプ群と前記第１デコーダ領域群間に配置された第２デコーダ領域群と、を有し、
前記第１デコーダ領域群の一つの第１のデコーダの出力と前記第２のデコーダ領域群の一つの第２デコーダの出力とが、前記アンプ群の一つのアンプに対して選択トランジスタを介して接続され、
前記一つのアンプには、前記第１のデコーダで選択可能な階調電圧と前記第２のデコーダで選択可能な階調電圧とが交互に入力されることを特徴とする液晶表示装置の駆動回路。 - ＮチャネルトランジスタとＰチャネルトランジスタによって、複数の階調電圧の中から一の階調電圧を選択するドット反転駆動方式の液晶表示装置の駆動回路であって、
選択された前記階調電圧を出力する複数のアンプから構成されるアンプ群と、
前記複数の階調電圧の中から所定の基準電圧レベルよりも低い階調電圧を選択するＮチャネルトランジスタのみで構成された第１のデコーダを複数有する第１デコーダ領域群と、
前記複数の階調電圧の中から所定の基準電圧レベルよりも高い階調電圧を選択するＰチャネルトランジスタのみで構成された第２デコーダを複数有すると共に前記アンプ群と前記第１デコーダ領域群間に配置された第２デコーダ領域群と、を有し、
前記第１デコーダ領域群の一つの第１のデコーダの出力と前記第２のデコーダ領域群の一つの第２デコーダの出力とが、前記アンプ群の一つのアンプに対して選択トランジスタを介して接続され、
前記一つの第１のデコーダ、前記一つの第２のデコーダ、及び前記一つのアンプが直線上に配置され、
前記一つのアンプには、前記第１のデコーダで選択可能な階調電圧と前記第２のデコーダで選択可能な階調電圧とが交互に入力されることを特徴とする液晶表示装置の駆動回路。 - ドライバセルは、直線上に配置された前記第１のデコーダ、前記第２のデコーダ、及び前記アンプを備えることを特徴とする請求項２に記載の液晶表示装置の駆動回路。
- ＮチャネルトランジスタとＰチャネルトランジスタによって、複数の階調電圧の中から一の階調電圧を選択するドット反転駆動方式の液晶表示装置の駆動回路であって、
第１の方向に延在すると共に、基準電圧レベルよりも低い階調電圧もしくは高い階調電圧が各々印加される複数の階調電圧線と、
前記基準電圧レベルより低い階調電圧が印加された階調電圧線を選択するＮチャネルのトランジスタのみで構成された第１デコーダを有する第１デコーダ領域と、
前記基準電圧レベルより高い階調電圧が印加された階調電圧線を選択するＰチャネルのトランジスタのみで構成された第２デコーダを有する第２デコーダ領域と、
前記第１のデコーダの出力と前記第２のデコーダの出力とのいずれか一方を選択して出力する選択トランジスタと、
前記選択トランジスタの出力を入力とすると共に、前記第１のデコーダで選択可能な階 調電圧と前記第２のデコーダで選択可能な階調電圧とが交互に入力されるアンプと、を有し、
前記第１の方向と交差する第２の方向において、前記第１のデコーダと前記アンプの間に前記第２のデコーダが直線上に配置されていることを特徴とする液晶表示装置の駆動回路。 - 前記階調電圧線は、前記第２の方向において、アンプへ近づくほど高い階調電圧が入力されることを特徴とする請求項４に記載の液晶表示装置の駆動回路。
- 前記第１のデコーダは、前記複数の階調電圧線から所定のＮ（Ｎは整数）個の階調電圧線を選択する第１の副デコーダと、前記Ｎ個の階調電圧線から一の階調電圧線を選択する第２の副デコーダと、を有することを特徴とする請求項４に記載の液晶表示装置の駆動回路。
- 前記第２の方向において、前記第１の副デコーダと前記第２のデコーダの間に前記第２の副デコーダが配置されていることを特徴とする請求項６に記載の液晶表示装置の駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35629497A JP3905202B2 (ja) | 1997-12-08 | 1997-12-08 | 液晶表示装置の駆動回路 |
| US09/170,214 US6304240B1 (en) | 1997-12-08 | 1998-10-13 | Drive circuit for liquid crystal display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35629497A JP3905202B2 (ja) | 1997-12-08 | 1997-12-08 | 液晶表示装置の駆動回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006224298A Division JP4611948B2 (ja) | 2006-08-21 | 2006-08-21 | 液晶表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11174405A JPH11174405A (ja) | 1999-07-02 |
| JP3905202B2 true JP3905202B2 (ja) | 2007-04-18 |
Family
ID=18448318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35629497A Expired - Fee Related JP3905202B2 (ja) | 1997-12-08 | 1997-12-08 | 液晶表示装置の駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6304240B1 (ja) |
| JP (1) | JP3905202B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003029687A (ja) * | 2001-07-16 | 2003-01-31 | Sony Corp | Ｄａ変換回路、これを用いた表示装置および当該表示装置を搭載した携帯端末 |
| US7579407B2 (en) * | 2002-11-05 | 2009-08-25 | Dow Global Technologies Inc. | Thermoplastic elastomer compositions |
| JP4550378B2 (ja) * | 2003-06-27 | 2010-09-22 | 株式会社東芝 | 基準電圧選択回路及び平面表示装置 |
| US7265697B2 (en) * | 2005-03-08 | 2007-09-04 | Himax Technologies Limitd | Decoder of digital-to-analog converter |
| JP5478295B2 (ja) | 2010-02-19 | 2014-04-23 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229595A (ja) * | 1983-06-13 | 1984-12-24 | ソニー株式会社 | 表示駆動回路 |
| US4772881A (en) * | 1986-10-27 | 1988-09-20 | Silicon Graphics, Inc. | Pixel mapping apparatus for color graphics display |
| US5659331A (en) * | 1995-03-08 | 1997-08-19 | Samsung Display Devices Co., Ltd. | Apparatus and method for driving multi-level gray scale display of liquid crystal display device |
| GB2307817B (en) * | 1995-12-01 | 1999-10-20 | Ibm | Display system with image scanning apparatus |
| US5835387A (en) * | 1996-01-29 | 1998-11-10 | Yozan Inc. | Multiplication circuit |
-
1997
- 1997-12-08 JP JP35629497A patent/JP3905202B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-13 US US09/170,214 patent/US6304240B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6304240B1 (en) | 2001-10-16 |
| JPH11174405A (ja) | 1999-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6100868A (en) | High density column drivers for an active matrix display | |
| US6549196B1 (en) | D/A conversion circuit and liquid crystal display device | |
| KR100297140B1 (ko) | 저전력소비와 정밀한 전압출력을 갖는 액정 표시용 구동 회로 | |
| US8144137B2 (en) | Display panel driver for reducing heat generation therein | |
| JP4116001B2 (ja) | レベルシフタ回路及びそれを用いた表示素子駆動回路 | |
| JP2501993B2 (ja) | 半導体記憶装置 | |
| US6795051B2 (en) | Driving circuit of liquid crystal display and liquid crystal display driven by the same circuit | |
| EP0920023B1 (en) | Row decoder for a flash-EEPROM memory device with the possibility of selective erasing of a sub-group of rows of a sector | |
| JP3905202B2 (ja) | 液晶表示装置の駆動回路 | |
| US7102630B2 (en) | Display driving circuit | |
| KR960019317A (ko) | 상이한 전력 전압을 선택적으로 공급하는 간단하고 안정된 전환 회로를 갖는 반도체 장치 | |
| US20070200816A1 (en) | Decoder circuit having level shifting function and liquid crystal drive device using decoder circuit | |
| US6031515A (en) | Display driver | |
| JP4611948B2 (ja) | 液晶表示装置の駆動回路 | |
| KR970016535A (ko) | 어드레스 디코더 | |
| KR100593670B1 (ko) | 박막트랜지스터 액정표시장치의 소스드라이버의 계조전압을 선택하기 위한 디코딩회로 | |
| JP3109438B2 (ja) | 半導体集積回路装置 | |
| KR930022370A (ko) | 반도체 메모리 장치 | |
| JPH0766669B2 (ja) | デコーダバッファ回路 | |
| JP2821393B2 (ja) | 半導体メモリ回路 | |
| US6346900B1 (en) | Driving circuit | |
| US4085460A (en) | Decoder buffer circuit for MNOS memory | |
| JPS59152725A (ja) | マルチプレクサ | |
| KR100597061B1 (ko) | 2 전이 출력 레벨 시프터를 구비한 ｔｆｔ ｌｃｄ 게이트드라이버 | |
| KR0143130B1 (ko) | 레벨 변환과 디코드를 동시에 수행하는 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040830 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060515 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20060516 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060613 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20060614 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060821 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061204 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070111 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100119 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100119 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100119 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120119 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130119 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |