JPH0884057A - 出力回路装置およびその設計方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路から外部の回路を駆動する出
力バッファや、回路内部において負荷容量の大きな配線
などを駆動するバッファ回路の消費電力の低減を可能と
した構成を実現する共に、消費電力低減や遅延量の最小
化などの特性最適化のための回路設計方法を提供する。 【構成】 電源Ｖｃｃ側の接続されるＰ型ＭＯＳトラン
ジスタ２と、グランドＧ側に接続されるＮ型ＭＯＳトラ
ンジスタ３と、トランジスタ２とトランジスタ３のドレ
インに接続される出力端子３１と、で構成される出力回
路装置において、トランジスタ２のゲートの立ち上がり
に対してトランジスタ３のゲートの立ち上がりを遅らせ
ると共に、トランジスタ２のゲートの立ち下がりに対し
てトランジスタ３のゲートの立ち下がりをはやめること
により、トランジスタ２とトランジスタ３の同時オンに
よる、電源ＶｃｃからグランドＧへの貫通電流を抑止す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は出力回路装置およびその
設計方法に係り、特に、集積回路から外部回路を駆動す
る出力バッファや、集積回路内において負荷容量の大き
な配線などを駆動するバッファ回路において、消費電力
を低減するに好適な回路構造と、その最適化設計の方法
に関する。

【０００２】

【従来の技術】一般に、半導体集積回路においては、集
積回路の外部の負荷や、集積回路内部のクロック配線
や、バスラインの負荷は、回路内部で一般的なゲートが
駆動すべき負荷容量に比較して、桁違いに大きいため、
特別なバッファを用いてこれらを駆動する。

【０００３】これらのバッファ回路は内部の一般的なゲ
ートと比べて、大きなトランジスタを用いて構成される
ため、消費電力も大きく、低消費電力化の上で、大きな
障害となっている。特に、出力バッファ回路において
は、入力信号が反転する際に、コンプリメンタリ接続さ
れたトランジスタが瞬間的に同時オンすることがある
が、このトランジスタ列を通じて電源側からグランド側
に貫通電流が流れる。この貫通電流は、負荷の駆動にま
ったく寄与しない無駄な電流であり、消費電力増大の原
因になっている。

【０００４】さて、この貫通電流を低減するための回路
構成については、従来からいくつかの提案がなされてい
るが、例えば、特開平５−４８４２０に示される出力回
路の構成もその中のひとつである。

【０００５】図１５は、かかる従来の出力回路装置の回
路図である。図において示すように、電源Ｖｃｃとグラ
ンドＧの間には、Ｐ型ＭＯＳトランジスタ１、２とＮ型
ＭＯＳトランジスタ３、４が直列に接続される。また、
端子３２と端子３３には、信号ＩＮと、この信号ＩＮと
逆相の信号／ＩＮが入力されている。そして、トランジ
スタ２、３のドレインの接続点から出力端子３１が導出
され、ここから出力駆動信号ＯＵＴが送出される。トラ
ンジスタ１のゲートには入力端子３３から信号／ＩＮが
与えられ、トランジスタ２のゲートには端子３２からイ
ンバータ１１を介して信号ＩＮの反転信号が与えられ
る。一方、トランジスタ３のゲートには端子３３からイ
ンバータ１２を介して信号／ＩＮの反転信号が与えら
れ、トランジスタ４のゲートには端子３２から信号ＩＮ
が与えられる。

【０００６】以上述べたような構成によれば、信号ＩＮ
と、この信号ＩＮと逆相の信号／ＩＮがそれぞれ反転す
る場合、インバータ１１とインバータ１２に遅延時間が
あるので、トランジスタ１、４の動作タイミングに対し
て、トランジスタ２、３の動作タイミングは遅延時間を
伴う。

【０００７】このため、例えば、トランジスタ１、２が
オンからオフに反転し、トランジスタ３、４がオフから
オンに反転する場合、先にトランジスタ１がオフすると
共に、トランジスタ４がオンするが、この時点で、トラ
ンジスタ１のオフと、トランジスタ４のオンのタイミン
グに、微妙な時間差があっても、トランジスタ３がオフ
であるので、貫通電流は流れない。次に、トランジスタ
２がオフして、トランジスタ３がオンする場合、両者の
動作タイミングに微妙な時間差があっても、この時点で
すでに、トランジスタ１がオフしているので、同じく貫
通電流は流れない。これは、トランジスタ１、２がオフ
からオンに反転し、トランジスタ３、４がオンからオフ
に反転する場合もまったく同様であり、貫通電流は流れ
ない。

【０００８】

【発明が解決しようとする課題】以上述べたように、従
来の出力回路装置は、ＣＭＯＳ回路方式においても、他
の回路方式においても、入力信号が反転する瞬間に、電
源からグランド側に通じる短絡回路が発生し、ここに貫
通電流が流れて、不要な電力を消費するという問題点が
あった。

【０００９】一方、このような貫通電流を抑止するよう
な回路構成として、バッファの最終段において、４個の
トランジスタを重ねて使用するような構成も知られてい
るが、回路面積が増大するという問題点がある。つま
り、出力段のトランジスタは一般に大電流容量で、集積
回路の中でも大きな面積を占めている。したがって、ト
ランジスタを重ねることは、シリコン面積当たり、取り
出せる電流容量が低減するので、非効率的である。

【００１０】また、回路の接続構造においても、各段に
おける回路の微妙な遅延時間を厳密に調整する必要があ
り、微妙なタイミングのコントロールを実現するために
は、トランジスタの寸法の決定や、遅延の割り振りなど
が煩雑であり、設計が難しく、手間がかかるという問題
点があった。

【００１１】本発明の目的は、上記のような従来技術の
問題点を解消し、出力バッファ回路の面積を増大させる
ことなく、貫通電流の発生を抑止し、回路の消費電力低
減を可能とし出力回路装置およびその設計方法を提供す
るにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の発明は、電源に接続されるプルアッ
プトランジスタと、グランドに接続されるプルダウント
ランジスタと、前記プルアップトランジスタと前記プル
ダウントランジスタの接続点から導出される出力端子
と、前記プルアップトランジスタを前記プルダウントラ
ンジスタのオンよりも早くオフさせると共に、前記プル
アップトランジスタを前記プルダウントランジスタのオ
フよりも遅れてオンさせる制御手段と、を備える出力回
路装置を提供するものである。

【００１３】上記目的を達成するために、本発明の第２
発明は、電源に接続されるプルアップトランジスタと、
グランドに接続されるプルダウントランジスタと、前記
プルアップトランジスタと前記プルダウントランジスタ
の接続点から導出される出力端子と、前記プルアップト
ランジスタを前記プルダウントランジスタのオンよりも
早くオフさせると共に、前記プルアップトランジスタを
前記プルダウントランジスタのオフよりも遅れてオンさ
せる制御手段と、前記プルアップトランジスタと前記プ
ルダウントランジスタを共に強制的にオフさせるトライ
ステート制御手段と、を備える出力回路装置を提供する
ものである。

【００１４】上記目的を達成するために、本発明の第３
の発明は、複数の最適化すべき回路関数を持つ回路の最
適化において、複数の特定の回路動作上発生する事象に
あらかじめ対応させられた回路関数を考慮すべき関数と
するステップと、発生する事象の種別にしたがって、回
路最適化の手段を切り替えて前記関数を処理するステッ
プと、を備える出力回路装置の設計方法を提供するもの
である。

【００１５】上記目的を達成するために、本発明の第４
の発明は、電源に接続されるプルアップトランジスタ
と、グランドに接続されるプルダウントランジスタと、
前記プルアップトランジスタとプルダウントランジスタ
の接続点から導出される出力端子を備える出力回路装置
の最適化設計に当たり、前記プルアップトランジスタに
流れる第１の電流を計算する第１のステップと、前記プ
ルダウントランジスタに流れる第２の電流を計算する第
２のステップと、前記出力端子の出力電位を計算するス
テップと、前記第１の電流と前記第２の電流を前記出力
電位に基づいて着目すべき量として選択する第３のステ
ップと、選択された着目すべき量にしたがって、前記プ
ルアップトランジスタと前記プルダウントランジスタの
オンおよびオフを制御する信号の遅延時間を修正する第
４のステップと、を備える出力回路装置の設計方法を提
供するものである。

【００１６】

【作用】本発明の第１発明においては、プルアップトラ
ンジスタと、プルダウントランジスタが相補的に状態を
変化する時に、制御手段により、プルアップトランジス
タをプルダウントランジスタのオンよりも早くオフさせ
ると共に、プルアップトランジスタをプルダウントラン
ジスタのオフよりも遅れてオンさせることにより、瞬間
的にプルアップトランジスタとプルダウントランジスタ
を共にオフさせて、貫通電流を抑止する。

【００１７】本発明の第２の発明においては、プルアッ
プトランジスタと、プルダウントランジスタが相補的に
状態を変化する時に、制御手段により、プルアップトラ
ンジスタをプルダウントランジスタのオンよりも早くオ
フさせると共に、プルアップトランジスタをプルダウン
トランジスタのオフよりも遅れてオンさせることによ
り、瞬間的にプルアップトランジスタとプルダウントラ
ンジスタを共にオフさせて、貫通電流を抑止すると共
に、トライステート制御手段により、出力端子をハイイ
ンピーダンスにする。

【００１８】本発明の第３の発明においては、出力回路
装置において、複数の特定の回路動作上発生する事象に
あらかじめ対応させられた回路関数を、考慮すべき関数
とし、発生する事象の種別にしたがって、回路最適化の
手段を切り替えてこの関数を処理することにより、複数
の最適化すべき回路関数を持つ回路を最適化設計する。

【００１９】本発明の第４の発明においては、電源に接
続されるプルアップトランジスタと、グランドに接続さ
れるプルダウントランジスタと、前記プルアップトラン
ジスタとプルダウントランジスタの接続点から導出され
る出力端子を備える出力回路装置において、プルアップ
トランジスタに流れる第１の電流と、プルダウントラン
ジスタに流れる第２の電流を計算し、更に、出力端子の
出力電位を計算し、第１の電流と第２の電流を出力電位
に基づいて着目すべき量として選択し、この量にしたが
って、プルアップトランジスタとプルダウントランジス
タのオンおよびオフを制御する信号の遅延時間を修正す
ることにより、出力回路装置の最適化設計を行う。

【００２０】

【実施例】以下、図面を参照しながら、この発明の実施
例を説明する。 実施例１．図１は、本発明の実施例１に係る出力回路装
置の回路図である。図において示すように、電源Ｖｃｃ
とグランドＧの間には、プルアップ用のＰ型ＭＯＳトラ
ンジスタ２とプルダウン用のＮ型ＭＯＳトランジスタ３
が直列に接続されており、トランジスタ２、３のドレイ
ンどうしの接続点から出力端子３１が導出され、出力駆
動信号ＯＵＴが出力される。トランジスタ２のゲートに
は端子３４が接続され、信号ａが与えられる。また、ト
ランジスタ３のゲートには端子３５が接続され、信号ｂ
が与えられる。

【００２１】図１の構成において、端子３４の信号ａ
を、高電位、つまり論理的な“１”レベルにすると、ト
ランジスタ２はオフして遮断状態となる。また、端子３
４の信号ａを、低電位、つまり論理的な“０”レベルに
すると、トランジスタ２はオンして導通状態となる。

【００２２】一方、端子３５の信号ｂを“１”レベルに
すると、トランジスタ３はオンし、“０”レベルにする
と、トランジスタ３はオフする。

【００２３】したがって、トランジスタ２と３をコンプ
リメンタリ動作させるべく、端子３４、３５に与えるべ
き信号ａ、ｂを“０”レベルにすると、トランジスタ３
はオフするが、トランジスタ２がオンするので、端子３
１の出力駆動信号ＯＵＴは“１”レベルとなり、電源Ｖ
ｃｃからトランジスタ２を通じて駆動電流が供給され
る。

【００２４】一方、端子３４、３５に与えるべき信号
ａ、ｂを“１”レベルにすると、トランジスタ２はオフ
するが、トランジスタ３がオンするので、端子３１の出
力駆動信号ＯＵＴは“０”レベルとなり、端子３１から
トランジスタ３を通じてグランドＧに引き込み駆動電流
が供給される。

【００２５】以上述べたような構成において、次に、そ
の動作を、図２のタイミングチャートに基づいて説明す
る。

【００２６】さて、ここで、信号ａと信号ｂのタイミン
グを図２のタイミングチャートに示すように、制御して
供給する。

【００２７】今、時刻ｔ０までの間、信号ａ、ｂを共に
“０”レベルにしておく。この場合、トランジスタ３は
オフとなり、トランジスタ２がオンして、端子３１の出
力駆動信号ＯＵＴは“１”レベルとなり、電源Ｖｃｃか
らトランジスタ２を通じて駆動電流が供給される。

【００２８】さて、このような状態から、信号ａ、ｂを
共に“１”レベルにする場合、時刻ｔ０に信号ａだけを
“１”レベルにする。その結果、トランジスタ２がオフ
する。ところが、この時点で信号ｂは“０”レベルであ
るので、トランジスタ３もオフである。つまり、トラン
ジスタ２、３共にオフ状態となり、端子３１は一瞬、ハ
イインピーダンス状態となる。次に、時刻ｔ１のタイミ
ングで、信号ｂを“１”レベルにする。その結果、今度
は、トランジスタ３がオンする。そして、トランジスタ
２がオフしているところに、今度は、トランジスタ３が
オンするので、端子３１の出力駆動信号ＯＵＴは“０”
レベルとなり、端子３１からトランジスタ３を通じてグ
ランドＧに引き込み駆動電流が流れる。

【００２９】一方、このような状態から、信号ａ、ｂを
共に“０”レベルにする場合、時刻ｔ０に信号ｂだけを
“０”レベルにする。その結果、トランジスタ３がオフ
する。ところが、この時点で信号ａは“１”レベルであ
るので、トランジスタ２もオフである。つまり、トラン
ジスタ２、３共にオフ状態となり、端子３１は一瞬、ハ
イインピーダンス状態となる。次に、時刻ｔ３のタイミ
ングで、信号ａを“０”レベルにする。その結果、今度
は、トランジスタ２がオンする。そして、トランジスタ
３がオフしているところに、今度は、トランジスタ２が
オンするので、端子３１の出力駆動信号ＯＵＴは“１”
レベルとなり、電源Ｖｃｃからトランジスタ３を通じ
て、端子３１に出力駆動信号ＯＵＴの駆動電流が流れ
る。

【００３０】以上のようなタイミングで、信号ａ、ｂを
制御することにより、トランジスタ２と３が同時にオン
して、電源ＶｃｃとグランドＧの間に貫通電流が流れる
のを防止することができる。

【００３１】ちなみに、時刻ｔ０と時刻ｔ１の時間差、
時刻ｔ３と時刻ｔ４の時間差をどの程度の時間差にする
かは、トランジスタ２、３の応答速度などから決定され
るべきであり、端子３１を不必要にハイインピーダンス
にしない程度の時間差を設定する必要がある。 実施例２．図３は、本発明の実施例２の出力回路装置の
回路図である。図において示すように、電源Ｖｃｃとグ
ランドＧの間には、プルアップ用のＰ型ＭＯＳトランジ
スタ２とプルダウン用のＮ型ＭＯＳトランジスタ３が直
列に接続されており、トランジスタ２、３のドレインど
うしの接続点から出力端子３１が導出され、出力駆動信
号ＯＵＴが出力される。トランジスタ２のゲートにはナ
ンドゲート２１の出力が接続され、信号ａが与えられ
る。また、トランジスタ３のゲートにはノアゲート２６
の出力が接続され、信号ｂが与えられる。

【００３２】一方、端子３２には信号ｃが、端子３３に
は信号ｄが入力される。信号ｃはインバータ１３で反転
され、信号ｅとして出力される。信号ｄと信号ｅはナン
ドゲート２１およびノアゲート２６に与えられる。

【００３３】図３の構成において、端子３２の信号ｃを
“１”レベルにすると共に、端子３３の信号ｄを“０”
レベルにすると、インバータ１３の出力である信号ｅは
“０”レベルになり、ナンドゲート２１の出力である信
号ａは“１”レベルになるので、トランジスタ２はオフ
して遮断状態となる。また、ノアゲート２６の出力であ
る信号ｂも“１”レベルになるので、トランジスタ３は
オンして導通状態になる。

【００３４】一方、端子３２の信号ｃを“０”レベルに
すると共に、端子３３の信号ｄを“１”レベルにする
と、インバータ１３の出力である信号ｅは“１”レベル
になり、ナンドゲート２１の出力である信号ａは“０”
レベルになるので、トランジスタ２はオンして導通状態
となる。また、ノアゲート２６の出力である信号ｂも
“０”レベルになるので、トランジスタ３はオフして遮
断状態になる。

【００３５】以上述べたような構成において、次に、そ
の動作を、図４のタイミングチャートに基づいて説明す
る。

【００３６】ここで、インバータ１３の動作遅れ時間を
Ｔｄ１、ナンドゲート２１の動作遅れ時間をＴｄ２、ノ
アゲート２６の動作遅れ時間をＴｄ３とする。ただし、 Ｔｄ１＞Ｔｄ２ （１） Ｔｄ１＞Ｔｄ３ （２） とする。

【００３７】今、時刻ｔ０までの間、信号ｃを“０”レ
ベル、信号ｄを“１”レベルにしておく。この場合、先
に述べたように、インバータ１３の出力である信号ｅが
“１”レベル、ナンドゲート２１の出力である信号ａが
“０”レベル、ノアゲート２６の出力である信号ｂも
“０”レベルであるので、トランジスタ３はオフとな
り、トランジスタ２がオンして、端子３１の出力駆動信
号ＯＵＴは“１”レベルとなり、電源Ｖｃｃからトラン
ジスタ２を通じて駆動電流が供給される。

【００３８】さて、このような状態から、信号ａ、ｂを
共に“１”レベルに変化させ、トランジスタ２をオフ、
トランジスタ３をオンして、トランジスタ３に駆動電流
を流すようにする場合、時刻ｔ０に、端子３２に与えら
れる信号ｃを“１”レベルに、端子３３に与えられる信
号ｄを“０”レベルに変化させる。

【００３９】その結果、まず、時刻ｔ０より遅延時間Ｔ
ｄ２をもって、時刻ｔ１にナンドゲート２１の出力であ
る信号ａが、信号ｄの“０”レベルへの変化を受けて、
“１”レベルに立ち上がる。

【００４０】次に、時刻ｔ０より遅延時間Ｔｄ１をもっ
て、時刻ｔ２にインバータ１３の出力である信号ｅが、
信号ｃの“１”レベルへの変化を受けて、“０”レベル
に変化する。

【００４１】そして、時刻ｔ２より遅延時間Ｔｄ３をも
って、時刻ｔ３にノアゲート２６の出力である信号ｂ
が、信号ｅの“０”レベルへの変化を受けて、“１”レ
ベルに立ち上がる。

【００４２】つまり、信号ａが“１”レベルに立ち上が
ってから、遅れ時間 ＴＤ１＝（Ｔｄ１−Ｔｄ２）＋Ｔｄ３ （３） をもって、信号ｂは“１”レベルに立ち上がる。

【００４３】一方、このような状態から、信号ａ、ｂを
共に“０”レベルに変化させ、トランジスタ２をオン、
トランジスタ３をオフして、トランジスタ２に駆動電流
を流すようにする場合、時刻ｔ４に、端子３２に与えら
れる信号ｃを“０”レベルに、端子３３に与えられる信
号ｄを“１”レベルに変化させる。

【００４４】その結果、まず、時刻ｔ４より遅延時間Ｔ
ｄ３をもって、時刻ｔ５にノアゲート２６の出力である
信号ｂが、信号ｄの“１”レベルへの変化を受けて、
“０”レベルに立ち下がる。

【００４５】次に、時刻ｔ４より遅延時間Ｔｄ１をもっ
て、時刻ｔ６にインバータ１３の出力である信号ｅが、
信号ｃの“０”レベルへの変化を受けて、“１”レベル
に変化する。

【００４６】そして、時刻ｔ６より遅延時間Ｔｄ２をも
って、時刻ｔ７にナンドゲート２１の出力である信号ａ
が、信号ｅの“１”レベルへの変化を受けて、“０”レ
ベルに立ち下がる。

【００４７】つまり、信号ｂが“０”レベルに立ち下が
ってから、遅れ時間 ＴＤ２＝（Ｔｄ１−Ｔｄ３）＋Ｔｄ２ （４） をもって、信号ａは“０”レベルに立ち下がる。

【００４８】以上のように、トランジスタ２のゲートを
制御する信号ａと、トランジスタ３のゲートを制御する
信号ｂが、時間差をもって制御されるので、実施例１と
同様に、トランジスタ２と３が同時にオンして、電源Ｖ
ｃｃとグランドＧの間に貫通電流が流れるのを防止する
ことができる。

【００４９】ちなみに、インバータ１３の遅延時間Ｔｄ
１、ナンドゲート２１の遅延時間Ｔｄ２、ノアゲート２
６の遅延時間Ｔｄ３を、それぞれどのように設定すべき
かは、トランジスタ２、３の応答速度などから決定され
る。 実施例３．図５は、本発明の実施例３の出力回路装置の
回路図である。図において示すように、電源Ｖｃｃとグ
ランドＧの間には、プルアップ用のＰ型ＭＯＳトランジ
スタ２とプルダウン用のＰ型ＭＯＳトランジスタ５が直
列に接続されており、トランジスタ２のドレインと、ト
ランジスタ５のソースの接続点から出力端子３１が導出
され、出力駆動信号ＯＵＴが出力される。トランジスタ
２のゲートにはナンドゲート２１の出力が接続され、信
号ａが与えられる。また、トランジスタ５のゲートには
ナンドゲート２２の出力が接続され、信号ｂが与えられ
る。

【００５０】一方、端子３２には信号ｃが、端子３３に
は信号ｄが入力される。信号ｃはインバータ１３で反転
され、信号ｅとして出力される。一方、信号ｄはインバ
ータ１４で反転され、信号ｆとして出力される。信号ｄ
と信号ｅはナンドゲート２１に与えられ、信号ｃと信号
ｆはナンドゲート２２に与えられる。

【００５１】図５の構成において、端子３２の信号ｃを
“１”レベルにすると共に、端子３３の信号ｄを“０”
レベルにすると、インバータ１３の出力である信号ｅは
“０”レベルになり、ナンドゲート２１の出力である信
号ａは“１”レベルになるので、トランジスタ２はオフ
して遮断状態となる。また、インバータ１４の出力であ
る信号ｆは“１”レベルになり、ナンドゲート２２の出
力である信号ｂは“０”レベルになるので、トランジス
タ５はオンして導通状態になる。

【００５２】一方、端子３２の信号ｃを“０”レベルに
すると共に、端子３３の信号ｄを“１”レベルにする
と、インバータ１３の出力である信号ｅは“１”レベル
になり、ナンドゲート２１の出力である信号ａは“０”
レベルになるので、トランジスタ２はオンして導通状態
となる。また、インバータ１４の出力である信号ｆは
“０”レベルになり、ナンドゲート２２の出力である信
号ｂは“１”レベルになるので、トランジスタ５はオフ
して遮断状態になる。

【００５３】以上述べたような構成において、次に、そ
の動作を、図６のタイミングチャートに基づいて説明す
る。

【００５４】ここで、インバータ１３の動作遅れ時間を
Ｔｄ１、ナンドゲート２１、２２の動作遅れ時間をＴｄ
２とする。ただし、遅延時間Ｔｄ１と遅延時間Ｔｄ２の
間には、式（１）の関係が成立するものとする。

【００５５】今、時刻ｔ０までの間、信号ｃを“０”レ
ベル、信号ｄを“１”レベルにしておく。この場合、先
に述べたように、インバータ１３の出力である信号ｅが
“１”レベル、ナンドゲート２１の出力である信号ａが
“０”レベル、インバータ１４の出力である信号ｆが
“０”レベル、ナンドゲート２２の出力である信号ｂは
“１”レベルであるので、トランジスタ５はオフとな
り、トランジスタ２がオンして、端子３１の出力駆動信
号ＯＵＴは“１”レベルとなり、電源Ｖｃｃからトラン
ジスタ２を通じて駆動電流が供給される。

【００５６】さて、このような状態から、信号ａを
“１”レベル、信号ｂを“０”レベルに変化させ、トラ
ンジスタ２をオフ、トランジスタ５をオンして、トラン
ジスタ５に駆動電流を流すようにする場合、時刻ｔ０
に、端子３２に与えられる信号ｃを“１”レベルに、端
子３３に与えられる信号ｄを“０”レベルに変化させ
る。

【００５７】その結果、まず、時刻ｔ０より遅延時間Ｔ
ｄ２をもって、時刻ｔ１にナンドゲート２１の出力であ
る信号ａが、信号ｄの“０”レベルへの変化を受けて、
“１”レベルに立ち上がる。

【００５８】次に、時刻ｔ０より遅延時間Ｔｄ１をもっ
て、時刻ｔ２にインバータ１３の出力である信号ｅが、
信号ｃの“１”レベルへの変化を受けて“０”レベルに
変化し、インバータ１４の出力である信号ｆが、信号ｄ
の“０”レベルへの変化を受けて“１”レベルに変化す
る。

【００５９】そして、時刻ｔ２より遅延時間Ｔｄ２をも
って、時刻ｔ３にナンドゲート２２の出力である信号ｂ
が、信号ｆの“１”レベルへの変化を受けて、“０”レ
ベルに立ち下がる。

【００６０】つまり、信号ａが“１”レベルに立ち上が
ってから、遅延時間Ｔｄ１をもって、信号ｂは“０”レ
ベルに立ち下がる。

【００６１】一方、このような状態から、信号ａを
“０”レベル、信号ｂを“１”レベルに変化させ、トラ
ンジスタ２をオン、トランジスタ５をオフして、トラン
ジスタ２に駆動電流を流すようにする場合、時刻ｔ４
に、端子３２に与えられる信号ｃを“０”レベルに、端
子３３に与えられる信号ｄを“１”レベルに変化させ
る。

【００６２】その結果、まず、時刻ｔ４より遅延時間Ｔ
ｄ２をもって、時刻ｔ５にナンドゲート２２の出力であ
る信号ｂが、信号ｃの“０”レベルへの変化を受けて、
“１”レベルに立ち上がる。

【００６３】次に、時刻ｔ４より遅延時間Ｔｄ１をもっ
て、時刻ｔ６にインバータ１３の出力である信号ｅが、
信号ｃの“０”レベルへの変化を受けて、“１”レベル
に変化し、インバータ１４の出力である信号ｆが、信号
ｄの“１”レベルへの変化を受けて、“０”レベルに変
化する。

【００６４】そして、時刻ｔ６より遅延時間Ｔｄ２をも
って、時刻ｔ７にナンドゲート２１の出力である信号ａ
が、信号ｅの“１”レベルへの変化を受けて、“０”レ
ベルに立ち下がる。

【００６５】つまり、信号ｂが“１”レベルに立ち上が
ってから、遅延時間Ｔｄ１をもって、信号ａは“０”レ
ベルに立ち下がる。

【００６６】以上のように、トランジスタ２のゲートを
制御する信号ａと、トランジスタ５のゲートを制御する
信号ｂが、時間差をもって制御されるので、実施例１と
同様に、トランジスタ２と５が同時にオンして、電源Ｖ
ｃｃとグランドＧの間に貫通電流が流れるのを防止する
ことができる。

【００６７】ちなみに、インバータ１３の遅延時間Ｔｄ
１、ナンドゲート２１、２２の遅延時間Ｔｄ２を、それ
ぞれどのように設定すべきかは、トランジスタ２、５の
応答速度などから決定される。 実施例４．図７は、本発明の実施例４の出力回路装置の
回路図である。図において示すように、電源Ｖｃｃとグ
ランドＧの間には、プルアップ用のＮ型ＭＯＳトランジ
スタ６とプルダウン用のＮ型ＭＯＳトランジスタ３が直
列に接続されており、トランジスタ６のソースと、トラ
ンジスタ３のドレインの接続点から出力端子３１が導出
され、出力駆動信号ＯＵＴが出力される。トランジスタ
６のゲートにはノアゲート２７の出力が接続され、信号
ａが与えられる。また、トランジスタ３のゲートにはノ
アゲート２６の出力が接続され、信号ｂが与えられる。

【００６８】一方、端子３２には信号ｃが、端子３３に
は信号ｄが入力される。信号ｃはインバータ１３で反転
され、信号ｅとして出力される。一方、信号ｄはインバ
ータ１４で反転され、信号ｆとして出力される。信号ｄ
と信号ｅはノアゲート２６に与えられ、信号ｃと信号ｆ
はノアゲート２７に与えられる。

【００６９】図７の構成において、端子３２の信号ｃを
“１”レベルにすると共に、端子３３の信号ｄを“０”
レベルにすると、インバータ１４の出力である信号ｆは
“１”レベルになり、ノアゲート２７の出力である信号
ａは“０”レベルになるので、トランジスタ６はオフし
て遮断状態となる。また、インバータ１３の出力である
信号ｅは“０”レベルになり、ノアゲート２６の出力で
ある信号ｂは“１”レベルになるので、トランジスタ３
はオンして導通状態になる。

【００７０】一方、端子３２の信号ｃを“０”レベルに
すると共に、端子３３の信号ｄを“１”レベルにする
と、インバータ１４の出力である信号ｆは“０”レベル
になり、ノアゲート２７の出力である信号ａは“１”レ
ベルになるので、トランジスタ６はオンして導通状態と
なる。また、インバータ１３の出力である信号ｅは
“１”レベルになり、ノアゲート２６の出力である信号
ｂは“０”レベルになるので、トランジスタ３はオフし
て遮断状態になる。

【００７１】以上述べたような構成において、次に、そ
の動作を、図８のタイミングチャートに基づいて説明す
る。

【００７２】ここで、インバータ１３の動作遅れ時間を
Ｔｄ１、ノアゲート２７、２６の動作遅れ時間をＴｄ３
とする。ただし、遅延時間Ｔｄ１と遅延時間Ｔｄ３の間
には、式（２）の関係が成立するものとする。

【００７３】今、時刻ｔ０までの間、信号ｃを“０”レ
ベル、信号ｄを“１”レベルにしておく。この場合、先
に述べたように、インバータ１４の出力である信号ｆが
“０”レベル、ノアゲート２７の出力である信号ａが
“１”レベル、インバータ１３の出力である信号ｅが
“１”レベル、ノアゲート２６の出力である信号ｂは
“０”レベルであるので、トランジスタ３はオフとな
り、トランジスタ６がオンして、端子３１の出力駆動信
号ＯＵＴは“１”レベルとなり、電源Ｖｃｃからトラン
ジスタ６を通じて駆動電流が供給される。

【００７４】さて、このような状態から、信号ａを
“０”レベル、信号ｂを“１”レベルに変化させ、トラ
ンジスタ６をオフ、トランジスタ３をオンして、トラン
ジスタ３に駆動電流を流すようにする場合、時刻ｔ０
に、端子３２に与えられる信号ｃを“１”レベルに、端
子３３に与えられる信号ｄを“０”レベルに変化させ
る。

【００７５】その結果、まず、時刻ｔ０より遅延時間Ｔ
ｄ３をもって、時刻ｔ１にノアゲート２７の出力である
信号ａが、信号ｃの“１”レベルへの変化を受けて、
“０”レベルに立ち下がる。

【００７６】次に、時刻ｔ０より遅延時間Ｔｄ１をもっ
て、時刻ｔ２にインバータ１３の出力である信号ｅが、
信号ｃの“１”レベルへの変化を受けて“０”レベルに
変化し、インバータ１４の出力である信号ｆが、信号ｄ
の“０”レベルへの変化を受けて“１”レベルに変化す
る。

【００７７】そして、時刻ｔ２より遅延時間Ｔｄ３をも
って、時刻ｔ３にノアゲート２６の出力である信号ｂ
が、信号ｅの“０”レベルへの変化を受けて、“１”レ
ベルに立ち上がる。

【００７８】つまり、信号ａが“０”レベルに立ち下が
ってから、遅延時間Ｔｄ１をもって、信号ｂは“１”レ
ベルに立ち上がる。

【００７９】一方、このような状態から、信号ａを
“１”レベルに変化させると共に信号ｂを“０”レベル
に変化させ、トランジスタ６をオン、トランジスタ３を
オフして、トランジスタ６に駆動電流を流すようにする
場合、時刻ｔ４に、端子３２に与えられる信号ｃを
“０”レベルに、端子３３に与えられる信号ｄを“１”
レベルに変化させる。

【００８０】その結果、まず、時刻ｔ４より遅延時間Ｔ
ｄ３をもって、時刻ｔ５にノアゲート２６の出力である
信号ｂが、信号ｄの“１”レベルへの変化を受けて、
“０”レベルに立ち下がる。

【００８１】次に、時刻ｔ４より遅延時間Ｔｄ１をもっ
て、時刻ｔ６にインバータ１３の出力である信号ｅが、
信号ｃの“０”レベルへの変化を受けて、“１”レベル
に変化し、インバータ１４の出力である信号ｆが、信号
ｄの“１”レベルへの変化を受けて、“０”レベルに変
化する。

【００８２】そして、時刻ｔ６より遅延時間Ｔｄ３をも
って、時刻ｔ７にノアゲート２７の出力である信号ａ
が、信号ｆの“０”レベルへの変化を受けて、“１”レ
ベルに立ち上がる。

【００８３】つまり、信号ｂが“０”レベルに立ち下が
ってから、遅延時間Ｔｄ１をもって、信号ａは“１”レ
ベルに立ち上がる。

【００８４】以上のように、トランジスタ６のゲートを
制御する信号ａと、トランジスタ３のゲートを制御する
信号ｂが、時間差をもって制御されるので、実施例１と
同様に、トランジスタ６と３が同時にオンして、電源Ｖ
ｃｃとグランドＧの間に貫通電流が流れるのを防止する
ことができる。

【００８５】ちなみに、インバータ１３の遅延時間Ｔｄ
１、ノアゲート２７、２６の遅延時間Ｔｄ３を、それぞ
れどのように設定すべきかは、トランジスタ６、３の応
答速度などから決定される。 実施例５．図９は、本発明の実施例５の出力回路装置の
回路図である。図において示すように、電源Ｖｃｃとグ
ランドＧの間には、プルアップ用のＰ型ＭＯＳトランジ
スタ２とプルダウン用のＮ型ＭＯＳトランジスタ３が直
列に接続されている。一方、トランジスタ２、３の各ド
レインの接続点からは出力端子３１が導出され、出力駆
動信号ＯＵＴが送出される。そして、トランジスタ２の
ゲートにはナンドゲート２１の出力が接続され、信号ａ
が与えられる。また、トランジスタ３のゲートにはノア
ゲート２６の出力が接続され、信号ｂが与えられる。

【００８６】一方、端子３２には信号ｃが、端子３３に
は信号ｄが、端子３６には信号ｇがそれぞれ入力され
る。信号ｃはノアゲート２８に与えられる。また、信号
ｄはナンドゲート２１とノアゲート２６に与えられる。
そして、信号ｇはノアゲート２８、２６に与えられる。
なお、ノアゲート２８の出力は信号ｅとして、ナンドゲ
ート２１とノアゲート２６に与えられる。ちなみに、端
子３６から入力される信号ｇはトランジスタ２、３を共
にオフとして、端子３１をハイインピーダンスにするた
めの信号である。

【００８７】以上のような構成において、今、端子３６
から入力される信号ｇが“０”レベルの場合、図９の回
路は、実施例２において、図３に示した回路とまったく
等価であり、動作も同様である。

【００８８】しかし、端子３２への信号ｃや、端子３３
への信号ｄの状態にかかわらず、端子３６への信号ｇを
“１”レベルにすると、ノアゲート２８の出力である信
号ｅは“０”レベルとなる。このため、ナンドゲート２
１の出力である信号ａは強制的に“１”レベルとなり、
ノアゲート２６の出力である信号ｂは強制的に“０”レ
ベルになる。その結果、トランジスタ２、３共にオフと
なり、端子３１はハイインピーダンス状態になる。

【００８９】つまり、このような構成は、トライステー
トバッファに応用することが可能であり、貫通電流のな
い、低消費電力の、入出力バッファや、バスラインドラ
イバを構成することができる。 実施例６．図１０は、本発明の実施例６の出力回路装置
の回路図である。図において示すように、電源Ｖｃｃと
グランドＧの間には、プルアップ用のＰ型ＭＯＳトラン
ジスタ２とプルダウン用のＰ型ＭＯＳトランジスタ５が
直列に接続されている。そして、トランジスタ２、５の
接続点から出力端子３１が導出され、出力駆動信号ＯＵ
Ｔが送出される。トランジスタ２のゲートにはナンドゲ
ート２１の出力が接続され、信号ａが与えられる。ま
た、トランジスタ３のゲートにはナンドゲート２２の出
力が接続され、信号ｂが与えられる。

【００９０】一方、端子３２には信号ｃが、端子３３に
は信号ｄが、端子３６には信号ｇがそれぞれ入力され
る。信号ｃはインバータ１３とナンドゲート２２に、信
号ｄはインバータ１４とナンドゲート２１に、それぞれ
与えられる。また、端子３６からの信号ｇは、インバー
タ１５を介して、ナンドゲート２１、２２に入力され
る。なお、インバータ１３の出力である信号ｅはナンド
ゲート２１に、インバータ１４の出力である信号ｆはナ
ンドゲート２２に与えられる。

【００９１】ちなみに、端子３６から入力される信号ｇ
はトランジスタ２、５を共にオフとして、端子３１をハ
イインピーダンスにするための信号である。

【００９２】以上のような構成において、今、端子３６
から入力される信号ｇが“０”レベルの場合、図１０の
回路は、実施例３において、図５に示した回路とまった
く等価であり、動作も同様である。

【００９３】しかし、端子３２への信号ｃや、端子３３
への信号ｄの状態にかかわらず、端子３６への信号ｇを
“１”レベルにすると、インバータ１５の出力は“０”
レベルとなり、ナンドゲート２１、２２の出力である信
号ａ、信号ｂを共に、強制的に“１”レベルとする。そ
の結果、トランジスタ２、５共にオフとなり、端子３１
はハイインピーダンス状態になる。

【００９４】つまり、このような構成は、トライステー
トバッファに応用することが可能であり、貫通電流のな
い、低消費電力の、入出力バッファや、バスラインドラ
イバを構成することができる。 実施例７．図１１は、本発明の実施例７の出力回路装置
の回路図である。図において示すように、電源Ｖｃｃと
グランドＧの間には、プルアップ用のＮ型ＭＯＳトラン
ジスタ６とプルダウン用のＮ型ＭＯＳトランジスタ３が
直列に接続されている。そして、トランジスタ６、３の
接続点からは出力端子３１が導出され、出力駆動信号Ｏ
ＵＴが送出される。トランジスタ６のゲートにはノアゲ
ート２７の出力が接続され、信号ａが与えられる。ま
た、トランジスタ３のゲートにはノアゲート２６の出力
が接続され、信号ｂが与えられる。

【００９５】一方、端子３２には信号ｃが、端子３３に
は信号ｄが、端子３６には信号ｇがそれぞれ入力され
る。信号ｃはインバータ１３とノアゲート２７に、信号
ｄはインバータ１４とノアゲート２６に、それぞれ与え
られる。また、端子３６からの信号ｇは、インバータ１
５を介して、ノアゲート２７、２６に入力される。な
お、インバータ１３の出力である信号ｅはノアゲート２
６に、インバータ１４の出力である信号ｆはノアゲート
２７にそれぞれ入力される。ちなみに、端子３６から入
力される信号ｇはトランジスタ６、３を共にオフとし
て、端子３１をハイインピーダンスにするための信号で
ある。

【００９６】以上のような構成において、今、端子３６
から入力される信号ｇが“０”レベルの場合、図１１の
回路は、実施例４において、図７に示した回路とまった
く等価であり、動作も同様である。

【００９７】しかし、端子３２への信号ｃや、端子３３
への信号ｄの状態にかかわらず、端子３６への信号ｇを
“１”レベルにすると、ノアゲート２７、２６共に、そ
れぞれの出力を強制的に“０”レベルとする。その結
果、トランジスタ６、３共にオフとなり、端子３１はハ
イインピーダンス状態になる。

【００９８】つまり、このような構成は、トライステー
トバッファに応用することが可能であり、貫通電流のな
い、低消費電力の、入出力バッファや、バスラインドラ
イバを構成することができる。 実施例８．図１２は、本発明の実施例８の出力回路装置
の回路図である。図において示すように、トランジスタ
２、３のゲートには、前置回路４１から直接（Ａ）、イ
ンバータ１６、１７を介して（Ｂ）、またはインバータ
１８、２０、１９、４２を介して（Ｃ）、制御信号が与
えられる。

【００９９】以上述べたような構成について説明する。

【０１００】今、大きな負荷を駆動するバッファを構成
する場合は、出力段のトランジスタ２、３として、駆動
力の高いもの、つまり大きなトランジスタをスイッチン
グ動作させる必要がある。つまり、トランジスタ２、３
の寸法が大きいために、これを一度に駆動しようとする
と、遅延時間が大きくなるために、逐次的に駆動力を大
きくした中間バッファを、図１２（Ａ）の例で示した前
置回路４１とトランジスタ２、３のゲートの間に挿入し
て、信号遅延を最小化する必要がある。

【０１０１】さて、トランジスタ２、３に貫通電流が流
れないようにするために、満足すべき条件は、前置回路
４１からトランジスタ２、３にまでの中間バッファを経
由する経路の遅延時間が相互に等しいことである。更
に、中間バッファが信号の極性を反転させる場合は、図
１２（Ｂ）に示すように、前置回路４１から、トランジ
スタ２のゲートへの信号と、トランジスタ３へのゲート
信号を、それぞれインバータ１６、１７により反転し
て、これを相互に入れ替えて、トランジスタ２、３に供
給する必要がある。また、中間バッファが信号の極性を
反転しない場合は、図１２（Ｃ）に示すように、前置回
路４１からの、トランジスタ２用のゲート信号をインバ
ータ１８、２０を介して、トランジスタ２のゲートに与
え、トランジスタ３用のゲート信号をインバータ１９、
４２を介して、トランジスタ３のゲートに与える。

【０１０２】以上のような中間バッファを用いることに
より、伝搬遅延時間を最小化した出力回路装置の設計が
できるようになる。

【０１０３】一般に、出力回路装置の設計においては、
伝搬遅延を最小化するために、中間バッファの段数およ
び各段でのトランジスタの寸法比を設計上の変数とす
る。そして、この実施例８によれば、貫通電流を防止し
つつ、中間バッファの段数を任意に設定することが可能
となり、設計の自由度が向上する。 実施例９．図１３は、本発明の実施例９の出力回路装置
の回路図である。図において示すように、Ｐ型ＭＯＳト
ランジスタ７、８、Ｎ型ＭＯＳトランジスタ９、１０、
４３で構成される差動回路４４から、図３に示した出力
回路装置を駆動するように構成される。なお、トランジ
スタ７、８のゲートには信号ＶＧ２が入力され、トラン
ジスタ４３のゲートには信号ＶＧ１が入力される。ま
た、トランジスタ１０のゲートには参照信号Ｖｒｅｆが
入力され、トランジスタ９のゲートには信号ｈが与えら
れる。

【０１０４】さて、図３、図５、図７、図９、図１０、
図１１に示した出力回路装置は、入力信号、つまり信号
ｃ、ｄが相補的な２本の信号として与えられるように構
成したが、一般的なＣＭＯＳ回路の場合は、信号は１本
である。

【０１０５】これに対して、本実施例では、１本の信号
を相補的な２本の信号に変換するための回路構成を例示
している。

【０１０６】以上のような目的のために設けたのが、差
動回路４４であり、１本の信号線から供給される信号ｈ
を、相補的な信号ｃ、ｄに変換している。

【０１０７】この場合に重要なことは、一方の信号の変
化と、他方の信号の変化の時間差が小さいということで
ある。この時間差が大きいと、トランジスタ２、３の最
終段での貫通電流を防止するにために、全体の遅延時間
を大きく見積もる必要が出てくる。

【０１０８】このため、信号ｈを信号ｃ、ｄに変換する
ための差動回路４４は、相互に遅延の小さい回路方式を
選択する。

【０１０９】信号ｈは差動回路４４のトランジスタ９の
ゲートに与えられ、トランジスタ１０のゲートに与えら
れた参照電圧Ｖｒｅｆとの差によって、信号ｃ、ｄと
て相補的な信号を発生する。なお、ここで、トランジス
タ１０への参照電圧Ｖｒｅｆの与え方、トランジスタ
７、８へのゲート電圧である信号ＶＧ２、トランジスタ
４３へのゲート電圧である信号ＶＧ１の電圧値、トラン
ジスタ７、８、９、１０、４４の大きさの比によって、
回路の閾値電圧はかなり自由に設計できる。したがっ
て、ノイズなどの心配のない範囲で、遅延時間が小さ
く、かつ相補的な信号対の信号間での信号変化時間の差
を小さくすることができる。

【０１１０】以上に示したような、差動回路４４によ
る、信号ｈから、信号ｃ、ｄへの変換により、その後の
トランジスタ２、３での貫通電流を抑止した構成を得る
ことができる。また、差動回路４４を利用することによ
って、高速で、相補的な信号対の信号間での信号変化時
間差の小さな信号変換が可能となる。

【０１１１】次に、本発明の実施例１〜９の回路の設計
方法について、ここで説明する。

【０１１２】本発明の出力回路装置では、電源からグラ
ンドに瞬間的にできる電流経路の生成を防止し、貫通電
流をなくすことである。

【０１１３】そして、実施例２、３、４の構成において
も、瞬間的な電流経路が電源とグランドの間に発生しな
いように、プルアップトランジスタおよびプルダウント
ランジスタのゲートに入力している信号の波形を生成し
ている。

【０１１４】しかし、実際の回路においては、回路のレ
イアウトパターンに依存する負荷容量の差や、配線経路
の差などによって、反転遅延生成回路の遅延量は個別に
最適化する必要がある。

【０１１５】特に、一般の回路においては、バッファ回
路の遅延を最小化しつつ、貫通電流を所定の値以下にし
なければならず、貫通電流を防止するために、過剰に遅
延量を大きくすることは許されず、最適設計が要求され
る。

【０１１６】実施例２、３、４の構成を、最適化問題と
して考察すると、次のような特徴がある。すなわち、こ
れは、時間領域における最適化問題であるが、回路の特
定の回路関数、例えば、ある素子を流れる電流であると
か、節点の電位であるとか、について対象としている時
間領域全体で最適化するのではない。つまり、入力波形
の形状によって対象とする回路関数が変化する。より具
体的に述べるならば、この問題では、貫通電流をゼロと
したい訳であるが、出力がグランド側に変化するような
入力信号が与えられる場合、プルアップトランジスタに
流れる電流をゼロにするように回路を最適化し、出力が
電源電位側に変化するような入力信号が与えられる場
合、プルダウン虎時に流れる電流をゼロにするように回
路を最適化しなければならない。当然ながら、最適化定
式化自体、すなわち目的関数、制約条件、制御できる変
数、を切り替えなければならない。 実施例１０．以上のような最適化について、以下に図１
４のフローチャートにしたがって説明する。

【０１１７】まず、ステップＳ１で示された処理は、こ
の最適化問題で解くべき、問題を解析するステップであ
る。ここでは、出力がグランド電位に変化する出力信号
下降モードの入力、および出力が電源電位に変化する出
力信号上昇モードの２つのモードについてシミュレーシ
ョンを行い、その内部状態の変化、すなわち、入力端子
の電位、出力端子の電位変化、プルアップトランジスタ
を流れる電流、プルダウントランジスタを流れる電流、
などの変化を記憶装置に時間をパラメータとして記録す
る。この時には、当然、この問題に関連する事象を全て
含むようにシミュレーションが行われる必要がある。

【０１１８】次に、ステップＳ２の処理に移るが、ここ
での処理は、着目した全ての事象に関する仕様が満足さ
れているかを検査することである。ここでは、前のステ
ップＳ１で生成された記録を参照して判断する。そし
て、仕様が満足されていれば、処理を終了するが、そう
でない場合、ステップＳ３の処理に移る。

【０１１９】ステップＳ３の処理は、次に処理の対象と
するモードがなにかを判断するステップである。この判
断にしたがって、次の処理の手順が選択される。本例に
おいては、出力ノードの初期的な電位が高い場合は、出
力信号下降モードの手順が選択されなければならない。
逆に、出力ノードの初期的な電位が低い場合は、出力信
号上昇モードの手順が選択される必要がある。

【０１２０】ステップＳ４、ステップＳ５、ステップＳ
６の処理は、いずれも出力信号下降時の処理をするため
のものである。

【０１２１】出力信号下降時には、プルアップトランジ
スタに流れる電流が貫通電流を表しており、したがって
ステップＳ４で、この電流を評価する。この評価方法と
しては、仕様がどのように与えられるかに大きく依存す
る。例えば、このモードにおける電流の総量、つまり電
流を時間で積分した仕様として与えられることも考えら
れれば、電流の最大値として仕様を与える場合も考えら
れる。

【０１２２】以上のようにして、着目した量が仕様を満
足するかどうかを、ステップＳ５の処理で判断し、すで
に満足していれば、何もせずに、次のステップに進む。

【０１２３】一方、仕様を満足していなければ、ステッ
プＳ６で回路の設計上修正できるパラメータなどを修正
して、プルアップトランジスタを流れる電流を少なくす
るようにできる。

【０１２４】ステップＳ７、ステップＳ８、ステップＳ
９の処理は、いずれも出力信号上昇時の処理をするため
のものである。

【０１２５】出力信号上昇時には、プルダウントランジ
スタに流れる電流が貫通電流を表しており、したがって
ステップＳ７で、この電流を評価する。この評価方法と
しては、仕様がどのように与えられるかに大きく依存す
る。例えば、このモードにおける電流の総量、つまり電
流を時間で積分した仕様として与えられることも考えら
れれば、電流の最大値として仕様を与える場合も考えら
れる。

【０１２６】以上のようにして、着目した量が仕様を満
足するかどうかを、ステップＳ８の処理で判断し、すで
に満足していれば、何もせずに、次のステップに進む。

【０１２７】一方、仕様を満足していなければ、ステッ
プＳ９で回路の設計上修正できるパラメータなどを修正
して、プルダウントランジスタを流れる電流を少なくす
るようにできる。

【０１２８】ステップＳ６、Ｓ９で示されたステップで
の処理は、具体的には、次のようになる。プルアップ側
およびプルダウン側のトランジスタとも、貫通電流に寄
与する要素としては、反転遅延回路の遅延量の設定が最
も影響が大きい。実施例２においては、インバータ１３
の遅延量、つまり遅延時間Ｔｄ１の決定が重要である。
また、実施例３、４においては、インバータ１３、イン
バータ１４の遅延量、つまり遅延時間Ｔｄ１の決定が重
要である。

【０１２９】いずれの実施例においても、これらの遅延
量とプルアップトランジスタ、プルダウントランジスタ
を流れる貫通電流との関連を表現することは可能であ
る。

【０１３０】そこで、ステップＳ６、Ｓ９で貫通電流の
量によって修正すべき回路パラメータを算出して変更す
ることが可能となる。

【０１３１】ステップＳ１０では、最適化の対象回路
と、最適化すべき項目に関する、想定された全てのモー
ドが処理されたかを検査するステップである。もし処理
すべきモードが残っていれば、ステップＳ１１で、次の
モードの処理が可能なように全ての準備を行う。また、
全てのモードの処理が完了していれば、次の逐次改良の
ループに入る。

【０１３２】なお、貫通電流を所定の値以下に制約し
て、出力回路装置の遅延を最小化する問題を解く設計方
法について説明する。

【０１３３】この場合、図１４のフローチャートの方法
とは、各モードにおいて、解く問題が異なってくる。

【０１３４】すなわち、ステップＳ３で出力ノードの初
期電位が高い時は、負荷の静電容量に充電された電荷を
放電する時間を目的関数として、プルアップトランジス
タを流れる電流を制約条件として問題を解くことにな
る。この問題においても、回路最適化の方法を実現する
ことが可能となる。

【０１３５】なお、上記各実施例では、出力回路装置を
ＭＯＳで構成する場合を例示したが、バイポーラトラン
ジスタで構成しても同様の効果を得ることができる。

【０１３６】

【発明の効果】以上述べたように、本発明の出力回路装
置は、出力段に貫通電流が流れないように、プルアップ
トランジスタとプルダウントランジスタのゲートを制御
するように構成したので、集積回路面積当たりの電流を
大きくとることが可能となり、効率が良く、更に、本発
明の回路設計方法によれば、回路の入力などの事象によ
り着目すべき回路関数が異なる複雑な設計最適化問題が
容易に解けるようになる。

【図面の簡単な説明】

【図１】本発明の実施例１の出力回路装置の回路図であ
る。

【図２】図１の構成の動作を説明するためのタイミング
チャートである。

【図３】本発明の実施例２の出力回路装置の回路図であ
る。

【図４】図３の構成の動作を説明するためのタイミング
チャートである。

【図５】本発明の実施例３の出力回路装置の回路図であ
る。

【図６】図５の構成の動作を説明するためのタイミング
チャートである。

【図７】本発明の実施例４の出力回路装置の回路図であ
る。

【図８】図７の構成の動作を説明するためのタイミング
チャートである。

【図９】本発明の実施例５の出力回路装置の回路図であ
る。

【図１０】本発明の実施例６の出力回路装置の回路図で
ある。

【図１１】本発明の実施例７の出力回路装置の回路図で
ある。

【図１２】本発明の実施例８の出力回路装置の回路図で
ある。

【図１３】本発明の実施例９の出力回路装置の回路図で
ある。

【図１４】本発明の実施例１０に係る出力回路装置の設
計方法を説明するためのフローチャートである。

【図１５】従来の出力回路装置の回路図である。

【符号の説明】

１、２、３、４、５、６、７、８、９、１０、４３ ト
ランジスタ １１、１２、１３、１４、１５、１６、１７、１８、１
９、２０、４２ インバータ ２１、２２ ナンドゲート ２６、２７ ノアゲート ３１、３２、３３、３４、３５、３６ 端子 ４１ 前置回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175

Claims (4)

【特許請求の範囲】
1. 【請求項１】電源に接続されるプルアップトランジスタ
   と、 グランドに接続されるプルダウントランジスタと、 前記プルアップトランジスタと前記プルダウントランジ
   スタの接続点から導出される出力端子と、 前記プルアップトランジスタを前記プルダウントランジ
   スタのオンよりも早くオフさせると共に、前記プルアッ
   プトランジスタを前記プルダウントランジスタのオフよ
   りも遅れてオンさせる制御手段と、 を備えることを特徴とする出力回路装置。
2. 【請求項２】電源に接続されるプルアップトランジスタ
   と、 グランドに接続されるプルダウントランジスタと、 前記プルアップトランジスタと前記プルダウントランジ
   スタの接続点から導出される出力端子と、 前記プルアップトランジスタを前記プルダウントランジ
   スタのオンよりも早くオフさせると共に、前記プルアッ
   プトランジスタを前記プルダウントランジスタのオフよ
   りも遅れてオンさせる制御手段と、 前記プルアップトランジスタと前記プルダウントランジ
   スタを共に強制的にオフさせるトライステート制御手段
   と、 を備えることを特徴とする出力回路装置。
3. 【請求項３】複数の最適化すべき回路関数を持つ回路の
   最適化において、複数の特定の回路動作上発生する事象
   にあらかじめ対応させられた回路関数を考慮すべき関数
   とするステップと、発生する事象の種別にしたがって、
   回路最適化の手段を切り替えて前記関数を処理するステ
   ップと、を備えることを特徴とする出力回路装置の設計
   方法。
4. 【請求項４】電源に接続されるプルアップトランジスタ
   と、グランドに接続されるプルダウントランジスタと、
   前記プルアップトランジスタとプルダウントランジスタ
   の接続点から導出される出力端子を備える出力回路装置
   の最適化設計に当たり、 前記プルアップトランジスタに流れる第１の電流を計算
   する第１のステップと、 前記プルダウントランジスタに流れる第２の電流を計算
   する第２のステップと、 前記出力端子の出力電位を計算するステップと、 前記第１の電流と前記第２の電流を前記出力電位に基づ
   いて着目すべき量として選択する第３のステップと、 選択された着目すべき量にしたがって、前記プルアップ
   トランジスタと前記プルダウントランジスタのオンおよ
   びオフを制御する信号の遅延時間を修正する第４のステ
   ップと、 を備えることを特徴とする出力回路装置の設計方法。