JP4376642B2 - 出力バッファ回路 - Google Patents
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Description
本発明は、例えば半導体集積回路の内部で発生されるデジタル信号を半導体集積回路の外部へ出力するための出力バッファ回路に関し、特に、貫通電流と不要輻射の発生を低減できるとともに、出力端子の負荷容量が大きい場合にも、信号遅延が小さく、また出力端子からの出力信号が中間レベルに留まる時間が短い出力バッファ回路に関する。
半導体集積回路において、集積回路の内部で発生されるデジタル信号を集積回路の外部へ出力する場合に、通常、外部の大きな容量負荷を駆動するために十分に駆動能力のある大きなトランジスタサイズの出力バッファ回路が使用される。
また、近年のデジタル信号を半導体集積回路間で受け渡しする装置、例えばパソコン装置やデジタル信号処理を行うオーディオ装置においては、データ線やアドレス線といった８本、１６本、３２本あるいはそれ以上の本数でバスを構成する並列信号線によってデジタル信号を伝えることが行われている。この並列信号線では、複数の信号線が同時に変化することが多々ある。
また、近年のデジタル信号を半導体集積回路間で受け渡しする装置、例えばパソコン装置やデジタル信号処理を行うオーディオ装置においては、データ線やアドレス線といった８本、１６本、３２本あるいはそれ以上の本数でバスを構成する並列信号線によってデジタル信号を伝えることが行われている。この並列信号線では、複数の信号線が同時に変化することが多々ある。
特に、オーディオ装置内のデジタル信号は、その最高の周期を４０ｎＳから１００ｎＳの範囲とする場合が一般的である。このため、パソコンなどに比べると決して速い速度ではないが、複数の大きな出力バッファ回路で貫通電流が一度に発生することで電源電圧降下が起こり、デジタル回路自身が誤動作したり、また同じ電源を起源とする電圧で動作しているアナログ回路やアナログデバイスにノイズが混入して、可聴なノイズとなってしまうこともある。さらに、デジタル信号が急峻に変化した場合に、電磁誘導により大きな不要輻射が発生することがある。
以上のような出力バッファ回路で問題となる貫通電流を低減したり、不要輻射の発生を低減するための出力バッファ回路として、特許文献１あるいは特許文献２では、図７に示すような回路が記載されている。
すなわち、図７に示す出力バッファ回路は、ＭＯＳトランジスタＱ１、抵抗Ｒ１、およびＭＯＳトランジスタＱ２からなる第１インバータと、ＭＯＳトランジスタＱ３、Ｑ４からなる第２インバータとで構成される。第１インバータは、入力信号ＩＮに対してＡ点、Ｂ点にレベルの異なる２つの信号をそれぞれ出力するようになっている。また、第２インバータは、その２つの信号を入力し、出力信号ＯＵＴを出力するようになっている。
すなわち、図７に示す出力バッファ回路は、ＭＯＳトランジスタＱ１、抵抗Ｒ１、およびＭＯＳトランジスタＱ２からなる第１インバータと、ＭＯＳトランジスタＱ３、Ｑ４からなる第２インバータとで構成される。第１インバータは、入力信号ＩＮに対してＡ点、Ｂ点にレベルの異なる２つの信号をそれぞれ出力するようになっている。また、第２インバータは、その２つの信号を入力し、出力信号ＯＵＴを出力するようになっている。
また、特許文献３では、図８（Ａ）および図８（Ｂ）に示すような回路が記載されている。
すなわち、図８（Ａ）に示す出力バッファ回路は、ＭＯＳトランジスタＱ５、Ｑ９、Ｑ１０、Ｑ６からなる第１インバータと、ＭＯＳトランジスタＱ７、Ｑ８からなる第２インバータとで構成される。第１インバータは、入力信号ＩＮに対してＡ点、Ｂ点に異なる２つの信号をそれぞれ出力するようになっている。また、第２インバータは、その２つの信号を入力し、出力信号ＯＵＴを出力するようになっている。
すなわち、図８（Ａ）に示す出力バッファ回路は、ＭＯＳトランジスタＱ５、Ｑ９、Ｑ１０、Ｑ６からなる第１インバータと、ＭＯＳトランジスタＱ７、Ｑ８からなる第２インバータとで構成される。第１インバータは、入力信号ＩＮに対してＡ点、Ｂ点に異なる２つの信号をそれぞれ出力するようになっている。また、第２インバータは、その２つの信号を入力し、出力信号ＯＵＴを出力するようになっている。
一方、図８（Ｂ）に示す回路は、ＭＯＳトランジスタＱ１１、Ｑ１５、Ｑ１６、Ｑ１２からなる第１インバータと、ＭＯＳトランジスタＱ１３、Ｑ１４からなる第２インバータとで構成される。第１インバータは、入力信号ＩＮに対してＡ点、Ｂ点にレベルの異なる２つの信号をそれぞれ出力するようになっている。また、第２インバータは、その２つの信号を入力し、出力信号ＯＵＴを出力するようになっている。
これらの出力バッファ回路はいずれもＣＭＯＳトランジスタ回路であり、図中のＡ点とＢ点の間に出力端子の電圧には無関係な抵抗値を持つ抵抗素子あるいは抵抗要素を有している。
これらの出力バッファ回路の共通的な動作を理解するために、図７に示す従来回路の動作を図９に示すタイミングチャート（各部の波形図）を用いて説明する。
これらの出力バッファ回路はいずれもＣＭＯＳトランジスタ回路であり、図中のＡ点とＢ点の間に出力端子の電圧には無関係な抵抗値を持つ抵抗素子あるいは抵抗要素を有している。
これらの出力バッファ回路の共通的な動作を理解するために、図７に示す従来回路の動作を図９に示すタイミングチャート（各部の波形図）を用いて説明する。
ここで、図９には、後述の第１実施形態の各部の波形例も併せて描かれているが、図７の従来回路の各部の波形は、「従来」と記述されている。
いま、図９（Ａ）に示すように、入力信号ＩＮがＬレベル（以後、グランド電圧ＶＳＳをＬレベルと表記する）とすると、Ｐ型のＭＯＳトランジスタＱ１はオン（ＯＮ）、Ｎ型のＭＯＳトランジスタＱ２はオフ（ＯＦＦ）となる。このため、図９（Ｂ）に示すように、Ａ点のノードの内部信号はＨレベル（以後、正の電源電圧ＶＤＤをＨレベルと表記する）となり、Ｂ点のノードの内部信号はＨレベルとなる。したがって、Ｐ型のＭＯＳトランジスタＱ３はオフ、Ｎ型のＭＯＳトランジスタＱ４はオンとなり、出力端子からの出力信号ＯＵＴは図９（Ｃ）に示すようにＬレベルとなる。
いま、図９（Ａ）に示すように、入力信号ＩＮがＬレベル（以後、グランド電圧ＶＳＳをＬレベルと表記する）とすると、Ｐ型のＭＯＳトランジスタＱ１はオン（ＯＮ）、Ｎ型のＭＯＳトランジスタＱ２はオフ（ＯＦＦ）となる。このため、図９（Ｂ）に示すように、Ａ点のノードの内部信号はＨレベル（以後、正の電源電圧ＶＤＤをＨレベルと表記する）となり、Ｂ点のノードの内部信号はＨレベルとなる。したがって、Ｐ型のＭＯＳトランジスタＱ３はオフ、Ｎ型のＭＯＳトランジスタＱ４はオンとなり、出力端子からの出力信号ＯＵＴは図９（Ｃ）に示すようにＬレベルとなる。
そして、図９（Ａ）に示すように、入力信号ＩＮがＬレベルからＨレベルに変化すると、入力信号ＩＮがゲートに供給されるＭＯＳトランジスタＱ１はオンからオフとなり、ＭＯＳトランジスタＱ２はオフからオンとなる。この結果、Ｂ点は図９（Ｂ）に示すように直ちにＨレベルからＬレベルに変化し、これによりＭＯＳトランジスタＱ４は直ちにオンからオフとなる。
一方、図９（Ｂ）に示すように、Ａ点は、Ａ点の配線容量およびＭＯＳトランジスタＱ３のゲート容量等の容量と抵抗Ｒ１との時定数に従って、ＨレベルからＬレベルに徐々に変化を開始する。この時刻において、Ａ点の電位はまだＭＯＳトランジスタＱ３をオンにするほど変化（低下）せず、ＭＯＳトランジスタＱ３はオフの状態を保っている。したがって、ＭＯＳトランジスタＱ３、Ｑ４はともにオフであるために、ＭＯＳトランジスタＱ３、Ｑ４を貫通する経路の貫通電流は発生しない。また、出力信号ＯＵＴは、図９（Ｃ）に示すように、出力端子の浮遊容量でＬレベルを保っている。
その後、Ａ点の電位がさらにＬレベルに向かって変化していき、ＭＯＳトランジスタＱ３のゲート・ソース間電位がＭＯＳトランジスタＱ３の閾値電圧より大きくなると、ＭＯＳトランジスタＱ３はオンとなり始める。この結果、図９（Ｃ）に示すように、出力信号ＯＵＴは、徐々にＨレベル方向に変化を開始する。さらに、ＭＯＳトランジスタＱ３のゲート・ソース間電位が大きくなるとＭＯＳトランジスタＱ３の駆動能力が大きくなり、出力信号ＯＵＴは電圧変化速度が上昇し、最終的に出力信号ＯＵＴは電圧変化速度が再び低下し、Ｈレベルに漸近してゆく（図９（Ｃ）参照）。
特に、出力端子を駆動するＭＯＳトランジスタＱ３がオフからオンになった直後の駆動能力を小さめに押さえるようになっている。このため、出力端子から取り出される出力信号ＯＵＴのレベル変化が急峻になることが避けられ、不用輻射を低減できる。
その後、図９（Ａ）に示すように入力信号ＩＮがＨレベルからＬレベルに変化すると、入力信号ＩＮがゲートに供給されるＭＯＳトランジスタＱ２はオンからオフとなり、ＭＯＳトランジスタＱ１はオフからオンとなる。この結果、図９（Ｂ）に示すように、Ａ点のレベルは直ちにＬレベルからＨレベルに変化し、これによりＭＯＳトランジスタＱ３は直ちにオンからオフとなる。
その後、図９（Ａ）に示すように入力信号ＩＮがＨレベルからＬレベルに変化すると、入力信号ＩＮがゲートに供給されるＭＯＳトランジスタＱ２はオンからオフとなり、ＭＯＳトランジスタＱ１はオフからオンとなる。この結果、図９（Ｂ）に示すように、Ａ点のレベルは直ちにＬレベルからＨレベルに変化し、これによりＭＯＳトランジスタＱ３は直ちにオンからオフとなる。
一方、Ｂ点のレベルは、図９（Ｂ）に示すように、Ｂ点の配線容量およびＭＯＳトランジスタＱ４のゲート容量等の容量と抵抗Ｒ１との時定数に従って、徐々にＬレベルからＨレベルに変化を開始する。この時刻において、Ｂ点の電位はまだＭＯＳトランジスタＱ４をオンにするほど変化せず、ＭＯＳトランジスタＱ４はオフの状態を保っている。したがって、ＭＯＳトランジスタＱ３、Ｑ４はともにオフであるために、ＭＯＳトランジスタＱ３、Ｑ４を貫通する経路の貫通電流は発生しない。また、出力信号ＯＵＴは、図９（Ｃ）に示すように、出力端子の浮遊容量でＨレベルを保っている。
その後、Ｂ点のレベルがさらにＨレベルに向かって変化していき、ＭＯＳトランジスタＱ４のゲート・ソース間電位がＭＯＳトランジスタＱ４の閾値電圧より大きくなると、ＭＯＳトランジスタＱ４はオンとなり始める。この結果、図９（Ｃ）に示すように、出力信号ＯＵＴは、徐々にＬレベル方向に変化を開始する。さらに、ＭＯＳトランジスタＱ４のゲート・ソース間電位が大きくなると、ＭＯＳトランジスタＱ４の駆動能力が大きくなり、出力信号ＯＵＴは電圧変化速度が上昇し、最終的に出力信号ＯＵＴは電圧変化速度が再び低下しＬレベルに漸近してゆく。
この場合にも、特に、出力端子を駆動するＭＯＳトランジスタＱ４がオフからオンになった直後の駆動能力を小さめに押さえるようになっている。このため、出力端子から取り出される出力信号ＯＵＴのレベル変化が急峻になることが避けられ、不用輻射を低減することができる。
特開平１１−３５５１０４号公報
特開平２０００−２５２８１２号公報
特開平１−３０５６１６号公報
ところで、図７に示す出力バッファ回路、および図８（Ａ）（Ｂ）に示す出力バッファ回路では、第２インバータ（ＣＭＯＳインバータ）の貫通電流と不要輻射の低減を図るために、オフからオンに変化する出力トランジスタのゲートに印加される電圧の変化をゆるやかにしている。
このため、出力端子の負荷容量が大きな場合には、出力端子から出力される出力信号ＯＵＴの電圧変化がゆるやかになり、大きな信号遅延が発生しがちであった。
このため、出力端子の負荷容量が大きな場合には、出力端子から出力される出力信号ＯＵＴの電圧変化がゆるやかになり、大きな信号遅延が発生しがちであった。
また、その出力端子から出力される出力信号ＯＵＴが中間レベルに留まる時間が長くなるので、この出力端子が接続される後段のデバイスの入力バッファ部で貫通電流が長い時間発生してしまうという、不具合があった。
そこで、本発明の目的は、上記の点に鑑み、貫通電流と不要輻射の発生の低減をそれぞれ図りつつ、出力端子の負荷容量が大きい場合にも信号遅延が小さくでき、かつ、出力信号が中間レベルに留まる時間の短縮化を図ようにした出力バッファ回路を提供することにある。
そこで、本発明の目的は、上記の点に鑑み、貫通電流と不要輻射の発生の低減をそれぞれ図りつつ、出力端子の負荷容量が大きい場合にも信号遅延が小さくでき、かつ、出力信号が中間レベルに留まる時間の短縮化を図ようにした出力バッファ回路を提供することにある。
上記の課題を解決して本発明の目的を達成するために、請求項１〜請求項７に係る各発明は、以下のように構成した。
すなわち、請求項１に係る発明は、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータとを備え、前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各入力端子に共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各入力端子に前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、さらに前記可変抵抗手段は、抵抗素子と、第１導電型および第２導電型の２つのトランジスタを直列接続した直列接続回路とを、並列接続した並列接続回路からなり、かつ、前記２つのトランジスタの各入力端子に前記第２インバータの出力信号をそれぞれ供給するようにした。
すなわち、請求項１に係る発明は、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータとを備え、前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各入力端子に共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各入力端子に前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、さらに前記可変抵抗手段は、抵抗素子と、第１導電型および第２導電型の２つのトランジスタを直列接続した直列接続回路とを、並列接続した並列接続回路からなり、かつ、前記２つのトランジスタの各入力端子に前記第２インバータの出力信号をそれぞれ供給するようにした。
請求項２に係る発明は、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータとを備え、前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各入力端子に共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各入力端子に前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、さらに前記可変抵抗手段は、第１抵抗素子および第１導電型のトランジスタを並列接続した第１並列接続回路と、第２抵抗素子および第２導電型のトランジスタを並列接続した第２並列接続回路とを、直列接続した直列接続回路からなり、かつ、前記２つのトランジスタの各入力端子に前記第２インバータの出力信号をそれぞれ供給するようにした。
請求項３に係る発明は、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータと、レベル判定手段と、を備え、前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各入力端子に共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各入力端子に前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、前記レベル判定手段は、前記第２インバータの出力信号のレベルを所定値によって判定し、その判定結果に応じて所定のオンオフ信号を生成するようになっており、さらに前記可変抵抗手段は、抵抗素子と、第１導電型のトランジスタと、第２導電型のトランジスタとを並列接続した並列接続回路からなり、かつ、前記２つのトランジスタの各入力端子に前記レベル判定手段で生成するオンオフ信号をそれぞれ供給するようにし、しかも前記レベル判定手段は、前記第２インバータの出力信号のレベルが、第１の所定値と前記第１の所定値より大きい第２の所定値との間にある場合には、前記２つのトランジスタをオンにする前記オンオフ信号を生成し、前記第２インバータの出力信号のレベルが、前記第１の所定値以下である場合、あるいは前記第２の所定値以上である場合には前記２つのトランジスタをオフにする前記オンオフ信号を生成する。
請求項４に係る発明は、第１電源と第２電源との間に、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、前記第１電源と前記第２電源との間に、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータとを備え、前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各ゲートに共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各ゲートに前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、さらに前記可変抵抗手段は、抵抗素子と、第１導電型および第２導電型の２つのトランジスタを直列接続した直列接続回路とを、並列接続した並列接続回路からなり、かつ、前記２つのトランジスタの各入力端子に前記第２インバータの出力信号をそれぞれ供給するようにした。
請求項５に係る発明は、第１電源と第２電源との間に、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、前記第１電源と前記第２電源との間に、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータとを備え、前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各ゲートに共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各ゲートに前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、さらに前記可変抵抗手段は、第１抵抗素子および第１導電型のトランジスタを並列接続した第１並列接続回路と、第２抵抗素子および第２導電型のトランジスタを並列接続した第２並列接続回路とを、直列接続した直列接続回路からなり、かつ、前記２つのトランジスタの各入力端子に前記第２インバータの出力信号をそれぞれ供給するようにした。
請求項６に係る発明は、第１電源と第２電源との間に、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、前記第１電源と前記第２電源との間に、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータと、レベル判定手段と、を備え、前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各ゲートに共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各ゲートに前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、前記レベル判定手段は、前記第２インバータの出力信号のレベルを所定値によって判定し、その判定結果に応じて所定のオンオフ信号を生成するようになっており、さらに前記可変抵抗手段は、抵抗素子と、第１導電型のトランジスタと、第２導電型のトランジスタとを並列接続した並列接続回路からなり、かつ、前記２つのトランジスタの各入力端子に前記レベル判定手段で生成するオンオフ信号をそれぞれ供給し、しかも前記レベル判定手段は、前記第２インバータの出力信号のレベルが、第１の所定値と前記第１の所定値より大きい第２の所定値との間にある場合には、前記２つのトランジスタをオンにする前記オンオフ信号を生成し、前記第２インバータの出力信号のレベルが、前記第１の所定値以下である場合、あるいは前記第２の所定値以上である場合には前記２つのトランジスタをオフにする前記オンオフ信号を生成する。
請求項６に係る発明は、第１電源と第２電源との間に、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、前記第１電源と前記第２電源との間に、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータと、レベル判定手段と、を備え、前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各ゲートに共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各ゲートに前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、前記レベル判定手段は、前記第２インバータの出力信号のレベルを所定値によって判定し、その判定結果に応じて所定のオンオフ信号を生成するようになっており、さらに前記可変抵抗手段は、抵抗素子と、第１導電型のトランジスタと、第２導電型のトランジスタとを並列接続した並列接続回路からなり、かつ、前記２つのトランジスタの各入力端子に前記レベル判定手段で生成するオンオフ信号をそれぞれ供給し、しかも前記レベル判定手段は、前記第２インバータの出力信号のレベルが、第１の所定値と前記第１の所定値より大きい第２の所定値との間にある場合には、前記２つのトランジスタをオンにする前記オンオフ信号を生成し、前記第２インバータの出力信号のレベルが、前記第１の所定値以下である場合、あるいは前記第２の所定値以上である場合には前記２つのトランジスタをオフにする前記オンオフ信号を生成する。
このような各構成によれば、第２インバータを構成するＰ型とＮ型のトランジスタが同時にオンすることを防止できるので、第２インバータにおいて貫通電流が発生しない。また、第２インバータのトランジスタがオフからオンになった直後の駆動能力を小さめに押さえることができるので、出力端子における出力信号の変化が急峻になることを避けることができ、その結果、不用輻射を低減できる。
さらに、出力端子の出力信号のレベルを短時間で変化させることができるので、出力端子の負荷容量が大きい場合に著しい遅延の発生を避けることができる。また、出力端子からの出力される出力信号が中間レベルにとどまる時間を短くすることができる。
請求項７に係る発明は、第１電源と第２電源との間に、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、前記第１電源と前記第２電源との間に、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータとを備え、前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各ゲートに共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各ゲートに前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、かつ、前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、前記第２インバータの出力信号のレベルが前記第１電源の電圧と前記第２電源の電圧との間の電圧で遷移する場合には、前記第１電源の電圧および前記第２電源の電圧以外の遷移途中の電圧において、前記可変抵抗手段の抵抗値が最も小さくなるようにした。
請求項７に係る発明は、第１電源と第２電源との間に、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、前記第１電源と前記第２電源との間に、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータとを備え、前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各ゲートに共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各ゲートに前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、かつ、前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、前記第２インバータの出力信号のレベルが前記第１電源の電圧と前記第２電源の電圧との間の電圧で遷移する場合には、前記第１電源の電圧および前記第２電源の電圧以外の遷移途中の電圧において、前記可変抵抗手段の抵抗値が最も小さくなるようにした。
このような構成によれば、出力端子の出力信号が中間レベル（中間電位）にある場合、最も抵抗値の低くなる時刻に確実に内部の信号を最も速く変化させ、第２インバータのトランジスタの駆動能力を強め、出力端子の負荷容量が大きい場合に著しい遅延の発生を避けることができる。また、出力端子の出力信号が中間レベルにとどまる時間を短くすることができる。
以上説明したように、本発明によれば、貫通電流と不要輻射の発生の低減をそれぞれ図りつつ、出力端子の負荷容量が大きい場合にも信号遅延が小さくでき、かつ、出力信号が中間レベルにとどまる時間の短縮化を図ることができる。
以下、本発明の実施の形態を、図面を参照して説明する。
（第１実施形態）
本発明の第１実施形態の出力バッファ回路の構成を図１に示す。
この第１実施形態に係る出力バッファ回路は、図１に示すように、Ｐ型のＭＯＳトランジスタＱ１７、可変抵抗素子ＶＲ１、およびＮ型のＭＯＳトランジスタＱ１８からなる第１インバータ１０と、Ｐ型のＭＯＳトランジスタＱ１９およびＮ型のＭＯＳトランジスタＱ２０からなる第２インバータ２０とを備えている。
（第１実施形態）
本発明の第１実施形態の出力バッファ回路の構成を図１に示す。
この第１実施形態に係る出力バッファ回路は、図１に示すように、Ｐ型のＭＯＳトランジスタＱ１７、可変抵抗素子ＶＲ１、およびＮ型のＭＯＳトランジスタＱ１８からなる第１インバータ１０と、Ｐ型のＭＯＳトランジスタＱ１９およびＮ型のＭＯＳトランジスタＱ２０からなる第２インバータ２０とを備えている。
ここで、第１導電型のトランジスタがＰ型のＭＯＳトランジスタに対応し、第２導電型のトランジスタがＮ型のＭＯＳトランジスタに対応し、可変抵抗手段が可変抵抗素子に対応する。
第１インバータ１０は、入力端子１１に供給される入力信号ＩＮを入力し、この入力信号ＩＮに応じてＡ点、およびＢ点に異なる２つの信号をそれぞれ出力するようになっている。また、第２インバータ２０は、その第１インバータ１０から出力される２つの信号を入力し、この両入力信号に応じて出力端子２１から出力信号ＯＵＴを出力するようになっている。
第１インバータ１０は、入力端子１１に供給される入力信号ＩＮを入力し、この入力信号ＩＮに応じてＡ点、およびＢ点に異なる２つの信号をそれぞれ出力するようになっている。また、第２インバータ２０は、その第１インバータ１０から出力される２つの信号を入力し、この両入力信号に応じて出力端子２１から出力信号ＯＵＴを出力するようになっている。
可変抵抗素子ＶＲ１は、出力端子２１の出力信号（出力電圧）の値に応じて、その抵抗値が可変制御されるようになっている。この可変抵抗素子ＶＲ１の具体的な構成は後述するが、出力端子の出力電圧とその可変抵抗素子ＶＲ１の抵抗値との関係は、例えば図２に示す通りである。
すなわち、可変抵抗素子ＶＲ１は、図２に示すように、出力端子２１の出力電圧が電源電圧ＶＤＤおよびグランド電圧ＶＳＳに近い電位では大きな抵抗値を持つ一方、電源電圧ＶＤＤとグランド電圧ＶＳＳとの中間電位においては小さな抵抗値を持つようになっている。
すなわち、可変抵抗素子ＶＲ１は、図２に示すように、出力端子２１の出力電圧が電源電圧ＶＤＤおよびグランド電圧ＶＳＳに近い電位では大きな抵抗値を持つ一方、電源電圧ＶＤＤとグランド電圧ＶＳＳとの中間電位においては小さな抵抗値を持つようになっている。
さらに、第１実施形態の構成を詳述すると、ＭＯＳトランジスタＱ１７、可変抵抗素子ＶＲ１、およびＭＯＳトランジスタＱ１８が直列に接続されている。そして、ＭＯＳトランジスタＱ１７のソースが第１電源に接続され、正電源電圧ＶＤＤが印加されるようになっている。また、ＭＯＳトランジスタＱ１８のソースが第２電源に接続され、グランド電圧ＶＳＳが印加されるようになっている。
ＭＯＳトランジスタＱ１７、Ｑ１８の入力部である各ゲートには、入力端子１１に供給される入力信号ＩＮがそれぞれ入力されるようになっている。また、ＭＯＳトランジスタＱ１７のドレインと可変抵抗素子ＶＲ１の一端との共通接続点であるＡ点と、ＭＯＳトランジスタＱ１８のドレインと可変抵抗素子ＶＲ１の他端との共通接続点であるＢ点とから、第１インバータ１０の各出力を得るようになっている。
ＭＯＳトランジスタＱ１９およびＭＯＳトランジスタＱ２０が直列に接続されている。そして、ＭＯＳトランジスタＱ１９のソースが第１電源に接続され、正電源電圧ＶＤＤが印加されるようになっている。また、ＭＯＳトランジスタＱ２０のソースが第２電源に接続され、グランド電圧ＶＳＳが印加されるようになっている。
ＭＯＳトランジスタＱ１９、Ｑ２０の各ゲートは、可変抵抗素子ＶＲ１の両端である上記のＡ点とＢ点とにそれぞれ接続され、第１インバータ１０からの異なる出力信号が入力されるようになっている。また、ＭＯＳトランジスタＱ１９、Ｑ２０の各ドレインは共通接続され、その共通接続部が出力端子２１に接続されている。さらに、出力端子２１の出力信号ＯＵＴは、可変抵抗素子ＶＲ１に供給され、その出力信号ＯＵＴのレベルに応じてその可変抵抗素子ＶＲ１の抵抗値が可変されるようになっている。
ＭＯＳトランジスタＱ１９、Ｑ２０の各ゲートは、可変抵抗素子ＶＲ１の両端である上記のＡ点とＢ点とにそれぞれ接続され、第１インバータ１０からの異なる出力信号が入力されるようになっている。また、ＭＯＳトランジスタＱ１９、Ｑ２０の各ドレインは共通接続され、その共通接続部が出力端子２１に接続されている。さらに、出力端子２１の出力信号ＯＵＴは、可変抵抗素子ＶＲ１に供給され、その出力信号ＯＵＴのレベルに応じてその可変抵抗素子ＶＲ１の抵抗値が可変されるようになっている。
次に、このような構成からなる第１実施形態の動作例について、図９を参照して説明する。
ここで、この第１実施形態の各部の動作波形は、図９において「新」と記述され、「従来」と記述される従来回路の各部の動作波形と比較できるようになっている。
いま、図９（Ａ）に示すように、図１の出力バッファ回路に入力される入力信号ＩＮがＬレベルとすると、ＭＯＳトランジスタＱ１７はオン、ＭＯＳトランジスタＱ１８はオフとなる。このため、第１インバータ１０の２つの出力信号（内部信号）のレベル、すなわち、Ａ点およびＢ点の各レベルは、図９（Ｂ）に示すようにいずれもＨレベルである。したがって、ＭＯＳトランジスタＱ１９はオフ、ＭＯＳトランジスタＱ２０はオンとなり、出力端子２１の出力信号ＯＵＴは図９（Ｃ）に示すようにＬレベルとなる。
ここで、この第１実施形態の各部の動作波形は、図９において「新」と記述され、「従来」と記述される従来回路の各部の動作波形と比較できるようになっている。
いま、図９（Ａ）に示すように、図１の出力バッファ回路に入力される入力信号ＩＮがＬレベルとすると、ＭＯＳトランジスタＱ１７はオン、ＭＯＳトランジスタＱ１８はオフとなる。このため、第１インバータ１０の２つの出力信号（内部信号）のレベル、すなわち、Ａ点およびＢ点の各レベルは、図９（Ｂ）に示すようにいずれもＨレベルである。したがって、ＭＯＳトランジスタＱ１９はオフ、ＭＯＳトランジスタＱ２０はオンとなり、出力端子２１の出力信号ＯＵＴは図９（Ｃ）に示すようにＬレベルとなる。
その後、図９（Ａ）に示すように、入力信号ＩＮがＬレベルからＨレベルに変化すると、これにより、ＭＯＳトランジスタＱ１７はオンからオフとなり、ＭＯＳトランジスタＱ１８はオフからオンとなる。このため、Ｂ点のレベルは直ちにＨレベルからＬレベルに変化し、それによりＭＯＳトランジスタＱ２０は直ちにオンからオフとなる。
一方、Ａ点のレベルは、Ａ点の配線容量およびＭＯＳトランジスタＱ１９のゲート容量等の容量と可変抵抗素子ＶＲ１の抵抗との時定数に従って、徐々にＨレベルからＬレベルに変化を開始する。この時刻において、Ａ点の電位（レベル）はまだＭＯＳトランジスタＱ１９をオンにするほど変化（低下）せず、ＭＯＳトランジスタＱ１９はオフの状態を保っている。
一方、Ａ点のレベルは、Ａ点の配線容量およびＭＯＳトランジスタＱ１９のゲート容量等の容量と可変抵抗素子ＶＲ１の抵抗との時定数に従って、徐々にＨレベルからＬレベルに変化を開始する。この時刻において、Ａ点の電位（レベル）はまだＭＯＳトランジスタＱ１９をオンにするほど変化（低下）せず、ＭＯＳトランジスタＱ１９はオフの状態を保っている。
したがって、ＭＯＳトランジスタＱ１９、Ｑ２０はともにオフであるので、ＭＯＳトランジスタＱ１９、Ｑ２０を貫通する経路の貫通電流は発生しない。また、このときには、図９（Ｃ）に示すように、出力信号ＯＵＴは、出力端子２１の浮遊容量によりＬレベルを保っている。
その後、Ａ点のレベルがさらにＬレベルに向かって変化していき、ＭＯＳトランジスタＱ１９のゲート・ソース間電位がＭＯＳトランジスタＱ１９の閾値電圧より大きくなると、ＭＯＳトランジスタＱ１９はオンを開始する。このため、出力端子２１からの出力信号ＯＵＴは、図９（Ｃ）に示すように徐々にＨレベル方向に変化を開始する。さらに、ＭＯＳトランジスタＱ１９のゲート・ソース間電位が大きくなると、ＭＯＳトランジスタＱ１９の駆動能力が大きくなり、出力信号ＯＵＴは電圧変化速度が上昇し、最終的に出力信号ＯＵＴは電圧変化速度が再び低下してＨレベルに漸近していく。
その後、Ａ点のレベルがさらにＬレベルに向かって変化していき、ＭＯＳトランジスタＱ１９のゲート・ソース間電位がＭＯＳトランジスタＱ１９の閾値電圧より大きくなると、ＭＯＳトランジスタＱ１９はオンを開始する。このため、出力端子２１からの出力信号ＯＵＴは、図９（Ｃ）に示すように徐々にＨレベル方向に変化を開始する。さらに、ＭＯＳトランジスタＱ１９のゲート・ソース間電位が大きくなると、ＭＯＳトランジスタＱ１９の駆動能力が大きくなり、出力信号ＯＵＴは電圧変化速度が上昇し、最終的に出力信号ＯＵＴは電圧変化速度が再び低下してＨレベルに漸近していく。
しかし、この第１実施形態の出力バッファ回路では、従来回路の動作と異なって、出力端子２１の出力信号ＯＵＴがＬレベルからＨレベルに向かう途中の中間電位（中間レベル）にある状態において、可変抵抗素子ＶＲ１の抵抗値が減少するように制御される。
すなわち、出力端子の出力信号ＯＵＴが中間レベルのときには、図２に示すように、可変抵抗素子ＶＲ１の抵抗値は小さくなる。このため、Ａ点の容量と可変抵抗素子ＶＲ１の抵抗で形成される時定数は小さくなり、Ａ点の電位がＬレベルに向かう速度が従来回路よりも速くなる。従って、ＭＯＳトランジスタＱ１９はゲート・ソース電圧が大きいほど駆動能力が大きいので、ＭＯＳトランジスタＱ１９はより大きな駆動能力を持つようになり出力端子２１の電圧変化が速くなる。
すなわち、出力端子の出力信号ＯＵＴが中間レベルのときには、図２に示すように、可変抵抗素子ＶＲ１の抵抗値は小さくなる。このため、Ａ点の容量と可変抵抗素子ＶＲ１の抵抗で形成される時定数は小さくなり、Ａ点の電位がＬレベルに向かう速度が従来回路よりも速くなる。従って、ＭＯＳトランジスタＱ１９はゲート・ソース電圧が大きいほど駆動能力が大きいので、ＭＯＳトランジスタＱ１９はより大きな駆動能力を持つようになり出力端子２１の電圧変化が速くなる。
その後、図９（Ａ）に示すように、入力信号ＩＮがＨレベルからＬレベルに変化すると、ＭＯＳトランジスタＱ１８はオンからオフとなり、Ｑ１７はオフからオンとなる。このため、Ａ点のレベルは直ちにＬレベルからＨレベルに変化し、これによりＭＯＳトランジスタＱ１９は直ちにオンからオフとなる。
一方、Ｂ点のレベルは、Ｂ点の配線容量およびＭＯＳトランジスタＱ２０のゲート容量等の容量と可変抵抗素子ＶＲ１の抵抗との時定数に従って、徐々にＬレベルからＨレベルに変化を開始する。この時刻において、Ｂ点のレベルはまだＭＯＳトランジスタＱ２０をオンにするほど変化せず、ＭＯＳトランジスタＱ２０はオフの状態を保っている。したがって、ＭＯＳトランジスタＱ１９、Ｑ２０は、ともにオフであるためにＭＯＳトランジスタＱ１９、Ｑ２０を貫通する経路の貫通電流は発生しない。また、出力信号ＯＵＴは、出力端子２１の浮遊容量でＨレベルを保っている。
一方、Ｂ点のレベルは、Ｂ点の配線容量およびＭＯＳトランジスタＱ２０のゲート容量等の容量と可変抵抗素子ＶＲ１の抵抗との時定数に従って、徐々にＬレベルからＨレベルに変化を開始する。この時刻において、Ｂ点のレベルはまだＭＯＳトランジスタＱ２０をオンにするほど変化せず、ＭＯＳトランジスタＱ２０はオフの状態を保っている。したがって、ＭＯＳトランジスタＱ１９、Ｑ２０は、ともにオフであるためにＭＯＳトランジスタＱ１９、Ｑ２０を貫通する経路の貫通電流は発生しない。また、出力信号ＯＵＴは、出力端子２１の浮遊容量でＨレベルを保っている。
その後、Ｂ点の電位がさらにＨレベルに向かって変化（上昇）していき、ＭＯＳトランジスタＱ２０のゲート・ソース間電位がＭＯＳトランジスタＱ２０の閾値電圧より大きくなると、ＭＯＳトランジスタＱ２０はオンを開始する。このため、出力端子２１からの出力信号ＯＵＴは、図９（Ｃ）に示すように徐々にＬレベル方向に変化を開始する。さらに、ＭＯＳトランジスタＱ２０のゲート・ソース間電位が大きくなると、ＭＯＳトランジスタＱ２０の駆動能力が大きくなり、出力端子は電圧変化速度が上昇し、最終的に出力端子は電圧変化速度がふたたび低下しＬレベルに漸近していく。
しかし、この第１実施形態の出力バッファ回路は、従来回路の動作と異なって、出力端子２１の出力信号ＯＵＴがＨレベルからＬレベルに向かう途中の中間電位（中間レベル）の状態では、その出力信号ＯＵＴによって可変抵抗素子ＶＲ１の抵抗値が減少するように制御される（図２参照）。
すなわち、出力端子２１の出力信号ＯＵＴが中間レベルにあるときには、図２に示すように、可変抵抗素子ＶＲ１の抵抗値が小さくなる。このため、Ｂ点の容量と可変抵抗素子ＶＲ１の抵抗で形成される時定数は小さくなり、Ｂ点がＨレベルに向かう速度が従来回路よりも速くなる。従って、ＭＯＳトランジスタＱ２０はゲート・ソース電圧が大きいほど駆動能力が大きいので、ＭＯＳトランジスタＱ２０はより大きな駆動能力を持つようになり出力端子２１の電圧変化が速くなる。
すなわち、出力端子２１の出力信号ＯＵＴが中間レベルにあるときには、図２に示すように、可変抵抗素子ＶＲ１の抵抗値が小さくなる。このため、Ｂ点の容量と可変抵抗素子ＶＲ１の抵抗で形成される時定数は小さくなり、Ｂ点がＨレベルに向かう速度が従来回路よりも速くなる。従って、ＭＯＳトランジスタＱ２０はゲート・ソース電圧が大きいほど駆動能力が大きいので、ＭＯＳトランジスタＱ２０はより大きな駆動能力を持つようになり出力端子２１の電圧変化が速くなる。
以上のように、第１実施形態と従来回路とは、第２インバータを構成するＰ型とＮ型のＭＯＳトランジスタが同時にオンすることは無く、貫通電流が発生しない。また、第２インバータのトランジスタがオフからオンになった直後の駆動能力を小さめに押さえることで、出力端子からの出力信号ＯＵＴの変化が急峻になることを避け、不用輻射を低減することができる。
しかし、第１実施形態では、出力端子電圧がＬレベルからＨレベルに変化、または逆にＨレベルからＬレベルに変化する過程において、その出力端子電圧を従来回路に比べてより速く変化させることができる。このため、出力端子の負荷容量が大きい場合に、出力信号ＯＵＴの著しい遅延の発生を避けることができる。
また、第１実施形態では、出力信号が中間電位（中間レベル）にとどまる時間を短くできるため、出力端子が接続される後段のデバイスの入力回路部での貫通電流の発生を短い時間に押さえることができる。
また、第１実施形態では、出力信号が中間電位（中間レベル）にとどまる時間を短くできるため、出力端子が接続される後段のデバイスの入力回路部での貫通電流の発生を短い時間に押さえることができる。
（第２実施形態）
この第２実施形態に係る出力バッファ回路は、半導体基板上にＭＯＳトランジスタを用いて集積回路化されたものであり、図３に示すように、Ｐ型のＭＯＳトランジスタＱ２１、可変抵抗素子ＶＲ２、およびＮ型のＭＯＳトランジスタＱ２２からなる第１インバータ３０と、Ｐ型のＭＯＳトランジスタＱ２３およびＮ型のＭＯＳトランジスタＱ２４からなる第２インバータ４０とを備えている。
この第２実施形態に係る出力バッファ回路は、半導体基板上にＭＯＳトランジスタを用いて集積回路化されたものであり、図３に示すように、Ｐ型のＭＯＳトランジスタＱ２１、可変抵抗素子ＶＲ２、およびＮ型のＭＯＳトランジスタＱ２２からなる第１インバータ３０と、Ｐ型のＭＯＳトランジスタＱ２３およびＮ型のＭＯＳトランジスタＱ２４からなる第２インバータ４０とを備えている。
ここで、第２実施形態は、半導体基板上にＭＯＳトランジスタを用いて集積回路化した点は第１実施形態と異なるが、第１実施形態の構成を基本とし、図１の可変抵抗素子ＶＲ１を図３の可変抵抗素子ＶＲ２のように具体化したものである。
第１インバータ３０は、入力端子３１に供給される入力信号ＩＮを入力し、この入力信号ＩＮに応じてＡ点、およびＢ点に異なる２つの信号をそれぞれ出力するようになっている。また、第２インバータ４０は、その第１インバータ３０から出力される２つの信号を入力し、この両入力信号に応じて出力端子４１から出力信号ＯＵＴを出力するようになっている。
第１インバータ３０は、入力端子３１に供給される入力信号ＩＮを入力し、この入力信号ＩＮに応じてＡ点、およびＢ点に異なる２つの信号をそれぞれ出力するようになっている。また、第２インバータ４０は、その第１インバータ３０から出力される２つの信号を入力し、この両入力信号に応じて出力端子４１から出力信号ＯＵＴを出力するようになっている。
可変抵抗素子ＶＲ２は、図１の可変抵抗素子ＶＲ１に対応するものであり、抵抗素子Ｒ３と、Ｐ型のＭＯＳトランジスタＱ２５およびＮ型のＭＯＳトランジスタＱ２６を直列接続した直列接続回路とからなる。そして、その抵抗素子Ｒ３とその直列接続回路とが、並列接続回路を形成したものである。
抵抗素子Ｒ３は、例えば、ポリシリコン抵抗や拡散層で形成される一定な抵抗値（ただし、抵抗値の温度依存性や電圧依存性があるが大局的には一定値とみなす）を有する抵抗素子である。
抵抗素子Ｒ３は、例えば、ポリシリコン抵抗や拡散層で形成される一定な抵抗値（ただし、抵抗値の温度依存性や電圧依存性があるが大局的には一定値とみなす）を有する抵抗素子である。
さらに詳述すると、ＭＯＳトランジスタＱ２１、可変抵抗素子ＶＲ２、およびＭＯＳトランジスタＱ２２が直列に接続されている。そして、ＭＯＳトランジスタＱ２１のソースが第１電源に接続され、正電源電圧ＶＤＤが印加されるようになっている。また、ＭＯＳトランジスタＱ２２のソースが第２電源に接続され、グランド電圧ＶＳＳが印加されるようになっている。
ＭＯＳトランジスタＱ２１、Ｑ２２の各ゲートには、入力端子３１に供給される入力信号ＩＮがそれぞれ入力されるようになっている。また、ＭＯＳトランジスタＱ２１のドレインと可変抵抗素子ＶＲ２の一端との共通接続点であるＡ点と、ＭＯＳトランジスタＱ２２のドレインと可変抵抗素子ＶＲ２の他端との共通接続点であるＢ点とから、第１インバータ３０の各出力を得るようになっている。
ＭＯＳトランジスタＱ２５、Ｑ２６は直列接続されるとともに、その各ゲートは共通接続されている。そして、その共通接続部は出力端子４１に接続され、その各ゲートに出力信号ＯＵＴがそれぞれ供給されるようになっている。また、ＭＯＳトランジスタＱ２５のソースは、抵抗素子Ｒ３の一端側と共通接続され、その共通接続部がＭＯＳトランジスタＱ２１のドレインに接続されている。さらに、ＭＯＳトランジスタＱ２６のソースは、抵抗素子Ｒ３の他端側と共通接続され、その共通接続部がＭＯＳトランジスタＱ２２のドレインに接続されている。
ＭＯＳトランジスタＱ２３およびＭＯＳトランジスタＱ２４は直列に接続されている。そして、ＭＯＳトランジスタＱ２３のソースが第１電源に接続され、正電源電圧ＶＤＤが印加されるようになっている。また、ＭＯＳトランジスタＱ２４のソースが第２電源に接続され、グランド電圧ＶＳＳが印加されるようになっている。
ＭＯＳトランジスタＱ２３、Ｑ２４の各ゲートは、可変抵抗素子ＶＲ２の両端である上記のＡ点とＢ点とにそれぞれ接続され、第１インバータ３０からの異なる出力信号が入力されるようになっている。また、ＭＯＳトランジスタＱ２３、Ｑ２４の各ドレインは共通接続され、その共通接続部が出力端子４１に接続されている。さらに、出力端子４１の出力信号ＯＵＴは、可変抵抗素子ＶＲ２を構成するＭＯＳトランジスタＱ２５，Ｑ２６の各ゲートに供給され、その出力信号ＯＵＴのレベルに応じてその可変抵抗素子ＶＲ２の抵抗値が可変されるようになっている。
ＭＯＳトランジスタＱ２３、Ｑ２４の各ゲートは、可変抵抗素子ＶＲ２の両端である上記のＡ点とＢ点とにそれぞれ接続され、第１インバータ３０からの異なる出力信号が入力されるようになっている。また、ＭＯＳトランジスタＱ２３、Ｑ２４の各ドレインは共通接続され、その共通接続部が出力端子４１に接続されている。さらに、出力端子４１の出力信号ＯＵＴは、可変抵抗素子ＶＲ２を構成するＭＯＳトランジスタＱ２５，Ｑ２６の各ゲートに供給され、その出力信号ＯＵＴのレベルに応じてその可変抵抗素子ＶＲ２の抵抗値が可変されるようになっている。
次に、このような構成からなる第２実施形態の動作例について説明する。
この第２実施形態は、上記のように、第１実施形態を基本とし、図１の可変抵抗素子ＶＲ１を図３の可変抵抗素子ＶＲ２のように具体化したものである。そこで、以下では可変抵抗素子ＶＲ２の動作について説明する。
この可変抵抗素子ＶＲ２は、出力端子電圧（出力信号ＶＯＵＴ）がＨレベル（電源電圧ＶＤＤ）であるときは、ＭＯＳトランジスタＱ２５がオフとなり、出力端子電圧がＬレベル（グランド電圧ＶＳＳ）であるときは、ＭＯＳトランジスタＱ２６がオフとなる。従って、これらの場合には、ＭＯＳトランジスタＱ２５、Ｑ２６の直列回路の抵抗値は無限大となる。
この第２実施形態は、上記のように、第１実施形態を基本とし、図１の可変抵抗素子ＶＲ１を図３の可変抵抗素子ＶＲ２のように具体化したものである。そこで、以下では可変抵抗素子ＶＲ２の動作について説明する。
この可変抵抗素子ＶＲ２は、出力端子電圧（出力信号ＶＯＵＴ）がＨレベル（電源電圧ＶＤＤ）であるときは、ＭＯＳトランジスタＱ２５がオフとなり、出力端子電圧がＬレベル（グランド電圧ＶＳＳ）であるときは、ＭＯＳトランジスタＱ２６がオフとなる。従って、これらの場合には、ＭＯＳトランジスタＱ２５、Ｑ２６の直列回路の抵抗値は無限大となる。
一方、出力端子電圧が電源電圧ＶＤＤとグランド電圧ＶＳＳとの中間電位（中間レベル）にある場合には、ＭＯＳトランジスタＱ２６、Ｑ２５の両方がオンし、その直列回路の抵抗値は有限な値となる。
このような動作により、可変抵抗素子ＶＲ２の両端の抵抗値、すなわち、抵抗値が一定な抵抗素子Ｒ３とＭＯＳトランジスタＱ２５，Ｑ２６の直列回路とからなる並列接続回路の抵抗値は、図２に示すような特性となる。
したがって、この第２実施形態は、第１実施形態において説明した動作と同様の動作を行う。
このような動作により、可変抵抗素子ＶＲ２の両端の抵抗値、すなわち、抵抗値が一定な抵抗素子Ｒ３とＭＯＳトランジスタＱ２５，Ｑ２６の直列回路とからなる並列接続回路の抵抗値は、図２に示すような特性となる。
したがって、この第２実施形態は、第１実施形態において説明した動作と同様の動作を行う。
（第３実施形態）
この第３実施形態に係る出力バッファ回路は、半導体基板上にＭＯＳトランジスタを用いて集積回路化されたものであり、図４に示すように、Ｐ型のＭＯＳトランジスタＱ２１、可変抵抗素子ＶＲ３、およびＮ型のＭＯＳトランジスタＱ２２からなる第１インバータ３０Ａと、Ｐ型のＭＯＳトランジスタＱ２３およびＮ型のＭＯＳトランジスタＱ２４からなる第２インバータ４０とを備えている。
この第３実施形態に係る出力バッファ回路は、半導体基板上にＭＯＳトランジスタを用いて集積回路化されたものであり、図４に示すように、Ｐ型のＭＯＳトランジスタＱ２１、可変抵抗素子ＶＲ３、およびＮ型のＭＯＳトランジスタＱ２２からなる第１インバータ３０Ａと、Ｐ型のＭＯＳトランジスタＱ２３およびＮ型のＭＯＳトランジスタＱ２４からなる第２インバータ４０とを備えている。
すなわち、この第３実施形態は、図３に示す第２実施形態の構成を基本とし、図３に示す可変抵抗素子ＶＲ２を、図４に示す可変抵抗素子ＶＲ３に置き換えたものである。従って、第２実施形態と同一の構成要素には同一符号を付してその説明を適宜省略し、以下ではその構成の差異を中心に説明する。
第１インバータ３０Ａは、入力端子３１に供給される入力信号ＩＮを入力し、この入力信号ＩＮに応じてＡ点、およびＢ点に異なる２つの信号をそれぞれ出力するようになっている。また、第２インバータ４０は、その第１インバータ３０Ａから出力される２つの信号を入力し、この両入力信号に応じて出力端子４１から出力信号ＯＵＴを出力するようになっている。
第１インバータ３０Ａは、入力端子３１に供給される入力信号ＩＮを入力し、この入力信号ＩＮに応じてＡ点、およびＢ点に異なる２つの信号をそれぞれ出力するようになっている。また、第２インバータ４０は、その第１インバータ３０Ａから出力される２つの信号を入力し、この両入力信号に応じて出力端子４１から出力信号ＯＵＴを出力するようになっている。
可変抵抗素子ＶＲ３は、図３の可変抵抗素子ＶＲ２に対応するものである。この可変抵抗素子ＶＲ３は、図４に示すように、抵抗素子Ｒ４とＰ型のＭＯＳトランジスタＱ３１とが並列接続された第１並列接続回路と、抵抗素子Ｒ５とＮ型のＭＯＳトランジスタＱ３２とが並列接続された第２並列接続回路とからなる。そして、その第１並列接続回路とその第２並列接続回路とを、直列接続した直列接続回路からなる。
抵抗素子Ｒ４，Ｒ５は、例えば、ポリシリコン抵抗や拡散層で形成される一定な抵抗値（ただし、抵抗値の温度依存性や電圧依存性があるが大局的には一定値とみなす）を有する抵抗素子からなる。
抵抗素子Ｒ４，Ｒ５は、例えば、ポリシリコン抵抗や拡散層で形成される一定な抵抗値（ただし、抵抗値の温度依存性や電圧依存性があるが大局的には一定値とみなす）を有する抵抗素子からなる。
さらに詳述すると、抵抗素子Ｒ４とＭＯＳトランジスタＱ３１とが並列接続されて第１並列接続回路を形成し、その第１並列接続回路の一端側がＭＯＳトランジスタＱ２１のドレインに接続されている。また、抵抗素子Ｒ５とＭＯＳトランジスタＱ３２とが並列接続されて第２並列接続回路を形成している。そして、その第２並列接続回路の一端側が上記の第１並列接続回路の他端側に接続され、その第２並列接続回路の他端側がＭＯＳトランジスタＱ２２のドレインに接続されている。
さらに、ＭＯＳトランジスタＱ３１，Ｑ３２の各ゲートは、共通接続されている。そして、その共通接続部は出力端子４１に接続され、その各ゲートに出力信号ＯＵＴがそれぞれ供給されるようになっている。
さらに、ＭＯＳトランジスタＱ３１，Ｑ３２の各ゲートは、共通接続されている。そして、その共通接続部は出力端子４１に接続され、その各ゲートに出力信号ＯＵＴがそれぞれ供給されるようになっている。
次に、このような構成からなる第３実施形態の動作例について説明する。
図４に示す可変抵抗素子ＶＲ３は、出力端子電圧（出力信号ＯＵＴ）がＨレベル（電源電圧ＶＤＤ）であるときは、ＭＯＳトランジスタＱ３１がオフとなり、出力端子電圧がＬレベル（グランド電圧ＶＳＳ）であるときは、ＭＯＳトランジスタＱ３２がオフとなる。従って、これらの場合には、ＭＯＳトランジスタＱ３１、Ｑ３２の抵抗値はいずれも無限大となり、可変抵抗ＶＲ３の抵抗値は抵抗素子Ｒ４，Ｒ５の各抵抗値の和となる。
図４に示す可変抵抗素子ＶＲ３は、出力端子電圧（出力信号ＯＵＴ）がＨレベル（電源電圧ＶＤＤ）であるときは、ＭＯＳトランジスタＱ３１がオフとなり、出力端子電圧がＬレベル（グランド電圧ＶＳＳ）であるときは、ＭＯＳトランジスタＱ３２がオフとなる。従って、これらの場合には、ＭＯＳトランジスタＱ３１、Ｑ３２の抵抗値はいずれも無限大となり、可変抵抗ＶＲ３の抵抗値は抵抗素子Ｒ４，Ｒ５の各抵抗値の和となる。
一方、出力端子電圧が電源電圧ＶＤＤとグランド電圧ＶＳＳとの中間電位（中間レベル）にある場合には、ＭＯＳトランジスタＱ３１、Ｑ３２の両方がオンし、その回路の各部分の抵抗値は有限な値となる。
このような動作により、可変抵抗素子ＶＲ３の両端の抵抗値は、出力端子電圧が電源電圧ＶＤＤである場合は、出力端子電圧が電源電圧ＶＤＤとグランド電圧ＶＳＳとの中間電位にある場合よりも大きな値を有するようになる。すなわち、可変抵抗素子ＶＲ３の両端の抵抗値は、図２に示すような特性となる。
したがって、この第３実施形態は、第１実施形態において説明した動作と同様の動作を行う。
このような動作により、可変抵抗素子ＶＲ３の両端の抵抗値は、出力端子電圧が電源電圧ＶＤＤである場合は、出力端子電圧が電源電圧ＶＤＤとグランド電圧ＶＳＳとの中間電位にある場合よりも大きな値を有するようになる。すなわち、可変抵抗素子ＶＲ３の両端の抵抗値は、図２に示すような特性となる。
したがって、この第３実施形態は、第１実施形態において説明した動作と同様の動作を行う。
（第４実施形態）
この第４実施形態に係る出力バッファ回路は、半導体基板上にＭＯＳトランジスタを用いて集積回路化されたものであり、図５に示すように、Ｐ型のＭＯＳトランジスタＱ２１、可変抵抗素子ＶＲ４、およびＮ型のＭＯＳトランジスタＱ２２からなる第１インバータ３０Ｂと、Ｐ型のＭＯＳトランジスタＱ２３およびＮ型のＭＯＳトランジスタＱ２４からなる第２インバータ４０と、レベル判定回路５０とを備えている。
この第４実施形態に係る出力バッファ回路は、半導体基板上にＭＯＳトランジスタを用いて集積回路化されたものであり、図５に示すように、Ｐ型のＭＯＳトランジスタＱ２１、可変抵抗素子ＶＲ４、およびＮ型のＭＯＳトランジスタＱ２２からなる第１インバータ３０Ｂと、Ｐ型のＭＯＳトランジスタＱ２３およびＮ型のＭＯＳトランジスタＱ２４からなる第２インバータ４０と、レベル判定回路５０とを備えている。
すなわち、この第４実施形態は、図３に示す第２実施形態の構成を基本とし、図３に示す可変抵抗素子ＶＲ２を、図５に示す可変抵抗素子ＶＲ４に置き換え、かつ、レベル判定回路５０を追加したものである。
従って、第２実施形態と同一の構成要素には同一符号を付してその説明を適宜省略し、以下ではその構成の差異を中心に説明する。
第１インバータ３０Ｂは、入力端子３１に供給される入力信号ＩＮを入力し、この入力信号ＩＮに応じてＡ点、およびＢ点に異なる２つの信号をそれぞれ出力するようになっている。また、第２インバータ４０は、その第１インバータ３０Ｂから出力される２つの信号を入力し、この両入力信号に応じて出力端子４１から出力信号ＯＵＴを出力するようになっている。
従って、第２実施形態と同一の構成要素には同一符号を付してその説明を適宜省略し、以下ではその構成の差異を中心に説明する。
第１インバータ３０Ｂは、入力端子３１に供給される入力信号ＩＮを入力し、この入力信号ＩＮに応じてＡ点、およびＢ点に異なる２つの信号をそれぞれ出力するようになっている。また、第２インバータ４０は、その第１インバータ３０Ｂから出力される２つの信号を入力し、この両入力信号に応じて出力端子４１から出力信号ＯＵＴを出力するようになっている。
レベル判定回路５０は、出力端子４１の出力信号ＯＵＴを入力し、その出力信号ＯＵＴのレベルを判定し、その判定結果に応じてＭＯＳトランジスタＱ３７，Ｑ３８をオンオフ制御するオンオフ信号を、そのＭＯＳトランジスタＱ３７，Ｑ３８の各ゲートに供給するものである。
可変抵抗素子ＶＲ４は、図３の可変抵抗素子ＶＲ２に対応するものである。この可変抵抗素子ＶＲ４は、図５に示すように、抵抗素子Ｒ６、Ｐ型のＭＯＳトランジスタＱ３７、およびＮ型のＭＯＳトランジスタＱ３８を並列接続された並列接続回路からなる。
可変抵抗素子ＶＲ４は、図３の可変抵抗素子ＶＲ２に対応するものである。この可変抵抗素子ＶＲ４は、図５に示すように、抵抗素子Ｒ６、Ｐ型のＭＯＳトランジスタＱ３７、およびＮ型のＭＯＳトランジスタＱ３８を並列接続された並列接続回路からなる。
抵抗素子Ｒ６は、例えば、ポリシリコン抵抗や拡散層で形成される一定な抵抗値（ただし、抵抗値の温度依存性や電圧依存性があるが大局的には一定値とみなす）を有する抵抗素子からなる。
さらに詳述すると、抵抗素子Ｒ６、Ｐ型のＭＯＳトランジスタＱ３７、およびＮ型のＭＯＳトランジスタＱ３８が並列接続されて並列接続回路を形成している。そして、その並列接続回路の一端側がＭＯＳトランジスタＱ２１のドレインに接続され、その並列接続回路の他端側がＭＯＳトランジスタＱ２２のドレインに接続されている。
さらに、ＭＯＳトランジスタＱ３７，Ｑ３８の各ゲートは、レベル判定回路５０からのオンオフ信号がそれぞれ供給されるようになっている。
さらに詳述すると、抵抗素子Ｒ６、Ｐ型のＭＯＳトランジスタＱ３７、およびＮ型のＭＯＳトランジスタＱ３８が並列接続されて並列接続回路を形成している。そして、その並列接続回路の一端側がＭＯＳトランジスタＱ２１のドレインに接続され、その並列接続回路の他端側がＭＯＳトランジスタＱ２２のドレインに接続されている。
さらに、ＭＯＳトランジスタＱ３７，Ｑ３８の各ゲートは、レベル判定回路５０からのオンオフ信号がそれぞれ供給されるようになっている。
次に、このような構成からなる第４実施形態の動作例について説明する。
図５に示すレベル判定回路５０は、第２インバータ４０からの出力信号ＯＵＴを入力し、その出力信号ＯＵＴのレベルを以下のように判定し、この判定結果に応じてＭＯＳトランジスタＱ３７，Ｑ３８をオンオフ制御するオン信号またはオフ信号を出力する。
すなわち、レベル判定回路５０は、出力信号（出力端子電圧）ＯＵＴのレベルが、あらかじめ設定してある比較電圧Ｖ１と比較電圧Ｖ２（Ｖ１＜Ｖ２）との間にある場合には（図６参照）、ＭＯＳトランジスタＱ３７，Ｑ３８をオンにするオン信号を生成する。
図５に示すレベル判定回路５０は、第２インバータ４０からの出力信号ＯＵＴを入力し、その出力信号ＯＵＴのレベルを以下のように判定し、この判定結果に応じてＭＯＳトランジスタＱ３７，Ｑ３８をオンオフ制御するオン信号またはオフ信号を出力する。
すなわち、レベル判定回路５０は、出力信号（出力端子電圧）ＯＵＴのレベルが、あらかじめ設定してある比較電圧Ｖ１と比較電圧Ｖ２（Ｖ１＜Ｖ２）との間にある場合には（図６参照）、ＭＯＳトランジスタＱ３７，Ｑ３８をオンにするオン信号を生成する。
そのオン信号はＭＯＳトランジスタＱ３７，Ｑ３８の各ゲートに供給されるので、ＭＯＳトランジスタＱ３７，Ｑ３８はオンとなる。従って、このときには、可変抵抗素子ＶＲ４の両端の抵抗値は、抵抗素子Ｒ６、ＭＯＳトランジスタＱ３７、およびＭＯＳトランジスタＱ３８が並列接続された各抵抗の合成抵抗値となる。
一方、レベル判定回路５０は、出力信号ＯＵＴのレベルが、グランド電圧ＶＳＳと比較電圧Ｖ１（ＶＳＳ＜Ｖ１）との間にある場合、あるいは比較電圧Ｖ２と電源電圧ＶＤＤ（Ｖ２＜ＶＤＤ）との間にある場合には（図６参照）、ＭＯＳトランジスタＱ３７，Ｑ３８をオフにするオフ信号を生成する。
一方、レベル判定回路５０は、出力信号ＯＵＴのレベルが、グランド電圧ＶＳＳと比較電圧Ｖ１（ＶＳＳ＜Ｖ１）との間にある場合、あるいは比較電圧Ｖ２と電源電圧ＶＤＤ（Ｖ２＜ＶＤＤ）との間にある場合には（図６参照）、ＭＯＳトランジスタＱ３７，Ｑ３８をオフにするオフ信号を生成する。
このオフ信号はＭＯＳトランジスタＱ３７，Ｑ３８の各ゲートに供給されるので、ＭＯＳトランジスタＱ３７，Ｑ３８はオフとなる。従って、このときには、可変抵抗素子ＶＲ４の両端の抵抗値は、抵抗素子Ｒ６の抵抗値となる。
このような動作により、可変抵抗素子ＶＲ４の抵抗値の出力端子電圧に対する変化は、図６に示すような特性となる。
したがって、この第４実施形態は、第１実施形態において説明した動作と同様の動作を行う。
このような動作により、可変抵抗素子ＶＲ４の抵抗値の出力端子電圧に対する変化は、図６に示すような特性となる。
したがって、この第４実施形態は、第１実施形態において説明した動作と同様の動作を行う。
なお、上記の各実施形態では、その構成素子としてＭＯＳトランジスタを用いた場合について説明した。しかし、ＭＯＳトランジスタに代えて、バイポーラトランジスタを用いたり、あるいはその他信号をオン／オフできるスイッチング素子を用いるようにしても良い。また、出力端子を駆動する内部信号（例えば、図１のＡ点やＢ点）に、意図的に容量素子を接続して信号の変化する速度を所望の値とすることもできる。
ＶＲ１〜ＶＲ４ 可変抵抗素子
ＶＤＤ 電源電圧
ＶＳＳ グランド電圧
Ｑ１７、Ｑ１９、Ｑ２１、Ｑ２３、Ｑ２５ Ｐ型のＭＯＳトランジスタ
Ｑ１８、Ｑ２０、Ｑ２２、Ｑ２４、Ｑ２６ Ｎ型のＭＯＳトランジスタ
Ｑ３１、Ｑ３７ Ｐ型のＭＯＳトランジスタ
Ｑ３２、Ｑ３８ Ｎ型のＭＯＳトランジスタ
１０、３０、３０Ａ、３０Ｂ 第１インバータ
１１、３１ 入力端子
２０、４０ 第２インバータ
２１、４１ 出力端子
５０ レベル判定回路
ＶＤＤ 電源電圧
ＶＳＳ グランド電圧
Ｑ１７、Ｑ１９、Ｑ２１、Ｑ２３、Ｑ２５ Ｐ型のＭＯＳトランジスタ
Ｑ１８、Ｑ２０、Ｑ２２、Ｑ２４、Ｑ２６ Ｎ型のＭＯＳトランジスタ
Ｑ３１、Ｑ３７ Ｐ型のＭＯＳトランジスタ
Ｑ３２、Ｑ３８ Ｎ型のＭＯＳトランジスタ
１０、３０、３０Ａ、３０Ｂ 第１インバータ
１１、３１ 入力端子
２０、４０ 第２インバータ
２１、４１ 出力端子
５０ レベル判定回路
Claims (7)
- 第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、
第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータとを備え、
前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各入力端子に共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、
前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各入力端子に前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、
前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、
さらに前記可変抵抗手段は、
抵抗素子と、第１導電型および第２導電型の２つのトランジスタを直列接続した直列接続回路とを、並列接続した並列接続回路からなり、
かつ、前記２つのトランジスタの各入力端子に前記第２インバータの出力信号をそれぞれ供給するようにしたことを特徴とする出力バッファ回路。 - 第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、
第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータとを備え、
前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各入力端子に共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、
前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各入力端子に前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、
前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、
さらに前記可変抵抗手段は、
第１抵抗素子および第１導電型のトランジスタを並列接続した第１並列接続回路と、第２抵抗素子および第２導電型のトランジスタを並列接続した第２並列接続回路とを、直列接続した直列接続回路からなり、
かつ、前記２つのトランジスタの各入力端子に前記第２インバータの出力信号をそれぞれ供給するようにしたことを特徴とする出力バッファ回路。 - 第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、
第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータと、
レベル判定手段と、を備え、
前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各入力端子に共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、
前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各入力端子に前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、
前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、
前記レベル判定手段は、前記第２インバータの出力信号のレベルを所定値によって判定し、その判定結果に応じて所定のオンオフ信号を生成するようになっており、
さらに前記可変抵抗手段は、
抵抗素子と、第１導電型のトランジスタと、第２導電型のトランジスタとを並列接続した並列接続回路からなり、
かつ、前記２つのトランジスタの各入力端子に前記レベル判定手段で生成するオンオフ信号をそれぞれ供給するようにし、
しかも前記レベル判定手段は、
前記第２インバータの出力信号のレベルが、第１の所定値と前記第１の所定値より大きい第２の所定値との間にある場合には、前記２つのトランジスタをオンにする前記オンオフ信号を生成し、前記第２インバータの出力信号のレベルが、前記第１の所定値以下である場合、あるいは前記第２の所定値以上である場合には前記２つのトランジスタをオフにする前記オンオフ信号を生成することを特徴とする出力バッファ回路。 - 第１電源と第２電源との間に、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、
前記第１電源と前記第２電源との間に、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータとを備え、
前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各ゲートに共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、
前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各ゲートに前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、
前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、
さらに前記可変抵抗手段は、
抵抗素子と、第１導電型および第２導電型の２つのトランジスタを直列接続した直列接続回路とを、並列接続した並列接続回路からなり、
かつ、前記２つのトランジスタの各入力端子に前記第２インバータの出力信号をそれぞれ供給するようにしたことを特徴とする出力バッファ回路。 - 第１電源と第２電源との間に、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、
前記第１電源と前記第２電源との間に、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータとを備え、
前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各ゲートに共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、
前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各ゲートに前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、
前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、
さらに前記可変抵抗手段は、
第１抵抗素子および第１導電型のトランジスタを並列接続した第１並列接続回路と、第２抵抗素子および第２導電型のトランジスタを並列接続した第２並列接続回路とを、直列接続した直列接続回路からなり、
かつ、前記２つのトランジスタの各入力端子に前記第２インバータの出力信号をそれぞれ供給するようにしたことを特徴とする出力バッファ回路。 - 第１電源と第２電源との間に、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、
前記第１電源と前記第２電源との間に、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータと、
レベル判定手段と、を備え、
前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各ゲートに共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、
前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各ゲートに前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、
前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、
前記レベル判定手段は、前記第２インバータの出力信号のレベルを所定値によって判定し、その判定結果に応じて所定のオンオフ信号を生成するようになっており、
さらに前記可変抵抗手段は、
抵抗素子と、第１導電型のトランジスタと、第２導電型のトランジスタとを並列接続した並列接続回路からなり、
かつ、前記２つのトランジスタの各入力端子に前記レベル判定手段で生成するオンオフ信号をそれぞれ供給し、
しかも前記レベル判定手段は、
前記第２インバータの出力信号のレベルが、第１の所定値と前記第１の所定値より大きい第２の所定値との間にある場合には、前記２つのトランジスタをオンにする前記オンオフ信号を生成し、前記第２インバータの出力信号のレベルが、前記第１の所定値以下である場合、あるいは前記第２の所定値以上である場合には前記２つのトランジスタをオフにする前記オンオフ信号を生成することを特徴とする出力バッファ回路。 - 第１電源と第２電源との間に、第１導電型の第１トランジスタと、可変抵抗手段と、第２導電型の第２トランジスタとを直列に接続させた第１インバータと、
前記第１電源と前記第２電源との間に、第１導電型の第３トランジスタと第２導電型の第４トランジスタとを直列に接続させた第２インバータとを備え、
前記第１インバータは、前記第１トランジスタおよび前記第２トランジスタの各ゲートに共通の入力信号を入力するとともに、前記可変抵抗手段の両端から異なる２つの出力信号をそれぞれ出力するようにし、
前記第２インバータは、前記第３トランジスタおよび前記第４トランジスタの各ゲートに前記第１インバータの前記第１トランジスタと前記可変抵抗手段との共通接続部からの出力信号と前記第２トランジスタと前記可変抵抗手段との共通接続部からの出力信号とをそれぞれ入力するとともに、その両トランジスタの共通接続部から出力信号を取り出すようにし、
かつ、前記可変抵抗手段は、その抵抗値が前記第２インバータの出力信号のレベルに従って制御されるようになっており、
前記第２インバータの出力信号のレベルが前記第１電源の電圧と前記第２電源の電圧との間の電圧で遷移する場合には、前記第１電源の電圧および前記第２電源の電圧以外の遷移途中の電圧において、前記可変抵抗手段の抵抗値が最も小さくなるようにしたことを特徴とする出力バッファ回路。
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