JP2007128639A - メモリ装置、メモリシステム、及びメモリ装置のデータ入出力方法 - Google Patents

メモリ装置、メモリシステム、及びメモリ装置のデータ入出力方法 Download PDF

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Abstract


【課題】 メモリセルアレイアクセスクロックの速度が制限される環境下でデータ入出力速度を増加させること。
【解決手段】 メモリ装置は、複数のワードライン、複数のカラムライン、及び複数のメモリセルを含むメモリセルアレイ、ローデコーディング部、Ｋビットプリフェッチ部、及び出力バッファ部を含む。ローデコーディング部は、第１クロックに応答してローアドレスをデコーディングして前記デコーディングされたローアドレスに対応するワードラインを活性化させる。Ｋビットプリフェッチ部は、前記メモリセルアレイにアクセスするための第２クロックに応答してカラムアドレスをデコーディングして前記活性化されたワードラインに連結されたメモリセルから前記デコーディングされたカラムアドレスに対応するＫ個のデータをプリフェッチする。ここで、前記第２クロックの周波数は前記第１クロックの周波数の１／Ｍであり、Ｍは２のべき乗以外の実数であり、Ｋは２以上の自然数である。
【選択図】 図９

Description

本発明は、メモリ装置、メモリシステム、及びメモリ装置のデータ入出力方法に関する。
図１は、従来のＳＤＲＡＭのデータ入出力動作を説明するための概念図である。図１を参照すると、従来のＳＤＲＡＭ１０では外部クロック（ｅｘｔｅｒｎａｌ ｃｌｏｃｋ）の１つの周期に１つのデータが入出力される。従来のＳＤＲＡＭ１０のデータ入出力時に使用される外部クロックの周波数が１００ＭＨｚである場合、ＳＤＲＡＭ１０の内部のメモリセルアレイにアクセスするためのクロック（アレイアクセスクロック）の周波数も上記と同様に１００ＭＨｚとなる。
図１のように、ＤＲＡＭのデータ入出力速度（Ｉ／Ｏ ｓｐｅｅｄ）を示すＤＱピンのトグリングレート（ｔｏｇｇｌｉｎｇ ｒａｔｅ）が１００Ｍｂｐｓ程度と低い場合には、ＤＲＡＭに印加される外部クロックの周波数とデータの入出力速度が同じである。
しかし、メモリシステムで要求されるデータ入出力速度が増加の増加に対応すべく、メモリ内部クロックの１つの周期内の上昇エッジと下降エッジにそれぞれデータを入出力させてデータ入出力速度を２倍に増加させるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリが開発された。ＤＤＲメモリは、プリフェッチ（ｐｒｅ−ｆｅｔｃｈ）方式を使用する。
図２は、従来のＤＤＲのデータ入出力動作を説明するための概念図である。
ＤＲＡＭの場合、ローライン（ｒｏｗ ｌｉｎｅ）アクセスが行われると、同じローラインに連結されたメモリセルのデータがセンスアンプにラッチされる。同じローラインに連結されたメモリセルのデータ１つを１つのデータ経路（ｄａｔａ ｐａｔｈ）に連結する代わりに、プリフェッチ方式は、同じローラインに連結されたメモリセルのデータ２つを複数個のデータ経路に連結する。
即ち、ＤＤＲメモリ２０は、内部的に複数個の並列データ経路（ｐａｒａｌｌｅｌ ｄａｔａ ｐａｔｈ）を形成して、それぞれ１００ＭＨｚの動作周波数を有するメモリセルアレイアクセスクロックを用いてメモリセルアレイにアクセスし、データ入出力端で前記複数個の並列データ経路のそれぞれの出力を２００ＭＨｚの動作周波数を有するクロックに同期させてＤＱピンに出力させる。その結果、データ入出力速度を２倍に増加させる。
ここで、２つ、４つ、８つの同じデータ経路を有する場合をそれぞれ２ビットプリフェッチ（２ｂｉｔ ｐｒｅ−ｆｅｔｃｈ）、４ビットプリフェッチ、８ビットプリフェッチという。２ビット、４ビット、８ビットプリフェッチの場合、それぞれ１つのリード（ｒｅａｄ）又はライト（ｗｒｉｔｅ）コマンドによって一括して入出力できるデータの最小単位（ｂｕｒｓｔ ｌｅｎｇｔｈ）が２、４、８である。
図３は、従来のＲＤＲＡＭ（Ｒａｍｂｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のデータ入出力動作を説明するための概念図である。ＲＤＲＡＭ３０では、８ビットプリフェッチを適用して、データ入出力速度はメモリセルアレイにアクセスするためのクロックの動作速度の８倍になる。
一方、ｘ８ Ｉ／Ｏピンを有する８つのＤＲＡＭが１つのメモリモジュール上に装着された場合、メモリコントローラとメモリモジュール間は６４ビット（８バイト）のシステムバスで連結される。
上記のようなメモリモジュールにＳＤＲＡＭが装着された場合、与えられたカラムアドレスによって入出力される最小データ単位（ｂｕｒｓｔ ｌｅｎｇｔｈ）が１であるため、１回のリード又はライトコマンドによって８バイトのデータがシステムバスを通じて伝送される。２ビットプリフェッチを有するＤＤＲは１６バイト（バースト長２）、４ビットプリフェッチを有するＤＤＲ２は３２バイト（バースト長４）、８ビットプリフェッチを有するＤＤＲ３は６４バイト（バースト長８）のデータが１回のリード又はライトコマンドによってシステムバスを通じて伝送される。
図４は、従来のＳＤＲＡＭ、ＤＤＲ、ＤＤＲ２、ＤＤＲ３のデータ入出力速度とメモリセルアレイアクセス速度を示すテーブルである。
図４を参照すると、ＤＲＡＭのメモリセルアレイアクセス速度（ａｒｒａｙ ａｃｃｅｓｓ ｓｐｅｅｄ）とデータ入出力速度（Ｉ／Ｏ ｓｐｅｅｄ）は２のｎ乗の差異を有する。例えば、ＤＤＲ３で８ビットプリフェッチを使用する場合、メモリセルアレイアクセス速度は１００〜２００ＭＨｚであり、データ入出力速度は８００ＭＨｚ〜１６００ＭＨｚであって、データ入出力速度はメモリセルアレイアクセス速度の８倍である。
図５は８ビットプリフェッチＤＤＲ３メモリの内部ブロック構成を示すブロック図であり、図６は図５の８ビットプリフェッチＤＤＲ３メモリでのデータリード動作時のタイミング図である。図５は、外部クロックＣＬＫ１は４００ＭＨｚ、メモリセルアレイアクセスクロックＣＬＫ２１は１００ＭＨｚ、データ入出力クロックＣＬＫ３は８００ＭＨｚである場合を示す。
周波数分周器５０５ａによって外部クロックＣＬＫ１（例えば、４００ＭＨｚ）を１／４に周波数分周して、１００ＭＨｚのメモリセルアレイアクセスクロックＣＬＫ２１を生成する。周波数逓倍器５８３によって外部クロックＣＬＫ１を２倍の周波数に変換してデータ入出力クロックＣＬＫ３を生成する。
図５を参照すると、８ビットプリフェッチＤＤＲ３メモリは、アドレスバッファ５０１、ローラッチ５０３、ローデコーディング部５１０、カラムラッチ５０７、プリフェッチ部５５０、メモリセルアレイ５２０、ビットラインセンスアンプ部５３０、カラム選択部５４０、出力バッファ部５６０、及びデータピン（ＤＱ）５８１を含む。図５では、データリード動作時のアドレス経路及びデータ出力経路を図示し、コマンド経路及びデータライト経路は図示していない。
４００ＭＨｚの外部クロックＣＬＫ１は、ローラッチ５０３及びロープリデコーダ５１１に提供され、１００ＭＨｚのメモリセルアレイアクセスクロックＣＬＫ２１は、カラムラッチ５０７及びカラムプリデコーダ５２１に提供される。データ入出力クロックＣＬＫ３は、出力バッファ部５６０のラッチ０、ラッチ１、...ラッチ７に印加される。
メモリに入力されたアドレスは、アドレスバッファ５０１に保存される。ローアドレスは外部クロックＣＬＫ１に同期されローラッチ５０３でラッチされた後、外部クロックＣＬＫ１に同期されロープリデコーダ５１１及びローデコーダ５１３で構成されたローデコーディング部５１０でデコーディングされる。カラムアドレスはメモリセルアレイアクセスクロックＣＬＫ２１に同期されカラムラッチ５０７でラッチされた後、メモリセルアレイアクセスクロックＣＬＫ２１に同期されプリフェッチ部５５０のカラムプリデコーダ５５１及びカラムデコーダ５５３でデコーディングされる。
リード（ＲＥＡＤ）コマンドが活性化され、ローアドレスによってローライン（ｒｏｗ ｌｉｎｅ）が活性化されると、活性化されたローラインに連結されたメモリセルのデータがビットラインセンスアンプ部５３０にラッチされる。前記カラムアドレスによってカラム選択部５４０の前記カラムアドレスに対応されるカラムラインにビットラインセンスアンプ部５３０にデータがラッチされる。前記データはデータ入出力ライン（Ｉ／Ｏライン）に出力される。
データ入出力ライン（Ｉ／Ｏライン）に出力されたデータは、入出力センスアンプ５５５によって増幅されデータ入出力クロックＣＬＫ３に同期されラッチ０、ラッチ１、...、ラッチ７によってラッチされた後、出力バッファ５６３を経てＤＱ５８１ピンに出力される。
図５の８ビットプリフェッチ方式は、同じローラインに連結されたメモリセルのデータ８つ（Ｄ０、Ｄ１、...、Ｄ７）をメモリセルアレイアクセスクロックＣＬＫ２１に同期させ、８つのデータ経路（ｄａｔａ ｐａｔｈ）に連結する。即ち、８ビットプリフェッチＤＤＲメモリは、内部的に８つの並列データ経路を形成してそれぞれ１００ＭＨｚの動作周波数を有するメモリセルアレイアクセスクロックＣＬＫ２１を用いてメモリセルアレイにアクセスし、データ入出力端で前記８つの並列データ経路のそれぞれの出力データＤ０、Ｄ１、...、Ｄ７を８００ＭＨｚの動作周波数を有するクロックＣＬＫ３に同期させてＤＱピンに出力させる。
図７は４ビットプリフェッチＤＤＲ３メモリの内部ブロック構成を示すブロック図であり、図８は図７の４ビットプリフェッチＤＤＲ３メモリでのデータリード動作時のタイミング図である。図７は、図５の８ビットプリフェッチＤＤＲ３を同じデータ入出力速度を有する４ビットプリフェッチ構造に変更したものである。即ち、図７は、メモリセルアレイアクセスクロックを２倍に増加させてプリフェッチのための並列データ経路の個数を８つから４つに減少させる場合を示す。
図５の８ビットプリフェッチＤＤＲ３のように、外部クロックＣＬＫ１は４００ＭＨｚ、データ入出力クロックＣＬＫ３は８００ＭＨｚである。メモリセルアレイアクセスクロックＣＬＫ２２は、図５の８ビットプリフェッチＤＤＲ３のメモリセルアレイアクセスクロックＣＬＫ２１の２倍である２００ＭＨｚである。周波数分周器５０５ｂによって外部クロックＣＬＫ１を１／２に周波数分周して、２００ＭＨｚのメモリセルアレイアクセスクロックＣＬＫ２２を生成することができる。
図７の４ビットプリフェッチ方式は、同じローラインに連結されたメモリセルの４つのデータ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）を２００ＭＨｚの動作周波数を有するメモリセルアレイアクセスクロックＣＬＫ２２に同期させて、４つのデータ経路に連結する。順次に、同じローラインに連結されたメモリセルの４つのデータ（Ｄ４、Ｄ５、Ｄ６、Ｄ７）を次のクロックのメモリセルアレイアクセスクロックＣＬＫ２２に同期させて前記４つのデータ経路に連結する。
即ち、４ビットプリフェッチＤＤＲメモリは、内部的に４つの並列データ経路を形成して、それぞれ２００ＭＨｚの動作周波数を有するメモリセルアレイアクセスクロックＣＬＫ２２を用いてメモリセルアレイにアクセスして、Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７をプリフェッチし、データ入出力端で前記４つの並列データ経路のそれぞれの出力データを８００ＭＨｚの動作周波数を有するクロックＣＬＫ３に同期させてＤＱピンを通じてＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７に出力する。
従って、８ビットプリフェッチＤＤＲメモリは、１００ＭＨｚの動作周波数を有するメモリセルアレイアクセスクロックＣＬＫ２１にＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７の８つのデータをプリフェッチしてＤＱピンを通じて８００Ｍｂｐｓの速度で出力する一方、４ビットプリフェッチＤＤＲメモリは、２００ＭＨｚの動作周波数を有するメモリセルアレイアクセスクロックＣＬＫ２２にＤ０、Ｄ１、Ｄ２、Ｄ３及びＤ４、Ｄ５、Ｄ６、Ｄ７の４つのデータをそれぞれプリフェッチして、ＤＱピンを通じて８００Ｍｂｐｓの速度で出力する。
メモリデータ入出力速度（Ｉ／Ｏ ｓｐｅｅｄ）を増加させるためには、メモリセルアレイアクセスクロックの速度を増加させるか、プリフェッチ数を増加させる必要がある。
ＤＤＲ３で同じデータ入出力速度を発生させるために、８ビットプリフェッチの代わりに、４ビットプリフェッチを使用する場合には、メモリセルアレイアクセス速度は、図４を参照すると、２００〜４００ＭＨｚが必要である。しかし、現在のメモリコア構造で見ると、上記のような高速のメモリセルアレイアクセス速度を実現することは難しい。
従来のメモリ動作では、データ入出力速度は、図４に図示されたように、メモリセルアレイアクセスクロック速度と２ｎの関係を有していた。メモリセルアレイアクセスクロックの速度は、現在のＤＲＡＭ技術上、一定速度以上に具現することは難しいので、メモリセルアレイアクセスクロック速度をある限界値以上に増加させることは難しい。
従って、従来ではデータ入出力速度を増加させるためには、メモリセルアレイアクセスクロック速度の限界によってプリフェッチの数を増加させて最小バースト長を増加させる方法を使用した。これについては、特許文献１に開示されている。
韓国特許公開番号第２００３−００６１２１７号
従って、本発明の第１目的は、メモリセルアレイアクセスクロックの速度が制限される環境下でデータ入出力速度を増加させることができるメモリ装置を提供することにある。
本発明の第２目的は、前記メモリ装置で構成されたメモリシステムを提供することにある。
本発明の第３目的は、データ入出力方法を提供することにある。
上述した本発明の第１目的を達成するための本発明の一側面によるメモリ装置は、複数のワードライン、複数のカラムライン、及び複数のメモリセルを含むメモリセルアレイ、第１クロックに応答してローアドレスをデコーディングして前記デコーディングされたローアドレスに対応するワードラインを活性化させるローデコーディング部、前記メモリセルアレイにアクセスするための第２クロックに応答してカラムアドレスをデコーディングして前記活性化されたワードラインに連結されたメモリセルから前記デコーディングされたカラムアドレスに対応するＫ個のデータをプリフェッチするＫビットプリフェッチ部、及び第３クロックに応答して前記Ｋビットプリフェッチされたデータをデータストリームとして出力する出力バッファ部を含む。ここで、前記第２クロックの周波数は前記第１クロックの周波数の１／Ｍであり、Ｍは２のべき乗以外の実数であり、Ｋは２以上の自然数である。前記第２クロックの周波数が前記メモリセルアレイのアクセス速度の物理的限界値より小さくなるように前記Ｍの値が決定されることができる。前記メモリ装置は、ＤＲＡＭ、例えば、ＤＤＲ、ＤＤＲ２、及びＤＤＲ３メモリのうちの１つであり得る。
また、本発明の第２目的を達成するための本発明の一側面によるメモリシステムは、複数のメモリ装置を含むメモリモジュール、及び前記複数のメモリ装置にコマンド及びアドレスを伝送し、前記複数のメモリ装置とデータを送受信するメモリコントローラを含む。前記複数のメモリ装置のそれぞれは、前記言及したメモリ装置の構成を有する。
また、本発明の第３目的を達成するための本発明の一側面によるメモリ装置のデータ入出力方法は、第１クロックに応答してローアドレスをデコーディングして前記デコーディングされたローアドレスに対応するワードラインを活性化させる段階、前記メモリセルアレイにアクセスするための第２クロックに応答してカラムアドレスをデコーディングして前記活性化されたワードラインに連結されたメモリセルから前記デコーディングされたカラムアドレスに対応するＫ個のデータをプリフェッチする段階、及び第３クロックに応答して前記Ｋビットプリフェッチされたデータをデータストリームとして出力する段階を含む。ここで、前記第２クロックの周波数は前記第１クロックの周波数の１／Ｍであり、Ｍは２のべき乗以外の実数であり、Ｋは２以上の自然数である。前記第２クロックの周波数が前記メモリセルアレイのアクセス速度の物理的限界値より小さくなるように前記Ｍの値が決定されることができる。
本発明は、多様な変更を加えることができ、多様な形態を有することができ、特定の実施形態を図面に例示し、明細書に詳細に説明する。しかし、これは、本発明を特定の形態に限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物及び代替物が含まれる。なお、各図面の同様の構成要素には同じ参照符号を付している。
第１、第２などの用語は、多様な構成要素を説明するために用いることができるが、本発明の構成要素はこのような用語によって限定されない。上記の用語は、一つの構成要素を他の構成要素と区別する目的として用いられる。例えば、本発明の権利範囲から逸脱することなく、第１構成要素を第２構成要素とし、同様に第２構成要素を第１構成要素とすることができる。
ある構成要素が他の構成要素に「連結」されるか又は「接続」されると記載された場合には、一方の構成要素が他の構成要素に直接連結されているかまたは直接接続されている場合もあるが、その間に他の構成要素が存在する場合も含まれる。また、ある構成要素が他の構成要素に「直接連結」されているか又は「直接接続」されていると記載された場合には、その間に他の構成要素は存在しない。
本明細書で用いた用語は、特定の実施形態を説明するためのものであって、本発明を限定するためのものではない。例えば、単数の表現は、文脈上明確に異なるように意味しない限り、複数の表現をも含む。本明細書において、「含む」または「有する」などの用語は、説明した特徴、数字、段階、動作、構成要素、部分またはこれらを組み合わせたものの存在を示し、１つ以上の他の特徴や、数字、段階、動作、構成要素、部分またはこれらを組み合わせたものの存在または付加の可能性を予め排除しない。
異なるものとして定義しない限り、技術的であるか科学的な用語を含めてここで用いられる全ての用語は、当業者によって一般的に理解される意味に対応する。一般的な辞典に定義されている用語は、関連技術の文脈上で有する意味と同様の意味を有するものと解釈すべきであり、本明細書で明示的にに定義しない限り、限定的に解釈されるべきではない。
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。以下、図面上の同様の構成要素には同じ参照符号を使用し、同様構成要素についての重複した説明は省略する。
図９は本発明の好適な一実施形態に係る４ビットプリフェッチＤＤＲ３メモリの内部ブロック構成を示すブロック図であり、図１０は本発明の好適な一実施形態に係る図９の４ビットプリフェッチＤＤＲ３メモリでのデータリード動作時のタイミング図である。
図９は、外部クロックＣＬＫ１は４００ＭＨｚ、メモリセルアレイアクセスクロックＣＬＫ２３はＣＬＫ１／Ｍ ＭＨｚ、データ入出力クロックＣＬＫ３は８００ＭＨｚである場合を示す。
周波数合成器９０５ａによって外部クロックＣＬＫ１（例えば、４００ＭＨｚ）の周波数を所定の周波数に変換して、メモリセルアレイアクセスクロックＣＬＫ２３を生成する。ここで、上記Ｍの値は、前記メモリセルアレイにアクセス可能なクロック速度の物理的限界値より前記メモリセルアクセスクロックＣＬＫ２３の周波数が小さい値を有するように決定されうる。周波数合成器９０５ａは、バースト長情報に基づいて前記所定の周波数を決定することができる。
前記Ｍは、２のべき乗以外の実数値を有することができる。例えば、Ｍは２のべき乗以外の自然数、３、５、６、７等になることができる。又は、Ｍは２のべき乗以外の自然数の１／２、即ち、３／２、５／２、６／２、７／２等になることができる。又は、Ｍは２のべき乗以外の自然数の１／４、即ち、３／４、５／４、６／４、７／４等になることができる。
周波数逓倍器（Ｆｒｅｑｕｅｎｃｙ Ｍｕｌｔｉｐｌｉｅｒ）５８３によって外部クロックＣＬＫ１を２倍の周波数に変換して、データ入出力クロックＣＬＫ３を生成する。前記メモリセルアレイアクセスクロックＣＬＫ２３の周波数は、ＣＬＫ３／Ｌ（Ｌは、２のべき乗以外の実数）ＭＨｚになることができる。例えば、データ入出力クロックが８００ＭＨｚである時、Ｌは３／２になることができる。
図９を参照すると、本発明の好適な一実施形態に係る４ビットプリフェッチＤＤＲ３メモリは、アドレスバッファ９０１、ローラッチ９０３、ローデコーディング部９１０、カラムラッチ９０７、プリフェッチ部９５０、メモリセルアレイ９２０、ビットラインセンスアンプ部９３０、カラム選択部９４０、出力バッファ部９６０、及びデータピン（ＤＱ）９８１を含む。プリフェッチ部９５０は、４つのデータ経路を含む。それぞれのデータ経路は、カラムプリデコーダ９５１、カラムデコーダ９５３、及び入出力センスアンプ９５５を含む。
図９では、データリード動作時のアドレス経路及びデータ出力経路を図示し、コマンド経路及びデータライト経路は一般的なＤＤＲメモリのコマンド経路及びデータライト経路と同様なので省略した。
４００ＭＨｚの外部クロックＣＬＫ１は、ローラッチ９０３及びロープリデコーダ９１１に提供され、４００／３ＭＨｚのメモリセルアレイアクセスクロックＣＬＫ２３は、カラムラッチ９０７及びカラムプリデコーダ９５１に提供される。メモリセルアレイアクセスクロックＣＬＫ２３は、カラムデコーダ９５３にも提供されうる。データ入出力クロックＣＬＫ３は、出力バッファ部９６０のラッチ０、ラッチ１、...、ラッチ７（９６１）に印加される。
図９では、カラムラッチ９０７がカラムプリデコーダ９５１を経てカラムデコーダ９５３に連結されることを図示したが、カラムラッチ９０７は、カラムデコーダ９５３にすぐ連結されることもできる。また、図９では、ローラッチ９０３がロープリデコーダ９１１を経てローデコーダ９１３に連結されることを図示したが、ローラッチ９０３はローデコーダ９１３にすぐ連結されることもできる。
メモリに入力されたアドレスは、アドレスバッファ９０１に保存される。ローアドレスは外部クロックＣＬＫ１に同期されローラッチ９０３でラッチされた後、外部クロックＣＬＫ１に同期されロープリデコーダ９１１及びローデコーダ９１３で構成されたローデコーディング部９１０でデコーディングされる。外部クロックＣＬＫ１は、ローデコーダ９１３にも提供されうる。カラムアドレスは、メモリセルアレイアクセスクロックＣＬＫ２３に同期されカラムラッチ９０７でラッチされた後、メモリセルアレイアクセスクロックＣＬＫ２３に同期されプリフェッチ部９５０のカラムプリデコーダ９５１及びカラムデコーダ９５３でデコーディングされる。
リード（ＲＥＡＤ）コマンドが活性化され、ローアドレスによってローラインが活性化されると、活性化されたローラインに連結されたメモリセルのデータＤ０、Ｄ１、Ｄ２、Ｄ３がビットラインセンスアンプ部９３０にラッチされる。
カラムプリデコーダ９５１は、メモリセルアレイアクセスクロックＣＬＫ２３に応答して前記カラムアドレスをプリデコーディングして、前記カラムアドレスが複数のメモリブロックのうち、該当されるメモリブロック情報を得る。
カラムデコーダ９５３は、前記プリデコーディングされたカラムアドレスに基づいてカラム選択信号を出力することができる。前記カラム選択信号によって対応されるメモリブロックのカラムラインが選択され、前記選択されたカラムラインに対応されるビットラインセンスアンプ部９３０にラッチされたデータＤ０、Ｄ１、Ｄ２、Ｄ３がデータ入出力ライン（Ｉ／Ｏライン）に出力される。
データ入出力ライン（Ｉ／Ｏライン）に出力されたデータＤ０、Ｄ１、Ｄ２、Ｄ３は、入出力センスアンプ９５５によって増幅され、データ入出力クロックＣＬＫ３に同期されラッチ０、ラッチ１、ラッチ２、ラッチ３によってラッチされた後、出力バッファ９６３を経てＤＱ（９８１）ピンに出力される。
順次に、同じローラインに連結されたメモリセルのデータＤ４、Ｄ５、Ｄ６、Ｄ７を次のクロックのメモリセルアレイアクセスクロックＣＬＫ２３に同期させてラッチ０、ラッチ１、ラッチ２、ラッチ３によってラッチさせた後、出力バッファ９６３を経てＤＱ（９８１）ピンに出力する。
図９の８ビットプリフェッチ方式は、同じローラインに連結されたメモリセルのデータ４つ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、又はＤ４、Ｄ５、Ｄ６、Ｄ７）をメモリセルアレイアクセスクロックＣＬＫ２３に同期させて４つのデータ経路に連結する。即ち、４ビットプリフェッチＤＤＲメモリは、内部的に４つの並列データ経路を形成して、それぞれ４００／３ＭＨｚの動作周波数を有するメモリセルアレイアクセスクロックＣＬＫ２３を用いてメモリセルアレイにアクセスし、データ入出力端で前記４つの並列データ経路のそれぞれの出力データＤ０、Ｄ１、Ｄ２、Ｄ３、又はＤ４、Ｄ５、Ｄ６、Ｄ７を８００ＭＨｚの動作周波数を有するクロックＣＬＫ３に同期させてＤＱピンに出力させる。
図１０のブラックアウト区間は、以下の数式１によって求めることができる。
ブラックアウト区間＝ｔ３−ｔ２＝（ｔ３−ｔ１）−（ｔ２−ｔ１）＝Ｔ２−ＢＬ×Ｔ３ … （数式１）
ただし、Ｔ２はＣＬＫ２３の周期、ＢＬはＢｕｒｓｔ Ｌｅｎｇｔｈ（バースト長）、Ｔ３はＣＬＫ３の周期である。
また、ｔ３時点とｔ１時点間の時間間隔は、メモリセルアレイアクセスクロックＣＬＫ２３の周期Ｔ１と同じである。
図９では、４ビットプリフェッチＤＤＲ３の場合を例として説明したが、本実施形態は、８ビット、１６ビット、及び３２ビットプリフェッチにも適用することができる。
例えば、８００Ｍｂｐｓのデータ入出力速度を有する４ビットプリフェッチＤＤＲ３の場合、メモリセルアレイアクセスクロックＣＬＫ２３を外部クロックＣＬＫ１の１／５である４００／５ＭＨｚとすると（Ｍ＝５）、デファレンシャルシグナリング方式を使用したままでデータ入出力速度を８００Ｍｂｐｓの２倍である１．６Ｇｂｐｓに増加させるためには、メモリセルアレイアクセスクロックＣＬＫ２３を２倍である（２×４００／５）ＭＨｚとし（Ｍ＝５／２）、４ビットプルフェッチを使用することができる。この場合、メモリセルアレイアクセスクロックＣＬＫ２３は１６０ＭＨｚであって、前記メモリセルアレイにアクセス可能なクロック速度の物理的限界値より小さい値を有する。
図１１は、本発明の好適な一実施形態に係るメモリシステムを示すブロック図である。図１１は、例示的にメモリモジュール１１１０が８つのメモリ（Ｍ１〜Ｍ８）で構成された場合を示すものであり、８つのメモリで構成された場合には限定されない。
図１１のメモリＭ１〜Ｍ８は図９のメモリの構成を有し、外部クロックＣＬＫ１は、それぞれのメモリとメモリコントローラ１１２０に印加される。図１１を参照すると、メモリコントローラ１１２０は、ＣＡバスを通じてそれぞれのメモリにコマンド及びアドレスを伝送する。また、メモリコントローラ１１２０は、ＤＱバスを通じてそれぞれのメモリとデータを送受信する。
図１１では、メモリコントローラ１２００と複数のメモリがマルチドロップ（ｍｕｌｔｉ−ｄｒｏｐ）方式で連結される場合を図示したが、本発明の好適な実施形態に係るメモリシステムは、メモリコントローラ１２００とそれぞれのメモリがポイント−トゥ−ポイント方式で連結される場合にも適用可能である。
図１１では、メモリコントローラ１２００に１つのメモリモジュール１１００が連結された場合を図示したが、本発明の好適な実施形態に係るメモリシステムは、メモリコントローラ１２００に複数のメモリモジュールが連結された場合にも適用が可能である。
上記のようなメモリ装置、メモリシステム、及びメモリ装置のデータ入出力方法によれば、メモリセルアレイアクセスクロックの周波数をデータ入出力速度と２ｎの関係ではなく、任意の周波数を使用することができる。
従って、データ入出力速度を増加させる場合にも、メモリセルアレイのアクセス速度の限界による負担を減少させることができる。
また、データ入出力速度を増加させる場合にも、従来と比較して相対的に小さい最小バースト長を確保することができる。
以上、本発明の好適な実施形態を詳細に説明したが、本発明はこれらに限定されず、当業者であれば本発明の思想と精神を逸脱することなく、本発明を修正または変更できる。
従来のＳＤＲＡＭのデータ入出力動作を説明するための概念図である。 従来のＤＤＲのデータ入出力動作を説明するための概念図である。 従来のＲＤＲＡＭのデータ入出力動作を説明するための概念図である。 従来のＳＤＲＡＭ、ＤＤＲ、ＤＤＲ２、ＤＤＲ３のデータ入出力速度とメモリコアアレイアクセス速度を示すテーブルである。 ８ビットプリフェッチＤＤＲ３メモリの内部ブロック構成を示すブロック図である。 図５の８ビットプリフェッチＤＤＲ３メモリでのデータリード動作時のタイミング図である。 ４ビットプリフェッチＤＤＲ３メモリの内部ブロック構成を示すブロック図である。 図７の４ビットプリフェッチＤＤＲ３メモリでのデータリード動作時のタイミング図である。 本発明の好適な一実施形態に係る４ビットプリフェッチＤＤＲ３メモリの内部ブロック構成を示すブロック図である。 本発明の好適な一実施形態に係る図９の４ビットプリフェッチＤＤＲ３メモリでのデータリード動作時のタイミング図である。 本発明の好適な一実施形態に係るメモリシステムを示すブロック図である。
符号の説明
５１０、９１０ ローデコーダ部
５２０、９２０ メモリセルアレイ
５３０、９３０ ビットラインセンスアンプ部
５４０、９４０ カラム選択部
５５０、９５０ カラムデコーダ部
５６０、９６０ 出力バッファ部
９０５ 周波数合成器

Claims (20)

  1. 複数のワードライン、複数のカラムライン、及び複数のメモリセルを含むメモリセルアレイと、
    第１クロックに応答してローアドレスをデコーディングして前記デコーディングされたローアドレスに対応するワードラインを活性化させるローデコーディング部と、
    前記メモリセルアレイにアクセスするための第２クロックに応答してカラムアドレスをデコーディングして前記活性化されたワードラインに連結されたメモリセルから前記デコーディングされたカラムアドレスに対応するＫ個のデータをプリフェッチするＫビットプリフェッチ部と、
    第３クロックに応答して前記Ｋビットプリフェッチされたデータをデータストリームとして出力する出力バッファ部と、を含み、
    前記第２クロックの周波数は前記第１クロックの周波数の１／Ｍであり、Ｍは２のべき乗以外の実数であり、Ｋは２以上の自然数であることを特徴とするメモリ装置。
  2. 前記第２クロックの周波数が前記メモリセルアレイのアクセス速度の物理的限界値より小さくなるように前記Ｍの値が決定されることを特徴とする請求項１記載のメモリ装置。
  3. 前記Ｍは、３であることを特徴とする請求項２記載のメモリ装置。
  4. 前記第２クロックの周波数は、前記第３クロックの周波数の１／Ｌ（Ｌは、２のべき乗以外の実数）であることを特徴とする請求項２記載のメモリ装置。
  5. 前記メモリ装置は、前記第１クロックを周波数合成して前記第２クロックを生成する周波数合成器を更に含むことを特徴とする請求項１記載のメモリ装置。
  6. 前記周波数合成器は、バースト長（ｂｕｒｓｔ ｌｅｎｇｔｈ）情報に基づいて前記第２クロックの周波数を決定することを特徴とする請求項５記載のメモリ装置。
  7. 前記カラムアドレスを前記第２クロックに同期してラッチするカラムラッチを更に含むことを特徴とする請求項１記載のメモリ装置。
  8. 前記Ｋビットプリフェッチ部はＫ個のデータ経路を含み、
    それぞれのデータ経路は、
    前記第２クロックに応答して前記カラムアドレスをプリデコーディングするプリデコーダと、
    前記プリデコーディングされたカラムアドレスをデコーディングするカラムデコーダと、
    前記活性化されたワードラインに連結された前記メモリセルから前記デコーディングされたカラムアドレスに対応するＫ個のデータを増幅する入出力センスアンプと、を含むことを特徴とする請求項７記載のメモリ装置。
  9. 前記メモリ装置は、ＤＲＡＭであることを特徴とする請求項１記載のメモリ装置。
  10. 前記メモリ装置は、ＤＤＲ、ＤＤＲ２、及びＤＤＲ３メモリのうちの１つであることを特徴とする請求項９記載のメモリ装置。
  11. 複数のメモリ装置を含むメモリモジュールと、
    前記複数のメモリ装置にコマンド及びアドレスを伝送し、前記複数のメモリ装置とデータを送受信するメモリコントローラと、を含むメモリシステムであって、
    前記複数のメモリ装置のそれぞれは、
    複数のワードライン、複数のカラムライン、及び複数のメモリセルを含むメモリセルアレイと、
    第１クロックに応答してローアドレスをデコーディングして前記デコーディングされたローアドレスに対応するワードラインを活性化させるローデコーディング部と、
    前記メモリセルアレイにアクセスするための第２クロックに応答してカラムアドレスをデコーディングして前記活性化されたワードラインに連結されたメモリセルから前記デコーディングされたカラムアドレスに対応するＫ個のデータをプリフェッチするＫビットプリフェッチ部と、
    第３クロックに応答して前記Ｋビットプリフェッチされたデータをデータストリームとして出力する出力バッファ部と、を含み、
    前記第２クロックの周波数は前記第１クロックの周波数の１／Ｍであり、Ｍは２のべき乗以外の実数であり、Ｋは２以上の自然数であることを特徴とするメモリシステム。
  12. 前記第２クロックの周波数が前記メモリセルアレイのアクセス速度の物理的限界値より小さくなるように前記Ｍの値が決定されることを特徴とする請求項１１記載のメモリシステム。
  13. 前記Ｍは、３であることを特徴とする請求項１２記載のメモリシステム。
  14. 前記第２クロックの周波数は、前記第３クロックの周波数の１／Ｌ（Ｌは、２のべき乗以外の実数）であることを特徴とする請求項１２記載のメモリシステム。
  15. 前記メモリ装置は、前記第１クロックを周波数合成して前記第２クロックを生成する周波数合成器を更に含むことを特徴とする請求項１１記載のメモリシステム。
  16. 前記周波数合成器は、バースト長情報に基づいて前記第２クロックの周波数を決定することを特徴とする請求項１５記載のメモリシステム。
  17. 第１クロックに応答してローアドレスをデコーディングして前記デコーディングされたローアドレスに対応するワードラインを活性化させる段階と、
    前記メモリセルアレイにアクセスするための第２クロックに応答してカラムアドレスをデコーディングして前記活性化されたワードラインに連結されたメモリセルから前記デコーディングされたカラムアドレスに対応するＫ個のデータをプリフェッチする段階と、
    第３クロックに応答して前記Ｋビットプリフェッチされたデータをデータストリームとして出力する段階と、を含み、
    前記第２クロックの周波数は前記第１クロックの周波数の１／Ｍであり、Ｍは２のべき乗以外の実数であり、Ｋは２以上の自然数であることを特徴とするメモリ装置のデータ入出力方法。
  18. 前記第２クロックの周波数が前記メモリセルアレイのアクセス速度の物理的限界値より小さくなるように前記Ｍの値が決定されることを特徴とする請求項１７記載のメモリ装置のデータ入出力方法。
  19. 前記第２クロックの周波数は、前記第３クロックの周波数の１／Ｌ（Ｌは、２のべき乗以外の実数）であることを特徴とする請求項１８記載のメモリ装置のデータ入出力方法。
  20. 前記第１クロックを周波数合成して、前記第２クロックを生成する段階を更に含むことを特徴とする請求項１７記載のメモリ装置のデータ入出力方法。
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