CN110809799B - 用于频率模式检测和实施的系统和方法 - Google Patents

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Abstract

本文中所提供的系统和方法(120)从存储器装置(10)的命令接口(14)的多个命令获取模式识别命令获取模式。识别芯片选择信号CS的状态。当所述CS从高转变到低时，在所述CS转变之后的第一时钟循环中捕获命令地址的第一部分。当所述命令获取模式处于第一模式时，在紧接在所述第一时钟循环后面的第二时钟循环中捕获所述命令地址的第二部分。否则，当所述命令获取模式处于第二模式时，在紧接在所述第二时钟信号后面的第三时钟循环中捕获所述命令地址的所述第二部分。使用所述命令地址的所述第一部分和所述命令地址的所述第二部分发射内部命令。

Description

用于频率模式检测和实施的系统和方法
技术领域
本发明的实施例大体上涉及计算机存储器系统的领域。更确切地说，本发明的实施例包含用于确定和实施用于实施存储器命令的频率模式的一或多种系统、装置和方法。
背景技术
此章节意图向读者介绍可能涉及本公开的各个方面的技术的各个方面，这些方面在下文中有所描述和/或主张。相信此论述有助于向读者提供背景信息以促进对本公开的各个方面的更好理解。因此，应理解，应鉴于此来阅读这些陈述，而非作为对现有技术的认可。
电子装置常常包含存储电子数据的存储器存储装置。随着电子装置变得更复杂，可提供增加数目的命令用于在存储器上执行(例如，经由存储器控制器/接口)。令人遗憾的是，这些命令可具有不同的执行时间，一些命令相比于其它命令需要较宽的设置/保持窗口。执行这些命令的传统方法使用静态时钟循环执行频率来实施命令，从而针对相比于可将额外时钟循环用于执行的命令可恰当地在较少时钟循环中执行的命令常常导致低效的命令执行时间。相应地，本发明的实施例可针对通过使用多个频率模式来用于存储器命令的执行而达成的增强，从而支持可增加命令执行效率的动态命令执行频率改变。
附图说明
图1是示出根据一实施例的存储器装置的框图；
图2示出根据一实施例用于在1N模式中捕获和执行命令信息的时序图；
图3示出根据一实施例用于在2N模式中捕获和执行命令信息的时序图；
图4示出根据一实施例的非目标命令执行(例如，已取消命令)，其中芯片选择(CS)信号在命令的第二循环期间保持低；
图5是示出根据一实施例用于处理非目标命令的过程的流程图；
图6示出时序图，其中可在1N模式中触发ghost命令；
图7示出时序图，其中可在2N模式中触发ghost命令；以及
图8是示出根据一实施例用于处理潜在ghost命令的过程的流程图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现开发者的特定目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的一般技术人员来说，这些都是设计、构造和制造中的常规任务。
随着输入和输出(IO)数据速率要求持续开发以用于新的存储器规格(例如，电子装置工程设计联合协会(JEDEC)的规格)，用于增加数据处理效率的新机制可能是合乎需要的。举例来说，动态可变的命令执行频率可实现不利用宽处理/访问窗口的命令的缩短的等待时间(例如，通过将命令设定到1N命令检索模式)，同时仍允许执行确实利用宽处理/访问窗口的命令(例如，通过将命令设定到2N命令检索模式)。然而，动态地转变命令执行频率涉及许多挑战。相应地，本文中所公开的实施例涉及命令获取/执行过程的增强，从而支持较高IO数据速率。
现在转而参看各图，图1是示出存储器装置10的某些特征的简化框图。确切地说，图1的框图是示出存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可以是双数据速率型五同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5SDRAM的各种特征允许与先前各代DDR SDRAM相比功率消耗减少、带宽更大以及存储容量更大。
存储器装置10可以包含若干存储器组12。存储器组12可以是例如DDR5 SDRAM存储器组。存储器组12可以提供于布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。每一DIMM可以包含若干SDRAM存储器芯片(例如，x8或x16存储器芯片)，如将了解。每一SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有若干存储器组12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器组12可以进一步经布置以形成组群。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器组12，布置成8个组群，每个组群包含2个存储器组。对于16Gb DDR5 SDRAM，存储器芯片可例如包含32个存储器组12，布置成8个组群，每一组群包含4个存储器组。取决于总体系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。
存储器装置10可包含命令接口14和输入/输出(I/O)接口16。命令接口14被配置成从例如处理器或控制器等外部装置(未图示)提供若干信号(例如，信号15)。处理器或控制器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。
如将了解，命令接口14可包含若干电路，例如时钟输入电路18和命令地址输入电路20，以确保信号15的恰当处置。命令接口14可以从外部装置接收一或多个时钟信号。一般而言，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(Clk_t)和互补时钟信号(Clk_c)。DDR的正时钟边沿指代上升真时钟信号Clk_t与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t的转变和互补时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿上输入，且在正和负时钟边沿两者上发射或接收数据。
时钟输入电路18接收真时钟信号(Clk_t)和互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK供应到内部时钟产生器30，例如延迟锁定回路(DLL)电路。内部时钟产生器30基于所接收内部时钟信号CLK产生相位受控内部时钟信号LCLK。相位受控内部时钟信号LCLK供应到例如I/O接口16，并用作用于确定读取数据的输出定时的定时信号。
内部时钟信号CLK也可以被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可以被提供到命令解码器32。命令解码器32可以从命令总线34接收命令信号，且可以对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可以经由总线36将命令信号提供到内部时钟产生器30以协调相位受控内部时钟信号LCLK的产生。相位受控内部时钟信号LCLK可用以例如通过IO接口16对数据进行计时。
另外，命令解码器32可对命令进行解码，例如，读取命令、写入命令、模式寄存器设定命令、激活命令等，并且经由总线路径40提供对对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如，行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每一存储器组12包含组控制块22，其提供必需的解码(例如，行解码器和列解码器)以及其它特征，例如定时控制和数据控制，以促进到和来自存储器组12的命令的执行。
存储器装置10基于从例如处理器等外部装置接收的命令/地址信号而执行例如读取命令和写入命令等操作。在一个实施例中，命令/地址总线可以是用以容纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t和Clk_c)将命令/地址信号计时到命令接口14。所述命令接口可包含命令地址输入电路20，其经配置以经由例如命令解码器32而接收和发射命令以提供对存储器组12的存取。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。举例来说，当CS_n信号下降到低状态时，命令地址获取和命令执行过程可开始。对存储器装置10内的特定组12的存取通过命令编码于CA<13:0>总线上。
如将在下文详细论述，可支持多个命令处理模式。举例来说，在DDR5中，一些命令是在两个时钟循环上获取的两个循环命令。对于此类两个循环命令，可能有多个获取模式可用，从而实现任一紧接在后面的时钟循环上或其间具有中间时钟循环的两个时钟循环上命令的获取。如本文中所使用，连续时钟循环指代其间不具有时钟循环的时钟循环。举例来说，在第一模式(例如，1N模式)中，第一循环用于获取命令地址的第一部分，且在紧接在后面的循环(例如，第二循环)中获取命令地址的剩余部分。1N模式在其中命令获取为可预测快速的情形中尤其适用，因为命令等待时间缩短到两个时钟循环。
在第二模式(例如，2N模式)中，在接收命令地址的第一部分和接收命令地址的第二部分之间跳过一个时钟。提供所述跳过的循环以发布用于获取命令地址信息的较宽窗口。这在需要额外获取时间时特别适用(例如，在装置初始化处理期间等)。
模式寄存器21可经设定以指示用于命令获取的特定操作模式。模式寄存器21可经由提供到命令接口的命令来设定。一旦设定，模式寄存器21就可提供模式(例如，1N或2N模式)的指示，且可开始选定模式的实施。必须考虑许多因素来实现动态可变的获取模式。如下文所详细论述，命令接口14、命令解码器32和/或其它逻辑/电路可处置这些模式的命令的获取和处理。模式选择和/或实施可由硬件电路和/或硬件电路所实施的机器可读指令来处置。在图1中示出的实施例中，命令接口20的模式选择和实施电路23可处置各种模式的实施细节。
另外，命令接口14可经配置以接收若干其它命令信号。举例来说，可以提供命令/地址裸片上终止(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间可使用重置命令(RESET_n)来重置命令接口14、状态寄存器、状态机等等。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。也可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号以使得它们可调换以用于实现信号到存储器装置10的特定路由。还可提供用以促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用以使存储器装置10进入测试模式以用于连接性测试。
命令接口14也可用于针对可以检测的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余检查(CRC)错误的情况下从存储器装置10发射。也可以产生其它警告信号。此外，用于从存储器装置10发射警告信号(ALERT_n)的总线和引脚可以在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。
利用上文所论述的命令和计时信号，可通过经由IO接口16发射和接收数据信号44，将数据发送到存储器装置10且发送来自存储器装置10的数据。更确切地说，数据可经由数据路径46发送到存储器组12或从存储器组12检索，所述数据路径包含多个双向数据总线。一般称为DQ信号的数据IO信号通常在一或多个双向数据总线中发射和接收。对于例如DDR5 SDRAM存储器装置等某些存储器装置，IO信号可划分成上部和下部字节。举例来说，对于x16存储器装置，IO信号可划分成对应于例如数据信号的上部和下部字节的上部和下部IO信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，例如DDR存储器装置等某些存储器装置可以利用数据选通信号，通常被称作DQS信号。DQS信号由发送数据的外部处理器或控制器(例如，针对写入命令)或由存储器装置10(例如，针对读取命令)来驱动。对于读取命令，DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信号以捕获对应的输入数据。如同时钟信号(Clk_t和Clk_c)，可提供数据选通(DQS)信号作为差分对的数据选通信号(DQS_t/和DQS_c)以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置等某些存储器装置，差分对的DQS信号可划分成对应于例如发送到存储器装置10及从存储器装置10发送的数据的上部和下部字节的上部和下部数据选通信号(例如，UDQS_t/和UDQS_c；LDQS_t/和LDQS_c)。
阻抗(ZQ)校准信号还可经由IO接口16提供到存储器装置10。ZQ校准信号可提供到参考引脚且用以通过在过程、电压和温度(PVT)值的改变中调整存储器装置10的上拉和下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可能影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻而将输入阻抗校准到已知的值。如将了解，精度电阻器通常耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。
另外，环回信号(LOOPBACK)可通过IO接口16提供到存储器装置10。环回信号可在测试或调试阶段期间使用以将存储器装置10设定到其中信号经由同一引脚环回通过存储器装置10的模式中。举例来说，环回信号可用以设定存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据和选通两者或可能仅包含数据引脚。这一般既定用以监视在IO接口16处由存储器装置10捕获的数据。
如将了解，例如电力供应电路(用于接收外部VDD和VSS信号)、模式寄存器(用以限定可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器系统10中。相应地，应理解，提供图1的框图仅为了突出显示存储器装置10的某些功能特征以辅助后续详细描述。
如上文所提及，可使用一组获取模式中的一个执行命令获取和实施。论述现转向可使用的特定模式以及在这些模式下获取和/或执行命令的特定实施方案。
1N模式
论述以1N模式开始。在1N模式中，经由两个后续循环获得命令地址信息。当可使用窄命令地址捕获窗口时，1N模式可用于缩短命令执行等待时间。图2示出根据一实施例用于在1N模式中捕获和执行命令信息的时序图60。
在1N模式中，芯片选择信号(CS)下降到低提供用于获得命令数据的第一循环“循环1”的指示(例如，通过指示第一命令地址捕获)。换句话说，CS下降到低触发用于捕获命令地址的相应部分(例如，第一CA部分CA<13:0>62和第二CA部分CA<13:0>64)的一对时钟的产生。在CS下降到低之后从第一循环“循环1”产生第一时钟，从而捕获第一命令地址部分。从后续循环“循环2”产生第二时钟，从而捕获第二命令地址部分。从第一和第二命令地址捕获获得的信息一起用于发射内部命令，如所示出。
2N模式
在2N模式中，经由具有中间跳过循环的两个循环获得命令地址信息。如上文所论述，2N模式提供较宽命令地址捕获窗口，其可在一些情境中(例如，校准期间等)有用。图3示出根据一实施例用于在2N模式中捕获和执行命令信息的时序图80。
类似于1N模式，在2N模式中，芯片选择信号(CS)下降到低指示命令的第一循环“循环1”。从“循环1”产生第一时钟，从而产生第一命令地址捕获82。然而，在2N模式中，跳过第二循环“循环2”，因为2N模式在命令的第一循环之后跳过一个循环。这由块83示出。跳过的循环提供较宽窗口，从而实现用于命令地址信息处理的更多时间。相应地，在2N模式中，从“循环3”产生第三时钟，从而触发命令地址的第二捕获84。从第一和第二命令地址捕获获得的信息一起用于发射内部命令，如所示出。
为了执行2N模式的循环跳过功能性，可使用2N模式逻辑来确保在第二循环“循环2”期间不从外部引脚捕获命令/地址信息。此外，因为第二命令捕获在“循环3”处发生，所以内部机制的任务可以是确保不在“循环2”处发射命令。
非目标命令
取决于命令，CS可在第二循环期间为高或低。图4示出根据一实施例的非目标命令执行100(例如，已取消的命令)，其中CS在第二循环“循环2”期间保持低。图5是示出根据一实施例用于处理非目标命令的过程120的流程图。如所示出，对于已取消的两个循环命令，CS在所有三个循环“循环1”、“循环2”和“循环3”内都保持低。如上文所提及，在2N模式中，当CS为低时，2N模式逻辑可致使跳过第二循环“循环2”，如框102所指示。然而，非目标命令可能需要额外考虑因素。举例来说，虽然2N逻辑(例如，硬件电路和/或由基于硬件的处理器实施的软件)可仅查看CS下降到低并在2N模式中针对目标命令(例如，其中CS在第二循环“循环2”期间升高回到高的命令)跳过后续循环，但当CS对于非目标命令保持低时，这样的用法可能导致错误的命令地址信息捕获和/或错误的命令发射。
举例来说，使用此方法，2N模式逻辑将检测到CS在第二循环“循环2”上为低，且将致使跳过下一循环“循环3”。然而，此结果将是错误的，因为第二命令地址捕获和非目标命令的命令射击应由第三循环“循环3”在2N模式中触发。相应地，不应跳过“循环3”，如由块104所指示。相应地，2N逻辑并非仅仅在CS为低之后跳过下一时钟循环，而是可包含跟踪CS到低的转变的过去CS状态的历史的指示(例如，双态切换指示符)，使得仅跳过CS转变到低之后的第二时钟。举例来说，可在第一循环“循环1”期间捕获第一命令地址时设定双态切换，使得设定的双态切换指示应跳过下一循环“循环2”。在跳过之后，可重置双态切换，从而指示不跳过下一循环“循环3”。当CS保持低时，双态切换可在高状态和低状态之间交替持续交替的循环。所属领域的一般技术人员可理解，可执行其它双态切换实施方案以提供应跳过的交替时钟的指示。
图5是示出根据一实施例用于使用双态切换来确保恰当跳过的过程120的流程图。过程120通过确定命令获取是否处于2N模式(决策块122)而开始。如果不在2N模式中，则处理继续而无双态切换(例如，无跳过机制)，因为当前双态切换用于跳过情境。然而，当在2N模式中时，作出关于CS是否为低的确定(决策块124)。如果CS并不低，则过程继续而无双态切换，因为当前不在获取/执行任何命令。当CS为低时，作出关于先前循环是否为解码循环的确定(决策块126)。如上文所提及，可在解码开始时设定双态切换。相应地，可通过参考双态切换数据来确定决策块126。当先前循环是解码循环(例如，如基于访问双态切换而确定)时，跳过当前循环(块128)。然而，当先前循环不是解码循环(例如，如基于访问双态切换而确定)时，不跳过所述循环，且针对当前循环捕获命令地址(块130)。
ghost命令
如果不进行谨慎的考虑，可能会无意中触发ghost命令(例如，非既定命令)。图6示出时序图，其中可在1N模式中触发ghost命令。图7示出时序图，其中可在2N模式中触发ghost命令。图8是示出根据一实施例用于处理潜在ghost命令的过程的流程图。
首先以1N模式中的潜在ghost命令开始，如上文所提及，图6示出情境150，其中可在1N模式中触发ghost命令。如所示出，“循环1”/“循环2”对152可以是已取消的两个循环命令，因为CS对于“循环1”和后续“循环2”两者保持低。然而，令人遗憾的是，如果仅当前CS状态用于确定两个循环命令，则“循环2”/“循环3”对154可检测为正常的两个循环命令，因为CS对于“循环2”/“循环3”对的第一循环“循环2”为低且对于第二循环“循环3”为高。此外，命令地址捕获(例如，既定用于“循环1”/“循环2”已取消两个循环命令的周期156处的CA<5:0>)的一部分可与所述正常的两个循环命令解码信号中的一个匹配，从而无意中致使基于“循环2”/“循环3”命令发射特定的两个循环正常命令。
图7示出情境180，其中可在2N模式中触发ghost命令。如所示出，CS信号转变到低，从而致使“循环1”处的第一命令地址捕获。因为命令执行处于2N模式，所以跳过后续循环“循环2”，且在第三循环“循环3”处触发第二命令地址捕获和所得两个循环命令。因此，在块182内部获取基于“循环1”和“循环3”的两个循环命令。然而，可在第三循环“循环3”之前CS下降到低时(例如，针对已取消的命令)触发ghost命令184，且“循环3”中的既定第二命令地址捕获的一部分(例如，CA<5:0>)与周期186处正常的两个循环命令解码信号匹配。在此情况下，如果仅基于CS的当前状态确定命令，则可基于由第三和第五循环“循环3”和“循环5”触发的命令地址捕获触发ghost命令184。
为了避免1N和2N模式中此类ghost命令的触发，可在命令解码期间起始额外指示符。所述指示符可指示两个循环命令解码当前在进行中，使得停用额外解码直至两个循环命令解码完成。图8是示出用于处置潜在ghost命令的过程200的流程图。过程通过确定是否设定两个循环命令解码指示符(决策块202)而开始。如下文所论述，当起始解码循环时(例如，当在命令地址中捕获实际解码指示符时)设定所述指示符。
当设定两个循环命令解码指示符时，停用解码(块204)。此外，在停用解码之后重置所述指示符，使得所述指示符可再用于新的循环。
如果未设定两个循环命令解码指示符，则作出关于当前循环是否为解码循环的确定(决策块206)。如果所述循环不是解码循环，则过程200可重启。然而，当所述循环为解码循环时，针对模式相依宽度设定两个循环命令解码(块208)。举例来说，在1N模式中，所述指示符的宽度被设定成一乘以时钟周期(即，1*tCK)，使得对于已解码循环之后的循环停用解码。在2N模式中，所述指示符的宽度被设定成2*tCK，使得对于解码循环之后的两个循环停用解码。
如可能了解的，当前技术可促进快速且有效的命令获取和执行。多个命令获取模式可提供在一些情境中扩展命令获取的灵活性，且使其它情境中命令获取的频率最大化。
尽管本发明可以容许有各种修改和替代形式，但已经在图式中借助于实例展示并且已经在本文中详细描述特定实施例。然而，应理解，本发明并不意图限于所公开的特定形式。相反，本发明将涵盖落入由所附权利要求书界定的本发明的精神和范围内的所有修改、等效物和替代方案。
本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果附于本说明书末尾的任何权利要求含有指定为“用于[执行][某一功能]...的构件”或“用于[执行][某一功能]...的步骤”的一或多个要素，则希望根据35U.S.C.112(f)解读此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，不希望根据35U.S.C.112(f)解读此类要素。

Claims (18)

1.一种有形的非瞬时性机器可读介质，其包括机器可读指令，所述机器可读指令在由一或多个处理器执行时致使所述一或多个处理器：
从存储器装置的命令接口的多个命令获取模式识别命令获取模式；
识别芯片选择信号CS的状态；
当所述CS从高转变到低时：
在所述CS转变之后的第一时钟循环中捕获命令地址的第一部分；
当所述命令获取模式处于第一模式时，在紧接在所述第一时钟循环后面的第二时钟循环中捕获所述命令地址的第二部分；
否则，当所述命令获取模式处于第二模式时，在紧接在所述第二时钟信号后面的第三时钟循环中捕获所述命令地址的所述第二部分；
使用所述命令地址的所述第一部分和所述命令地址的所述第二部分发射内部命令；以及
当所述命令获取模式处于所述第二模式时维持指示循环何时为解码循环的双态切换。
2.根据权利要求1所述的机器可读介质，其包括机器可读指令，所述机器可读指令在由一或多个处理器执行时致使所述一或多个处理器：
当所述双态切换指示紧接在当前循环前面的循环为解码循环时，在所述当前循环期间跳过命令地址获取。
3.根据权利要求1所述的机器可读介质，其包括机器可读指令，所述机器可读指令在由一或多个处理器执行时致使所述一或多个处理器：
当所述双态切换指示紧接在当前循环前面的循环不是解码循环时，在所述当前循环期间执行命令地址获取。
4.根据权利要求1所述的机器可读介质，其包括机器可读指令，所述机器可读指令在由一或多个处理器执行时致使所述一或多个处理器：
当所述CS为低时，通过在高状态和低状态之间交替所述双态切换持续交替的循环来维持所述双态切换。
5.根据权利要求1所述的机器可读介质，其中所述CS在所述第一时钟循环和所述第二时钟循环期间为低。
6.根据权利要求1所述的机器可读介质，其包括机器可读指令，所述机器可读指令在由一或多个处理器执行时致使所述一或多个处理器：
确定是否设定两个循环命令解码指示符。
7.根据权利要求6所述的机器可读介质，其包括机器可读指令，所述机器可读指令在由一或多个处理器执行时致使所述一或多个处理器：
当设定所述两个循环命令解码指示符时，在当前循环中停用解码。
8.根据权利要求7所述的机器可读介质，其包括机器可读指令，所述机器可读指令在由一或多个处理器执行时致使所述一或多个处理器：
当未设定所述两个循环命令解码指示符时，确定当前循环是否为解码循环。
9.根据权利要求8所述的机器可读介质，其包括机器可读指令，所述机器可读指令在由一或多个处理器执行时致使所述一或多个处理器：
当所述当前循环为解码循环时，针对模式相依宽度设定所述两个循环命令解码。
10.根据权利要求9所述的机器可读介质，其包括机器可读指令，所述机器可读指令在由一或多个处理器执行时致使所述一或多个处理器：
其中当所述命令获取模式处于所述第一模式时，所述模式相依宽度包括一个时钟循环。
11.根据权利要求9所述的机器可读介质，其包括机器可读指令，所述机器可读指令在由一或多个处理器执行时致使所述一或多个处理器：
其中当所述命令获取模式处于所述第二模式时，所述模式相依宽度包括两个时钟循环。
12.一种存储器装置的命令接口，其包括电路，被配置成：
从存储器装置的命令接口的多个命令获取模式识别命令获取模式；
识别芯片选择信号CS的状态；
当所述CS从高转变到低时：
在所述CS转变之后的第一时钟循环中捕获命令地址的第一部分；
当所述命令获取模式处于第一模式时，在紧接在所述第一时钟循环后面的第二时钟循环中捕获所述命令地址的第二部分；
否则，当所述命令获取模式处于第二模式时，在紧接在所述第二时钟信号后面的第三时钟循环中捕获所述命令地址的所述第二部分；
使用所述命令地址的所述第一部分和所述命令地址的所述第二部分发射内部命令；以及
维持指示循环何时为解码循环的双态切换。
13.根据权利要求12所述的命令接口，其包括电路，被配置成：
经由所述双态切换确定当前循环前面的循环为解码循环；以及
基于紧接在所述当前循环前面的所述循环为解码循环，在所述当前循环期间跳过命令地址获取。
14.根据权利要求12所述的命令接口，其包括电路，被配置成：
经由所述双态切换确定紧接在当前循环前面的循环不是解码循环；以及
基于紧接在所述当前循环前面的所述循环不是解码循环，在所述当前循环期间执行命令地址获取。
15.根据权利要求12所述的命令接口，其包括电路，被配置成：
确定是否设定两个循环命令解码指示符。
16.根据权利要求15所述的命令接口，其包括电路，被配置成：
当设定所述两个循环命令解码指示符时，在当前循环中停用解码；以及
否则，当未设定所述两个循环命令解码指示符时：
确定当前循环是否为解码循环；以及
当所述当前循环是两个循环命令解码循环时，针对模式相依宽度设定所述两个循环命令解码；
其中当所述命令获取模式处于所述第一模式时，所述模式相依宽度包括一个时钟循环；且
其中当所述命令获取模式处于所述第二模式时，所述模式相依宽度包括两个时钟循环。
17.一种用于频率模式检测和实施的方法，其包括：
从存储器装置的命令接口的多个命令获取模式识别命令获取模式；
识别芯片选择信号CS的状态；
当所述CS从高转变到低时：
在所述CS转变之后的第一时钟循环中捕获命令地址的第一部分；
当所述命令获取模式处于第一模式时，在紧接在所述第一时钟循环后面的第二时钟循环中捕获所述命令地址的第二部分；
否则，当所述命令获取模式处于第二模式时，在紧接在所述第二时钟信号后面的第三时钟循环中捕获所述命令地址的所述第二部分；
使用所述命令地址的所述第一部分和所述命令地址的所述第二部分发射内部命令；以及
当所述命令获取模式处于所述第二模式时维持指示循环何时为解码循环的双态切换。
18.根据权利要求17所述的方法，其包括：
确定是否设定两个循环命令解码指示符；
使用所述两个循环命令解码指示符确定所述第一时钟循环。
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