CN115731996A - 用于存储器装置的qed移位器 - Google Patents

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Abstract

本公开涉及一种用于存储器装置的QED移位器。存储器装置包含被配置成从主机装置接收命令的命令接口。所述存储器装置还包含被配置成接收所述命令的命令移位器。所述命令移位器包含串联耦合且被配置成延迟所述命令的多个级。所述命令移位器包括选择电路系统，所述选择电路系统被配置成接收所述命令且选择用于所述命令的所述多个级的插入级。所述选择电路系统被配置成选择所述插入级作为用以插入所述命令的位置。选择选定插入级以控制所述命令移位器中的延迟的持续时间。对所述插入级的选择至少部分地基于时钟与所述存储器装置的数据引脚之间的路径延迟。

Description

用于存储器装置的QED移位器
技术领域
本公开的实施例大体上涉及半导体装置的领域。更具体地说，本公开的实施例涉及 一种用于存储器装置的QED移位器拓扑。
背景技术
半导体装置(例如，存储器装置)利用定时与数据信号、数据选通、命令和/或其它信 号的移位来执行操作。DQ启用延迟(QED)移位器包含多个级(例如，触发器)，所述多个级将具有输出元件(例如，读取或裸片上终结(RTT))的命令移位通过QED移位器以匹配 于存储器装置的时延。所述移位的持续时间可根据可使用存储器装置中的延迟锁定环路(DLL)电路系统计算的时延(例如，列地址选通(CAS)时延(CL))而设定。可在时钟频率或 时钟变化的循环持续时间(tck)之后重新计算此时延。还可使用其它因素来设定QED移 位器中的持续时间，例如从存储器装置的输入引脚到QED移位器和/或数据选通(DQS) 的输入的路径延迟的持续时间。由于路径延迟和/或CL可基于频率/tck而变化，因此随 着用于存储器装置的频率范围增加，QED移位器中的不同可能持续时间的范围发生变 化。此外，随着存储器装置的频率范围增长，用于基于CL和/或路径延迟而调整QED 持续时间的电路可相对较大和/或可随着存储器装置的可能频率范围增长而快速增长。
本公开的实施例可涉及上文所阐述的问题中的一或多个。
发明内容
本公开的一方面涉及一种存储器装置，其包括：命令接口，其被配置成从主机装置接收命令；命令移位器，其被配置成接收所述命令，其中所述命令移位器包括：串联耦 合且被配置成延迟所述命令的多个级；以及选择电路系统，其被配置成接收所述命令且 选择用于所述命令的所述多个级的插入级，其中所述选择电路系统被配置成至少部分地 基于时钟与所述存储器装置的数据引脚之间的路径延迟而选择所述插入级作为用以插 入所述命令的位置以控制所述命令移位器中的延迟的持续时间。
本公开的另一方面涉及一种方法，其包括：在存储器装置处从主机装置接收时延的 指示；确定从时钟到所述存储器装置中的DQ引脚的路径延迟；在所述存储器装置处从所述主机装置接收命令；使用所述存储器装置的选择电路系统来确定具有多个触发器的命令移位器中的插入点，其中所述插入点为至少部分地基于从所述时延减去所述路径延迟而确定的所述多个触发器中的触发器；经由选择电路系统将所述命令插入到所述插入点中；以及将所述命令通过所述多个触发器的子集从所述插入点移位到从所述多个触发器的出口点。
本公开的又一方面涉及一种方法，其包括：在存储器装置处从主机装置接收时延的 指示；确定从时钟到所述存储器装置的DQ引脚的路径延迟；在所述存储器装置处从所述主机装置接收命令；使用选择电路系统来确定具有多个移位器的命令移位器中的插入点，其中所述插入点至少部分地基于从所述时延减去所述路径延迟；经由选择电路系统 将所述命令动态地插入到多个移位器的第一管线的入口点，其中所述多个移位器中的所 述入口点的位置至少部分地基于从所述时延减去所述路径延迟；以及从所述多个移位器 输出所述命令。
附图说明
图1为示出根据本公开的实施例的具有QED移位器电路系统的存储器装置的某些特征的简化框图；
图2为根据实施例的图1的QED移位器电路系统的QED移位器的电路图，其中所 述QED移位器包含输入多路分用器和输出多路复用器；
图3为根据实施例的图1的QED移位器电路系统的QED移位器的电路图，其中所 述QED移位器包含输入多路分用器且命令退出最末级；
图4为根据实施例的用于存储器装置的半频率模式的时序图，所述存储器装置包含 驱动偶数管线且具有与存储器装置的系统时钟的偶数脉冲相对应的脉冲的偶数时钟以及驱动奇数管线且具有与系统时钟的奇数脉冲相对应的脉冲的奇数时钟；
图5为根据实施例的用于驱动命令通过图4的偶数和奇数管线的流程的流程图，其具有添加到命令的单个移位；以及
图6为根据实施例的图1的QED移位器电路系统的QED移位器的电路图，其中所 述QED移位器可实施用于所述存储器装置的半频率模式。
具体实施方式
下文将描述一或多个具体实施例。在努力提供这些实施例的简洁描述的过程中，并 非在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发过程中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现 开发者的特定目标，例如服从系统相关的和商业相关的约束，所述约束可从一个实施方 案到另一实施方案有所变化。此外，应了解，这种开发工作可能是复杂且耗时的，但对 于受益于本公开的一般技术人员而言，这些都是设计、构造和制造中的常规任务。
DQ启用延迟(QED)移位器可为将命令移位通过QED移位器的多个级/移位器/触发器。用于退出QED移位器的位置可基于时钟与存储器装置的数据(DQ)引脚之间的路径 延迟。随着通过存储器装置的QED移位器的持续时间范围的增长，用于选择何时退出 QED移位器的多路复用器的复杂性变得更加昂贵、消耗空间和增加延迟。为了避免在 QED移位器的时间关键端处的此延迟，可调整用于将命令注入存储器装置中的选择电路 系统以补偿路径延迟而非在QED移位器的端部处。因此，可在基于设定列地址选通(CAS) 时延减去路径延迟的位置处将命令注入QED移位器中。这将用于选择的延迟(例如，经 由多路分用器)移位到存储器装置的不太时间关键部分。
此外，存储器装置可在半频率模式中在来自主机装置的时钟的一半频率下操作。在 存储器装置内部的此半频率时钟可能不会影响总体操作频率。举例来说，为了适应此较低速度，存储器装置可在QED移位器中包含两个管线，一个用于偶数时钟断言且一个 用于奇数时钟断言。因此，所述命令在每一其它时钟循环处移位通过相应管线。然而， 一些命令可能需要单个时钟循环的移位和/或拉伸。为了解决这些情形，QED移位器可 将这些命令从偶数管线移位到奇数管线，或反之亦然。此外，由于管线之间的这些命令 的移位可能影响后级，因此对管线的调换将需要在管线中调换回去或可在管线的端部处 执行所述调换。
现在转向各图，图1为示出存储器装置10的某些特性的简化框图。具体地说，图1的框图为示出存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置 10可为DDR5 SDRAM装置。DDR5 SDRAM的各种特征允许与先前各代DDR SDRAM 相比减少的功率消耗、更多的带宽以及更多的存储容量。
存储器装置10可包含数个存储器组12。举例来说，存储器组12可为DDR5 SDRAM 存储器组。存储器组12可设置于布置在双列直插式存储器模块(DIMMS)上的一或多个 芯片(例如，SDRAM芯片)上。应了解，每一DIMM可包含数个SDRAM存储器芯片(例 如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器组12。存 储器装置10表示具有数个存储器组12的单个存储器芯片(例如，SDRAM芯片)的一部 分。对于DDR5，存储器组12可进一步被布置以形成组群。举例来说，对于8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含被布置成8个组群的16个存储器组12，每一组 群包含2个存储器组。举例来说，对于16Gb DDR5SDRAM，存储器芯片可包含被布置 成8个组群的32个存储器组12，每一组群包含4个存储器组。取决于整个系统的应用 和设计，可利用存储器装置10上的存储器组12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14和输入/输出(I/O)接口16。命令接口14被配置成从外部主机装置提供数个信号(例如，信号15)，所述外部主机装置例如为可体现为处理 器和/或其它主机装置的控制器17。处理器或控制器可将各种信号15提供到存储器装置 10以促进对待写入到存储器装置10或从所述存储器装置读取的数据的传输和接收。
如将了解，命令接口14可包含数个电路，例如时钟输入电路18和命令地址输入电路20，例如以确保对信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟 信号。一般来说，双数据速率(DDR)存储器利用差分对系统时钟信号，这在本文中被称 为真时钟信号(Clk_t)和互补或反转时钟信号(Clk_c)。DDR的正时钟边沿指代上升真时钟 信号Clk_t与下降反转时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号 Clk_t的转变和反转时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常在 时钟信号的正边沿进入并且数据在正和负时钟边沿两者上传输或接收。
时钟输入电路18接收真时钟信号(Clk_t)和反转时钟信号(Clk_c)且产生内部时钟信 号CLK。内部时钟信号CLK被供应给内部时钟产生器，例如延迟锁定环路(DLL)30。 DLL30基于所接收的内部时钟信号CLK而产生相控内部时钟信号LCLK。相控内部时 钟信号LCLK被供应到例如I/O接口16，且用作用于确定读取数据的输出定时的定时信 号。
内部时钟信号/相位CLK还可被提供到存储器装置10内的各种其它组件，并且可用于产生各种额外内部时钟信号。举例来说，可将内部时钟信号CLK提供到命令解码器 32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种 内部命令。举例来说，命令解码器32可通过总线36将命令信号提供到DLL 30，以协 调相控内部时钟信号LCLK的产生。相控内部时钟信号LCLK可用于例如通过IO接口 16对数据进行计时。
此外，命令解码器32可对例如读取命令、写入命令、模式寄存器设定命令、激活 命令等命令进行解码，且经由总线路径40提供对与命令对应的特定存储器组12的存取。 另外或替代地，命令解码器可将内部写入信号41发送到IO接口16。如将了解，存储器 装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组12的存 取。在一个实施例中，每一存储器组12包含组控制块22，所述组控制块提供必需的解 码(例如，行解码器和列解码器)以及其它特征，例如时序控制和数据控制，以促进去往 和来自存储器组12的命令的执行。
存储器装置10基于从例如处理器等外部装置接收的命令/地址信号而执行例如读取 命令和写入命令等操作。在一个实施例中，命令/地址总线可为用以容纳命令/地址信号的14位总线(CA<13:0>)。使用时钟信号(Clk_t和Clk_c)将命令/地址信号计时到命令接 口14。命令接口可包含命令地址输入电路20，所述命令地址输入电路被配置成接收和 传输命令以通过例如命令解码器32提供对存储器组12的存取。另外，命令接口14可 接收片选信号(CS_n)。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命 令。对存储器装置10内的特定组12的存取是通过命令而编码在CA<13:0>总线上。
另外，命令接口14可被配置成接收数个其它命令信号。举例来说，可提供命令/地址裸片上终结(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。举例来说，在通 电期间可使用重置命令(RESET_n)来重置命令接口14、状态寄存器、状态机等等。命令 接口14还可接收命令/地址反相(CAI)信号，可提供所述命令/地址反相信号以例如取决 于特定存储器装置10的命令/地址路由而使命令/地址总线上的命令/地址信号CA<13:0> 的状态反相。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器 装置的配置，MIR信号可用于多路复用信号，以使得其可被调换以用于实现信号到存储 器装置10的某一路由。还可提供用于促进存储器装置10的测试的各种信号，例如测试 启用(TEN)信号。举例来说，TEN信号可用于将存储器装置10置于测试模式中以用于连 接性测试。
命令接口14还可用于针对可检测到的某些错误而将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，可在检测到循环冗余校验(CRC)错误的情况下从存储器 装置10传输警告信号(ALERT_n)。还可产生其它警告信号。此外，用于从存储器装置 10传输警告信号(ALERT_n)的总线和引脚可在某些操作期间用作输入引脚，所述操作例 如为如上文所描述的使用TEN信号执行的连接性测试模式。
可利用上文所论述的命令和计时信号通过经由IO接口16传输和接收信号44(例如， 数据和/或选通以捕获数据)而向和从存储器装置10发送数据。更具体地说，可通过包含 多个双向数据总线的数据路径46向存储器组12发送数据或从所述存储器组检索数据。一般在一或多个双向数据总线中传输和接收一般被称为DQ信号的数据IO信号。对于 例如DDR5 SDRAM存储器装置等某些存储器装置，IO信号可划分成高和低字节。举例 来说，对于x16存储器装置，IO信号可划分成对应于例如数据信号的高和低字节的高和 低IO信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可利用数据选通信号，通常被称为DQS。DQS由发送数据的外部处理器或控制器(例 如，用于写入命令)或由存储器装置10(例如，用于读取命令)驱动。对于读取命令，DQS 实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS用作时钟信号以 捕获对应输入数据。如同时钟信号(Clk_t和Clk_c)，可提供DQS信号作为差分对数据选 通信号(DQS_t和DQS_c)，以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置的某些存储器装置，差分对DQS可划分成对应于例如向和从存储器 装置10发送的数据的高和低字节的高和低数据选通信号(例如，UDQS_t和UDQS_c； LDQS_t和LDQS_c)。
还可通过IO接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可提供到参考引脚且用于通过跨过程、电压和温度(PVT)值的改变而调整存储器装置10的上 拉和下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可能影响ZQ电阻器值， 所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻以将输入阻抗校准到已知值。 如将了解，精密电阻器通常耦合于存储器装置10上的ZQ引脚与存储器装置10外部的 GND/VSS之间。此电阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。
另外，可通过IO接口16将环回信号(LOOPBACK)提供到存储器装置10。环回信号 可在测试或调试阶段期间用于将存储器装置10设定为其中信号通过相同引脚环回通过 存储器装置10的模式中。举例来说，环回信号可用于设定存储器装置10以测试存储器 装置10的数据输出(DQ)。环回可包含数据和选通两者，或可能仅包含数据引脚。这一 般预期用于监视在I/O接口16处由存储器装置10捕获的数据。
I/O接口16、命令解码器32和/或数据路径46可包含用以使存储器装置10中的命令移位的移位器电路系统50。另外或替代地，移位器电路系统50可包含于存储器装置 10中的任何其它位置中。举例来说，移位器电路系统50可包含于存储器组12、命令接 口14和/或任何其它合适的位置中。移位器电路系统50可包含用于移位通过命令的多个 级(例如，触发器)。举例来说，移位器电路系统50可包含作为命令移位器的QED移位 器，所述移位器包含用以将具有用于存储器装置10的指定时延的输出组件(例如，读取 和/或裸片上终结(RTT)命令)的命令移位的多个级。举例来说，指定时延可为列地址选通 (CAS)时延(CL)。可经由模式寄存器从外部主机装置/控制器17为存储器装置10指定CL。 如下文所论述，存储器装置10可根据指定量而变化各种因数以补偿偏差，例如从存储 器装置10的输入引脚到移位器电路系统50的QED移位器的数据路径延迟。
如将了解，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(用以限定可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器装置10中。因此，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以有 助于后续详细描述。
图2为在图1中的存储器装置的实施例中的任何合适位置中可包含于移位器电路系 统50中的QED移位器100的电路图。如所示出，QED移位器100包含统称为移位器或 “级”104至114的移位器104、106、108、110、112和114的串102。移位器104至114 可包含一串触发器，所述触发器依序绑定在一起，以及后续触发器的输入绑定到先前触 发器的输出。此外，移位器104至114可利用共同时钟。移位器104至114的串102包 含六个移位器，但串102的长度可包含触发器长度的数目等于存储器装置10的CL的时 钟的最大数目。在一些实施例中，串102可包含用于额外缓冲和/或用于将来在存储器装 置10中使用的一些额外触发器。进入选择电路系统116(例如，进入级多路分用器)可用 于选择将命令118插入到移位器104至114的串102中的何处。举例来说，当选择用于 存储器装置10的最大CL时，进入选择电路系统116可将命令118传输/注入到最左级(即， 移位器104的输入)，且当选择用于存储器装置10的最小CL时，进入选择电路系统116 可将命令118传输/注入到最右级(即，移位器108的输入)。同样地，进入选择电路系统 116可利用任何中间CL持续时间来将命令118传输/注入到最左与最右级之间的任何级。 换句话说，随着时延增加，进入级向左移位更多。因此，进入选择电路系统116可接收 指示时延120的信号，所述时延指示CL的持续时间。举例来说，可从外部主机装置/ 控制器17接收此时延120。
虽然进入选择电路系统116可将命令注入到QED移位器100中以将命令118延迟 了等于整个CL的数个(例如，50个)时钟循环，但存储器装置10的clk与DQ引脚之间 可存在某一路径延迟。在路径延迟中延迟的循环量取决于频率且取决于过程拐点。较高 频率一般产生路径延迟的更多循环。为了补偿此路径延迟并输出与时钟对准的输出命令 124，QED移位器100可基于路径延迟的量而利用退出选择电路系统122。DLL 30(图1) 基于此路径延迟而测量且匹配延迟。DLL 30将此路径延迟计算为指示用于当前频率的 路径延迟的被称为LOOPN 126的值。每当针对存储器装置10改变频率/tck时，DLL 30 可重新计算LOOPN 126。当LOOPN 126增大时，退出选择电路系统122可选择QED 移位器100中的较早级。此外，退出选择电路系统122处于命令118的时间关键路径中。 另外，LOOPN 126为由DLL 30确定的DC信号，所述DLL早在命令118已到达移位器 102至114的串102的端部之前就为可用的。随着频率范围增大，LOOPN 126的范围增 大。因此，随着更多频率变得可用，退出选择电路系统122的大小增加。然而，退出选 择电路系统122中的组合逻辑在物理大小和成本方面也增加，由此可能使退出选择电路 系统122对存储器装置10来说太大或太贵了。另外，用于大范围的退出选择电路系统 122可具有深组合逻辑，所述深组合逻辑可减缓命令118，这是因为退出选择电路系统 122处于速度路径中。
为了解决退出选择电路系统122的速度、大小和成本问题，可省略退出选择电路系统122。图3展示可存在于图1的移位器电路系统50中的任一者中的QED移位器130 的电路图。如所示出，QED移位器130不包含退出选择电路系统122。替代地，QED移 位器130包含接收命令134的选择电路系统132。进入选择电路系统132的功能类似于 图2的进入选择电路系统116，不同之处在于进入选择电路系统132基于控制信号136 而非直接使用时延120来选择进入级。控制信号136至少部分地基于从时延120减去的 LOOPN 126。在一些实施例中，控制信号136可为其它信号的函数。举例来说，控制信 号136可为时延120的值减去LOOPN126的值和额外值。举例来说，额外值可包含回 走值、最大前导码长度、最大DQS偏移、数据速率输出移位和/或其它参数。回走值指 示用于回走到较快时钟的循环的数目。用于回走的循环的数目取决于可使用为存储器装 置10指定频率的模式寄存器来设定的频率。前导码最大值和最大DQS偏移可根据用于 存储器装置10的规范而固定。数据速率输出移位可取决于用于存储器装置10的模式的 类型而指示输出处的固定循环的数目。举例来说，对于全频率操作，数据速率输出循环 可为第一数目个(例如，2个)循环，而对于半频率操作，数据速率输出循环可为第二数 目个(例如，4个)循环。换句话说，LOOPN 126和回走可取决于操作频率，而其它参数 可固定但在存储器装置10的不同实施方案之间变化。
通过去除退出选择电路系统122，输出命令138可通过不再受多路复用器影响的速度路径而从移位器104至114的串102输出，其中选择器(例如，LOOPN 126)为静态的。 替代地，在QED移位器130中，速度路径是纯计时路径。
如先前所指出，存储器装置10可利用半频率操作，其中一或多个移位器和/或其它电路系统划分成在一半时钟频率下操作的两个单独管线。举例来说，图4展示半频率操 作的时序图。如所示出，偶数时钟(CLKE)152和奇数时钟(CLKO)154可各自在CLK的 一半频率下从CLK产生。CLKE 152和CLKO 154彼此异相180度。具体来说，CLKE 152 具有对应于CLK的断言的断言156，而CLKO 154具有CLK的下一断言的断言158。 CLKE 152用于驱动包含第一组移位器和/或其它电路系统的偶数管线160，并且CLKO 154用于驱动包含第二组移位器和/或其它电路系统的奇数管线162。尽管CL和突发长 度(BL)可对应于使移位保持在对应管线中的偶数数目个移位，但特定模式寄存器设定可 产生使命令在偶数管线160与奇数管线162之间移位的奇数数目个移位。举例来说，这 些模式寄存器设定可包含在1tCK的步骤中独立地移位裸片上终结(RTT)上升/下降边 沿。奇数数目个tCK(例如，1tCK移位164)的此移位将产生奇数时延、突发长度或这两 者。为了能够通过奇数数目个tCK解决这些移位，QED移位器可利用其中命令从偶数 管线160转变到奇数管线162或反之亦然的机制。
图5展示可在QED移位器中利用以在移位奇数数目个(例如，1个)tCK时调换管线的电路系统170的流程图。如所示出，电路系统170包含偶数管线172和奇数管线174， 其中命令通过偶数管线172和/或奇数管线174到达移位电路系统176。偶数管线172可 等同于偶数管线160，且奇数管线174可等同于奇数管线162。当来自任一管线的命令 到达移位电路系统176时，移位电路系统176可移位命令。举例来说，可使用触发器移 位命令以将命令移位单个循环。移位电路系统176可利用选择电路系统(例如，多路复用 器和/或其它组合逻辑)来选择是输出命令的经移位版本还是未经移位版本。此选择可基 于指示命令是否待移位的相加移位信号177。
举例来说，当经解码命令对应于1tCK移位时，可断言相加移位信号177。移位和 选择电路系统的复本可在移位电路系统176中且用于偶数管线172，且移位和选择电路 系统的第二复本可包含于移位电路系统176中且用于奇数管线174。此外，由于单个移 位可对应于命令从一个管线至另一管线的切换，因此用于每一管线的选择电路系统可在 其自身命令的未经移位版本或来自另一管线的命令的经移位版本之间进行选择。举例来 说，当移位发生时，输出命令180为在所述移位之前在偶数管线172中接收到的命令， 和/或输出命令178为在所述移位之前在奇数管线174中接收到的命令。因此，命令被移 位且管线被移位。然而，对于后级，使用调回电路系统182将这些命令移位回去。调回 电路系统182可使用第一选择电路系统来确定是从偶数管线172还是从奇数管线174输 出偶数命令184。类似地，调回电路系统可使用第二选择电路系统来确定是从偶数管线 172还是从奇数管线174输出奇数命令186。所述选择可基于指示命令是否已在管线之 间移位和/或调换的经移位信号187。举例来说，经移位信号187可为相加移位信号177 的延迟版本。
处理奇数个循环的移位的移位电路系统176还可用于处理拉伸了1tCK的命令。为了拉伸所述命令，移位电路系统176可移位所述命令并将经移位命令与未经移位命令进 行或运算，以拉伸所述命令。
移位电路系统176可位于QED移位器的端部处。举例来说，图6展示可使用半频 率操作在存储器装置10中利用的QED移位器200。QED移位器200包含偶数管线202 和奇数管线204。偶数管线202包含统称为移位器或级206至216的移位器206、208、 210、212、214和216。奇数管线204包含统称为移位器或级220至230的移位器220、 222、224、226、228和230。移位电路系统232可在偶数管线202和奇数管线204的端 部处的开关区域218中从移位器214、216、228和230中的任一者拉动。
QED移位器200还包含类似于先前论述的进入选择电路系统132的进入选择电路系统234。进入选择电路系统234利用控制信号238来控制命令236的进入点。可类似于 如何计算控制信号136来计算控制信号238。
与移位电路系统176类似的移位电路系统232可从包含每一管线的2n级和2n+1级的开关区域218接收命令。然而，不同于移位电路系统176，所述命令可被接收为从2n 和2n+1级移位而非在移位电路系统232中移位(例如，使用额外触发器)。换句话说，移 位电路系统232从每一管线接收经移位(例如，级2n+1输出)和未经移位(例如，级2n) 命令。如上文关于移位电路系统176所论述，移位电路系统232在相应管线中的命令具 有1tCK移位或拉伸时选择其它管线(例如，偶数管线)的2n+1级(经移位命令)。否则， 移位电路系统232在不移位(例如，从级2n)的情况下从相应管线输出相应命令。当断言 相加移位信号240时，移位电路系统232选择性地应用移位。当如先前所论述应用1tCK 时，可断言相加移位信号240。移位电路系统232可基于在突发长度将被拉伸一个循环 时断言的BLPlus1信号242而应用命令的拉伸。其中blplus1信号242可经断言以将命 令拉伸一个循环的情形可包含在读取循环冗余校验(CRC)启用时的读取命令(包含非目 标读取)、裸片上终结(RTT)的上升或下降边沿的偏移、CRC启用的各种组合的RTT、在 CRC启用时的写入命令(包含非目标写入)，和/或其它命令类型和参数。在应用或放弃选 择性移位的情况下，移位电路系统232至少部分地基于相加移位信号240和/或BLPlus1 信号242而输出命令。
虽然本公开可易有各种修改和替代形式，但具体实施例已在图式中借助于实例展示 且已在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开意图涵盖属于由所附权利要求书限定的本公开的精神和范围内的所有修改、 等效物和替代方案。
本文中提出且主张的技术被参考且应用于具有实践本质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或 纯理论的。另外，如果随附于本说明书的末尾的任何权利要求含有表示为“用于[执行][功能]的构件……”或“用于[执行][功能]的步骤……”的一或多个要素，则预期将依照35U.S.C.112(f)解释此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，预期将不会根据35 U.S.C.112(f)解释此类要素。

Claims (24)

1.一种存储器装置，其包括：
命令接口，其被配置成从主机装置接收命令；
命令移位器，其被配置成接收所述命令，其中所述命令移位器包括：
串联耦合且被配置成延迟所述命令的多个级；以及
选择电路系统，其被配置成接收所述命令且选择用于所述命令的所述多个级的插入级，其中所述选择电路系统被配置成至少部分地基于时钟与所述存储器装置的数据引脚之间的路径延迟而选择所述插入级作为用以插入所述命令的位置以控制所述命令移位器中的延迟的持续时间。
2.根据权利要求1所述的存储器装置，其中所述多个级包括多个触发器。
3.根据权利要求2所述的存储器装置，其中所述多个触发器连接到共同时钟。
4.根据权利要求1所述的存储器装置，其中所述选择电路系统包括多路分用器，所述多路分用器被配置成至少部分地基于所述时钟与所述存储器装置的所述数据引脚之间的所述路径延迟而选择所述多个级的级。
5.根据权利要求1所述的存储器装置，其中所述命令移位器中的延迟的所述持续时间至少部分地基于用于所述存储器装置的设定时延。
6.根据权利要求5所述的存储器装置，其中延迟的所述持续时间至少部分地基于从所述设定时延减去的所述路径延迟。
7.根据权利要求6所述的存储器装置，其中延迟的所述持续时间至少部分地基于从所述设定时延减去的所述路径延迟和用于所述存储器装置的最大前导码长度。
8.根据权利要求6所述的存储器装置，其中延迟的所述持续时间至少部分地基于从所述设定时延减去的所述路径延迟和用于所述存储器装置的最大数据选通信号偏移。
9.根据权利要求6所述的存储器装置，其中延迟的所述持续时间至少部分地基于从所述设定时延减去的所述路径延迟和用于所述存储器装置的后退值，其中所述后退值指示使用逐渐更快的时钟使所述命令走回到更快的时钟的多少。
10.根据权利要求1所述的存储器装置，其中所述多个级包括两个管线，且所述管线被配置成在由所述主机装置提供的时钟的频率的半频率下流动。
11.根据权利要求10所述的存储器装置，其包括被配置成将单个循环移位添加到所述命令的开关区域。
12.根据权利要求11所述的存储器装置，其中添加所述单个循环移位包括从所述两个管线中的第一管线移位到所述两个管线中的第二管线。
13.根据权利要求11所述的存储器装置，其中所述开关区域位于所述多个级的出口端。
14.根据权利要求10所述的存储器装置，其包括在所述多个级的出口端处的开关区域，所述开关区域被配置成通过从所述两个管线中的第一管线移位到所述两个管线中的第二管线而在单个循环中拉伸所述命令。
15.一种方法，其包括：
在存储器装置处从主机装置接收时延的指示；
确定从时钟到所述存储器装置中的DQ引脚的路径延迟；
在所述存储器装置处从所述主机装置接收命令；
使用所述存储器装置的选择电路系统来确定具有多个触发器的命令移位器中的插入点，其中所述插入点为至少部分地基于从所述时延减去所述路径延迟而确定的所述多个触发器中的触发器；
经由选择电路系统将所述命令插入到所述插入点中；以及
将所述命令通过所述多个触发器的子集从所述插入点移位到从所述多个触发器的出口点。
16.根据权利要求15所述的方法，其中所述时延包括用于所述存储器装置的列地址选通时延。
17.根据权利要求15所述的方法，其中从所述主机装置接收所述时延的所述指示包括经由模式寄存器从所述主机装置接收所述时延的所述指示。
18.根据权利要求17所述的方法，其中接收所述命令包括在所述多个触发器的第一管线中接收所述命令，其中所述多个触发器的所述第一管线和第二管线被配置成在从所述主机装置接收的时钟的半速下的频率下操作。
19.根据权利要求18所述的方法，其中移位所述命令包括通过将所述命令从所述第一管线移位到所述第二管线而将所述命令移位奇数数目个时钟循环。
20.根据权利要求19所述的方法，其中所述命令包括在循环冗余校验启用时的读取命令，具有应用于裸片上终结断言的上升或下降边沿的偏移，或包括在循环冗余校验启用的情况下的写入命令。
21.一种方法，其包括：
在存储器装置处从主机装置接收时延的指示；
确定从时钟到所述存储器装置的DQ引脚的路径延迟；
在所述存储器装置处从所述主机装置接收命令；
使用选择电路系统来确定具有多个移位器的命令移位器中的插入点，其中所述插入点至少部分地基于从所述时延减去所述路径延迟；
经由选择电路系统将所述命令动态地插入到多个移位器的第一管线的入口点，其中所述多个移位器中的所述入口点的位置至少部分地基于从所述时延减去所述路径延迟；以及
从所述多个移位器输出所述命令。
22.根据权利要求21所述的方法，其包括确定所述命令将要移位或拉伸奇数数目个时钟循环，其中输出所述命令包括从所述多个移位器的第二管线输出所述命令。
23.根据权利要求22所述的方法，其中从所述多个移位器的所述第二管线输出所述命令至少部分地基于突发长度拉伸信号或相加移位信号。
24.根据权利要求23所述的方法，其中所述突发长度拉伸信号或所述相加移位信号至少部分地基于对所述命令的解码。
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