KR102121891B1 - 주파수 모드 검출 및 구현을 위한 시스템 및 방법 - Google Patents

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Abstract

여기에 제공되는 시스템들 및 방법들(120)은 메모리 디바이스(10)의 명령 인터페이스(14)의 복수의 명령 획득 모드로부터 하나의 명령 획득 모드를 식별한다. 칩 선택 신호(CS)의 상태가 식별된다. CS가 하이에서 로우로 전이될 때, CS가 전이된 후 제1 클록 사이클에서 명령 어드레스의 제1 부분이 캡처된다. 명령 획득 모드가 제1 모드에 있을 때, 제1 클록 사이클 직후 제2 클록 사이클에서 명령 어드레스의 제2 부분이 캡처된다. 그렇지 않으면, 명령 획득 모드가 제2 모드에 있을 때, 제2 클록 사이클 직후 제3 클록 사이클에서 명령 어드레스의 제2 부분이 캡처된다. 명령 어드레스의 제1 부분 및 명령 어드레스의 제2 부분을 사용하여 내부 명령이 시동된다.

Description

주파수 모드 검출 및 구현을 위한 시스템 및 방법
본 발명의 실시 예들은 일반적으로 컴퓨터 메모리 시스템들 분야에 관한 것이다. 보다 구체적으로, 본 발명의 실시 예들은 메모리 명령들을 구현하기 위한 주파수 모드들을 결정 및 구현하기 위한 하나 이상의 시스템, 디바이스 및 방법을 포함한다.
이 섹션은 아래에서 설명 및/또는 청구되는 본 개시의 다양한 양태와 관련될 수 있는 기술의 다양한 양태를 독자에게 소개하도록 의도된다. 이 논의는 본 개시의 다양한 양태에 대한 보다 나은 이해를 가능하게 하기 위해 독자에게 배경 정보를 제공하는 데 도움이 될 것으로 여겨진다. 따라서, 이 진술은 종래 기술의 자백으로서가 아니라 이러한 관점에서 읽혀져야 한다는 것을 이해해야 한다.
전자 디바이스들은 보통 전자 데이터를 저장하는 메모리 저장 디바이스들을 포함한다. 전자 디바이스들이 더 정교해짐에 따라, 메모리상에서의 실행을 위해 점점 더 많은 명령이 제공될 수 있다(예를 들어, 메모리 제어기/인터페이스를 통해). 불행하게도, 이러한 명령들은 실행 시간들이 다양할 수 있어, 몇몇 명령이 다른 명령들보다 더 넓은 셋업/홀드 윈도우를 필요로 한다. 이러한 명령들을 실행하기 위한 전통적인 접근법들은 명령들을 구현하기 위해 실행의 정적 클록 사이클 주파수를 사용하여, 보통 실행을 위해 추가 클록 사이클들을 사용할 수 있는 명령들보다 더 적은 클록 사이클들로 적절하게 실행할 수 있는 명령들에 대해 비효율적인 명령 실행 시간을 야기한다. 따라서, 본 발명의 실시 예들은 메모리 명령들의 실행을 위한 다중 주파수 모드의 사용을 통한 향상에 관한 것으로서, 명령 실행 효율을 증가시킬 수 있는 동적 명령 실행 주파수 변경을 지원할 수 있다.
도 1은 일 실시 예에 따른, 메모리 디바이스를 도시하는 블록도이다;
도 2는 일 실시 예에 따른, 1N 모드에서의 명령 정보의 캡처 및 실행을 위한 타이밍도를 도시한다;
도 3은 일 실시 예에 따른, 2N 모드에서의 명령 정보의 캡처 및 실행을 위한 타이밍도를 도시한다;
도 4는 일 실시 예에 따른, 명령의 제2 사이클 동안 칩 선택(CS) 신호가 로우로 홀딩되는 비표적 명령 실행(예를 들어, 캔슬된 명령)을 도시한다;
도 5는 일 실시 예에 따른, 비표적 명령들을 핸들링하기 위한 프로세스를 도시하는 흐름도이다;
도 6은 1N 모드에서 고스트 명령이 트리거될 수 있는 타이밍도를 도시한다;
도 7은 2N 모드에서 고스트 명령이 트리거될 수 있는 타이밍도를 도시한다; 그리고
도 8은 일 실시 예에 따른, 잠재적인 고스트 명령들을 핸들링하기 위한 프로세스를 도시하는 흐름도이다.
아래에서 하나 이상의 구체적인 실시 예가 설명될 것이다. 이러한 실시 예들에 대한 간결한 설명을 제공하려는 노력으로, 실제 구현의 모든 특징이 본 명세서에서 설명되는 것은 아니다. 임의의 공학 또는 설계 프로젝트에서와 같이, 임의의 그러한 실제 구현의 개발에서, 구현마다 다를 수 있는 시스템 관련 및 비즈니스 관련 제약 조건들의 준수와 같은 개발자의 특정 목표들을 달성하기 위해 많은 구현 특정 결정이 이루어져야 한다. 더욱이, 그러한 개발 노력은 복잡하고 시간 소모가 클 수 있지만, 그럼에도 불구하고 본 개시의 이점을 갖는 통상의 기술자들을 위한 설계, 제작 및 제조에 대한 일상적인 일일 것이라는 것이 이해되어야 한다.
새로운 메모리 사양들(예를 들어, JEDEC(Joint Electron Device Engineering Council)의 사양들)에 대한 입출력(IO) 데이터 속도 요구 사항들이 계속해서 발전함에 따라, 데이터 프로세싱 효율성을 높이기 위한 새로운 메커니즘들이 바람직할 수 있다. 예를 들어, 동적으로 변경 가능한 명령 실행 주파수들은 넓은 프로세싱/액세스 윈도우들을 이용하지 않는 명령들에 대한 레이턴시를 감소시킬 수 있지만(예를 들어, 명령을 1N 명령 검색 모드로 설정함으로써), 여전히 넓은 프로세싱/액세스 윈도우들을 이용하는 명령들의 실행도 가능하게 할 수 있다(예를 들어, 명령을 2N 명령 검색 모드로 설정함으로써). 그러나, 동적으로 전이하는 명령 실행 주파수들에는 많은 과제가 수반된다. 따라서, 여기에 개시된 실시 예들은 명령 획득/실행 프로세스의 향상에 관한 것으로, 보다 높은 IO 데이터 속도를 지원한다.
이제 도면들을 참조하면, 도 1은 메모리 디바이스(10)의 특정 피처들을 도시하는 간략화된 블록도이다. 구체적으로, 도 1의 블록도는 메모리 디바이스(10)의 특정 기능을 도시하는 기능 블록도이다. 일 실시 예에 따르면, 메모리 디바이스(10)는 더블 데이터 속도 유형 5 동기식 동적 랜덤 액세스 메모리(DDR5 SDRAM) 디바이스일 수 있다. DDR5 SDRAM의 다양한 피처는 DDR SDRAM의 이전 세대들과 비교하여 전력 소모 감소, 대역폭 증가 및 저장 용량 증가를 가능하게 한다.
메모리 디바이스(10)는 다수의 메모리 뱅크(12)를 포함할 수 있다. 메모리 뱅크들(12)은 예를 들어, DDR5 SDRAM 메모리 뱅크들일 수 있다. 메모리 뱅크들(12)은 듀얼 인라인 메모리 모듈들(DIMMS) 상에 배열되는 하나 이상의 칩(예를 들어, SDRAM 칩) 상에 제공될 수 있다. 각 DIMM은 이해될 바와 같이, 다수의 SDRAM 메모리 칩(예를 들어, x8 또는 x16 메모리 칩)을 포함할 수 있다. 각 SDRAM 메모리 칩은 하나 이상의 메모리 뱅크(12)를 포함할 수 있다. 메모리 디바이스(10)는 다수의 메모리 뱅크(12)를 갖는 단일 메모리 칩(예를 들어, SDRAM 칩)의 일 부분을 나타낸다. DDR5의 경우, 메모리 뱅크들(12)이 더 배열되어 뱅크 그룹들을 형성할 수 있다. 예를 들어, 8 기가비트(Gb) DDR5 SDRAM의 경우, 메모리 칩은 각 뱅크 그룹이 2 메모리 뱅크를 포함하는 8 뱅크 그룹으로 배열되는 16 메모리 뱅크(12)를 포함할 수 있다. 예를 들어, 16 Gb DDR5 SDRAM의 경우, 메모리 칩은 각 뱅크 그룹이 4 메모리 뱅크를 포함하는 8 뱅크 그룹으로 배열되는 32 메모리 뱅크(12)를 포함할 수 있다. 전체 시스템의 설계 및 응용에 따라 메모리 디바이스(10) 상의 메모리 뱅크들(12)의 다양한 다른 구성, 조직 및 크기가 이용될 수 있다.
메모리 디바이스(10)는 명령 인터페이스(14) 및 입/출력(I/O) 인터페이스(16)를 포함할 수 있다. 명령 인터페이스(14)는 프로세서 또는 제어기와 같은 외부 디바이스(도시되지 않음)로부터 다수의 신호(예를 들어, 신호 (15))를 제공하도록 구성된다. 프로세서 또는 제어기는 메모리 디바이스(10)에 기록되거나 이로부터 판독될 데이터의 송수신을 가능하게 할 다양한 신호(15)를 메모리 디바이스(10)에 제공할 수 있다.
이해될 바와 같이, 명령 인터페이스(14)는 예를 들어, 신호들(15)의 적절한 핸들링을 보장하기 위해 클록 입력 회로(18) 및 명령 어드레스 입력 회로(20)와 같은 다수의 회로를 포함할 수 있다. 명령 인터페이스(14)는 외부 디바이스로부터 하나 이상의 클록 신호를 수신할 수 있다. 일반적으로, 더블 데이터 속도(DDR) 메모리는 여기서 실제 클록 신호(Clk_t) 및 상보적 클록 신호(Clk_c)로 지칭되는 시스템 클록 신호들의 차동 쌍을 이용한다. DDR에 대한 양의 클록 에지는 상승하는 실제 클록 신호(Clk_t)가 하강하는 상보적 클록 신호(Clk_c)와 교차하는 지점을 나타내는 한편, 음의 클록 에지는 하강하는 실제 클록 신호(Clk_t)의 전이 및 상보적 클록 신호(Clk_c)의 상승을 나타낸다. 명령들(예를 들어, 판독 명령, 기록 명령 등)은 통상적으로 클록 신호의 양의 에지들 상에서 입력되고 데이터는 양 및 음의 클록 에지들 양자 상에서 송신 또는 수신된다.
클록 입력 회로(18)는 실제 클록 신호(Clk_t) 및 상보적 클록 신호(Clk_c)를 수신하고 내부 클록 신호(CLK)를 생성한다. 내부 클록 신호(CLK)는 지연 고정 루프(DLL) 회로와 같은 내부 클록 생성기(30)에 공급된다. 내부 클록 생성기(30)는 수신된 내부 클록 신호(CLK)에 기초하여 위상 제어된 내부 클록 신호(LCLK)를 생성한다. 위상 제어된 내부 클록 신호(LCLK)는 예를 들어, I/O 인터페이스(16)에 공급되고, 판독된 데이터의 출력 타이밍을 결정하기 위한 타이밍 신호로서 사용된다.
내부 클록 신호(CLK)는 또한 메모리 디바이스(10) 내의 다양한 다른 구성요소에 제공될 수 있고 다양한 추가 내부 클록 신호를 생성하는 데 사용될 수 있다. 예를 들어, 내부 클록 신호(CLK)는 명령 디코더(32)에 제공될 수 있다. 명령 디코더(32)는 명령 버스(34)로부터 명령 신호들을 수신할 수 있고 다양한 내부 명령을 제공하도록 명령 신호들을 디코딩할 수 있다. 예를 들어, 명령 디코더(32)는 위상 제어된 내부 클록 신호(LCLK)의 생성을 조정하기 위해 버스(36)를 통해 내부 클록 생성기(30)에 명령 신호들을 제공할 수 있다. 위상 제어된 내부 클록 신호(LCLK)는 예를 들어, IO 인터페이스(16)를 통해 데이터를 클로킹하는 데 사용될 수 있다.
또한, 명령 디코더(32)는 판독 명령들, 기록 명령들, 모드 레지스터 세트 명령들, 활성화 명령들 등과 같은 명령들을 디코딩하고, 버스 경로(40)를 통해 명령에 대응하는 특정 메모리 뱅크(12)에 대한 액세스를 제공할 수 있다. 이해될 바와 같이, 메모리 디바이스(10)는 메모리 뱅크들(12)에 대한 액세스를 가능하게 하기 위해 로우 디코더들 및 컬럼 디코더들과 같은 다양한 다른 디코더를 포함할 수 있다. 일 실시 예에서, 각각의 메모리 뱅크(12)는 메모리 뱅크(12)로 그리고 이로부터 명령들의 실행을 가능하게 하는 데 필요한 디코딩(예를 들어, 로우 디코더 및 컬럼 디코더) 뿐만 아니라 타이밍 제어 및 데이터 제어와 같은 다른 피처들을 제공하는 뱅크 제어 블록(22)을 포함한다.
메모리 디바이스(10)는 프로세서와 같은 외부 디바이스로부터 수신된 명령/어드레스 신호들에 기초하여 판독 명령들 및 기록 명령들과 같은 동작들을 수행한다. 일 실시 예에서, 명령/어드레스 버스는 명령/어드레스 신호들을 수용하기 위한 14 비트 버스일 수 있다(CA<13:0>). 명령/어드레스 신호들은 클록 신호들(Clk_t 및 Clk_c)을 사용하여 명령 인터페이스(14)에 클로킹된다. 명령 인터페이스는 예를 들어, 명령 디코더(32)를 통해 메모리 뱅크들(12)에 대한 액세스를 제공하기 위해 명령들을 송수신하도록 구성된 명령 어드레스 입력 회로(20)를 포함할 수 있다. 또한, 명령 인터페이스(14)는 칩 선택 신호(CS_n)를 수신할 수 있다. CS_n 신호는 메모리 디바이스(10)가 착신 CA<13:0> 버스상의 명령들을 프로세싱할 수 있게 한다. 예를 들어, CS_n 신호가 로우 상태로 떨어질 때, 명령 어드레스 획득 및 명령 실행 프로세스가 시작될 수 있다. 메모리 디바이스(10) 내 특정 뱅크들(12)에 대한 액세스는 CA<13:0> 버스상에서 명령들로 인코딩된다.
아래에서 상세하게 논의될 바와 같이, 명령 프로세싱의 다중 모드가 지원될 수 있다. 예를 들어, DDR5에서, 몇몇 명령은 2 클록 사이클에 걸쳐 획득되는 2-사이클 명령들이다. 그러한 2-사이클 명령들에 대해서는, 직후 클록 사이클들에 걸쳐 또는 클록 사이클이 사이에 오는 두 클록 사이클에 걸쳐 명령들을 획득할 수 있게 하는 다중 획득 모드가 이용 가능할 수 있다. 여기서 사용될 때, 연속 클록 사이클들은 사이에 클록 사이클이 없는 클록 사이클들을 나타낸다. 예를 들어, 제1 모드(예를 들어, 1N 모드)에서, 제1 사이클은 명령 어드레스의 제1 부분을 획득하기 위해 사용되고, 직후 사이클(예를 들어, 제2 사이클)에서 명령 어드레스의 나머지 부분이 획득된다. 1N 모드는 특히 명령 레이턴시가 2 클록 사이클로 감소됨에 따라, 명령 획득이 빠르게 예측 가능한 상황들에서 유용하다.
제2 모드(예를 들어, 2N 모드)에서는, 명령 어드레스의 제1 부분을 수신하는 것과 명령 어드레스의 제2 부분을 수신하는 것 사이에서 하나의 클록이 스킵된다. 스킵된 사이클은 명령 어드레스 정보의 획득을 위해 보다 넓은 윈도우를 발행하기 위해 제공된다. 이는 특히 추가 획득 시간이 필요할 때(예를 들어, 디바이스 초기화 프로세스들 등 동안) 유용하다.
모드 레지스터(21)는 명령 획득을 위한 동작의 특정 모드를 나타내도록 설정될 수 있다. 모드 레지스터(21)는 명령 인터페이스에 제공되는 명령을 통해 설정될 수 있다. 설정되면, 모드 레지스터(21)는 모드의 표시(예를 들어, 1N 또는 2N 모드 중 어느 하나)를 제공할 수 있고 선택된 모드의 구현이 시작될 수 있다. 동적으로 변경 가능한 획득 모드들을 가능하게 하려면 많은 요소를 고려해야 한다. 아래에서 상세하게 논의되는 바와 같이, 명령 인터페이스(14), 명령 디코더(32) 및/또는 다른 로직/회로가 이러한 모드들에 대한 명령들의 획득 및 프로세싱을 핸들링할 수 있다. 모드 선택 및/또는 구현은 하드웨어 회로 및/또는 하드웨어 회로에 의해 구현되는 기계 판독 가능한 명령들에 의해 핸들링될 수 있다. 도 1에 도시된 실시 예에서, 명령 인터페이스(20)의 모드 선택 및 구현 회로(23)는 다양한 모드의 구현 세부 사항들을 핸들링할 수 있다.
또한, 명령 인터페이스(14)는 다수의 다른 명령 신호를 수신하도록 구성될 수 있다. 예를 들어, 메모리 디바이스(10) 내 적절한 임피던스 매칭을 가능하게 하기 위해 명령/어드레스 온 다이 터미네이션(on die termination)(CA_ODT) 신호가 제공될 수 있다. 예를 들어, 시동 동안 명령 인터페이스(14), 상태 레지스터, 상태 기계들 등을 리셋하기 위해서는 리셋 명령(RESET_n)이 사용될 수 있다. 명령 인터페이스(14)는 또한 특정 메모리 디바이스(10)에 대한 명령/어드레스 라우팅에 따라, 명령/어드레스 버스상의 명령/어드레스 신호(CA<13:0>)의 상태를 반전시키기 위해 제공될 수 있는 명령/어드레스 반전(CAI) 신호를 수신할 수 있다. 미러(MIR) 신호가 또한 미러 기능을 가능하게 하기 위해 제공될 수도 있다. MIR 신호는 특정 어플리케이션에서 다수의 메모리 디바이스의 구성에 기초하여, 신호들의 메모리 디바이스(10)로의 특정 라우팅을 가능하게 하기 위해 신호들이 스워핑될 수 있도록 그것들을 다중화하기 위해 사용될 수 있다. 메모리 디바이스(10)의 테스팅을 가능하게 하기 위한 다양한 신호, 이를테면 테스트 인에이블(TEN) 신호 또한 제공될 수 있다. 예를 들어, TEN 신호는 메모리 디바이스(10)를 연결성 테스팅을 위한 테스트 모드로 배치하는 데 사용될 수 있다.
명령 인터페이스(14)는 또한 검출될 수 있는 특정 오류들에 대한 경보 신호(ALERT_n)를 시스템 프로세서 또는 제어기에 제공하는 데 사용될 수 있다. 예를 들어, 순환 중복 검사(CRC, cyclic redundancy check) 오류가 검출될 경우 경보 신호(ALERT_n)가 메모리 디바이스(10)로부터 송신될 수 있다. 다른 경보 신호들 또한 생성될 수 있다. 또한, 메모리 디바이스(10)로부터 경보 신호(ALERT_n)를 송신하기 위한 버스 및 핀은 상술한 바와 같이, TEN 신호를 사용하여 실행되는 연결성 테스트 모드와 같은 특정 동작들 동안 입력 핀으로서 사용될 수 있다.
IO 인터페이스(16)를 통해 데이터 신호들(44)을 송수신함으로써, 상술한 명령 및 클로킹 신호들을 이용하여, 메모리 디바이스(10)로 그리고 이로부터 데이터가 전송될 수 있다. 보다 구체적으로, 데이터는 복수의 양방향 데이터 버스를 포함하는 데이터 경로(46)를 통해 메모리 뱅크들(12)로 전송되거나 그것들로부터 검색될 수 있다. DQ 신호들로 통칭되는 데이터 IO 신호들은 일반적으로 하나 이상의 양방향 데이터 버스에서 송수신된다. DDR5 SDRAM 메모리 디바이스와 같은 특정 메모리 디바이스들의 경우, IO 신호들은 상위 및 하위 바이트들로 나뉠 수 있다. 예를 들어, x16 메모리 디바이스의 경우, IO 신호들은 예를 들어, 데이터 신호들의 상위 및 하위 바이트들에 대응하는 상위 및 하위 IO 신호들(예를 들어, DQ<15:8> 및 DQ<7:0>)로 나뉠 수 있다.
메모리 디바이스(10) 내에서 보다 높은 데이터 속도를 가능하게 하기 위해, DDR 메모리 디바이스들과 같은 특정 메모리 디바이스들은 DQS 신호들로 통칭되는 데이터 스트로브 신호들을 이용할 수 있다. DQS 신호들은 데이터를 전송하는 외부 프로세서 또는 제어기에 의해(예를 들어, 기록 명령에 대해) 또는 메모리 디바이스(10)에 의해(예를 들어, 읽기 명령에 대해) 구동된다. 판독 명령들의 경우, DQS 신호들은 미리 결정된 패턴을 갖는 효과적으로 추가적인 데이터 출력(DQ) 신호들이다. 기록 명령들의 경우, DQS 신호들은 대응하는 입력 데이터를 캡처하기 위한 클록 신호들로서 사용된다. 클록 신호들(Clk_t 및 Clk_c)과 같이, 데이터 스트로브(DQS) 신호들은 데이터 스트로브 신호들의 차동 쌍(DQS_t/ 및 DQS_c)으로서 제공되어 판독 및 기록 동안 차동 쌍 시그널링을 제공할 수 있다. DDR5 SDRAM 메모리 디바이스와 같은 특정 메모리 디바이스들의 경우, DQS 신호들의 차동 쌍들은 예를 들어, 메모리 디바이스(10)로 그리고 이로부터 전송되는 데이터의 상위 및 하위 바이트들에 대응하는 상위 및 하위 데이터 스트로브 신호들(예를 들어, UDQS_t/ 및 UDQS_c; LDQS_t/ 및 LDQS_c)로 나뉠 수 있다.
임피던스(ZQ) 캘리브레이션 신호가 또한 IO 인터페이스(16)를 통해 메모리 디바이스(10)에 제공될 수 있다. ZQ 캘리브레이션 신호는 기준 핀에 제공될 수 있고 프로세스, 전압 및 온도(PVT) 값들의 변화에 걸쳐 메모리 디바이스(10)의 풀-업 및 풀-다운 저항들을 조절함으로써 출력 드라이버들 및 ODT 값들을 조정하는 데 사용될 수 있다. PVT 특성들이 ZQ 저항 값들에 영향을 줄 수 있기 때문에, ZQ 캘리브레이션 신호는 ZQ 기준 핀에 제공되어 입력 임피던스를 알려진 값들로 캘리브레이션하기 위해 저항을 조절하는 데 사용된다. 이해될 바와 같이, 일반적으로 메모리 디바이스(10)상의 ZQ 핀과 메모리 디바이스(10) 외부의 GND/VSS 사이에는 정밀 저항기(precision resistor)가 결합된다. 이러한 저항은 내부 ODT 및 IO 핀들의 구동 강도를 조절하기 위한 기준으로서 사용된다.
또한, IO 인터페이스(16)를 통해 루프백 신호(LOOPBACK)가 메모리 디바이스(10)에 제공될 수 있다. 루프백 신호는 테스트 또는 디버깅 단계 동안 메모리 디바이스(10)를 신호들이 동일한 핀을 통해 메모리 디바이스(10)를 통해 루프백되는 모드로 설정하기 위해 사용될 수 있다. 예를 들어, 루프백 신호는 메모리 디바이스(10)를 메모리 디바이스(10)의 데이터 출력(DQ)을 테스트하도록 설정하는 데 사용될 수 있다. 루프백은 데이터와 스트로브 모두 또는 가능하게는 데이터 핀만 포함할 수 있다. 이는 일반적으로 IO 인터페이스(16)에서 메모리 디바이스(10)에 의해 캡처된 데이터를 모니터링하기 위해 사용된다.
이해될 바와 같이, 전원 공급 회로들(외부 VDD 및 VSS 신호들을 수신하기 위한), 모드 레지스터들(다양한 프로그램 가능한 동작 및 구성 모드를 정의하기 위한), 판독/기록 증폭기들(판독/기록 동작들 동안 신호들을 증폭하기 위한), 온도 센서들(메모리 디바이스(10)의 온도를 감지하기 위한) 등과 같은 다양한 다른 구성요소가 또한 메모리 시스템(10)으로 편입될 수 있다. 따라서, 도 1의 블록도는 후속하는 구체적인 내용에 도움이 되는 메모리 디바이스(10)의 특정 기능 피처들을 강조하기 위해서만 제공된다는 것이 이해되어야 한다.
상술한 바와 같이, 명령 획득 및 구현은 획득 모드들의 세트 중 하나를 사용하여 수행될 수 있다. 이제 논의는 사용될 수 있는 특정 모드들 및 이러한 모드들 하에서 명령들을 획득 및/또는 실행하는 특정 구현들에 관한다.
1N 모드
논의는 1N 모드로 시작된다. 1N 모드에서, 명령 어드레스 정보는 두 계속되는 사이클을 통해 획득된다. 1N 모드는 좁은 명령 어드레스 캡처 윈도우가 사용될 수 있을 때, 명령 실행 레이턴시를 감소시키는 데 유용할 수 있다. 도 2는 일 실시 예에 따른, 1N 모드에서의 명령 정보의 캡처 및 실행을 위한 타이밍도(60)를 도시한다.
1N 모드에서, 칩 선택 신호(CS)가 로우로 떨어지면 명령 데이터를 획득하기 위한 제1 사이클 "사이클1"의 표시가 제공된다(예를 들어, 제1 명령 어드레스 캡처를 표시함으로써). 다시 말해, CS가 로우로 떨어지면 명령 어드레스의 각각의 부분들(예를 들어, 제1 CA 부분 CA<13:0>(62) 및 제2 CA 부분 CA<13:0>(64))을 캡처하는 데 사용되는 클록들의 쌍의 생성이 트리거된다. CS가 로우로 떨어진 후 제1 사이클 "사이클1"로부터는 제1 클록이 생성되어, 제1 명령 어드레스 부분이 캡처된다. 후속 사이클 "사이클2"로부터는 제2 클록이 생성되어, 제2 명령 어드레스 부분이 캡처된다. 제1 및 제2 명령 어드레스 캡처들로부터 획득된 정보는 도시된 바와 같이, 내부 명령을 시동시키기 위해 함께 사용된다.
2N 모드
2N 모드에서, 명령 어드레스 정보는 중간 사이클이 스킵된 두 사이클을 통해 획득된다. 상술한 바와 같이, 2N 모드는 보다 넓은 명령 어드레스 캡처 윈도우를 제공하며, 이는 몇몇 상황(예를 들어, 캘리브레이션 동안 등)에서 유용할 수 있다. 도 3은 일 실시 예에 따른, 2N 모드에서의 명령 정보의 캡처 및 실행을 위한 타이밍도(80)를 도시한다.
1N 모드와 유사하게, 2N 모드에서, 칩 선택 신호(CS)가 로우로 떨어지면 명령의 제1 사이클 "사이클1"이 표시된다. "사이클1"로부터는 제1 클록이 생성되어, 제1 명령 어드레스가 캡처된다(82). 그러나, 2N 모드에서는, 명령의 제1 사이클 이후 2N 모드가 한 사이클을 스킵함에 따라, 제2 사이클 "사이클2"가 스킵된다. 이는 블록(83)으로 도시되어 있다. 스킵된 사이클은 보다 넓은 윈도우를 제공하여, 명령 어드레스 정보 프로세싱에 더 많은 시간을 할애할 수 있게 한다. 따라서, 2N 모드에서는, "사이클3"으로부터 제3 클록이 생성되어, 명령 어드레스의 제2 캡처(84)를 트리거한다. 제1 및 제2 명령 어드레스 캡처들로부터 획득된 정보는 도시된 바와 같이, 내부 명령을 시동시키기 위해 함께 사용된다.
2N 모드의 사이클-스키핑 기능을 수행하기 위해, 명령/어드레스 정보가 제2 사이클 "사이클2" 동안 외부 핀들로부터 캡처되지 않도록 하는 데 2N 모드 로직이 사용될 수 있다. 또한, 제2 명령 캡처가 "사이클3"에서 발생하기 때문에, 내부 메커니즘은 "사이클2"에서 명령이 시동되지 않도록 하는 작업을 수행하게 될 수 있다.
비표적 명령들
명령에 따라, CS는 제2 사이클 동안 하이 또는 로우 중 어느 하나일 수 있다. 도 4는 일 실시 예에 따른, 제2 사이클 "사이클2" 동안 CS 신호가 로우로 홀딩되는 비표적 명령 실행(100)(예를 들어, 캔슬된 명령)을 도시한다. 도 5는 일 실시 예에 따른, 비표적 명령들을 핸들링하기 위한 프로세스(120)를 도시하는 흐름도이다. 도시된 바와 같이, 캔슬된 2 사이클 명령에 대해, CS는 "사이클1", "사이클2" 및 "사이클3"의 모든 3 사이클에 대해 로우로 홀딩된다. 상술한 바와 같이, 2N 모드에서, CS가 로우일 때에는, 2N 모드 로직이 박스(102)로 표시된 바와 같이, 제2 사이클 "사이클2"가 스킵되게 할 수 있다. 그러나, 비표적 명령들에 대해서는 추가 고려 사항이 요구될 수 있다. 예를 들어, 표적 명령들(예를 들어, CS가 제2 사이클 "사이클2" 동안 다시 하이로 상승되는 명령들)에 대한 2N 모드에서 2N 로직(예를 들어, 하드웨어 회로 및/또는 하드웨어 기반 프로세서에 의해 구현되는 소프트웨어)은 단지 CS가 로우로 떨어질 것을 기대하고 후속 사이클을 스킵할 수 있지만, 비표적 명령에 대해 CS가 로우로 홀딩될 때, 그러한 사용은 잘못된 명령 어드레스 정보 캡처 및/또는 잘못된 명령 시동을 야기할 수 있다.
예를 들어,이러한 접근법을 사용하면, 2N 모드 로직은 제2 사이클 "사이클2"상에서 CS를 로우로 감지하고 다음 사이클인 "사이클3"이 스킵되게 할 것이다. 그러나, 2N 모드에서는 제3 사이클 "사이클3"에 의해 제2 명령 어드레스 캡처 및 비표적 명령의 명령 시동이 트리거되어야 하므로, 그러한 결과는 잘못된 것일 것이다. 따라서, 블록(104)으로 표시된 바와 같이, "사이클3"은 스킵되지 않아야 한다. 따라서, 2N 로직은 CS가 로우인 후 다음 클록 사이클을 단지 스킵하기보다는, CS의 로우로의 전이를 추적하는 과거의 CS 상태들의 이력의 표시(예를 들어, 토글 표시자)를 포함할 수 있어, CS의 로우로의 전이 이후 단지 제2 클록만 스킵되게 된다. 예를 들어, 토글이 제1 사이클 "사이클1" 동안 제1 명령 어드레스가 캡처될 때 설정될 수 있어서, 설정된 토글은 다음 사이클 "사이클2"가 스킵되어야 함을 표시하게 된다. 스킵 이후, 토글은 리셋되어, 다음 사이클 "사이클3"을 스킵하지 않아야 함을 표시한다. CS가 로우로 유지될 때, 토글은 교번 사이클들 동안 하이 상태와 로우 상태가 엇갈릴 수 있다. 당업자라면 이해할 수 있는 바와 같이, 스킵할 대안적인 클록들의 표시를 제공하기 위한 다른 토글 구현이 수행될 수 있다.
도 5는 일 실시 예에 따른, 적절한 스킵을 하도록 하기 위해 토글을 사용하기 위한 프로세스(120)를 도시하는 흐름도이다. 프로세스(120)는 명령 획득이 2N 모드에 있는지 여부를 결정함으로써 시작된다(결정 블록(122)). 2N 모드에 있지 않을 경우, 현재 토글이 스킵 상황들을 위해 사용됨에 따라, 프로세싱은 토글링 없이(예를 들어, 스킵 메커니즘 없이) 계속된다. 그러나, 2N 모드에 있을 때에는, CS가 로우에 있는지 여부에 관한 결정이 이루어진다(결정 블록(124)). CS가 로우가 아니라면, 현재 명령이 획득/실행되지 않으므로, 프로세스는 토글링 없이 계속된다. CS가 로우일 때에는, 이전 사이클이 디코드 사이클이었는지 여부에 관한 결정이 이루어진다(결정 블록(126)). 상술한 바와 같이, 토글은 디코드가 시작될 때 설정될 수 있다. 그에 따라, 결정 블록(126)은 토글 데이터를 참조함으로써 결정될 수 있다. 이전 사이클이 디코드 사이클이었을 때(예를 들어, 토글에 액세스하는 것에 기초하여 결정되는 바에 따라), 현재 사이클은 스킵된다(블록(128)). 그러나, 이전 사이클이 디코드 사이클이 아니었을 때(예를 들어, 토글에 액세스하는 것에 기초하여 결정되는 바에 따라), 사이클은 스킵되지 않고 현재 사이클 동안 명령 어드레스가 캡처된다(블록(130)).
고스트 명령들
신중하게 고려하지 않으면, 고스트 명령들(예를 들어, 의도하지 않은 명령들)이 실수로 트리거될 수 있다. 도 6은 1N 모드에서 고스트 명령이 트리거될 수 있는 타이밍도를 도시한다. 도 7은 2N 모드에서 고스트 명령이 트리거될 수 있는 타이밍도를 도시한다. 도 8은 일 실시 예에 따른, 잠재적인 고스트 명령들을 핸들링하기 위한 프로세스를 도시하는 흐름도이다.
상술한 바와 같이, 먼저 1N 모드에서 잠재적인 고스트 명령들로 시작되어, 도 6은 1N 모드에서 고스트 명령들이 트리거될 수 있는 상황(150)을 도시한다. 도시된 바와 같이, CS가 "사이클1" 및 후속 "사이클2" 둘 다에 대해 로우로 홀딩됨에 따라, 2-사이클 명령 "사이클1"/"사이클2" 쌍(152)은 캔슬될 수 있다. 그러나 불행하게도, 현재의 CS 상태만이 2-사이클 명령을 결정하는 데 사용된다면, CS가 제1 사이클 "사이클2"에 대해 로우이고 "사이클2"/"사이클3" 쌍의 제2 사이클 "사이클3"에 대해 하이임에 따라, "사이클2"/"사이클3" 쌍(154)이 정상적인 2-사이클 명령으로서 감지될 수 있다. 또한, 명령 어드레스 캡처의 일 부분(예를 들어, "사이클1"/"사이클" 캔슬된 2-사이클 명령에 대해 의도된 기간(156)에서 CA<5:0>)는 정상적인 2-사이클 명령 디코드 신호들 중 하나와 매칭되어, "사이클2"/"사이클3" 명령에 기초하여 의도치 않게 특정 2-사이클 정상 명령이 시동되게 할 수 있다.
도 7은 2N 모드에서 고스트 명령들이 트리거될 수 있는 상황(180)을 도시한다. 도시된 바와 같이, CS 신호는 로우로 전이하여, "사이클1"에서 제1 명령 어드레스 캡처를 야기한다. 명령 실행이 2N 모드에 있기 때문에, 후속 사이클인 "사이클2"는 스킵되고 제3 사이클 "사이클3"에서 제2 명령 어드레스 캡처 및 결과적인 2-사이클 명령이 트리거된다. 그에 따라, "사이클1" 및 "사이클3"에 기초한 2-사이클 명령이 블록(182) 내에서 획득된다. 그러나, CS가 제3 사이클 "사이클3" 이전에 로우로 떨어지고(예를 들어, 캔슬된 명령에 대해) "사이클3"에서 의도된 제2 명령 어드레스 캡처의 일 부분(예를 들어, CA<5:0>)이 기간(186)에서 정상적인 2-사이클 명령 디코드 신호와 매칭될 때에는 고스트 명령(184)이 트리거될 수 있다. 그러한 경우에, 명령들이 단지 CS의 현재 상태에 기초하여 결정될 경우, 제3 및 제5 사이클들 "사이클3" 및 "사이클5"에 의해 트리거된 명령 어드레스 캡처들에 기초하여 고스트 명령(184)이 트리거될 수 있다.
1N 및 2N 모드들에서 그러한 고스트 명령들의 트리거링을 회피하기 위해, 명령 디코드 동안 추가 표시자가 개시될 수 있다. 표시자는 2-사이클 명령 디코드가 현재 진행 중임을 표시할 수 있어, 2-사이클 명령 디코드가 완료될 때까지 추가 디코드가 디스에이블되게 된다. 도 8은 잠재적인 고스트 명령들을 핸들링하기 위한 프로세스(200)를 도시하는 흐름도이다. 프로세스는 2-사이클 명령 디코드 표시자가 설정되는지를 결정함으로써 시작된다(결정 블록(202)). 아래에서 논의되는 바와 같이, 표시자는 디코드 사이클이 개시될 때(예를 들어, 명령 어드레스에서 실제 디코드 표시자가 캡처될 때) 설정된다.
2-사이클 명령 디코드 표시자가 설정될 때, 디코드는 디스에이블된다(블록(204)). 또한, 디스에이블된 디코드 이후 표시자는 리셋되어, 표시자가 새로운 사이클에 대해 재사용될 수 있게 된다.
2-사이클 명령 디코드 표시자가 설정되지 않은 경우, 현재 사이클이 디코드 사이클인지 여부에 관한 결정이 이루어진다(결정 블록(206)). 사이클이 디코드 사이클이 아닌 경우, 프로세스(200)는 재시작될 수 있다. 그러나, 사이클이 디코드 사이클일 때, 2-사이클 명령 디코드가 모드 종속 폭으로 설정된다(블록(208)). 예를 들어, 1N 모드에서, 표시자의 폭이 클록 주기의 1배(즉, 1*tCK)로 설정되어, 디코드가 디코드된 사이클 이후 사이클들에 대해 디스에이블되게 된다. 2N 모드에서, 표시자의 폭은 2*tCK로 설정되어, 디코드가 디코드 사이클 이후 2 사이클에 대해 디스에이블되게 된다.
이해될 수 있는 바와 같이, 현재 기술들은 빠르고 효율적인 명령 획득 및 실행을 가능하게 할 수 있다. 다중 명령 획득 모드들은 몇몇 상황에서 명령 획득을 확장하고 다른 상황들에서는 명령 획득 주파수를 최대화할 수 있는 유연성을 제공할 수 있다.
본 발명이 다양하게 변형되고 형태가 다양하게 대체되기 쉽지만, 특정 실시 예들이 도면들에 예로서 도시되었고 본원에서 상세하게 설명되었다. 그러나, 본 발명은 개시된 특정 형태들로 제한되도록 의도되지 않는다는 것이 이해되어야 한다. 그보다, 본 발명은 이하의 첨부된 청구범위에 의해 정의되는 바에 따라 본 발명의 사상 및 범위 내에 속하는 모든 변형 예, 조합 예, 등가물, 및 대체물을 커버하기 위한 것이다.
여기에 제시되고 청구된 기술들은 본 기술분야를 명백히 개선하고 그에 따라 추상적이거나 무형적이거나 순수하게 이론적이지 않은 실질적인 성질의 실질적 대상들 및 구체적인 예들로 참조 및 적용된다. 또한, 본 명세서의 끝에 첨부된 임의의 청구범위가 "[기능]을 [수행]하는 수단..." 또는 "[기능]을 [수행]하는 단계..."로 지정된 하나 이상의 요소를 포함하는 경우, 그러한 요소들은 35 U.S.C. 112(f)에 따라 해석되는 것으로 의도된다. 그러나, 임의의 다른 방식으로 지정된 요소들을 포함하는 임의의 청구범위에 대해서는, 그러한 요소들이 35 U.S.C. 112(f)에 따라 해석되어서는 안 된다.

Claims (20)

  1. 유형의 비일시적 기계 판독 가능한 매체로서, 하나 이상의 프로세서에 의해 실행될 때 상기 하나 이상의 프로세서로 하여금:
    메모리 디바이스의 명령 인터페이스의 복수의 명령 획득 모드로부터 하나의 명령 획득 모드를 식별하고;
    칩 선택 신호(CS)의 상태를 식별하고;
    상기 CS가 하이에서 로우로 전이될 때:
    상기 CS가 전이된 후 제1 클록 사이클에서 명령 어드레스의 제1 부분을 캡처하고;
    상기 명령 획득 모드가 제1 모드에 있을 때, 상기 제1 클록 사이클 직후 제2 클록 사이클에서 상기 명령 어드레스의 제2 부분을 캡처하고;
    그렇지 않으면, 상기 명령 획득 모드가 제2 모드에 있을 때:
    사이클이 디코드 사이클(decode 사이클)일 때를 나타내는 토글(toggle)을 유지하고; 그리고
    상기 토글이 상기 제2 클록 사이클이 디코드 사이클이 아님을 나타낼 때, 상기 제2 클록 사이클 직후 제3 클록 사이클에서 상기 명령 어드레스의 상기 제2 부분을 캡처하며; 그리고
    상기 명령 어드레스의 상기 제1 부분 및 상기 명령 어드레스의 상기 제2 부분을 사용하여 내부 명령을 시동시키게 하는 기계 판독 가능한 명령들을 포함하는, 기계 판독 가능한 매체.
  2. 삭제
  3. 청구항 1에 있어서, 하나 이상의 프로세서에 의해 실행될 때 상기 하나 이상의 프로세서로 하여금:
    상기 토글이 현재 사이클 직전 사이클이 디코드 사이클임을 나타낼 때, 현재 사이클 동안 명령 어드레스 획득을 스킵하게 하는 기계 판독 가능한 명령들을 포함하는, 기계 판독 가능한 매체.
  4. 청구항 1에 있어서, 하나 이상의 프로세서에 의해 실행될 때 상기 하나 이상의 프로세서로 하여금:
    상기 토글이 현재 사이클 직전 사이클이 디코드 사이클이 아님을 나타낼 때, 현재 사이클 동안 명령 어드레스 획득을 수행하게 하는 기계 판독 가능한 명령들을 포함하는, 기계 판독 가능한 매체.
  5. 청구항 1에 있어서, 하나 이상의 프로세서에 의해 실행될 때 상기 하나 이상의 프로세서로 하여금:
    상기 CS가 로우일 때, 교번 사이클들 동안 상기 토글을 하이 상태와 로우 상태가 교번하게 함으로써 상기 토글을 유지하게 하는 기계 판독 가능한 명령들을 포함하는, 기계 판독 가능한 매체.
  6. 청구항 1에 있어서, 상기 제1 클록 사이클 및 상기 제2 클록 사이클 동안 상기 CS는 로우인, 기계 판독 가능한 매체.
  7. 청구항 1에 있어서, 하나 이상의 프로세서에 의해 실행될 때 상기 하나 이상의 프로세서로 하여금:
    2-사이클 명령 디코드 표시자가 설정되는지 여부를 결정하게 하는 기계 판독 가능한 명령들을 포함하는, 기계 판독 가능한 매체.
  8. 청구항 7에 있어서, 하나 이상의 프로세서에 의해 실행될 때 상기 하나 이상의 프로세서로 하여금:
    상기 2-사이클 명령 디코드 표시자가 설정될 때, 현재 사이클에서 디코딩을 디스에이블하게 하는 기계 판독 가능한 명령들을 포함하는, 기계 판독 가능한 매체.
  9. 청구항 8에 있어서, 하나 이상의 프로세서에 의해 실행될 때 상기 하나 이상의 프로세서로 하여금:
    상기 2-사이클 명령 디코드 표시자가 설정되지 않을 때, 현재 사이클이 디코드 사이클인지 여부를 결정하게 하는 기계 판독 가능한 명령들을 포함하는, 기계 판독 가능한 매체.
  10. 청구항 9에 있어서, 하나 이상의 프로세서에 의해 실행될 때 상기 하나 이상의 프로세서로 하여금:
    현재 사이클이 디코드 사이클일 때, 상기 2-사이클 명령 디코드를 모드 종속 폭으로 설정하게 하는 기계 판독 가능한 명령들을 포함하는, 기계 판독 가능한 매체.
  11. 청구항 10에 있어서, 하나 이상의 프로세서에 의해 실행될 때 상기 하나 이상의 프로세서로 하여금:
    상기 명령 획득 모드가 상기 제1 모드에 있을 때 상기 모드 종속 폭은 1 클록 사이클을 포함하는 기계 판독 가능한 명령들을 포함하는, 기계 판독 가능한 매체.
  12. 청구항 10에 있어서, 하나 이상의 프로세서에 의해 실행될 때 상기 하나 이상의 프로세서로 하여금:
    상기 명령 획득 모드가 상기 제2 모드에 있을 때 상기 모드 종속 폭은 2 클록 사이클을 포함하는 기계 판독 가능한 명령들을 포함하는, 기계 판독 가능한 매체.
  13. 메모리 디바이스의 명령 인터페이스로서,
    메모리 디바이스의 명령 인터페이스의 복수의 명령 획득 모드로부터 하나의 명령 획득 모드를 식별하고;
    칩 선택 신호(CS)의 상태를 식별하고;
    상기 CS가 하이에서 로우로 전이될 때:
    상기 CS가 전이된 후 제1 클록 사이클에서 명령 어드레스의 제1 부분을 캡처하고;
    상기 명령 획득 모드가 제1 모드에 있을 때, 상기 제1 클록 사이클 직후 제2 클록 사이클에서 상기 명령 어드레스의 제2 부분을 캡처하고;
    그렇지 않으면, 상기 명령 획득 모드가 제2 모드에 있을 때:
    사이클이 디코드 사이클일 때를 나타내는 토글을 유지하고; 그리고
    상기 토글이 상기 제2 클록 사이클이 디코드 사이클이 아님을 나타낼 때, 상기 제2 클록 사이클 직후 제3 클록 사이클에서 상기 명령 어드레스의 상기 제2 부분을 캡처하며; 그리고
    상기 명령 어드레스의 상기 제1 부분 및 상기 명령 어드레스의 상기 제2 부분을 사용하여 내부 명령을 시동시키도록 구성된 회로를 포함하는, 명령 인터페이스.
  14. 삭제
  15. 청구항 13에 있어서,
    상기 토글을 통해, 현재 사이클 이전 사이클이 디코드 사이클임을 결정하며; 그리고
    현재 사이클 직전 상기 사이클이 디코드 사이클인 것에 기초하여, 현재 사이클 동안 명령 어드레스 획득을 스킵하도록 구성된 회로를 포함하는, 명령 인터페이스.
  16. 청구항 13에 있어서,
    상기 토글을 통해, 현재 사이클 직전 사이클이 디코드 사이클이 아님을 결정하며; 그리고
    현재 사이클 직전 상기 사이클이 디코드 사이클이 아닌 것에 기초하여, 현재 사이클 동안 명령 어드레스 획득을 수행하도록 구성된 회로를 포함하는, 명령 인터페이스.
  17. 청구항 13에 있어서,
    2-사이클 명령 디코드 표시자가 설정되는지 여부를 결정하도록 구성된 회로를 포함하는, 명령 인터페이스.
  18. 청구항 17에 있어서,
    상기 2-사이클 명령 디코드 표시자가 설정될 때, 현재 사이클에서 디코딩을 디스에이블하도록 구성되고;
    그렇지 않으면, 상기 2-사이클 명령 디코드 표시자가 설정되지 않을 때:
    현재 사이클이 디코드 사이클인지 여부를 결정하며; 그리고
    현재 사이클이 2-사이클 명령 디코드 사이클일 때, 상기 2-사이클 명령 디코드를 모드 종속 폭으로 설정하도록 구성된 회로를 포함하고;
    상기 명령 획득 모드가 상기 제1 모드에 있을 때 상기 모드 종속 폭은 1 클록 사이클을 포함하며; 그리고
    상기 명령 획득 모드가 상기 제2 모드에 있을 때 상기 모드 종속 폭은 2 클록 사이클을 포함하는, 명령 인터페이스.
  19. 방법으로서,
    메모리 디바이스의 명령 인터페이스의 복수의 명령 획득 모드로부터 하나의 명령 획득 모드를 식별하는 단계;
    칩 선택 신호(CS)의 상태를 식별하는 단계;
    상기 CS가 하이에서 로우로 전이될 때:
    상기 CS가 전이된 후 제1 클록 사이클에서 명령 어드레스의 제1 부분을 캡처하는 단계;
    상기 명령 획득 모드가 제1 모드에 있을 때, 상기 제1 클록 사이클 직후 제2 클록 사이클에서 상기 명령 어드레스의 제2 부분을 캡처하는 단계;
    그렇지 않으면, 상기 명령 획득 모드가 제2 모드에 있을 때:
    사이클이 디코드 사이클일 때를 나타내는 토글을 유지하고; 그리고
    상기 토글이 상기 제2 클록 사이클이 디코드 사이클이 아님을 나타낼 때, 상기 제2 클록 사이클 직후 제3 클록 사이클에서 상기 명령 어드레스의 상기 제2 부분을 캡처하는 단계; 및
    상기 명령 어드레스의 상기 제1 부분 및 상기 명령 어드레스의 상기 제2 부분을 사용하여 내부 명령을 시동시키는 단계를 포함하는, 방법.
  20. 청구항 19에 있어서,
    2-사이클 명령 디코드 표시자가 설정되는지 여부를 결정하는 단계;
    상기 2-사이클 명령 디코드 표시자를 사용하여, 상기 제1 클록 사이클을 결정하는 단계를 포함하는, 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10162406B1 (en) * 2017-08-31 2018-12-25 Micron Technology, Inc. Systems and methods for frequency mode detection and implementation
JP2019046051A (ja) * 2017-08-31 2019-03-22 東芝メモリ株式会社 メモリ装置およびデータ処理装置
US20190095273A1 (en) * 2017-09-27 2019-03-28 Qualcomm Incorporated Parity bits location on i3c multilane bus
KR20230044002A (ko) * 2021-09-10 2023-03-31 창신 메모리 테크놀로지즈 아이엔씨 신호 차폐 회로 및 반도체 메모리
US11615821B1 (en) 2021-10-28 2023-03-28 Micron Technology, Inc. Ghost command suppression in a half-frequency memory device
CN116844606B (zh) * 2022-03-23 2024-05-17 长鑫存储技术有限公司 一种信号采样电路以及半导体存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150371688A1 (en) * 2007-10-17 2015-12-24 Micron Technology, Inc. Memory devices having special mode access
US20160099044A1 (en) * 2013-03-15 2016-04-07 Intel Corporation Method and apparatus for a memory module to accept a command in multiple parts

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6594284B1 (en) * 1998-09-16 2003-07-15 Cirrus Logic, Inc. Network synchronization
JP2002244920A (ja) * 2001-02-15 2002-08-30 Oki Electric Ind Co Ltd Ｄｒａｍインターフェース回路
KR100510491B1 (ko) * 2002-10-07 2005-08-26 삼성전자주식회사 부분 활성화 구조를 가지고 페이지 모드 동작이 가능한반도체 메모리 장치 및 그 동작 방법
KR100560646B1 (ko) * 2002-12-20 2006-03-16 삼성전자주식회사 지연된 오토프리챠지 기능을 갖는 반도체 메모리 장치
JP4191100B2 (ja) * 2004-06-18 2008-12-03 エルピーダメモリ株式会社 半導体記憶装置
US7397717B2 (en) 2005-05-26 2008-07-08 Macronix International Co., Ltd. Serial peripheral interface memory device with an accelerated parallel mode
US7558131B2 (en) * 2006-05-18 2009-07-07 Micron Technology, Inc. NAND system with a data write frequency greater than a command-and-address-load frequency
JP5481823B2 (ja) * 2008-10-08 2014-04-23 株式会社バッファロー メモリモジュール、および、メモリ用補助モジュール
CN101526895B (zh) * 2009-01-22 2011-01-05 杭州中天微系统有限公司 基于指令双发射的高性能低功耗嵌入式处理器
JP5314640B2 (ja) * 2010-06-21 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2012190510A (ja) * 2011-03-11 2012-10-04 Elpida Memory Inc 半導体装置
US9740485B2 (en) * 2012-10-26 2017-08-22 Micron Technology, Inc. Apparatuses and methods for memory operations having variable latencies
US10121528B2 (en) 2012-11-30 2018-11-06 Intel Corporation Apparatus, method and system for providing termination for multiple chips of an integrated circuit package
US9009362B2 (en) 2012-12-20 2015-04-14 Intel Corporation Variable-width command/address bus
US8972685B2 (en) * 2012-12-21 2015-03-03 Intel Corporation Method, apparatus and system for exchanging communications via a command/address bus
KR20150040481A (ko) 2013-10-07 2015-04-15 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법
KR102401271B1 (ko) * 2015-09-08 2022-05-24 삼성전자주식회사 메모리 시스템 및 그 동작 방법
US9865324B2 (en) * 2015-10-19 2018-01-09 Micron Technology, Inc. Method and apparatus for decoding commands
US10095518B2 (en) * 2015-11-16 2018-10-09 Arm Limited Allowing deletion of a dispatched instruction from an instruction queue when sufficient processor resources are predicted for that instruction
US10162406B1 (en) * 2017-08-31 2018-12-25 Micron Technology, Inc. Systems and methods for frequency mode detection and implementation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150371688A1 (en) * 2007-10-17 2015-12-24 Micron Technology, Inc. Memory devices having special mode access
US20160099044A1 (en) * 2013-03-15 2016-04-07 Intel Corporation Method and apparatus for a memory module to accept a command in multiple parts

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