JP2004030784A - 半導体記憶装置 - Google Patents
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Abstract
【課題】複数のバンクを有する不揮発性半導体記憶装置においてバンク間においてコピーバックを実行する。
【解決手段】入力回路１０は、装置内部におけるデータの転送を要求するコピーバックコマンドの入力を受ける。判定回路１１は、入力回路１０からコピーバックコマンドが入力された場合には、転送元と転送先が同一のバンクに属するか否かを判定する。第１の転送回路１４，１５は、判定回路１１により同一のバンク内であると判定された場合には、同一のバンク内においてデータを転送する。第２の転送回路１２，１３は、判定回路１１により異なるバンク間であると判定された場合には、対象となる２つのバンク間においてデータを転送する。
【選択図】 図１
【解決手段】入力回路１０は、装置内部におけるデータの転送を要求するコピーバックコマンドの入力を受ける。判定回路１１は、入力回路１０からコピーバックコマンドが入力された場合には、転送元と転送先が同一のバンクに属するか否かを判定する。第１の転送回路１４，１５は、判定回路１１により同一のバンク内であると判定された場合には、同一のバンク内においてデータを転送する。第２の転送回路１２，１３は、判定回路１１により異なるバンク間であると判定された場合には、対象となる２つのバンク間においてデータを転送する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、複数のバンクを有する不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性の半導体記憶装置であるフラッシュメモリとして、最近、コピーバック（Ｃｏｐｙ Ｂａｃｋ）機能が搭載された製品が登場している。コピーバック機能とは、あるページに格納されているデータを、データを外部に読み出すことなく、他のページに転送する機能である。
【０００３】
【発明が解決しようとする課題】
ところで、近年では、不揮発性記憶装置の大容量化が進んでおり、このような大容量のデータを格納するために、複数のバンクにデータを分割して格納する方式を採用する半導体記憶装置も出現している。
【０００４】
このように複数のバンクを有する半導体記憶装置では、各バンクがそれぞれページバッファを有していることから、同一バンク内においてデータを転送する際には、読み出したデータをページバッファに格納しておき、該当するアドレスに当該データを書き込むことにより、実現できる。
【０００５】
しかし、異なるバンク間でデータを転送する場合には、ページバッファ間でデータを転送する必要が生じ、このような転送モードを有する半導体記憶装置は、提供されていないため、データを外部に一旦読み出してから書き戻す必要があり、その処理に多大な時間を要するという問題点があった。
【０００６】
本発明はこのような点に鑑みてなされたものであり、複数のバンクを有する不揮発性半導体記憶装置において、同一のバンク内のみならず異なるバンク間のコピーバックを可能とする方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、複数のバンク（第１のバンク１６および第２のバンク１７）を有する不揮発性の半導体記憶装置において、装置内部におけるデータの転送を要求するコピーバックコマンドの入力を受ける入力回路１０と、前記入力回路１０から前記コピーバックコマンドが入力された場合には、転送元と転送先が同一のバンクに属するか否かを判定する判定回路１１と、前記判定回路１１により同一のバンク内であると判定された場合には、同一のバンク内においてデータを転送する第１の転送回路１４，１５と、前記判定回路１１により異なるバンク間であると判定された場合には、対象となる２つのバンク間においてデータを転送する第２の転送回路１２，１３と、を有することを特徴とする半導体記憶装置が提供される。
【０００８】
ここで、入力回路１０は、装置内部におけるデータの転送を要求するコピーバックコマンドの入力を受ける。判定回路１１は、入力回路１０からコピーバックコマンドが入力された場合には、転送元と転送先が同一のバンクに属するか否かを判定する。第１の転送回路１４，１５は、判定回路１１により同一のバンク内であると判定された場合には、同一のバンク内においてデータを転送する。第２の転送回路１２，１３は、判定回路１１により異なるバンク間であると判定された場合には、対象となる２つのバンク間においてデータを転送する。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の半導体記憶装置の動作原理を説明するための原理図である。
【００１０】
この図に示すように、本発明の半導体記憶装置は、入力回路１０、判定回路１１、第２の転送回路１２，１３、第１の転送回路１４，１５、第１のバンク１６および第２のバンク１７によって構成されている。
【００１１】
ここで、入力回路１０は、装置内部におけるデータの転送であるコピーバックを要求するコピーバックコマンドの入力を受ける。
判定回路１１は、入力回路１０からコピーバックコマンドが入力された場合には、転送元と転送先が同一のバンクに属するか否かを判定する。
【００１２】
第１の転送回路１４，１５は、判定回路１１により同一のバンク内であると判定された場合には、同一のバンク内においてデータを転送する。
第２の転送回路１２，１３は、判定回路１１により異なるバンク間であると判定された場合には、対象となる２つのバンク間においてデータを転送する。
【００１３】
次に、以上の原理図の動作を説明する。
入力回路１０からコピーバックを指示するコマンド（以下、コピーバックコマンドと称する）が入力されると、入力回路１０はこのコピーバックコマンドを受け付け、判定回路１１に供給する。
【００１４】
判定回路１１は、入力回路１０から供給されたコピーバックコマンドに付随するソースアドレスおよびディスティネーションアドレスを参照し、同一のバンク間における転送であるか否かを判定する。その結果、同一バンク間における転送であると判定した場合には、該当するバンクの第１の転送回路に対してコピーバックコマンドの実行を指示する。
【００１５】
例えば、第１のバンク内におけるデータの転送が指示されている場合には、判定回路１１は、第１の転送回路１４に対してデータの転送を指示する。
第１の転送回路１４は、第１のバンク１６のソースアドレスからデータを読み出し、ラッチ回路に一旦保持した後、ディスティネーションアドレスに対して書き込む。
【００１６】
このような動作により、同一バンク間のコピーバック動作が完了する。
一方、判定回路１１によりバンク間のデータ転送が指示されていると判定した場合には、判定回路１１は、第２の転送回路１２と第２の転送回路１３に対してコピーバック動作を行うように指示する。
【００１７】
例えば、第１のバンク１６から第２のバンク１７に対してデータを転送することが指示されている場合には、判定回路１１は、第２の転送回路１２に対してソースアドレスを供給し、また、第２の転送回路１３に対してディスティネーションアドレスを供給する。
【００１８】
第２の転送回路１２は、第１の転送回路１４に対してソースアドレスに格納されているデータを読み出すように指示する。その結果、第１の転送回路１４は、第１のバンク１６のソースアドレスからデータを読み出し、内蔵されているラッチ回路に対して一時的に格納した後、第２の転送回路１２に供給する。
【００１９】
第２の転送回路１２は、第１の転送回路１４から供給されたデータを受信し、第２の転送回路１３を介して第１の転送回路１５に対して供給し、ディスティネーションに書き込むように指示する。
【００２０】
その結果、第１の転送回路１５は、第２の転送回路１３から供給されたデータを受信し、内蔵されているラッチ回路に一旦保持した後、第２のバンク１７のディスティネーションアドレスに書き込む。
【００２１】
このような動作により、異なるバンク間のコピーバック動作が完了する。
以上に説明したように、本発明の半導体記憶装置によれば、コピーバックコマンドが入力された場合には、同一のバンク内における転送であるか否かを判定し、同一バンク内である場合には、第１の転送回路１４，１５によって転送し、異なるバンク間である場合には、第２の転送回路１２，１３によって転送するようにしたので、バンクの異同の有無に拘わらず、コピーバックを実行することが可能になる。
【００２２】
なお、以上の原理図では、バンクが２つの場合を例に挙げて説明したが、これらが３以上の場合であっても本発明を適用可能である。
次に、本発明の実施の形態について説明する。
【００２３】
図２は、本発明の第１の実施の形態の構成例を示す図である。この図に示すように、本発明の第１の実施の形態は、Ｉ／Ｏインタフェース２０、制御回路２１、カラムアドレスレジスタ２２、ブロックアドレスレジスタ２３、保持回路２５、比較回路２６およびバンク２７，２８によって構成されている。
【００２４】
ここで、Ｉ／Ｏインタフェース２０は、外部の装置と接続され、この外部の装置との間でデータを授受する際に、データの表現形式等を変換する。
制御回路２１は、Ｉ／Ｏインタフェース２０を介して入力されたデータに応じて装置の各部を制御する。
【００２５】
カラムアドレスレジスタ２２は、カラムアドレスを指定するためのカラムアドレス信号を生成してＹゲート回路２４に供給する。
ブロックアドレスレジスタ２３は、コピーバックコマンド等を実行する際に対象となるブロックアドレスを指定するためのデータが格納される。
【００２６】
Ｙゲート回路２４は、カラムアドレスレジスタから供給されたカラムアドレスに基づいてＹＤｓ信号（Ｙアドレスデコード信号）を生成し、バンク２７，２８に対して供給する。
【００２７】
保持回路２５は、ブロックアドレスレジスタ２３から供給されたブロックアドレスを一時的に保持する。
比較回路２６は、ブロックアドレスレジスタ２３から供給されたブロックアドレスと、保持回路２５に保持されているブロックアドレスとを比較し、比較結果を制御回路２１に通知する。
【００２８】
バンク２７，２８は、外部から供給されたデータを記憶するとともに、記憶されているデータを外部に出力する。また、コピーバックコマンドが入力された場合には、同一バンク内または異なるバンク間においてデータを転送する。
【００２９】
ここで、バンク２７を例に挙げて説明すると、バンク２７は、ＭＵＸ（Ｍｕｌｔｉｐｌｅｘｅｒ）制御回路２７ａ、ＭＵＸ２７ｂ、ページバッファ２７ｃ、メモリセルアレイ２７ｄおよびインバータ２７ｅによって構成されている。なお、バンク２８では、インバータ２７ｅは付加されていない。
【００３０】
ここで、ＭＵＸ制御回路２７ａは、ＭＵＸ２７ｂおよびページバッファ２７ｃを制御する。
ＭＵＸ２７ｂは、ＭＵＸ制御回路２７ａの制御に応じて、ページバッファ２７ｃのデータを所定量だけ遅延するとともに、必要に応じてデータの論理を反転してデータバスに出力する。また、データバス上のデータを読み込み、所定量だけ遅延してページバッファ２７ｃに供給する。
【００３１】
ページバッファ２７ｃは、後述するようにラッチ回路およびバッファによって構成されており、メモリセルアレイ２７ｄにデータを読み書きする際にデータを一時的に格納するとともに、メモリセルアレイ２７ｄから読み出したデータを外部に出力する場合には、信号レベルを増幅して出力する。
【００３２】
メモリセルアレイ２７ｄは、例えば、ＮＡＮＤ型のメモリセルであり、データを記憶するとともに、記憶されているデータを外部に出力する。
図３は、図２に示す保持回路２５の詳細な構成例を示す図である。この図に示すように、保持回路２５は、ＮチャネルＭＯＳ−ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）４０，４１、インバータ４２〜４４によって構成されている。
【００３３】
ここで、保持回路２５は、制御回路２１から供給されるＲＤ（Ｒｅａｄ）信号が“Ｈ”の状態である場合、即ち、読み出しモードで動作している場合には、インバータ４２，４３によって構成されるラッチ回路により、ＢＡＤＤ（Ｂａｎｋ Ａｄｄｒｅｓｓ）信号をラッチし、インバータ４４によって反転し、ＢＡＤＤ＿ＬＴ信号として出力する。また、ＲＥＳＥＴ信号が“Ｈ”になった場合には、ラッチ回路をリセットする。
【００３４】
図４は、図２に示す比較回路２６の詳細な構成例を示す図である。この図に示すように、比較回路２６は、インバータ５０，５１およびＮチャネルＭＯＳ−ＦＥＴ５２，５３によって構成されている。
【００３５】
ここで、比較回路２６は、ブロックアドレスレジスタ２３から供給されるＢＡＤＤ信号と、保持回路２５から供給されるＢＡＤＤ＿ＬＴ信号を入力し、これらの状態が等しい場合には、出力信号であるＯＵＴ信号を“Ｌ”の状態にし、それ以外の場合には“Ｈ”の状態にする。
【００３６】
図５は、図２に示すＭＵＸ制御回路２７ａの詳細な構成例を示す図である。この図に示すように、ＭＵＸ制御回路２７ａは、インバータ６０〜６２およびＮＡＮＤゲート６３〜６６によって構成されている。
【００３７】
ここで、ＭＵＸ制御回路２７ａは、コピーバックモードにおいてデータをあるバンクから他のバンクに転送することを指示する信号であるＬＯＡＤ２信号、ＢＡＤＤ信号、ＲＤ信号およびＬＤ信号（書き込み信号）を入力し、これらの信号からＣＬＤｎ信号、ＲＤｎ信号およびＬＤｎ信号を生成して出力する。
【００３８】
なお、ＣＬＤｎ信号は、コピーバックモード時におけるロード信号である。ＲＤｎ信号は、ページバッファ２７ｃ，２８ｃからのローカルなリード信号であり、ｎは、“０”がバンク２７を“１”がバンク２８を示す。また、ＬＤｎ信号は、ページバッファ２７ｃ，２８ｃへのローカルなロード信号であり、ｎは、前述の場合と同様である。
【００３９】
図６は、図２に示すＭＵＸ２７ｂの詳細な構成例を示す図である。この図に示すように、ＭＵＸ２７ｂは、インバータ６９〜７５、ＮＯＲゲート７６およびＮチャネルＭＯＳ−ＦＥＴ７７〜７９によって構成されている。
【００４０】
ここで、ＭＵＸ２７ｂは、コピーバックモード時、即ち、ＣＬＤｎ信号が“Ｈ”の状態である場合には、ページバッファ２７ｃから出力されたＰＢＯＵＴ信号をインバータ７０〜７２によって遅延するとともに反転し、データバスに対して出力する。また、通常のリードモード時、即ち、ＣＬＤｎ信号が“Ｌ”の状態であり、かつ、ＲＤｎ信号が“Ｈ”の状態である場合には、ＰＢＯＵＴ信号をインバータ７０〜７３によって遅延して出力する。更に、通常のロードモード時、即ち、ＬＤｎ信号が“Ｈ”の状態である場合には、データバス上の信号をインバータ７４，７５によって遅延し、ページバッファ２７ｃに供給する。
【００４１】
図７は、図２に示すページバッファ２７ｃの基本単位の構成例を示す図である。
この図に示すように、ページバッファ２７ｃは、ＮチャネルＭＯＳ−ＦＥＴ８０〜８７、ＰチャネルＭＯＳ−ＦＥＴ８８〜９０、インバータ９１，９２およびＮチャネルＭＯＳ−ＦＥＴ９３，９４によって構成されている。
【００４２】
ここで、ＮチャネルＭＯＳ−ＦＥＴ８０〜８３およびＰチャネルＭＯＳ−ＦＥＴ８８，８９は、バッファを構成しており、ＬＤ信号が“Ｈ”かつＲＤ信号が“Ｌ”の状態である場合には、ＮチャネルＭＯＳ−ＦＥＴ８２およびＰチャネルＭＯＳ−ＦＥＴ８９がＯＦＦの状態になるので、ＹＤ１信号が“Ｈ”の状態になった場合には、ＭＵＸ２７ｂからの出力をそのまま入力する。
【００４３】
また、ＬＤ信号が“Ｌ”かつＲＤ信号が“Ｈ”の状態である場合には、ＮチャネルＭＯＳ−ＦＥＴ８２およびＰチャネルＭＯＳ−ＦＥＴ８９がＯＮの状態になるので、ＮチャネルＭＯＳ−ＦＥＴ８３およびＰチャネルＭＯＳ−ＦＥＴ８８によりインバータが構成され、ＹＤ１信号が“Ｈ”になると、ノードＡに印加されている信号を反転して出力する。
【００４４】
ＮチャネルＭＯＳ−ＦＥＴ８４〜８７、ＰチャネルＭＯＳ−ＦＥＴ９０、インバータ９１，９２およびＮチャネルＭＯＳ−ＦＥＴ９３，９４はラッチ回路および書き込み回路を構成している。ここで、通常のリード動作時には、ＳＥＴ１信号が“Ｈ”の状態にされるとともに、ＢＬＣＮＴＬ信号が“Ｈ”の状態にされる。その結果、メモリセルアレイの読み出し対象となっているセルに接続されたビット線に印加されている電圧がＮチャネルＭＯＳ−ＦＥＴ８５を経由してインバータ９１，９２によって構成されるラッチ回路に供給され、ラッチされる。
【００４５】
一方、コピーバックモード時には、ＢＬＣＮＴＬ信号とＳＥＴ２信号が“Ｈ”の状態にされ、読み出し対象となっているセルに接続されたビット線に印加されている電圧がＮチャネルＭＯＳ−ＦＥＴ９３を経由してインバータ９１，９２によって構成されるラッチ回路に供給され、ラッチされる。
【００４６】
また、ライト動作時には、ＢＬＮＣＴＬ信号が“Ｈ”の状態にされるとともに、ＰＧＭＯＮ信号が“Ｈ”の状態にされ、インバータ９１，９２によって構成されるラッチ回路にラッチされているデータを、ＮチャネルＭＯＳ−ＦＥＴ８４およびＮチャネルＭＯＳ−ＦＥＴ８７を介してメモリセルに書き込む。
【００４７】
次に、第１の実施の形態の動作について説明する。なお、以下では、同一バンク内におけるコピーバック動作と、異なるバンク間のコピーバック動作についてそれぞれ説明する。
（１）同一バンク内におけるコピーバック動作
以下では、バンク２７内におけるコピーバック動作を例に挙げて説明する。
【００４８】
先ず、反転リードコマンドが入力されると、制御回路２１から出力されるＲＤ信号が“Ｈ”の状態になる。続いて、コピー元のアドレスが入力されると、ブロックアドレスレジスタ２３にコピー元のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２７がコピー元であるのでＢＡＤＤ信号は“Ｌ”（バンク２８の場合は“Ｈ”）の状態になる。
【００４９】
保持回路２５は、図３に示すインバータ４２，４３から構成されるラッチ回路にこのＢＡＤＤ信号をラッチし、ラッチしたデータを反転した結果を出力する。その結果、保持回路２５の出力信号であるＢＡＤＤ＿ＬＴ信号は“Ｌ”の状態になる。
【００５０】
バンク２７では、メモリセルアレイ２７ｄのコピー元アドレスからデータが読み出され、ページバッファ２７ｃに格納される。即ち、単一のビットに注目すると、図７に示す回路において、ＢＩＡＳ信号を“Ｌ”とし、ＳＥＴ１信号を“Ｈ”としてノードＡを“Ｈ”の状態に、また、ノードＢを“Ｌ”の状態にし、インバータ９１，９２から構成されるラッチ回路を初期化する。
【００５１】
次に、ＳＥＴ１信号を“Ｌ”の状態に戻し、ＢＬＣＮＴＬ信号を“Ｈ”の状態にすることにより、図７に示す回路をビット線に接続し、センス動作を開始する。そして、センス動作を開始してからある期間が経過すると、ＳＥＴ２信号を“Ｈ”の状態にし、センスしたデータをインバータ９１，９２から構成されるラッチ回路に取り込む。
【００５２】
例えば、メモリセルに格納されているデータが“０”である場合には、当該セルは電気的にはＯＦＦの状態になるので、ＮチャネルＭＯＳ−ＦＥＴ８７がＯＮの状態になると、ＮチャネルＭＯＳ−ＦＥＴ８５，９３の入力は“Ｈ”の状態になる。
【００５３】
このような状態において、ＳＥＴ２信号が“Ｈ”の状態になると、ＮチャネルＭＯＳ−ＦＥＴ９３，９４が双方ともにＯＮの状態になって接地されることから、ノードＡが“Ｌ”の状態になり、インバータ９１，９２から構成されるラッチ回路は、ノードＡが“Ｌ”、ノードＢが“Ｈ”の状態をラッチする。
【００５４】
次に、コピー先アドレス入力コマンドが入力されると、制御回路２１はＲＤ信号を“Ｌ”の状態にする。そして、コピー先アドレスが入力されると、ブロックアドレスレジスタ２３にはコピー先のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２７内でのコピーバックであるので、ＢＡＤＤ信号は“Ｌ”の状態になる。
【００５５】
比較回路２６は、保持回路２５に格納されているコピー元のバンクを示すデータに対応するＢＡＤＤ＿ＬＴ信号を入力し、ＢＡＤＤ信号と比較する。いまの例では、これらはともに“Ｌ”であるので、比較回路２６の出力であるＯＵＴ信号は“Ｌ”の状態になる。制御回路２１は、同一バンク間の転送であるので、ＬＡＯＤ２信号を“Ｌ”の状態にする。また、ライト動作であるのでＬＤ信号を“Ｈ”の状態にする。
【００５６】
ＭＵＸ制御回路２７ａは、制御回路２１から供給されたＬＯＡＤ２信号およびブロックアドレスレジスタ２３から供給されたＢＡＤＤ信号等に基づき、コピーバック時のロードを示すＣＬＤ０信号を“Ｌ”の状態にし、ＲＤ０信号を“Ｌ”の状態にし、ＬＤ０信号を“Ｈ”の状態にする。その結果、ページバッファメモリ２７ｃにラッチされているデータが、メモリセルアレイに対して書き込まれる。
【００５７】
具体的には、ＰＧＭＯＮ信号が“Ｈ”、ＢＩＡＳ信号が“Ｈ”、ＢＬＣＮＴＬ信号が“Ｈ”、ＳＥＴ１信号が“Ｌ”、ＳＥＴ２信号が“Ｌ”の状態となり、インバータ９１，９２から構成されるラッチ回路のノードＡに印加されている電圧がＮチャネルＭＯＳ−ＦＥＴ８４を介して読み出され、ＮチャネルＭＯＳ−ＦＥＴ８７を介してメモリセルアレイ２７ｄの所定のセルに書き込まれる。
【００５８】
いまの例では、ノードＡは“Ｌ”の状態であるので、メモリセルアレイ２７ｄの所定のセルには、“０”が書き込まれることになる。
メモリセルへの書き込みが終了すると、データが正常に書き込まれたか否かをチェックするためにベリファイ動作が実行される。ベリファイ動作では、先ず、ＰＧＭＯＮ信号が“Ｌ”、ＢＩＡＳ信号が“Ｌ”、ＢＬＣＮＴＬ信号が“Ｈ”の状態とされてセンス動作が実行され、ある期間が経過すると、ＳＥＴ１信号が“Ｈ”の状態にされ、書き込まれたデータが読み出されてインバータ９１，９２から構成されるラッチ回路にラッチされる。そして、正常に書き込みが実行されている場合には、ノードＡが“Ｈ”の状態に、また、ノードＢが“Ｌ”の状態になるので、これ以降は書き込みが禁止される。なお、書き込みの対象となっていないメモリセルについても同様の動作が実施される。
【００５９】
書き込みが十分に行われていないメモリセルの場合では、ＳＥＴ１信号が“Ｈ”の状態にされた後に、ノードＡが“Ｌ”の状態に、また、ノードＢが“Ｈ”の状態になるので、正常に書き込みが行われるまで書き込みおよびベリファイ動作が繰り返し実行される。
【００６０】
以上の動作により、同一バンク内における動作が完了する。
（２）異なるバンク間におけるコピーバック動作
以下では、バンク２７からバンク２８にコピーバックする場合の動作について説明する。
【００６１】
先ず、反転リードコマンドが入力されると、制御回路２１から出力されるＲＤ信号が“Ｈ”の状態になる。続いて、コピー元のアドレスが入力されると、ブロックアドレスレジスタ２３にコピー元のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２７がコピー元であるのでＢＡＤＤ信号は“Ｌ”の状態になる。
【００６２】
保持回路２５は、図３に示すインバータ４２，４３から構成されるラッチ回路にこのＢＡＤＤ信号をラッチし、ラッチしたデータを反転した結果を出力する。その結果、保持回路２５の出力信号であるＢＡＤＤ＿ＬＴ信号は“Ｌ”の状態になる。
【００６３】
バンク２７では、メモリセルアレイ２７ｄのコピー元アドレスからデータが読み出され、ページバッファ２７ｃに格納される。即ち、単一のビットに注目すると、図７に示す回路において、ＢＩＡＳ信号を“Ｌ”とし、ＳＥＴ１信号を“Ｈ”としてノードＡを“Ｈ”の状態に、また、ノードＢを“Ｌ”の状態にし、インバータ９１，９２から構成されるラッチ回路を初期化する。次に、ＳＥＴ１信号を“Ｌ”の状態に戻し、ＢＬＣＮＴＬ信号を“Ｈ”の状態にすることにより、図７に示す回路をビット線に接続し、センス動作を開始する。そして、センス動作を開始してからある期間が経過すると、ＳＥＴ２信号を“Ｈ”の状態にし、センスしたデータをインバータ９１，９２から構成されるラッチ回路に取り込む。
【００６４】
例えば、メモリセルに格納されているデータが“０”である場合には、当該セルは電気的にはＯＦＦの状態になるので、ＮチャネルＭＯＳ−ＦＥＴ８７がＯＮの状態になると、ＮチャネルＭＯＳ−ＦＥＴ８５，９３の入力は“Ｈ”の状態になる。
【００６５】
このような状態において、ＳＥＴ２信号が“Ｈ”の状態になると、ＮチャネルＭＯＳ−ＦＥＴ９３，９４が双方ともにＯＮの状態になって接地されることから、ノードＡが“Ｌ”の状態になり、インバータ９１，９２から構成されるラッチ回路は、ノードＡが“Ｌ”、ノードＢが“Ｈ”の状態をラッチする。
【００６６】
次に、コピー先アドレス入力コマンドが入力されると、制御回路２１はＲＤ信号を“Ｌ”の状態にする。そして、コピー先アドレスが入力されると、ブロックアドレスレジスタ２３にはコピー先のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２８がコピー先であるので、ＢＡＤＤ信号は“Ｈ”の状態になる。
【００６７】
比較回路２６は、保持回路２５に格納されているコピー元のバンクを示すデータに対応するＢＡＤＤ＿ＬＴ信号を入力し、ＢＡＤＤ信号と比較する。いまの例では、ＢＡＤＤ信号は“Ｈ”でありＢＡＤＤ＿ＬＴ信号は“Ｌ”の状態であるので、比較回路２６の出力であるＯＵＴ信号は“Ｈ”の状態になる。
【００６８】
制御回路２１は、異なるバンク間の転送であるので、ＬＯＡＤ２信号を“Ｈ”の状態にする。また、ライト動作であるのでＬＤ信号を“Ｈ”の状態にする。
その結果、ＭＵＸ制御回路２７ａでは、図５に示す、ＬＯＡＤ２信号が“Ｈ”、ＢＡＤＤ信号が“Ｌ”、ＲＤ信号が“Ｌ”、ＬＤ信号が“Ｈ”の状態になるので、ＣＬＤ０信号が“Ｈ”、ＲＤ０（ｎ＝０）信号が“Ｈ”、ＬＤ０信号が“Ｌ”の状態になる。
【００６９】
これらの信号を入力したＭＵＸ２７ｂでは、ＮチャネルＭＯＳ−ＦＥＴ７７がＯＮの状態になり、ＮチャネルＭＯＳ−ＦＥＴ７８，７９はＯＦＦの状態になる。従って、ページバッファ２７ｃから出力されたデータは、インバータ７０〜７２を経由してデータバスに出力されるので、データが反転されて出力されることになる。
【００７０】
一方、ＭＵＸ２８ｂでは、図５に示す、ＬＯＡＤ２信号が“Ｈ”、ＢＡＤＤ信号が“Ｈ”、ＲＤ信号が“Ｌ”、ＬＤ信号が“Ｈ”の状態になるので、ＣＬＤ１信号が“Ｌ”、ＲＤ１（ｎ＝１）信号が“Ｌ”、ＬＤ１信号が“Ｈ”の状態になる。
【００７１】
従って、これらの信号を入力したＭＵＸ２８ｂでは、ＮチャネルＭＯＳ−ＦＥＴ７７およびＮチャネルＭＯＳ−ＦＥＴ７８がＯＦＦの状態になり、ＮチャネルＭＯＳ−ＦＥＴ７９がＯＮの状態になる。その結果、データバスから入力されたデータは、インバータ７４，７５を経由してページバッファ２８ｃに出力されるので、データがそのまま出力されることになる。
【００７２】
このとき、カラムアドレスレジスタ２２に入力されているＣＡＲＥＳＥＴ信号が“Ｈ”の状態にされるので、カラムアドレスが“０”にリセットされる。そして、ＡＲＣＫ信号がトグルされると、カラムアドレスが１ずつインクリメントされることになる。このとき、カラムアドレスレジスタ２２の出力は、Ｙゲート回路２４に供給されており、このＹゲート回路２４は、ＹＤｓ信号を生成してページバッファ２７ｃ，２８ｃに供給する。その結果、ページバッファ２７ｃからは、カラムアドレスによって指定されたデータが読み出され、ＭＵＸ２７ｂによって反転された後、ＭＵＸ２８ｂを経由してページバッファ２８ｃのラッチ回路にラッチされる。このような動作は、カラムアドレスレジスタ２２から出力されているＡ９ＴＯ信号が“Ｈ”の状態になるまで、即ち、全てのカラムアドレスに対するデータの転送が終了するまで継続される。
【００７３】
全てのカラムアドレスのデータの転送が完了すると、ＭＵＸ制御回路２８ａは、制御回路２１から供給されたＬＯＡＤ２信号およびブロックアドレスレジスタ２３から供給されたＢＡＤＤ信号等に基づき、コピーバック時のロードを示すＣＬＤ１信号を“Ｌ”の状態にし、ＲＤ１信号を“Ｌ”の状態にし、ＬＤ１信号を“Ｈ”の状態に保持する。その結果、ページバッファ２８ｃにラッチされているデータが、メモリセルアレイ２８ｄに対して書き込まれる。
【００７４】
具体的には、ＰＧＭＯＮ信号が“Ｈ”、ＢＩＡＳ信号が“Ｈ”、ＢＬＣＮＴＬ信号が“Ｈ”、ＳＥＴ１信号が“Ｌ”、ＳＥＴ２信号が“Ｌ”の状態となり、インバータ９１，９２から構成されるラッチ回路のノードＡに印加されている電圧がＮチャネルＭＯＳ−ＦＥＴ８４を介して読み出され、ＮチャネルＭＯＳ−ＦＥＴ８７を介してメモリセルアレイ２７ｄの所定のセルに書き込まれる。
【００７５】
いまの例では、ノードＡは“Ｌ”の状態であるので、メモリセルアレイ２７ｄの所定のセルには、“０”が書き込まれることになる。
メモリセルへの書き込みが終了すると、データが正常に書き込まれたか否かをチェックするためにベリファイ動作が実行される。ベリファイ動作では、先ず、ＰＧＭＯＮ信号が“Ｌ”、ＢＩＡＳ信号が“Ｌ”、ＢＬＣＮＴＬ信号が“Ｈ”の状態とされてセンス動作が実行され、ある期間が経過すると、ＳＥＴ１信号が“Ｈ”の状態にされ、書き込まれたデータが読み出されてインバータ９１，９２から構成されるラッチ回路にラッチされる。そして、データが正常に書き込まれている場合には、ノードＡが“Ｈ”の状態に、また、ノードＢが“Ｌ”の状態になるので、これ以降は書き込みが禁止される。なお、書き込みの対象となっていないメモリセルについても同様の動作が実施される。
【００７６】
書き込みが十分に行われていないメモリセルの場合では、ＳＥＴ１信号が“Ｈ”の状態にされた後に、ノードＡが“Ｌ”の状態に、また、ノードＢが“Ｈ”の状態になるので、正常に書き込みが行われるまで書き込みおよびベリファイ動作が繰り返し実行される。
【００７７】
以上の動作により、異なるバンク間における動作が完了する。
以上に説明したように、本発明の第１の実施の形態によれば、同一バンク内において転送する場合には、ラッチ回路に保持されたデータを書き戻しし、異なるバンク間において転送する場合には、ラッチ回路に保持されたデータを、対象となるバンクのラッチ回路に対してカラムアドレス順に転送して書き込むようにしたので、バンクの異同に拘わらずデータをコピーバックすることが可能になる。
【００７８】
また、従来においては、読み出したデータを同一のバンクに書き戻す際には、データの論理を反転する操作が必要であったが、本発明によれば論理を反転することなくそのまま書き込むことが可能になる。その詳細について次に説明する。
【００７９】
図８は、従来のページバッファの構成を示す図である。なお、この図において、図７と対応する部分には同一の符号を付してあるのでその説明は省略する。図７の場合と比較すると、従来の構成では、ＮチャネルＭＯＳ−ＦＥＴ９３，９４が具備されていない。それ以外は図７の場合と同様である。
【００８０】
図８に示す従来のページバッファにおいて、メモリセルからデータを読み出す場合には、ＳＥＴ信号とＢＬＣＮＴＬ信号を“Ｈ”の状態にし、ビット線に印加されている電圧をインバータ９１，９２により構成されるラッチ回路にラッチする。従って、例えば、メモリセルに“０”が書き込まれている場合に、ＢＬＣＮＴＬ信号が“Ｈ”の状態になると、メモリセルはＯＦＦの状態であるので、ＮチャネルＭＯＳ−ＦＥＴ８５はＯＮの状態になり、また、ＳＥＴ信号が“Ｈ”の状態になるので、ノードＢは“Ｌ”の状態に、また、ノードＡは“Ｈ”の状態になる。
【００８１】
このような状態において、ラッチ回路に書き込まれているデータを、メモリセルに書き戻す場合、ＰＧＭＯＮ信号とＢＬＣＮＴＬ信号を“Ｈ”の状態にすると、“Ｌ”が供給すべきところを、“Ｈ”の状態が供給され、“１”が書き戻される結果となる。従って、書き戻す前にラッチ回路のノードＡおよびノードＢのデータの論理を反転する必要が生じてしまう。
【００８２】
しかし、本実施の形態では、コピーバックモードでは、ＳＥＴ２信号を“Ｈ”にすることにより、メモリセルが読み出されることから、ノードＡが“Ｌ”の状態になる。従って、このまま書き戻ししても元のデータが書き戻されることから不都合は生じないことになる。
【００８３】
次に、図９を参照して、第１の実施の形態において実行される処理の流れについて説明する。図９に示す処理が開始されると、以下のステップが実行される。
ステップＳ２０：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、リードコマンドを入力する。
【００８４】
ステップＳ２１：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、コピー元アドレスを入力する。
【００８５】
ステップＳ２２：
保持回路２５は、ブロックアドレスレジスタ２３から供給されたコピー元のバンクを指定するデータを格納する。
【００８６】
ステップＳ２３：
ページバッファ２７ｃは、メモリセルアレイ２７ｄからデータを読み出し、ラッチ回路に保持する。
【００８７】
ステップＳ２４：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、コピー先アドレス入力コマンドを入力する。
【００８８】
ステップＳ２５：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、コピー先アドレスを入力する。
【００８９】
ステップＳ２６：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、書き込み実行コマンドを入力する。
【００９０】
ステップＳ２７：
比較回路２６は、ブロックアドレスレジスタ２３から供給されたＢＡＤＤ信号と、保持回路２５から供給されたＢＡＤＤ＿ＬＴ信号とを比較する。
【００９１】
ステップＳ２８：
比較回路２６は、ステップＳ２７における比較により、両者が一致すると判定した場合には、ステップＳ３３に進み、それ以外の場合にはステップＳ２９に進む。
【００９２】
ステップＳ２９：
カラムアドレスレジスタ２２は、カラムアドレスを“０”にリセットする。
ステップＳ３０：
バンク間転送を実行する。例えば、バンク２７からバンク２８に転送する際には、ページバッファ２７ｃにラッチされているデータがＭＵＸ２７ｂによって反転され、ＭＵＸ２８ｂを経由してページバッファ２８ｃに供給され、そこでラッチされる。
【００９３】
ステップＳ３１：
制御回路２１は、カラムアドレスレジスタ２２から出力されるＡ９ＴＯ信号が“Ｈ”であるか否か、即ち、最後のカラムであるか否かを判定し、最後のカラムである場合にはステップＳ３３に進み、それ以外の場合にはステップＳ３２に進む。
【００９４】
ステップＳ３２：
カラムアドレスレジスタ２２は、カラムアドレスを１だけインクリメントし、ステップＳ３０に戻って同様の処理を繰り返す。
【００９５】
ステップＳ３３：
データがメモリセルに書き込まれる。即ち、同一バンク内におけるコピーバック動作時であって、バンク２７におけるコピーバックである場合には、ページバッファ２７ｃにラッチされているデータがメモリセルアレイ２７ｄに書き込まれる。また、異なるバンク間におけるコピーバック動作時であって、バンク２７からバンク２８に転送する場合には、ページバッファ２８ｃにラッチされているデータがメモリセルアレイ２８ｄに書き込まれることになる。
【００９６】
ステップＳ３４：
メモリセルにデータが正常に書き込まれたか否かを判定し、正常でない場合には再度書き込み動作を実行する。そして、書き込みが正常である場合には処理を終了する。
【００９７】
次に、本発明の第２の実施の形態について説明する。
図１０は、本発明の第２の実施の形態の構成例を示す図である。なお、この図において、図２と対応する部分には同一の符号を付してあるので、その説明は省略する。図２の場合と比較すると、図１０の場合では、バンク２７，２８の内部の構造が一部異なっている。即ち、バンク２７を例に挙げて説明すると、図１０の構成例では、ＭＵＸ制御回路２７ａ、ＭＵＸ２７ｂおよびページバッファ２７ｃがそれぞれＭＵＸ制御回路１１０ａ、ＭＵＸ１１０ｂおよびページバッファ１１０ｃに置換されている。それ以外は、図２の場合と同様である。
【００９８】
図１１は、ＭＵＸ制御回路１１０ａの詳細な構成例を示す図である。この図に示すように、ＭＵＸ制御回路１１０ａは、インバータ１３０，１３１およびＮＡＮＤゲート１３２〜１３５によって構成されている。
【００９９】
ここで、ＭＵＸ制御回路１１０ａは、ＬＯＡＤ２信号、ＢＡＤＤ信号、ＲＤ信号およびＬＤ信号からＲＤｎ信号およびＬＤｎ信号を生成して出力する。
図１２は、ＭＵＸ１１０ｂの詳細な構成例を示す図である。この図に示すように、ＭＵＸ１１０ｂは、インバータ１４０〜１４４およびＮチャネルＭＯＳ−ＦＥＴ１４５，１４６によって構成されている。
【０１００】
ここで、ＭＵＸ１１０ｂは、図１１に示すＭＵＸ制御回路１１０ａから供給されたＬＤｎ信号およびＲＤｎ信号を入力し、ＲＤｎ信号が“Ｈ”の状態である場合には、ページバッファ１１０ｃから読み出されたデータをインバータ１４０〜１４２を介して論理を反転した後、データバスに出力する。
【０１０１】
また、ＬＤｎ信号が“Ｈ”の状態である場合には、データバスから入力されたデータをインバータ１４３，１４４を介してページバッファ１１０ｃに供給する。
【０１０２】
図１３は、ページバッファ１１０ｃの詳細な構成例を示す図である。なお、この図において、図７に示すページバッファ２７ｃと対応する部分には同一の符号を付してあるので、その説明は省略する。図７と比較すると、図１３の例では、ＮチャネルＭＯＳ−ＦＥＴ８４の出力端子がノードＢに接続されている点が異なっている。その他の部分については、図７の場合と同様である。
【０１０３】
次に、第２の実施の形態の動作について説明する。なお、以下では、同一バンク内におけるコピーバック動作と、異なるバンク間のコピーバック動作について説明する。
（１）同一バンク内におけるコピーバック動作
以下では、バンク２７内におけるコピーバック動作について説明する。
【０１０４】
先ず、反転リードコマンドが入力されると、制御回路２１から出力されるＲＤ信号が“Ｈ”の状態になる。続いて、コピー元のアドレスが入力されると、ブロックアドレスレジスタ２３にコピー元のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２７がコピー元であるのでＢＡＤＤ信号は“Ｌ”の状態になる。
【０１０５】
保持回路２５は、図３に示すインバータ４２，４３から構成されるラッチ回路にこのＢＡＤＤ信号をラッチし、ラッチしたデータを反転した結果を出力する。その結果、保持回路２５の出力信号であるＢＡＤＤ＿ＬＴ信号は“Ｌ”の状態になる。
【０１０６】
バンク２７では、メモリセルアレイ２７ｄのコピー元アドレスからデータが読み出され、ページバッファ２３ｃに格納される。即ち、単一のビットに注目すると、図１３に示す回路において、ＢＩＡＳ信号を“Ｌ”とし、ＳＥＴ２信号を“Ｈ”としてノードＡを“Ｌ”の状態に、また、ノードＢを“Ｈ”の状態にし、インバータ９１，９２から構成されるラッチ回路を初期化する。次に、ＳＥＴ２信号を“Ｌ”の状態に戻し、ＢＬＣＮＴＬ信号を“Ｈ”の状態にすることにより、図１３に示す回路をビット線に接続し、センス動作を開始する。そして、センス動作を開始してから所定の期間が経過すると、ＳＥＴ１信号を“Ｈ”の状態にし、センスしたデータをインバータ９１，９２から構成されるラッチ回路に取り込む。
【０１０７】
例えば、メモリセルに格納されているデータが“０”である場合には、当該セルは電気的にはＯＦＦの状態になるので、ＮチャネルＭＯＳ−ＦＥＴ８７がＯＮの状態になると、ＮチャネルＭＯＳ−ＦＥＴ８５，９３の入力は“Ｈ”の状態になる。
【０１０８】
このような状態において、ＳＥＴ１信号が“Ｈ”の状態になると、ノードＢは“Ｌ”の状態になることから、インバータ９１，９２から構成されるラッチ回路は、ノードＡが“Ｈ”、ノードＢが“Ｌ”の状態をラッチする。
【０１０９】
次に、コピー先アドレス入力コマンドが入力されると、制御回路２１はＲＤ信号を“Ｌ”の状態にする。そして、コピー先アドレスが入力されると、ブロックアドレスレジスタ２３にはコピー先のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２７内でのコピーバックであるので、ＢＡＤＤ信号は“Ｌ”の状態になる。
【０１１０】
比較回路２６は、保持回路２５に格納されているコピー元のバンクを示すデータに対応するＢＡＤＤ＿ＬＴ信号を入力し、ＢＡＤＤ信号と比較する。いまの例では、これらはともに“Ｌ”であるので、比較回路２６の出力であるＯＵＴ信号は“Ｌ”の状態になる。
【０１１１】
制御回路２１は、同一バンク間の転送であるので、ＬＡＯＤ２信号を“Ｌ”の状態にする。また、ライト動作であるのでＬＤ信号を“Ｈ”の状態にする。
ＭＵＸ制御回路１１０ａは、制御回路２１から供給されたＬＯＡＤ２信号およびブロックアドレスレジスタ２３から供給されたＢＡＤＤ信号等に基づき、ＬＤ０信号を“Ｈ”の状態に、また、ＲＤ０信号を“Ｌ”の状態にする。
【０１１２】
その結果、ページバッファ１１０ｃにラッチされているデータが、メモリセルアレイに対して書き込まれる。
具体的には、ＰＧＭＯＮ信号が“Ｈ”、ＢＩＡＳ信号が“Ｈ”、ＢＬＣＮＴＬ信号が“Ｈ”、ＳＥＴ１信号が“Ｌ”、ＳＥＴ２信号が“Ｌ”の状態となり、インバータ９１，９２から構成されるラッチ回路のノードＢに印加されている電圧がＮチャネルＭＯＳ−ＦＥＴ８４を介して読み出され、ＮチャネルＭＯＳ−ＦＥＴ８７を介してメモリセルアレイ２７ｄの所定のセルに書き込まれる。
【０１１３】
いまの例では、ノードＢは“Ｌ”の状態であるので、メモリセルアレイ２７ｄの所定のセルには、“０”が書き込まれることになる。
メモリセルへの書き込みが終了すると、データが正常に書き込まれたか否かをチェックするためにベリファイ動作が実行される。ベリファイ動作では、先ず、ＰＧＭＯＮ信号が“Ｌ”、ＢＩＡＳ信号が“Ｌ”、ＢＬＣＮＴＬ信号が“Ｈ”の状態とされてセンス動作が実行され、ある期間が経過すると、ＳＥＴ２信号が“Ｈ”の状態にされ、書き込まれたデータが読み出されてインバータ９１，９２から構成されるラッチ回路にラッチされる。そして、データが正常に書き込まれている場合には、ノードＡが“Ｌ”の状態に、また、ノードＢが“Ｈ”の状態になるので、これ以降は書き込みが禁止される。なお、書き込みの対象となっていないメモリセルについても同様の動作が実施される。
【０１１４】
書き込みが十分に行われていないメモリセルの場合では、ＳＥＴ２信号が“Ｈ”の状態にされた後に、ノードＡが“Ｈ”の状態に、また、ノードＢが“Ｌ”の状態になるので、正常に書き込みが行われるまで書き込みおよびベリファイ動作が繰り返し実行される。
【０１１５】
以上の動作により、同一バンク内における動作が完了する。
（２）異なるバンク間におけるコピーバック動作
以下では、バンク２７からバンク２８にコピーバックする場合の動作について説明する。
【０１１６】
先ず、反転リードコマンドが入力されると、制御回路２１から出力されるＲＤ信号が“Ｈ”の状態になる。続いて、コピー元のアドレスが入力されると、ブロックアドレスレジスタ２３にコピー元のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２７がコピー元であるのでＢＡＤＤ信号は“Ｌ”の状態になる。
【０１１７】
保持回路２５は、図３に示すインバータ４２，４３から構成されるラッチ回路にこのＢＡＤＤ信号をラッチし、ラッチしたデータを反転した結果を出力する。その結果、保持回路２５の出力信号であるＢＡＤＤ＿ＬＴ信号は“Ｌ”の状態になる。
【０１１８】
バンク２７では、メモリセルアレイ２７ｄのコピー元アドレスからデータが読み出され、ページバッファ２７ｃに格納される。即ち、単一のビットに注目すると、図１３に示す回路において、ＢＩＡＳ信号を“Ｌ”とし、ＳＥＴ２信号を“Ｈ”としてノードＡを“Ｌ”の状態に、また、ノードＢを“Ｈ”の状態にし、インバータ９１，９２から構成されるラッチ回路を初期化する。次に、ＳＥＴ２信号を“Ｌ”の状態に戻し、ＢＬＣＮＴＬ信号を“Ｈ”の状態にすることにより、図１３に示す回路をビット線に接続し、センス動作を開始する。そして、センス動作を開始してから所定の期間が経過すると、ＳＥＴ１信号を“Ｈ”の状態にし、センスしたデータをデータをインバータ９１，９２から構成されるラッチ回路に取り込む。
【０１１９】
例えば、メモリセルに格納されているデータが“０”である場合には、当該セルは電気的にはＯＦＦの状態になるので、ＮチャネルＭＯＳ−ＦＥＴ８７がＯＮの状態になると、ＮチャネルＭＯＳ−ＦＥＴ８５，９３の入力は“Ｈ”の状態になる。
【０１２０】
このような状態において、ＳＥＴ１信号が“Ｈ”の状態になると、ノードＢは“Ｌ”の状態になることから、インバータ９１，９２から構成されるラッチ回路は、ノードＡが“Ｈ”、ノードＢが“Ｌ”の状態をラッチする。
【０１２１】
次に、コピー先アドレス入力コマンドが入力されると、制御回路２１はＲＤ信号を“Ｌ”の状態にする。そして、コピー先アドレスが入力されると、ブロックアドレスレジスタ２３にはコピー先のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２８がコピー先であるので、ＢＡＤＤ信号は“Ｈ”の状態になる。
【０１２２】
比較回路２６は、保持回路２５に格納されているコピー元のバンクを示すデータに対応するＢＡＤＤ＿ＬＴ信号を入力し、ＢＡＤＤ信号と比較する。いまの例では、ＢＡＤＤ信号は“Ｈ”でありＢＡＤＤ＿ＬＴ信号は“Ｌ”の状態であるので、比較回路２６の出力であるＯＵＴ信号は“Ｈ”の状態になる。
【０１２３】
制御回路２１は、異なるバンク間の転送であるので、ＬＡＯＤ２信号を“Ｈ”の状態にする。また、ライト動作であるのでＬＤ信号を“Ｈ”の状態にする。
その結果、ＭＵＸ制御回路１１０ａでは、図１１に示す、ＬＯＡＤ２信号が“Ｈ”、ＢＡＤＤ信号が“Ｌ”、ＲＤ信号が“Ｌ”、ＬＤ信号が“Ｈ”の状態になるので、ＲＤ０信号が“Ｈ”、ＬＤ０信号が“Ｌ”の状態になる。
【０１２４】
これらの信号を入力したＭＵＸ１１０ｂでは、ＮチャネルＭＯＳ−ＦＥＴ１４５がＯＮの状態になり、ＮチャネルＭＯＳ−ＦＥＴ１４６はＯＦＦの状態になる。従って、ページバッファ１１０ｃから出力されたデータは、インバータ１４０〜１４２を経由してデータバスに出力されるので、データが反転されて出力されることになる。
【０１２５】
一方、ＭＵＸ１２０ｂでは、ＬＯＡＤ２信号が“Ｈ”、ＢＡＤＤ信号が“Ｈ”、ＲＤ信号が“Ｌ”、ＬＤ信号が“Ｈ”の状態になるので、ＲＤ１信号が“Ｌ”、ＬＤ１信号が“Ｈ”の状態になる。
【０１２６】
従って、これらの信号を入力したＭＵＸ１２０ｂでは、ＮチャネルＭＯＳ−ＦＥＴ１４５がＯＦＦの状態になり、ＮチャネルＭＯＳ−ＦＥＴ１４６がＯＮの状態になる。その結果、データバスから入力されたデータは、インバータ１４３，１４４を経由してページバッファ１２０ｃに出力されるので、データがそのまま出力されることになる。
【０１２７】
このとき、カラムアドレスレジスタ２２に入力されているＣＡＲＥＳＥＴ信号が“Ｈ”の状態にされるので、カラムアドレスが“０”にリセットされる。そして、ＡＲＣＫ信号がトグルされると、カラムアドレスが１ずつインクリメントされることになる。このとき、カラムアドレスレジスタ２２の出力は、Ｙゲート回路２４に供給されており、このＹゲート回路２４は、ＹＤｓ信号を生成してページバッファ１１０ｃ，１２０ｃに供給する。その結果、ページバッファ１１０ｃからは、カラムアドレスによって指定されたデータが読み出され、ＭＵＸ１１０ｂによって反転された後、ＭＵＸ１２０ｂを経由してページバッファ１２０ｃのラッチ回路にラッチされる。このような動作は、カラムアドレスレジスタ２２から出力されているＡ９ＴＯ信号が“Ｈ”の状態になるまで、即ち、全てのカラムアドレスに対するデータの転送が終了するまで継続される。
【０１２８】
全てのカラムアドレスのデータの転送が完了すると、ＭＵＸ制御回路１２０ａは、制御回路２１から供給されたＬＯＡＤ２信号およびブロックアドレスレジスタ２３から供給されたＢＡＤＤ信号等に基づき、ロードを示すＬＤ１信号を“Ｈ”の状態にする。その結果、ページバッファ１２０ｃにラッチされているデータが、メモリセルアレイ２８ｄに対して書き込まれる。
【０１２９】
具体的には、ＰＧＭＯＮ信号が“Ｈ”、ＢＩＡＳ信号が“Ｈ”、ＢＬＣＮＴＬ信号が“Ｈ”、ＳＥＴ１信号が“Ｌ”、ＳＥＴ２信号が“Ｌ”の状態となり、インバータ９１，９２から構成されるラッチ回路のノードＢに印加されている電圧がＮチャネルＭＯＳ−ＦＥＴ８４を介して読み出され、ＮチャネルＭＯＳ−ＦＥＴ８７を介してメモリセルアレイ２７ｄの所定のセルに書き込まれる。
【０１３０】
いまの例では、ノードＢは“Ｌ”の状態であるので、メモリセルアレイ２７ｄの所定のセルには、“０”が書き込まれることになる。
メモリセルへの書き込みが終了すると、データが正常に書き込まれたか否かをチェックするためにベリファイ動作が実行される。ベリファイ動作では、先ず、ＰＧＭＯＮ信号が“Ｌ”、ＢＩＡＳ信号が“Ｌ”、ＢＬＣＮＴＬ信号が“Ｈ”の状態とされてセンス動作が実行され、所定の期間が経過すると、ＳＥＴ２信号が“Ｈ”の状態にされ、書き込まれたデータが読み出されてインバータ９１，９２から構成されるラッチ回路にラッチされる。そして、読み出されたデータと書き込まれたデータが一致する場合には、ノードＡが“Ｌ”の状態に、また、ノードＢが“Ｈ”の状態になるので、これ以降は書き込みが禁止される。なお、書き込みの対象となっていないメモリセルについても同様の動作が実施される。
【０１３１】
書き込みが十分に行われていないメモリセルの場合では、ＳＥＴ２信号が“Ｈ”の状態にされた後に、ノードＡが“Ｈ”の状態に、また、ノードＢが“Ｌ”の状態になるので、正常に書き込みが行われるまで書き込みおよびベリファイ動作が繰り返し実行される。
【０１３２】
以上の動作により、異なるバンク間における動作が完了する。
以上に説明したように、本発明の第２の実施の形態によれば、第１の実施の形態の場合と同様に、同一バンク内において転送する場合には、ラッチ回路に保持されたデータを書き戻しし、異なるバンク間において転送する場合には、ラッチ回路に保持されたデータを、対象となるバンクのラッチ回路に対してカラムアドレス順に転送して書き込むようにしたので、バンクの異同に拘わらずデータをコピーバックすることが可能になる。
【０１３３】
また、従来においては、読み出したデータを同一のバンクに書き戻す際には、データの論理を反転する操作が必要であったが、本発明の第２の実施の形態によれば、第１の実施の形態の場合と同様に、論理を反転することなくそのまま書き込むことが可能になる。
【０１３４】
更に、本発明の第２の実施の形態では、ＮチャネルＭＯＳ−ＦＥＴ８４をノードＢに接続したので、データを書き込む際と、読み出す際に、インバータ９１，９２により構成されるラッチ回路にラッチされるデータの状態を同一にすることができる。
【０１３５】
次に、図１４を参照して、第２の実施の形態において実行される処理の流れについて説明する。図９に示す処理が開始されると、以下のステップが実行される。
【０１３６】
ステップＳ５０：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、リードコマンドを入力する。
【０１３７】
ステップＳ５１：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、コピー元アドレスを入力する。
【０１３８】
ステップＳ５２：
保持回路２５は、ブロックアドレスレジスタ２３から供給されたコピー元のバンクを指定するデータを格納する。
【０１３９】
ステップＳ５３：
ページバッファ２７ｃは、メモリセルアレイ２７ｄからデータを読み出し、ラッチ回路に保持する。
【０１４０】
ステップＳ５４：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、コピー先アドレス入力コマンドを入力する。
【０１４１】
ステップＳ５５：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、コピー先アドレスを入力する。
【０１４２】
ステップＳ５６：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、書き込み実行コマンドを入力する。
【０１４３】
ステップＳ５７：
比較回路２６は、ブロックアドレスレジスタ２３から供給されたＢＡＤＤ信号と、保持回路２５から供給されたＢＡＤＤ＿ＬＴ信号とを比較する。
【０１４４】
ステップＳ５８：
比較回路２６は、ステップＳ５７における比較により、両者が一致すると判定した場合には、ステップＳ６３に進み、それ以外の場合にはステップＳ５９に進む。
【０１４５】
ステップＳ５９：
カラムアドレスレジスタ２２は、カラムアドレスを“０”にリセットする。
ステップＳ６０：
バンク間転送を実行する。例えば、バンク２７からバンク２８に転送する際には、ページバッファ１１０ｃにラッチされているデータがＭＵＸ１１０ｂによって反転され、ＭＵＸ１２０ｂを経由してページバッファ１２０ｃに供給され、そこでラッチされる。
【０１４６】
ステップＳ６１：
制御回路２１は、カラムアドレスレジスタ２２から出力されるＡ９ＴＯ信号が“Ｈ”であるか否か、即ち、最後のカラムであるか否かを判定し、最後のカラムである場合にはステップＳ６３に進み、それ以外の場合にはステップＳ６２に進む。
【０１４７】
ステップＳ６２：
カラムアドレスレジスタ２２は、カラムアドレスを１だけインクリメントし、ステップＳ６０に戻って同様の処理を繰り返す。
【０１４８】
ステップＳ６３：
データがメモリセルに書き込まれる。即ち、同一バンク内におけるコピーバック動作時であって、バンク２７におけるコピーバックである場合には、ページバッファ１１０ｃにラッチされているデータがメモリセルアレイ２７ｄに書き込まれる。また、異なるバンク間におけるコピーバック動作時であって、バンク２７からバンク２８に転送する場合には、ページバッファ１２０ｃにラッチされているデータがメモリセルアレイ２８ｄに書き込まれることになる。
【０１４９】
ステップＳ６４：
メモリセルにデータが正常に書き込まれたか否かを判定し、正常でない場合には再度書き込み動作を実行する。そして、書き込みが正常である場合には処理を終了する。
【０１５０】
以上に説明したように、本発明の第１および第２の実施の形態によれば、異なるバンク間でのデータのコピーが可能となるので、大容量化によりメモリセルアレイのバンクを一つのチップ内に複数持つような場合でもコピーバックを実現することができる。
【０１５１】
また、従来の方法では、半導体記憶装置外にデータを読み出し、再度、書き戻しを行っていたため、例えば、５２８バイトの場合、半導体記憶装置外にデータを読み出すのに５０ｎｓサイクルで２６．４μｓ、更にそのデータを再度ページバッファへロードするのに２６．４μｓ必要であり、コマンド入力等の時間をあわせると１ページ当たりのコピーに２６０．２５μｓかかる。これに対し本発明では同じバンクであれば２０７．４５μｓ、異なるバンクであっても２３３．８５μｓでコピーバックを行うことができるので、それぞれ２０．３％、１０．１５％の時間短縮となる。
【０１５２】
なお、第１および第２の実施の形態に示した回路図は、ほんの一例であり、本発明がこのような場合のみに限定されるものではないことはいうまでもない。
また、第１および第２の実施の形態では、バンクが２つの場合を例に挙げて説明したが、３以上の場合である場合も本発明を適用可能であることはいうまでもない。
【０１５３】
（付記１） 複数のバンクを有する不揮発性の半導体記憶装置において、
装置内部におけるデータの転送を要求するコピーバックコマンドの入力を受ける入力回路と、
前記入力回路から前記コピーバックコマンドが入力された場合には、転送元と転送先が同一のバンクに属するか否かを判定する判定回路と、
前記判定回路により同一のバンク内であると判定された場合には、同一のバンク内においてデータを転送する第１の転送回路と、
前記判定回路により異なるバンク間であると判定された場合には、対象となる２つのバンク間においてデータを転送する第２の転送回路と、
を有することを特徴とする半導体記憶装置。
【０１５４】
（付記２） 前記第１の転送回路は、前記バンクを構成するメモリセルからデータを非反転ラッチまたは反転ラッチするラッチ回路を有し、
前記第２の転送回路は、前記ラッチ回路によってラッチされた信号を反転して出力するバッファを有し、
前記第１または第２の転送回路によってデータを転送する際には、前記メモリセルに格納されているデータを前記ラッチ回路により非反転ラッチすることを特徴とする付記１記載の半導体記憶装置。
【０１５５】
（付記３） 前記第１の転送回路により同一バンク内でデータを転送する際には、前記ラッチ回路によって非反転ラッチされたデータを、そのまま前記メモリセルに書き込むことを特徴とする付記２記載の半導体記憶装置。
【０１５６】
（付記４） 前記ラッチ回路は、インバータが逆並列に接続されるとともに、一方の端子が前記バッファに接続されて構成されており、
非反転ラッチする際には、前記バッファに接続された側の端子に対してメモリセルのデータを取り込み、
反転ラッチする際には、前記バッファと反対側の端子に対してメモリセルのデータを取り込み、
前記メモリセルに書き込む際には、前記バッファ側の端子からデータを読み出してメモリセルへ書き込む、
ことを特徴とする付記２記載の半導体記憶装置。
【０１５７】
（付記５） 前記第２の転送回路により異なるバンク間でデータを転送する際には、転送元のバンクでは、前記ラッチ回路により非反転ラッチされたデータを、反転回路により反転した後、前記バッファによって反転して出力し、転送先のバンクでは、前記バッファによって反転されたデータをそのまま入力し、該当するメモリセルに対して書き込むことを特徴とする付記２記載の半導体記憶装置。
【０１５８】
（付記６） 前記第２の転送回路により異なるバンク間でデータを転送する際には、カラムアドレス単位でデータの転送を実行することを特徴とする付記５記載の半導体記憶装置。
【０１５９】
（付記７） 前記第１の転送回路は、前記バンクを構成するメモリセルからデータを非反転ラッチまたは反転ラッチするラッチ回路を有し、
前記第２の転送回路は、前記ラッチ回路によってラッチされた信号を反転して出力するバッファを有し、
前記第１または第２の転送回路によってデータを転送する際は、前記メモリセルに格納されているデータを前記ラッチ回路により反転ラッチすることを特徴とする付記１記載の半導体記憶装置。
【０１６０】
（付記８） 前記第１の転送回路により同一バンク内でデータを転送する際には、前記ラッチ回路によって反転ラッチされたデータを、再度反転して前記メモリセルに書き込むことを特徴とする付記７記載の半導体記憶装置。
【０１６１】
（付記９） 前記ラッチ回路は、インバータが逆並列に接続されるとともに、一方の端子が前記バッファに接続されて構成されており、
非反転ラッチする際には、前記バッファに接続された側の端子に対してメモリセルのデータを取り込み、
反転ラッチする際には、前記バッファと反対側の端子に対してメモリセルのデータを取り込み、
前記メモリセルに書き込む際には、前記バッファと反対側の端子からデータを読み出してメモリセルへ書き込む、
ことを特徴とする付記７記載の半導体記憶装置。
【０１６２】
（付記１０） 前記第２の転送回路により異なるバンク間でデータを転送する際には、転送元のバンクでは、前記ラッチ回路により反転ラッチされたデータを、前記反転回路によって反転した後、前記バッファによって反転して出力し、転送先のバンクでは、前記反転回路によって反転されたデータを更に反転し、該当するメモリセルに対して書き込むことを特徴とする付記６記載の半導体記憶装置。
【０１６３】
（付記１１） 前記第２の転送回路により異なるバンク間でデータを転送する際には、カラムアドレス単位でデータの転送を実行することを特徴とする付記１０記載の半導体記憶装置。
【０１６４】
【発明の効果】
以上説明したように本発明では、複数のバンクを有する不揮発性半導体記憶装置においてバンク間におけるコピーバックを実行する際には、判定回路によって同一のバンク内における転送であるかまたは異なるバンク間での転送であるかを判定し、同一のバンク内における転送である場合にはラッチ回路である第１の転送回路に格納されているデータをバンクに書き込み、異なるバンク間の転送である場合には転送元の第１の転送回路のラッチに格納されているデータを、転送元および転送先の第２の転送回路を介して、転送先の第１の転送回路のラッチに格納した後、転送先のバンクに書き込むようにしたので、バンクの異同に拘わらずデータを転送することが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の第１の実施の形態の構成例を示す図である。
【図３】図２に示す保持回路の詳細な構成例を示す図である。
【図４】図２に示す比較回路の詳細な構成例を示す図である。
【図５】図２に示すＭＵＸ制御回路の詳細な構成例を示す図である。
【図６】図２に示すＭＵＸの詳細な構成例を示す図である。
【図７】図２に示すページバッファの詳細な構成例を示す図である。
【図８】従来のページバッファの詳細な構成例を示す図である。
【図９】図２に示す実施の形態において実行される処理の流れを説明するフローチャートである。
【図１０】本発明の第２の実施の形態の構成例を示す図である。
【図１１】図１０に示すＭＵＸ制御回路の詳細な構成例を示す図である。
【図１２】図１０に示すＭＵＸの詳細な構成例を示す図である。
【図１３】図１０に示すページバッファの詳細な構成例を示す図である。
【図１４】図１０に示す実施の形態において実行される処理の流れを説明するフローチャートである。
【符号の説明】
１０ 入力回路
１１ 判定回路
１２，１３ 第２の転送回路
１４，１５ 第１の転送回路
１６ 第１のバンク
１７ 第２のバンク
２０ Ｉ／Ｏインタフェース
２１ 制御回路
２２ カラムアドレスレジスタ
２３ ブロックアドレスレジスタ
２４ Ｙゲート回路
２５ 保持回路
２６ 比較回路
２７ バンク
２７ａ ＭＵＸ制御回路
２７ｂ ＭＵＸ
２７ｃ ページバッファ
２７ｄ メモリセルアレイ
２７ｅ インバータ
２８ バンク
２８ａ ＭＵＸ制御回路
２８ｂ ＭＵＸ
２８ｃ ページバッファ
２８ｄ メモリセルアレイ
４０，４１ ＮチャネルＭＯＳ−ＦＥＴ
４２〜４４ インバータ
５０，５１ インバータ
５２，５３ ＮチャネルＭＯＳ−ＦＥＴ
６０〜６２ インバータ
６３〜６６ ＮＡＮＤゲート
６９〜７５ インバータ
７６ ＮＯＲゲート
７７〜７９ ＮチャネルＭＯＳ−ＦＥＴ
８０〜８７ ＮチャネルＭＯＳ−ＦＥＴ
８８〜９０ ＰチャネルＭＯＳ−ＦＥＴ
９１，９２ インバータ
９３，９４ ＮチャネルＭＯＳ−ＦＥＴ
１１０ａ ＭＵＸ制御回路
１１０ｂ ＭＵＸ
１１０ｃ ページバッファ
１２０ａ ＭＵＸ制御回路
１２０ｂ ＭＵＸ
１２０ｃ ページバッファ
１３０，１３１ インバータ
１３２〜１３５ ＮＡＮＤゲート
１４０〜１４４ インバータ
１４５，１４６ ＮチャネルＭＯＳ−ＦＥＴ
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、複数のバンクを有する不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性の半導体記憶装置であるフラッシュメモリとして、最近、コピーバック（Ｃｏｐｙ Ｂａｃｋ）機能が搭載された製品が登場している。コピーバック機能とは、あるページに格納されているデータを、データを外部に読み出すことなく、他のページに転送する機能である。
【０００３】
【発明が解決しようとする課題】
ところで、近年では、不揮発性記憶装置の大容量化が進んでおり、このような大容量のデータを格納するために、複数のバンクにデータを分割して格納する方式を採用する半導体記憶装置も出現している。
【０００４】
このように複数のバンクを有する半導体記憶装置では、各バンクがそれぞれページバッファを有していることから、同一バンク内においてデータを転送する際には、読み出したデータをページバッファに格納しておき、該当するアドレスに当該データを書き込むことにより、実現できる。
【０００５】
しかし、異なるバンク間でデータを転送する場合には、ページバッファ間でデータを転送する必要が生じ、このような転送モードを有する半導体記憶装置は、提供されていないため、データを外部に一旦読み出してから書き戻す必要があり、その処理に多大な時間を要するという問題点があった。
【０００６】
本発明はこのような点に鑑みてなされたものであり、複数のバンクを有する不揮発性半導体記憶装置において、同一のバンク内のみならず異なるバンク間のコピーバックを可能とする方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、複数のバンク（第１のバンク１６および第２のバンク１７）を有する不揮発性の半導体記憶装置において、装置内部におけるデータの転送を要求するコピーバックコマンドの入力を受ける入力回路１０と、前記入力回路１０から前記コピーバックコマンドが入力された場合には、転送元と転送先が同一のバンクに属するか否かを判定する判定回路１１と、前記判定回路１１により同一のバンク内であると判定された場合には、同一のバンク内においてデータを転送する第１の転送回路１４，１５と、前記判定回路１１により異なるバンク間であると判定された場合には、対象となる２つのバンク間においてデータを転送する第２の転送回路１２，１３と、を有することを特徴とする半導体記憶装置が提供される。
【０００８】
ここで、入力回路１０は、装置内部におけるデータの転送を要求するコピーバックコマンドの入力を受ける。判定回路１１は、入力回路１０からコピーバックコマンドが入力された場合には、転送元と転送先が同一のバンクに属するか否かを判定する。第１の転送回路１４，１５は、判定回路１１により同一のバンク内であると判定された場合には、同一のバンク内においてデータを転送する。第２の転送回路１２，１３は、判定回路１１により異なるバンク間であると判定された場合には、対象となる２つのバンク間においてデータを転送する。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の半導体記憶装置の動作原理を説明するための原理図である。
【００１０】
この図に示すように、本発明の半導体記憶装置は、入力回路１０、判定回路１１、第２の転送回路１２，１３、第１の転送回路１４，１５、第１のバンク１６および第２のバンク１７によって構成されている。
【００１１】
ここで、入力回路１０は、装置内部におけるデータの転送であるコピーバックを要求するコピーバックコマンドの入力を受ける。
判定回路１１は、入力回路１０からコピーバックコマンドが入力された場合には、転送元と転送先が同一のバンクに属するか否かを判定する。
【００１２】
第１の転送回路１４，１５は、判定回路１１により同一のバンク内であると判定された場合には、同一のバンク内においてデータを転送する。
第２の転送回路１２，１３は、判定回路１１により異なるバンク間であると判定された場合には、対象となる２つのバンク間においてデータを転送する。
【００１３】
次に、以上の原理図の動作を説明する。
入力回路１０からコピーバックを指示するコマンド（以下、コピーバックコマンドと称する）が入力されると、入力回路１０はこのコピーバックコマンドを受け付け、判定回路１１に供給する。
【００１４】
判定回路１１は、入力回路１０から供給されたコピーバックコマンドに付随するソースアドレスおよびディスティネーションアドレスを参照し、同一のバンク間における転送であるか否かを判定する。その結果、同一バンク間における転送であると判定した場合には、該当するバンクの第１の転送回路に対してコピーバックコマンドの実行を指示する。
【００１５】
例えば、第１のバンク内におけるデータの転送が指示されている場合には、判定回路１１は、第１の転送回路１４に対してデータの転送を指示する。
第１の転送回路１４は、第１のバンク１６のソースアドレスからデータを読み出し、ラッチ回路に一旦保持した後、ディスティネーションアドレスに対して書き込む。
【００１６】
このような動作により、同一バンク間のコピーバック動作が完了する。
一方、判定回路１１によりバンク間のデータ転送が指示されていると判定した場合には、判定回路１１は、第２の転送回路１２と第２の転送回路１３に対してコピーバック動作を行うように指示する。
【００１７】
例えば、第１のバンク１６から第２のバンク１７に対してデータを転送することが指示されている場合には、判定回路１１は、第２の転送回路１２に対してソースアドレスを供給し、また、第２の転送回路１３に対してディスティネーションアドレスを供給する。
【００１８】
第２の転送回路１２は、第１の転送回路１４に対してソースアドレスに格納されているデータを読み出すように指示する。その結果、第１の転送回路１４は、第１のバンク１６のソースアドレスからデータを読み出し、内蔵されているラッチ回路に対して一時的に格納した後、第２の転送回路１２に供給する。
【００１９】
第２の転送回路１２は、第１の転送回路１４から供給されたデータを受信し、第２の転送回路１３を介して第１の転送回路１５に対して供給し、ディスティネーションに書き込むように指示する。
【００２０】
その結果、第１の転送回路１５は、第２の転送回路１３から供給されたデータを受信し、内蔵されているラッチ回路に一旦保持した後、第２のバンク１７のディスティネーションアドレスに書き込む。
【００２１】
このような動作により、異なるバンク間のコピーバック動作が完了する。
以上に説明したように、本発明の半導体記憶装置によれば、コピーバックコマンドが入力された場合には、同一のバンク内における転送であるか否かを判定し、同一バンク内である場合には、第１の転送回路１４，１５によって転送し、異なるバンク間である場合には、第２の転送回路１２，１３によって転送するようにしたので、バンクの異同の有無に拘わらず、コピーバックを実行することが可能になる。
【００２２】
なお、以上の原理図では、バンクが２つの場合を例に挙げて説明したが、これらが３以上の場合であっても本発明を適用可能である。
次に、本発明の実施の形態について説明する。
【００２３】
図２は、本発明の第１の実施の形態の構成例を示す図である。この図に示すように、本発明の第１の実施の形態は、Ｉ／Ｏインタフェース２０、制御回路２１、カラムアドレスレジスタ２２、ブロックアドレスレジスタ２３、保持回路２５、比較回路２６およびバンク２７，２８によって構成されている。
【００２４】
ここで、Ｉ／Ｏインタフェース２０は、外部の装置と接続され、この外部の装置との間でデータを授受する際に、データの表現形式等を変換する。
制御回路２１は、Ｉ／Ｏインタフェース２０を介して入力されたデータに応じて装置の各部を制御する。
【００２５】
カラムアドレスレジスタ２２は、カラムアドレスを指定するためのカラムアドレス信号を生成してＹゲート回路２４に供給する。
ブロックアドレスレジスタ２３は、コピーバックコマンド等を実行する際に対象となるブロックアドレスを指定するためのデータが格納される。
【００２６】
Ｙゲート回路２４は、カラムアドレスレジスタから供給されたカラムアドレスに基づいてＹＤｓ信号（Ｙアドレスデコード信号）を生成し、バンク２７，２８に対して供給する。
【００２７】
保持回路２５は、ブロックアドレスレジスタ２３から供給されたブロックアドレスを一時的に保持する。
比較回路２６は、ブロックアドレスレジスタ２３から供給されたブロックアドレスと、保持回路２５に保持されているブロックアドレスとを比較し、比較結果を制御回路２１に通知する。
【００２８】
バンク２７，２８は、外部から供給されたデータを記憶するとともに、記憶されているデータを外部に出力する。また、コピーバックコマンドが入力された場合には、同一バンク内または異なるバンク間においてデータを転送する。
【００２９】
ここで、バンク２７を例に挙げて説明すると、バンク２７は、ＭＵＸ（Ｍｕｌｔｉｐｌｅｘｅｒ）制御回路２７ａ、ＭＵＸ２７ｂ、ページバッファ２７ｃ、メモリセルアレイ２７ｄおよびインバータ２７ｅによって構成されている。なお、バンク２８では、インバータ２７ｅは付加されていない。
【００３０】
ここで、ＭＵＸ制御回路２７ａは、ＭＵＸ２７ｂおよびページバッファ２７ｃを制御する。
ＭＵＸ２７ｂは、ＭＵＸ制御回路２７ａの制御に応じて、ページバッファ２７ｃのデータを所定量だけ遅延するとともに、必要に応じてデータの論理を反転してデータバスに出力する。また、データバス上のデータを読み込み、所定量だけ遅延してページバッファ２７ｃに供給する。
【００３１】
ページバッファ２７ｃは、後述するようにラッチ回路およびバッファによって構成されており、メモリセルアレイ２７ｄにデータを読み書きする際にデータを一時的に格納するとともに、メモリセルアレイ２７ｄから読み出したデータを外部に出力する場合には、信号レベルを増幅して出力する。
【００３２】
メモリセルアレイ２７ｄは、例えば、ＮＡＮＤ型のメモリセルであり、データを記憶するとともに、記憶されているデータを外部に出力する。
図３は、図２に示す保持回路２５の詳細な構成例を示す図である。この図に示すように、保持回路２５は、ＮチャネルＭＯＳ−ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）４０，４１、インバータ４２〜４４によって構成されている。
【００３３】
ここで、保持回路２５は、制御回路２１から供給されるＲＤ（Ｒｅａｄ）信号が“Ｈ”の状態である場合、即ち、読み出しモードで動作している場合には、インバータ４２，４３によって構成されるラッチ回路により、ＢＡＤＤ（Ｂａｎｋ Ａｄｄｒｅｓｓ）信号をラッチし、インバータ４４によって反転し、ＢＡＤＤ＿ＬＴ信号として出力する。また、ＲＥＳＥＴ信号が“Ｈ”になった場合には、ラッチ回路をリセットする。
【００３４】
図４は、図２に示す比較回路２６の詳細な構成例を示す図である。この図に示すように、比較回路２６は、インバータ５０，５１およびＮチャネルＭＯＳ−ＦＥＴ５２，５３によって構成されている。
【００３５】
ここで、比較回路２６は、ブロックアドレスレジスタ２３から供給されるＢＡＤＤ信号と、保持回路２５から供給されるＢＡＤＤ＿ＬＴ信号を入力し、これらの状態が等しい場合には、出力信号であるＯＵＴ信号を“Ｌ”の状態にし、それ以外の場合には“Ｈ”の状態にする。
【００３６】
図５は、図２に示すＭＵＸ制御回路２７ａの詳細な構成例を示す図である。この図に示すように、ＭＵＸ制御回路２７ａは、インバータ６０〜６２およびＮＡＮＤゲート６３〜６６によって構成されている。
【００３７】
ここで、ＭＵＸ制御回路２７ａは、コピーバックモードにおいてデータをあるバンクから他のバンクに転送することを指示する信号であるＬＯＡＤ２信号、ＢＡＤＤ信号、ＲＤ信号およびＬＤ信号（書き込み信号）を入力し、これらの信号からＣＬＤｎ信号、ＲＤｎ信号およびＬＤｎ信号を生成して出力する。
【００３８】
なお、ＣＬＤｎ信号は、コピーバックモード時におけるロード信号である。ＲＤｎ信号は、ページバッファ２７ｃ，２８ｃからのローカルなリード信号であり、ｎは、“０”がバンク２７を“１”がバンク２８を示す。また、ＬＤｎ信号は、ページバッファ２７ｃ，２８ｃへのローカルなロード信号であり、ｎは、前述の場合と同様である。
【００３９】
図６は、図２に示すＭＵＸ２７ｂの詳細な構成例を示す図である。この図に示すように、ＭＵＸ２７ｂは、インバータ６９〜７５、ＮＯＲゲート７６およびＮチャネルＭＯＳ−ＦＥＴ７７〜７９によって構成されている。
【００４０】
ここで、ＭＵＸ２７ｂは、コピーバックモード時、即ち、ＣＬＤｎ信号が“Ｈ”の状態である場合には、ページバッファ２７ｃから出力されたＰＢＯＵＴ信号をインバータ７０〜７２によって遅延するとともに反転し、データバスに対して出力する。また、通常のリードモード時、即ち、ＣＬＤｎ信号が“Ｌ”の状態であり、かつ、ＲＤｎ信号が“Ｈ”の状態である場合には、ＰＢＯＵＴ信号をインバータ７０〜７３によって遅延して出力する。更に、通常のロードモード時、即ち、ＬＤｎ信号が“Ｈ”の状態である場合には、データバス上の信号をインバータ７４，７５によって遅延し、ページバッファ２７ｃに供給する。
【００４１】
図７は、図２に示すページバッファ２７ｃの基本単位の構成例を示す図である。
この図に示すように、ページバッファ２７ｃは、ＮチャネルＭＯＳ−ＦＥＴ８０〜８７、ＰチャネルＭＯＳ−ＦＥＴ８８〜９０、インバータ９１，９２およびＮチャネルＭＯＳ−ＦＥＴ９３，９４によって構成されている。
【００４２】
ここで、ＮチャネルＭＯＳ−ＦＥＴ８０〜８３およびＰチャネルＭＯＳ−ＦＥＴ８８，８９は、バッファを構成しており、ＬＤ信号が“Ｈ”かつＲＤ信号が“Ｌ”の状態である場合には、ＮチャネルＭＯＳ−ＦＥＴ８２およびＰチャネルＭＯＳ−ＦＥＴ８９がＯＦＦの状態になるので、ＹＤ１信号が“Ｈ”の状態になった場合には、ＭＵＸ２７ｂからの出力をそのまま入力する。
【００４３】
また、ＬＤ信号が“Ｌ”かつＲＤ信号が“Ｈ”の状態である場合には、ＮチャネルＭＯＳ−ＦＥＴ８２およびＰチャネルＭＯＳ−ＦＥＴ８９がＯＮの状態になるので、ＮチャネルＭＯＳ−ＦＥＴ８３およびＰチャネルＭＯＳ−ＦＥＴ８８によりインバータが構成され、ＹＤ１信号が“Ｈ”になると、ノードＡに印加されている信号を反転して出力する。
【００４４】
ＮチャネルＭＯＳ−ＦＥＴ８４〜８７、ＰチャネルＭＯＳ−ＦＥＴ９０、インバータ９１，９２およびＮチャネルＭＯＳ−ＦＥＴ９３，９４はラッチ回路および書き込み回路を構成している。ここで、通常のリード動作時には、ＳＥＴ１信号が“Ｈ”の状態にされるとともに、ＢＬＣＮＴＬ信号が“Ｈ”の状態にされる。その結果、メモリセルアレイの読み出し対象となっているセルに接続されたビット線に印加されている電圧がＮチャネルＭＯＳ−ＦＥＴ８５を経由してインバータ９１，９２によって構成されるラッチ回路に供給され、ラッチされる。
【００４５】
一方、コピーバックモード時には、ＢＬＣＮＴＬ信号とＳＥＴ２信号が“Ｈ”の状態にされ、読み出し対象となっているセルに接続されたビット線に印加されている電圧がＮチャネルＭＯＳ−ＦＥＴ９３を経由してインバータ９１，９２によって構成されるラッチ回路に供給され、ラッチされる。
【００４６】
また、ライト動作時には、ＢＬＮＣＴＬ信号が“Ｈ”の状態にされるとともに、ＰＧＭＯＮ信号が“Ｈ”の状態にされ、インバータ９１，９２によって構成されるラッチ回路にラッチされているデータを、ＮチャネルＭＯＳ−ＦＥＴ８４およびＮチャネルＭＯＳ−ＦＥＴ８７を介してメモリセルに書き込む。
【００４７】
次に、第１の実施の形態の動作について説明する。なお、以下では、同一バンク内におけるコピーバック動作と、異なるバンク間のコピーバック動作についてそれぞれ説明する。
（１）同一バンク内におけるコピーバック動作
以下では、バンク２７内におけるコピーバック動作を例に挙げて説明する。
【００４８】
先ず、反転リードコマンドが入力されると、制御回路２１から出力されるＲＤ信号が“Ｈ”の状態になる。続いて、コピー元のアドレスが入力されると、ブロックアドレスレジスタ２３にコピー元のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２７がコピー元であるのでＢＡＤＤ信号は“Ｌ”（バンク２８の場合は“Ｈ”）の状態になる。
【００４９】
保持回路２５は、図３に示すインバータ４２，４３から構成されるラッチ回路にこのＢＡＤＤ信号をラッチし、ラッチしたデータを反転した結果を出力する。その結果、保持回路２５の出力信号であるＢＡＤＤ＿ＬＴ信号は“Ｌ”の状態になる。
【００５０】
バンク２７では、メモリセルアレイ２７ｄのコピー元アドレスからデータが読み出され、ページバッファ２７ｃに格納される。即ち、単一のビットに注目すると、図７に示す回路において、ＢＩＡＳ信号を“Ｌ”とし、ＳＥＴ１信号を“Ｈ”としてノードＡを“Ｈ”の状態に、また、ノードＢを“Ｌ”の状態にし、インバータ９１，９２から構成されるラッチ回路を初期化する。
【００５１】
次に、ＳＥＴ１信号を“Ｌ”の状態に戻し、ＢＬＣＮＴＬ信号を“Ｈ”の状態にすることにより、図７に示す回路をビット線に接続し、センス動作を開始する。そして、センス動作を開始してからある期間が経過すると、ＳＥＴ２信号を“Ｈ”の状態にし、センスしたデータをインバータ９１，９２から構成されるラッチ回路に取り込む。
【００５２】
例えば、メモリセルに格納されているデータが“０”である場合には、当該セルは電気的にはＯＦＦの状態になるので、ＮチャネルＭＯＳ−ＦＥＴ８７がＯＮの状態になると、ＮチャネルＭＯＳ−ＦＥＴ８５，９３の入力は“Ｈ”の状態になる。
【００５３】
このような状態において、ＳＥＴ２信号が“Ｈ”の状態になると、ＮチャネルＭＯＳ−ＦＥＴ９３，９４が双方ともにＯＮの状態になって接地されることから、ノードＡが“Ｌ”の状態になり、インバータ９１，９２から構成されるラッチ回路は、ノードＡが“Ｌ”、ノードＢが“Ｈ”の状態をラッチする。
【００５４】
次に、コピー先アドレス入力コマンドが入力されると、制御回路２１はＲＤ信号を“Ｌ”の状態にする。そして、コピー先アドレスが入力されると、ブロックアドレスレジスタ２３にはコピー先のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２７内でのコピーバックであるので、ＢＡＤＤ信号は“Ｌ”の状態になる。
【００５５】
比較回路２６は、保持回路２５に格納されているコピー元のバンクを示すデータに対応するＢＡＤＤ＿ＬＴ信号を入力し、ＢＡＤＤ信号と比較する。いまの例では、これらはともに“Ｌ”であるので、比較回路２６の出力であるＯＵＴ信号は“Ｌ”の状態になる。制御回路２１は、同一バンク間の転送であるので、ＬＡＯＤ２信号を“Ｌ”の状態にする。また、ライト動作であるのでＬＤ信号を“Ｈ”の状態にする。
【００５６】
ＭＵＸ制御回路２７ａは、制御回路２１から供給されたＬＯＡＤ２信号およびブロックアドレスレジスタ２３から供給されたＢＡＤＤ信号等に基づき、コピーバック時のロードを示すＣＬＤ０信号を“Ｌ”の状態にし、ＲＤ０信号を“Ｌ”の状態にし、ＬＤ０信号を“Ｈ”の状態にする。その結果、ページバッファメモリ２７ｃにラッチされているデータが、メモリセルアレイに対して書き込まれる。
【００５７】
具体的には、ＰＧＭＯＮ信号が“Ｈ”、ＢＩＡＳ信号が“Ｈ”、ＢＬＣＮＴＬ信号が“Ｈ”、ＳＥＴ１信号が“Ｌ”、ＳＥＴ２信号が“Ｌ”の状態となり、インバータ９１，９２から構成されるラッチ回路のノードＡに印加されている電圧がＮチャネルＭＯＳ−ＦＥＴ８４を介して読み出され、ＮチャネルＭＯＳ−ＦＥＴ８７を介してメモリセルアレイ２７ｄの所定のセルに書き込まれる。
【００５８】
いまの例では、ノードＡは“Ｌ”の状態であるので、メモリセルアレイ２７ｄの所定のセルには、“０”が書き込まれることになる。
メモリセルへの書き込みが終了すると、データが正常に書き込まれたか否かをチェックするためにベリファイ動作が実行される。ベリファイ動作では、先ず、ＰＧＭＯＮ信号が“Ｌ”、ＢＩＡＳ信号が“Ｌ”、ＢＬＣＮＴＬ信号が“Ｈ”の状態とされてセンス動作が実行され、ある期間が経過すると、ＳＥＴ１信号が“Ｈ”の状態にされ、書き込まれたデータが読み出されてインバータ９１，９２から構成されるラッチ回路にラッチされる。そして、正常に書き込みが実行されている場合には、ノードＡが“Ｈ”の状態に、また、ノードＢが“Ｌ”の状態になるので、これ以降は書き込みが禁止される。なお、書き込みの対象となっていないメモリセルについても同様の動作が実施される。
【００５９】
書き込みが十分に行われていないメモリセルの場合では、ＳＥＴ１信号が“Ｈ”の状態にされた後に、ノードＡが“Ｌ”の状態に、また、ノードＢが“Ｈ”の状態になるので、正常に書き込みが行われるまで書き込みおよびベリファイ動作が繰り返し実行される。
【００６０】
以上の動作により、同一バンク内における動作が完了する。
（２）異なるバンク間におけるコピーバック動作
以下では、バンク２７からバンク２８にコピーバックする場合の動作について説明する。
【００６１】
先ず、反転リードコマンドが入力されると、制御回路２１から出力されるＲＤ信号が“Ｈ”の状態になる。続いて、コピー元のアドレスが入力されると、ブロックアドレスレジスタ２３にコピー元のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２７がコピー元であるのでＢＡＤＤ信号は“Ｌ”の状態になる。
【００６２】
保持回路２５は、図３に示すインバータ４２，４３から構成されるラッチ回路にこのＢＡＤＤ信号をラッチし、ラッチしたデータを反転した結果を出力する。その結果、保持回路２５の出力信号であるＢＡＤＤ＿ＬＴ信号は“Ｌ”の状態になる。
【００６３】
バンク２７では、メモリセルアレイ２７ｄのコピー元アドレスからデータが読み出され、ページバッファ２７ｃに格納される。即ち、単一のビットに注目すると、図７に示す回路において、ＢＩＡＳ信号を“Ｌ”とし、ＳＥＴ１信号を“Ｈ”としてノードＡを“Ｈ”の状態に、また、ノードＢを“Ｌ”の状態にし、インバータ９１，９２から構成されるラッチ回路を初期化する。次に、ＳＥＴ１信号を“Ｌ”の状態に戻し、ＢＬＣＮＴＬ信号を“Ｈ”の状態にすることにより、図７に示す回路をビット線に接続し、センス動作を開始する。そして、センス動作を開始してからある期間が経過すると、ＳＥＴ２信号を“Ｈ”の状態にし、センスしたデータをインバータ９１，９２から構成されるラッチ回路に取り込む。
【００６４】
例えば、メモリセルに格納されているデータが“０”である場合には、当該セルは電気的にはＯＦＦの状態になるので、ＮチャネルＭＯＳ−ＦＥＴ８７がＯＮの状態になると、ＮチャネルＭＯＳ−ＦＥＴ８５，９３の入力は“Ｈ”の状態になる。
【００６５】
このような状態において、ＳＥＴ２信号が“Ｈ”の状態になると、ＮチャネルＭＯＳ−ＦＥＴ９３，９４が双方ともにＯＮの状態になって接地されることから、ノードＡが“Ｌ”の状態になり、インバータ９１，９２から構成されるラッチ回路は、ノードＡが“Ｌ”、ノードＢが“Ｈ”の状態をラッチする。
【００６６】
次に、コピー先アドレス入力コマンドが入力されると、制御回路２１はＲＤ信号を“Ｌ”の状態にする。そして、コピー先アドレスが入力されると、ブロックアドレスレジスタ２３にはコピー先のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２８がコピー先であるので、ＢＡＤＤ信号は“Ｈ”の状態になる。
【００６７】
比較回路２６は、保持回路２５に格納されているコピー元のバンクを示すデータに対応するＢＡＤＤ＿ＬＴ信号を入力し、ＢＡＤＤ信号と比較する。いまの例では、ＢＡＤＤ信号は“Ｈ”でありＢＡＤＤ＿ＬＴ信号は“Ｌ”の状態であるので、比較回路２６の出力であるＯＵＴ信号は“Ｈ”の状態になる。
【００６８】
制御回路２１は、異なるバンク間の転送であるので、ＬＯＡＤ２信号を“Ｈ”の状態にする。また、ライト動作であるのでＬＤ信号を“Ｈ”の状態にする。
その結果、ＭＵＸ制御回路２７ａでは、図５に示す、ＬＯＡＤ２信号が“Ｈ”、ＢＡＤＤ信号が“Ｌ”、ＲＤ信号が“Ｌ”、ＬＤ信号が“Ｈ”の状態になるので、ＣＬＤ０信号が“Ｈ”、ＲＤ０（ｎ＝０）信号が“Ｈ”、ＬＤ０信号が“Ｌ”の状態になる。
【００６９】
これらの信号を入力したＭＵＸ２７ｂでは、ＮチャネルＭＯＳ−ＦＥＴ７７がＯＮの状態になり、ＮチャネルＭＯＳ−ＦＥＴ７８，７９はＯＦＦの状態になる。従って、ページバッファ２７ｃから出力されたデータは、インバータ７０〜７２を経由してデータバスに出力されるので、データが反転されて出力されることになる。
【００７０】
一方、ＭＵＸ２８ｂでは、図５に示す、ＬＯＡＤ２信号が“Ｈ”、ＢＡＤＤ信号が“Ｈ”、ＲＤ信号が“Ｌ”、ＬＤ信号が“Ｈ”の状態になるので、ＣＬＤ１信号が“Ｌ”、ＲＤ１（ｎ＝１）信号が“Ｌ”、ＬＤ１信号が“Ｈ”の状態になる。
【００７１】
従って、これらの信号を入力したＭＵＸ２８ｂでは、ＮチャネルＭＯＳ−ＦＥＴ７７およびＮチャネルＭＯＳ−ＦＥＴ７８がＯＦＦの状態になり、ＮチャネルＭＯＳ−ＦＥＴ７９がＯＮの状態になる。その結果、データバスから入力されたデータは、インバータ７４，７５を経由してページバッファ２８ｃに出力されるので、データがそのまま出力されることになる。
【００７２】
このとき、カラムアドレスレジスタ２２に入力されているＣＡＲＥＳＥＴ信号が“Ｈ”の状態にされるので、カラムアドレスが“０”にリセットされる。そして、ＡＲＣＫ信号がトグルされると、カラムアドレスが１ずつインクリメントされることになる。このとき、カラムアドレスレジスタ２２の出力は、Ｙゲート回路２４に供給されており、このＹゲート回路２４は、ＹＤｓ信号を生成してページバッファ２７ｃ，２８ｃに供給する。その結果、ページバッファ２７ｃからは、カラムアドレスによって指定されたデータが読み出され、ＭＵＸ２７ｂによって反転された後、ＭＵＸ２８ｂを経由してページバッファ２８ｃのラッチ回路にラッチされる。このような動作は、カラムアドレスレジスタ２２から出力されているＡ９ＴＯ信号が“Ｈ”の状態になるまで、即ち、全てのカラムアドレスに対するデータの転送が終了するまで継続される。
【００７３】
全てのカラムアドレスのデータの転送が完了すると、ＭＵＸ制御回路２８ａは、制御回路２１から供給されたＬＯＡＤ２信号およびブロックアドレスレジスタ２３から供給されたＢＡＤＤ信号等に基づき、コピーバック時のロードを示すＣＬＤ１信号を“Ｌ”の状態にし、ＲＤ１信号を“Ｌ”の状態にし、ＬＤ１信号を“Ｈ”の状態に保持する。その結果、ページバッファ２８ｃにラッチされているデータが、メモリセルアレイ２８ｄに対して書き込まれる。
【００７４】
具体的には、ＰＧＭＯＮ信号が“Ｈ”、ＢＩＡＳ信号が“Ｈ”、ＢＬＣＮＴＬ信号が“Ｈ”、ＳＥＴ１信号が“Ｌ”、ＳＥＴ２信号が“Ｌ”の状態となり、インバータ９１，９２から構成されるラッチ回路のノードＡに印加されている電圧がＮチャネルＭＯＳ−ＦＥＴ８４を介して読み出され、ＮチャネルＭＯＳ−ＦＥＴ８７を介してメモリセルアレイ２７ｄの所定のセルに書き込まれる。
【００７５】
いまの例では、ノードＡは“Ｌ”の状態であるので、メモリセルアレイ２７ｄの所定のセルには、“０”が書き込まれることになる。
メモリセルへの書き込みが終了すると、データが正常に書き込まれたか否かをチェックするためにベリファイ動作が実行される。ベリファイ動作では、先ず、ＰＧＭＯＮ信号が“Ｌ”、ＢＩＡＳ信号が“Ｌ”、ＢＬＣＮＴＬ信号が“Ｈ”の状態とされてセンス動作が実行され、ある期間が経過すると、ＳＥＴ１信号が“Ｈ”の状態にされ、書き込まれたデータが読み出されてインバータ９１，９２から構成されるラッチ回路にラッチされる。そして、データが正常に書き込まれている場合には、ノードＡが“Ｈ”の状態に、また、ノードＢが“Ｌ”の状態になるので、これ以降は書き込みが禁止される。なお、書き込みの対象となっていないメモリセルについても同様の動作が実施される。
【００７６】
書き込みが十分に行われていないメモリセルの場合では、ＳＥＴ１信号が“Ｈ”の状態にされた後に、ノードＡが“Ｌ”の状態に、また、ノードＢが“Ｈ”の状態になるので、正常に書き込みが行われるまで書き込みおよびベリファイ動作が繰り返し実行される。
【００７７】
以上の動作により、異なるバンク間における動作が完了する。
以上に説明したように、本発明の第１の実施の形態によれば、同一バンク内において転送する場合には、ラッチ回路に保持されたデータを書き戻しし、異なるバンク間において転送する場合には、ラッチ回路に保持されたデータを、対象となるバンクのラッチ回路に対してカラムアドレス順に転送して書き込むようにしたので、バンクの異同に拘わらずデータをコピーバックすることが可能になる。
【００７８】
また、従来においては、読み出したデータを同一のバンクに書き戻す際には、データの論理を反転する操作が必要であったが、本発明によれば論理を反転することなくそのまま書き込むことが可能になる。その詳細について次に説明する。
【００７９】
図８は、従来のページバッファの構成を示す図である。なお、この図において、図７と対応する部分には同一の符号を付してあるのでその説明は省略する。図７の場合と比較すると、従来の構成では、ＮチャネルＭＯＳ−ＦＥＴ９３，９４が具備されていない。それ以外は図７の場合と同様である。
【００８０】
図８に示す従来のページバッファにおいて、メモリセルからデータを読み出す場合には、ＳＥＴ信号とＢＬＣＮＴＬ信号を“Ｈ”の状態にし、ビット線に印加されている電圧をインバータ９１，９２により構成されるラッチ回路にラッチする。従って、例えば、メモリセルに“０”が書き込まれている場合に、ＢＬＣＮＴＬ信号が“Ｈ”の状態になると、メモリセルはＯＦＦの状態であるので、ＮチャネルＭＯＳ−ＦＥＴ８５はＯＮの状態になり、また、ＳＥＴ信号が“Ｈ”の状態になるので、ノードＢは“Ｌ”の状態に、また、ノードＡは“Ｈ”の状態になる。
【００８１】
このような状態において、ラッチ回路に書き込まれているデータを、メモリセルに書き戻す場合、ＰＧＭＯＮ信号とＢＬＣＮＴＬ信号を“Ｈ”の状態にすると、“Ｌ”が供給すべきところを、“Ｈ”の状態が供給され、“１”が書き戻される結果となる。従って、書き戻す前にラッチ回路のノードＡおよびノードＢのデータの論理を反転する必要が生じてしまう。
【００８２】
しかし、本実施の形態では、コピーバックモードでは、ＳＥＴ２信号を“Ｈ”にすることにより、メモリセルが読み出されることから、ノードＡが“Ｌ”の状態になる。従って、このまま書き戻ししても元のデータが書き戻されることから不都合は生じないことになる。
【００８３】
次に、図９を参照して、第１の実施の形態において実行される処理の流れについて説明する。図９に示す処理が開始されると、以下のステップが実行される。
ステップＳ２０：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、リードコマンドを入力する。
【００８４】
ステップＳ２１：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、コピー元アドレスを入力する。
【００８５】
ステップＳ２２：
保持回路２５は、ブロックアドレスレジスタ２３から供給されたコピー元のバンクを指定するデータを格納する。
【００８６】
ステップＳ２３：
ページバッファ２７ｃは、メモリセルアレイ２７ｄからデータを読み出し、ラッチ回路に保持する。
【００８７】
ステップＳ２４：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、コピー先アドレス入力コマンドを入力する。
【００８８】
ステップＳ２５：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、コピー先アドレスを入力する。
【００８９】
ステップＳ２６：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、書き込み実行コマンドを入力する。
【００９０】
ステップＳ２７：
比較回路２６は、ブロックアドレスレジスタ２３から供給されたＢＡＤＤ信号と、保持回路２５から供給されたＢＡＤＤ＿ＬＴ信号とを比較する。
【００９１】
ステップＳ２８：
比較回路２６は、ステップＳ２７における比較により、両者が一致すると判定した場合には、ステップＳ３３に進み、それ以外の場合にはステップＳ２９に進む。
【００９２】
ステップＳ２９：
カラムアドレスレジスタ２２は、カラムアドレスを“０”にリセットする。
ステップＳ３０：
バンク間転送を実行する。例えば、バンク２７からバンク２８に転送する際には、ページバッファ２７ｃにラッチされているデータがＭＵＸ２７ｂによって反転され、ＭＵＸ２８ｂを経由してページバッファ２８ｃに供給され、そこでラッチされる。
【００９３】
ステップＳ３１：
制御回路２１は、カラムアドレスレジスタ２２から出力されるＡ９ＴＯ信号が“Ｈ”であるか否か、即ち、最後のカラムであるか否かを判定し、最後のカラムである場合にはステップＳ３３に進み、それ以外の場合にはステップＳ３２に進む。
【００９４】
ステップＳ３２：
カラムアドレスレジスタ２２は、カラムアドレスを１だけインクリメントし、ステップＳ３０に戻って同様の処理を繰り返す。
【００９５】
ステップＳ３３：
データがメモリセルに書き込まれる。即ち、同一バンク内におけるコピーバック動作時であって、バンク２７におけるコピーバックである場合には、ページバッファ２７ｃにラッチされているデータがメモリセルアレイ２７ｄに書き込まれる。また、異なるバンク間におけるコピーバック動作時であって、バンク２７からバンク２８に転送する場合には、ページバッファ２８ｃにラッチされているデータがメモリセルアレイ２８ｄに書き込まれることになる。
【００９６】
ステップＳ３４：
メモリセルにデータが正常に書き込まれたか否かを判定し、正常でない場合には再度書き込み動作を実行する。そして、書き込みが正常である場合には処理を終了する。
【００９７】
次に、本発明の第２の実施の形態について説明する。
図１０は、本発明の第２の実施の形態の構成例を示す図である。なお、この図において、図２と対応する部分には同一の符号を付してあるので、その説明は省略する。図２の場合と比較すると、図１０の場合では、バンク２７，２８の内部の構造が一部異なっている。即ち、バンク２７を例に挙げて説明すると、図１０の構成例では、ＭＵＸ制御回路２７ａ、ＭＵＸ２７ｂおよびページバッファ２７ｃがそれぞれＭＵＸ制御回路１１０ａ、ＭＵＸ１１０ｂおよびページバッファ１１０ｃに置換されている。それ以外は、図２の場合と同様である。
【００９８】
図１１は、ＭＵＸ制御回路１１０ａの詳細な構成例を示す図である。この図に示すように、ＭＵＸ制御回路１１０ａは、インバータ１３０，１３１およびＮＡＮＤゲート１３２〜１３５によって構成されている。
【００９９】
ここで、ＭＵＸ制御回路１１０ａは、ＬＯＡＤ２信号、ＢＡＤＤ信号、ＲＤ信号およびＬＤ信号からＲＤｎ信号およびＬＤｎ信号を生成して出力する。
図１２は、ＭＵＸ１１０ｂの詳細な構成例を示す図である。この図に示すように、ＭＵＸ１１０ｂは、インバータ１４０〜１４４およびＮチャネルＭＯＳ−ＦＥＴ１４５，１４６によって構成されている。
【０１００】
ここで、ＭＵＸ１１０ｂは、図１１に示すＭＵＸ制御回路１１０ａから供給されたＬＤｎ信号およびＲＤｎ信号を入力し、ＲＤｎ信号が“Ｈ”の状態である場合には、ページバッファ１１０ｃから読み出されたデータをインバータ１４０〜１４２を介して論理を反転した後、データバスに出力する。
【０１０１】
また、ＬＤｎ信号が“Ｈ”の状態である場合には、データバスから入力されたデータをインバータ１４３，１４４を介してページバッファ１１０ｃに供給する。
【０１０２】
図１３は、ページバッファ１１０ｃの詳細な構成例を示す図である。なお、この図において、図７に示すページバッファ２７ｃと対応する部分には同一の符号を付してあるので、その説明は省略する。図７と比較すると、図１３の例では、ＮチャネルＭＯＳ−ＦＥＴ８４の出力端子がノードＢに接続されている点が異なっている。その他の部分については、図７の場合と同様である。
【０１０３】
次に、第２の実施の形態の動作について説明する。なお、以下では、同一バンク内におけるコピーバック動作と、異なるバンク間のコピーバック動作について説明する。
（１）同一バンク内におけるコピーバック動作
以下では、バンク２７内におけるコピーバック動作について説明する。
【０１０４】
先ず、反転リードコマンドが入力されると、制御回路２１から出力されるＲＤ信号が“Ｈ”の状態になる。続いて、コピー元のアドレスが入力されると、ブロックアドレスレジスタ２３にコピー元のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２７がコピー元であるのでＢＡＤＤ信号は“Ｌ”の状態になる。
【０１０５】
保持回路２５は、図３に示すインバータ４２，４３から構成されるラッチ回路にこのＢＡＤＤ信号をラッチし、ラッチしたデータを反転した結果を出力する。その結果、保持回路２５の出力信号であるＢＡＤＤ＿ＬＴ信号は“Ｌ”の状態になる。
【０１０６】
バンク２７では、メモリセルアレイ２７ｄのコピー元アドレスからデータが読み出され、ページバッファ２３ｃに格納される。即ち、単一のビットに注目すると、図１３に示す回路において、ＢＩＡＳ信号を“Ｌ”とし、ＳＥＴ２信号を“Ｈ”としてノードＡを“Ｌ”の状態に、また、ノードＢを“Ｈ”の状態にし、インバータ９１，９２から構成されるラッチ回路を初期化する。次に、ＳＥＴ２信号を“Ｌ”の状態に戻し、ＢＬＣＮＴＬ信号を“Ｈ”の状態にすることにより、図１３に示す回路をビット線に接続し、センス動作を開始する。そして、センス動作を開始してから所定の期間が経過すると、ＳＥＴ１信号を“Ｈ”の状態にし、センスしたデータをインバータ９１，９２から構成されるラッチ回路に取り込む。
【０１０７】
例えば、メモリセルに格納されているデータが“０”である場合には、当該セルは電気的にはＯＦＦの状態になるので、ＮチャネルＭＯＳ−ＦＥＴ８７がＯＮの状態になると、ＮチャネルＭＯＳ−ＦＥＴ８５，９３の入力は“Ｈ”の状態になる。
【０１０８】
このような状態において、ＳＥＴ１信号が“Ｈ”の状態になると、ノードＢは“Ｌ”の状態になることから、インバータ９１，９２から構成されるラッチ回路は、ノードＡが“Ｈ”、ノードＢが“Ｌ”の状態をラッチする。
【０１０９】
次に、コピー先アドレス入力コマンドが入力されると、制御回路２１はＲＤ信号を“Ｌ”の状態にする。そして、コピー先アドレスが入力されると、ブロックアドレスレジスタ２３にはコピー先のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２７内でのコピーバックであるので、ＢＡＤＤ信号は“Ｌ”の状態になる。
【０１１０】
比較回路２６は、保持回路２５に格納されているコピー元のバンクを示すデータに対応するＢＡＤＤ＿ＬＴ信号を入力し、ＢＡＤＤ信号と比較する。いまの例では、これらはともに“Ｌ”であるので、比較回路２６の出力であるＯＵＴ信号は“Ｌ”の状態になる。
【０１１１】
制御回路２１は、同一バンク間の転送であるので、ＬＡＯＤ２信号を“Ｌ”の状態にする。また、ライト動作であるのでＬＤ信号を“Ｈ”の状態にする。
ＭＵＸ制御回路１１０ａは、制御回路２１から供給されたＬＯＡＤ２信号およびブロックアドレスレジスタ２３から供給されたＢＡＤＤ信号等に基づき、ＬＤ０信号を“Ｈ”の状態に、また、ＲＤ０信号を“Ｌ”の状態にする。
【０１１２】
その結果、ページバッファ１１０ｃにラッチされているデータが、メモリセルアレイに対して書き込まれる。
具体的には、ＰＧＭＯＮ信号が“Ｈ”、ＢＩＡＳ信号が“Ｈ”、ＢＬＣＮＴＬ信号が“Ｈ”、ＳＥＴ１信号が“Ｌ”、ＳＥＴ２信号が“Ｌ”の状態となり、インバータ９１，９２から構成されるラッチ回路のノードＢに印加されている電圧がＮチャネルＭＯＳ−ＦＥＴ８４を介して読み出され、ＮチャネルＭＯＳ−ＦＥＴ８７を介してメモリセルアレイ２７ｄの所定のセルに書き込まれる。
【０１１３】
いまの例では、ノードＢは“Ｌ”の状態であるので、メモリセルアレイ２７ｄの所定のセルには、“０”が書き込まれることになる。
メモリセルへの書き込みが終了すると、データが正常に書き込まれたか否かをチェックするためにベリファイ動作が実行される。ベリファイ動作では、先ず、ＰＧＭＯＮ信号が“Ｌ”、ＢＩＡＳ信号が“Ｌ”、ＢＬＣＮＴＬ信号が“Ｈ”の状態とされてセンス動作が実行され、ある期間が経過すると、ＳＥＴ２信号が“Ｈ”の状態にされ、書き込まれたデータが読み出されてインバータ９１，９２から構成されるラッチ回路にラッチされる。そして、データが正常に書き込まれている場合には、ノードＡが“Ｌ”の状態に、また、ノードＢが“Ｈ”の状態になるので、これ以降は書き込みが禁止される。なお、書き込みの対象となっていないメモリセルについても同様の動作が実施される。
【０１１４】
書き込みが十分に行われていないメモリセルの場合では、ＳＥＴ２信号が“Ｈ”の状態にされた後に、ノードＡが“Ｈ”の状態に、また、ノードＢが“Ｌ”の状態になるので、正常に書き込みが行われるまで書き込みおよびベリファイ動作が繰り返し実行される。
【０１１５】
以上の動作により、同一バンク内における動作が完了する。
（２）異なるバンク間におけるコピーバック動作
以下では、バンク２７からバンク２８にコピーバックする場合の動作について説明する。
【０１１６】
先ず、反転リードコマンドが入力されると、制御回路２１から出力されるＲＤ信号が“Ｈ”の状態になる。続いて、コピー元のアドレスが入力されると、ブロックアドレスレジスタ２３にコピー元のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２７がコピー元であるのでＢＡＤＤ信号は“Ｌ”の状態になる。
【０１１７】
保持回路２５は、図３に示すインバータ４２，４３から構成されるラッチ回路にこのＢＡＤＤ信号をラッチし、ラッチしたデータを反転した結果を出力する。その結果、保持回路２５の出力信号であるＢＡＤＤ＿ＬＴ信号は“Ｌ”の状態になる。
【０１１８】
バンク２７では、メモリセルアレイ２７ｄのコピー元アドレスからデータが読み出され、ページバッファ２７ｃに格納される。即ち、単一のビットに注目すると、図１３に示す回路において、ＢＩＡＳ信号を“Ｌ”とし、ＳＥＴ２信号を“Ｈ”としてノードＡを“Ｌ”の状態に、また、ノードＢを“Ｈ”の状態にし、インバータ９１，９２から構成されるラッチ回路を初期化する。次に、ＳＥＴ２信号を“Ｌ”の状態に戻し、ＢＬＣＮＴＬ信号を“Ｈ”の状態にすることにより、図１３に示す回路をビット線に接続し、センス動作を開始する。そして、センス動作を開始してから所定の期間が経過すると、ＳＥＴ１信号を“Ｈ”の状態にし、センスしたデータをデータをインバータ９１，９２から構成されるラッチ回路に取り込む。
【０１１９】
例えば、メモリセルに格納されているデータが“０”である場合には、当該セルは電気的にはＯＦＦの状態になるので、ＮチャネルＭＯＳ−ＦＥＴ８７がＯＮの状態になると、ＮチャネルＭＯＳ−ＦＥＴ８５，９３の入力は“Ｈ”の状態になる。
【０１２０】
このような状態において、ＳＥＴ１信号が“Ｈ”の状態になると、ノードＢは“Ｌ”の状態になることから、インバータ９１，９２から構成されるラッチ回路は、ノードＡが“Ｈ”、ノードＢが“Ｌ”の状態をラッチする。
【０１２１】
次に、コピー先アドレス入力コマンドが入力されると、制御回路２１はＲＤ信号を“Ｌ”の状態にする。そして、コピー先アドレスが入力されると、ブロックアドレスレジスタ２３にはコピー先のブロックを示すデータが格納され、このデータに基づいてＢＡＤＤ信号が出力される。いまの例では、バンク２８がコピー先であるので、ＢＡＤＤ信号は“Ｈ”の状態になる。
【０１２２】
比較回路２６は、保持回路２５に格納されているコピー元のバンクを示すデータに対応するＢＡＤＤ＿ＬＴ信号を入力し、ＢＡＤＤ信号と比較する。いまの例では、ＢＡＤＤ信号は“Ｈ”でありＢＡＤＤ＿ＬＴ信号は“Ｌ”の状態であるので、比較回路２６の出力であるＯＵＴ信号は“Ｈ”の状態になる。
【０１２３】
制御回路２１は、異なるバンク間の転送であるので、ＬＡＯＤ２信号を“Ｈ”の状態にする。また、ライト動作であるのでＬＤ信号を“Ｈ”の状態にする。
その結果、ＭＵＸ制御回路１１０ａでは、図１１に示す、ＬＯＡＤ２信号が“Ｈ”、ＢＡＤＤ信号が“Ｌ”、ＲＤ信号が“Ｌ”、ＬＤ信号が“Ｈ”の状態になるので、ＲＤ０信号が“Ｈ”、ＬＤ０信号が“Ｌ”の状態になる。
【０１２４】
これらの信号を入力したＭＵＸ１１０ｂでは、ＮチャネルＭＯＳ−ＦＥＴ１４５がＯＮの状態になり、ＮチャネルＭＯＳ−ＦＥＴ１４６はＯＦＦの状態になる。従って、ページバッファ１１０ｃから出力されたデータは、インバータ１４０〜１４２を経由してデータバスに出力されるので、データが反転されて出力されることになる。
【０１２５】
一方、ＭＵＸ１２０ｂでは、ＬＯＡＤ２信号が“Ｈ”、ＢＡＤＤ信号が“Ｈ”、ＲＤ信号が“Ｌ”、ＬＤ信号が“Ｈ”の状態になるので、ＲＤ１信号が“Ｌ”、ＬＤ１信号が“Ｈ”の状態になる。
【０１２６】
従って、これらの信号を入力したＭＵＸ１２０ｂでは、ＮチャネルＭＯＳ−ＦＥＴ１４５がＯＦＦの状態になり、ＮチャネルＭＯＳ−ＦＥＴ１４６がＯＮの状態になる。その結果、データバスから入力されたデータは、インバータ１４３，１４４を経由してページバッファ１２０ｃに出力されるので、データがそのまま出力されることになる。
【０１２７】
このとき、カラムアドレスレジスタ２２に入力されているＣＡＲＥＳＥＴ信号が“Ｈ”の状態にされるので、カラムアドレスが“０”にリセットされる。そして、ＡＲＣＫ信号がトグルされると、カラムアドレスが１ずつインクリメントされることになる。このとき、カラムアドレスレジスタ２２の出力は、Ｙゲート回路２４に供給されており、このＹゲート回路２４は、ＹＤｓ信号を生成してページバッファ１１０ｃ，１２０ｃに供給する。その結果、ページバッファ１１０ｃからは、カラムアドレスによって指定されたデータが読み出され、ＭＵＸ１１０ｂによって反転された後、ＭＵＸ１２０ｂを経由してページバッファ１２０ｃのラッチ回路にラッチされる。このような動作は、カラムアドレスレジスタ２２から出力されているＡ９ＴＯ信号が“Ｈ”の状態になるまで、即ち、全てのカラムアドレスに対するデータの転送が終了するまで継続される。
【０１２８】
全てのカラムアドレスのデータの転送が完了すると、ＭＵＸ制御回路１２０ａは、制御回路２１から供給されたＬＯＡＤ２信号およびブロックアドレスレジスタ２３から供給されたＢＡＤＤ信号等に基づき、ロードを示すＬＤ１信号を“Ｈ”の状態にする。その結果、ページバッファ１２０ｃにラッチされているデータが、メモリセルアレイ２８ｄに対して書き込まれる。
【０１２９】
具体的には、ＰＧＭＯＮ信号が“Ｈ”、ＢＩＡＳ信号が“Ｈ”、ＢＬＣＮＴＬ信号が“Ｈ”、ＳＥＴ１信号が“Ｌ”、ＳＥＴ２信号が“Ｌ”の状態となり、インバータ９１，９２から構成されるラッチ回路のノードＢに印加されている電圧がＮチャネルＭＯＳ−ＦＥＴ８４を介して読み出され、ＮチャネルＭＯＳ−ＦＥＴ８７を介してメモリセルアレイ２７ｄの所定のセルに書き込まれる。
【０１３０】
いまの例では、ノードＢは“Ｌ”の状態であるので、メモリセルアレイ２７ｄの所定のセルには、“０”が書き込まれることになる。
メモリセルへの書き込みが終了すると、データが正常に書き込まれたか否かをチェックするためにベリファイ動作が実行される。ベリファイ動作では、先ず、ＰＧＭＯＮ信号が“Ｌ”、ＢＩＡＳ信号が“Ｌ”、ＢＬＣＮＴＬ信号が“Ｈ”の状態とされてセンス動作が実行され、所定の期間が経過すると、ＳＥＴ２信号が“Ｈ”の状態にされ、書き込まれたデータが読み出されてインバータ９１，９２から構成されるラッチ回路にラッチされる。そして、読み出されたデータと書き込まれたデータが一致する場合には、ノードＡが“Ｌ”の状態に、また、ノードＢが“Ｈ”の状態になるので、これ以降は書き込みが禁止される。なお、書き込みの対象となっていないメモリセルについても同様の動作が実施される。
【０１３１】
書き込みが十分に行われていないメモリセルの場合では、ＳＥＴ２信号が“Ｈ”の状態にされた後に、ノードＡが“Ｈ”の状態に、また、ノードＢが“Ｌ”の状態になるので、正常に書き込みが行われるまで書き込みおよびベリファイ動作が繰り返し実行される。
【０１３２】
以上の動作により、異なるバンク間における動作が完了する。
以上に説明したように、本発明の第２の実施の形態によれば、第１の実施の形態の場合と同様に、同一バンク内において転送する場合には、ラッチ回路に保持されたデータを書き戻しし、異なるバンク間において転送する場合には、ラッチ回路に保持されたデータを、対象となるバンクのラッチ回路に対してカラムアドレス順に転送して書き込むようにしたので、バンクの異同に拘わらずデータをコピーバックすることが可能になる。
【０１３３】
また、従来においては、読み出したデータを同一のバンクに書き戻す際には、データの論理を反転する操作が必要であったが、本発明の第２の実施の形態によれば、第１の実施の形態の場合と同様に、論理を反転することなくそのまま書き込むことが可能になる。
【０１３４】
更に、本発明の第２の実施の形態では、ＮチャネルＭＯＳ−ＦＥＴ８４をノードＢに接続したので、データを書き込む際と、読み出す際に、インバータ９１，９２により構成されるラッチ回路にラッチされるデータの状態を同一にすることができる。
【０１３５】
次に、図１４を参照して、第２の実施の形態において実行される処理の流れについて説明する。図９に示す処理が開始されると、以下のステップが実行される。
【０１３６】
ステップＳ５０：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、リードコマンドを入力する。
【０１３７】
ステップＳ５１：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、コピー元アドレスを入力する。
【０１３８】
ステップＳ５２：
保持回路２５は、ブロックアドレスレジスタ２３から供給されたコピー元のバンクを指定するデータを格納する。
【０１３９】
ステップＳ５３：
ページバッファ２７ｃは、メモリセルアレイ２７ｄからデータを読み出し、ラッチ回路に保持する。
【０１４０】
ステップＳ５４：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、コピー先アドレス入力コマンドを入力する。
【０１４１】
ステップＳ５５：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、コピー先アドレスを入力する。
【０１４２】
ステップＳ５６：
制御回路２１は、Ｉ／Ｏインタフェース２０を介して、書き込み実行コマンドを入力する。
【０１４３】
ステップＳ５７：
比較回路２６は、ブロックアドレスレジスタ２３から供給されたＢＡＤＤ信号と、保持回路２５から供給されたＢＡＤＤ＿ＬＴ信号とを比較する。
【０１４４】
ステップＳ５８：
比較回路２６は、ステップＳ５７における比較により、両者が一致すると判定した場合には、ステップＳ６３に進み、それ以外の場合にはステップＳ５９に進む。
【０１４５】
ステップＳ５９：
カラムアドレスレジスタ２２は、カラムアドレスを“０”にリセットする。
ステップＳ６０：
バンク間転送を実行する。例えば、バンク２７からバンク２８に転送する際には、ページバッファ１１０ｃにラッチされているデータがＭＵＸ１１０ｂによって反転され、ＭＵＸ１２０ｂを経由してページバッファ１２０ｃに供給され、そこでラッチされる。
【０１４６】
ステップＳ６１：
制御回路２１は、カラムアドレスレジスタ２２から出力されるＡ９ＴＯ信号が“Ｈ”であるか否か、即ち、最後のカラムであるか否かを判定し、最後のカラムである場合にはステップＳ６３に進み、それ以外の場合にはステップＳ６２に進む。
【０１４７】
ステップＳ６２：
カラムアドレスレジスタ２２は、カラムアドレスを１だけインクリメントし、ステップＳ６０に戻って同様の処理を繰り返す。
【０１４８】
ステップＳ６３：
データがメモリセルに書き込まれる。即ち、同一バンク内におけるコピーバック動作時であって、バンク２７におけるコピーバックである場合には、ページバッファ１１０ｃにラッチされているデータがメモリセルアレイ２７ｄに書き込まれる。また、異なるバンク間におけるコピーバック動作時であって、バンク２７からバンク２８に転送する場合には、ページバッファ１２０ｃにラッチされているデータがメモリセルアレイ２８ｄに書き込まれることになる。
【０１４９】
ステップＳ６４：
メモリセルにデータが正常に書き込まれたか否かを判定し、正常でない場合には再度書き込み動作を実行する。そして、書き込みが正常である場合には処理を終了する。
【０１５０】
以上に説明したように、本発明の第１および第２の実施の形態によれば、異なるバンク間でのデータのコピーが可能となるので、大容量化によりメモリセルアレイのバンクを一つのチップ内に複数持つような場合でもコピーバックを実現することができる。
【０１５１】
また、従来の方法では、半導体記憶装置外にデータを読み出し、再度、書き戻しを行っていたため、例えば、５２８バイトの場合、半導体記憶装置外にデータを読み出すのに５０ｎｓサイクルで２６．４μｓ、更にそのデータを再度ページバッファへロードするのに２６．４μｓ必要であり、コマンド入力等の時間をあわせると１ページ当たりのコピーに２６０．２５μｓかかる。これに対し本発明では同じバンクであれば２０７．４５μｓ、異なるバンクであっても２３３．８５μｓでコピーバックを行うことができるので、それぞれ２０．３％、１０．１５％の時間短縮となる。
【０１５２】
なお、第１および第２の実施の形態に示した回路図は、ほんの一例であり、本発明がこのような場合のみに限定されるものではないことはいうまでもない。
また、第１および第２の実施の形態では、バンクが２つの場合を例に挙げて説明したが、３以上の場合である場合も本発明を適用可能であることはいうまでもない。
【０１５３】
（付記１） 複数のバンクを有する不揮発性の半導体記憶装置において、
装置内部におけるデータの転送を要求するコピーバックコマンドの入力を受ける入力回路と、
前記入力回路から前記コピーバックコマンドが入力された場合には、転送元と転送先が同一のバンクに属するか否かを判定する判定回路と、
前記判定回路により同一のバンク内であると判定された場合には、同一のバンク内においてデータを転送する第１の転送回路と、
前記判定回路により異なるバンク間であると判定された場合には、対象となる２つのバンク間においてデータを転送する第２の転送回路と、
を有することを特徴とする半導体記憶装置。
【０１５４】
（付記２） 前記第１の転送回路は、前記バンクを構成するメモリセルからデータを非反転ラッチまたは反転ラッチするラッチ回路を有し、
前記第２の転送回路は、前記ラッチ回路によってラッチされた信号を反転して出力するバッファを有し、
前記第１または第２の転送回路によってデータを転送する際には、前記メモリセルに格納されているデータを前記ラッチ回路により非反転ラッチすることを特徴とする付記１記載の半導体記憶装置。
【０１５５】
（付記３） 前記第１の転送回路により同一バンク内でデータを転送する際には、前記ラッチ回路によって非反転ラッチされたデータを、そのまま前記メモリセルに書き込むことを特徴とする付記２記載の半導体記憶装置。
【０１５６】
（付記４） 前記ラッチ回路は、インバータが逆並列に接続されるとともに、一方の端子が前記バッファに接続されて構成されており、
非反転ラッチする際には、前記バッファに接続された側の端子に対してメモリセルのデータを取り込み、
反転ラッチする際には、前記バッファと反対側の端子に対してメモリセルのデータを取り込み、
前記メモリセルに書き込む際には、前記バッファ側の端子からデータを読み出してメモリセルへ書き込む、
ことを特徴とする付記２記載の半導体記憶装置。
【０１５７】
（付記５） 前記第２の転送回路により異なるバンク間でデータを転送する際には、転送元のバンクでは、前記ラッチ回路により非反転ラッチされたデータを、反転回路により反転した後、前記バッファによって反転して出力し、転送先のバンクでは、前記バッファによって反転されたデータをそのまま入力し、該当するメモリセルに対して書き込むことを特徴とする付記２記載の半導体記憶装置。
【０１５８】
（付記６） 前記第２の転送回路により異なるバンク間でデータを転送する際には、カラムアドレス単位でデータの転送を実行することを特徴とする付記５記載の半導体記憶装置。
【０１５９】
（付記７） 前記第１の転送回路は、前記バンクを構成するメモリセルからデータを非反転ラッチまたは反転ラッチするラッチ回路を有し、
前記第２の転送回路は、前記ラッチ回路によってラッチされた信号を反転して出力するバッファを有し、
前記第１または第２の転送回路によってデータを転送する際は、前記メモリセルに格納されているデータを前記ラッチ回路により反転ラッチすることを特徴とする付記１記載の半導体記憶装置。
【０１６０】
（付記８） 前記第１の転送回路により同一バンク内でデータを転送する際には、前記ラッチ回路によって反転ラッチされたデータを、再度反転して前記メモリセルに書き込むことを特徴とする付記７記載の半導体記憶装置。
【０１６１】
（付記９） 前記ラッチ回路は、インバータが逆並列に接続されるとともに、一方の端子が前記バッファに接続されて構成されており、
非反転ラッチする際には、前記バッファに接続された側の端子に対してメモリセルのデータを取り込み、
反転ラッチする際には、前記バッファと反対側の端子に対してメモリセルのデータを取り込み、
前記メモリセルに書き込む際には、前記バッファと反対側の端子からデータを読み出してメモリセルへ書き込む、
ことを特徴とする付記７記載の半導体記憶装置。
【０１６２】
（付記１０） 前記第２の転送回路により異なるバンク間でデータを転送する際には、転送元のバンクでは、前記ラッチ回路により反転ラッチされたデータを、前記反転回路によって反転した後、前記バッファによって反転して出力し、転送先のバンクでは、前記反転回路によって反転されたデータを更に反転し、該当するメモリセルに対して書き込むことを特徴とする付記６記載の半導体記憶装置。
【０１６３】
（付記１１） 前記第２の転送回路により異なるバンク間でデータを転送する際には、カラムアドレス単位でデータの転送を実行することを特徴とする付記１０記載の半導体記憶装置。
【０１６４】
【発明の効果】
以上説明したように本発明では、複数のバンクを有する不揮発性半導体記憶装置においてバンク間におけるコピーバックを実行する際には、判定回路によって同一のバンク内における転送であるかまたは異なるバンク間での転送であるかを判定し、同一のバンク内における転送である場合にはラッチ回路である第１の転送回路に格納されているデータをバンクに書き込み、異なるバンク間の転送である場合には転送元の第１の転送回路のラッチに格納されているデータを、転送元および転送先の第２の転送回路を介して、転送先の第１の転送回路のラッチに格納した後、転送先のバンクに書き込むようにしたので、バンクの異同に拘わらずデータを転送することが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の第１の実施の形態の構成例を示す図である。
【図３】図２に示す保持回路の詳細な構成例を示す図である。
【図４】図２に示す比較回路の詳細な構成例を示す図である。
【図５】図２に示すＭＵＸ制御回路の詳細な構成例を示す図である。
【図６】図２に示すＭＵＸの詳細な構成例を示す図である。
【図７】図２に示すページバッファの詳細な構成例を示す図である。
【図８】従来のページバッファの詳細な構成例を示す図である。
【図９】図２に示す実施の形態において実行される処理の流れを説明するフローチャートである。
【図１０】本発明の第２の実施の形態の構成例を示す図である。
【図１１】図１０に示すＭＵＸ制御回路の詳細な構成例を示す図である。
【図１２】図１０に示すＭＵＸの詳細な構成例を示す図である。
【図１３】図１０に示すページバッファの詳細な構成例を示す図である。
【図１４】図１０に示す実施の形態において実行される処理の流れを説明するフローチャートである。
【符号の説明】
１０ 入力回路
１１ 判定回路
１２，１３ 第２の転送回路
１４，１５ 第１の転送回路
１６ 第１のバンク
１７ 第２のバンク
２０ Ｉ／Ｏインタフェース
２１ 制御回路
２２ カラムアドレスレジスタ
２３ ブロックアドレスレジスタ
２４ Ｙゲート回路
２５ 保持回路
２６ 比較回路
２７ バンク
２７ａ ＭＵＸ制御回路
２７ｂ ＭＵＸ
２７ｃ ページバッファ
２７ｄ メモリセルアレイ
２７ｅ インバータ
２８ バンク
２８ａ ＭＵＸ制御回路
２８ｂ ＭＵＸ
２８ｃ ページバッファ
２８ｄ メモリセルアレイ
４０，４１ ＮチャネルＭＯＳ−ＦＥＴ
４２〜４４ インバータ
５０，５１ インバータ
５２，５３ ＮチャネルＭＯＳ−ＦＥＴ
６０〜６２ インバータ
６３〜６６ ＮＡＮＤゲート
６９〜７５ インバータ
７６ ＮＯＲゲート
７７〜７９ ＮチャネルＭＯＳ−ＦＥＴ
８０〜８７ ＮチャネルＭＯＳ−ＦＥＴ
８８〜９０ ＰチャネルＭＯＳ−ＦＥＴ
９１，９２ インバータ
９３，９４ ＮチャネルＭＯＳ−ＦＥＴ
１１０ａ ＭＵＸ制御回路
１１０ｂ ＭＵＸ
１１０ｃ ページバッファ
１２０ａ ＭＵＸ制御回路
１２０ｂ ＭＵＸ
１２０ｃ ページバッファ
１３０，１３１ インバータ
１３２〜１３５ ＮＡＮＤゲート
１４０〜１４４ インバータ
１４５，１４６ ＮチャネルＭＯＳ−ＦＥＴ
Claims (10)
- 複数のバンクを有する不揮発性の半導体記憶装置において、装置内部におけるデータの転送を要求するコピーバックコマンドの入力を受ける入力回路と、
前記入力回路から前記コピーバックコマンドが入力された場合には、転送元と転送先が同一のバンクに属するか否かを判定する判定回路と、
前記判定回路により同一のバンク内であると判定された場合には、同一のバンク内においてデータを転送する第１の転送回路と、
前記判定回路により異なるバンク間であると判定された場合には、対象となる２つのバンク間においてデータを転送する第２の転送回路と、
を有することを特徴とする半導体記憶装置。 - 前記第１の転送回路は、前記バンクを構成するメモリセルからデータを非反転ラッチまたは反転ラッチするラッチ回路を有し、
前記第２の転送回路は、前記ラッチ回路によってラッチされた信号を反転して出力するバッファを有し、
前記第１または第２の転送回路によってデータを転送する際には、前記メモリセルに格納されているデータを前記ラッチ回路により非反転ラッチすることを特徴とする請求項１記載の半導体記憶装置。 - 前記第１の転送回路により同一バンク内でデータを転送する際には、前記ラッチ回路によって非反転ラッチされたデータを、そのまま前記メモリセルに書き込むことを特徴とする請求項２記載の半導体記憶装置。
- 前記ラッチ回路は、インバータが逆並列に接続されるとともに、一方の端子が前記バッファに接続されて構成されており、
非反転ラッチする際には、前記バッファに接続された側の端子に対してメモリセルのデータを取り込み、
反転ラッチする際には、前記バッファと反対側の端子に対してメモリセルのデータを取り込み、
前記メモリセルに書き込む際には、前記バッファ側の端子からデータを読み出してメモリセルへ書き込む、
ことを特徴とする請求項２記載の半導体記憶装置。 - 前記第２の転送回路により異なるバンク間でデータを転送する際には、転送元のバンクでは、前記ラッチ回路により非反転ラッチされたデータを、反転回路により反転した後、前記バッファによって反転して出力し、転送先のバンクでは、前記バッファによって反転されたデータをそのまま入力し、該当するメモリセルに対して書き込むことを特徴とする請求項２記載の半導体記憶装置。
- 前記第２の転送回路により異なるバンク間でデータを転送する際には、カラムアドレス単位でデータの転送を実行することを特徴とする請求項５記載の半導体記憶装置。
- 前記第１の転送回路は、前記バンクを構成するメモリセルからデータを非反転ラッチまたは反転ラッチするラッチ回路を有し、
前記第２の転送回路は、前記ラッチ回路によってラッチされた信号を反転して出力するバッファを有し、
前記第１または第２の転送回路によってデータを転送する際は、前記メモリセルに格納されているデータを前記ラッチ回路により反転ラッチすることを特徴とする請求項１記載の半導体記憶装置。 - 前記第１の転送回路により同一バンク内でデータを転送する際には、前記ラッチ回路によって反転ラッチされたデータを、再度反転して前記メモリセルに書き込むことを特徴とする請求項７記載の半導体記憶装置。
- 前記ラッチ回路は、インバータが逆並列に接続されるとともに、一方の端子が前記バッファに接続されて構成されており、
非反転ラッチする際には、前記バッファに接続された側の端子に対してメモリセルのデータを取り込み、
反転ラッチする際には、前記バッファと反対側の端子に対してメモリセルのデータを取り込み、
前記メモリセルに書き込む際には、前記バッファと反対側の端子からデータを読み出してメモリセルへ書き込む、
ことを特徴とする請求項７記載の半導体記憶装置。 - 前記第２の転送回路により異なるバンク間でデータを転送する際には、転送元のバンクでは、前記ラッチ回路により反転ラッチされたデータを反転回路によって反転した後、前記バッファによって反転して出力し、転送先のバンクでは、前記反転回路によって反転されたデータを更に反転し、該当するメモリセルに対して書き込むことを特徴とする請求項６記載の半導体記憶装置。
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