CN100412990C

CN100412990C - 非易失性半导体存储器件

Info

Publication number: CN100412990C
Application number: CNB2005100641285A
Authority: CN
Inventors: 诹访仁史; 小宫学; 富田泰弘
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-04-09
Filing date: 2005-04-11
Publication date: 2008-08-20
Anticipated expiration: 2025-04-11
Also published as: CN1681043A; JP4491267B2; US7110305B2; US20050237826A1; JP2005302134A

Abstract

从状态寄存器输出表示写指令的执行状态的n位状态信号。在写数据时，输出切换电路输出(n×m)位数据，在该(n×m)位数据中，状态信号图形重复m次。在数据读取时，输出切换电路将存储在存储单元阵列中的数据输出。

Description

非易失性半导体存储器件

技术领域

本发明涉及一种非易失性半导体存储器件，用于输出具有比输入数据宽度更宽的输出数据宽度和表示写指令的执行状态的状态信号。

背景技术

图6是说明常规非易失性半导体存储器件101(以下称为存储器101)及其主机系统102的结构的方框图。存储器101包括：存储单元阵列，在该存储单元阵列中，将诸如快闪存储单元之类的非易失性存储单元设置成矩阵形式；和其控制电路(两者在附图中都未示出)。所述控制电路包括用于根据从主机系统102输出的指令来执行写操作和读操作的电路(例如，解码器、读出放大器或状态寄存器)。

当执行写操作时，将控制信号(芯片使能信号NCE、输出使能信号NOE、和写使能信号NWE)、地址信号AIN和数据信号DI输入到存储器101中。这些信号是从主机系统10输出的。基于所述输入信号，存储器101执行一序列处理，包括擦除、写入和状态信号输出。

图7是示出数据被写入符合JEDEC(电子设备工程联合委员会)标准的常规非易失性半导体存储器件时的时序的时序图(更具体地说，是执行写指令和执行状态检验的时序)。应该注意到，基于JEDEC标准的非易失性半导体存储器件在JEDEC标准No21-C，第3.5.3-2页中有介绍。如图7所示，根据JEDEC标准，对于在向地址PA写入数据PD时使用的每个地址指令和数据指令，存在第一到第四周期。就是说，将四个地址指令(555，AAA，555，和PA)和四个数据指令(AA，55，A0和PD)依次输入到存储器101。第一和第二周期(地址指令555和AAA，以及数据指令AA和55)对应于故障防止周期，这被称为开锁周期。而且，第三周期(地址指令555和数据指令A0)是写设置周期。

在图7中，DATA[7]和DATA[6]是包含在表示写指令的执行状态的8位状态信号中的2位数据。DATA[7]和DATA[6]由主机系统102经由高速缓冲存储器103、复用器104和8位输入-输出数据总线DB(更具体地说，是DB7和DB6)读取。

存储器101具有数据轮询和触发位的功能。这些功能允许主机系统102读取写期间的状态或写完成时的状态。DATA[7]是用于数据轮询的信号。如图7所示，DATA[7]表示与数据/DI7相同的值，该数据/DI7是写数据DI7的反相数据，同时执行写操作。在完成写操作时，DATA[7]表示与写数据DI7相同的值。另一方面，DATA[6]是在写期间利用芯片使能信号NCE进行触发(toggle)和在完成写操作时停止触发的信号。主机系统102使用从存储器101输出的DATA[7]和DATA[6]，用于进行状态检验。

常规地，使用其输出数据宽度比输入数据宽度宽的存储器需要用于状态检验的地址控制。例如，如图6所示的存储器101执行地址控制，使得从64位输出的低8位输出状态信号，并且经由8位输入-输出数据总线DB将如此输出的状态信号输入给主机系统102。因此，当对其低3位不是零的地址进行写操作时，必须执行地址控制，以将该地址的低3位改变为0h。为了执行这种地址控制，必须设计安装在主机系统中的适当软件，或者另外提供硬件，如地址解码电路。

然而，常规地址控制的复杂性使软件开发的程序量增加或软件膨胀。而且，由于需要上述地址控制，因此常规存储器件必须与特定主机系统组合，由此削弱了该器件的可用性。

发明内容

因此，本发明的一个目的是提供一种易使用的非易失性半导体存储器件，它能够防止由主机系统执行的软件开发的程序量增加和防止软件膨胀。

根据本发明的非易失性半导体存储器件是用于输出表示写指令的执行状态的状态信号的非易失性半导体存储器件。该非易失性半导体存储器件包括：具有设置在其上的多个非易失性存储单元的存储单元阵列；和用于控制对该存储单元阵列的访问的控制电路。所述控制电路包括：用于输出具有数据宽度为n(n是自然数)的状态信号的状态信号输出部件；和用于在具有数据宽度为(n×m)的信号和存储在所述存储单元阵列中的数据之间切换输出的输出切换部件，在具有数据宽度为(n×m)的信号中，相同的状态信号图形重复m次(m是自然数)。

根据本发明的非易失性存储器件可以构成为根据从外部源输入的信号确定m的值。

而且，可以根据经由给其施加固定电压的布线输入的第一控制信号确定m的值。

非易失性半导体存储器件可用来根据从外部装置输出的第二控制信号来改变根据第一控制信号确定的m的值。

而且，非易失性半导体存储器件可用来根据从与该器件结合使用的主机系统输出的第三控制信号来改变根据第二控制信号确定的m的值。

(n×m)的值可以是2的幂。

当输出切换部件的输出数据宽度是n×k时(k是等于或大于m的自然数)，无效的n×(k-m)位可以被设置为1或0。

从下面结合附图对本发明的详细说明，可以使本发明的这些和其它目的、特征、方面和优点更加明显。

附图说明

图1是说明根据本发明第一实施例的非易失性半导体存储器件和主机系统的结构的方框图；

图2是说明图1所示的输出切换电路的典型结构的示意图；

图3是说明将数据写入本发明的非易失性半导体存储器件中的时序的时序图；

图4是说明根据本发明的第二实施例的非易失性半导体存储器件和主机系统的结构的方框图；

图5是说明图4所示的输出切换电路的典型结构的示意图；

图6是表示常规非易失性半导体存储器件和主机系统的结构的方框图；和

图7是说明将数据写入常规非易失性半导体存储器件中的时序的时序图。

发明详述

(第一实施例)

图1是说明根据本发明第一实施例的非易失性半导体存储器件20(以下称为存储器20)和比如CPU的主机系统10的方框图。存储器20包括存储单元阵列206和其控制电路(指令接口部件201、控制部件202、状态寄存器203、电压产生电路204、解码器205、读出放大器207和输出切换电路208)。存储单元阵列206具有在其上设置成矩阵形式的非易失性存储单元，如快闪存储单元。存储器20的输入数据宽度为8位，而其输出数据宽度为64位，是输入数据宽度的八倍。

在执行写操作时，将控制信号(芯片使能信号NCE、输出使能信号NOE、和写使能信号NWE)、地址信号AIN、和数据信号DI输入到存储器20中。这些信号从主机系统10输出。基于从主机系统10接收的信号，指令接口部件201产生信号，并输出所产生的信号。基于从指令接口部件201输出的信号，执行一系列处理，包括存储单元的存储擦除、向存储单元中写入、状态信号输出(状态检验)。

更具体地说，控制部件202将基于从指令接口部件201接收的信号产生的信号输出到电压产生电路204、读出放大器207、状态寄存器203以及输出切换电路208的每个中。基于所述输入的信号，电压产生电路204依次给解码器205的适当布线施加适当的电压。状态寄存器203存储表示写指令的执行状态的状态信号(即，数据轮询信号和触发位信号)，并输出所述存储的状态信号。

输出切换电路208有选择地输出一信号和从存储单元阵列读取的数据，在该信号中，从状态寄存器203输出的多个状态信号以并行方式设置。关于是输出数据还是输出信号的决定取决于将要从控制部件202输出的输出切换信号NSAD和SAD。从输出切换电路208输出的输出信号DO经由输出数据总线DBout输入到主机系统10中。

图2是示出输出切换电路208的典型结构的示意图。输出切换电路208包括：多个三态门403，它由SAD信号、64位布线W1、8位布线W2控制；和三态门404，它受NSAD信号控制。64位布线W1由八个8位布线W1-j(j是1和8之间的整数)构成。应该注意的是，三态门403和三态门404各由八个共用三态门构成。

在数据读取时，将经由读出放大器207从存储单元阵列206读取的64位数据从输出切换电路208读入主机系统10中。具体地说，在数据读取时，控制SAD信号和NSAD信号，使其分别变为“H”和“L”。此时，每个三态门403直接输出经由8位布线W1-j输入的值，而三态门404不输出经由第二布线W2输入的状态信号。结果是，将从存储单元阵列206读取的数据从输出切换电路208输出。

另一方面，在写数据时，控制SAD信号和NSAD信号，使其分别变为“L”和“H”。此时，三态门404直接输出经由第二布线W2输入的状态信号。结果是，经由8位布线W2和所有8位布线W1-j从输出切换电路208输出的64位信号是其中相同的状态信号图形重复八次的信号。

图3是示出将数据写入基于JEDEC标准的存储器20中的时序的时序图。如图3所示，根据JEDEC标准，对于在将数据PD写入地址PA时使用的每个地址指令和数据指令，有四个指令周期。即，将四个地址指令(555、AAA、555和PA)和四个数据指令(AA、55、A0和PD)依次输入到存储器中。第一和第二周期(地址指令555和AAA以及数据指令AA和55)对应于故障防止周期，这被称为开锁周期。而且，第三周期(地址指令555和数据指令A0)是写设置周期。

由于8位状态信号含有SR7信号和SR6信号，因此从输出切换电路208输出的64位信号含有八个SR7信号和八个SR6信号。在执行写操作时，作为为数据轮询而产生的信号的SR7表示与数据/DI7相同的值，该数据/DI7是写数据DI7的反相数据。当完成写操作时，SR7表示与写数据DI7相同的值。另一方面，SR6是在写期间利用芯片使能信号NCE进行触发和在完成写操作时停止触发的信号。在图3中，在64位布线W1上发送的第j(j是1和8之间的整数)个SR7和SR6分别被称为DATA[8j-1]和DATA[8j-2]。基于DATA[8j-1]或DATA[8j-2]，主机系统10执行状态检验。

常规地，当对存储器执行写操作时，其中该存储器的输出数据宽度比输入数据宽，必须执行地址控制，用于从输出数据宽度中的预定位置读取状态信号。因此，在由写指令(写目标地址)表示的地址不同于状态检验时的读取地址的情况下，在执行状态检验时需要改变地址。

另一方面，存储器20输出信号，在该信号中，从状态寄存器203输出的状态信号的相同图形依照输出数据宽度重复，由此主机系统10可以在不改变由写指令表示的地址的情况下读取状态信号。这样，与存储器20结合使用的主机系统10不必具有为执行用于状态检验目的的地址控制而安装的软件。结果是，可以减少软件设计时间和系统上的处理负载。

为了说明简要，本实施例以具有8位输入数据宽度和64位输出数据宽度的非易失性半导体存储器件为例进行说明，但不限于此。本发明有效地应用于其输出数据宽度比输入数据宽度更宽的非易失性半导体存储器件。

(第二实施例)

图4是表示根据本发明第二实施例的非易失性半导体存储器件30(以下称为存储器30)和其主机系统10的方框图。代替根据第一实施例的输出切换电路208，存储器30包括用于主机系统10的输出切换电路308，该主机系统10利用比输出数据宽度(在这种情况下，64位输出数据宽度)窄的位宽度执行读取。输出切换电路308是通过向输出切换电路208添加新的功能而获得的。在本实施例中，具有与第一实施例相同的类似物的存储器30的任何组成元件将用与第一实施例中使用的参考标记相同的参考标记来表示，并且省略其说明。

图5是说明输出切换电路308的典型具体结构的示意图。输出切换电路308包括64位布线W1、8位布线W2、三态门403、三态门404、总线宽度确定部件505、输出模式解码器506和NAND门507。每个NAND门507由八个共用NAND门(未示出)构成。

总线宽度确定部件505包括第一和第二复用器M1和M2。第一复用器M1根据从存储器30的外部输入的DBWORD信号(以下称为DBWORD)输出固定值(1h)或DBSIZE信号(以下称为DBSIZE)。第二复用器M2根据控制信号CS输出从复用器M1输出的值或SIZER信号(以下称为SIZER)。应该注意的是，下面，从第二复用器M2输出的信号被称为读出放大器模式信号(以下称为SAMD)。控制信号CS是其上输入SIZER[0]和SIZER[1]的OR门的输出。DBSIZE、DBWORD和SIZER是外部输入的信号，并且其具体例子将在下面说明。将SAMD输入到读出放大器307和输出模式解码器506。输出模式解码器506根据SAMD表示的值将EN8信号、EN16信号、EN32信号和EN64信号转换为“H”或“L”。

在数据读取时，在从存储单元阵列206读出的64位数据当中，直接通过第一布线(即，其值在三态门403和NAND门507不改变)的数据D[8m-1:0](m＝8，4，2，1)由主机系统10读取。在写数据时，由主机系统10读取数据D[8m-1:0](m＝8，4，2，1)，在该数据D[8m-1:0]中，从状态寄存器203输出的状态信号的相同图形重复m次。

更具体地说，在使用主机系统10读取64位数据的情况下，输入用于将SAMD的值改变为3h的信号。在SAMD的值为3h的情况下，输出模式解码器506将信号EN8、EN16、EN32和EN64转换为“H”。在这种情况下，在写数据时(SAMD＝3h，SAD＝“L”和NSAD＝“H”)，由主机系统10读取从输出切换电路308输出的64位数据D[63:0]，在该数据D[63:0]中相同状态信号图形重复八次。而且，在数据读取时(SAMD＝3h，SAD＝“H”和NSAD＝“L”)，由主机系统10读取从存储单元阵列206读取的64位数据D[63:0]。

在使用用于读取32位数据的主机系统10的情况下，将用于将SAMD的值变为2h的信号输入到总线宽度确定部件505。在SAMD的值为2h的情况下，输出模式解码器506将信号EN8、EN16和EN32转换为“H”，并将信号EN64转换为“L”。在这种情况下，在写数据时(SAMD＝2h，SAD＝“L”和NSAD＝“H”)，由主机系统10读取从输出切换电路308输出的32位数据D[31:0]，在该数据D[31:0]中，相同状态信号图形重复四次。而且，在数据读取时(SAMD＝2h，SAD＝“H”和NSAD＝“L”)，由主机系统10读取从存储单元阵列206读取的64位数据的低32位数据DB[31:0]。

在使用主机系统10读取16位数据的情况下，向总线宽度确定部件505中输入用于将SAMD的值改变为1h的信号。在SAMD的值为1h的情况下，输出模式解码器506将信号EN8和EN16转换为“H”，并将信号EN32和EN64转换为“L”。在这种情况下，在写数据时(SAMD＝1h，SAD＝“L”和NSAD＝“H”)，由主机系统10读取从输出切换电路308输出的16位数据D[15:0]，在该数据D[15:0]中，相同状态信号图形重复两次。而且，在数据读取时(SAMD＝1h，SAD＝“H”和NSAD＝“L”)，由主机系统10读取从存储单元阵列206读取的64位数据的低16位数据D[15:0]。

在使用主机系统10读取8位数据的情况下，向总线宽度确定部件505中输入用于将SAMD的值改变为0h的信号。在SAMD的值为0h的情况下，输出模式解码器506将信号EN8转换为“H”，并将信号EN16、EN32和EN64转换为“L”。在这种情况下，在写数据时(SAMD＝0h，SAD＝“L”和NSAD＝“H”)，由主机系统10读取从输出切换电路308输出的8位状态信号D[7:0]。而且，在数据读取时(SAMD＝0h，SAD＝“H”和NSAD＝“L”)，由主机系统10读取从存储单元阵列206读取的64位数据的低8位数据D[7:0]。

应该注意的是，如图5所示的总线宽度确定部件505被构成为使得如下设置总线宽度(更具体地说，是m的值)：在输入两种类型的信号DBSIZE和DBWORD的情况下，基于DBWORD设置总线宽度；而在输入三种类型的信号DBSIZE、DBWORD和SIZER的情况下，基于SIZER设置总线宽度。DBSIZE可以是经由形成在衬底上的布线输入且被供应固定电压的信号，其中在该衬底上安装了存储器30。在存储器30的制造阶段不设置输出数据宽度；只在将存储器30安装在衬底上时设置存储器30的输出数据宽度，由此可以提供容易使用和通用的存储器。

DBWORD可以例如是从连接到存储器30的外部装置输出的信号。如果基于DESIZE信号确定的总线宽度可以通过外部输入的信号进行改变，则对存储器可以再设置用于写操作测试或由写入器进行写操作的总线宽度。这样，可以提供更容易使用的存储器。

如果SIZER是例如从主机系统10的内部寄存器获得的信号，则可以根据主机系统10的读取数据宽度来改变输出数据宽度。这样，可以提供更容易使用的和通用的存储器30。而且，这种存储器30具有能便于故障分析和调试的优点。

在本实施例中，介绍了相对于具有设置值(DBSIZE)的信号而优先使用其值是有选择性地确定的信号(DBWORD和SIZER)来设置总线宽度的情况。在根据器件使用情况来设置输出数据宽度时，按照这种方式设置总线宽度是有用的，但是不限于此。而且，用于设置总线宽度的信号的类型和数量不限于本实施例中所述的那些。

存储器30通过将信号EN16、EN32和EN64当中的预定信号转换为“L”而将输出数据总线Dbout上的不用布线的电压固定为特定值“H”。换言之，存储器20的物理输出数据宽度是n×k(＝64)位；当n(＝8)位状态信号的相同图形重复m(＝1，2，4，8)次的信号被输出时，将无效的n×(k-m)位设置为特定值。通过按照上述方式固定不是有效值的输出值，可以减少功耗和防止主机系统出现故障。

根据本实施例的非易失性半导体存储器件30不需要用于状态检验的地址控制器。这样，根据本发明的非易失性半导体存储器件简化了安装在主机系统中的用于地址控制的软件，由此可以减少软件设计时间和系统上的处理负载。

此外，根据本实施例的非易失性半导体存储器件30可以根据使用器件的环境来改变输出数据宽度。这样，根据本实施例的非易失性半导体存储器件30是容易使用的和通用的。

尽管已经详细地介绍了本发明，但前面的说明都是示意性的，而不是限制性的。应该理解的是，在不脱离本发明的范围的情况下可以设计各种其它修改和变形。

Claims

1. 一种非易失性半导体存储器件，用于输出状态信号，该状态信号具有比输入数据宽度更宽的输出数据宽度并表示写指令的执行状态，所述非易失性半导体器件包括：

存储单元阵列，该存储单元阵列具有设置在其上的多个非易失性存储单元；和

控制电路，用于控制对该存储单元阵列的访问，

其中该控制电路包括：

状态信号输出部件，用于输出具有数据宽度为n的状态信号，其中n是自然数；和

输出切换部件，用于在具有数据宽度为(n×m)的信号和存储在该存储单元阵列中的数据之间切换输出，其中在具有数据宽度为(n×m)的信号中，从所述状态信号输出部件输出的相同的状态信号图形重复m次，其中m是自然数。

2. 根据权利要求1的非易失性半导体存储器件，

其中m的值是基于从外部源输入的信号确定的。

3. 根据权利要求1的非易失性半导体存储器件，

其中m的值是基于经由施加固定电压的布线输入的第一控制信号确定的。

4. 根据权利要求3的非易失性半导体存储器件，

其中所述非易失性半导体存储器件可用于基于从外部装置输出的第二控制信号来改变基于所述第一控制信号确定的m的值。

5. 根据权利要求4的非易失性半导体存储器件，

其中所述非易失性半导体存储器件可用于基于从与该器件结合使用的主机系统输出的第三控制信号改变基于所述第二控制信号而确定的m的值。

6. 根据权利要求1的非易失性半导体存储器件，

其中(n×m)的值是2的幂。

7. 根据权利要求1的非易失性半导体存储器件，

其中所述输出切换部件的输出数据宽度是n×k，其中k是等于或大于m的自然数，且n×(k-m)位被设置为1或0。