JPH11143853A - 不揮発メモリ内蔵マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリの動作に必要な各電源電圧
の測定は、テスト時に通常、一回行えばよく、必要以上
の回数、前記各電源電圧の測定を行うことは、マイクロ
コンピュータ本来の動作テストの効率を低下させてしま
うという課題があった。 【解決手段】 ソフトウエアリセットの実行時を除くハ
ードウエアリセット実行時に、電源電圧測定コマンドを
もとに生成した不揮発メモリの動作に必要な各電源電圧
を測定し所定の格納手段へ格納するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発メモリの
動作に必要な電源電圧の測定に伴うマイクロコンピュー
タ本来の動作テストの効率低下を防止できる不揮発メモ
リ内蔵マイクロコンピュータに関するものである。

【０００２】

【従来の技術】図５は、従来の不揮発メモリ内蔵マイク
ロコンピュータにおける不揮発メモリ（以下、フラッシ
ュメモリという）およびその関連回路ブロックを示す回
路構成図である。図において、１は不揮発メモリ内蔵マ
イクロコンピュータ、３はフラッシュメモリを含む回路
ブロック、４はＡ−Ｄ変換器、５はポート制御部であ
る。６は不揮発メモリ内蔵マイクロコンピュータ１のデ
ータバス、７はフラッシュメモリ、８はフラッシュメモ
リ７をアクセスするためのアドレスデコーダ、９はセン
スアンプおよび書込回路（以下、センスアンプ／書込回
路という）、１０はソース回路、１１はフラッシュメモ
リの動作に必要な各種電源電圧を発生するフラッシュ電
源電圧発生回路である。

【０００３】１２は前記回路ブロック３に構成されてい
るフラッシュメモリ制御部である。１３はフラッシュメ
モリ７への書き込み（以下、プログラムという）、読み
出し（以下、リードという）、書き込み確認（以下、プ
ログラムベリファイという）、消去（以下、イレーズと
いう）、消去確認（以下、イレーズベリファイという）
等を実施するためのソフトウエアコマンドを実行するシ
ーケンスを構成するシーケンス回路、１４はフラッシュ
モード時の状態を制御するためのフラッシュ制御レジス
タ、１５はソフトウエアコマンドをラッチするためのフ
ラッシュコマンドレジスタ、１６は前記ソフトウエアコ
マンドをデコードするためのコマンドデコーダである。

【０００４】２０，２１，２２はフラッシュ電源電圧発
生回路１１に必要な電源ＶＰＰ，ＶＣＣ，ＶＳＳを供給
するための電源端子、２３は外部リセット入力端子、２
４はＡ−Ｄ変換器４の外部トリガ入力端子、２５ａ〜２
５ｃはアナログ入力ＡＮ０〜ＡＮｉのアナログ入力端
子、３０ａ〜３０ｃはアナログ入力端子２５ａ〜２５ｃ
から入力されたアナログ信号を選択するためのトランス
ミッションゲート、４１はトランスミッションゲート３
０ａ〜３０ｃで選択したアナログ信号をＡ−Ｄ変換器４
へ伝達する信号線、４２はセンスアンプ／書込回路９と
アドレスデコーダ８を制御するためのフラッシュメモリ
制御部１２からの信号が出力される信号線、４３，４４
および４５はセンスアンプ／書込回路９、アドレスデコ
ーダ８およびソース回路１０を動作させるための電源
線、４６はフラッシュ電源電圧発生回路１１を制御する
ためのフラッシュメモリ制御部１２からの信号が出力さ
れる信号線、４７は外部リセット入力端子２３からリセ
ット信号が入力されるリセット信号線である。

【０００５】図６は、アナログ入力端子から入力される
アナログ信号の入力回路を示す構成図であり、図におい
て、１００はポートラッチ回路部、１０１はポート方向
レジスタ回路部、１０２はポートラッチ回路部１００に
ラッチされた内容を外部へ出力するためのトライステー
トバッファ、１０３はアナログ入力端子２５ａから入力
されたアナログ信号を内部のデータバス６ヘ出力するた
めのトライステートバッファである。これらポートラッ
チ回路部１００、ポート方向レジスタ回路部１０１など
は各アナログ入力端子ごとに設けられている。

【０００６】図７は、符号６００で示されたトランスミ
ッションゲートがＭＯＳトランジスタにより構成されて
いることを示しており、６０１はＮチャネルＭＯＳトラ
ンジスタ、６０２はＰチャネルＭＯＳトランジスタであ
る。

【０００７】図８は、従来の不揮発メモリ内蔵マイクロ
コンピュータの制御レジスタのアドレスマップであり、
「００００００Ｈ」番地から「００００７ＦＨ」番地ま
でが制御レジスタに割り当てられている領域（以下、ス
ペシャルファンクションレジスタ、ＳＦＲ領域という）
である。

【０００８】図９は、従来の不揮発メモリ内蔵マイクロ
コンピュータの前記制御レジスタのアドレス制御回路周
辺の構成を示す回路図である。図において、７００，７
０１，７０２，７０３はそれぞれアドレスデコード手段
であり、アドレスデコード手段７００はアドレスＡＤ１
〜ＡＤ３アクセス時にＬレベルを出力する。アドレスデ
コード手段７０１はシングルチップモードのときにＬレ
ベルを出力する。アドレスデコード手段７０２はアドレ
スビットＡＤ４〜ＡＤ６アクセス時にＬレベルを出力す
る。アドレスデコード手段７０３はアドレスビットＡＤ
７〜ＡＤ９のいずれかがＨレベルのときにＬレベルを出
力し、ここで前記ＳＦＲ領域の最上位番地が「００００
７ＦＨ」であることを決定づけている。７０４はアドレ
スデコード手段７００〜７０２のいずれかがＬレベルを
出力したときＨレベルを出力するＮＡＮＤゲート、７０
５は図示していない回路ブロックでデコードされた信号
Ｑ２，信号Ｑ３とアドレスデコード手段７０３から出力
された信号、さらにＮＡＮＤゲート７０４から出力され
た信号がすべてＨレベルのとき、すなわちアクセス領域
が「００００Ｈ」番地から「００７ＦＨ」番地までのと
きにＬレベルを出力するＮＡＮＤゲートである。７０６
はインバータ回路であり、このインバータ回路７０６が
出力するＨレベルの出力がＳＦＲ領域アクセス信号Ｑ１
となる。

【０００９】信号Ｑ２は「００００Ｈ」番地から「０３
ＦＦＨ」番地までのアクセス時にＨレベルとなる信号で
あり、リセット中はＬレベルである。信号Ｑ３は「００
００Ｈ」番地から「ＦＦＦＦＨ」番地までのアクセスで
はＨレベルとなる信号であり、リセット中はＬレベルで
ある。従って、通常、ＳＦＲ領域アクセス時は信号Ｑ
２，Ｑ３共にＨレベルである。

【００１０】図１０は、従来の不揮発メモリ内蔵マイク
ロコンピュータにおけるフラッシュメモリセル周辺の構
成を示す回路図であり、図５に示したフラッシュメモリ
７を一つのフラッシュメモリセルについて示しており、
図において、８００はビット線を選択するためのセレク
タ、８０１はワード線、８０２は前記フラッシュメモリ
セル、８０３はビット線、８０４はワード線バッファで
ある。

【００１１】図１１は、従来の不揮発メモリ内蔵マイク
ロコンピュータがフラッシュメモリの各動作モード時に
どのようなレベルの電源電圧を必要とするかを示す表図
である。ここに示す各電源電圧は、図５に示したフラッ
シュ電源電圧発生回路１１で生成される。

【００１２】次に動作について説明する。従来の不揮発
メモリ内蔵マイクロコンピュータでは、リセット中にフ
ラッシュメモリへのアクセスを行うモード（以下、フラ
ッシュモードという）が存在し、数種類のソフトウエア
コマンド入力を使い分けることにより、フラッシュメモ
リへの書き込みであるプログラム、フラッシュメモリか
らの読み出しであるリード、書き込み確認であるプログ
ラムベリファイ、消去であるイレーズ、消去確認である
イレーズベリファイなどを実施することが可能であっ
た。一例として前記プログラムを実施する場合の各動作
を図５を用いて説明する。不揮発メモリ内蔵マイクロコ
ンピュータ１にリセット信号４７を与えると、回路ブロ
ック３を含む不揮発メモリ内蔵マイクロコンピュータ１
内のすべての機能がリセットされる。このとき、回路ブ
ロック３はフラッシュモードに移行している。不揮発メ
モリ内蔵マイクロコンピュータ１の各電源電圧は通常Ｖ
ＣＣとＶＳＳであるが、図１１に示すプログラム時に必
要な電源電位を得るためにＶＰＰ電位を電源端子２０か
ら与える。そして、プログラム動作を行うためにポート
制御部５の該当端子よりプログラムコマンドを入力す
る。入力されたプログラムコマンドは、フラッシュメモ
リ制御部１２にあるフラッシュコマンドレジスタ１５に
書き込まれ、コマンドデコーダ１６がこのプログラムコ
マンドを解読し、プログラムであることをシーケンス回
路１３に伝える。

【００１３】シーケンス回路１３はプログラムシーケン
スを自動的に実施し、そのシーケンスの中で制御信号４
２と制御信号４６を発生させ、アドレスデコーダ８、セ
ンスアンプ／書込回路９およびフラッシュ電源電圧発生
回路１１を動作させる。このとき、フラッシュ電源電圧
発生回路１１は図１１に示すプログラム時に必要な各電
源電圧を発生させ、センスアンプ／書込回路９、アドレ
スデコーダ８、ソース回路１０に供給する。

【００１４】ここで、フラッシュ電源電圧発生回路１１
から供給される各電源電圧が実際のフラッシュメモリに
どのように関わっているかを示すためにプログラム時の
状態を図１０と図１１を用いて説明する。フラッシュモ
ードに移行し、プログラムコマンドを受けつけるとアド
レスデコーダ８にはＶＤＥＣ２電源（５Ｖ）、ワード線
バッファ８０４にはＶＤＥＣ電源（１２Ｖ）、ソース回
路１０にはＶＭＳ電源（０Ｖ）、センスアンプ／書込回
路９にはＶＭＤ電源（１２Ｖ）とＶＡＭＰ電源（５Ｖ）
がそれぞれ供給される。従って、フラッシュメモリセル
８０２のゲートには１２Ｖ、ソースには０Ｖ、ドレイン
には７Ｖ程度（フラッシュメモリセル８０２に達するま
でに１２Ｖは７Ｖ程度に降圧される）が印加されること
になる。ビット線を選択するセレクタ８００を開き、大
電流を流すとホットエレクトロンが発生する。発生した
ホットエレクトロンはトンネル効果でフローティングゲ
ートにトラップされてフラッシュメモリセル８０２は書
き込み状態（メモリ閾値が上がった状態）になる。各コ
マンドに対応する各電源電圧は前記プログラム動作以外
にも図１１に示すように多数存在し、特に５Ｖと１２Ｖ
の中間の電位については正確なコントロールが要求され
る。

【００１５】このため、フラッシュ電源電圧発生回路１
１が正常な電源電圧を発生できない状態に陥った場合で
も、これらの電源電圧を分圧して検出する分圧検出手段
を不揮発メモリに備える内容を有する特開平５−３２５
５８０号公報などの提案がある。

【００１６】

【発明が解決しようとする課題】従来の不揮発メモリ内
蔵マイクロコンピュータは以上のように構成されている
ので、フラッシュメモリの動作に必要な電源電圧を発生
するフラッシュ電源電圧発生回路１１がプロセスライン
変更などでウエハプロセスパラメータ等の影響を受けて
正常な電源電圧を発生できない状態に陥った場合、これ
らの電源電圧をチップ外部へ出力できず、直接測定する
ことは困難である。従って、このような正常な電源電圧
を発生できない状態を解明するには不良ウエハもしくは
不良チップの入手による不良解析が必要であり、また、
新製品開発時の設計評価を実施するにしても各電源電圧
を測定するにはチップ表面のパッシベーション膜を剥が
す必要があり手間と時間を要することになるため、前記
電源電圧を分圧して検出する分圧検出手段を不揮発メモ
リに備えるなどの前述した提案が行われているが、前記
各電源電圧の測定は、不揮発メモリ内蔵マイクロコンピ
ュータのフラッシュメモリのテスト時に通常、一回行え
ばよく、必要以上の回数、前記各電源電圧の測定を行う
ことは、不揮発メモリ内蔵マイクロコンピュータ本来の
動作テストの効率を低下させてしまう課題があった。

【００１７】この発明は上記のような課題を解決するた
めになされたもので、不揮発メモリの動作に必要な電源
電圧を直接測定することが可能であるとともに、不揮発
メモリの動作に必要な電源電圧の測定を不必要に行うこ
とによるマイクロコンピュータ本来の動作テストの効率
低下を防止できる不揮発メモリ内蔵マイクロコンピュー
タを得ることを目的とする。

【００１８】

【課題を解決するための手段】この発明に係る不揮発メ
モリ内蔵マイクロコンピュータは、ソフトウエアリセッ
トの実行時を除くハードウエアリセット実行時に、電源
電圧測定コマンドをもとに電源電圧発生回路が生成した
不揮発メモリの動作に必要な各電源電圧を測定し所定の
格納手段へ格納し、さらに前記所定の格納手段に格納さ
れている前記各電源電圧を読み出すテスト回路を備える
ようにしたものである。

【００１９】この発明に係る不揮発メモリ内蔵マイクロ
コンピュータは、ソフトウエアリセットの実行時を除く
ハードウエアリセットの実行時、制御回路が有している
電源電圧測定コマンド解読回路が出力したリセット解除
信号を有効にするリセット信号生成回路と、該リセット
信号生成回路が有効にした前記リセット解除信号および
電源電圧測定コマンドをもとに出力されたトリガ信号に
より、電源電圧発生回路が生成した不揮発メモリの動作
に必要な各電源電圧を測定し所定の格納手段へ格納する
電源電圧測定格納回路と、該電源電圧測定格納回路が格
納した前記各電源電圧を、前記ハードウエアリセットの
実行時に与えられたリードコマンドをもとに前記所定の
格納手段から読み出すための制御信号を生成する制御信
号生成回路とを備えるようにしたものである。

【００２０】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この実施の形態１による不揮発
メモリ内蔵マイクロコンピュータにおけるフラッシュメ
モリおよびその関連回路ブロックを示す回路構成図であ
る。図において、１は不揮発メモリ内蔵マイクロコンピ
ュータ、３はフラッシュメモリを含む回路ブロック、４
はＡ−Ｄ変換器（電源電圧測定格納回路）、５はポート
制御部である。６は不揮発メモリ内蔵マイクロコンピュ
ータ１のデータバス、７はフラッシュメモリ（不揮発メ
モリ）、８はフラッシュメモリ７をアクセスするための
アドレスデコーダ、９はセンスアンプおよび書込回路
（以下、センスアンプ／書込回路という）、１０はソー
ス回路、１１はフラッシュメモリの動作に必要な各種電
源電圧を発生するフラッシュ電源電圧発生回路（電源電
圧発生回路）である。

【００２１】１２は前記回路ブロック３に構成されてい
るフラッシュメモリ制御部（制御回路）である。１３は
ソフトウエアコマンドを実行するシーケンスを構成する
シーケンス回路、１４はフラッシュモード時の状態を制
御するためのフラッシュ制御レジスタ、１５はソフトウ
エアコマンドをラッチするためのフラッシュコマンドレ
ジスタ、１６は前記ソフトウエアコマンドをデコードす
るためのコマンドデコーダ（電源電圧測定コマンド解読
回路）である。

【００２２】２０，２１，２２はフラッシュ電源電圧発
生回路１１に必要な電源ＶＰＰ，ＶＣＣ，ＶＳＳを供給
するための電源端子、２３は外部リセット入力端子、２
４はＡ−Ｄ変換器４の外部トリガ入力端子、２５ａ〜２
５ｃはアナログ入力ＡＮ０〜ＡＮｉのアナログ入力端
子、３０ａ〜３０ｃはアナログ入力端子２５ａ〜２５ｃ
から入力されたアナログ信号を選択するためのトランス
ミッションゲート、４１はトランスミッションゲート３
０ａ〜３０ｃで選択したアナログ信号をＡ−Ｄ変換器４
へ伝達する信号線、４２はセンスアンプ／書込回路９と
アドレスデコーダ８を制御するためのフラッシュメモリ
制御部１２からの信号が出力される信号線、４３，４４
および４５はセンスアンプ／書込回路９、アドレスデコ
ーダ８およびソース回路１０を動作させるための電源
線、４６はフラッシュ電源電圧発生回路１１を制御する
ためのフラッシュメモリ制御部１２からの信号が出力さ
れる信号線、４７は外部リセット入力端子２３からリセ
ット信号が入力されるリセット信号線である。

【００２３】２７はインバータゲート、２８はＡ−Ｄ変
換器４へ与えられるリセット信号を制御するためのゲー
ト回路である。３１ａ，３１ｂ，３１ｃはトランスミッ
ションゲート、４０ａはフラッシュ電源電圧発生回路１
１から供給された電源電圧ＶＡＭＰをトランスミッショ
ンゲート３１ａを介してアナログ入力端子２５ａに印加
する信号線、４０ｂはフラッシュ電源電圧発生回路１１
から供給された電源電圧ＶＤＥＣをトランスミッション
ゲート３１ｂを介してアナログ入力端子２５ｂに印加す
る信号線、４０ｃはフラッシュ電源電圧発生回路１１か
ら供給された電源電圧ＶＤＥＣ２をトランスミッション
ゲート３１ｃを介してアナログ入力端子２５ｃに印加す
る信号線である。

【００２４】４８はフラッシュメモリ制御部１２の中の
コマンドデコーダ１６がコマンドをデコードするときに
発生するリセット解除信号が出力される信号線であり、
コマンドデコーダ１６とゲート回路２８の負論理入力端
子との間を接続している。４９はＡ−Ｄ変換器４と、図
２に示すポートラッチ回路部１００および方向レジスタ
回路部１０１のリセット信号、リセット解除信号が出力
される信号線であり、前記リセット信号はＨレベル、前
記リセット解除信号はＬレベルである。また、前記リセ
ット解除信号は、信号線４７へＨレベルのリセット信号
が出力され、かつ、信号線４８へコマンドデコーダ１６
からＨレベルのリセット解除信号が出力されたときの
み、Ａ−Ｄ変換器４とポートラッチ回路部１００と方向
レジスタ回路部１０１のリセット状態を解除する。この
信号線４９はゲート回路２８の出力端子とＡ−Ｄ変換器
４、ポートラッチ回路部１００および方向レジスタ回路
部１０１のリセット端子との間を接続している。

【００２５】５０はフラッシュメモリ制御部１２のシー
ケンス回路１３がソフトウエアコマンド動作のシーケン
スを開始することにより発生するＡ−Ｄ変換トリガ信号
が出力される信号線であり、シーケンス回路１３とＡ−
Ｄ変換器４の図示していないＡ−Ｄ変換トリガ信号入力
端子との間を接続している。

【００２６】図２は、アナログ入力端子２５ａ，２５
ｂ，２５ｃ周辺の構成を示しており、一例としてアナロ
グ入力端子２５ａから入力されるアナログ信号の入力回
路を示す構成図であり、図において、１００はポートラ
ッチ回路部、１０１は方向レジスタ回路部、１０２はポ
ートラッチ回路部１００にラッチされた内容を外部へ出
力するためのトライステートバッファ、１０３はアナロ
グ入力端子２５ａから入力されたアナログ信号を内部の
データバス６へ出力するためのトライステートバッファ
である。これらポートラッチ回路部１００、方向レジス
タ回路部１０１などは各アナログ入力端子ごとに設けら
れている。ＣＯＮ３１ａは、トランスミッションゲート
３１ａのオン／オフをコントロールする信号線である。

【００２７】図３は、Ａ−Ｄ変換に関連するレジスタの
制御信号を生成する制御信号生成回路を含む周辺の構成
を示した回路図である。ここでは一例として、図８に示
したＡＤ制御レジスタ１（「００００１ＦＨ」番地）の
リードイネーブル信号生成回路を示している。図３にお
いて、６０は前記制御信号生成回路、２００はアドレス
ＡＤ１〜ＡＤ４をデコードする４入力ＮＡＮＤ回路、２
０１はアドレスＡＤ５とＡＤ６をデコードする２入力Ｎ
ＡＮＤ回路、２０２は４入力ＮＡＮＤ回路２００と２入
力ＮＡＮＤ回路２０１の出力信号を入力とする２入力Ｎ
ＯＲ回路である。２０３は２入力ＮＯＲ回路２０２の出
力とＳＦＲ領域アクセスを決定づけるＳＦＲ領域アクセ
ス信号Ｑ１とが入力される２入力ＯＲ回路であり、いず
れか一方の入力がＨレベルのときＨレベルを出力する。
２０４は３入力ＮＡＮＤ回路、２０５は２入力ＮＯＲ回
路である。２入力ＮＯＲ回路２０５はＡＤ制御レジスタ
（「００００１ＦＨ」番地）をリード時、Ｈレベルを出
力する。

【００２８】次に、図１から図３を用いて動作について
説明する。なお、リセット中の基本的なフラッシュモー
ド動作は従来と同じであるため、フラッシュモード時の
従来と異なる動作およびＡ−Ｄ変換器４を用いたフラッ
シュモード時の電源電圧の測定について説明する。外部
リセット入力端子２３からＬレベルを入力し、信号線４
７へ出力されるリセット信号をＨレベルにして、この不
揮発メモリ内蔵マイクロコンピュータ１をフラッシュモ
ードに移行させる。このとき信号線４７へ出力されたリ
セット信号はＨレベルであり、コマンドデコーダ１６か
ら信号線４８へ出力されているリセット解除信号はＬレ
ベルである。このため信号線４９へ出力されるリセット
信号はＨレベルとなり、Ａ−Ｄ変換器４とポートラッチ
回路部１００、方向レジスタ回路部１０１は従来と同様
にリセットされる。

【００２９】次に、外部から電源端子２０を介して電源
電圧ＶＰＰを与え、さらにフラッシュ電源電圧測定コマ
ンドをポート制御部５から入力する。このフラッシュ電
源電圧測定コマンドはフラッシュコマンドレジスタ１５
にラッチされ、コマンドデコーダ１６が当該コマンドを
解読する。ここで初めてコマンドデコーダ１６は信号線
４８へＨレベルのリセット解除信号を出力する。この結
果、信号線４７へ出力されているリセット信号がＨレベ
ル、信号線４８へ出力されているリセット解除信号がＨ
レベルであるため、ゲート回路２８の出力はＬレベルと
なる。これを受けてＡ−Ｄ変換器４とポートラッチ回路
部１００、方向レジスタ回路部１０１はリセット状態か
ら解除される。

【００３０】この不揮発メモリ内蔵マイクロコンピュー
タ１にはリセット中もクロックが供給されているため、
Ａ−Ｄ変換器４はリセットから解除されることで動作可
能状態に移行する。一方、コマンドデコーダ１６でフラ
ッシュ電源電圧測定コマンドが解読されると、シーケン
ス回路１３では例えばプログラムコマンド時の各電源電
圧を発生するが、実際にはフラッシュメモリセルに対し
てプログラム（フラッシュメモリへの書き込み）は行わ
ない状態を擬似的に作り出すよう信号線４２，４６へ出
力する制御信号をコントロールする。また、同時に図２
の信号線ＣＯＮ３１ａへ出力する信号レベルをＨレベル
にしてトランスミッションゲート３１ａを導通させ、フ
ラッシュ電源電圧発生回路１１で発生した電源電圧ＶＡ
ＭＰをアナログ入力端子２５ａに印加する。なお、図２
に示す回路構成はアナログ入力端子２５ｂからアナログ
入力端子２５ｃに対しても同様に構成されているので、
フラッシュ電源電圧発生回路１１で発生した他の電源電
圧ＶＤＥＣ，電源電圧ＶＤＥＣ２もそれぞれ対応するア
ナログ入力端子２５ｂ，２５ｃに印加される。

【００３１】従来の不揮発メモリ内蔵マイクロコンピュ
ータでは、アナログ入力端子２５ａ〜２５ｃ周辺の回路
構成は図６に示す構成となっており、リセット解除後に
はトライステートバッファ１０２が非導通状態になるこ
とで入カモードになっている。この実施の形態の不揮発
メモリ内蔵マイクロコンピュータでも、図２に示す様に
Ａ−Ｄ変換器４のリセットが解除されるのと同時にポー
トラッチ回路部１００と方向レジスタ回路部１０１はリ
セットから解除されて、Ａ−Ｄ変換開始時にはトライス
テートバッファ１０２は非導通状態である入力モードに
なっている。

【００３２】シーケンス回路１３は、コマンドデコーダ
１６でフラッシュ電源電圧測定コマンドが解読される
と、例えばプログラムコマンド時の各電源電圧を発生す
るが、このときＡ−Ｄ変換器４に対してＡ−Ｄ変換開始
のＡ−Ｄトリガ信号を信号線５０へ出力する。そして、
アナログ入力端子２５ａ〜２５ｃへトランスミッション
ゲート３１ａ，３１ｂ，３１ｃを介して印加されている
電源電圧ＶＡＭＰ，ＶＤＥＣ，ＶＤＥＣ２をＡ−Ｄ変換
器４が順にＡ−Ｄ変換し、結果を対応するＡ−Ｄレジス
タに格納するＡ−Ｄ変換器４の変換モードをＡＤ制御レ
ジスタにて設定することで、前記各電源電圧のレベルが
トランスミッションゲート３０ａ，３０ｂ，３０ｃを介
して順にＡ−Ｄ変換される。ここで、Ａ−Ｄ変換器４は
リセット解除後自動的に上記変換モードになるような構
成とする。

【００３３】このようにＡ−Ｄ変換された各電源電圧の
変換結果は従来通り各アナログ入力端子に対応したＡ−
Ｄレジスタに格納される。各電源電圧レベルのテストで
の期待値比較は、Ａ−Ｄ変換終了後、ポート制御部５よ
り従来のリードコマンドを入力し、前記Ａ−Ｄレジスタ
のアドレスを順に入力して読み出し、期待値と比較する
ことで実施する。

【００３４】従来、ＳＦＲ領域をアクセスする際には、
図９に示す回路構成でＳＦＲ領域アクセス信号Ｑ１がＨ
レベルになることが必要であった。しかし、リードコマ
ンドを実行するフラッシュモードはリセット中であるた
め、図９に示す信号Ｑ２，Ｑ３がＬレベル出力となりＳ
ＦＲ領域アクセス信号Ｑ１はＬレベルである。そこで例
えばＡＤ制御レジスタ（「００００１ＦＨ」番地のＡＤ
制御レジスタ１）の値を読み出す場合は、図３に示す構
成にしておけばよい。

【００３５】すなわち、図８に示すＳＦＲ領域内の例え
ば「００００１ＦＨ」番地のＡＤ制御レジスタ１をリー
ドするときは、図３のアドレスビットＡＤ１〜ＡＤ４は
Ｈレベル、アドレスビットＡＤ５とＡＤ６はＬレベルな
ので４入力ＮＡＮＤ回路２００と２入力ＮＡＮＤ回路２
０１がＬレベルを出力し、２入力ＮＯＲ回路２０２はＨ
レベルを出力する。ここでリセット中であることから前
記ＳＦＲ領域アクセス信号Ｑ１がＬレベルでも２入力Ｏ
Ｒ回路２０３はＨレベルを出力するため、信号ＢＨＥと
信号Ｒ／Ｗ（Ｒは正論理入力、Ｗは負論理入力）のリー
ド時のＨレベルに同期して３入力ＮＡＮＤ回路２０４が
Ｌレベルを出力し、さらに信号Ｅ（負論理入力）のＬレ
ベルに同期して２入力ＮＯＲ回路２０５はＨレベルの信
号ＡＲを出力する。そして、この信号ＡＲをＳＦＲ領域
アクセス信号に用いて「００００１ＦＨ」番地のＡＤ制
御レジスタ１の値を読み出す。これにより従来のリード
コマンドを使用してＡ−Ｄ関連レジスタの値を読み出す
ことが可能となり、期待値比較テストが可能になる。さ
らに、Ａ−Ｄ関連レジスタやＡ−Ｄ変換器４のフラッシ
ュ電源電圧測定後のリセットは、従来のリセットコマン
ド入力でできる構成にしておく。

【００３６】以上のように構成した場合、フラッシュメ
モリの動作に必要な各電源電圧は、Ａ−Ｄ変換の期間
中、常に一定のレベルで発生されるため、シーケンス回
路１３から信号線５０へ出力されるＡ−Ｄトリガ信号の
タイミングについては高い精度が要求されることはな
く、フラッシュ電源電圧発生回路１１で発生した前記各
電源電圧について安定した測定が可能である。

【００３７】以上のように、この実施の形態１によれ
ば、フラッシュモードにおいて外部から端子２０を介し
て電源電圧ＶＰＰを与え、さらにフラッシュ電源電圧測
定コマンドをポート制御部５から入力し、コマンドデコ
ーダ１６が当該コマンドを解読することでＡ−Ｄ変換器
４とポートラッチ回路部１００、方向レジスタ回路部１
０１をリセット状態から解除し、さらにコマンドデコー
ダ１６が前記コマンドを解読することでシーケンス回路
１１が発生させたフラッシュメモリの動作に必要な各電
源電圧を、リセット状態が解除された前記Ａ−Ｄ変換器
４へ与えてＡ−Ｄ変換する。そして、このＡ−Ｄ変換結
果が、例えばアナログ入力端子２５ａに対応した「００
００１ＦＨ」番地のＡＤ制御レジスタ１に格納されるよ
うに構成し、さらに図３に示す制御信号生成回路の出力
をもとに前記ＡＤ制御レジスタ１に格納されている前記
Ａ−Ｄ変換結果を従来のリードコマンドを用いて読み出
すことが可能な構成を備えたので、フラッシュメモリの
動作に必要な各電源電圧の測定結果を容易に知ることの
できる不揮発メモリ内蔵マイクロコンピュータが得られ
る効果がある。

【００３８】また、フラッシュメモリの動作に必要な各
電源電圧レベルのテストでの期待値比較は、Ａ−Ｄ変換
終了後、ポート制御部５より従来のリードコマンドを入
力し、前記各電源電圧の測定値である前記Ａ−Ｄ変換結
果が格納されたＡ−Ｄレジスタから、例えば図３に示す
制御信号生成回路の出力をもとに「００００１ＦＨ」番
地の前記ＡＤ制御レジスタ１のアドレスを入力して読み
出し、期待値と比較し実施することが可能である構成を
備えたので、フラッシュメモリの動作に必要な各電源電
圧の測定結果を容易に知ることができるだけでなく、各
電源電圧レベルの期待値比較テストも容易に実施できる
不揮発メモリ内蔵マイクロコンピュータが得られる効果
がある。

【００３９】実施の形態２．図４は、この実施の形態２
の不揮発メモリ内蔵マイクロコンピュータ１のＡ−Ｄ変
換器４、ポートラッチ回路部１００および方向レジスタ
回路部１０１へのリセット関連信号を生成するリセット
信号生成回路を示す回路図である。図において、７０は
前記リセット信号生成回路、３０１はソフトウエアリセ
ット実施時にＨレベルとなる信号を生成するソフトウエ
アリセット信号生成手段、３０２，３０３，３０４，３
０５，３０６はインバータ回路、３０７はインバータ回
路３０３からの出力とコマンドデコーダ１６から信号線
４８へ出力されるリセット解除信号４８を入力とする２
入力ＯＲ回路、３０８は２入力ＯＲ回路３０７の出力と
インバータ回路３０５の出力が与えられる２入力ＮＡＮ
Ｄ回路である。

【００４０】次に動作について説明する。前記実施の形
態１では、不揮発メモリ内蔵マイクロコンピュータ１の
リセット端子２３から直接、リセット信号を入力するハ
ードウエアリセットでも、またプログラム中でレジスタ
への書き込みを行なってリセットをかけるソフトウエア
リセットでもフラッシュ電源電圧測定モードに入ること
が可能であるが、不揮発メモリ内蔵マイクロコンピュー
タ１のマイコンモードのテスト中には前記ソフトウエア
リセットを多用する部分もあるため、ハードウエアリセ
ット時のみＡ−Ｄ変換器４とポートラッチ回路部１０
０、方向レジスタ回路部１０１のリセットが解除され、
フラッシュ電源電圧測定モードに入るようにするのが望
ましい。具体的には、ハードウエアリセットがかかると
リセット端子２３からＬレベルが入力される。また、こ
のときコマンドデコーダ１６から信号線４８へ出力され
るリセット解除信号はＬレベルなので、２入力ＯＲ回路
３０７はＬレベルを出力する。従って、２入力ＮＡＮＤ
回路３０８はＨレベルを出力し、Ａ−Ｄ変換器４とポー
トラッチ回路部１００、方向レジスタ回路部１０１へは
Ｈレベルのリセット信号が伝達される。

【００４１】ここでコマンドデコーダ１６からＨレベル
のリセット解除信号が信号線４８へ出力されると２入力
ＯＲ回路３０７の出力はＨレベルに変化し、２入力ＮＡ
ＮＤ回路３０８の一方の入力端子へ供給される。このと
き、ハードウエアリセットのみを実行したときにだけと
いう条件のもとに、２入力ＮＡＮＤ回路３０８の他方の
入力端子にはＨレベルが供給されていなければならな
い。従って、２入力ＮＡＮＤ回路３０８の出力はＬレベ
ルに変化し、Ａ−Ｄ変換器４とポートラッチ回路部１０
０、方向レジスタ回路部１０１はリセットが解除され
る。

【００４２】また、ソフトウエアリセットがかかったと
きはコマンドデコーダ１６からの影響を受けずに、２入
力ＮＡＮＤ回路３０８はＨレベルを出力し、Ａ−Ｄ変換
器４とポートラッチ回路部１００、方向レジスタ回路部
１０１へはＨレベルのリセット信号が伝達され、従来通
りのリセット動作が可能である。このように構成するこ
とでハードウエアリセットのみを実行したときにだけ、
Ａ−Ｄ変換器４とポートラッチ回路部１００、方向レジ
スタ回路部１０１はリセットが解除され、フラッシュ電
源電圧測定モードへ入ることが可能である。

【００４３】以上のように、この実施の形態２によれ
ば、ソフトウエアリセットに対しては従来通りのリセッ
ト動作が可能であるとともに、ハードウエアリセットの
みを実行したときにだけ、Ａ−Ｄ変換器４とポートラッ
チ回路部１００、方向レジスタ回路部１０１のリセット
を解除することができ、不要なタイミングでフラッシュ
電源電圧測定モードに入ってしまうことでマイクロコン
ピュータ本来の動作テストの効率が低下してしまう状況
を回避できる不揮発メモリ内蔵マイクロコンピュータが
得られる効果がある。

【００４４】実施の形態３．前記実施の形態１および前
記実施の形態２では、フラッシュ電源電圧測定専用のソ
フトウエアコマンドを入力し、擬似的に各コマンドモー
ドを作り出した。これは各コマンドモード時のフラッシ
ュ電源電圧をＤＣ的に測定するものである。これに対し
て、フラッシュ電源電圧測定専用のソフトウエアコマン
ドを用意せずとも、従来のソフトウエアコマンドを使用
してフラッシュメモリの動作中に当該フラッシュメモリ
の動作に必要な各種電源電圧を測定してもよい。図１に
おいて、例えばプログラムコマンドをポート制御部５よ
り入力すると、コマンドデコーダ１６が当該コマンドを
解読し、Ａ−Ｄ変換器４に対してリセット解除信号を信
号線４８へ出力する。シーケンス回路１３はフラッシュ
メモリに対してプログラム動作を実施するようしかるべ
き動きをするが、その一環としてプログラム動作に必要
な各電源電圧の発生に同期して、Ａ−Ｄ変換器４に対し
てＡ−Ｄ変換トリガ信号を信号線５０へ出力するような
構成にする。このように構成すると、フラッシュ電源電
圧発生回路１１において電源電圧の発生の期間が限られ
ているような他のソフトウエアコマンドでも、フラッシ
ュメモリの動作中にフラッシュ電源電圧発生回路１１に
おいて発生した各電源電圧を測定することが可能であ
り、マイクロコンピュータ本来の動作テストの効率の低
下を抑制できる。

【００４５】以上のように、この実施の形態３によれ
ば、従来のソフトウエアコマンドを使用してフラッシュ
メモリの動作中のフラッシュ電源電圧発生回路１１にお
いて発生した各電源電圧を測定でき、不揮発メモリ内蔵
マイクロコンピュータ本来の動作テストの効率が低下す
るのを抑制できる不揮発メモリ内蔵マイクロコンピュー
タが得られる効果がある。

【００４６】

【発明の効果】以上のように、この発明によれば、ソフ
トウエアリセットの実行時を除くハードウエアリセット
実行時に、電源電圧測定コマンドをもとに生成した不揮
発メモリの動作に必要な各電源電圧を測定し所定の格納
手段へ格納するように構成したので、前記格納した各電
源電圧の測定結果により不揮発メモリの動作に必要な電
源電圧が所定の範囲内であるか否かなどを容易に知るこ
とが可能であるだけでなく、ソフトウエアリセットが行
われていない場合におけるハードウエアリセット実行中
に限り前記各電源電圧の測定が可能になるため、前記電
源電圧の測定を不必要に行うことによるマイクロコンピ
ュータ本来の動作テストの効率低下を防止できる効果が
ある。

【００４７】この発明によれば、ソフトウエアリセット
の実行時を除くハードウエアリセットの実行時において
有効にした電源電圧測定コマンド解読回路が出力したリ
セット解除信号と、電源電圧測定コマンドをもとに出力
されたトリガ信号とにより電源電圧測定格納回路が測定
し所定の格納手段へ格納した不揮発メモリの動作に必要
な各電源電圧を、前記ハードウエアリセットの実行時に
与えられたリードコマンドをもとに前記所定の格納手段
から読み出す制御信号を生成する制御信号生成回路を備
えるように構成したので、前記ハードウエアリセットの
実行中において前記所定の格納手段に格納した各電源電
圧の測定結果を読み出し、不揮発メモリの動作に必要な
電源電圧が所定の範囲内であるか否かなどを知ることが
できる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による不揮発メモリ
内蔵マイクロコンピュータにおけるフラッシュメモリお
よびその関連回路ブロックを示す回路構成図である。

【図２】 この発明の実施の形態１による不揮発メモリ
内蔵マイクロコンピュータにおけるアナログ入力端子周
辺のアナログ信号の入力回路を示す構成図である。

【図３】 この発明の実施の形態１による不揮発メモリ
内蔵マイクロコンピュータにおけるＡ−Ｄ変換に関連す
るレジスタの制御信号生成回路周辺の構成を示す回路図
である。

【図４】 この発明の実施の形態２の不揮発メモリ内蔵
マイクロコンピュータのリセット関連信号を生成するリ
セット信号生成回路の構成を示す回路図である。

【図５】 従来の不揮発メモリ内蔵マイクロコンピュー
タにおけるフラッシュメモリおよびその関連回路ブロッ
クを示す回路構成図である。

【図６】 従来の不揮発メモリ内蔵マイクロコンピュー
タにおけるアナログ信号の入力回路を示す構成図であ
る。

【図７】 トランスミッションゲートがＭＯＳトランジ
スタにより構成されていることを示す説明図である。

【図８】 従来の不揮発メモリ内蔵マイクロコンピュー
タの制御レジスタのアドレスマップを示す図である。

【図９】 従来の不揮発メモリ内蔵マイクロコンピュー
タの制御レジスタのアドレス制御回路周辺の構成を示す
回路図である。

【図１０】 従来の不揮発メモリ内蔵マイクロコンピュ
ータにおけるフラッシュメモリセル周辺の構成を示す回
路図である。

【図１１】 従来の不揮発メモリ内蔵マイクロコンピュ
ータがフラッシュメモリの各動作モード時にどのような
レベルの電源電圧を必要とするかを示す表図である。

【符号の説明】

１ 不揮発メモリ内蔵マイクロコンピュータ、４ Ａ−
Ｄ変換器（電源電圧測定格納回路）、７ フラッシュメ
モリ（不揮発メモリ）、１１ フラッシュ電源電圧発生
回路（電源電圧発生回路）、１２ フラッシュメモリ制
御部（制御回路）、１６ コマンドデコーダ（電源電圧
測定コマンド解読回路）、６０ 制御信号生成回路、７
０ リセット信号生成回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 不揮発メモリと、該不揮発メモリの動作
   に必要な電源電圧発生回路と、前記不揮発メモリや前記
   電源電圧発生回路の制御を行う制御回路を備えた不揮発
   メモリ内蔵マイクロコンピュータにおいて、 ソフトウエアリセットの実行時を除くハードウエアリセ
   ット実行時に、電源電圧測定コマンドをもとに前記電源
   電圧発生回路が生成した前記不揮発メモリの動作に必要
   な各電源電圧を測定し所定の格納手段へ格納し、さらに
   前記所定の格納手段に格納されている前記各電源電圧を
   読み出すテスト回路を備えた不揮発メモリ内蔵マイクロ
   コンピュータ。
2. 【請求項２】 制御回路は、 与えられた電源電圧測定コマンドを解読するとリセット
   解除信号を出力する電源電圧測定コマンド解読回路を有
   し、 テスト回路は、 ソフトウエアリセットの実行時を除くハードウエアリセ
   ットの実行時に前記電源電圧測定コマンド解読回路が出
   力した前記リセット解除信号を有効にするリセット信号
   生成回路と、 該リセット信号生成回路が有効にした前記リセット解除
   信号および前記電源電圧測定コマンドをもとに出力され
   たトリガ信号により、電源電圧発生回路が生成した不揮
   発メモリの動作に必要な各電源電圧を測定し所定の格納
   手段へ格納する電源電圧測定格納回路と、 該電源電圧測定格納回路が格納した前記各電源電圧を、
   前記ハードウエアリセットの実行時に与えられたリード
   コマンドをもとに前記所定の格納手段から読み出すため
   の制御信号を生成する制御信号生成回路とを備えている
   ことを特徴とする請求項１記載の不揮発メモリ内蔵マイ
   クロコンピュータ。