JPH0419900A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、テスト用回路が付加された半導体メモリ等
の半導体装置に関するものである。

［従来の技術］ 一般に、半導体メモリは人容斌化するに従い、電気的特
性試験やバーンイン試験などのテスト時間が増加する。

そのため最近では、様々なテスト用回路がデバイス内に
組み込まれてきている。例えば、１アドレスで同時に読
み書きできるメモリセル数を増やすことによって、アド
レス空間を擬似的に縮小して電気的特性試験のデス１〜
時間を短縮するもの、バーンイン時に通常の読み書き時
よりメモリセルのゲート電圧を高くすることによって、
ストレスを強くしてバーンイン時間を短縮するもの、Ｅ
ＥＰＲＯＭで書き換え回数を保証する試験のために、全
てのメモリセルのセレクトゲートを同時に書き込み時の
高い電圧にするもの、ＥＰＲＯＭで酸化膜欠陥による誤
書き込みや誤消去をスクリーニングする試験のために、
全てのメモリセルのゲート電圧を同時に書き込み時の高
い電圧にするなどがあり、これらのテスト用回路を動作
させるモードは、一般にテストモードと呼ばれている。

上記テストモードは、テスＩ・後に別のテストを実施す
ればテストモードが正常に動作したことが明らかに判別
可能なものと、ストレスを加えるだけなのでテストモー
ドが正常に動作したかが判別不可能なものに大別される
。

［発明が解決しようとする課題］ 後者のストレスを加えるテストモードについて、テスト
モードが正常に動作した場合は、期待通りのスクリーニ
ング効果が得られるとともに、テスト時間が大幅に短縮
され、非常に有効である。しかし、テスト用回路に製造
欠陥などがあるためにテストモードが正常に動作しない
場合は、逆にテストを実施したつもりでもテストが不十
分な状態となり、却って信頼性を低下させるという問題
点があり、このような場合は、当然ある確率で発生する
。

この発明は、上記のような問題点を解決するためになさ
れたもので、テストモードをチエツクすることを可能に
した高信頼性の半導体装置を提供することを目的とする
。

［課題を解決するための手段］ この発明に係る半導体装置は、テスト用回路が正常に動
作するか否かを検出する検出手段を備えたものである。

［作用コ この発明における半導体装置は、テスト用回路について
動作をチエツクすることが可能となるので、高信頼性の
品質を得ることができる。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は実施例の構成を示すブロック図であり、図にお
いて、破線に囲まれたブロック１が一般的なテスト用回
路を含む半導体メモリの構成部分であり、破線に囲まれ
たブロック２が本発明の機能を含む構成部分である。

まず、ブロック１について説明すると、メモリアレイ３
にはＸ方向およびＹ方向に多数のメモリセルが配置され
ている。アドレスバッファ４にはアドレス入力ライン５
を介してＸアドレス情報とＹアドレス情報が入力される
。アドレスバッファ４に入力されたＸアドレス情報はＸ
デコーダ６に与えられてデコードされ、Ｘデコード信号
がワードライン７を介してメモリアレイ３に与えられ、
該当するメモリラインが選択される。また、アドレスバ
ッファ４に入力されたＹアドレス情報はＸデコーダ８に
与えられ、デコードされて該当するメモリラインを選択
するための信号がＹグー８回路９に出力される。センス
アンプ・人出力バッファ１０は、書き込みの場合、デー
タ入出カライン１１から入力されたデータ情報をＹグー
８回路９に与え、Ｘデコーダ８よって選択されたビット
ライン１２を介してメモリアレイ３に書き込む。

また、読み出しの場合は、Ｘデコーダ８によって選択さ
れたビットライン１２を介してメモリアレイ３に蓄積さ
れた情報が読み出され、Ｙグー８回路９およびセンスア
ンプ・入出力バッファ１０を介してデータ入出カライン
１１に読み出される。

制御回路１３は、制御入力ライン１４から入力された信
号を受けて、書き込み、読み畠し、スタンバイ状態など
の半導体メモリの動作状態を決定し、各回路を制御する
。テスト用回路１５は、制御入力ライン１４から入力さ
れた制御信号とアドレス入力ライン５から入力されたア
ドレス信号とデータ入出カライン１１から入力されたデ
ータ信号とを受けてテストモード状態を発生する。

次に、ブロック２について説明する。本願の検出手段に
相当するテストモード検出回路１６は、テストモード検
出ライン１７を介してテスト用回路１５の動作状態をチ
エツクして、その結果を検出結果信号ライン１８ａ、１
８ｂを介して符号化信号発生回路１９とセンスアンプ・
人出力バッファ１０に伝える。符号化信号発生回路１９
は、テストモード検出回路１６からの検出結果信号を受
け、それに対応した符号化信号を発生し、符号化信号ラ
イン２０．センスアンプ・人出力バッファ１０を通して
データ入出カライン１１．すなわち外部に出力する。

第２図〜第６図は、−ＥＰＲＯＭの誤書き込みや誤消去
をスクリーニングする試験のためのテスト用回路につい
ての本発明の具体的な一実施例である。このテストモー
ドは、全てのワードラインを選択状態とし、書き込み時
の高いＶＰＰ電圧を全てのメモリセルのゲートにストレ
スとして加えるものである。

第２図、第３図はテスト用回路１５であり、第２図は外
部からの信号を受けて内部をテストモード状態に制御す
るための回路の構成例、第３図は実際に内部でテストモ
ード状態として動作するための回路の構成例である。第
４図はテストモードの動作状態をチエツクして、正常に
動作しているか否かを検出するためのテストモード検出
回路１６の構成例である。第５図は前記検出結果を受け
、符号化した信号を発生するための符号化信号発生回路
１９の構成例であり、第６図は前記符号化信号を外部に
出力するための回路の構成例である。以下、図を参照し
ながら動作の説明を行う。

第２図において、テストモードを制御する回路は、アド
レス入力信号を受けるアドレスバッファと並列に接続さ
れた。直列接続のＰチャネルＭＯＳトランジスタＴ１と
ＮチャネルＭＯＳトランジスタＴ２、及びこれらの接続
点に直列接続された２つのＩＮＶＥＲＴゲート２１．２
２とで構成される。ＰチャネルＭＯＳトランジスタＴ１
とＮチャネルＭＯＳトランジスタＴ２とのゲートにはＶ
ｃｃ電源が接続され、通常５■が与えられる。Ｐチャネ
ルＭＯＳトランジスタＴ１のドレインはアドレス入力ラ
イン５に接続され、テストモード時は１２■、それ以外
の時はＯ〜５ｖのアドレス信号が人力される。Ｐチャネ
ルＭＯ８Ｉ−ランジスタＴ１のソースはＮチャネルＭＯ
ＳトランジスタＴ２のドレインと接続され、この接続点
のレベルがＩＮＶＥＲ’Ｉ’ゲート２１で反転され、続
いてＩＮＶＥＲＴゲート２２で再度反転されてテストモ
ード信号（以下、ＴＭ倍信号記す）となるａＮチャネル
ＭＯＳトランジスタＴ２のソースは接地されている。ア
ドレス入力ライン５がらのレベルが０〜５■の時は通常
動作モードであり、ＰチャネルＭＯＳトランジスタ１゛
１はオフ状態、ＮチャネルＭＯＳトランジスタＴ２はオ
ン状態となり、ＴＭ倍信号＃ｌ　Ｌ　Ｉ＋レベルとなる
。また、アドレス入力ライン５からのレベルが１２Ｖの
時は、ＰチャネルＭＯＳトランジスタＴｌ、Ｎチャネル
ＭＯＳトランジスタＴ２ともにオン状態となり、ＴＭ倍
信号ｌｌ　ＨＩＩレベルでテストモードとなる。

第３図において、ゲート３１は多大力ＮＡＮＤゲートで
あり、ＸデコーダからのＸアドレス情報ＸＯ，Ｘｉ、・
・・、Ｘｎの入力信号を受けて、ワードラインへ選択、
または非選択の信号を送り出す。ゲート３２はＩＮＶＥ
ＲＴＮＯＲゲートの入力は上記多入力ＮＡＮＤゲート３
１の出力に、その出力はゲート３３の入力に接続され、
入力信号を反転して出力する。ゲート３３はＮＯＲゲー
トであり、ＩＮＶＥＲＴゲート３２の出力とＴＭ倍信号
論理和を取り、その結果を反転してノードＮ１へ出力す
る。ＮチャネルＭＯＳトランジスタＴ３は、ソースがノ
ードＮ１と、ドレインがノードＮ２と、ゲートがＶｃｃ
電源とそれぞれ接続されている。ＰチャネルＭＯＳトラ
ンジスタＴ４は、ソースがノードＮ２と、ドレインがＶ
ｃｃ／Ｖｐｐ電源と、ゲートがノードＮ３とそれぞれ接
続されている。ＰチャネルＭＯＳトランジスタＴ５とＮ
チャネルＭＯＳトランジスタＴ６の両ゲートはノードＮ
２に接続され、ＰチャネルＭＯＳトランジスタＴ５のド
レインはＶ　ｃ　ｃ　／　Ｖ　Ｐ　Ｐ電源に接続され、
ＮチャネルＭＯＳトランジスタ１゛６のソースは接地さ
れている。ＰチャネルＭＯＳトランジスタ１゛５のソー
スはＮチャネルＭＯＳトランジスタＴ６のドレインと接
続され、その接続点のレベルがノードＮ３となり、ワー
ドラインＷＬｍに出力される。

Ｖｃｃ／ＶｐＰ電源は、読み出し時にＶ　ｃ　ｃレベル
である５Ｖ、書き込み時にＶＰＰレベルである１２．５
Ｖとなる電源である。

通常動作モードでは、ＴＭ倍信号ＩＩＬ″ルベルであり
、Ｘデコーダ６によって選択されたワードラインのＮＡ
ＮＤゲート３１のみ、全てのＸアドレス情報ＸＯ，Ｘｌ
、・・・、Ｘｎの入力信号が１１８　Ｉ＋レベルとなり
、当該ＮＡＮＤゲート３１の出力がＩＩＴ、″レベルと
なる。その情報がゲート３２．３３を介して伝わり、Ｎ
　ＯＲゲート３３の出力は１１　Ｌ　Ｉ＋レベルとなる
ので、ノートＮ１はｉｔ　Ｌ　ｓ＋レベルとなる。従っ
て、ＮチャネルＭＯＳトランジスタＴ３はオン状態とな
るので、ノードＮ２はＪＩＬ”レベルとなり、Ｐチャネ
ルＭＯ８）−ランジスタＴ５はオン状態、ＮチャネルＭ
ＯＳトランジスタＴ６はオフ状態となり、ノードＮ３゜
すなわち、選択されたワードラインＷ　Ｌ　ｍのみＶｃ
ｃ／Ｖｐｐレベルとなる。また、ＰチャネルＭＯＳトラ
ンジスタＴ４はオフ状態である。

このとき、非選択のワードラインについてはＮＡＮＤゲ
ート３１のＸアドレス情報ＸＯ。

Ｘｌ、・・・、Ｘｎの内１つ以上がｊＩ　Ｌ　７ルベル
となるため、ＮＡＮＤゲート３１の出力が１１　ＨＩｔ
レベル、ＮＯＲゲート３３の出力が１′Ｈｌ＋レベルと
なり、ノードＮ１が“Ｈ１ルベルでＮチャネルＭＯＳト
ランジスタＴ３はオフ状態となる。ＰチャネルＭＯＳト
ランジスタＴ５はオフ状態、ＮチャネルＭＯＳトランジ
スタＴ６はオン状態、ＰチャネルＭＯＳトランジスタＴ
４はオン状態となり、ノードＮ３．すなわち非選択のワ
ードラインＷＬｍは全てｉｔ　Ｌ　７ルベルとなる。

一方、テストモード時では、ＴＭ倍信号″′Ｈ″レベル
であり、ＮＡＮＤゲート３１．すなわちＸアドレス情報
ＸＯ，ＸＩ、・・・、Ｘｎによる選択。

あるいは非選択に無関係にＮＯＲゲート３３の出力はＬ
ｄ　Ｌ　ＩＩレベルとなり、ＮチャネルＭＯＳトランジ
スタＴ３はオン状態となるので、全てのワードラインＷ
ＬｍがＶ　ｃ　ｃ　／　Ｖ　ｐ　ｐレベルとなる。

すなわち、書き込み状態にすれば、全てのメモリセルの
ゲートにＶＰＰレベルである１２．５Ｖのストレスが加
わる。

第４図において、コンパレータＣＯ，ＣＩ、・・・。

Ｃｍは、−入力端子に判定レベル信号、十入力端子にワ
ードラインＷＬＯ，ＷＬ１．−．ＷＬｍがそれぞれ接続
されており、十入力端子の電圧を一入力端子の電圧と比
較して、高いときに″゛Ｈ″Ｈ″レベルいときに“Ｌ”
ルベルを出力する。

多入力ＮＡＮＤゲート４１は入力に上記コンパレータＣ
ｏ、Ｃ１，・・・、Ｃｍの出力が接続されており、全て
の入力の論理積を演算してその反転結果をテストモード
検出結果信号（以下、Ｔで信号と記す）として出力する
。判定レベル信号はＶｃｃ／Ｖｐｐ電源レベルより約１
■低く設定されており、ワードラインＷＬｍが選択され
てＶｃｃ／Ｖｐｐレベルにあるとき、コンパレータＣｍ
は″゛Ｈ″Ｈ″レベルする。従って、テストモード時、
テスト用回路が正常に動作しているならば、全てのワー
ドラインＷＬＯ，ＷＬＩ、・・・。

Ｗ　Ｌ　ｍはＶ　ｃ　ｃ　／　Ｖ　ｐ　ｐレベルになっ
ているので、全てのコンパレータＣｏ、Ｃ１，・・・、
Ｃｍの出力はＩＩ　ＨＩ＋レベルであり、多入力ＮＡＮ
Ｄゲート４１の出カフで信号はテストモードが正常に動
作していることを示すｔｔ　Ｌ　＃レベルとなる。しか
し、テスト用回路１５が製造時のパターン欠陥等で正常
に動作していない時は、ワードラインＷＬＯ，ＷＬ１．
−．ＷＬｍの内１本以上がＶｃｃ／Ｖｐｐレベルにない
ので、多入力ＮＡＮＤゲート４１の出カフで信号はテス
トモードの動作が異常であることを示すＨ”レベルとな
る。

第５図は符号化信号発生回路１９であり、プルアップ抵
抗ＲＯ，Ｒ１，・・・、Ｒ７とＮチャネルＭＯＳトラン
ジスタＴＩＯ，Ｔｌｌ、・・・、Ｔ１７及びＴ２０．Ｔ
２１．　・、Ｔ２７とＩＮＶＥＲＴゲート５１で構成さ
れる。ＮチャネルＭＯ８Ｉ−ランジスタＴＩＯ，Ｔｌｌ
、・・・、Ｔ１７のゲートには丁で信号がＩＮＶＥＲＴ
ゲート５１で反転された信号が接続され、ＮチャネルＭ
ｏｓ＋−ランジスタＴ２０．Ｔ２１．・・・、Ｔ２７の
ゲー１−には７で信号がそのまま接続されている。Ｎチ
ャネルＭＯＳトランジスタＴＩＯ，’Ｉ”ｌｌ、・・・
、Ｔ１７及びＴ２０．Ｔ２１．・・・、Ｔ２７のソース
は接地されている。ＮチャネルＭＯＳトランジスタＴＩ
Ｏ，ＴＩ２．Ｔ１４．Ｔ１６．Ｔ２１．Ｔ２３、Ｔ２５
．Ｔ２７のドレインは抵抗ＲＯ。

Ｒ１，・・・、Ｒ７でＶｃｃ電源にプルアップされてい
る。ＮチャネルＭＯＳトランジスタＴ１１゜Ｔ１３．Ｔ
１５．Ｔ、１７．Ｔ２０．Ｔ２２．Ｔ２４、Ｔ２６のド
レインは何も接続されないオープン状態である。丁で信
号が１１　Ｌ　Ｉ＋レベル、すなわちテスト用回路１５
が正常に動作している時、ＮチャネルＭＯ８Ｉ−ランジ
スタＴＩＯ，Ｔ１２゜Ｔ１４．Ｔ”１６はオン状態テア
＋）、’Ｉ’ＤＯ，ＴＤ２、ＴＤ４．ＴＤ６は１１　Ｌ
　Ｈレベル、ＴＤＩ。

ＴＤ３．ＴＤ５．ＴＤ７は”Ｈ”レベルとなり。

データ゛’　Ａ　Ａ　”が外部に出力可能となる。また
、Ｔで信号が“ＨＩ＋レベル、すなわちテスト用回路１
５が正常に動作していない時、ＮチャネルＭＯＳトラン
ジスタＴ２１．Ｔ２３．Ｔ２５゜Ｔ２７はオン状態であ
り、ＴＤＯ，ＴＤ２．ＴＤ４、ＴＤ６は“Ｈ”レベル、
ＴＤＩ、ＴＤ３゜ＴＤ５．ＴＤ７は“Ｌ″レベルなり、
上記と違ったデータパ５５″′が外部に出力可能となる
。

第６図は第５図の符号化信号発生回路１９からの信号を
出力するための回路で、センスアンプ・入出力バッファ
１０内にあって、ＩＮＶＥＲＴゲート６１．トライステ
ートバッファ６２．６３で構成されている。通常動作時
は、１゛Ｍ信号が１１　Ｌ　Ｈレベルであり、トライス
テートバッフγ６２がオン状態になり、メモリアレイ３
からの情報ＮＤ！！をデータ入出カラインＩｌｌへ出力
する。

一方、テストモード時は、ＴＭ倍信号“Ｈ”レベルであ
り、トライステートバッファ６３がオン状態となり、符
号化信号発生回路１９からの信号ＴＤｆｆをデータ出力
ラインＤｆｆで出力できるので、外部からそのデータを
識別することによってテスト用回路１５の動作チエツク
が可能となる。

なお、上記実施例では、Ｅ　Ｐ　１＜ＯＭの誤書き込み
や誤消去をスクリーニングするためのテスト用回路につ
いて説明したが、他のストレスを加えるテスト用回路に
ついても同様の構成で実現することができ、同様の効果
を奏する。

また、上記実施例では、半導体メモリに本願を適用した
場合について説明したが、テスト用回路が付加されてい
るものであれば他の半導体装置にも適用できる。

また、上記実施例では、検出結果を符号化するための符
号化信号発生回路を備えたものについて示したが、この
符号化信号発生回路は必ずしも必要なものではなく、検
出結果をそのまま出力しても良い。

［発明の効果］ 以上のように、この発明によれば、ストレスを加えるテ
スト用回路が付加された半導体装置において、テスト用
回路が正常に動作するか否かを検出する手段を設けたこ
とによって、高信頼性の品質の半導体装置を得ることが
できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図〜第６図はＥＰＲＯＭの誤書き込みと誤消去をス
クリーニングする試験のためのテスト用回路についての
本発明の具体的な一実施例を示す回路図であって、第２
図は外部からの信号を受けて内部をテストモード状態に
するためのテスト用回路を示す図、第３図は実際に内部
でテストモード状態として動作するためのテスト用回路
を示す図、第４図はテストモード検出回路を示す図、第
５図は符号化信号発生回路を示す図、第６図は前記符号
化信号を外部に出力するための回路を示す図である。 ３はメモリアレイ、１０はセンスアンプ・人出カバッフ
ァ、１３は制御回路、１５はテスト用回路、１６はテス
トモード検出回路（検出手段）、１７はテストモード検
出ライン、１８ａ、１８ｂは検出結果信号ライン、１９
は符号化信号発生回路、２０は符号化信号ライン。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　　弁理士　　宮　園　純 第２図 第３図 第６図 手 続 補 正 書 （自発） 平成 λ年／Ｃ月 １日 １、事件の表示 特願平２−１２３７２０号 ２、発明の名称 半 導 体 装 置 ３゜補正をする者 代表者 志 岐 守 哉 ４、代 理 人 ５　補正の対象 明細書の発明の詳細な説明の柵。 ６　補正の内容 （１）明細書第５頁第７行目「Ｙデコーダ８よって」と
あるのを「Ｙデコーダ８によって」と補正する。 以　　　上

Claims (1)

1. 【特許請求の範囲】 　不良品を短時間でスクリーニングするためや信頼性向
   上のために、ストレスを加えるテストモードを持つテス
   ト用回路が付加された半導体装置において、 前記テスト用回路が正常に動作するか否かを検出する検
   出手段を備えたことを特徴とする半導体装置。