JP4156712B2 - 半導体試験装置の試験方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体試験装置において、この半導体試験装置が備えているマッチモード機能を利用して不揮発性メモリ若しくは該不揮発性メモリを内蔵するDUTの複数個を同時測定する試験方法に関する。
【0002】
【従来の技術】
不揮発性メモリ若しくは該不揮発性メモリを内蔵するデバイスの中で、例えばEEPROMやフラッシュメモリやフラッシュメモリ内蔵CPU等の試験では書込みと消去を繰返して所定の良否判定を行う。またブロック単位の書込み・消去試験を行う試験形態もある。これら書込み・消去の回数は数百回から数十万回と有限の回数である為、デバイス試験においては可能な限り回数を低減することが望まれる。
また、複数DUTの同時測定においては、書込み・消去完了するまでの回数あるいは時間にばらつきを有している為、書込み・消去の完了ステータス待ち等による同期待ちをして試験実施する必要がある。以下の試験方法ではDUTがフラッシュメモリとした具体例で説明する。
【0003】
従来技術について、図3の複数DUTを同時測定する試験工程図と、図4のメインプログラムのフローチャート例と、図6(a)の要旨パターンプログラム例とを参照して以下に説明する。尚、半導体試験装置は公知であり技術的に良く知られている為、システム全体の構成説明は省略する。更に、説明を簡明とする為に、図3では同時測定するDUT個数Nが2個の場合とし、メモリ構成はX方向2、Y方向2の配列を有する簡単なメモリ例とし、このときDUT1側がアドレス2の位置でフェイル発生(図3A参照)すると仮定した簡略図で説明する。
【0004】
図4のフローチャートは、半導体試験装置が備えているマッチモードの機能を用いて複数N個のDUTを同時測定して試験可能とする概念フローチャートである。
ここで、マッチモード(match mode)とは、半導体試験装置が備えている公知の機能であり、DUTの出力が比較用の期待値と一致若しくは不一致を検出して、リアルタイムにテスト・パターン発生シーケンスを変更して動的な同期をとったり、また良否判定、その他に使用される。尚、ロジックテスタにおいては、更にマッチホールド機能を有し、マッチ検出したDUTに印加されている印加波形をホールド状態にする機能がある。このマッチホールド機能を用いて、試験対象である複数個の全DUTの同期待ちにおいて、例えば過剰な書込み・消去とならないデバイス試験が実現できる。
【0005】
次に、図4の概念フローチャートを図3の試験工程図及び図6(a)の要旨パターンプログラム例と共に以下に説明する。
尚、パターンプログラムには、試験対象品種の複数DUTの同時測定に対応したパターンプログラムを予め作成し、かつ同時測定の為のマッチ命令、例えばJFFI命令をパターンプログラム内(図6D参照)に記述しておく。
【0006】
ここでマッチ命令であるJFFI命令とは、マッチループ回数用のFIDXレジスタを備えて、試験完了するまでの一連の動作をOSが自動的に試験実行を制御管理する命令である。即ち、第1に、FIDXレジスタによる所定のマッチループ回数Nlp以前においてはユーザーのパターンプログラム(図6E参照)がループ実行され、全てのDUTがマッチすれば、マッチ終了処理を実行した後、パターンプログラムの次のステップ(図6Dの次ステップ)に進む。但し当該マッチ命令の通過の都度マッチ検出を行い、もしマッチ検出されたDUTが有れば、直ちに当該DUTへの試験パターンをホールド状態に制御する。この結果、当該DUTは以後JFFI命令が終了するまでホールドされて、無用な過剰書込み動作等の試験パターンの印加が回避される。第2に、やがて、上記マッチループ回数Nlpの終了時点において、マッチ終了処理を実行した後、もしマッチフェイルが無ければ「MEAS LPAT」命令が正常終了となり次へ進む。しかし、もしマッチフェイルが有れば「MEAS LPAT」命令の実行直前に設定されていた当初の試験条件(図6C参照)を再度セットした後、最初から「MEAS LPAT」命令を実行するように自動制御する。このことは、不良DUTがあると、試験進捗段階に拘わらず、残りの良品DUTに対して最初から「MEAS LPAT」命令が再実行されることとなる。当然ながら、ユーザーのパターンプログラムの進行は途中で途切れてしまうこととなる。ここで上記終了処理の実行内容は、もしマッチ検出されない不良なDUTがあれば当該DUTに対してFAILフラグをセットし、更に、当該DUTを試験対象から自動的に除外(Rejection)した後、自動的に当初のアドレス条件、当初の試験回数値をインデックスレジスタへセットした後、残りの正常なDUTを対象として最初から試験実行する。
従って、JFFI命令においては、複数DUTの良否分別を行いながら、残りの正常なDUTが全てマッチして試験完了するまでの一連の制御動作をOS管理により自動的に行なわれている。
【0007】
ステップ10は、各種試験条件の設定である。例えばダイナミック・ファンクションテストを行う為のピン条件、判定条件、タイミング条件、使用する試験パターン等の試験条件の設定である。この中にはALPG(Algorithmic Pattern Generator)が備える内部演算機能によるアドレス発生の開始アドレス設定用のXアドレスレジスタXH1、YアドレスレジスタYH1が備えられていて、この初期設定値を共に0値にセットしたアドレス0から開始する。また、任意繰返し回数の試験パターンを発生可能とする為のインデックスレジスタIDXが備えられていて、これにはアドレス空間に相当する試験回数繰返しループする値を設定する。図3に示す例ではアドレス空間が4なので値4が初期値としてセットされる。尚、図6(a)の要旨パターンプログラムの具体例では2つのインデックスレジスタIDX1、IDX2(図6C参照)を用いている例なので、設定値は2と2に別れる。
【0008】
測定実行ステップ20は、例えば「MEAS LPAT」の測定開始命令が主部であり、上記試験条件により、実際の演算レジスタへロード(図6C参照)した後、マッチ用の試験パターン(図6E参照)をループ発生し、複数DUTへ同じパターンが印加されて、一連のデバイス試験が行われる。図3の例では開始のアドレス0から順次アドレス1,2,3の順番で書込み試験を実施する。
【0009】
この動作を説明する。先ず、DUT1、DUT2に対して上記XアドレスレジスタXH1/YアドレスレジスタYH1の内容がALPG内の演算レジスタへロードされてアドレス発生を開始し、このアドレス発生によってDUTの該当アドレスが指示されて書込み実行が行われる。即ち、当初はXアドレスレジスタXH1=0、YアドレスレジスタYH1=0であるから、図3に示すアドレス0の試験実施を実行する。尚、アドレスが進む毎に、上記インデックスレジスタIDX(ここでは2つのIDX1,IDX2)の内容が−1されていき、両方がゼロになると書込み試験は終了となる。
【0010】
ステップ130、132、140、145は、マッチ機能を用いて複数N個のDUTの同時測定に対する一連の制御動作を、OS(Operating System)が自動的に制御管理する内部処理手順である(図4A参照)。パターンプログラム中の「JFFI」命令(図6E参照)の利用によって、複数N個のDUTに対する一連のデバイス試験の同期測定が、上述説明したマッチ命令のように自動制御される。
【0011】
ステップ130はOSの管理下にある処理であり、図6(a)のパターンプログラム内の「JFFI MW1」命令(図6D参照)の都度、マッチホールドの制御を行い、また所定のマッチループ回数Nlpとなったら、このループから抜けてマッチフェイル有無の検出とその処理を行う。即ち、第1にマッチループ回数Nlpになるまでは、マッチ検出されたDUTがあれば当該DUTへの試験パターンをホールド状態に制御した後ENDステップ48へ進んでユーザープログラム側へ戻り、ループが継続される。第2に、マッチループ回数Nlpに達したとき、もしすべてマッチしていれば正常であるからENDステップ48へ進んでユーザープログラム側へ戻るが、もし未だマッチしていないDUTが1つでも有ればマッチフェイル(図3A参照)であるから、プログラムの実行権は強制的にOSに移行し、ステップ132へ分岐する。
【0012】
ステップ132は、OS管理下にあり、自動的に不良DUTの除外処理を行う。即ち、上記ステップ130でマッチフェイルの発生が有ったDUTが試験対象から除外処理(リジェクト)が行われる(図3C参照)。この結果、当該リジェクトデバイスは以後試験パターンが印加されなくなり、期待値との比較も行われなくなる。
【0013】
ステップ140は、OS管理下にあり、試験するDUTの有無チェックと分岐を行う。即ち、上記リジェクト後において、残りの試験対象のDUTの有無をチェックする。前記チェック結果で、第1に試験対象のDUTが無ければ試験実行は全て終了となりENDステップ48へ進む。第2に、試験対象のDUTが残っていれば残りのデバイスを試験する為に、ステップ145に分岐する。
【0014】
ステップ145は、OS管理下にあり、残りのデバイスを試験する為に、試験条件の初期設定を行う。即ち、当初のXアドレスレジスタXH1/YアドレスレジスタYH1の内容、即ちアドレス0がセットされ、及び当初のインデックスレジスタIDXのインデックス値4(実際には2つのインデックスレジスタIDX1、IDX2の例なので設定値は2と2)がセット(図6C参照)される。この結果、測定実行ステップ20の先頭へ強制的にジャンプしてデバイス試験が最初から実施される。このことは、既にPASSしているDUT2のアドレス空間、即ちアドレス0,1,2(図3E,F,G参照)が重複して試験実施(図3D区間参照)されることとなる。
【0015】
従って、従来の試験方法においては、最初のアドレス0に戻って試験実施する為に、過剰書込みや消去等になる難点がある。また、この重複するDUT2への試験実施の時間も無駄時間となっている。
【0016】
【発明が解決しようとする課題】
ところでシステム構成にもよるが、ロジックテスタでは同時測定するDUTの個数は2ステーションでは8個である。この為これら複数DUTの何れかにメモリ不良部位が有ると、不良回数の繰返し試験実施をすることになる。この結果、試験PASS済みのアドレス空間に対して繰返し試験実施することになる。例えば8個の場合は最悪8−1回もの繰返し試験実施となる。
このことは、有限の書込み回数、消去回数のデバイスでは好ましくない。更に、重複するアドレスに対する試験実施は、試験するアドレスが最後の方になるほど多くの無駄時間となり、デバイス試験のスループットを低下させる為、試験コスト高の要因となる難点がある。これらの観点から、従来の試験方法によるマッチモード機能を利用した複数DUTの同時測定方法においては実用上の難点がある。
そこで、本発明が解決しようとする課題は、マッチモード機能を利用した複数DUTの同時測定において、試験済のアドレス領域を重複試験しないで効率的なデバイス試験方法を実現する半導体試験装置の試験方法を提供することである。
【0017】
【課題を解決するための手段】
第1に、上記課題を解決するために、本発明の構成では、不揮発性メモリ若しくは不揮発性メモリを内蔵する被試験デバイスの複数個の同時測定を行う半導体試験装置の試験方法において、マッチフェイルの発生の有無に拘わらず所定マッチループ回数後にパターンプログラムへ制御権が戻るマッチ命令(例えばJFFJ命令)をパターンプログラムに記述しておき、マッチ命令の実行結果を受けて、マッチフェイルした不良DUTの有無を検出判定し、もしマッチフェイルした不良DUTが有る場合は当該不良DUTを除去し、現時点のデバイス試験アドレスを読み出して残りの試験続行アドレスを算出し、残りの試験続行回数を算出し、前記試験続行アドレスと前記試験続行回数とを試験開始条件にセットして継続するアドレスから試験続行することを特徴とする半導体試験装置の試験方法である。
上記発明によれば、特にロジックテスタにおけるマッチモード機能を利用した不揮発性メモリを内蔵する複数DUTの同時測定において、試験済のアドレス領域を重複試験しないで効率的なデバイス試験方法を実現する半導体試験装置の試験方法が実現できる。
【0018】
第1図と第2図は、本発明に係る解決手段を示している。
第2に、上記課題を解決するために、本発明の構成では、不揮発性メモリ若しくは不揮発性メモリを内蔵する被試験デバイスの複数個を同時測定し、前記不揮発性メモリへのアドレスを発生するALPGを備え、複数DUTとの同期をとるマッチモード機能を備える半導体試験装置によって複数個のDUTの同時測定を行う半導体試験装置の試験方法において、DUTへ試験パターンを印加するパターンプログラム内に所定マッチループ回数の同期待ちをした後、前記パターンプログラム自身へ制御権が戻るマッチ命令(例えばJFFJ命令)を記述したパターンプログラムを用い、ユーザープログラムからの測定開始命令(例えばMEAS LPAT命令)により上記パターンプログラムが実行開始されて複数DUTへ同一の試験パターンを印加し、前記パターンプログラム内における当該マッチ命令によって所定マッチループ回数の同期待ちをした後、前記パターンプログラムへ制御権が戻る測定実行ステップを具備し、前記測定実行ステップによる所定マッチループ回数の同期待ちの終了を受け、複数DUTのマッチフェイル有無のフェイルステータス情報を読み出して、第1に、マッチフェイルの発生が無いときは、測定実行ステップに進んで継続して次の測定実行をし、第2に、複数DUTの何れかにマッチフェイルが有るときはDUT除外ステップに進むマッチフェイル判定ステップを具備し、複数DUTのマッチフェイル有無の上記フェイルステータス情報を受けて、マッチフェイルする当該DUTを検出特定し、特定した当該DUTをデバイス試験から除外処理するDUT除外ステップを具備し、除外処理後の残りの試験対象DUTにおいて、第1に試験対象DUTが無い場合はデバイス試験を終了し、第2に試験対象DUTが有る場合はアドレス算出ステップに進む試験対象DUT判定ステップを具備し、マッチフェイルが発生したアドレス情報を読み出して、残りの試験続行アドレスを算出するアドレス算出ステップを具備し、マッチフェイルが発生したときの残りのループ回数情報を読み出して、残りの試験続行回数を算出する試験続行回数算出ステップを具備し、上記残りの試験続行アドレスと上記残りの試験続行回数を測定実行ステップで使用される試験開始条件に更新設定して上記測定実行ステップへ進む測定繰返しステップを具備することを特徴とする半導体試験装置の試験方法がある。
【0019】
また、DUTとしては不揮発性メモリ(例えばフラッシュメモリ)若しくは不揮発性メモリを内蔵するデバイス(例えばフラッシュメモリ内蔵CPU)であることを特徴とする上述半導体試験装置の試験方法がある。
【0020】
【発明の実施の形態】
以下に本発明の実施の形態を実施例と共に図面を参照して詳細に説明する。
【0021】
本発明について、図1の複数DUTを同時測定する試験工程図と、図2のメインプログラムとサブルーチン・プログラムの概念フローチャートと、図5のサブルーチン・プログラムの要旨と、図6(b)の要旨パターンプログラム例とを参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付す。
【0022】
図2のフローチャートについて、図1の試験工程図と共に説明する。
図2のメインプログラム側は、ステップ10とステップ15とした簡明な例である。
ステップ10は、従来と同様に各種試験条件の初期設定である。この中で関連する要素としては、ALPGによるアドレス発生の開始アドレス設定用のXアドレスレジスタXH1、YアドレスレジスタYH1があり、初期設定値を共に0値にセットする。また、アドレス空間に相当する試験回数をループするインデックスレジスタIDXがあり、値4を初期値としてセットする。尚、図6(b)の要旨パターンプログラムの具体例では2つのインデックスレジスタIDX1、IDX2(図6F参照)を用いている例なので、従来と同様に、設定値は2と2に別れて設定される。
【0023】
ステップ15は汎用に利用可能なサブルーチン・プログラムを単にCALLする簡単な例である。但し、このとき試験パターンのファイル名を渡すとき、仮引数(アーギュメント:argument)で変数渡しをすることで、任意のパターンプログラムのファイル名を利用できるように汎用性を与えておく。尚、所望によりサブルーチン・プログラムの内容は、メインプログラム上に記述して使用する形態でも良い。
【0024】
次に、サブルーチン・プログラムの説明に先立って、OSが管理処理するステップ25,26について説明する。
ステップ25,26は、パターンプログラム記述中におけるマッチ命令「JFFJ」実行時において、OSが制御管理している処理部分(図2A参照)である。図6(b)には、このマッチ命令「JFFJ」を用いたパターンプログラム例を示す。この中に記述されているマッチ命令「JFFJ MW1」(図6G参照)は、複数DUTの同時測定に対するマッチホールドの制御が行なわれた後、ループ先のラベル「MW1」へ所定マッチループ回数Nlpをループした後、ラベル「BBB」へ分岐する。従って常にパターンプログラム側へ制御権が戻ることとなる。
【0025】
ここでマッチ命令であるJFFJ命令とは、分岐アドレス用のBARレジスタとマッチループ回数用のFIDXレジスタを備えて、1個のDUTさえマッチ取れないときはマッチループ回数Nlpの通過後に無条件でBARレジスタで指定する(図6H参照)パターンプログラム上の分岐アドレス(ここではラベル「BBB」)へ分岐して終了する。つまり、マッチフェイル発生時に制御権がユーザープログラムへ戻る命令である。即ち、このJFFJ命令は、第1にFIDXレジスタによるマッチループ回数Nlp以前においてはユーザーのパターンプログラムがループ実行され、全てのDUTがマッチすれば、マッチ終了処理を実行した後、パターンプログラムの次のステップ(図6Gの次ステップ)に進む。但し当該マッチ命令の通過の都度マッチ検出を行い、もしマッチ検出されたDUTが有れば、直ちに当該DUTへの試験パターンをホールド状態に制御する。この結果、当該DUTは以後JFFJ命令が終了するまでホールドされて、無用な過剰書込み動作等の試験パターンの印加が回避される。第2にやがて、上記マッチループ回数Nlpの終了時点において、マッチ終了処理を実行した後BARレジスタで指定する分岐アドレス「BBB」へ分岐してOSの処理は終了する。ここでマッチ終了処理とは、もしマッチ検出されない不良なDUTがあれば当該DUTに対してFAILフラグをセットし、逆にマッチ検出されてホールド状態にあるDUTはそのホールド状態を解除して終了する。
このことは従来のように、OSによる様々な自動的な処理管理が行われない為に、マッチフェイルの有無、不良DUTの除外、残りの試験DUTの有無、試験開始条件の算出・設定等の多く処理管理を、自らの責任で後処理管理をするサブルーチン・プログラムを作成(図5参照)する必要がある。
【0026】
次に、図2のサブルーチン・プログラムについて説明する。
サブルーチン・プログラムは、ステップ20,22,30,34,40,50,54,56から成る。この中で、ステップ30,34,40,50,54,56が自身の責任で後処理管理をする部分である。尚、参考として前記ステップに対応する、より具体的なプログラム内容の要旨を図5に示す。このプログラム例では従来同様に、Xアドレスに対応するインデックスレジスタIDX1と、Yアドレスに対応するインデックスレジスタIDX2の2つのインデックスレジスタを試験回数用に用いている。
【0027】
そして、本発明のパターンプログラムには、図6(b)のパターンプログラム例に示すように、対応するマッチ命令、例えばJFFJ命令をパターンプログラム内(図6G参照)に記述しておく。
【0028】
図2の測定実行ステップ20は、試験パターンを印加して測定を開始する測定開始命令「MEAS LPAT」が主部である。前記により図6(b)に示す要旨パターンプログラムが実行開始し、内部で試験回数繰返して試験実行される。このとき、パターンプログラム内のマッチ命令「JFFJ」の実行の都度、OSの制御管理下であるステップ25へ移行する。
【0029】
図2のステップ25はOSの管理下にある処理であり、上記パターンプログラム内の「JFFJ」命令の都度、マッチホールドの制御を行い、また所定のマッチループ回数Nlpとなったら、このループから抜ける。かつこのときにマッチ検出を行い、マッチフェイルした当該DUTに対してマッチフェイルフラグをセットして終了する。その後、ステップ30のユーザー側のサブルーチン・プログラムへ制御権が戻ってくる。
【0030】
ステップ30は、マッチフェイル判定ステップであり、前記測定実行ステップ20による所定マッチループ回数Nlpの同期待ちの終了を受け、複数DUTのマッチフェイル有無のフェイルステータス情報を、例えばフェイルメモリ(FM)からテスタバスを介して読み出して、第1に、マッチフェイルの発生が無いときは、測定実行ステップ20に進んで、順次次のアドレス1,2,3により継続して測定実行をし、第2に、複数DUTの何れかにマッチフェイルが有るときはDUT除外ステップ34に進む。
【0031】
ステップ34は、DUT除外ステップであり、複数DUTのマッチフェイル有無の上記フェイルステータス情報を受けて、マッチフェイルする当該DUTを検出特定し、特定した当該DUTをデバイス試験から除外処理する。この例を、図5のステップ34内の「SET REJECTION」命令に示す。
【0032】
ステップ40は、試験対象DUT判定ステップであり、上記の除外処理後の残りの試験対象DUTにおいて、第1に試験対象DUTが無い場合はデバイス試験は終了となり、第2に試験対象DUTが有る場合はアドレス算出ステップ50に進む。
【0033】
ステップ50は、アドレス算出ステップであり、マッチフェイルが発生したアドレス情報を、例えばパターン発生器(PG)からテスタバスを介して読み出して、残りの試験続行アドレス「#X_ADR」、「#Y_ADR」を算出する。この例を、図5のステップ50に示す。
【0034】
ステップ54は、試験続行回数算出ステップであり、マッチフェイルが発生したときのインデックスレジスタIDX1、IDX2へ設定する残りのループ回数情報を、例えばPGからテスタバスを介して読み出して、残りの試験続行回数としてIDX1=X3、IDX2=0を算出する。この例を、図5のステップ54に示す。
【0035】
ステップ56は、測定繰返しステップであり、上記残りの試験続行アドレス「#X_ADR」、「#Y_ADR」と,上記残りの試験続行回数IDX1=X3、IDX2=0を測定実行ステップ20で使用される試験開始条件に更新設定して上記測定実行ステップ20へ進んで実行再開する。この例を、図5のステップ56に示す。
【0036】
上述発明のデバイス試験方法によれば、マッチ命令の「JFFJ」命令を用いるパターンプログラムとし、ステップ30,34,40,50,54,56による後処理プログラムを自身で備える試験方法としたことにより、マッチフェイルが発生しても、残りの良品DUTに対して、試験済アドレス以後のアドレスから継続して試験続行可能となるので、試験済のアドレス領域を重複試験することが回避できる利点が得られる。特に、有限の書込み回数、消去回数のデバイスでは、デバイス試験上におけるDUT劣化を最小にできるという品質向上の観点からも好ましく、優れた利点といえる。更に、試験済のアドレス領域の重複試験実施が無くなるので、その為の試験時間が解消される結果、デバイス試験のスループットも改善される利点も得られる。
【0037】
尚、本発明の実現方法は、上述実施の形態に示したフローチャート手順、あるいは具体的に示した処理内容に限るものではない。
例えば、マッチモード機能において、マッチホールドが不要なDUTあるいは試験方法の場合においては、マッチ検出されたDUTへの印加波形をホールドするマッチホールド機能を備えていない半導体試験装置にも、上述同様にして、マッチフェイルしたアドレスから継続して試験続行する試験方法が適用可能である。
また、DUTとしては、フラッシュメモリ以外の他の不揮発メモリを内蔵する他のデバイスで、有限の書換え回数の他のデバイス、例えばEEPROM、フラッシュメモリ内蔵CPU、FPLA(Field Programmable Logic Array)等のデバイスの複数個をマッチモード機能を利用して同時測定を実施する試験方法に対しても同様に適用できる。また、不揮発メモリ以外にも、マッチモード機能を利用して同時測定を実施する他の試験方法に適用しても良い。
【0038】
【発明の効果】
本発明は、上述の説明内容から、下記に記載される効果を奏する。
上述説明したように本発明によれば、マッチフェイル発生においてもユーザープログラム側へ制御が戻るマッチ命令を用い、後処理プログラムを備える試験方法とすることにより、マッチフェイルが発生しても、残りの良品DUTに対する、試験済アドレス以後のアドレスから継続して試験続行可能となるので、試験済のアドレス領域を重複試験することが回避できる大きな利点が得られる。更に、試験済のアドレス領域の重複試験実施の試験時間が解消される結果、デバイス試験のスループットが改善されて、効率的なデバイス試験方法を実現できる利点が得られる。従って本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図1】本発明の、複数DUTを同時測定する試験工程図。
【図2】図1に示すメインプログラムとサブルーチン・プログラムの概念フローチャート。
【図3】従来の、複数DUTを同時測定する試験工程図。
【図4】図3に示すメインプログラムの概念フローチャート。
【図5】本発明の、サブルーチン・プログラムの要旨。
【図6】従来と、本発明の要旨パターンプログラム例。
【符号の説明】
20 測定実行ステップ
30 マッチフェイル判定ステップ
34 DUT除外ステップ
40 試験対象DUT判定ステップ
50 アドレス算出ステップ
54 試験続行回数算出ステップ
DUT1,DUT2 被試験デバイス
Claims (4)
- 不揮発性メモリ若しくは該不揮発性メモリを内蔵する被試験デバイス(DUT)の複数個を同時測定し、該不揮発性メモリへのアドレスを発生するALPGを備え、複数DUTとの同期をとるマッチモード機能を備える半導体試験装置によって該複数個のDUTの同時測定を行う半導体試験装置の試験方法において、DUTへ試験パターンを印加するパターンプログラム内に所定マッチループ回数の同期待ちをした後該パターンプログラム自身へ戻るマッチ命令を記述したパターンプログラムを用い、ユーザープログラムからの測定開始命令により該パターンプログラムが実行開始されて複数DUTへ同一の試験パターンを印加し、該パターンプログラム内における当該マッチ命令によって所定マッチループ回数の同期待ちをした後該パターンプログラムへ戻る測定実行ステップと、
該測定実行ステップによる所定マッチループ回数の同期待ちの終了を受け、複数DUTのマッチフェイル有無のフェイルステータス情報を読み出して、第1に、マッチフェイルの発生が無いときは、測定実行ステップに進んで継続して次の測定実行をし、第2に、複数DUTの何れかにマッチフェイルが有るときはDUT除外ステップに進むマッチフェイル判定ステップと、
複数DUTのマッチフェイル有無の該フェイルステータス情報を受けて、マッチフェイルする当該DUTを検出特定し、特定した当該DUTをデバイス試験から除外処理するDUT除外ステップと、
除外処理後の残りの試験対象DUTにおいて、第1に試験対象DUTが無い場合はデバイス試験を終了し、第2に試験対象DUTが有る場合はアドレス算出ステップに進む試験対象DUT判定ステップと、
マッチフェイルが発生したアドレス情報を読み出して、残りの試験続行アドレスを算出するアドレス算出ステップと、
マッチフェイルが発生したときの残りのループ回数情報を読み出して、残りの試験続行回数を算出する試験続行回数算出ステップと、
該除外処理後の残りの試験対象DUTについて、該残りの試験続行アドレスと該残りの試験続行回数を測定実行ステップで使用される試験開始条件に更新設定して該測定実行ステップへ進む測定繰返しステップと、
を具備していることを特徴とする半導体試験装置の試験方法。 - DUTは不揮発性メモリ若しくは該不揮発性メモリを内蔵するデバイスであることを特徴とする請求項1に記載の半導体試験装置の試験方法。
- 不揮発性メモリ若しくは該不揮発性メモリを内蔵する被試験デバイス(DUT)の複数個を同時測定し、該不揮発性メモリへのアドレスを発生するALPGを備え、複数DUTとの同期をとるマッチモード機能を備える半導体試験装置によって該複数個のDUTの同時測定を行う半導体試験装置であって、DUTへ試験パターンを印加するパターンプログラム内に所定マッチループ回数の同期待ちをした後該パターンプログラム自身へ戻るマッチ命令を記述したパターンプログラムを用い、ユーザープログラムからの測定開始命令により該パターンプログラムが実行開始されて複数DUTへ同一の試験パターンを印加し、該パターンプログラム内における当該マッチ命令によって所定マッチループ回数の同期待ちをした後該パターンプログラムへ戻る測定を実行する測定実行部と、
該測定実行部による所定マッチループ回数の同期待ちの終了を受け、複数DUTのマッチフェイル有無のフェイルステータス情報を読み出して、複数DUTのマッチフェイル有無を判定し、マッチフェイルの発生が無いときは、該測定実行部により継続して次の測定を実行させるマッチフェイル判定部と、
複数DUTのマッチフェイル有無の該フェイルステータス情報を受けて、複数DUTの何れかにマッチフェイルが有るときは、マッチフェイルする当該DUTを検出特定し、特定した当該DUTをデバイス試験から除外処理するDUT除外部と、
除外処理後の残りの試験対象DUTの有無を判定し、試験対象DUTが無い場合はデバイス試験を終了する試験対象DUT判定部と、
除外処理後に残りの試験対象DUTが有る場合に、マッチフェイルが発生したアドレス情報を読み出して、残りの試験続行アドレスを算出するアドレス算出部と、
マッチフェイルが発生したときの残りのループ回数情報を読み出して、残りの試験続行回数を算出する試験続行回数算出部と、
該除外処理後の残りの試験対象DUTについて、該残りの試験続行アドレスと該残りの試験続行回数を測定実行部で使用される試験開始条件に更新設定して該測定実行部による測定を実行再開させる測定繰返し部と、
を備える半導体試験装置。 - アドレス算出部は、パターン発生器からマッチフェイルが発生したアドレス情報を該ALPGから読み出して、残りの試験続行回数を算出する請求項3に記載の半導体試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20900298A JP4156712B2 (ja) | 1998-07-24 | 1998-07-24 | 半導体試験装置の試験方法 |
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