KR100411528B1 - 반도체 디바이스의 시험 장치 및 시험 방법 - Google Patents

반도체 디바이스의 시험 장치 및 시험 방법 Download PDF

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Abstract

본 발명은 복수의 반도체 디바이스를 시험하는 반도체 디바이스 시험 장치용의 시험 신호 공급 장치로서, 상기 반도체 디바이스로 입력 신호 패턴을 출력하고, 상기 입력 신호 패턴이 인가된 상기 반도체 디바이스가 시험에 합격하였음을 알려주는 매치 신호(match signal)를 수신하는 시험 패턴 발생부, 상기 매치 신호를 수신하여 상기 시험에서 불합격한 반도체 디바이스를 검출하고, 상기 시험에서 불합격한 상기 반도체 디바이스를 확인하는 매치-페일 신호(match-fail signal)를 출력하는 매치-페일 검출부, 및 상기 매치-페일 검출부에 접속되어 상기 매치-페일 검출부로부터 상기 매치-페일 신호를 수신하고, 상기 매치-페일 신호를 기억하며, 상기 기억된 매치-페일 신호에 의해 상기 시험에서 불합격한 것으로 확인된 상기 반도체 디바이스에 대한 상기 입력 신호 패턴의 인가를 정지시키는 제1 정지 신호를 출력하는 정지 신호 출력부를 포함하는 시험 신호 공급 장치를 제공한다.

Description

반도체 디바이스의 시험 장치 및 시험 방법{SEMICONDUCTOR DEVICE TESTING APPARATUS AND METHOD FOR TESTING SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스의 시험을 위한 반도체 디바이스 시험 장치에 관한 것이다. 특히 본 발명은 시험의 재개 직후, 시험을 방해 받지 않으며, 또 시험 종료 때까지, 매치-페일(match-fail)을 야기하는 입력 신호 패턴을 반도체 디바이스에 인가하지 않는 반도체 디바이스 시험 장치에 관한 것이다.
도 1은 반도체 디바이스 시험 장치의 패턴 발생기(10)의 구성을 도시한다. 패턴 발생기(10)는 매치-페일 검출부(20), 시퀀스 제어부(40) 및 패턴 데이터 메모리(50)를 구비하고 있다. 제어 장치(210)는 패턴 발생기(10)의 각부를 제어하며, 패턴 발생기(10)의 각부는 기준 클록 발생기(60)로부터 출력되는 클록 신호를 받는다.
반도체 디바이스 시험 장치는 시스템 LSI 등의 로직 IC 시험에 사용되며, 특히 반도체 디바이스 시험 장치(100)는 복수의 반도체 디바이스를 동시에 시험할 수 있다. 패턴 발생기(10)는 입력 신호 패턴(12)과, 소정의 제어 시퀀스에 따른 기대치 신호 패턴(14)을 발생시킨다. 입력 신호 패턴(12)은 시험 대상물인 반도체 디바이스로 입력되는 신호이다. 기대치 신호 패턴(14)은 입력 신호 패턴(12)이 반도체 디바이스에 인가될 때, 반도체 디바이스로부터 출력되어야만 하는 신호이다.
패턴 데이터 메모리(50)는 입력 신호 패턴(12) 및 기대치 신호 패턴(14)의 데이터 메모리를 기억한다. 시퀀스 제어부(40)가 패턴 데이터 메모리(50)로 어드레스 신호(45)를 출력함으로써, 패턴 데이터 메모리(50)는 입력 신호 패턴(12) 및 기대치 신호 패턴(14)을 발생시킨다. 시퀀스 제어부(40)는 매치 신호 생성기(94)로부터 매치 신호(96)를 받는다. 매치 신호(96)는, 입력 신호 패턴(12)이 반도체 디바이스에 인가될 때, 반도체 디바이스로부터 출력되는 출력 신호 패턴이 기대치 신호 패턴(14)에 근거하여 정해지는 소정의 값으로 되었는지를 보여준다. 매치-페일 검출부(20)가 매치 신호(96)를 기다리는 매치 사이클 동안 매치 신호(96)를 받지 못하면, 매치-페일 검출부(20)는 시퀀스 제어부(40)로 매치-페일 신호(22)를 출력한다.
시퀀스 제어부(40)는 패턴 카운터(42), 어드레스 카운터(44) 및 컨트롤러(46)를 포함한다. 패턴 카운터(42)는 매치 사이클을 카운트하며, 어드레스 카운터(44)는 제어 시퀀스의 어드레스를 카운트한다. 컨트롤러(46)는 소정의 제어 시퀀스에 근거하여 패턴 카운터(42) 및 어드레스 카운터(44)를 제어한다. 또한 컨트롤러(46)는 매치 사이클 신호(43)를 매치-페일 검출부(20)로 출력한다. 매치 사이클 신호는 매칭 프로세스가 진행중임을 매치-페일 검출부(20)에 알린다. 또한 컨트롤러(46)는, 컨트롤러(46)가 매치-페일 검출부(20)로부터 매치-페일 신호(22)를 받으면, 클록 신호의 생성을 멈추게 하기 위하여 기준 클록 발생기(60)로 클록 제어 신호(48)를 출력한다. 클록 제어 신호(48)는 기준 클록 발생기(60)를 제어하여 클록 신호의 생성을 멈추게 한다.
컨트롤러(46)는, 매치 사이클 동안 컨트롤러(46)가 매치 신호(96)를 받으면, 제어 시퀀스를 계속하기 위하여 패턴 카운터(42) 및 어드레스 카운터(44)를 제어한다. 한편, 컨트롤러(46)가 매치-페일 신호(22)를 받으면, 컨트롤러(46)는 제어 신호를 멈추기 위하여 패턴 카운터(42) 및 어드레스 카운터(44)를 제어함과 동시에, 클록 제어 신호(48)를 출력하는 페일 스톱 프로세스를 실행한다. 페일 스톱 프로세스에 의해 시험은 정지된다. 시험을 재개하려면 처음부터 다시 시작해야 한다.
복수의 반도체 디바이스를 동시에 시험할 때는, 전체 반도체 디바이스에 대한 입력 신호 패턴(12)의 쓰기(writing) 및 전체 반도체 디바이스로부터의 출력 신호 패턴의 읽기(reading)가 정상적으로 완료되었는가를 확인하면서 시험이 진행된다. 따라서, 일련의 시험은 몇 개의 단계로 나누어지며, 각 반도체 디바이스(200)의 쓰기 및 읽기 프로세스의 완료 여부는 매치 사이클 동안 확인된다. 매치 사이클은 일련의 시험의 각 단계 사이의 미리 정해진 시간이다. 각 반도체 디바이스(200)의 읽기 및 쓰기 프로세스가 매치 사이클 동안 완료되지 못했다면, 복수의 반도체 디바이스 중 어느 하나가 불량 디바이스인 것이다. 시험을 정지한 후, 불량 디바이스가 시험 대상에서 제거한 후, 다시 시험을 시작한다.
도 2는 종래의 반도체 디바이스 시험 장치를 이용하여 하나의 반도체 디바이스를 시험하는 과정을 보여주는 플로 챠트이다. 시험 1(S102)에서 입력 신호 패턴(12)은 반도체 디바이스에 인가된다. 그 후, 매치 사이클(S104) 동안, 반도체 디바이스로부터 출력된 출력 신호 패턴이 기대치 신호 패턴(14)에 근거하여 정해진 소정의 값과 매치가 되면, 시험 2(S106)가 계속된다. 그러나 매치 사이클 동안 반도체 디바이스로부터 출력된 출력 신호 패턴이 기대치 신호 패턴(14)에 근거하여 정해진 소정의 값과 매치되지 않으면, 매치-페일로서 그 시점에서 시험은 종료된다. 이어서 시험 2(S106) 다음의 매치 사이클(S108)에서 동일한 과정이 실행되며, 시험 3(S110)이 완료되면 시험의 전과정이 종료된다.
도 3은 종래의 반도체 디바이스 시험 장치를 사용하여 복수의 반도체 디바이스를 동시에 시험하는 과정을 보여주는 플로 챠트이다. 도 3에 도시된 바와 같이, 시험 1(S152)이 실행된 후 매치 사이클(S154, yes) 동안, 반도체 디바이스로부터 출력된 출력 신호 패턴이 소정의 값과 매치되면, 시험 2(S156)의 실행이 계속된다.
그러나 시험 1(S152)이 실행된 후, 매치 사이클(S154, no) 동안, 반도체 디바이스로부터 출력된 출력 신호 패턴이 소정의 값과 매치되지 않으면, 시험은 매치-페일(S156)로서 그 시점에서 정지된다. 시험(164)을 정지한 다음, 시험 대상으로부터 매치-페일을 야기한 반도체 디바이스를 제거한 후 다른 디바이스를 계속해서 시험하기 위해서는 시험 1(S152)을 처음부터 다시 시작해야 한다. 시험을 계속하지 않는다면 그 시점에서 시험이 종료된다.
시험 2(S156)가 실행된 후, 매치 사이클(S154)과 동일한 과정이 매치 사이클(S158)에서 실행된다. 시험 2(S156)이 실행된 후, 매치 사이클(S158, no) 동안 반도체 디바이스로부터 출력된 출력 신호 패턴이 소정의 값과 매치되지 않으면, 시험은 매치-페일(S162)로서 그 시점에서 정지된다. 시험(S164)을 정지한 후, 시험 대상으로부터 매치-페일을 야기한 반도체 디바이스를 제거한 다음, 계속해서 다른 디바이스를 시험하기 위해서는 시험 1(S152)이 처음부터 다시 실행된다. 시험을 계속하지 않는다면 시험은 그 시점에서 종료된다. 시험 3(S160)이 완료되면 시험의 전과정이 종료된다.
도 4는 종래의 반도체 디바이스 시험 장치를 사용하여 복수의 반도체 디바이스를 시험하는 과정을 보여주는 타임 챠트이다. 도 4에 도시된 바와 같이, 복수의 반도체 디바이스가, 시험 1(S202)이 실행된 후, 매치 사이클(S204) 동안 반도체 디바이스로부터 출력된 출력 신호 패턴이 소정의 값과 매치되는가를 알아보기 위해 시험된다.
여기서, 반도체 디바이스 중의 어느 것이 매치-페일(S206)을 야기하면 전체 디바이스에 대한 시험이 정지된다. 그 후, 매치-페일을 야기한 반도체 디바이스는 시험 대상(S208)으로부터 제거된다. 그 다음, 남아 있는 다른 반도체 디바이스를 위한 시험 1(S210)이 처음부터 다시 시작된다. 그 후, 시험 1(S210), 시험 2(S214) 및 시험 3(S218)이 연속적으로 실행되며, 각 매치 사이클(S212, S216)에서 매치-페일이 야기되지 않는다면, 시험의 전과정이 종료된다.
종래에는, 복수의 반도체 디바이스를 동시에 시험하는 경우, 매치 사이클 동안 반도체 디바이스의 하나에 매치-페일이 야기되면, 모든 반도체 디바이스에 대한 시험이 정지되며, 그 후, 매치-페일을 야기한 반도체 디바이스는 시험 대상에서 제거된다. 또한 남아 있는 반도체 디바이스에 대한 시험을 완료하기 위해서는, 시험이 처음부터 다시 시작되어야 한다. 따라서, 복수의 반도체 디바이스를 동시에 시험함으로써 전체 시험 시간을 단축하려는 목적은, 전술한 장치 및 방법에 의해서는달성될 수 없다.
또한, 플러시 메모리(flush memory)를 내장한 시스템 LSI를 시험하는 경우, 매치-페일로 인해 시험이 도중에 정지되었다가 처음부터 다시 시작된다면, 플러시 메모리 속에 동일한 데이터가 반복해서 쓰여지기 때문에, 데이터의 과잉 쓰기로 인해 플러시 메모리가 파괴될 염려가 있다. 결과적으로 시험이 불가능해진다는 결점이 있다.
또한, 위상 동기 루프 디바이스(Phase Locked Loop device, PLL 디바이스)를 내장한 시스템 LSI를 시험하는 경우, 시험의 시작에 앞서 PLL을 록킹(locking)하기 위해 잠깐 동안 시스템 LSI에 클록(clock)이 연속적으로 인가되어야 한다. 이로 인해, 매치-페일에 의해 시험이 정지된 후, 남아 있는 반도체 디바이스에 대한 시험을 재개하기 위해서는, 시험을 재개할 때마다, PLL이 록킹될 때까지 기다려야만 한다. 따라서 즉시 시험을 재개할 수 없다는 결점이 있다.
도1은 종래의 반도체 디바이스 시험 장치에서의 패턴 발생기(10)의 구성을 도시하는 블록도이다.
도 2는 종래의 반도체 디바이스 시험 장치를 사용하여 1개의 반도체 디바이스를 시험하는 과정을 도시하는 플로 챠트이다.
도 3은 종래의 반도체 디바이스 시험 장치를 사용하여 복수의 반도체 디바이스를 동시에 시험하는 과정을 도시하는 플로 챠트이다.
도 4는 종래의 반도체 디바이스 시험 장치를 사용하여 복수의 반도체 디바이스를 동시에 시험하는 과정을 도시하는 타임 챠트이다.
도 5는 제1 실시 형태에서 반도체 디바이스 시험 장치(100)의 전체 구성을 도시하는 블록도이다.
도 6은 제1 실시 형태에서 시험 대상이 되는 반도체 디바이스(200)의 일예인 시스템 LSI를 도시한다.
도 7은 제1 실시 형태에서 패턴 발생기(10)의 구성을 도시하는 도면이다.
도 8은 제1 실시 형태에서 어드레스 카운터(44)의 구성을 도시하는 도면이다.
도 9는 제1 실시 형태에서 복수의 반도체 디바이스(200)를 동시에 시험하는 과정을 도시하는 플로 챠트이다.
도 10은 제1 실시 형태에서 복수의 반도체 디바이스(200)를 동시에 시험하는 과정을 도시하는 타임 챠트이다.
도 11은 제1 실시 형태에서 시퀀스 제어부(40)의 제어 시퀀스 및 패턴 데이터 메모리(50)에 기억되는, 입력 신호 패턴(12) 및 기대치 신호 패턴(14)의 데이터를 대응시켜 도시한다.
도 12는 제1 실시 형태에서 어드레스 카운터(44)의 제어 시퀀스를 도시하는 도면이다.
도 13은 제2 실시 형태에서 복수의 패턴 발생기(10)를 구비한 반도체 디바이스 시험 장치(100)의 전체 구성을 도시하는 블록도이다.
도 14는 제3 실시 형태에서 반도체 디바이스 시험 장치(100)의 전체 구성을 도시하는 블록도이다.
도 15는 제3 실시 형태에서 패턴 발생기(10)의 구성을 도시하는 도면이다.
도 16은 제3 실시 형태에서 파형 정형기(70)의 구성을 도시하는 도면이다.
도 17은 제3 실시 형태에서 복수의 반도체 디바이스(200)를 동시에 시험하는 과정을 도시하는 플로 챠트이다.
도 18은 제3 실시 형태에서 복수의 반도체 디바이스(200)를 동시에 시험하는 과정을 도시하는 타임 챠트이다.
도 19는 제4 실시 형태에서 반도체 디바이스 시험 장치(100)의 전체 구성을도시하는 블록도이다.
도 20은 제4 실시 형태에서 파형 정형기(70)의 구성을 도시하는 도면이다.
본 발명의 목적은 종래의 기술에 수반되는 전술한 바의 결점들을 극복할 수 있는 반도체 디바이스의 시험 장치 및 방법을 제공하는 것이다. 전술한 목적 및 기타의 목적은 권리 청구 범위의 독립항에 기재된 특징들의 조합에 의해 달성될 수 있다. 종속항은 본 발명의 또 다른 유리한 구체적인 예를 기재하고 있다.
본 발명의 제1 특징에 따르면, 복수의 반도체 디바이스의 시험 장치에서 시험 신호 공급 장치는 다음을 포함한다:
반도체 디바이스로 입력 신호 패턴를 출력하며, 입력 신호 패턴이 인가된, 시험에 합격한 반도체 디바이스의 상태를 보여주는 매치 신호를 받는 시험 패턴 발생부; 시험에 불합격한 반도체 디바이스를 검출하는 매치 신호를 받고, 시험에 불합격한 반도체 디바이스를 확인하는 매치-페일 신호를 출력하기 위한 매치-페일 검출부;
매치-페일 검출부로부터의 매치-페일 신호를 수신하고, 이 매치-페일 신호를 기억하며, 기억된 매치-페일 신호에 의해 확인된, 시험에서 불합격된 반도체 디바이스에 대한 입력 신호 패턴의 인가를 정지시키는 제1 정지 신호를 출력하기 위하여 매치-페일 검출부에 접속된 정지 신호 출력부.
또한 정지 신호 출력부는 매치 신호에 의해 상태가 확인된, 시험에 합격된 반도체 디바이스에 대한 입력 신호 패턴의 인가를 정지시키는 제2 정지 신호를 출력할 수 있다. 정지 신호 출력부는, 매치-페일 검출부로부터의 매치-페일 신호를 받아 기억하기 위한, 매치-페일 검출부와 접속된 레지스터를 가질 수 있다.
또한 정지 신호 출력부는 제1 정지 신호 또는 제2 정지 신호를 출력하기 위하여, 레지스터에 기억된 매치 신호 및 매치-페일 신호를 받기 위한, 레지스터에 접속된 논리합(logical addition) 회로를 가진다. 정지 신호 출력부는 소정의 사이클 동안 제2 정지 신호를 출력할 수 있으며, 시험 패턴 발생부는 소정의 사이클이 종료된 후, 반도체 디바이스에 대한 입력 신호 패턴의 인가를 재개할 수 있다.
정지 신호 출력부는 시험이 종료될 때까지 제1 정지 신호를 출력할 수 있다. 정지 신호 출력부는 소정의 사이클 동안 제2 정지 신호를 출력할 수 있으며, 시험 패턴 발생부는 소정의 사이클이 종료된 후, 입력 신호 패턴을 출력할 수 있다.
본 발명의 제2 형태에 따르면, 복수의 반도체 디바이스를 시험하는 반도체디바이스 시험 장치는 다음을 포함한다:
반도체 디바이스로 입력 신호 패턴을 출력하고, 입력 신호 패턴이 반도체 디바이스에 인가되면 반도체 디바이스로부터 출력되어야 하는 기대치 신호 패턴을 출력하는 시험 패턴 발생부;
복수의 반도체 디바이스로부터 출력되는 출력 신호 패턴을, 기대치 신호 패턴에 근거하여 정해진 소정의 값과 비교하여, 출력 신호 패턴이 소정에 값과 매치되면 매치 신호를 출력하는 비교 유닛;
반도체 디바이스의 출력 신호 패턴이 소정의 값과 매치되지 않는다는 것을 검출하기 위해 매치 신호를 받고, 반도체 디바이스의 출력 신호 패턴이 소정의 값과 매치되지 않는다는 것을 확인하기 위한 매치-페일 신호를 출력하는 매치-페일 검출부;
매치-페일 검출부로부터의 매치-페일 신호를 받아 기억하며, 반도체 디바이스의 출력 신호 패턴이 소정의 값과 매치되지 않고, 기억된 매치-페일 신호에 의해 이것이 확인되면, 반도체 디바이스에 대한 입력 신호 패턴의 인가를 정지시키는 제1 정지 신호를 출력하는 정지 신호 출력부.
또한 정지 신호 출력부는 반도체 디바이스의 출력 신호 패턴이 소정의 값과 매치되지 않으면, 반도체 디바이스에 대한 입력 신호 패턴의 인가를 정지시키는 제2 정지 신호를 출력할 수 있다. 정지 신호 출력부는, 매치-페일 검출부로부터 매치-페일 신호를 받아 기억하기 위한, 매치-페일 검출부와 접속된 레지스터를 가지고 있다.
또한 정지 신호 출력부는 매치 신호를 받기 위해 레지스터에 접속된 논리합 회로를 가지며, 매치-페일 신호는 제1 정지 신호 또는 제2 정지 신호를 출력하기 위해 레지스터에 기억된다. 또한 반도체 디바이스 시험 장치는 시험 패턴 발생부 및 정지 신호 출력부에 접속된 파형 정형기(波形整形器)를 포함하는데, 이것은 시험 패턴 발생부로부터 입력 신호 패턴을 받고, 정지 신호 출력부로부터 제1 정지 신호 또는 제2 정지 신호를 받으며, 제1 정지 신호 또는 제2 정지 신호를 받을 때를 제외하고는 입력 신호 패턴을 정형 및 출력하기 위한 것이다.
파형 정형기는 시험의 종료시까지 파형 정형기가 제1 정지 신호를 받을 때를 제외하고는 입력 신호 패턴을 출력할 수 있다. 정지 신호 출력부는 소정의 사이클 동안 제2 정지 신호를 출력할 수 있으며, 시험 패턴 발생부는 소정의 사이클이 종료된 후, 파형 정형기로 입력 신호 패턴을 출력할 수 있다.
본 발명의 제3 형태에 따르면, 복수의 반도체 디바이스를 시험하는 방법은 다음을 포함한다:
입력 신호 패턴을 반도체 디바이스로 출력 하는 것;
입력 신호 패턴이 반도체 디바이스에 인가되면 반도체 디바이스로부터 출력되어져야 하는 기대치 신호 패턴을 출력하는 것;
복수의 반도체 디바이스로부터 출력되는 출력 신호 패턴을 기대치 신호 패턴에 근거하여 정해진 소정의 값과 비교하는 것;
출력 신호 패턴이 소정의 값과 매치되면 매치 신호를 출력하는 것;
반도체 디바이스로부터 출력된 출력 신호 패턴이 소정의 값과 매치되지 않으면 매치-페일 신호를 출력하는 것;
매치-페일 신호를 기억하는 것;
기억된 매치-페일 신호에 의해 확인된, 반도체 디바이스에 대한 입력 신호 패턴의 인가를 정지시키기 위한 제1 정지 신호를 출력하는 것.
또한 제1 정지 신호는 출력 신호 패턴이 소정의 값과 매치되면 반도체 디바이스에 대한 입력 신호 패턴의 인가를 정지시키는 제2 정지 신호를 출력할 수 있다. 또한 반도체 디바이스 시험 장치는, 제1 정지 신호 또는 제2 정지 신호를 받을 때를 제외하고는 반도체 디바이스로 가는 입력 신호 패턴을 정형 및 출력한다.
정형 및 출력 단계에서는 시험이 종료될 때까지 제1 정지 신호를 받을 때를 제외하고는 입력 신호 패턴을 출력할 수 있다. 제2 정지 신호의 출력은 소정의 사이클 동안 행해질 수 있으며, 입력 신호 패턴의 출력은 소정의 사이클이 종료된 후 행해질 수 있다.
본 발명의 제4 형태에 따르면, 복수의 반도체 디바이스를 시험하는 방법은 다음을 포함한다:
복수의 반도체 디바이스의 각각에 입력 신호 패턴을 인가하는 단계;
액티브 매치 신호를 출력하는 반도체 디바이스에 입력 신호 패턴을 인가하기 위해 정지시키는 단계; 반도체 디바이스로부터 출력된 출력 신호 패턴이 소정의 값과 매치가 되면 매치 신호는 활성화된다.
액티브 매치 신호를 출력하는 반도체 디바이스에만 입력 신호 패턴의 인가를 재개하는 단계.
또한 정지 단계에서는, 입력 신호 패턴의 인가가 재개되는 반도체 디바이스를 제외한 복수의 반도체 디바이스에 대한 입력 신호 패턴의 인가를 정지시킬 수 있다. 정지 단계에서는 소정의 사이클 동안, 액티브 매치 신호를 출력하는 반도체 디바이스에 대한 입력 신호 패턴의 인가를 정지시킬 수 있으며, 재개 단계에서는 소정의 사이클이 종료된 후, 반도체 디바이스에 대한 입력 신호 패턴의 인가를 재개할 수 있다.
또한 정지 단계에서는, 시험의 종료 때까지 입력 신호 패턴의 인가가 재개되는 반도체 디바이스를 제외한 복수의 반도체 디바이스에 대한 입력 신호 패턴의 인가를 정지시킬 수 있다.
또한 상기 방법은 다음을 포함한다:
복수의 반도체 디바이스로 입력될 입력 신호 패턴과, 입력 신호 패턴이 반도체 디바이스에 인가되면 복수의 반도체 디바이스로부터 출력되어야 하는 기대치 신호 패턴을 생성하는 것;
복수의 반도체 디바이스로부터 출력된 복수의 출력 신호 패턴을, 기대치 신호 패턴을 근거로 하여 정해진 소정의 값과 비교하는 것(출력 신호 패턴이 소정의 값과 매치가 되면 액티브 매치 신호를 출력한다);
또한 상기 방법은 다음을 포함한다:
입력 신호 패턴의 파형을 정형(整形)하는 단계;
정형된 입력 신호 패턴을 반도체 디바이스로 출력하는 단계;
전술한 전형 단계는 다음을 포함한다:
액티브 매치 신호를 출력하는 반도체 디바이스로 입력 신호 패턴의 적어도 일부를 출력하기 위한 정지 단계;
액티브 매치 신호를 출력하는 반도체 디바이스로만 입력 신호 패턴을 출력하는 재개 단계; 및
입력 신호 패턴의 인가가 재개되는 반도체 디바이스를 제외한 복수의 반도체 디바이스에 대한 입력 신호 패턴의 인가를 정지시키는 단계.
정지 단계에서는 액티브 매치 신호를 출력하는 반도체 디바이스에 대한 입력 신호 패턴의 인가를 정지시키는 제1 정지 신호를 출력할 수 있다. 또한 정지 단계에서는 입력 신호 패턴의 인가가 재개 단계에 의해 재개되는 반도체 디바이스를 제외한 반도체 디바이스에 대한 입력 신호 패턴의 인가를 정지시키는 제2 정지 신호를 출력할 수 있다. 정지 단계에서는 또한 소정의 사이클 동안 복수의 반도체 디바이스 중의 어느 것이 액티브 매치 신호를 출력하지 않는가를 검출하는 단계를 포함할 수 있다.
또한 정지 단계는 다음을 포함한다:
반도체 디바이스가 소정의 사이클 동안 검출된 액티브 매치 신호를 출력하지 않는다는 것을 기억하는 단계;
소정의 사이클 동안 반도체 디바이스가 액티브 매치 신호를 출력하거나 또는 반도체 디바이스가 기억 단계에 의해 기억되면, 제1 정지 신호를 출력하는 단계;
또한 정지 신호 출력의 단계에서는 시험의 종료시까지 제2 정지 신호를 출력할 수 있다.
본 발명의 제5 형태에 따르면, 복수의 반도체 디바이스를 시험하는 방법은 다음을 포함한다:
소정의 기간 동안 반도체 디바이스에 입력 신호 패턴을 반복적으로 인가함으로써 반도체 디바이스를 시험하는 것;
입력 신호 패턴이 완전하게 쓰여지는 반도체 디바이스에 대한 시험을 계속하는 동안, 입력 신호 패턴이 불완전하게 쓰여지는 반도체 디바이스의 시험을 정지시키는 것.
여기에서 본 발명의 모든 특징들이 설명된 것은 아니다. 또한 본 발명은 전술한 특징들의 하위 조합(sub-combination)이 될 수도 있다. 본 발명의 특징들은 첨부한 도면을 참조하여 설명되는 다음의 실시예를 통해 더 분명히 이해될 것이다.
(실시형태)
지금부터, 바람직한 실시예를 통해 본 발명이 설명되지만, 본 실시예가 본 발명의 범위을 제한하는 것은 아니다. 본 실시예에서 설명되는 모든 특징 및 그것들의 조합이 반드시 본 발명의 필수적 요소라고는 말할 수 없다.
도 5는 본 발명의 제1 실시 형태에서, 반도체 디바이스 시험 장치(100)의 제1 실시예의 구성을 보여주는 블록도이다. 도 5에 도시된 바와 같이, 반도체 디바이스 시험 장치(100)는 패턴 발생기(10), 기준 클록 발생기(60), 타이밍 발생기(62), 파형 정형기(70), 신호 입/출력부(80), 비교 유닛(90) 및 불량 해석 메모리부(110)을 구비하고 있다.
반도체 디바이스 시험 장치(100)는 시스템 LSI 등의 로직 IC의 시험에 사용된다. 특히 반도체 디바이스 시험 장치(100)는 복수의 반도체 디바이스(200)를 동시에 시험할 수 있다. 시스템 LSI가 플러시 메모리를 내장하는 경우, 시험 패턴은 소정의 회수 동안 연속적으로 인가되어야 한다.
이것은 데이터가 소정의 회수만큼 플러시 메모리에 인가되지 않으면 플러시 메모리에 데이터가 쓰여질 수 없는 플러시 메모리의 특성 때문이다. 쓰기에 필요한 데이터의 인가 회수는 플러시 메모리의 규격에 따라 다르지만, 일반적으로 규격 회수는 필요한 인가 회수보다 많게 설정된다. 예를 들면, 플러시 메모리에 데이터를 약 20회 인가하여 쓰여질 수 있다면, 플러시 메모리에 대한 데이터 인가의 규격 회수는 100회로 설정될 수 있다.
전술한 복수의 반도체 디바이스를 시험하기 위해서는 시험 시간의 단축을 위해 모든 플러시 메모리에 대해 20회로 설정되며, 데이터의 쓰기가 안된 플러시 메모리를 시험 대상에서 제거한 후, 남아 있는 플러시 메모리에 대해 시험은 계속된다. 시험 대상에서 제거된 플러시 메모리는 다른 플러시 메모리와 함께, 예를 들면 데이터를 30회 인가하여 별도로 시험될 수 있다.
복수의 반도체 디바이스(200)가 동시에 시험되어지면, 복수의 반도체 디바이스(200)에 대한 입력 신호 패턴(12)의 쓰기 및 복수의 반도체 디바이스(200)로부터의 출력 신호 패턴(88)의 읽기가 모든 복수의 반도체 디바이스(200)에 대해 정상적으로 완료되었는지를 확인하면서 시험이 진행된다. 그러므로 일련의 시험은 몇 단계로 나누어져, 반도체 디바이스(200)에 대한 데이터의 읽기 및 쓰기가 매치 사이클 내에 완료되었는가를 확인한다. 매치 사이클은 각 단계 사이의 소정의 시간 구간이다.
출력 신호 패턴(88)이 매치 사이클 동안 기대치와 매치되지 않으면, 복수의 반도체 디바이스(200) 중의 매치-페일된 디바이스는, 시험을 정지한 후 시험 대상에서 제외된 다음 시험은 계속된다.
패턴 발생기(10)는 소정의 제어 시퀀스에 근거하여 입력 신호 패턴(12) 및 기대치 신호 패턴(14)를 생성한다. 입력 신호 패턴(12)은 시험 대상인 반도체 디바이스(200)에 인가되는 패턴이며, 기대치 신호 패턴(14)은 입력 신호 패턴(12)이 반도체 디바이스(200)에 인가되면 반도체 디바이스(200)로부터 출력되어야 하는 패턴이다. 패턴 발생기(10)는 권리 청구 범위의 청구항에서 시험 신호 공급 장치로 표현되어 있다.
기준 클록 발생기(60)는 패턴 발생기(10)로 클록 신호(CLK1)를 출력하며, 타이밍 발생기(62)로 클록 신호(CLK2)를 출력한다. 기준 클록 발생기(10)는 패턴 발생기(10)로부터 출력되는 클록 제어 신호(48)에 근거하여 제어된다. 타이밍 발생기(62)는 클록 신호(CLK2)에 근거한 여러가지 타이밍에서 타이밍 신호(63)를 생성한다. 타이밍 신호(63)는 반도체 디바이스(200)에 대한 입력 신호 패턴(12)의 인가 타이밍을 제어한다.
파형 정형기(70)는 입력 신호 패턴(12)의 파형을 각 반도체 디바이스(200)의 특성에 적합하도록 각각 타이밍 신호에 근거하여 정형(formatting)하고, 또한 타이밍 신호에 근거하여 반도체 디바이스(200)에 대한 입력 신호 패턴(12)의 인가를 제어한다.
패턴 발생기(10)로부터 기준 클록 발생기(60)로 클록 제어 신호(48)가 출력되면, 기준 클록 발생기(60)로부터 타이밍 발생기(62)로의 클록 신호(CLK2)의 출력이 정지됨과 동시에, 타이밍 발생기(62)에 의한 타이밍 신호의 출력도 정지된다. 파형 발생기(70)의 제어에 의해 입력 신호 패턴(12)의 반도체 디바이스(200)에 대한 인가가 정지된다.
본 실시 형태에서는, 신호 입출력부(80)에 4개의 입출력부(80A, 80B, 80C 및 80D)가 구비되고, 각각에 하나씩 반도체 디바이스(200)가 삽입된다.
각 신호 입출력부(80A, 80B, 80C 및 80D)는, 정형된 입력 신호 패턴을 받아 이것을 반도체 디바이스(200)의 입력 핀에 각각 인가함과 동시에, 각 반도체 디바이스(200)로부터 각 출력 신호 패턴(88)을 받아 이것을 출력한다. 신호 입출력부(80)는, 예를 들면 반도체 디바이스(200)의 삽입이 가능한 삽입 슬롯일 수 있다.
본 실시 형태에 있어서는, 신호 입출력부(80)로서 4개의 입출력부(80A, 80B, 80C 및 80D)가 구비되어 4개의 반도체 디바이스(200)를 동시에 시험하지만, 입출력부와 디바이스의 수를 4개 이외의 개수로 할 수도 있다. 또한 반드시 복수의 반도체 디바이스(200)가 아니어도 좋고, 반도체 디바이스(200)를 단독으로 시험해도 좋다.
비교 유닛(90)은 출력 신호 패턴(88)과 기대치 신호 패턴(14)을 받아 타이밍 발생기(62)가 출력하는 타이밍 신호에 따라 이것을 논리 비교하고, 출력 신호 패턴(88)과 기대치 신호 패턴(14)에 근거하여 정해지는 소정의 값과 일치하는 경우, 매치 신호를 출력한다.
비교 유닛(90)은 비교기(90) 및 매치 신호 생성기(94)를 포함한다. 비교기(92)는 배타적 논리 회로를 포함하며, 출력 신호 패턴(88) 및 기대치 신호 패턴(14)을 받아, 타이밍 발생기(62)가 출력하는 타이밍 신호에 근거하여 논리 비교한다. 각 반도체 디바이스(200)가 출력하는 각 출력 신호 패턴(88)에는, 입력 신호 패턴(12)의 쓰기 또는 출력 신호 패턴(88)의 읽기가 정상적으로 완료되었음을 보여주는 매치 비트가 각각 1 비트씩 포함된다. 출력 신호 패턴(88) 중 어느 비트가 매트 비트인가 하는 것은 시험이나 반도체 디바이스(200)에 따라 다르며, 기대치 신호 패턴(14)에 근거하여 비교기(92)가 판단한다.
비교기(92)는 각 출력 신호 패턴(88)에 포함되는 각 매치 비트가, 기대치 신호 패턴(14)에 근거하여 정해지는 소정의 값과의 매치(일치) 여부를 보여주는 신호를 각각 매치 신호 생성기(94)로 출력한다. 매치 신호 생성기(94)는 전체 출력 신호 패턴(88)의 매치 비트가 소정의 값과 일치하지 않는 경우, 1 비트의 매치 신호(96)를 출력한다.
본 실시 형태에서는 전체 출력 신호 패턴(88)에 대해 1 비트의 매치 신호를 출력하지만, 각 출력 신호 패턴(88)마다 각각 1 비트씩 출력해도 좋다.
출력 신호 패턴(88)이 기대치 신호 패턴(14)과 일치하지 아니하는 경우, 비교기(92)는 불량 해석 메모리부(110)로 페일 신호를 출력한다. 페일 신호(95)는 불량 해석 메모리부(110)에 기억되며, 기억된 페일 신호에 근거하여 어느 반도체 디바이스(200)의 어느 부분인가를 해석한다. 또한 반도체 디바이스 시험 장치(100)의각부는 제어 장치(210)에 의해 제어된다.
도 6은 시험 대상인 반도체 디바이스(200)의 일예인 시스템 LSI를 보여준다. 시스템 LSI에는 플러시 메모리를 내장한 것과 PLL 디바이스를 내장한 것이 있다. 본 실시 형태의 반도체 디바이스(200)는 CPU(202; 중앙 처리 장치), 플러시 메모리(204) 및 PLL 디바이스(206)를 내장한다.
시스템 LSI가 내장하는 플러시 메모리(204)에 대해서는 데이터의 쓰기나 읽기를 직접 할 수가 없기 때문에, CPU(202)에 CPU 제어 신호를 부여함으로써 입력 신호 패턴(12)을 인가시켜 출력 신호 패턴(88)을 출력한다. 플러시 메모리(204)를 내장하는 시스템 LSI의 시험을 도중에서 정지하였다가 처음부터 다시 시작하면, 입력 신호 패턴(12)을 중복해서 인가하는 것이 되어 과잉 쓰기가 된다. 그러나 플러시 메모리(204)는 데이터를 과잉으로 쓰면 파괴되어버리기 때문에, 플러시 메모리(204)를 내장하는 시스템 LSI의 시험을 도중에서 정지하였다가 재개하는 경우는, 정지한 시점에서부터 재개할 필요가 있다.
본 실시 형태에 있어서는, 후술하는 바와 같이, 재개 어드레스의 데이터를 유지하고, 이것을 근거로 하여 시험을 정지한 시점에서부터 재개하는 것이 가능하다.
또한 PLL 디바이스(206)를 내장하는 시스템 LSI를 시험하는 경우, 시험 개시 전에 미리 클록 신호를 인가하여 PLL 디바이스(206)를 록킹해둘 필요가 있다. 따라서, 시험을 정지했을 때에 클록 신호도 정지할 경우에는, 시험의 재개시마다 매번 클록 신호도 다시 인가하여 PLL 디바이스(206)가 록킹되는 것을 기다려야만 한다.
본 실시 형태에서는 후술하는 바와 같이, 시험을 정지해도 클록 신호의 인가를 계속하여, PLL 디바이스(206)의 록킹을 기다리지 않고 재개하는 것이 가능하다.
도 7은 패턴 발생기(10)의 구성을 도시한다. 도시된 바와 같이, 패턴 발생기(10)는 시퀀스 제어부(40), 패턴 데이터 메모리(50), 매치-페일 검출부(20), 페일 모드 셀렉터(30) 및 페일 모드 레지스터(32)를 구비하고 있다.
패턴 데이터 메모리(50)에는 입력 신호 패턴(12) 및 기대치 신호 패턴(14)의 데이터가 기억된다. 시퀀스 제어부(40)는 패턴 데이터 메모리(50)로 어드레스 신호를 출력함으로써 입력 신호 패턴(12) 및 기대치 신호 패턴(14)을 생성한다. 또한 시퀀스 제어부(40)는 매치 신호 생성기(94)로부터 매치 신호(96)를 받는다. 매치-페일 검출부(20)는 매치 신호(96)를 기다리는 매치 사이클 동안 매치 신호(96)가 활성화되지 않는 매치-페일이 야기된 경우, 매치-페일 신호(22)를 출력한다.
페일 모드 셀렉터(30)는 매치-페일 검출부(20)로부터 매치-페일 신호(22)를 받으면, 페일 모드 셀렉터(32)의 설정치에 근거하여 매치-페일 때의 시퀀스 제어부(40)의 제어 방법을 보여주는 페일 모드 신호(34)를 출력한다.
시퀀스 제어부(40)는 패턴 카운터(42), 어드레스 카운터(44), 컨트롤러(46) 및 재개 어드레스 레지스터(47)를 포함한다.
패턴 카운터(42)는 매치 사이클을 카운트하고, 어드레스 카운터(44)는 제어 시퀀스의 어드레스를 카운트한다. 컨트롤러(46)는 소정의 제어 시퀀스에 근거하여 패턴 카운터(42) 및 어드레스 카운터(44)를 제어하며, 매치-페일 검출부(20)로 매치 사이클이 진행중임을 알리는 매치 사이클 신호(43)를 출력하고, 매치-페일 검출부(20)로부터 매치-페일 신호(22)를 받는다. 또한, 컨트롤러(46)는 매치-페일 신호(22)에 근거하여 기준 클록 발생기(60)에 의한 클록 신호의 생성을 정지시키는 클록 제어 신호(48)를 출력한다. 재개 어드레스 레지스터(47)에는, 정지한 제어 시퀀스를 재개할 때의 재개 어드레스가 설정된다. 본 실시 형태에서는 시험을 정지한 어드레스의 다음 어드레스가 재개 어드레스로서 재개 어드레스 레지스터(47)에 설정된다.
매치-페일이 야기된 경우의 시퀀스 제어부(40)에 의한 제어 시퀀스의 처리 방법으로는, 시험을 종료시키는 페일 스톱 처리, 시험을 정지한 후 재개 어드레스로부터 시험을 재개하는 페일 홀드 처리(fail hold process) 및 페일 버스트(fail burst process) 중에서 어느 처리 방법을 선택할 것인지가 설정된다.
페일 스톱 처리에서는, 매치-페일이 야기되었을 때 컨트롤러(46)가 어드레스 카운터(44)를 제어하여 어드레스 신호(45)의 발생을 정지시킴으로써, 입력 신호 패턴(12) 및 기대치 신호 패턴(14)의 발생을 정지시킴과 동시에 기준 클록 발생기(60)로 클록 제어 신호(48)를 출력하여, 입력 신호 패턴(12)의 반도체 디바이스(200)에 대한 인가도 정지시킨다. 이 경우, 정지한 시험을 재개하기 위해서는 최초의 시험부터 다시 시작해야 한다.
페일 홀드 처리에서는, 페일 버스트 처리와 마찬가지로, 어드레스 신호(45)의 출력을 정지하고, 클록 제어 신호(48)을 출력하지만, 정지한 시험을 재개할 때는 재개 어드레스 레지스터(47)에 설정된 재개 어드레스로부터 제어 시퀀스를 재개한다. 따라서, 시험 시간을 단축할 수 있고, 또한 반도체 디바이스(200)에 입력 신호 패턴(12)이 중복해서 인가되지 않기 때문에 플러시 메모리(204)를 내장한 시스템 LSI를 파괴하지 않는다.
페일 버스트 처리에서는, 매치-페일이 야기되었을 때, 어드레스 신호(45)의 출력을 정지하여 입력 신호 패턴(12) 및 기대치 신호 패턴(14)의 생성을 정지시킴과 동시에, 동일한 입력 신호 패턴(12)을 반도체 디바이스(200)에 반복적으로 인가시킨다. 즉, 컨트롤러(46)가 클록 제어 신호(48)를 출력하지 않기 때문에, 기준 클록 발생기(60)로부터 클록 신호(CLK2)를 받는 타이밍 발생기(62)는 타이밍 신호의 출력을 계속하며, 이 타이밍 신호를 받는 파형 정형기(70)는 동일한 입력 신호 패턴(12)을 반도체 디바이스(200)에 반복해서 인가하게 된다. 정지한 시험을 재개할 때는 재개 어드레스 레지스터(47)에 설정된 재개 어드레스로부터 제어 시퀀스를 재개한다. 따라서, PLL 디바이스(206)를 내장한 시스템 LSI의 시험을 정지한 경우에도, 클록 신호가 계속적으로 인가되어, 시험을 재개했을 때 PLL 디바이스(206)의 록킹을 기다리지 않음으로써 시험 시간을 단축할 수 있다.
도 8은 어드레스 카운터(44)의 구성을 도시한다. 도시된 바와 같이, 어드레스 카운터(44)는 카운터부(150), 매치 검출부(152), 매치 검출용 레지스터(154), 모드 셀렉터(156) 및 모드 레지스터(158)를 포함한다.
어드레스 카운터(44)는 반도체 디바이스(200)의 전류 및 전압 특성을 측정하는 DC 파라메트릭 시험(DC parametric test)에 주로 사용된다. 반도체 디바이스(200)의 전류 및 전압 특성은 측정하고자 하는 반도체 디바이스(200)의 핀을 소정의 상태로 세팅한 후에 전류 또는 전압을 변화시킴으로써 측정된다. 반도체디바이스(200)의 측정을 원하는 핀을 소정의 상태로 하기 위해, 반도체 디바이스(200)로 입력 신호 패턴(12)를 인가하는 제어 시퀀스를 진행시켜 반도체 디바이스(200)의 핀이 소정의 상태로 되는 어드레스에서 정지한다.
카운터부(150)는 시퀀스 제어부(40)의 제어 시퀀스의 어드레스를 카운트하여 매치 검출부(152)로 어드레스 신호를 출력한다. 또한 패턴 데이터 메모리(50)로 어드레스 신호(45)를 출력한다. 매치 검출용 레지스터(154)에는 반도체 디바이스(200)의 측정을 원하는 핀이 소정의 상태로 되는 제어 시퀀스의 어드레스를 설정해 둔다. 매치 검출부(152)는 카운터부(150)로부터 받는 어드레스 신호와 매치 검출용 레지스터(154)에 설정된 신호를 비교하여, 매치(일치)된 경우에 매치 신호를 출력한다. 매치 신호를 받은 모드 셀렉터(156)는 모드 레지스터(158)의 설정치에 근거하여 콘트롤러(46)로 제어 신호를 출력한다.
모드 레지스터(158)에는 컨트롤러(46)에 의한 제어 시퀀스의 제어 방법으로서, 제어 시퀀스를 종료하는 스톱 처리, 제어 시퀀스를 정지한 어드레스의 다음 어드레스로부터 재개하는 홀드 처리, 및 제어 시퀀스를 정지함과 동시에 동일한 입력 신호 패턴(12)을 반복해서 인가하는 버스트 처리 중의 어떤 처리 시퀀스가 설정된다.
스톱 처리에서는, 카운터부(150)에 의한 어드레스 신호(45)의 출력을 정지시켜, 컨트롤러(46)로부터 클록 제어 신호(48)를 출력시킨다. 이것에 의해 입력 신호 패턴(12) 및 기대치 신호 패턴(14)의 생성을 정지시켜, 입력 신호 패턴(12)의 반도체 디바이스(200)에 대한 인가를 정지한다. 제어 시퀀스를 재개할 때는 최초의 시퀀스부터 다시 실행한다.
홀드 처리에서는, 카운터부(150)에 의한 어드레스 신호(45)의 출력을 정지시켜, 컨트롤러(46)로부터 클록 제어 신호(48)를 출력시킨다. 이것에 의해 입력 신호 패턴(12) 및 기대치 신호 패턴(14)의 생성을 정지시켜, 입력 신호 패턴(12)의 반도체 디바이스(200)에 대한 인가를 정지한다. 제어 시퀀스를 제어할 때는 매치 검출용 레지스터(154)에 설정된 어드레스의 다음 어드레스로부터 제어 시퀀스가 재개된다. 따라서, 시험 시간을 단축할 수 있고, 또한 반도체 디바이스(200)에 입력 신호 패턴(12)이 중복해서 인가되지 않기 때문에, 플러시 메모리(204)를 내장한 시스템 LSI를 파괴하지 않는다.
버스트 처리에서는 카운트부(150)에 의한 어드레스 신호(45)의 출력을 정지시켜, 동일한 입력 신호 패턴(12)을 반도체 디바이스(200)에 반복해서 인가한다. 제어 시퀀스를 재개할 때는 매치 검출용 레지스터(154)에 설정된 어드레스의 다음 어드레스로부터 제어 시퀀스가 재개된다. 따라서, PLL 디바이스(206)를 내장한 시스템 LSI의 시험을 정지한 경우에도, 클록 신호가 계속해서 인가되어 시험을 재개할 때, PLL 디바이스(206)의 록킹을 기다리지 않음으로써 시험 시간을 단축할 수 있다.
패턴 카운터(42)는 도 8에 도시된 어드레스 카운터(44)의 구성과 비교하여, 카운터부(150)가 패턴 데이터 메모리(50)로 어드레스 신호(45)를 출력한다는 점을 제외하고는 동일한 구성을 가지며, 패턴을 카운트할 때, 어드레스 카운터(44)와 동일하게 제어 시퀀스를 처리한다.
도 9는 복수의 반도체 디바이스(200)를 동시에 시험하는 과정을 보여주는 플로 챠트이다. 도시된 바와 같이, 시험 1(S202)을 행한 후, 매치 사이클(S254)에서 매치가 취해진 경우에는 시험 2(S256)로 진행이 계속된다.
매치 사이클(S254)에서 매치가 취해지지 않은 경우는 매치-페일로서, 그 시점에서 시험은 정지되며(S262), 정지 어드레스의 다음 어드레스가 재개 어드레스로서 재개 어드레스 레지스터(47)에 설정된다. 페일 모드 셀렉터(30)는 페일 모드 레지스트(32)의 설정치에 근거하여, 페일 스톱 처리, 페일 홀드 처리 및 페일 버스트 처리 중의 어느 처리 시퀀스를 선택한다(S262). 매치-페일로 된 반도체 디바이스(200)를 시험 대상에서 제거하고(S263), 남아 있는 디바이스에 대해 시험을 재개할 때는 재개 어드레스 레지스터(47)에 설정되어 있는 재개 어드레스를 참조한다(S264). 이 재개 어드레스에 근거하여 다음의 시험 2로부터 재개된다(S256).
이어서, 시험 2(S256)가 행해진 후의 매치 사이클에서도, 시험 1 후의 매치 사이클에서의 처리(S254, S262, S263, S264)와 동일하게 처리된다(S266, S267, S268). 또한 시험 3(S260)이 행해지면 시험의 전과정이 완료된다.
도 10은 복수의 반도체 디바이스(200)를 동시에 시험하는 과정을 보여주는 타임 챠트이다. 도시된 바와 같이, 시험 1(S302)을 행한 후, 매치 사이클(S304)에서 복수의 반도체 디바이스(200)의 매치를 취한다. 하나라도 매치 페일이 야기된 경우에는 전체 디바이스의 시험이 정지되며(S306), 정지 어드레스의 다음 어드레스를 재개 어드레스로서 재개 어드레스 레지스터(47)에 설정한다. 매치-페일이 야기된 반도체 디바이스(200)를 시험 대상에서 제외(S308)하고, 남아 있는 다른 반도체디바이스(200)에 대해 시험을 재개할 때는 재개 어드레스 레지스터(47)에 설정된 재개 어드레스를 참조한다(S310). 이 재개 어드레스에 근거하여 다음의 시험 2로부터 재개된다(S312).
시험 2(S314)의 실행 후, 매치 사이클(S316)에서 매치-페일이 야기되지 않으면, 시험 2(S314), 시험 3(S318)으로 이어지는 시험의 전과정이 완료된다.
도 11A-11B는 시퀀스 제어부(40)의 제어 시퀀스, 패턴 데이터 메모리(50)에 기억된 입력 신호 패턴 및 기대치 신호 패턴을 대응시켜 도시한다. 도 11A가 시퀀스 제어부(40)의 제어 시퀀스를 도시하며, 도 11B는 패턴 데이터 메모리(50)의 핀 1부터 핀 32까지의 핀으로부터 각각 3 비트씩 입력 신호 패턴(12) 및 기대치 신호 패턴(14)이 출력된다. 이 3 비트의 데이터 000부터 111는, 예를 들면 000이 데이터 0, 001이 데이터 1, 010이 P(정(正) 클록), 011이 N(부(負) 클록), 100이 L(로우 레벨), 101이 H(하이 레벨), 110이 Z(하이 Z), 111이 X(비교 대상 외)를 각각 도시한다.
우선, 어드레스 #0000에서 #0020까지는 입력 신호 패턴(12)을 인가하는 시험 1이다. 어드레스 #0021부터 #0030까지는 매치 사이클이며, #0030부터 #0021로 점프하는 루프이다. 본 실시 형태에서는 이 루프를 100회 반복한다. 이 매치 사이클 사이에 도 11B 우측과 같이, 기대치 신호 패턴 중의 소정의 비트가 소정의 값과의 매치 여부를 판단하여 매치를 취한다. 매치가 취해진 경우는 #0031로 점프하고, 매치가 취해지지 않는 경우는 매치-페일로서 시험이 정지된다.
어드레스 #0031부터 #0050까지는 입력 신호 패턴(12)을 인가하는 시험 2이며, 어드레스 #0051부터 #0060까지의 매치 사이클의 루프를 100회 반복한다. 매치가 취해지면 어드레스 #0061로 점프하고 매치가 취해지지 않으면 시험을 정지한다.
도 12는 도 8에서의 어드레스 카운터(44)의 제어 시퀀스를 보여준다. 어드레스 #0000이 스타트 어드레스이다. 예를 들면, 스톱 처리를 할 경우에는 어드레스 #5000을 스톱 어드레스로서 매치 검출용 레지스터(154)에 설정한다. 또한 홀드 처리 또는 버스트 처리를 할 경우에는 어드레스 #2000을 홀드 어드레스 또는 버스트 어드레스로서 매치 검출용 레지스터(154)에 설정한다.
어드레스 #0000으로부터 입력 신호 패턴을(12)을 인가하기 시작하고, 어드레스 #2000을 홀드 어드레스 또는 버스트 어드레스로서 설정한 경우에는, #2000까지 제어 시퀀스가 진행되었을 때, 매치 검출부(152)가 매치 검출용 레지스터(154) 설정치와의 매치를 검출하여, 홀드 처리 또는 버스트 처리의 제어 신호를 모드 셀렉터(156)가 출력한다. 어드레스 #5000을 스톱 어드레스로 설정한 경우에는, 어드레스 #5000까지 제어 시퀀스가 진행되었을 때, 매치 검출부(152)가 매치 검출용 레지스터(154) 설정치와의 매치를 검출하여, 스톱 처리의 제어 신호를 모드 셀렉터(156)가 출력한다.
또한 패턴 카운터(42)의 제어 시퀀스도 도 12에 도시되어 있는 어드레스 카운터(44)의 제어 시퀀스와 동일하게 처리된다.
본 실시 형태에 의하면, 복수의 반도체 디바이스(200)를 동시에 시험하는 경우, 매치 사이클 동안에 하나의 반도체 디바이스(200)에 매치-페일이 생겨, 전체 반도체 디바이스(200)의 시험이 정지된다 해도, 매치-페일이 생긴 반도체디바이스(200)를 시험 대상에서 제외한 후, 시험 정지 어드레스의 다음 어드레스부터 나머지 반도체 디바이스(200)의 시험을 재개할 수 있어, 전체 시험 시간을 단축할 수 있다.
또한, 반도체 디바이스(200)로서 플러시 메모리를 내장한 시스템 LSI를 시험하는 경우, 그 도중에 매치-페일에 의해 시험을 일단 정지해도 페일 홀드 처리에 의해 시험 정지 어드레스의 다음 어드레스부터 잔여 다비이스에 대한 시험을 재개할 수 있기 때문에, 플러시 메모리에 과잉 쓰기가 발생하지 않아, 디바이스가 파괴되지 않는다.
또한, 반도체 디바이스(200)로서 PLL 디바이스를 내장한 시스템 LSI를 시험하는 경우, 시험 도중에 매치-페일에 의해 시험을 일단 정지해도, 페일 버스트 처리에 의해 잔여 반도체 디바이스(200)에 대해 클록을 계속 인가하기 때문에, 시험을 재개하는 경우 그 때마다 PLL의 록킹을 기다리지 않고 즉시 시험을 재개할 수 있어, 전체 시험 시간을 단축할 수 있다.
도 13은 본 발명의 제2 실시 형태에서, 복수의 패턴 발생기(10)를 구비한 반도체 디바이스 시험 장치(100)의 전체 구성을 보여준다. 도시된 바와 같이, 패턴 발생기(10)를 구비한 점을 제외하고는 도 5에 도시된 반도체 디바이스 시험 장치(100)와 동일한 구성이다.
패턴 발생기(10)는 신호 입출력부(80)의 개수만큼 갖추고 있으며, 본 실시 형태에서는 4개의 신호 입출력부(80A, 80B, 80C 및 80D)에 대응한 4개의 패턴 발생기(10A, 10B, 10C 및 10D)를 갖추고 있다.
본 실시 형태에서는, 4개의 패턴 발생기(10A, 10B, 10C, 10D)가 각 반도체 디바이스(200)마다 각각 개별적인 입력 신호 패턴(12) 및 기대치 신호 패턴(14)을 출력한다.
또한, 4개의 패턴 발생기(10A, 10B, 10C, 10D) 중의 어느 하나가 클록 제어 신호(48)를 출력하면, 타이밍 발생기(62)로의 신호 출력이 정지되어, 전체 반도체 디바이스(200)에 대한 입력 신호 패턴(12)의 인가가 정지된다.
또한, 매치 신호 생성기(94)를 배치하지 않고, 비교기(92)가 전체 출력 신호 패턴(88)을, 각 반도체 디바이스(200)에 대응하는 각 패턴 발생기(10A, 10B, 10C, 10D)로 입력시키는 구성으로 해도 좋다.
본 실시 형태에 의하면, 각 반도체 디바이스(200)마다 각각 별개의 입력 신호 패턴(12) 및 기대치 신호 패턴(14)을 출력하기 때문에, 각 반도체 디바이스(200)마다 상이한 복수의 시험을 동시에 할 수가 있다.
본 발명의 제3 실시 형태에서의 시험 대상인 반도체 디바이스(200)에는, 예를 들면 플러시 메모리를 내장한 시스템 LSI 등이 있다. 플러시 메모리는 입력 신호 패턴의 인가를 소정의 기간, 연속적으로 반복함으로써 입력 신호 패턴이 보여주는 데이터를 쓸 수 있는 디바이스이다.
본 실시 형태에서의 반도체 디바이스 시험 장치(100)는, 반도체 디바이스(200) 중 어느 하나에 대한 데이터의 쓰기가, 소정 기간의 인가에 의해서는 불완전한 경우, 쓰기가 완전한 반도체 디바이스에 대한 상기의 시험을 계속하면서, 쓰기가 불완전한 반도체 디바이스의 시험을 정지시키는 정지 수단을 갖추고 있다. 이하, 소정의 사이클 동안에 완전한 쓰기가 검출되는 것을 「매치가 취해졌다」고 한다. 소정의 사이클 동안의 인가에서는 쓰기가 불완전한 경우「매치-페일이 발생했다」고 한다.
제1 및 제2 실시 형태에서는, 어느 하나의 반도체 디바이스에 매치-페일이 발생한 경우, 매치-페일이 발생한 반도체 디바이스는 시험이 중단되는 동안에 시험 대상에서 제외된다. 여기서 매치-페일이 발생한 반도체 디바이스를 시험 대상에서 제외하는 방법으로서, 전체 반도체 디바이스에 대해 신호 접속을 차단하는 방법이 있다. 그러나, 매치-페일은 매치 사이클의 종료 후, 시험이 재개된 직후 검출될 가능성이 있으며, 재개 직후의 시험을 다시 한번 중단하게되면 반도체 디바이스에 쓰여진 값이 소정의 값으로 되지 않을 염려가 있다. 이러한 반도체 디바이스의 상태 변화는 시험에 따라서는 최초부터 다시 시작할 필요가 있다. 시험을 처음부터 다시 시작하면 시험 시간이 지연된다.
매치-페일이 생긴 반도체 디바이스를 시험 대상에서 제외하는 방법으로서, 매치-페일이 생긴 반도체 디바이스에 관한 매치 신호를 시험 종료 때까지 패턴 발생기에서 검출하지 않는 방법이 있다. 그러나 이 방법은 매치-페일이 생긴 반도체 디바이스에도 시험 종료 때까지 입력 신호 패턴이 인가되어버린다. 예를 들면, 플러시 메모리의 시험에서는 재시험 때의 과잉 쓰기를 피하기 위해 입력 신호 패턴을 지나치게 인가하지 않는 것이 바람직하다.
본 실시 형태에서는 시험 재개 직후에 시험을 중단하는 일이 없으며, 또한 매치-페일이 생긴 반도체 디바이스에는 시험 종료 때까지 입력 신호 패턴을 인가하지 않는 반도체 디바이스 시험 장치 및 시험 방법을 제공한다.
도 14는 본 실시 형태에서의 반도체 디바이스 시험 장치(100)의 전체 구성을 보여주는 블록도이다. 반도체 디바이스 시험 장치(100)는 패턴 발생기(10), 기준 클록 발생기(60), 타이밍 발생기(62), 파형 정형기(70), 신호 입출력부(80), 비교 유닛(90) 및 불량 해석 메모리부(110)를 구비하고 있다. 각부의 주요 구성 등은 제1 실시 형태의 반도체 디바이스 시험 장치(100)와 거의 동일하다. 본 실시 형태에서는, 주로 패턴 발생기(10) 및 파형 정형기(70)의 동작 등이 제1 실시 형태의 패턴 발생기(10) 및 파형 정형기(70)의 경우와 다르다.
패턴 발생기(10)는 입력 신호 패턴(12) 및 기대치 신호 패턴(14) 외에, 또한 반도체 디바이스(200)에 대한 입력 신호 패턴(12)의 인가 정지를 명령하는 인가 정지 신호(13)를 출력한다. 예를 들면 반도체 디바이스(200)의 개수 이상의 비트 수를 가지는 인가 정지 신호(13)는, 복수의 반도체 디바이스(200) 중 어느 반도체 디바이스에 대한 인가를 정지할 것인가를 보여줄 수 있다. 이것에 의해 원하는 임의의 반도체 디바이스(200)에 대한 입력 신호 패턴(12)의 인가를 정지시킬 수 있다. 패턴 발생기(10)는 파형 정형기(70)에 인가 정지 신호(13)를 출력하여 인가 정지를 명령할 수 있다.
패턴 발생기(10)는 복수의 반도체 디바이스(200)의 각각의 상태를 보여주는 상태 신호가 활성화된 반도체 디바이스에 대한 입력 신호 패턴(12)의 인가를 정지시킨다. 예를 들면, 패턴 발생기(10)는 매치 신호(96)가 활성화된 반도체 디바이스(200)에 대한 입력 신호 패턴(12)의 인가를 정지시킬 수 있다. 이 경우,패턴 발생기(10)는 매치 사이클의 종료 때까지 인가를 정지시킬 수 있다.
패턴 발생기(10)는 입력 신호 패턴(12)의 인가를 정지한 반도체 디바이스(200)에 대한 인가 정지를 해제하여 인가를 재개시킨다. 예를 들면, 패턴 발생기(10)는 매치 사이클 종료 후, 지금까지의 인가 정지를 해제하여 시험을 재개시킬 수 있다.
패턴 발생기(10)는 입력 신호 패턴(12)의 인가를 재개한 반도체 디바이스(200) 외의 반도체 디바이스(200)에 대한 입력 신호 패턴(12)의 인가를 정지시킨다. 예를 들면, 패턴 발생기(10)는 매치 사이클 중에 매치 신호(96)를 받은 반도체 디바이스(200) 이외의 반도체 디바이스(200), 즉 매치-페일이 생긴 반도체 디바이스(200)에 대한 입력 신호 패턴(12)의 인가를 정지할 수 있다. 이 경우, 패턴 발생기(10)는 매치-페일이 생긴 디바이스에 대한 인가를 시험 종료 때까지 정지시킬 수 있다.
파형 정형기(70)는 입력 신호 패턴(12)의 파형을 각 반도체 디바이스(200)의 특성에 적합하도록 각각 타이밍 신호에 근거하여 정형하며, 또한 타이밍 신호 및 인가 정지 신호(13)에 근거하여 반도체 디바이스(200)에 대한 입력 신호 패턴(12)의 인가를 제어한다. 예를 들면, 파형 정형기(70)는 인가 정지 신호(13)를 받는 동안, 파형을 정형한 입력 신호 패턴(12)의 적어도 일부의 출력을 정지할 수 있다. 예를 들면, 반도체 디바이스(200)가 PLL 디바이스(206)를 내장한 시스템 LSI인 경우, 파형 정형기(70)는 클록 신호의 출력을 계속하면서, 클록 신호 이외의 신호 출력을 정지할 수 있다. 이에 근거하여, 시험을 정지해도 PLL 디바이스(206)의 록킹을 기다리지 않고 시험를 재개할 수 있다.
도 15는 패턴 발생기(10)의 구성을 보여주는 도면이다. 본 실시 형태의 패턴 발생기(10)는 시퀀스 제어부(40), 패턴 데이터 메모리(50), 매치-페일 검출부(20), 매치-페일 레지스터(21) 및 정지 신호 출력부(23)를 가진다. 매치-페일 레지스터(21) 및 정지 신호 출력부(23) 이외의 구성은 제1 및 제2 실시 형태의 구성과 거의 동일하다.
매치-페일 검출부(20)는 매치-페일이 복수의 반도체 디바이스(200) 중의 어느 것에 발생했는가를 검출한다. 본 실시 형태에서의 매치-페일 검출부(20)는 패턴 발생기(10) 내부에 배치되어 있지만, 패턴 발생기(10) 외부에 배치할 수도 있고, 비교 유닛(90) 내부에 배치할 수도 있다.
매치-페일 레지스터(21)는 매치-페일 검출부(20)가 매치-페일을 검출한 경우, 매치-페일이 어느 반도체 디바이스(200)에 발생했는가를 기억한다. 매치-페일 레지스터(21)에 대한 쓰기는 제어 장치(210)가 실행할 수도 있다.
정지 신호 출력부(23)는 매치-페일 레지스터(21)에 기억된 매치-페일이 생긴 반도체 디바이스(200), 및 매치-페일 중에 매치 신호(96)가 활성화된 반도체 디바이스(200)의 쌍방에 대해 인가 정지 신호(13)를 출력한다. 정지 신호 출력부(23)로서, 예를 들면 논리합 회로를 사용할 수 있다. 이것에 의해, 매치-페일이 생긴 반도체 디바이스(200)로는 강제적으로 인가 정지 신호(13)의 출력이 계속되면서, 입력 신호 패턴(12)의 인가가 시험 종료 때까지 정지된다. 한편, 매치-페일이 생기지 않은 반도체 디바이스(200)에 대해서는 매치 신호(96)가 얻어지는 동안만 인가 정지 신호(13)가 출력된다. 따라서, 매치가 취해진 디바이스에 대해서는 매치가 취해지고 나서 매치 사이클이 종료될 때까지만 입력 신호 패턴(12)의 인가가 정지된다.
도 16은 파형 정형기(70)의 구성을 보여주는 도면이다. 파형 정형기(70)는 신호 제어부(71) 및 정형부(73)를 가진다. 신호 제어부(71)는 입력 신호 패턴(12) 및 인가 정지 신호(13)를 받으며, 인가 정지 신호(13)가 활성화되지 않은 경우에 입력 신호 패턴(12)를 출력한다. 신호 제어부(71)로서, 예를 들면 논리곱(logical multiplication) 회로를 사용할 수도 있다. 이 경우, 인가 정지 신호(13)를 반전(反轉)한 값을 신호 제어부(71)로 입력할 수 있다. 신호 제어부(71)는 동시에 시험하는 반도체 디바이스(200)의 수만큼 주어질 수 있다. 신호 제어부(71)는 반도체 디바이스(200)의 입력 핀의 수만큼 주어질 수 있다. 정형부(73)는 입력 신호 패턴(12)의 파형을 각 반도체 디바이스(200)의 특성에 적합하도록 각각 타이밍 신호에 근거하여 정형한다.
도 17은 복수의 반도체 디바이스(200)를 동시에 시험하는 과정을 보여주는 플로 챠트이다. 시험 개시 후, 먼저 시험 1을 실시한다(S400). 시험 1이 종료된 후, 매치 사이클이 개시된다(S402). 매치 사이클 동안, 매치가 취해진 반도체 디바이스(200)에 대한 입력 신호 패턴(12)의 인가가 순차적으로 정지된다(S404). 소정의 기간이 경과하여 매치 사이클이 종료되며(S406), 지금까지 인가가 정지되어 있던 반도체 디바이스(200)에 대한 인가가 재개된다(S408, 시험 2). 여기서, 매치 사이클, 즉 매치 사이클 중에 매치가 취해지지 않은 반도체 디바이스(200)가 있는 경우(S410), 매치-페일이 생긴 반도체 디바이스(200)에 대한 입력 신호 패턴(12)의 인가를 정지한다(S412). 도면에서는 생략되었지만, 그 후, 시험 및 매치 사이클을반복하여 시험이 종료된다.
도 18은 복수의 반도체 디바이스(200)를 동시에 시험하는 과정을 보여주는 타임 챠트이다. 시험 개시 후, 먼저 시험 1(S502)을 실시한 후, 매치 사이클(S504)에서 복수의 반도체 디바이스(200)의 매치를 취한다. 그리고 매치가 취해진 디바이스부터 순차적으로 입력 신호 패턴(12)의 인가를 정지한다(S505). 매치 사이클 종료 후, 인가 정지를 해제하고 시험을 재개한다(S508). 여기서 매치-페일이 생긴 디바이스가 있는 경우, 다른 디바이스에 대한 시험(S510)은 계속하면서, 매치-페일이 생긴 디바이스에 대해서만 입력 신호 패턴(12)의 인가를 정지한다(S502). 매치-페일이 생긴 디바이스에 대한 인가 정지는 시험 종료 때까지 계속된다.
이어서, 시험 2(S510)가 종료 되었을 때, 2회째의 매치 사이클(S514)에서 남아 있는 반도체 디바이스(200)의 매치를 취한다. 매치가 취해진 디바이스에 대한 입력 신호 패턴(12)의 인가를 정지한다(S516). 매치 사이클 종료 후, 인가 정지를 해제하고 시험을 재개한다(S518). 매치-페일이 생기지 않은 경우도, 시험 3(S520)을 중단하지 않고 최후까지 그대로 시험을 계속한다.
도 19는 본 발명의 제4 실시 형태에서, 반도체 디바이스 시험 장치(100)의 전체 구성을 보여주는 블록도이다. 본 실시 형태에서는 파형 정형기(70) 및 비교기(92)가, 시험 대상이 되는 반도체 디바이스(200)의 수와 동일한 개수로 각각 주어져 있다.
파형 정형기(70)는 복수의 파형 정형기(70A~70D)를 가지며, 복수의 파형 정형기(70A~70D)는 각각의 별개의 반도체 디바이스(200)에 대응하여 배치된다. 복수의 파형 정형기(70A~70D) 각각에는 동일한 입력 신호 패턴(12)이 입력된다. 복수의 파형 정형기(70A~70D) 각각에는 별개의 인가 정지 신호(13)가 입력된다. 복수의 파형 정형기(70A~70D)는 각각 타이밍 신호에 근거하여, 입력 신호 패턴의 파형을 정형하여, 대응하는 반도체 디바이스(200)로 출력한다.
비교 유닛(90)은 복수의 비교기(92A~92D)를 가진다. 복수의 비교기(92A~92D)는 각각 별개의 반도체 디바이스(200)에 대응하여 주어진다. 복수의 비교기(92A~92D)는 각각 대응하는 반도체 디바이스(200)로부터 출력 신호 패턴을 받는다. 복수의 비교기(92A~92D)에는 동일한 기대치 신호 패턴(14)이 입력된다. 복수의 비교기(92A~92D)는 각각 출력 신호 패턴(88)과 기대치 신호 패턴(14)을 논리 비교하여 각각 매치 비트를 포함하는 신호를 출력한다. 매치 신호 생성기(94)는 매치 사이클 신호(43)를 받는 동안, 어느 디바이스가 매치가 취해졌는가를 보여주는 매치 신호를 출력한다. 예를 들면, 매치 신호 생성기(94)는 매치가 취해진 디바이스를 보여주는 비트가 활성화된 매치 신호를 출력한다.
도 20은 본 실시 형태의 파형 정형기(70)의 구성을 보여주는 도면이다. 파형 정형기(70)는 복수의 파형 정형기(70A~70D)를 가진다. 복수의 파형 정형기(70A~70D)는 각각 신호 제어부(71; 71A~71D) 및 정형부(73; 73A~73D)를 가진다. 신호 제어부(71) 및 정형부(73)의 각각의 동작은, 제3 실시 형태에서의 신호 제어부(71) 및 정형부(73)와 동일하다.
이상 본 발명의 실시 형태에 대하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기의 실시 형태에 다양한변경 또는 개량을 가할 수가 있음은 당업자는 쉽게 알 수 있다. 이런 식의 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함시킬 수 있음은 특허 청구 범위에 명백히 기재되어 있다.
전술한 바의 설명으로 분명해졌지만, 본 실시예의 반도체 디바이스 시험 장치는 복수의 반도체 디바이스에 대한 시험 시간을 단축할 수 있다.

Claims (32)

  1. 복수의 반도체 디바이스를 시험하는 반도체 디바이스 시험 장치용의 시험 신호 공급 장치로서,
    상기 반도체 디바이스로 입력 신호 패턴을 출력하고, 상기 입력 신호 패턴이 인가된 상기 반도체 디바이스가 시험에 합격하였음을 알려주는 매치 신호(match signal)를 수신하는 시험 패턴 발생부,
    상기 매치 신호를 수신하여 상기 시험에서 불합격한 반도체 디바이스를 검출하고, 상기 시험에서 불합격한 상기 반도체 디바이스를 확인하는 매치-페일 신호(match-fail signal)를 출력하는 매치-페일 검출부, 및
    상기 매치-페일 검출부에 접속되며, 상기 매치-페일 검출부로부터 상기 매치-페일 신호를 수신하고, 상기 매치-페일 신호를 기억하며, 상기 기억된 매치-페일 신호에 의해 상기 시험에서 불합격한 것으로 확인된 상기 반도체 디바이스에 대한 상기 입력 신호 패턴의 인가를 정지시키는 제1 정지 신호를 출력하는 정지 신호 출력부
    를 포함하는 시험 신호 공급 장치.
  2. 제1항에 있어서,
    상기 정지 신호 출력부는 상기 매치 신호에 의해 상기 시험에 합격한 것으로 알려진 상기 반도체 디바이스에 대한 상기 입력 신호 패턴의 인가를 정지시키는 제2 정지 신호를 더 출력하는 시험 신호 공급 장치.
  3. 제2항에 있어서,
    상기 정지 신호 출력부는 상기 매치-페일 검출부에 접속되며, 상기 매치-페일 검출부로부터 상기 매치-페일 신호를 수신하고, 상기 매치-페일 신호를 기억하는 레지스터를 구비하는 시험 신호 공급 장치.
  4. 제3항에 있어서,
    상기 정지 신호 출력부는 상기 레지스터에 접속되며, 상기 레지스터에 기억된 상기 매치 신호 및 상기 매치-페일 신호를 수신하여, 상기 제1 정지 신호 또는 상기 제2 정지 신호를 출력하는 논리합 회로를 더 구비하는 시험 신호 공급 장치.
  5. 제1항에 있어서,
    상기 정지 신호 출력부는 소정의 사이클 동안 상기 제2 정지 신호를 출력하며,
    상기 시험 패턴 발생부는 상기 소정의 사이클이 종료된 후, 상기 반도체 디바이스에 대한 상기 입력 신호 패턴의 인가를 재개하는
    시험 신호 공급 장치.
  6. 제1항에 있어서,
    상기 정지 신호 출력부는 상기 시험의 종료 때까지 상기 제1 정지 신호를 출력하는 시험 신호 공급 장치.
  7. 제2항에 있어서,
    상기 정지 신호 출력부는 소정의 사이클 동안 상기 제2 정지 신호를 출력하며,
    상기 시험 패턴 발생부는 상기 소정의 사이클이 종료된 후, 상기 입력 신호 패턴을 출력하는
    시험 신호 공급 장치.
  8. 복수의 반도체 디바이스를 시험하는 반도체 디바이스 시험 장치로서,
    상기 반도체 디바이스로 입력 신호 패턴을 출력하며, 상기 입력 신호 패턴이 상기 반도체 디바이스에 인가되면 상기 반도체 디바이스로부터 출력되어야 하는 기대치 신호 패턴을 출력하는 패턴 발생기,
    상기 복수의 반도체 디바이스로부터 출력되는 출력 신호 패턴과 상기 기대치 신호 패턴에 근거하여 정해지는 소정의 값을 비교하여, 상기 출력 신호 패턴이 상기 소정의 값과 매치되면 매치 신호를 출력하는 비교기, 및
    상기 매치 신호를 수신하여 상기 출력 신호 패턴이 상기 소정의 값과 매치되지 않는 반도체 디바이스를 검출하고, 상기 출력 신호 패턴이 상기 소정의 값과 매치되지 않는 상기 반도체 디바이스를 확인하는 매치-페일 신호를 출력하는 매치-페일 검출부
    를 포함하고,
    상기 패턴 발생기는
    상기 매치-페일 검출부에 접속되며, 상기 매치-페일 검출부로부터 상기 매치-페일 신호를 수신하고, 상기 매치-페일 신호를 기억하며, 상기 출력 신호 패턴이 상기 소정의 값과 매치되지 않는 것이 상기 기억된 매치-페일 신호에 의해 확인된 상기 반도체 디바이스에 대한 상기 입력 신호 패턴의 인가를 정지시키는 제1 정지 신호를 출력하는 정지 신호 출력부
    를 포함하는 반도체 디바이스 시험 장치.
  9. 제8항에 있어서,
    상기 정지 신호 출력부는 상기 출력 신호 패턴이 상기 소정의 값과 매치되는 상기 반도체 디바이스에 대한 상기 입력 신호 패턴의 인가를 정지시키는 제2 정지 신호를 더 출력하는 반도체 디바이스 시험 장치.
  10. 제9항에 있어서,
    상기 정지 신호 출력부는 상기 매치-페일 검출부에 접속되며, 상기 매치-페일 검출부로부터 상기 매치-페일 신호를 수신하고, 상기 매치-페일 신호를 기억하는 레지스터를 구비하는 반도체 디바이스 시험 장치.
  11. 제10항에 있어서,
    상기 정지 신호 출력부는 상기 레지스터에 접속되며, 상기 레지스터에 기억된 상기 매치 신호 및 상기 매치-페일 신호를 수신하여 상기 제1 정지 신호 또는 제2 정지 신호를 출력하는 논리합 회로를 더 구비하는 반도체 디바이스 시험 장치.
  12. 제9항에 있어서,
    상기 패턴 발생기 및 상기 정지 신호 출력부에 접속되며, 상기 패턴 발생기로부터 상기 입력 신호 패턴을 수신하고, 상기 정지 신호 출력부로부터 상기 제1 정지 신호 또는 상기 제2 정지 신호를 수신하며, 상기 제1 정지 신호 또는 상기 제2 정지 신호를 수신하는 경우를 제외하고는 상기 입력 신호 패턴을 정형(formatting) 및 출력하는 파형 정형기를 더 포함하는 반도체 디바이스 시험 장치.
  13. 제12항에 있어서,
    상기 파형 정형기는 상기 제1 정지 신호를 수신하는 경우를 제외하고는 상기 시험의 종료 때까지 상기 입력 신호 패턴을 출력하는 반도체 디바이스 시험 장치.
  14. 제9항에 있어서,
    상기 정지 신호 출력부는 소정의 사이클 동안 상기 제2 정지 신호를 출력하며,
    상기 패턴 발생기는 상기 소정의 사이클이 종료된 후, 상기 파형 정형기로 상기 입력 신호 패턴을 출력하는
    반도체 디바이스 시험 장치.
  15. 복수의 반도체 디바이스를 시험하는 방법으로서,
    패턴 발생기를 사용하여 상기 반도체 디바이스로 입력 신호 패턴을 출력하는 단계,
    상기 패턴 발생기를 사용하여 상기 입력 신호 패턴이 상기 반도체 디바이스에 인가되면 상기 반도체 디바이스로부터 출력되어야 하는 기대치 신호 패턴을 출력하는 단계,
    상기 복수의 반도체 디바이스로부터 출력되는 입력 신호 패턴과 상기 기대치 신호 패턴에 근거하여 정해지는 소정의 값을 비교하는 단계,
    상기 출력 신호 패턴이 상기 소정의 값과 매치되면 상기 매치 신호를 출력하는 단계,
    상기 반도체 디바이스로부터 출력된 상기 출력 신호 패턴이 상기 소정의 값과 매치되지 않으면 매치-페일 신호를 출력하는 단계,
    상기 패턴 발생기를 사용하여 상기 매치-페일 신호를 기억하는 단계, 및
    상기 패턴 발생기를 사용하여 상기 기억된 매치-페일 신호에 의해 확인된 상기 반도체 디바이스에 대한 상기 입력 신호 패턴의 인가를 정지시키는 제1 정지 신호를 출력하는 단계
    를 포함하는 시험 방법.
  16. 제15항에 있어서,
    상기 제1 정지 신호의 출력 단계는 상기 출력 신호 패턴이 상기 소정의 값과 매치되면 상기 반도체 디바이스에 대한 상기 입력 신호 패턴의 인가를 정지시키는 제2 정지 신호를 더 출력하는 시험 방법.
  17. 제16항에 있어서,
    상기 제1 정지 신호 또는 상기 제2 정지 신호를 수신하는 경우를 제외하고는 상기 반도체 디바이스에 대한 상기 입력 신호 패턴을 정형 및 출력하는 단계를 더 포함하는 시험 방법.
  18. 제17항에 있어서,
    상기 정형 및 출력 단계는 상기 제1 정지 신호를 수신하는 경우를 제외하고는 상기 시험의 종료 때까지 상기 입력 신호 패턴을 출력하는 시험 방법.
  19. 제16항에 있어서,
    상기 제2 정지 신호의 출력 단계는 소정의 사이클 동안 상기 제2 정지 신호를 출력하며,
    상기 입력 신호 패턴의 출력 단계는 상기 소정의 사이클이 종료된 후, 상기 입력 신호 패턴을 출력하는
    시험 방법.
  20. 복수의 반도체 디바이스를 시험하는 반도체 디바이스의 시험 방법으로서,
    패턴 발생기를 사용하여 상기 복수의 반도체 디바이스의 각각에 입력 신호 패턴을 인가하는 단계,
    상기 패턴 발생기를 사용하여 상기 반도체 디바이스로부터 출력된 상기 출력 신호 패턴이 소정의 값과 매치되면 활성화되는 액티브 매치 신호를 출력하는 상기 반도체 디바이스에 상기 입력 신호 패턴의 인가를 정지하는 단계, 및
    상기 패턴 발생기를 사용하여 상기 액티브 매치 신호를 기억하는 단계
    를 포함하며,
    상기 액티브 매치 신호를 출력하는 상기 반도체 디바이스에 대해서만 상기 입력 신호 패턴의 상기 인가를 재개하는
    시험 방법.
  21. 제20항에 있어서,
    상기 정지 단계는 상기 입력 신호 패턴의 상기 인가가 상기 재개 단계에 의해 재개되는 상기 반도체 디바이스를 제외한 상기 복수의 반도체 디바이스에 대한 상기 입력 신호 패턴의 인가를 정지시키는 시험 방법.
  22. 제20항에 있어서,
    상기 정지 단계는 소정의 사이클 동안 상기 액티브 매치 신호를 출력하는 상기 반도체 디바이스에 대한 상기 입력 신호 패턴의 인가를 정지시키며,
    상기 재개 단계는 상기 소정의 사이클이 종료된 후, 상기 반도체 디바이스에 대한 상기 입력 신호 패턴의 상기 인가를 재개하는
    시험 방법.
  23. 제21항에 있어서,
    상기 정지 단계는 상기 시험의 종료 때까지 상기 입력 신호 패턴의 상기 인가가 재개되는 상기 반도체 디바이스를 제외한 상기 복수의 반도체 디바이스에 대한 상기 입력 신호 패턴의 인가를 정지시키는 시험 방법.
  24. 제20항에 있어서,
    상기 복수의 반도체 디바이스로 입력되어야 하는 입력 신호 패턴과, 상기 입력 신호 패턴이 상기 반도체 디바이스에 인가되면 상기 복수의 반도체 디바이스로부터 출력되어야 하는 기대치 신호 패턴을 생성하는 단계, 및
    상기 복수의 반도체 디바이스로부터 출력된 상기 복수의 출력 신호 패턴과, 상기 기대치 신호 패턴에 근거하여 정해지는 상기 소정의 값을 비교하고, 상기 출력 신호 패턴이 상기 소정의 값과 매치되면 상기 액티브 매치 신호를 출력하는 단계
    를 더 포함하는 시험 방법.
  25. 제24항에 있어서,
    상기 입력 신호 패턴의 파형을 정형하는 단계, 및
    상기 반도체 디바이스로 상기 정형된 입력 신호 패턴을 출력하는 단계
    를 더 포함하며,
    상기 정형 단계는
    상기 액티브 매치 신호를 출력하는 상기 반도체 디바이스에 대한 상기 입력 신호 패턴의 적어도 일부의 출력을 정지시키는 단계,
    상기 액티브 매치 신호를 출력하는 상기 반도체 디바이스에 대해서만 상기 입력 신호 패턴의 상기 출력을 재개하는 단계, 및
    상기 입력 신호 패턴의 상기 인가가 재개되는 상기 반도체 디바이스를 제외한 상기 복수의 반도체 디바이스에 대한 상기 입력 신호 패턴의 상기 인가를 정지시키는 단계
    를 포함하는 시험 방법.
  26. 제25항에 있어서,
    상기 정지 단계는 상기 액티브 매치 신호를 출력하는 상기 반도체 디바이스에 대한 상기 입력 신호 패턴의 인가를 정지시키는 제1 정지 신호를 출력하는 시험 방법.
  27. 제26항에 있어서,
    상기 정지 단계는 상기 입력 신호 패턴의 상기 인가가 상기 재개 단계에 의해 재개되는 상기 반도체 디바이스를 제외한 상기 반도체 디바이스에 대한 상기 입력 신호 패턴의 인가를 정지시키는 제2 정지 신호를 더 출력하는 시험 방법.
  28. 제27항에 있어서,
    상기 정지 단계는 상기 복수의 반도체 디바이스 중의 어느 하나가 소정의 사이클 동안 상기 액티브 매치 신호를 출력하는가를 검출하는 단계를 더 포함하는 시험 방법.
  29. 제28항에 있어서,
    상기 정지 단계는
    상기 반도체 디바이스 중의 어느 것이 상기 소정의 사이클 동안 상기 검출 단계에 의해 검출되는 상기 액티브 매치 신호를 출력하지 않는가를 기억하는 단계, 및
    상기 소정의 사이클 동안 상기 반도체 디바이스가 상기 액티브 매치 신호를 출력하는 경우 또는 상기 반도체 디바이스가 상기 기억 단계에 의해 기억되는 경우, 상기 제1 정지 신호를 출력하는 단계
    를 더 포함하는 시험 방법.
  30. 제29항에 있어서,
    상기 정지 신호의 상기 출력 단계는 상기 시험의 종료 때까지 상기 제2 정지 신호를 더 출력하는 시험 방법.
  31. 복수의 반도체 디바이스를 시험하는 방법으로서,
    소정의 기간 동안 상기 반도체 디바이스에 입력 신호 패턴을 반복 인가하여 상기 반도체 디바이스를 시험하는 단계, 및
    입력 신호 패턴이 완전하게 쓰여진 상기 반도체 디바이스에 대한 시험을 계속하면서, 상기 입력 신호 패턴이 불완전하게 쓰여진 상기 반도체 디바이스에 대한 상기 시험을 정지시키는 단계
    를 포함하는 시험 방법.
  32. 제8항에 있어서,
    상기 복수의 반도체 각각에 입력 신호 패턴을 각각 인가하는 복수의 신호 입출력부를 더 포함하는 반도체 디바이스 시험 장치.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1653239B1 (en) * 2003-05-15 2007-11-14 Advantest Corporation Test apparatus with waveform formatter
JP2006064479A (ja) * 2004-08-25 2006-03-09 Advantest Corp 試験装置、及び試験方法
JPWO2006025140A1 (ja) * 2004-09-02 2008-05-08 松下電器産業株式会社 半導体集積回路装置およびその検査方法、半導体ウエハ、およびバーンイン検査装置
WO2006040900A1 (ja) * 2004-10-14 2006-04-20 Advantest Corporation 誤り訂正符号が付加されたデータ列を記憶する被試験メモリを試験する試験装置及び試験方法
JP2006189336A (ja) * 2005-01-06 2006-07-20 Advantest Corp 半導体デバイス、試験装置、及び測定方法
JP2006200983A (ja) * 2005-01-19 2006-08-03 Denso Corp 半導体集積回路装置およびその試験方法
US20070192214A1 (en) * 2006-02-01 2007-08-16 Doyle Thomas F Method and apparatus to signal rental asset use completion
JP4523659B2 (ja) * 2006-02-27 2010-08-11 富士通株式会社 故障解析装置
JP5179726B2 (ja) * 2006-06-27 2013-04-10 マーベル ワールド トレード リミテッド 半導体デバイス
JP4869879B2 (ja) * 2006-11-20 2012-02-08 富士通セミコンダクター株式会社 半導体集積回路
KR20080114359A (ko) * 2007-06-27 2008-12-31 주식회사 하이닉스반도체 반도체 집적 회로 및 그의 불량 경로 검출 방법
JP4455623B2 (ja) * 2007-07-19 2010-04-21 株式会社東芝 半導体集積回路及びそのテストシステム
US7679391B2 (en) * 2008-07-11 2010-03-16 Advantest Corporation Test equipment and semiconductor device
US7948256B2 (en) * 2008-09-12 2011-05-24 Advantest Corporation Measurement apparatus, test system, and measurement method for measuring a characteristic of a device
TWI435208B (zh) * 2010-12-02 2014-04-21 Realtek Semiconductor Corp 積體電路與其控制方法
CN102426335B (zh) * 2011-08-24 2013-07-10 湖北航天技术研究院计量测试技术研究所 Dsp器件测试图形向量的自动生成方法
US9835680B2 (en) 2015-03-16 2017-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method, device and computer program product for circuit testing

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03179278A (ja) * 1989-12-06 1991-08-05 Mitsubishi Electric Corp 半導体試験方法
JPH06259962A (ja) 1991-11-20 1994-09-16 Oki Micro Design Miyazaki:Kk 半導体メモリ装置
JP3040233B2 (ja) * 1992-01-31 2000-05-15 松下電子工業株式会社 半導体装置の検査方法
JP2577120Y2 (ja) 1993-04-15 1998-07-23 株式会社アドバンテスト 過剰パルス印加の禁止回路
JPH0720208A (ja) * 1993-07-02 1995-01-24 Mitsubishi Electric Corp 被測定素子のテスト方法及びテストシステム
JPH10125092A (ja) 1996-10-22 1998-05-15 Advantest Corp フラッシュメモリ試験装置
JP3358492B2 (ja) * 1997-04-25 2002-12-16 安藤電気株式会社 半導体試験装置
JPH10332783A (ja) * 1997-06-05 1998-12-18 Fujitsu Ltd 回路試験装置
JPH1164454A (ja) * 1997-08-18 1999-03-05 Advantest Corp 半導体試験装置用同時測定制御回路
JPH11264857A (ja) * 1998-03-19 1999-09-28 Advantest Corp 半導体試験装置
JP4156712B2 (ja) * 1998-07-24 2008-09-24 株式会社アドバンテスト 半導体試験装置の試験方法
JP4368027B2 (ja) * 1999-04-01 2009-11-18 株式会社アドバンテスト 電源ユニット、半導体デバイス試験装置、及び半導体デバイス試験方法
JP4251707B2 (ja) 1999-04-02 2009-04-08 株式会社アドバンテスト 半導体デバイス試験装置及び試験方法

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