CN1981345A - 可配置的就绪/忙控制 - Google Patents

Abstract

本发明揭示一种存储单元，其具有一包括一可由一控制器写入的忙控制寄存器的忙控制系统。所述忙控制寄存器的内容决定是否自所述存储单元向所述控制器发送一信号及如果发送，则发送复数个信号中的哪一个信号。可自动地自一选定存储单元发送一信号并使其屏蔽开一未选定单元。

Description

可配置的就绪/忙控制

技术领域

本申请案涉及集成电路，且具体而言涉及通过一个或多个信号线与一控制器进行通信的诸如非易失性存储器等集成电路。

背景技术

包括各种存储装置的集成电路可通过导电线或迹线连接在一起。在一些实例中，集成电路可在一封装内连接在一起。此种连接的实例可见于非易失性存储器产品中。目前，有许多种在商业上很成功的非易失性存储器产品得到应用，尤其是小形状因数卡形式的非易失性存储器产品，其采用一形成于一个或多个集成电路芯片上的闪速EEPROM(电可擦可编程只读存储器)单元阵列。一通常(但未必尽然)位于一单独集成电路芯片上的存储器控制器介接一以可移动方式连接所述卡的主机，并控制所述卡内存储器阵列的运行。此种控制器通常包括一微处理器、某种非易失性只读存储器(ROM)、一易失性随机存取存储器(RAM)及一个或多个专用电路，例如一个可在编程及读取数据期间在数据经过控制器时根据所述数据计算出一错误修正码(ECC)的专用电路。某些市售卡为：CompactFlash^TM(CF)卡、多媒体卡(MMC)、安全数字(SD)卡、智能媒体卡、个人资料卡(P-Tag)及存储棒卡。主机包括个人计算机、笔记本计算机、个人数字助理(PDA)、各种数据通信装置、数字照相机、蜂窝式移动电话、便携式音频播放器、汽车音响系统、及类似类型的设备。除存储卡实施方案外，此类型的存储器也可嵌入各种类型的主机系统中。

有两种通用存储胞(memory cell)阵列架构已付诸商业应用：NOR及NAND。在一典型的NOR阵列中，各存储胞连接于在列方向上延伸的相邻位线源极与漏极扩散区之间，且控制栅极连接至沿胞行延伸的字线。一存储单元(memory unit)包括至少一个位于所述源极与漏极之间的单元沟道区的至少一部分上方的存储元件。因此，所述存储元件上的一经编程的电荷电平控制所述胞的一操作特性，然后可通过将适当电压施加至所寻址的存储胞来读取所述胞。此种胞的实例、其在存储系统中的应用及其制造方法阐述于美国专利第5,070,032号、第5,095,344号、第5,313,421号、第5,315,541号、第5,343,063号、第5,661,053号及第6,222,762号中。这些专利及本申请案中所引用的全部专利及公开专利申请案均以引用方式全文并入本文中。

NAND阵列利用由多于两个(例如16个或32个)存储胞构成的串联串，所述多于两个存储胞与一个或多个位于各单独位线与一参考电位之间的选择晶体管连接在一起而形成胞列。各字线延伸跨过大量的这些列内的胞。在编程期间，通过如下方式来读取并验证一列中的一单独胞：强导通所述串中的其余胞，以使流经一串的电流取决于所寻址的胞中所存储的电荷电平。NAND架构阵列的实例及其作为存储系统的一部分的操作可参见美国专利第5,570,315号、第5,774,397号、第6,046,935号、及第6,522,580号。

上文所提及专利中所述的现有闪速EEPROM阵列的电荷存储元件为最常用的导电性浮动栅极，其通常由经导电掺杂的多晶硅材料制成。适用于闪速EEPROM系统的另一类型的存储胞是利用一非导电性介电材料代替导电性浮动栅极以便以非易失性方式来存储电荷。一由氧化硅、氮化硅及氧化硅(ONO)构成的三层式介电材料夹于一导电性控制栅极与存储胞沟道上方半导电性衬底的一表面之间。通过将电子自胞沟道注入氮化物中、使电子在氮化物中受到陷获并存储于一限制区中来对胞进行编程，且通过将热空穴注入氮化物中来擦除所述胞。

如在大多数集成电路应用中一般，对于闪速EEPROM存储胞阵列，也存在缩小为构建某些集成电路功能所需的硅衬底区域的压力。人们不断地期望增加可存储在一硅衬底的一给定区域中的数字数据量，以增大一给定大小存储卡及其它类型的封装的存储容量，或者既增大容量又减小大小。一种增大数据存储密度的方法是每一存储胞及/或每一存储单元或元件存储多于一个数据位。此通过将一存储元件电荷电平电压范围窗口划分成多于两种状态来实现。使用四种此种状态即能使每一个胞存储存储两个数据位，使用八种状态即能使每一存储元件存储三个数据位，依此类推。使用此种多电平逻辑的存储器阵列特别容易因小的存储电荷变化而造成数据损坏。出于各种原因，一多状态存储胞阵列的选定部分也可在两种状态(二进制)下运行。

一典型闪速EEPROM阵列中的各存储胞划分成若干可一同擦除的离散胞块。换句话说，所述块为擦除单位，即为可同时擦除的最小胞数量。每一块均通常存储有一个或多个数据页面，页面为最小编程及读取单位，尽管也可在不同的子阵列或平面中平行地编程或读取多于一个页面。每一页面通常存储一个或多个数据扇区，扇区的大小由主机系统界定。一实例性扇区包括512个用户数据字节(遵循一针对磁盘驱动器制定的标准)加上一定数量字节的关于所述用户数据及/或存储有所述用户数据的块的开销信息。此种存储器通常在每一块中配置有16个、32个或更多个页面，且每一页面均存储有一个或仅数个主机数据扇区。

为提高在将用户数据编程至存储器阵列中并自存储器阵列读取用户数据期间的平行性程度，所述阵列通常划分成若干子阵列，所述子阵列通常称作平面，其包含其自身的数据寄存器及其它电路以允许并行操作，从而可同时将数据扇区编程至若干或所有平面中的每一平面、或同时自若干或所有平面中的每一平面读取数据扇区。一单个集成电路上的阵列可在物理上划分为多个平面，或每一平面可由单独的一个或多个集成电路芯片构成。此种存储器构建方案的实例阐述于美国专利第5,798,968号及第5,890,192号中。

为进一步有效地管理存储器，擦除块可链接在一起形成虚拟块或元块。换句话说，将每一元块界定为包括每一平面中的一个块。元块的使用阐述于国际专利申请公开案第WO 02/058074中。所述元块由一主机逻辑块地址识别为一编程及读取数据的目的地。一元块中的所有块均可同时编程。此种元块的编程单位为一由所述元块中每一块的一个页面组成的元页。同样地，一元块中的所有块均一同擦除。在一些实例中，元块大小固定成使所述元块为最小擦除单位且所述元页为最小编程单位。一使用此种大块及/或元块运行的存储系统中的控制器执行多种功能，包括在自主机接收到的逻辑块地址(LBA)与存储胞阵列内的物理块编号(PBN)之间实施变换。所述块内的单个页面通常通过所述块地址内的偏置来加以识别。地址变换通常涉及使用一逻辑块编号(LBN)及逻辑页面的中间项。

可使用一个或多个寄存器将数据移入及移出一存储胞阵列。一种多寄存器存储系统的实例阐述于美国专利第6,349,056 B1号及第6,560,143 B2号中。一寄存器通常保存等于存储胞阵列中一行数据的数据。寄存器通常为易失性的且因此如果发生掉电，则此种寄存器中的任何数据均会丢失。寄存器可用作一缓冲器或高速缓冲存储器，以保存要编程至所述存储器阵列的数据或要发送至一主机的数据。

存储系统通常具有一控制器。控制器可包括一通过控制器接口逻辑连接至内部存储器并介接外部组件的微处理器或微控制器。一程序存储器存储固件及软件，所述固件及软件由所述微控制器存取以控制自所连接的存储单元读取数据及将所述数据传输至所述主机、将数据自所述主机写入至所述存储器芯片的存储系统作业、及执行诸多其它监控及控制功能。

集成电路通常通过一系列处理步骤形成于一半导体衬底上。然后，所述衬底划分成可单独封装的单独的集成电路芯片(“电路小片”或“芯片”)。或者，芯片可封装成在一封装中具有多于一个芯片。例如，两个或两个以上的存储器芯片可封装在一起，以在单个封装内提供增大的存储容量。此可为使用单独的封装或在一单个芯片上形成一更大的存储器提供一种更廉价的替代形式。可借助其中将芯片囊封于一保护性外壳内且将所述芯片上的焊盘电连接至所述封装上的引脚以实现与所述芯片的通信的传统芯片封装方法进行封装。以此方式封装的存储器芯片可用于包括非易失性存储系统在内的各种应用。此种系统通常包括一可形成于一单独的芯片上并可单独封装的控制器。

图1显示一包括一控制器及多个存储单元的存储系统的实例。所述控制器与一主机进行通信。图1所示存储系统可位于一存储卡(例如前面所述的市售闪速存储器产品)中。在一些实例中，每一存储单元均单独封装且所述各封装连接至所述控制器。在其它实例中，所述控制器及存储单元可一同封装于单个封装中。在其它实例中，可将两个或两个以上的存储单元封装在一起且将如此形成的封装连接至位于一单独封装中的控制器。在闪速存储卡中，可将各单独封装安装至一在不同封装的引脚之间提供连接线的印刷电路板。通常期望减少此种线的数量，因为其会增加存储系统的成本及复杂度。因此，当将多个芯片封装在一起时，其可在所述封装上共享单个引脚且因此共享单条线来与所述控制器进行通信。

图2显示一存储系统的一实例，所述存储系统在一个封装(封装1)中具有一与一第二封装(封装2)中的两个存储器芯片(存储单元1及存储单元2)进行通信的控制器芯片。此处，每一存储单元均形成于一单独存储器芯片上。因此，存储单元1形成于存储器芯片1上且存储单元2形成于存储器芯片2上。存储单元1及2二者均具有连接至封装2上的一共用就绪/忙引脚的就绪/忙输出。此共用引脚通过一共用就绪/忙信号线连接至所述控制器芯片。虽然未显示，但在封装1与封装2之间可存在诸多其它连接线。共享所述就绪/忙引脚，以减少这两个封装的引脚数且因此降低所述系统的成本及复杂度。此种系统的一个问题在于：控制器所接收的就绪/忙信号只可指示所述存储单元中的一个存储单元忙，但不指示哪个存储单元忙。因此，当接收到一忙信号时，并不知道哪个存储单元忙或者一个存储单元是否就绪。

通常，所述信号线上的高电压可指示集成电路就绪，而低电压则指示所述集成电路忙。在某些实例中，可能期望知道更多信息，而不仅仅是所述集成电路的总体状态。例如，在具有一连接至一存储器阵列的高速缓冲存储器的存储单元中，这有助于既得知所述存储器阵列的状态又得知所述高速缓冲存储器的状态。而在单个就绪/忙信号的情况下，所述控制器可能得不到此信息。

图3显示一具有一存储器阵列及两个寄存器(一高速缓冲存储器(主数据寄存器)及一缓冲器(从属数据寄存器))的存储单元的一实例。由于这两个寄存器提供一缓冲功能，因此可将所述存储器阵列及所连接的寄存器看做一带缓冲器的存储器阵列。另外，此存储单元具有一与一控制器进行通信的存储器控制电路。与所述控制器的通信是通过一线群组来进行的，所述线群组可包括：一芯片启用(CE)线、命令锁存启用(CLE)线、地址锁存启用(ALE)线、写入启用(WE)线、读取启用线(RE)线、一组输入/输出(I/O)线及一就绪/忙(R/B)线。此存储单元可单独封装或与其它存储单元一起封装。大体而言，一存储单元(例如图3中所示的存储单元)形成于一专用存储器芯片上，以使一个芯片具有一个包括一存储器阵列及一存储器控制电路的存储单元。来自所述控制器的主机数据可由所述存储器控制电路发送至所述高速缓冲存储器、然后发送至所述缓冲器并然后发送至所述闪速存储器阵列。这使主机数据能够在其它数据自所述缓冲器编程至所述闪速存储器阵列的同时装入所述高速缓冲存储器中。此种并行性可加速向所述闪速存储器阵列的数据传送。然而，来自此种系统的一就绪/忙信号只可提供一个数据位。所述信号可表示所述阵列处于一第一状态(例如阵列忙)或一第二状态(例如阵列就绪)。不过，这可有助于得知例如所述高速缓冲存储器是否忙等其它信息。

因此，需要一种使更多信息能够沿单条线提供至所述控制器的控制系统。还需要一种可由所述控制器配置的系统。还需要一种将使一控制器能够判定一与其它集成电路共享一就绪/忙线的单独集成电路的状态的系统。

发明内容

本发明揭示一种允许使用单条连接两个组件(例如一控制器与一存储器芯片)的线来实现其它功能的存储器控制系统。当使用一就绪/忙线向所述控制器提供一存储器芯片的某一状态时，一存储器控制系统可允许使用同一条线来提供其它信息。所述控制器可在所述存储器芯片中写入一寄存器的内容，以配置所述存储器芯片所发送的信号。通过此种方式，所述控制器可通过配置所述寄存器来从一系列可能的信号中选择所述就绪忙信号。然后，所述存储器芯片将所选择的信号提供至所述控制器而无需所述控制器进行其它活动。所述控制器无需主动地询问所述存储器芯片来判定所述存储器芯片中的一状态。相反，所述控制器可被动地接收一指示所感兴趣的状态的信号。在一些设计中，一控制器可在一节能的低功率或“睡眠”模式中被动地接收此种信号。然后，所述控制器可在所述信号改变时返回至一加电状态。例如，一控制器可在一存储单元忙时睡眠并可在所述存储单元为下一命令准备就绪时醒来。在一具有一存储器阵列及一高速缓冲存储器的存储单元中，可由单独的信号分别指示所述存储器阵列的状态及所述高速缓冲存储器的状态。所述控制器可通过配置一忙控制寄存器的内容来选择在一就绪/忙线上将这些信号中的哪一信号发送至所述控制器。

一控制器也可将所述寄存器配置成使来自一特定存储器芯片的忙信号被屏蔽且不影响一就绪/忙线上的信号。这适用于其中多个芯片共享同一就绪/忙线的情况。可对各单独芯片进行屏蔽以便所述控制器仅自一个或多个未被屏蔽的芯片接收信号。通过此种方式，一控制器可明确地识别哪些芯片要将其信号屏蔽及哪些芯片将其信号发送至所述控制器。

作为一种对使一控制器单独判定哪些芯片应将其信号屏蔽及哪些芯片应将其信号发送的替代形式，在一自动选择模式中，此种判定可在所述芯片层上作出。如果选择所述芯片则发送所述信号，而如果未选择所述芯片则屏蔽所述信号。选择一芯片在此上下文中是指一条启用所述芯片的特定线处于现用状态，或所述芯片由一控制器命令寻址，或一现用启用线与一命令的某一组合。一所选定芯片通常为由所接收的最后命令寻址的芯片。在此系统中，仅一所选定芯片发送一忙信号。当取消选定一芯片并选择另一芯片时，所述被取消选定的芯片信号变成被屏蔽且所选定的芯片信号自动发送至所述控制器而无需所述控制器作出一单独的配置改变。这使所述控制器能够通过一条由几个芯片共享的线来接收一具体针对一个芯片的就绪/忙信号。当选择不同的芯片时，所述信号可自动来自一不同芯片，而无需一来自所述控制器的单独命令来规定要发送哪些信号及要屏蔽哪些信号。

附图说明

图1显示一现有技术的存储系统。

图2显示一与两个共享单个就绪/忙引脚的存储单元进行通信的现有技术控制器芯片。

图3显示一现有技术存储单元。

图4显示一根据一存储状态机的当前状态来选择一输出的控制系统。

图5显示一根据本发明一实施例的控制系统。

图6显示一具有带有图5中所示控制电路的存储单元的存储系统。

图7显示一具有就绪/忙控制电路的存储系统的另一实例。

图8显示一包括所述寄存器的内容的图5所示忙控制寄存器的更详细的视图。

图9显示图8所示忙控制寄存器的内容的一真值表。

图10显示一用于写入图8所示忙控制寄存器的内容的命令的一定时图。

图11显示一用于写入诸如图8中所示的一个或多个忙控制寄存器的内容的替代命令的一定时图。

图12A显示一具有一存储器阵列、一缓冲器、一高速缓冲存储器及一控制器的存储系统的一实例。

图12B显示其中将数据自控制器传送至高速缓冲存储器的图12A所示的存储系统。

图12C显示其中将数据自高速缓冲存储器传送至缓冲器的图12B所示的存储系统。

图12D显示其中将数据自缓冲器传送至存储器阵列的图12C所示的存储系统。

图12E显示其中与将数据自缓冲器传送至存储器阵列平行地将数据自控制器传送至高速缓冲存储器的图12D所示的存储系统。

图12F显示在完成自控制器至高速缓冲存储器的数据传送后、但在完成自缓冲器至图12E所示阵列的数据传送前图12E所示的存储系统。

图12G显示在完成自缓冲器至阵列的数据传送后图12F所示的存储系统。

图12H显示当将数据自主高速缓冲存储器传送至缓冲器时图12G所示的存储系统。

图12I显示图12H所示的存储系统，其中将数据自缓冲器传送至存储器阵列且控制器不再向高速缓冲存储器传送进一步的数据且其中控制器轮询一状态寄存器以判定存储器阵列是否忙。

具体实施方式

图4显示一用于控制一就绪/忙引脚402的信号控制系统的一等效电路400的一电路图。图中显示一多路复用器MUX 1接收两个信号：一阵列忙信号406及一高速缓冲存储器忙信号408。一存储状态机410判定将信号406、408中的哪一个信号施加至用于控制所述存储器的就绪/忙引脚402的输出412且因此判定所述控制器接收哪一个信号。每次只将这些信号(阵列忙406及高速缓冲存储器忙408)中的一个施加至输出412。状态机410可运行以使输出412取决于所述存储器所接收到的最后命令或某一其它因素。输出412取决于存储状态机410的当前状态且因此不能在不改变所述存储器状态情况下直接由所述控制器配置。

图5显示一根据本发明一实施例的信号控制系统的一等效电路500的一电路图，所述信号控制系统允许通过一就绪/忙线来发送其它数据以使所述就绪/忙信号可表示一存储单元中的不止仅两种状态。此控制系统可实施为所示的控制电路或以某一等效方式实施。提供一第一多路复用器MUX 1，其具有分别指示所述阵列及高速缓冲存储器的状态的输入：阵列忙406及高速缓冲存储器忙408。MUX 1的输出是以前面所述的方式根据存储状态机410的状态来选择的。因此，MUX 1的输出等价于前面所述的输出412。然而，与前面的电路不同，图5显示MUX 1的输出去往一由一忙控制寄存器522控制的第二多路复用器MUX 2。MUX 2的输出524变成所述控制系统的忙输出。因此，MUX 2介于前面所述的输出412与此系统所提供的输出之间。此允许通过修改忙控制寄存器522的内容来配置输出524。忙控制寄存器522的内容可直接由所述控制器修改。

忙输出524可选自MUX 2的输入。MUX 2的输入包括MUX 1的输出412、阵列忙406、高速缓冲存储器忙408及其它忙源526。图5显示表示其它忙源526的单条线。然而，其它忙源526可包括表示一存储单元内的多种状态的MUX 2的多个输入。因此，输出524的含意可根据所需的信息来配置。

MUX 2的一个可能的输出仅仅是MUX 1的输出。在此种情况下，所述控制电路的作用好像不存在MUX 2似的。因此，所述控制系统可经配置以起到前面所述的图4所示控制系统的作用以便可保持向后兼容性。

可选择阵列忙406或高速缓冲存储器忙408作为MUX 2的一输出。虽然这些也是MUX 1的可能的输出，但MUX 1的输出是不可根据一可由所述控制器修改的寄存器的内容来配置的。MUX 1所产生的信号是根据存储状态机410的当前状态以一种确定性的方式形成的，而MUX 2所产生的信号是以一种可由所述控制器修改的可配置方式形成的。在本发明系统中，所述控制器可直接选择一输出。可在一存储单元处于执行一命令的作业中的同时改变所述选择。

MUX 2的输出去往一晶体管528的栅极，晶体管528将其漏极530连接至一就绪/忙引脚502并将其源极连接至地。在操作中，就绪/忙引脚502可连接至一连接至所述控制器的信号线。当MUX 2的输出为指示一忙状态的“高”时，晶体管528导通且就绪/忙引脚502的电压被拉至接地或“低”。当MUX 2的输出为指示一就绪状态的“低”时，晶体管528关断且就绪/忙引脚502升至一“高”电平一一连接至所述信号线的电源的电压。因此，晶体管528用作来自MUX 2的输出524的一反相器。

虽然上文说明是参考一在一控制电路中使用多路复用器的特定实例，但所述技术并不仅限于任一特定硬件配置。上述实例展示可使用不同硬件来实施或可使用软件来实现的技术。可将所示控制电路看做可使用的各种控制系统的一等效电路。可使用不同的控制电路或使用软件以不同方式来构建一控制系统。

在一些实例中，多于一个控制系统连接至一共用信号线。因此，图5所示的就绪/忙引脚可通过一共享信号线连接至其它控制系统的其它就绪/忙引脚。此种线可由一个或多个邻接的导电材料部分制成。例如，一形成于一印刷电路板上的金属迹线可形成一信号线或一信号线的一部分。然而，此种共享线可隐藏特定集成电路的状态。当甚至一个集成电路忙时，其控制系统也会产生一使对应的就绪/忙引脚被拉至一“低”状态的高输出。此又将所连接的信号线拉低。因此，所有其它其控制系统连接至所述信号线的集成电路的状态均对所述控制器隐藏。这意味着这些控制系统的输出的任何改变均不会被所述控制器探测到。如果另一控制电路输出自就绪跃迁至忙，则此可能不会被所述控制器探测到，因为所述控制器已经接收到一忙信号。因此，主机所接收的忙信号仅指示一集成电路忙，但不指示哪个集成电路忙。

在本发明一实施例中，所述忙控制寄存器可由一控制器用来根据需要屏蔽一控制系统的输出。因此，不管所述控制系统的输入406、408指示何种状态，输出524均可响应于忙控制寄存器522中的一个或多个位而保持为低。此禁用功能可使所述控制器能够识别一个或多个要被监控的集成电路并忽略其它集成电路。

在本发明的另一实施例中，所述忙控制寄存器可启用一自动选择功能。此功能使一控制系统能够根据是否选择连接至所述控制系统的集成电路来有选择地屏蔽其输出。除非选择对应的集成电路，否则所述自动选择功能组件会禁用MUX 2的输出524。此是在不存在直接的控制器干涉的情况下以自动选择模式在控制系统层上自动进行的。因此，一旦控制器启用自动选择，所述控制系统便可视需要发送或屏蔽其信号而不存在自所述控制器至所述控制系统的进一步输入。可通过芯片启用CE线的状态或通过最后所寻址的集成电路或这两种因素的某一组合来决定选择。忙控制寄存器522中的另一个位可用于为自动选择目的选择由哪些准则决定选择。例如，根据所述CE信号的选择、根据最后所寻址命令的选择及根据这两个准则的选择提供三种不同的自动选择可能性。也存在禁用自动选择的可能性，从而提供总共四种可能性。这四种可能性可使用忙控制寄存器522中的两个位(例如位5及7)来选择。

一具有使用所述控制系统的存储单元的存储系统的一实例显示于图6中。图中显示两个存储单元640、642。存储单元640具有包括就绪/忙控制电路646的存储器控制电路644。存储单元642具有包括就绪/忙引脚650的存储器控制电路648。就绪/忙控制电路646、650二者均连接至一共用信号线。所述共用信号线也可延伸至其它存储单元。当在一就绪/忙电路中启用自动选择时，除非选择包含所述就绪/忙电路的存储单元，否则来自该电路的就绪/忙信号将被屏蔽(保持在就绪状态)。一般而言，对一同连接至一控制器的所有存储单元启用或禁用自动选择。通过此种方式，仅一被所述控制器选定的存储单元将使其就绪/忙信号发送至所述控制器。任何未被启用的存储单元的就绪/忙信号均被所述就绪/忙控制电路屏蔽。在此种配置中，因为通常每次只选择一个存储单元，所以所述就绪/忙信号不仅指示一存储单元忙；其还指示哪一个具体的存储单元忙。如果选择多于一个存储单元且启用自动选择，则所述忙信号可来自所选择的存储单元中的任何一个存储单元。例如，当对图6所示的存储单元(存储单元640、642及连接至信号线的任何额外存储单元)启用自动选择时，如果选择存储单元640，则所述控制器只接收到来自存储单元640的就绪/忙信号。在此种情形中，存储单元642的存储器阵列或高速缓冲存储器可能因某一最近的命令而仍忙。然而，未选择存储单元642而选择了存储器640。存储单元642中可能存在一忙状态，但一显示此状态的信号不发送至所述控制器。相反，所述信号被存储单元642的就绪/忙控制电路650屏蔽。同样地，如果未选择所述存储单元，则来自连接至信号线652的其它存储单元的任何忙信号均被其就绪/忙控制电路屏蔽。

图7显示一其中若干个存储单元连接至与任何单独存储单元分开的就绪/忙控制电路760的替代实施例。每一存储单元762、764均具有一个或多个就绪/忙输出(图中仅显示一条线，但可为阵列忙信号、高速缓冲存储器忙信号及其它忙信号提供单独的线)。就绪/忙控制电路760以相同于上文所述的方式运行但位于一独立的电路小片上。就绪/忙控制电路760可构建于一专用电路小片上或作为一接口的一部分与其它电路构建在一起。此种布置可在多个存储电路小片封装于单个封装中的情况下使用。可在所述封装中包含一具有就绪/忙控制电路的电路小片，以便所述封装只需要一个就绪/忙引脚。通常，所述控制器位于一独立的电路小片上。

图8显示忙控制寄存器522。所述忙控制寄存器显示成具有八个数据位。不过，在此实例中，未使用位2-5而是将其预留用于额外功能。位0-1指示将所述忙控制电路的四个输入中的哪一个提供至所述控制器。这些输入包括阵列忙、高速缓冲存储器忙、内部忙(MUX 1的输出)及其它忙。虽然将“其它忙”显示成单条线，但也可具有额外的忙信号及额外的线。由于这种原因，位2-5预留以便可从一更大数量的输入中作出选择。位6为一禁用位。当位6设定为1时，不管所述忙控制电路的输入如何，所述忙控制电路的输出均保持在“就绪”状态。位7为自动选择位。当位7设定为1时，所述忙控制电路的输出取决于其存储单元是否被所述控制器选定。所述控制器可通过接通对应于该芯片的芯片启用(CE)信号来选择一存储单元。然而，当多个存储单元封装在一起时，所述多个存储单元可共享一CE线。因此，通过CE线进行的任何选择均可能不足以识别单个存储单元。一存储单元可通过一由所述控制器提供于一命令中的地址来加以识别。当所述控制器发送一命令时，其可包括一为一单个存储单元所独有的地址。可将提供于所接收的最后命令中的地址看做所选存储单元的地址。由此，阐述两种供所述控制器选择一存储单元的技术。一存储系统可使用这些技术中的任何一种或这两种技术的一组合来识别一存储单元。例如，仅当选择所述CE线而且所述最后命令标识所述存储单元的地址时，才可选择一存储单元。所述忙控制寄存器中的不同位的重要性在不同的实施例中可有所不同。例如，在图8所示的忙控制寄存器中可取消位2-5。在一些实施例中，可永久性地启用自动选择以便可不需要一用于启用/禁用此功能的位。

图9显示图8中所示的忙控制寄存器522的内容的一真值表。所述忙控制电路的输出524位于标题为“忙”的右手栏中。行1显示DISABLE(禁用)＝1。在此状态下，不管所述忙控制寄存器的其它内容如何，所述输出均保持0或低。因为所述输出去往一连接至所述就绪/忙线的漏极开路晶体管528的栅极，所以此种低输出意味着就绪/忙引脚502及所连接的就绪/忙线上的电压保持为高(就绪)。行2-5显示对应于各“选择”位的不同值的输出。这四个输出包括作为图5所示MUX 1的输出的内部忙412。高速缓冲存储器忙408及阵列忙406分别表示所述高速缓冲存储器及阵列的状态并可分别加以选择。其它忙526可为可由所述控制器使用的任何忙信号。另外，如果需要，可将位2-5用来选择额外的忙信号。图9所示的真值表中未显示这些额外的忙信号。行6显示autoselect(自动选择)＝1(自动选择被启用)且DieSelected(电路小片被选定)＝0(电路小片未被选定)。处于此状态下的输出为0，因为当自动选择被启用时，除非所述控制器选择所述电路小片，否则所述输出会被屏蔽。此处，未选择所述电路小片且因此所述输出保持被屏蔽，即其保持为0，且因此所述就绪/忙线未受影响。行7-9显示当autoselect(自动选择)＝1(自动选择被启用)且DieSelect(电路小片被选定)＝1(电路小片被选定)时的输出。在此种情况下的输出取决于所述选择位。在此种情况下，所选的任何信号均被作为一输出提供，因为所述输出未被屏蔽。由图可见，忙控制寄存器522提供一种用于配置存储单元的就绪/忙输出的灵活方式。可对忙控制寄存器522的内容加以修改，以便将所述就绪/忙信号的含意配置成一所期望的含意。可屏蔽一忙信号。在多个存储单元连接至单个控制器的情况下，进行屏蔽可使所述控制器能够监控单个存储单元，因为其它信号被屏蔽。这些不同的选项可由所述控制器通过修改所述忙控制寄存器的内容来选择。

忙控制寄存器522的内容可由所述控制器使用一规定所述存储单元的地址及要写入的内容的命令来直接写入。图10显示一由一具有多条连接所述存储单元与所述控制器的线的存储单元接收到的此一命令的一定时图。芯片启用(CE)线上的信号降低以启用对所述存储单元的操作。命令锁存启用线(CLE)升高以允许将一来自I/O端口的命令锁存至一命令寄存器中。当所述CLE线为高时，写入启用(WE)降低以允许自I/O线0-7采集数据，从而可将一命令(C)传送至所述命令寄存器。命令C表示Busy Control Write(忙控制写入)的命令代码并指示正在写入所述忙控制寄存器的内容。WE线在所述命令结束时升高。接下来，地址锁存启用(ALE)信号升高以允许将地址信息锁存至一地址寄存器中。所述WE信号再一次降低以允许通过I/O线0-7传送地址数据。所述地址数据包括一特定存储单元的一地址(A)。在此种情况下，所寻址的存储单元为任一具有正在由所述控制器更新的忙控制寄存器的存储单元。所述WE信号第三次降低以允许将所选寄存器内容(S)自I/O 0-7传送至所寻址的存储单元的忙控制寄存器。所选寄存器内容S包括要装入忙控制寄存器522中以便配置来自所述存储单元的就绪/忙信号的数据位。图中还显示所述存储单元的就绪/忙输出在就绪/忙控制寄存器522的内容得到修改时指示所述就绪/忙信号的一跃迁。这可能是因所述信号由表示一第一状态(例如阵列忙)变为表示一第二状态(例如高速缓冲存储器就绪)所致。所述就绪/忙信号的此种改变可能只反映所述信号的含意已改变，而不反映所述存储单元中的任何状态已改变。

在一些实例中，可能希望改变连接至一控制器的所有存储单元的就绪/忙控制寄存器的内容。在此种情况下，不需要将一忙控制写入命令定址到一特定单元。图11显示一不规定一存储单元地址的忙控制写入命令的一实例。该定时图与图10中所示的定时图相似，但所述控制器不发送一地址。可在仅一个存储单元连接至一控制器时或在所述CE线足以识别一单独存储单元(例如不共享CE线)时发送此种无地址命令。也可在多个存储单元连接至一控制器并希望同时将所有所述存储单元的忙控制寄存器的内容配置成具有相同内容时使用一无地址命令。此种命令被同时广播至所有所连接的其CE接通的存储单元，以便所有存储单元均接收相同的寄存器内容。例如，通常对所有存储单元平行地启用前面所述的自动选择功能。与以一单独的命令分别写入每一忙控制寄存器的内容相比较，此种广播命令可节省时间。

可在所述存储单元能够接收一命令的任一时刻发送一重新写入所述忙控制寄存器的内容的命令。因此，在一些实施例中，所述就绪/忙信号可在所述存储单元正实施一操作的同时自阵列忙切换至高速缓冲存储器忙。根据所述存储器设计而定，可能可在正将数据编程至所述存储器阵列的同时配置所述忙控制寄存器。

图12A-12G显示一可如何在一例如图3中所示的具有一高速缓冲存储器的带缓冲器的非易失性存储器阵列中使用本发明各方面的实例。图12显示在一具有一高速缓冲存储器的带缓冲器的存储器阵列中进行的一数据存储操作的连续步骤。

图12A显示一存储器阵列1270、一缓冲器1272、一高速缓冲存储器1274及一控制器1276。高速缓冲存储器1274及存储器阵列1270二者在此图中均已就绪，如由靠近所述存储器阵列的“R”及靠近高速缓冲存储器1274的“R”所指示。缓冲器1272及高速缓冲存储器1274为两个寄存器，其中每一寄存器保存一用于编程至所述存储器阵列的数据页面。

在图12B中，将数据自控制器1276传送至高速缓冲存储器1274。此可响应于一来自所述控制器的命令(例如一规定所述存储器阵列中要存储所述数据的位置的写入命令)来进行。通常，在其中将一就绪/忙信号与自所述控制器接收到的最后命令相关的系统中，此种情形中的写入命令将使所述高速缓冲存储器忙信号提供至所述控制器。这使得一旦所述高速缓冲存储器可用所述控制器可立即将更多数据发送至所述高速缓冲存储器。图12B显示将数据自控制器1276传送至高速缓冲存储器1274。此一操作所需的时间取决于高速缓冲存储器1274中所存储的数据量。此数据量通常为一个数据页面。对于一保存单个数据扇区的页面而言，可需要约10微秒。当所述存储单元对多个扇区进行平行编程时一例如在使用元块的设计中，高速缓冲存储器1274可远远大于一个扇区。例如，当一元块包括十六个块时，一元页可包括十六个扇区数据。因此，高速缓冲存储器1274也保存十六个扇区的数据。传送十六个扇区的数据所需的时间约为160微秒。在此操作期间，高速缓冲存储器1274如靠近高速缓冲存储器1274的“R”所指示已就绪，从而使控制器1276能够继续发送数据。在整个图12中，字母“R”及“B”均用来将毗邻部件的状态指示为就绪(R)或忙(B)。存储器阵列1270此时保持处于就绪状态，因为无数据正在写入至所述阵列。当完成向高速缓冲存储器1274的数据传送时，高速缓冲存储器1274处于一忙状态下，因为其包含数据，且可不自控制器1276接受额外数据。

图12C显示将数据自高速缓冲存储器1276传送至缓冲器1272。此为一相对快的操作且可在不到3微秒内完成。在此步骤期间，高速缓冲存储器1274保持忙，而存储器阵列1270保持就绪。

图12D显示已传送至缓冲器1271的数据正在提交给存储器阵列1270。在此步骤中，存储器阵列1270忙，因为正在向其进行写入。然而，一旦曾处于高速缓冲存储器1274中的数据已完成向缓冲器1272的传送，高速缓冲存储器1274便变为就绪。可将此就绪状态用信号通知控制器1276，以便可将更多数据发送至高速缓冲存储器1274。所述就绪/忙信号这时对于所述控制器很重要，以便可尽快开始传送数据。

图12E紧随前一步骤且显示与将数据编程至存储器阵列1270中平行地将数据发送至高速缓冲存储器1274。此平行操作可实现数据自控制器1276至存储器阵列1270的传送速度的提高。将数据编程至存储器阵列1270是一相对缓慢的操作，其花费大约150微秒至1000微秒，因此在此时间中实施其它操作对于总体操作速度而言可能很重要。在此步骤期间，所述存储器阵列忙但高速缓冲存储器1274就绪。当使用一高平行度来编程时(例如在使用元块的情况下)，向存储器阵列1270的编程可快于数据向高速缓冲存储器1274的传送。然而，通常向高速缓冲存储器1274的传送将首先完成。

图12F显示在已自控制器1276传送所有数据来填充高速缓冲存储器1272后的情形。高速缓冲存储器1274包含数据且因此处于一忙状态中。在该图中显示继续进行向存储器阵列1270的数据编程。在此实例中，在完成数据向高速缓冲存储器1274的传送后，继续进行向存储器阵列1270的编程。然而，在其它实例中，这两个操作可同时完成或者对存储器阵列1270的编程可首先完成。

图12G显示在完成数据向存储器阵列1270及向高速缓冲存储器1274的写入后的情形。存储器阵列1270这时就绪，因为其不再忙于编程数据。高速缓冲存储器1274忙，因为其因此处已存储有数据而无法自控制器1276接受新的数据。

图12H显示如在图12C中一样数据自高速缓冲存储器1274向缓冲器1272的传送。这时，控制器1276可提供更多数据以使该循环返回至图12D中所示的步骤。只要所述控制器提供数据，便可多次重复图12D-12G中所示的步骤。

图12I显示在完成图12H中数据自高速缓冲存储器1274至缓冲器1272的传送后的情形。此处，存储器阵列1270忙，因为正在进行写入操作。高速缓冲存储器1274就绪，因为其能够接受更多数据。不过，在此种情况下，控制器1276不再具有任何要存储于存储器阵列1270中的更多数据。因此，只要正在写入数据，高速缓冲存储器1274便继续保持所述就绪状态，而存储器阵列1270保持所述忙状态。

通常，通过就绪/忙线发送至控制器1270的信号指示存储器阵列状态或高速缓冲存储器状态。对于一例如参照图12A至12H所述的写入顺序，所述就绪/忙线通常发送一指示高速缓冲存储器1274是否对接受更多数据准备就绪的信号。此信号选择成一旦所述控制器接收到一就绪信号，便可发送更多数据。关于高速缓冲存储器1274的状态的信息在一写入顺序期间对于所述控制器而言通常比关于存储器阵列1270的状态的信息更为重要。不过，在由图12H所示的点处，可能希望得知存储器阵列1270的状态而不是高速缓冲存储器1274的状态。这是因为不再有更多的数据要发送至高速缓冲存储器1274且因此不需要高速缓冲存储器1274的状态。在存储器阵列1270变成就绪之前，控制器1276可能不能开始另一操作(例如一写入操作)。这是因为缓冲器1272中仍有未编程的数据直到所述存储器阵列就绪为止。

在一些存储系统中，提供一指示所述存储系统的某些部分的状态的状态寄存器。图12I显示一指示存储器阵列1270是就绪还是忙并指示高速缓冲存储器1274是就绪还是忙的状态寄存器1278。所述状态寄存器通常为一存储单元的一部分。在控制器主动地读取内容时，控制器可轮询所述状态寄存器。然而，此种将所述存储单元中的状态通知所述控制器的方法并不理想。轮询可能需要很大的功率。而且，在具有一低功率模式的控制器中，还可能需要使所述控制器保持充分加电以实施一轮询操作。对于图12I中所示的情形而言，控制器1276可能需要反复地轮询状态寄存器1278，直至存储器阵列1270由一忙状态变成一就绪状态为止。

在本发明一实施例中，控制器1270可选择在所述就绪/忙线上从一存储单元发送哪个信号。对于图12A-I中所示的情形而言，这可能具有某些优点。对于图12A至12E中所示的过程步骤而言，可较佳使控制器1267接收一指示高速缓冲存储器1274处于何种状态的信号。此使所述控制器能够迅速将数据发送至所述存储单元，因为高速缓冲存储器1274一就绪，就会发送更多数据。然而，在图12I中所示的状态中，当控制器1276不再有更多的数据要发送至所述存储单元时，控制器1276无需得知高速缓冲存储器1274的状态。这时，可选择存储器阵列1270的状态作为在所述就绪/忙线上发送的输出。此种选择可由控制器1276通过改变忙控制寄存器522的内容来完成。

在一些设计中，控制器可具有一其中所述控制器的功耗降低的低功率或“睡眠”模式。所述控制器在此种低功率模式中花费的时间越多，所消耗的功率就越少。因此，可在只要有可能时(包括在各操作之间或在一存储单元正在执行某一不需要直接控制器参与的操作时)便将控制器置于低功率模式中。在一些实例中，可响应于一信号线(例如一就绪/忙信号)的变化而使控制器返回至全功率模式。因此，所述控制器可在所述控制器该实施一后续操作时被“唤醒”。例如，在图12I中，所述控制器可发送一改变所述忙控制寄存器的内容的命令，从而在所述就绪/忙线上将阵列忙信号发送至所述控制器。然后，所述控制器可以进入一睡眠模式直至在所述就绪/忙线上接收到一就绪信号为止。这与反复轮询所述状态寄存器相比较可节省大量功率并且还可更容易在控制器中实施。此种功率节约对于在依赖电池功率且因此具有有限的功率供应的便携式单元(例如数字照相机及MP3播放器)中所使用的存储系统而言尤为重要。

上述实例涉及例如在可移动式存储卡中所见到的具有高速缓冲存储器的带缓冲器的非易失性存储器。不过，本发明的各方面也可适用于其它应用中的其它集成电路。其它存储装置(包括易失性存储器产品)可使用类似技术通过单条线来实现更大的功能性。非存储应用也可使用所述技术。

尽管上文是对特定实施例的完整说明，然而也可采用各种修改形式、替代结构或等效形式。因此，以上说明及例示不应视为对本发明范围的限制，本发明范围是由权利要求书来界定。

Claims (18)

1、一种在一存储系统中通过一信号线与一存储器控制器进行通信的存储单元，其包括：

一带有缓冲器的非易失性存储胞阵列；及

一控制电路，其根据一控制寄存器中的数据位从复数个信号中选择一来自所述存储单元的输出信号，所述复数个信号包括一指示所述带缓冲器的存储器阵列是处于一第一状态还是一第二状态的第一信号及一指示所述带缓冲器的存储器阵列是处于一第三状态还是一第四状态的第二信号。

2、如权利要求1所述的存储单元，其中所述带缓冲器的非易失性存储胞阵列位于一第一半导体电路小片上且所述控制器位于一第二半导体电路小片上。

3、如权利要求1所述的存储单元，其中所述带缓冲器的非易失性存储胞阵列包括一连接至一非易失性存储胞阵列的高速缓冲存储器，其中所述第一状态为一高速缓冲存储器就绪状态，所述第二状态为一高速缓冲存储器忙状态，所述第三状态为一阵列就绪状态且所述第四状态为一阵列忙状态。

4、如权利要求1所述的存储单元，其中所述复数个信号进一步包括一指示所述存储单元不忙的第三信号，所述第三信号是在所述存储单元未被所述控制器选定时由所述控制电路响应于所述控制寄存器中的一个或多个数据位来选择。

5、一种具有一与一控制器进行通信的带缓冲器的非易失性存储器阵列的存储系统，其包括：

一控制器；

一非易失性存储胞阵列；

一高速缓冲存储器，其连接至所述非易失性存储胞阵列以保存要编程至所述非易失性存储胞阵列的数据；及

一控制寄存器，其从复数个信号中选择一至所述控制器的输出信号，所述复数个信号包括一指示所述非易失性存储胞阵列的一就绪/忙状态的第一信号及一指示所述高速缓冲存储器的一就绪/忙状态的第二信号。

6、如权利要求5所述的存储系统，其进一步包括一个或多个通过所述信号线与所述控制器进行通信的额外的带缓冲器的非易失性存储器阵列，一额外的带缓冲器的非易失性存储器阵列具有一选择一额外信号的额外控制寄存器。

7、一种根据一控制器对一集成电路的选择来配置一自复数个集成电路至所述控制器的就绪/忙信号的方法，其包括：

当对所述复数个集成电路启用一自动选择模式时，响应于所述控制器对所述集成电路的选择而将所述就绪/忙信号自所述集成电路发送至所述控制器；及

当对所述复数个集成电路启用所述自动选择模式时，当所述控制器选择所述集成电路时，屏蔽来自所述复数个集成电路中其它集成电路的所述就绪/忙信号以使来自所述复数个集成电路中其它集成电路的就绪/忙信号不发送至所述控制器。

8、如权利要求7所述的方法，其中对所述复数个集成电路永久性地启用自动选择模式。

9、如权利要求7所述的方法，其中可禁用所述自动选择模式且当对所述复数个集成电路禁用所述自动选择模式时，不管是否选择所述芯片，均将一就绪/忙信号自所述集成电路发送至所述控制器。

10、一种根据一自动选择功能及一控制器对一集成电路的选择来配置一自所述集成电路至所述控制器的就绪/忙信号的方法，其包括：

当不启用所述自动选择功能且选择所述集成电路时，发送所述就绪/忙信号；

当不启用所述自动选择功能且不选择所述集成电路时，发送所述就绪/忙信号；

当启用所述自动选择功能且选择所述集成电路时，发送所述就绪/忙信号；及

当启用所述自动选择功能且不选择所述集成电路时，屏蔽所述就绪/忙信号。

11、如权利要求10所述的方法，其中当一控制寄存器的内容指示启用所述自动选择功能时，启用所述自动选择功能，所述控制寄存器的所述内容由所述控制器写入。

12、如权利要求10所述的方法，其中当最近自所述控制器所接收的命令标识所述集成电路时，选择所述集成电路。

13、如权利要求10所述的方法，其中当一控制器对所述集成电路施加一外部启用信号时，选择所述集成电路。

14、如权利要求10所述的方法，其中当所述最近自所述控制器所接收的命令标识所述集成电路且一控制器对所述集成电路施加一外部启用信号时，选择所述集成电路。

15、一种形成于一半导体电路小片上的集成电路，所述集成电路与一不处于所述半导体电路小片上的控制器进行通信，其包括：

一第一集成电路部分；

一具有由所述控制器写入的内容的控制寄存器；及

一第二集成电路部分，其自所述第一集成电路部分接收一第一输入及一第二输入并将一输出发送至一引脚，所述输出根据所述控制寄存器的所述内容选自所述第一输入及所述第二输入。

16、如权利要求15所述的集成电路，其中所述第一集成电路部分包括一存储器阵列及一高速缓冲存储器，所述第一输入指示所述存储器阵列的一状态且所述第二输入指示所述高速缓冲存储器的一状态。

17、如权利要求15所述的集成电路，其中响应于所述控制寄存器的所述内容而屏蔽所述输出。

18、如权利要求17所述的集成电路，其中当所述控制器未选择所述集成电路时，屏蔽所述输出。

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