JP2008500678A - 設定可能なレディ／ビジー制御 - Google Patents

Abstract

メモリユニットは、コントローラによって書き込まれ得るビジー制御レジスタを含むビジー制御システムを有する。ビジー制御レジスタの内容は、メモリユニットからコントローラに信号が送られるか否かを決定し、送られるのならば複数の信号のうちのどれが送られるかを決定する。信号は、選択されたメモリユニットから自動的に送られ、選択されていないユニットからはマスクされる。

Description

本願は、集積回路に関し、特に１つ以上の信号線を介してコントローラと通信する不揮発性メモリのような集積回路に関する。

種々の記憶装置を含む集積回路同士は伝導性の線またはトレースを介して互いに接続可能である。集積回路同士は、或る例ではパッケージ内で互いに接続可能である。そのような接続の例が不揮発性メモリ製品において見られる。今日、特に、１つ以上の集積回路チップ上に形成されたフラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）セルのアレイを使用する小形のファクタカードの形式で使用される商業的に成功した不揮発性メモリ製品が多数ある。普通は別の集積回路チップ上にあるが必ずしもそうでなくても良いメモリコントローラは、カードが取り外し可能に接続されたホストとインターフェイスしてカード内のメモリアレイの動作を制御する。そのようなコントローラは、通常、マイクロプロセッサと、何らかの不揮発性読み出し専用メモリ（ＲＯＭ）と、揮発性ランダムアクセスメモリ（ＲＡＭ）と、データのプログラミングおよび読み出しの間にデータからこのデータがコントローラを通るときに誤り訂正符号（ＥＣＣ）を計算する特別の回路のような１つ以上の特別の回路とを含む。商業的に入手し得るカードの幾つかは、コンパクトフラッシュ（登録商標）（ＣＦ）カード、マルチメディア（登録商標）カード（ＭＭＣ）、セキュアデジタル（ＳＤ）カード、スマートメディアカード、従業員タグ（Ｐ−Ｔａｇ）およびメモリスティックカードである。ホストは、パーソナルコンピュータ、ノートブック形コンピュータ、携帯用個人情報端末（ＰＤＡ）、種々のデータ通信装置、デジタルカメラ、移動電話機、携帯用オーディオプレーヤ、自動車音響システムおよび類似のタイプの装置を含む。メモリカードの実施例の他に、このタイプのメモリは代りに種々のタイプのホストシステムに埋め込まれ得る。

ＮＯＲおよびＮＡＮＤのような２つの一般的メモリセルアレイ構成が商業的に使用されている。典型的なＮＯＲアレイでは、メモリセルは列方向に延びる隣り合うビット線のソースおよびドレイン拡散の間に接続され、コントロールゲートはセルの行に沿って延びるワード線に接続される。メモリセルは、ソースおよびドレインの間のセルチャネル領域の少なくとも一部分の上に位置する少なくとも１つの記憶素子を含む。この記憶素子上のプログラムされたレベルの電荷がセルの動作特性を制御し、アドレス指定されたメモリセルに適切な電圧を加えることによって読み出され得る。そのようなセルの例と、メモリシステムにおけるそれらの使用と、それらを製造する方法とが、米国特許第５，０７０，０３２号（特許文献１）、第５，０９５，３４４号（特許文献２）、第５，３１３，４２１号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）および第６，２２２，７６２号（特許文献７）に記載されている。これらの特許と、本願で引用されている全ての特許および公開されている特許出願は、その全体が参照により援用されている。

ＮＡＮＤアレイは、セルの列を形成するように個々のビット線と基準電位との間に１つ以上の選択トランジスタと共に接続された、１６個または３２個などの３個以上のメモリセルの直列ストリングを利用する。ワード線は多数のこれらの列の中のセルを横断して伸びる。１つの列の中の１つのセルは、プログラミング中に、ストリング中の残りのセルが容易にはオンに転換しないようにすることによって読み出されてベリファイされるので、ストリングを流れる電流はアドレス指定されたセルに蓄積されている電荷のレベルに依存する。ＮＡＮＤ構成のアレイの例とメモリシステムの一部としてのその動作とが、米国特許第５，５７０，３１５号（特許文献８）、第５，７７４，３９７号（特許文献９）、第６，０４６，９３５号（特許文献１０）、および第６，５２２，５８０号（特許文献１１）とに見出される。

前に引用された特許で論じられている、現在のフラッシュＥＥＰＲＯＭアレイの電荷記憶素子は、通例、伝導性のドープされたポリシリコン材料から通常形成される導電性フローティングゲートである。フラッシュＥＥＰＲＯＭシステムにおいて有用な代わりのタイプのメモリセルは、電荷を不揮発性に蓄積するために伝導性フローティングゲートの代わりに不伝導性誘電物質を利用する。酸化ケイ素、窒化ケイ素および酸化ケイ素（ＯＮＯ）から形成された３層誘電体が伝導性コントロールゲートと、メモリセルチャネルの上の半伝導性基板の表面との間に挿まれる。セルは、セルチャネルから窒化物に電子を注入することによってプログラムされ、ここでそれらは捉えられて、限定された領域に蓄積され、ホットホールを窒化物に注入することによって消去される。

多くの集積回路の用途の場合と同じく、何らかの集積回路機能を実現するために必要なシリコン基板面積を縮める圧力がフラッシュＥＥＰＲＯＭメモリセルアレイに関しても存在する。一定のサイズのメモリカードおよび他のタイプのパッケージの記憶容量を増大させ、或いは容量を増大させかつサイズを減少させるために、一定面積のシリコン基板に蓄積され得るデジタルデータの量を増大させることが絶えず求められている。データの記憶密度を増大させる１つの方法は、１メモリセルあたりおよび／または１記憶ユニットまたは素子あたりに１ビットより多いデータを蓄積することである。これは、記憶素子電荷レベル電圧範囲のウィンドウを２つより多い状態に分割することによって達成される。そのような状態を４つ使えば各セルが２ビットのデータを記憶することを可能にし、８つの状態は１記憶素子あたりに３ビットのデータを記憶し、以下同様である。そのような多レベル論理を用いるメモリアレイは、蓄積された電荷の小さな変化からのデータの破壊に特に弱い。多状態メモリセルアレイの選択された部分は、いろいろの理由から２状態（バイナリ）で操作されても良い。

代表的なフラッシュＥＥＰＲＯＭアレイのメモリセルは、一緒に消去されるセルの別々のブロックに分割される。すなわち、ブロックは消去単位であり、同時に消去可能な最小数のセルである。各ブロックは通常１ページ以上のデータを記憶し、ページとはプログラミングおよび読み出しの最小単位であるが、別々のサブアレイまたはプレーンにおいて２ページ以上が並列にプログラムされまたは読み出され得る。各ページは通常１セクタ以上のデータを記憶し、セクタのサイズはホストシステムによって定められる。１つの例であるセクタは、磁気ディスク駆動装置に関して確立されている標準規格に従って５１２バイトのユーザデータと、このユーザデータおよび／またはそれらが記憶されているブロックに関する数バイトのオーバーヘッド情報とを含む。そのようなメモリは、通常、各ブロック内に１６ページ、３２ページ或いはもっと多数のページを有するように設定され、各ページはデータの１つまたはほんの数個のホストセクタを記憶する。

ユーザデータをメモリアレイにプログラムする間およびユーザデータをメモリアレイから読み出す間の並列性の程度を高めるために、アレイは、通常、一般にプレーンと称される数個のサブアレイに分割され、データのセクタを数個のまたは全てのプレーンのうちの各々に同時にプログラムし或いはそれから同時に読み出せるように並列動作を可能にする自分自身のデータレジスタまたは他の回路を含む。単一の集積回路上のアレイを数個のプレーンに物理的に分割することができ、或いは各プレーンを別々の１つ以上の集積回路チップから形成することができる。そのようなメモリの実施例が、米国特許第５，７９８，９６８号（特許文献１２）および第５，８９０，１９２号（特許文献１３）に記載されている。

メモリをさらに効率よく管理するために、数個のブロックを連結して仮想ブロックまたはメタブロックを形成することができる。すなわち、各メタブロックは、各プレーンから１つのブロックを含むように定められている。メタブロックの使用が、国際公開特許出願第ＷＯ０２／０５８０７４号（特許文献１４）に記載されている。メタブロックは、ホスト論理ブロックアドレスによって、データをプログラムし読み出すための宛先として識別される。メタブロックの全てのブロックは同時にプログラムされ得る。そのようなメタブロックのプログラミングの単位はメタページであり、メタブロックの各ブロックからの１つのページから成る。同様に、メタブロックの全てのブロックは一緒に消去される。或る例では、メタブロックのサイズは固定されるので、メタブロックは消去の最小単位であり、メタページはプログラミングの最小単位である。そのような大きなブロックおよび／またはメタブロックで操作されるメモリシステム内のコントローラは、ホストから受信された論理ブロックアドレス（ＬＢＡ）とメモリセルアレイ内の物理的ブロック番号（ＰＢＮ）との間の変換を含む幾つかの機能を実行する。ブロック内の個々のページは、通常、ブロックアドレス内のオフセットによって識別される。アドレス変換は、しばしば、論理ブロック番号（ＬＢＮ）と論理ページとの中間項の使用を必要とする。

メモリセルアレイにデータを入れたり出したりするために１つ以上のレジスタを用いることができる。マルチレジスタメモリシステムの例が、米国特許第６，３４９，０５６号（特許文献１５）および第６，５６０，１４３号（特許文献１６）に記載されている。レジスタは、通常、メモリセルアレイの１行中のデータに等しいデータを保持する。レジスタは、一般に揮発性であり、従って電源が失われたならば、そのようなレジスタ内のデータは失われる。レジスタは、メモリアレイにプログラムされるべきデータ、またはホストへ送られるべきデータを保持するバッファまたはキャッシュとして使用され得る。

メモリシステムは、一般に、コントローラを有する。コントローラは、コントローラインターフェイス論理を通して内部メモリに接続され、外部コンポーネントとインターフェイスするマイクロプロセッサまたはマイクロコントローラを含むことができる。プログラムメモリは、接続されているメモリユニットからデータを読み出してそのデータをホストに送り、ホストからのデータをメモリチップに書き込み、また他の多くの監視機能および制御機能を実行するメモリシステム動作を制御するためにマイクロコントローラによりアクセスされるファームウェアおよびソフトウェアを記憶する。

集積回路は、通常、一連の処理ステップによって半導体基板上に形成される。その後、基板は個々の集積回路チップ（“ダイ”または“チップ”）に分割され、別々にパッケージ化され得る。或いは、２つ以上のチップが１つのパッケージ内に存在するようにチップをパッケージ化することができる。例えば、単一のパッケージ内により大きな記憶容量を与えるために２つ以上のメモリチップを一緒にパッケージ化することができる。これにより、複数の別々のパッケージを用いることまたは単一のチップ上により大きなメモリを形成することに代る、より安価な選択肢を提供することができる。パッケージ化は、チップを保護シェル内に封入し、チップとの通信を可能にするためにチップ上のパッドをパッケージ上のピンに電気的に接続する従来のチップのパッケージ化方法によることができる。このようにパッケージ化されたメモリチップは、不揮発性メモリシステムを含む種々の用途に使用され得る。このようなシステムは通常コントローラを含み、別のチップ上に形成され、また別にパッケージ化され得る。

図１は、コントローラと複数のメモリユニットとを含むメモリシステムの例を示す。コントローラはホストと通信する。図１のメモリシステムは、前述した商業的に入手し得るフラッシュメモリ製品のようなメモリカード内にあり得る。或る例では、各メモリユニットは別々にパッケージ化され、パッケージはコントローラに接続される。他の例では、コントローラとメモリユニットとは単一のパッケージに一緒にパッケージ化され得る。他の例では、２つ以上のメモリユニットが一緒にパッケージ化され、そのように形成されたパッケージはコントローラに接続されるが、別のパッケージ内にある。フラッシュメモリカードでは、個々のパッケージはプリント回路基板に搭載され、別々のパッケージのピンの間の接続線を提供する。一般に、そのような線の数を減らすのが望ましい。なぜならば、それらはメモリシステムのコストおよび複雑さを高めるからである。従って、複数のチップが一緒にパッケージ化されるとき、それらはパッケージ上の単一のピンを共有することができると共にコントローラと通信するために単一の線を共有することができる。

図２は、第２のパッケージ（パッケージ２）内の２つのメモリチップ（メモリユニット１およびメモリユニット２）と通信する１つのパッケージ（パッケージ１）内にコントローラチップを有するメモリシステムの例を示す。ここで、各メモリユニットは個々のメモリチップ上に形成されている。すなわち、メモリユニット１はメモリチップ１上に形成され、メモリユニット２はメモリチップ２上に形成されている。両方のメモリユニット１および２がパッケージ２上の共通レディ／ビジー・ピンに接続されたレディ／ビジー出力を有する。この共通ピンは共通レディ／ビジー信号線を介してコントローラチップに接続する。図示されてはいないけれども、パッケージ１とパッケージ２との間には他の多数の結線が存在し得る。レディ／ビジー・ピンは、両方のパッケージのピンの総数を減らし、従ってシステムのコストおよび複雑さを低減するために共有される。このようなシステムの１つの問題は、コントローラにより受信されたレディ／ビジー信号はメモリユニットのうちの１つがビジーであることを示すに過ぎなくて、どちらの１つであるのかを示さないことである。従って、ビジー信号が受信されたとき、どちらのメモリユニットがビジーであるのか或いは１つのメモリユニットがレディであるのかどうかは分からない。

通常、信号線上の高電圧は集積回路がレディであることを示すことができ、低電圧はそれがビジーであることを示す。或る例では、集積回路全体としての状態以上の情報を知ることが望ましい。例えば、メモリアレイに接続されているキャッシュを有するメモリユニットでは、メモリアレイの状態とキャッシュの状態との両方を知るのが有益である。単一のレディ／ビジー信号では、コントローラはこの情報を入手できないかもしれない。

図３は、メモリアレイ並びに２つのレジスタ、すなわちキャッシュ（マスタデータレジスタ）およびバッファ（スレーブデータレジスタ）、を有するメモリユニットの例を示す。メモリアレイおよび接続されているレジスタは、両方のレジスタがバッファリング機能を提供するので、バッファ付きメモリアレイと見なされ得る。さらに、このメモリユニットは、コントローラと通信するメモリ制御回路を有する。コントローラとの通信は、チップイネーブル（ＣＥ）線、コマンドラッチイネーブル（ＣＬＥ）線、アドレスラッチイネーブル（ＡＬＥ）線、書き込みイネーブル（ＷＥ）線、読み出しイネーブル（ＲＥ）線、１組の入出力（Ｉ／Ｏ）線およびレディ／ビジー（Ｒ／Ｂ）線を含むことのある１群の線を介して行われる。このメモリユニットは、個々別々にまたは他のメモリユニットと共にパッケージ化され得る。一般に、図３に示されているもののようなメモリユニットは、１チップがメモリアレイおよびメモリ制御回路を含む１つのメモリユニットを有するように、専用メモリチップ上に形成される。コントローラからのホストデータは、メモリ制御回路によってキャッシュに、その後バッファに、その後フラッシュメモリアレイに送られ得る。これは、他のデータがバッファからフラッシュメモリアレイにプログラムされるのと同時にホストデータがキャッシュにロードされるのを可能にする。この並列性は、フラッシュメモリアレイへのデータ転送を高速化することができる。しかし、そのようなシステムからのレディ／ビジー信号は１ビットのデータを提供し得るに過ぎない。この信号は、アレイがアレイ・ビジーのような第１の状態にあるか、またはアレイ・レディのような第２の状態にあるかを表すことができる。しかし、キャッシュがビジーであるか否かのような付加的情報を知ることは有益である。

従って、より多くの情報を単一の線に沿ってコントローラに提供することを可能にする制御システムに対するニーズがある。また、コントローラによって設定可能なシステムに対するニーズもある。他の集積回路とレディ／ビジー線を共有する個々の集積回路の状態をコントローラが判定することを可能にするシステムに対するニーズもある。
米国特許第５，０７０，０３２号 米国特許第５，０９５，３４４号 米国特許第５，３１３，４２１号 米国特許第５，３１５，５４１号 米国特許第５，３４３，０６３号 米国特許第５，６６１，０５３号 米国特許第６，２２２，７６２号 米国特許第５，５７０，３１５号 米国特許第５，７７４，３９７号 米国特許第６，０４６，９３５号 米国特許第６，５２２，５８０号 米国特許第５，７９８，９６８号 米国特許第５，８９０，１９２号 国際特許出願第ＷＯ０２／０５８０７４号 米国特許第６，３４９，０５６号 米国特許第６，５６０，１４３号

コントローラおよびメモリチップのような２つのコンポーネントを接続する単一の線を用いて付加的な機能を達成することを可能にするメモリ制御システムが開示される。メモリチップの何らかの状態をコントローラに示すためにレディ／ビジー線が使用される場合、メモリ制御システムは、同じ線を用いて付加的な情報を表すことを可能にすることができる。コントローラは、メモリチップにより送信される信号を設定するためにレジスタの内容をメモリチップに書き込むことができる。このようにして、コントローラは、レジスタを設定することによって、１つの範囲の可能な信号のうちからレディ／ビジー信号を選択することができる。選択された信号は、コントローラによる付加的な動作を必要とせずに、メモリチップからコントローラに提供される。コントローラは、メモリチップにおける状態を判定するためにメモリチップに積極的に問い合わせなくても良い。その代わりに、コントローラは、関心対象である状態を示す信号を受動的に受信することができる。或る設計では、コントローラは、エネルギーを節約する低電力或いは“スリープ”モードでそのような信号を受動的に受信することができる。コントローラは、信号が変化するときに給電状態に戻ることができる。例えば、コントローラは、メモリユニットがビジーである間は休眠し、メモリユニットが次のコマンドのためにレディになるときに目覚める。メモリアレイとキャッシュとを有するメモリユニットでは、メモリアレイの状態とキャッシュの状態とは別々の信号によって表示され得る。コントローラは、ビジー制御レジスタの内容を設定することによって、それらの信号のうちのどれをレディ／ビジー線でコントローラに送るかを選択することができる。

コントローラは、特定のメモリチップからのビジー信号がマスクされて、レディ／ビジー線上の信号に影響を及ぼさないようにレジスタを設定することもできる。これは、複数のチップが同じレディ／ビジー線を共有する場合に有益である。マスクされていない１または複数のチップだけからコントローラが信号を受信するように個々のチップをマスクすることができる。このようにして、コントローラは、どのチップがそれ自体の信号をマスクしたのか、どれがそれ自体の信号をコントローラに送ったのかを明示的に識別することができる。

どのチップがそれ自体の信号をマスクすべきか、どれがそれ自体の信号を送るべきかをコントローラに個別に決定させる代わりとして、オートセレクトモードにおいてこの決定はチップのレベルで行われ得る。信号は、チップが選択されれば送信され、チップが選択されなければマスクされる。チップの選択は、この文脈では、チップを使用可能にする特定の線がアクティブであることを意味し、または、チップがコントローラコマンドによってまたはアクティブな使用可能化線とコマンドとの何らかの組み合わせによってアドレス指定されることを意味する。選択されるチップは、一般に、受信された最後のコマンドによりアドレス指定されたチップである。このシステムでは、選択されたチップだけがビジー信号を送る。１チップが選択解除されて他の一つが選択されるとき、選択解除されたチップ信号はマスクされ、選択されたチップ信号は、コントローラが別の設定変更を行うことを必要とせずに自動的にコントローラに送られる。これは、１つのチップに特有のレディ／ビジー信号を数個のチップにより共有されている線を介してコントローラが受信することを可能にする。信号は、どの信号が送信されてどれがマスクされるべきかをコントローラからの別のコマンドが指定することを必要とせずに、異なるチップが選択されるので、異なるチップから自動的に生じることができる。

図４は、レディ／ビジー・ピン４０２を制御するために使用される信号制御システムについての等価回路４００についての回路図を示す。マルチプレクサＭＵＸ１により受信される２つの信号、すなわちアレイ・ビジー信号４０６とキャッシュ・ビジー信号４０８と、が示されている。メモリ状態マシン４１０は、メモリのレディ／ビジー・ピン４０２を制御してどの信号がコントローラにより受信されるかを決定する出力４１２に信号４０６，４０８のどちらが加えられるかを決定する。一度に２つの信号、すなわちアレイ・ビジー４０６およびキャッシュ・ビジー４０８、のうちの１つだけが出力４１２に加えられる。状態マシン４１０は、出力４１２がメモリにより受信された最後のコマンドまたは他の何らかの要素に依存するように、動作することができる。出力４１２は、メモリ状態マシン４１０の現在の状態により決定されるので、メモリの状態を変更することなくコントローラにより直接設定することはできない。

図５は、本発明の一実施形態に従う信号制御システムについての等価回路５００についての回路図を示し、レディ／ビジー信号がメモリユニットにおけるちょうど２つよりも多くの状態を表すことができるようにレディ／ビジー線を介して付加的なデータを送ることを可能にする。この制御システムは、図示された制御回路としてまたは何らかの同等の仕方で実現され得る。第１のマルチプレクサＭＵＸ１が設けられ、アレイとキャッシュの状態を各々示す入力アレイ・ビジー４０６とキャッシュ・ビジー４０８とを有する。ＭＵＸ１の出力は、メモリ状態マシン４１０の状態に応じて前述したように選択される。従って、ＭＵＸ１の出力は、前述した出力４１２と同等である。しかし、前の回路とは違って、図５は、ＭＵＸ１の出力が第２のマルチプレクサＭＵＸ２へ進むことを示し、ビジー制御レジスタ５２２によって制御される。ＭＵＸ２の出力５２４は制御システムのビジー出力になる。従って、ＭＵＸ２は、前述した出力４１２と、このシステムによって提供される出力との間に挿入されている。これにより、ビジー制御レジスタ５２２の内容の改変を通して出力５２４を設定することを可能にする。ビジー制御レジスタ５２２の内容は、コントローラによって直接に改変され得る。

ビジー出力５２４は、ＭＵＸ２への入力から選択され得る。ＭＵＸ２への入力は、ＭＵＸ１の出力４１２と、アレイ・ビジー４０６と、キャッシュ・ビジー４０８と他のビジー・ソース５２６とを含む。図５は、他のビジー・ソース５２６を表す単一の線を示している。しかし、他のビジー・ソース５２６は、メモリユニット内の複数の状態を表すＭＵＸ２への複数の入力を含み得る。従って、出力５２４の意味は、所望されている情報に応じて設定され得る。

ＭＵＸ２の１つの可能な出力は単にＭＵＸ１の出力である。この場合、制御回路は、あたかもＭＵＸ２が存在しないかのように動作する。従って、制御システムは、逆互換性が維持され得るように、図４の前述した制御システムとして動作するように構成され得る。

ＭＵＸ２の出力としてアレイ・ビジー４０６またはキャッシュ・ビジー４０８が選択され得る。これらもＭＵＸ１の可能な出力であるが、ＭＵＸ１の出力はコントローラが改変することのできるレジスタの内容に応じて設定可能ではない。ＭＵＸ１により生成される信号はメモリ状態マシン４１０の現在の状態に基づいて確定的に作られるが、ＭＵＸ２により生成される信号はコントローラが改変しうる設定可能な仕方で作られる。このシステムでは、出力はコントローラによって直接選択され得る。その選択は、メモリユニットがコマンドを実行して動作している間に変更され得る。

ＭＵＸ２の出力は、ドレイン５３０がレディ／ビジー・ピン５０２に接続され、ソースが接地に接続されているトランジスタ５２８のゲートに進む。動作時に、レディ／ビジー・ピン５０２は、コントローラに接続する信号線に接続され得る。ＭＵＸ２の出力が“ハイ”でビジー状態を表しているとき、トランジスタ５２８はオンに転換され、レディ／ビジー・ピン５０２の電圧は接地すなわち“ロー”にされる。ＭＵＸ２の出力が“ロー”でレディ状態を表しているとき、トランジスタ５２８はオフに転換されてレディ／ビジー・ピン５０２の電圧は“ハイ”レベル、すなわち信号線に接続されている供給の電圧に上昇する。従って、トランジスタ５２８は、ＭＵＸ２からの出力５２４のインバータとして働く。

前の記述は制御回路にマルチプレクサを用いる特定の例に言及しているが、前述したような手法は特定のハードウェア構成に限定されない。前述した例は、いろいろなハードウェアを用いて実行され得るか、或いはソフトウェアを用いて達成され得る技術を説明している。図示されている制御回路は、使用され得る種々の制御システムのための等価回路と見なされて良い。制御システムは、種々の制御回路を用いて或いはソフトウェアを用いて種々に実現され得る。

或る例では、２つ以上の制御システムが１つの共通信号線に接続される。従って、図５のレディ／ビジー・ピンは、共有される信号線によって他の制御システムの他のレディ／ビジー・ピンに接続され得る。そのような線は、導電性材料の１つ以上の連続する部分から作られ得る。例えば、プリント回路基板上に形成された金属トレースは信号線または信号線の一部を形成することができる。しかし、そのような共有される線は特定の集積回路の状態を隠すことがある。たった１つの集積回路がビジーであるに過ぎないときでも、その制御システムは、対応するレディ／ビジー・ピンを“ロー”状態にするハイ出力を生じさせる。これは、接続されている信号線をローにする。その制御システムが信号線に接続されている他の全ての集積回路の状態はコントローラには分からないように隠される。これは、これらの制御システムの出力における如何なる変化もコントローラによって検出されないということを意味する。他の制御回路出力がレディからビジーに遷移しているならば、これはコントローラによっては検出され得ない。なぜならば、それは既にビジー信号を受信しているからである。従って、ホストにより受信されるビジー信号は、集積回路がビジーであることを示すだけであって、どれがそうなのかは示さない。

本発明の一実施形態では、コントローラに必要とされる制御システム出力をマスクするためにビジー制御レジスタを使用することができる。従って、入力４０６，４０８によってどのような状態が制御システムに対して示されていても、出力５２４はビジー制御レジスタ５２２の１つ以上のビットに応じてローに保たれ得る。このディスエーブル機能は、コントローラが監視されるべき１つ以上の集積回路を識別し、他の集積回路を無視することを可能にする。

本発明の他の実施形態では、ビジー制御レジスタによってオートセレクト機能が使用可能にされ得る。この機能は、制御システムに接続されている集積回路が選択されているか否かによって選択的に制御システムがその出力をマスクすることを可能にする。オートセレクト機能は、対応する集積回路が選択されていなければＭＵＸ２の出力５２４を使用禁止にする。これは、直接的コントローラ介入無しでオートセレクトモードで制御システムのレベルで自動的に行われる。従って、コントローラによってオートセレクトが使用可能にされると、制御システムはコントローラから制御システムへのさらなる入力無しでその信号を適宜送信するかまたはマスクすることができる。選択は、チップイネーブル（ＣＥ）線の状態によりまたは最後にアドレス指定された集積回路若しくはこれら２つの要素の何らかの組み合わせによって決定され得る。オートセレクトを目的としてどの基準が選択を決定するかを選択するためにビジー制御レジスタ５２２の付加的なビットが使用され得る。例えば、ＣＥ信号に基づく選択、最後にアドレス指定されたコマンドに基づく選択およびこれらの基準の両方に基づく選択は、３つの異なるオートセレクト可能性を提供する。オートセレクトを使用禁止にする可能性もあり、合計４個の可能性を提供する。これら４つの可能性は、例えばビット５および７などの、ビジー制御レジスタ５２２の２つのビットを用いて選択され得る。

記載された制御システムを用いるメモリユニットを有するメモリシステムの例が図６に示されている。２つのメモリユニット６４０，６４２が示されている。メモリユニット６４０は、レディ／ビジー制御回路６４６を含むメモリ制御回路６４４を有する。メモリユニット６４２はレディ／ビジー・ピン６５０を含むメモリ制御回路６４８を有する。両方のレディ／ビジー制御回路６４６，６５０が共通信号線に接続されている。共通信号線は、他のメモリユニットにも延びることができる。オートセレクトがレディ／ビジー回路で使用可能にされている場合、その回路からのレディ／ビジー信号は、そのレディ／ビジー回路を含むメモリユニットが選択されなければマスクされる（レディ状態に保たれる）。一般に、オートセレクトは、１つのコントローラに一緒に接続されている全てのメモリユニットについて使用可能または使用禁止にされる。このようにして、コントローラによって選択されたメモリユニットのレディ／ビジー信号だけがコントローラに送られる。使用可能にされていないメモリユニットのレディ／ビジー信号はレディ／ビジー制御回路によってマスクされる。この構成では、レディ／ビジー信号はメモリユニットがビジーであることだけを示すのではなくて、どの特定のメモリユニットがビジーであるのかも示す。なぜならば、一般に、一度に唯一のメモリユニットが選択されるからである。２つ以上のメモリユニットが選択され、オートセレクトが使用可能にされるならば、ビジー信号は、選択されたメモリユニットのうちのいずれからも生じ得る。例えば、図６のメモリユニット（メモリユニット６４０，６４２および信号線に接続されている任意の付加的メモリユニット）についてオートセレクトが使用可能にされている場合、メモリユニット６４０が選択されれば、メモリユニット６４０からのレディ／ビジー信号だけがコントローラにより受信される。この状態で、メモリユニット６４２のメモリアレイまたはキャッシュは何らかの最近のコマンドから依然としてビジーであり得る。しかし、メモリユニット６４２は選択されず、メモリ６４０が選択される。メモリユニット６４２にビジー状態が存在し得るが、この状態を示す信号はコントローラに送られない。代りに、信号はメモリユニット６４２のレディ／ビジー制御回路６５０によってマスクされる。同様に、信号線６５２に接続されている他のメモリユニットからのビジー信号は、メモリユニットが選択されていなければ、そのレディ／ビジー制御回路によってマスクされる。

図７は代替の実施形態を示し、この場合、どのメモリユニットとも別のレディ／ビジー制御回路７６０に数個のメモリユニットが接続されている。各メモリユニット７６２，７６４は単数または複数のレディ／ビジー出力を有する（１本の線だけが示されているが、アレイ・ビジー、キャッシュ・ビジーおよび他のビジー信号のために個別の線を設けることができる）。レディ／ビジー制御回路７６０は前述したのと同様に動作するが、別のダイ上に位置する。レディ／ビジー制御回路７６０は、専用のダイ上に、または他の回路と共に１つのインターフェイスの一部として、実現され得る。この構成は、複数のメモリダイが単一のパッケージにパッケージ化される場合に使用され得る。パッケージのために唯一のレディ／ビジー・ピンが必要とされるように、複数のレディ／ビジー制御回路を有する１つのダイをパッケージに含ませることができる。通常、コントローラは別のダイ上にある。

図８は、ビジー制御レジスタ５２２を示す。ビジー制御レジスタは、８個のデータビットを有するものとして示されている。しかし、この例では、ビット２〜５は使用されず、付加的な機能のために確保される。ビット０〜１は、ビジー制御回路への４つの入力のうちのどれがコントローラに提供されるかを示す。これらの入力は、アレイ・ビジー、キャッシュ・ビジー、内部ビジー（ＭＵＸ１の出力）および他のビジーを含む。“他のビジー”は１本の線として示されているが、付加的なビジー信号および付加的な線があっても良い。この理由から、より多くの入力から選択を行えるようにビット２〜５が確保される。ビット６はディスエーブルビットである。ビット６が１にセットされているときには、ビジー制御回路の出力はビジー制御回路への入力に関わらずに“レディ”状態にとどまる。ビット７はオートセレクトビットである。ビット７が１にセットされているときには、ビジー制御回路の出力は、そのメモリユニットがコントローラによって選択されているか否かによる。コントローラは、そのチップに対応するチップイネーブル（ＣＥ）信号をオンに転換させることによってメモリユニットを選択することができる。しかし、複数のメモリユニットが一緒にパッケージ化される場合、それらは１つのＣＥ線を共有することができる。従って、ＣＥ線による如何なる選択も個々のメモリユニットを充分に特定することはできない。メモリユニットは、コントローラによってコマンドで提供されるアドレスによって特定され得る。コントローラがコマンドを送るとき、個々のメモリユニットに特有のアドレスを含むことができる。受信された最後のコマンドで提供されるアドレスが、選択されたメモリユニットのアドレスであると見なされ得る。従って、コントローラがメモリユニットを選択する２つの手法が記載される。メモリシステムは、メモリユニットを特定するためにこれらの手法のいずれかまたはその２つの組み合わせを用いることができる。例えば、メモリユニットは、ＣＥ線が選択され、かつ最後のコマンドがメモリユニットのアドレスを特定したならば、選択され得る。ビジー制御レジスタのいろいろなビットの重要性は、いろいろな実施形態において一様でない。例えば、ビット２〜５は図８のビジー制御レジスタにおいては削除されても良い。或る実施形態では、オートセレクトは、この機能を使用可能／使用禁止にするビットが必要でないように、永久的に使用可能にされてもよい。

図９は、図８に示されているビジー制御レジスタ５２２の内容についての真理値表を示す。ビジー制御回路の出力５２４は，”ビジー”の下の右側列にある。線１はディスエーブル＝１を示す。この状態では、ビジー制御レジスタの他の内容に関わらず、出力は０或いはローにとどまる。このロー出力は、出力がレディ／ビジー線に接続されているオープンドレイントランジスタ５２８のゲートに達するので、レディ／ビジー・ピン５０２および接続されているレディ／ビジー線の電圧がハイ（レディ）にとどまることを意味する。線２〜５は“選択”ビットのいろいろな値についての出力を示す。４つの出力は、図５のＭＵＸ１の出力である内部ビジー４１２を含む。キャッシュ・ビジー４０８およびアレイ・ビジー４０６は、キャッシュおよびアレイの状態を各々表し、別々に選択され得る。他のビジー５２６は、コントローラによって使用され得る任意のビジー信号であって良い。さらに、ビット２〜５は、必要ならば付加的なビジー信号を選択するために、使用され得る。これらは図９の真理値表には示されていない。線６は、オートセレクト＝１（オートセレクトが使用可能にされている）およびダイ選択＝０（ダイが選択されていない）を示す。この状態における出力０である。なぜならば、オートセレクトが使用可能にされているときには、コントローラがダイを選択しなければ出力がマスクされるからである。ここではダイは選択されていないので出力はマスクされたままである、すなわち、０にとどまり、従ってレディ／ビジー線は影響を受けない。線７〜１０は、オートセレクト＝１（オートセレクトが使用可能にされている）およびダイ選択＝１（ダイが選択されている）のときの出力を示す。この場合の出力は選択ビットによる。この場合には選択されたどのような信号も出力として供給される。なぜならば、出力がマスクされないからである。ビジー制御レジスタ５２２がメモリユニットのレディ／ビジー出力を設定する柔軟な方法を提供することが分かる。ビジー制御レジスタ５２２の内容は、レディ／ビジー信号の意味が所望の意味に設定されるように、改変され得る。ビジー信号はマスクされ得る。単一のコントローラに複数のメモリユニットが接続されている場合には、マスキングはコントローラが単一のメモリユニットを監視することを可能にすることができる。なぜならば、他の信号がマスクされるからである。これらのいろいろなオプションは、ビジー制御レジスタの内容を改変することによってコントローラにより選択され得る。

ビジー制御レジスタ５２２の内容は、メモリユニットのアドレスと書き込まれるべき内容とを指定するコマンドを用いてコントローラによって直接書き込まれ得る。図１０は、メモリユニットとコントローラとを接続する複数の線を有するメモリユニットにより受信されるそのようなコマンドについてのタイミング図を示す。チップイネーブル（ＣＥ）線上の信号は、メモリユニットの動作を可能にするために下げられる。コマンドラッチイネーブル線（ＣＬＥ）は、コマンドをＩ／Ｏポートからコマンドレジスタにラッチすることを可能にするために高められる。ＣＬＥ線がハイであるとき、コマンド（Ｃ）がコマンドレジスタに転送され得るようにＩ／Ｏ線０〜７からのデータの取得を可能にするために書き込みイネーブル（ＷＥ）が下げられる。コマンド（Ｃ）は、ビジー制御書き込みのためのコマンドコードを表し、ビジー制御レジスタの内容が書き込まれることを示す。コマンドの最後にＷＥ線が高められる。次に、アドレス情報をアドレスレジスタにラッチすることを可能にするためにアドレスラッチイネーブル（ＡＬＥ）信号が高められる。再び、Ｉ／Ｏ線０〜７でのアドレスデータの転送を可能にするためにＷＥ信号が下げられる。アドレスデータは特定のメモリユニットのアドレス（Ａ）を含む。この場合、アドレス指定されるメモリユニットは、コントローラが更新するビジー制御レジスタを有するメモリユニットである。選択されたレジスタの内容（Ｓ）がＩ／Ｏ線０〜７からアドレス指定されたメモリユニットのビジー制御レジスタに転送されることを可能にするためにＷＥ信号が３度目に下げられる。選択されたレジスタの内容Ｓは、メモリユニットからのレディ／ビジー信号を設定するためにビジー制御レジスタ５２２にロードされるべきデータビットを含む。メモリユニットのレディ／ビジー出力は、レディ／ビジー制御レジスタ５２２の内容が改変されるときのレディ／ビジー信号の遷移も表すように示されている。この様な結果が生じるのは、信号が第１の状態（例えば、アレイ・ビジー）の表示から第２の状態（例えば、キャッシュ・レディ）へ変化するからである。レディ／ビジー信号におけるこの変化は、単に、メモリユニットの状態が変化したことではなくて信号の意味が変化したことを反映しているに過ぎない。

或る例では、１つのコントローラに接続されている全てのメモリユニットのレディ／ビジー制御レジスタの内容を変更することが望ましい。そのような場合には、ビジー制御書き込みコマンドを特定のユニットに対してアドレス指定する必要はない。図１１は、メモリユニットアドレスを指定しないビジー制御書き込みコマンドの例を示す。タイミング図は図１０に示されているものに類似するが、コントローラによって送られるアドレスは無い。そのようなアドレス指定されていないコマンドは、コントローラに個々のメモリユニットだけが接続されている場合またはＣＥ線が個々のメモリユニットを特定するのに充分である場合に（例えば、ＣＥ線が共有されていない）送信され得る。アドレス指定されていないコマンドは、複数のメモリユニットが１つのコントローラに接続されていてメモリユニットの全てのビジー制御レジスタの内容を同時に同じ内容を有するように設定することが望ましい場合にも使用され得る。そのようなコマンドは、全てのメモリユニットが同じレジスタ内容を受け取るように、オンのＣＥを有する全ての接続されているメモリユニットに同時に一斉送信される。例えば、前述したオートセレクト機能は、通常、全てのメモリユニットについて同時に使用可能にされる。そのような一斉送信されるコマンドは、各ビジー制御レジスタの内容を別々のコマンドで別々に書き込む動作と比べて時間を節約することができる。

ビジー制御レジスタの内容を書き換えるコマンドは、メモリユニットがコマンドを受信できるときには何時でも送信され得る。或る実施形態では、レディ／ビジー信号はメモリユニットが１つの動作を実行している間にアレイ・ビジーからキャッシュ・ビジーへ転換され得る。メモリの設計によっては、データがメモリアレイにプログラムされている間にビジー制御レジスタを設定することが可能である。

図１２Ａ〜１２Ｇは、図３に示されているもののようなキャッシュを有するバッファ付き不揮発性メモリアレイで本発明のいくつかの態様が使用される仕方の例を示す。図１２は、キャッシュを有するバッファ付きメモリアレイにおけるデータ格納動作の連続するステップを示す。

図１２Ａは、メモリアレイ１２７０、バッファ１２７２、キャッシュ１２７４およびコントローラ１２７６を示している。この図では、メモリアレイの隣の“Ｒ”およびキャッシュ１２７４の隣の“Ｒ”によって示されているようにキャッシュ１２４７およびメモリアレイ１２７０の両方がレディである。バッファ１２７２およびキャッシュ１２７４は２つのレジスタであり、各レジスタがメモリアレイにプログラムされるべきデータのページを保持する。

図１２Ｂではデータがコントローラ１２７６からキャッシュ１２７４に転送される。これは、メモリアレイ内のデータが格納されるべき場所を指定する書き込みコマンドのようなコントローラからのコマンドに応答して行われ得る。通常、コントローラから受信された最後のコマンドにレディ／ビジー信号が結合されるシステムでは、この状態において書き込みコマンドはキャッシュ・ビジー信号をコントローラに供給させる。これはキャッシュが利用可能になったならば直ちにコントローラが他のデータもキャッシュに送れるようにするためである。図１２Ｂは、データがコントローラ１２７６からキャッシュ１２７４に転送されることを示している。そのような操作に必要とされる時間は、キャッシュ１２７４に格納されるデータの量による。それは一般に１ページのデータである。単一のセクタのデータを保持するページのためには、約１０マイクロ秒が必要とされ得る。メタブロックを用いる設計の場合のように、メモリユニットが複数のセクタを並列にプログラムする場合、キャッシュ１２７４はおそらく１セクタよりはるかに大きくなり得る。例えば、１つのメタブロックが１６個のブロックを含む場合、１つのメタページは１６セクタのデータを含み得る。従って、キャッシュ１２７４も１６セクタのデータを保持する。１６セクタのデータを転送するために必要な時間は約１６０マイクロ秒である。この動作中、キャッシュ１２７４の隣の“Ｒ”によって示されているようにキャッシュ１２７４はレディであって、コントローラ１２７６がデータを送り続けることを可能にする。文字“Ｒ”および“Ｂ”は、図１２の全体において、隣の部品の状態をレディ（Ｒ）またはビジー“Ｂ”として示す。メモリアレイ１２７０はこのときレディ状態にとどまっている。なぜならば、データがアレイに書き込まれないからである。キャッシュ１２７４へのデータ転送が完了したとき、キャッシュ１２７４はビジー状態である。なぜならば、それはデータを含んでいて、コントローラ１２７６からそれ以上のデータを受け入れることができないからである。

図１２Ｃは、キャッシュ１２７６からバッファ１２７２へのデータの転送を示す。これは割合に迅速な動作であって、３マイクロ秒未満で行われ得る。このステップの間、キャッシュ１２７４はビジーのままであり、メモリアレイ１２７０はレディのままである。

図１２Ｄは、バッファ１２７２に転送されたデータがメモリアレイ１２７０に引き渡されることを示す。このステップでは、メモリアレイ１２７０は、書き込まれるので、ビジーである。しかし、キャッシュ１２７４は、キャッシュ１２７４内にあったデータがバッファ１２７２への転送を完了したならば、レディになる。このレディ状態は、もっと多くのデータもキャッシュ１２７４に送れるように、コントローラ１２７６に信号され得る。この時点では、データの転送をなるべく早く開始できるように、キャッシュ・レディ／ビジー信号はコントローラにとって重要である。

図１２Ｅは、前のステップから直ちに続き、メモリアレイ１２７０へのデータのプログラミングと並行してデータがキャッシュ１２７４に送られることを示す。この同時動作は、コントローラ１２７６からメモリアレイ１２７０へのより高速のデータ転送を可能にすることができる。メモリアレイ１２７０へのデータのプログラミングは、約１５０マイクロ秒から１０００マイクロ秒を必要とする割合に低速の動作であるので、この時間中に他の動作を実行することは全体としての動作速度にとっておそらく重要である。このステップ中は、メモリアレイはビジーであるがキャッシュ１２７４はレディである。プログラミングのために高度の並行性が用いられる場合（例えば、メタブロックが使用される場合）、メモリアレイ１２７０へのプログラミングはキャッシュ１２７４へのデータの転送より高速であり得る。しかし、一般にキャッシュ１２７４への転送が先に完了する。

図１２Ｆは、キャッシュ１２７４を満たすように全てのデータがコントローラ１２７６から転送された後の状態を示す。キャッシュ１２７４はデータを含み、従ってビジー状態にある。メモリアレイ１２７０へのデータのプログラミングは、この図では続行中であるとして示されている。この例では、メモリアレイ１２７０へのプログラミングは、キャッシュ１２７４へのデータ転送が終了した後も続行される。しかし、他の例では、これら２つの動作は同時に終了するかも知れず、或いはメモリアレイ１２７０のプログラミングが先に終了するかもしれない。

図１２Ｇは、メモリアレイ１２７０およびキャッシュ１２７４へのデータの書き込みの完了後の状態を示す。この段階でメモリアレイ１２７０はレディである。なぜならば、それは最早データをプログラムするビジーではないからである。キャッシュ１２７４はビジーである。なぜならば、そこにデータが既に格納されているのでコントローラ１２７６から新しいデータを受け入れることができないからである。

図１２Ｈは、図１２Ｃの場合と同様にキャッシュ１２７４からバッファ１２７２へのデータの転送を示す。この段階では、追加のデータがコントローラ１２７６により供給され得るので、サイクルは図１２Ｄに示されているステップに戻る。コントローラがデータを供給している間は、図１２Ｄ〜１２Ｇに示されているステップが複数回反復され得る。

図１２Ｉは、図１２Ｈにおけるキャッシュ１２７４からバッファ１２７２へのデータの転送の完了後の状態を示す。ここでは、書き込み動作が進行中なので、メモリアレイ１２７０はビジーである。キャッシュ１２７４は、他のデータを受け入れることができるので、レディである。しかし、この場合にはコントローラ１２７６はメモリアレイ１２７０に格納されるべきデータをそれ以上持っていない。従って、キャッシュ１２７４はレディ状態にとどまり続け、メモリアレイ１２７０はデータが書き込まれている間はビジー状態にとどまる。

通常、レディ／ビジー線を介してコントローラ１２７０に送られる信号は、メモリアレイの状態またはキャッシュの状態のいずれかを示す。図１２Ａ〜１２Ｈに関して記載されたような書き込みシーケンスの間、レディ／ビジー線は一般にキャッシュ１２７４がそれ以上のデータを受け入れる準備ができていることを示す信号を送る。この信号は、レディ信号がコントローラにより受信されたならば直ちにそれ以上のデータを送信し得るように、選択される。書き込みシーケンス中、コントローラにとってはキャッシュ１２７４の状態に関する情報は一般にメモリアレイ１２７０の状態に関する情報よりも重要である。しかし、図１２Ｈに示されている段階では、キャッシュ１２７４の状態ではなくてメモリアレイ１２７０の状態を知ることの方が望ましい。なぜならば、キャッシュ１２７４に送るべきデータがそれ以上は無く、従ってキャッシュ１２７４の状態は必要とされないからである。メモリアレイ１２７０がレディになるまで、コントローラ１２７６は書き込み動作のような他の動作を開始することはできない。なぜならば、メモリアレイがレディになるまでは、プログラムされていないデータが依然としてバッファ１２７２内にあるからである。

或るメモリシステムでは状態レジスタが設けられ、それはメモリシステムの部分の状態を示す。図１２Ｉは状態レジスタ１２７８を示し、これは、メモリアレイ１２７０がレディであるのかビジーであるのかを示し、またキャッシュ１２７４がレディであるのかビジーであるのかを示す。状態レジスタは通常メモリユニットの部分である。それは、コントローラが能動的に内容を読む場合、コントローラによってポーリングされ得る。しかし、メモリユニットにおける状態をコントローラに知らせるこの方法は理想的ではない。ポーリングはかなりの電力を必要とし得る。また、低消費電力モードを有するコントローラでは、ポーリング動作を実行するためにコントローラを充分に給電される状態に保つことが必要であり得る。図１２Ｉに示されている状態では、コントローラ１２７６は、メモリアレイ１２７０がビジー状態からレディ状態に変化するまで、状態レジスタ１２７８に繰り返しポーリングする必要がある。

本発明の１つの実施形態では、コントローラ１２７０はメモリユニットからレディ／ビジー線でどの信号が送られるかを選択することができる。図１２Ａ〜Ｉに示されている状態では、これはおそらく一定の利点を有することができる。図１２Ａ〜１２Ｅに示されているプロセスステップについて、キャッシュ１２７４がどの状態であるのかを示す信号をコントローラ１２７６が受信するのが有利であり得る。これはコントローラがデータをメモリユニットに迅速に送ることを可能にする。なぜならば、キャッシュ１２７４がレディになったならば直ちに追加のデータが送られるからである。しかし、メモリユニットに送られるべき追加のデータをコントローラ１２７６が持っていない図１２Ｉに示されている状態では、コントローラ１２７６はキャッシュ１２７４の状態を知る必要はない。この段階で、メモリアレイ１２７０の状態が、レディ／ビジー線で送られる出力として選択され得る。この選択は、ビジー制御レジスタ５２２の内容を変更することによってコントローラ１２７６により行われ得る。

或る設計では、コントローラは、コントローラによる電力消費が低減される低消費電力または“スリープ”モードを有することができる。コントローラがそのような低消費電力モードで費やす時間が長いほど少ない電力が消費される。従って、動作と動作の間、或いは直接的なコントローラ関与を必要としない何らかの動作がメモリユニットにより実行されている間を含む可能な時に、コントローラを低電力消費モードにすることができる。或る例では、レディ／ビジー信号のような信号線の変化に応じてコントローラを全出力モードに戻すことができる。すなわち、コントローラが次の動作を実行する時間になった時にコントローラを“目覚めさせる”ことができる。例えば、図１２Ｉにおいて、アレイ・ビジー信号がレディ／ビジー線でコントローラに送られるようにビジー制御レジスタの内容を変化させるコマンドをコントローラは送ることができる。すると、コントローラは、レディ／ビジー線でレディ信号が受信されるまでスリープモードに入ることができる。これは、状態レジスタに繰り返しポーリングすることと比べて大幅に電力を節約することができ、またコントローラにおいて実行しやすい。そのような電力節約は、バッテリー電力に依存し、従って限られた電力供給を有するデジタルカメラおよびＭＰ３プレーヤーのような携帯可能の装置で使用されるメモリシステムのためには特に重要である。

前述した例は、取り外し可能なメモリカードに見られるようなキャッシュを有するバッファ付き不揮発性メモリに関連する。しかし、本発明のいろいろな態様は他の用途において他の集積回路にも適用され得る。揮発性メモリ製品を含む他の記憶装置は、同様の手法を用いて単一の線からより大きな機能性を達成することができる。ノンメモリの用途も、前述したような手法を用いることができる。

前の説明は特定の実施形態についての充分な記述であるが、種々の改変、代替の構成および同等物を使用することができる。従って、前述した記述および図解は、請求項によって定義される本発明の範囲を限定するものと介されるべきではない。

従来技術のメモリシステムを示す。 従来技術の単一のレディ／ビジー・ピンを共有する２つのメモリユニットと通信するコントローラチップを示す。 従来技術のメモリユニットを示す。 メモリ状態マシンの現在の状態に基づいて出力を選択する制御システムを示す。 本発明の実施形態に従う制御システムを示す。 図５に示されている制御回路を有するメモリユニットを伴うメモリシステムを示す。 レディ／ビジー制御回路を有するメモリシステムの他の例を示す。 レジスタの内容を含む図５のビジー制御レジスタのより詳細な図を示す。 図８のビジー制御レジスタの内容についての真理値表を示す。 図８のビジー制御レジスタの内容を書き込むコマンドについてのタイミング図を示す。 図８に示されているもののような１つ以上のビジー制御レジスタの内容を書き込む代わりのコマンドについてのタイミング図を示す。 図１２Ａはメモリアレイ、バッファ、キャッシュおよびコントローラを有するメモリシステムの例を示し、図１２Ｂはコントローラからキャッシュへデータが転送される図１２Ａのメモリシステムを示し、図１２Ｃはキャッシュからバッファへデータが転送される図１２Ｂのメモリシステムを示し、図１２Ｄはバッファからメモリアレイへデータが転送される図１２Ｃのメモリシステムを示し、図１２Ｅはバッファからメモリアレイへのデータの転送と並行してコントローラからキャッシュへデータが転送される図１２Ｄのメモリシステムを示し、図１２Ｆはコントローラからキャッシュへのデータの転送の完了後であるが、図１２Ｅのアレイへのバッファからのデータの転送の完了前の、図１２Ｅのメモリシステムを示し、図１２Ｇはバッファからアレイへのデータの転送の完了後の図１２Ｆのメモリシステムを示し、図１２Ｈはキャッシュからバッファへデータが転送されている間の図１２Ｇのメモリシステムを示し、図１２Ｉはデータがバッファからメモリアレイへ転送され、それ以上のデータがコントローラからキャッシュへ送られず、メモリアレイがビジーであるか否かを判定するためにコントローラが状態レジスタにポーリングする、図１２Ｈのメモリシステムを示す。

Claims (18)

1. メモリシステムにおいて信号線を介してメモリコントローラと通信するメモリユニットであって、
   不揮発性メモリセルのバッファ付きアレイと、
   前記メモリユニットからの出力信号を制御レジスタ内のデータビットに従って複数の信号から選択する制御回路であって、前記複数の信号は、前記バッファ付きメモリアレイが第１の状態にあるのかそれとも第２の状態にあるのかを示す第１の信号と、前記バッファ付きメモリアレイが第３の状態にあるのかそれとも第４の状態にあるのかを示す第２の信号とを含む制御回路と、
   を備えるメモリユニット。
2. 前記不揮発性メモリセルのバッファ付きアレイは第１の半導体ダイ上にあり、前記コントローラは第２の半導体ダイ上にある請求項１記載のメモリユニット。
3. 前記不揮発性メモリセルのバッファ付きアレイは不揮発性メモリセルのアレイに接続されたキャッシュを含み、前記第１の状態はキャッシュ・レディ状態であり、前記第２の状態はキャッシュ・ビジー状態であり、前記第３の状態はアレイ・レディ状態であり、前記第４の状態はアレイ・ビジー状態である請求項１記載のメモリユニット。
4. 前記複数の信号は前記メモリユニットがビジーでないことを示す第３の信号をさらに含み、前記第３の信号は、前記メモリユニットが前記コントローラによって選択されていないときに前記制御レジスタ内の１または複数のデータビットに応答して前記制御回路により選択される請求項１記載のメモリユニット。
5. コントローラと通信するバッファ付き不揮発性メモリアレイを有するメモリシステムであって、
   コントローラと、
   不揮発性メモリセルのアレイと、
   前記不揮発性メモリセルのアレイにプログラムされるべきデータを保持するように前記不揮発性メモリセルのアレイに接続されたキャッシュと、
   前記不揮発性メモリセルのアレイのレディ／ビジー状態を示す第１の信号と前記キャッシュのレディ／ビジー状態を示す第２の信号とを含む複数の信号から前記コントローラへの出力信号を選択する制御レジスタと、
   を備えるメモリシステム。
6. 前記信号線を介して前記コントローラと通信する１つ以上の付加的なバッファ付き不揮発性メモリアレイをさらに備え、１つの付加的なバッファ付き不揮発性メモリアレイは付加的な信号を選択する付加的な制御レジスタを有する請求項５記載のメモリシステム。
7. コントローラへの複数の集積回路からのレディ／ビジー信号を前記コントローラによる１つの集積回路の選択に基いて設定する方法であって、
   前記複数の集積回路のためにオートセレクトモードが使用可能にされているとき、前記コントローラによる前記集積回路の選択に応答して前記集積回路から前記コントローラに前記レディ／ビジー信号を送るステップと、
   前記複数の集積回路のために前記オートセレクトモードが使用可能にされているとき、前記集積回路が前記コントローラによって選択されたときには前記複数の集積回路のうちの他のものからのレディ／ビジー信号が前記コントローラに送られないように前記複数の集積回路のうちの他のものからの前記レディ／ビジー信号をマスクするステップと、
   を含む方法。
8. 前記複数の集積回路のためにオートセレクトモードは、永続的に使用可能にされている請求項７記載の方法。
9. 前記オートセレクトモードは使用禁止にされ、前記複数の集積回路のために前記オートセレクトモードが使用禁止にされているときには前記チップが選択されているか否かに関わらずにレディ／ビジー信号が前記集積回路から前記コントローラに送られる請求項７記載の方法。
10. 集積回路からコントローラへのレディ／ビジー信号を、オートセレクト機能と前記コントローラによる前記集積回路の選択とに基いて設定する方法であって、
    前記オートセレクト機能が使用可能にされていなくて前記集積回路が選択されているときに前記レディ／ビジー信号を送るステップと、
    前記オートセレクト機能が使用可能にされていなくて前記集積回路が選択されていないときに前記レディ／ビジー信号を送るステップと、
    前記オートセレクト機能が使用可能にされていて前記集積回路が選択されているときに前記レディ／ビジー信号を送るステップと、
    前記オートセレクト機能が使用可能にされていて前記集積回路が選択されていないときに前記レディ／ビジー信号をマスクするステップと、
    を含む方法。
11. 前記オートセレクト機能が使用可能にされていることを制御レジスタの内容が示しているときには前記オートセレクト機能は使用可能にされ、前記制御レジスタの内容は前記コントローラによって書き込まれる請求項１０記載の方法。
12. 前記コントローラから最も新たに受信されたコマンドが前記集積回路を特定しているときに前記集積回路が選択される請求項１０記載の方法。
13. コントローラによって外部可能化信号が前記集積回路に加えられたときに、前記集積回路は選択される請求項１０記載の方法。
14. 前記コントローラから最も新たに受信されたコマンドが前記集積回路を特定し、かつ外部可能化信号がコントローラによって前記集積回路に加えられたときに、前記集積回路は選択される請求項１０記載の方法。
15. 半導体ダイ上に形成された集積回路であって、前記集積回路は前記半導体ダイ上に無いコントローラと通信し、前記集積回路は、
    第１の集積回路部分と、
    前記コントローラによって書き込まれた内容を有する制御レジスタと、
    第２の集積回路部分であって、前記第１の集積回路部分から第１の入力および第２の入力を受信して出力をピンに送り、前記出力は前記制御レジスタの前記内容に従って前記第１の入力および前記第２の入力から選択される第２の集積回路部分と、
    を備える集積回路。
16. 前記第１の集積回路部分はメモリアレイとキャッシュとを含み、前記第１の入力は前記メモリアレイの状態を示し、前記第２の入力は前記キャッシュの状態を示す請求項１５記載の集積回路。
17. 前記出力は、前記制御レジスタの前記内容に応答してマスクされる請求項１５記載の集積回路。
18. 前記出力は、前記集積回路が前記コントローラによって選択されていないときにマスクされる請求項１７記載の集積回路。

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