CN103247612A - 一种增强型flash芯片和一种芯片封装方法 - Google Patents

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Abstract

本发明提供一种增强型FLASH芯片和一种芯片封装方法，以解决设计复杂度高、设计周期长、设计成本高的问题。增强型FLASH芯片包括：封装在一起的FLASH和RPMC；FLASH与RPMC中的相同IO引脚互连，并且连接到芯片的同一外部共享引脚上；外部指令通过芯片的外部共享引脚传输到FLASH与RPMC中，FLASH的控制器和RPMC的控制器分别判断是否执行外部指令；FLASH和RPMC各自还包括内部IO引脚，FLASH的内部IO引脚与RPMC的内部IO引脚互连，FLASH与RPMC之间通过互连的内部IO引脚对进行内部相互通信。本发明实施例可以减小封装面积，芯片设计复杂度低、设计周期短、成本低。

Description

一种增强型FLASH芯片和一种芯片封装方法
技术领域
本发明涉及芯片技术领域，特别是涉及一种增强型FLASH芯片和一种芯片封装方法。
背景技术
含有应答保护单调计算器（Replay Protection Monotonic Counter，RPMC）的增强型FLASH是Intel将主推的基本输入输出系统（Basic Input-OutputSystem，BIOS）芯片。它包含一个大容量的Flash芯片和RPMC电路。其中，FLASH芯片的容量可以为8M、16M、32M、64M、128M、256M或者更高，用来存储CPU BIOS的代码和数据；RPMC电路保证读写数据的机密性和完整性。RPMC电路与其集成的FLASH一起构成了个人计算机（PersonalComputer，PC）系统中BIOS的硬件平台。
目前，在设计具有RPMC功能的芯片时，设计者通常会把大容量Flash和RPMC集成在一个芯片上，即RPMC电路和FLASH一起设计。
但是，这种设计方法存在以下缺点：由于需要将FLASH和RPMC集成在一个芯片上，因此单片芯片的面积大、封装面积大，导致设计成本较高；并且RPMC电路和FLASH一起设计，导致芯片设计复杂度高、设计周期长。
发明内容
本发明提供一种增强型FLASH芯片和一种芯片封装方法，以解决设计复杂度高、设计周期长、设计成本高的问题。
为了解决上述问题，本发明公开了一种增强型FLASH芯片，其特征在于，包括：
封装在一起的FLASH和应答保护单调计数器RPMC；其中，
所述FLASH和所述RPMC分别包括各自独立的控制器；
所述FLASH与所述RPMC中的相同IO引脚互连，并且连接到所述芯片的同一外部共享引脚上；
外部指令通过所述芯片的外部共享引脚传输到所述FLASH与所述RPMC中，FLASH的控制器和RPMC的控制器分别判断是否执行所述外部指令；
所述FLASH和所述RPMC各自还包括内部IO引脚，所述FLASH的内部IO引脚与所述RPMC的内部IO引脚互连，所述FLASH与所述RPMC之间通过互连的内部IO引脚对进行内部相互通信。
可选地，当所述芯片通过外部共享引脚接收到第一外部指令时，若FLASH的控制器和RPMC的控制器分别判断为所述第一外部指令均需要FLASH和RPMC执行，则所述FLASH和所述RPMC各自按照所述第一外部命令执行相应操作；
若仅需要FLASH和RPMC中的任意一个执行所述第一外部指令，则在所述FLASH或所述RPMC按照所述第一外部命令执行相应操作的过程中，若所述芯片通过外部共享引脚接收到第二外部指令，并且仅需要所述FLASH和RPMC中的另一个执行，则所述FLASH和RPMC中的另一个按照所述第二外部命令执行相应操作。
可选地，当所述FLASH正在执行外部指令，并且所述RPMC空闲时，若所述芯片通过外部共享引脚接收到挂起指令，则所述FLASH的控制器判断为需要FLASH执行所述挂起指令，所述RPMC的控制器判断为不需要RPMC执行所述挂起指令；
所述FLASH按照所述挂起指令挂起正在执行的操作后，通过所述互连的内部IO引脚对向所述RPMC发送FLASH已挂起的通知消息，所述RPMC收到所述通知消息后，通过执行所述挂起指令实现与所述FLASH的同步。
可选地，所述互连的内部IO引脚对为多个；所述芯片的外部共享引脚为多个。
可选地，所述FLASH还包括与FLASH相连的实现FLASH功能的独立IO引脚，所述与FLASH相连的独立IO引脚连接到所述芯片的外部独立引脚上；
所述RPMC还包括与RPMC相连的实现RPMC功能的独立IO引脚，所述与RPMC相连的独立IO引脚连接到所述芯片的另外的外部独立引脚上；
其中，所述与FLASH相连的独立IO引脚和与所述RPMC相连的独立IO引脚互不相连。
可选地，所述FLASH与所述RPMC中的相同IO引脚互连，并且连接到所述芯片的同一外部共享引脚上，包括：
所述FLASH的IO引脚a_x与所述RPMC中的相同IO引脚b_y互连，并且所述FLASH的IO引脚a_x连接到所述芯片的同一外部共享引脚PAD_z上，或者，所述RPMC中的相同IO引脚b_y连接到所述芯片的同一外部共享引脚PAD_z上；
其中，所述a表示FLASH的IO引脚，所述x表示FLASH的IO引脚标识；所述b表示RPMC的IO引脚，所述y表示RPMC的IO引脚标识；所述PAD表示芯片封装的IO引脚，所述z表示芯片封装的IO引脚标识。
另一方面，本发明还提供了一种芯片封装方法，其特征在于，包括：
将需要封装的FLASH和应答保护单调计数器RPMC放置在芯片载体上，所述FLASH与所述RPMC相互独立；
将所述FLASH与所述RPMC中的相同IO引脚采用金属引线互连；
将所述互连后的相同IO引脚采用金属引线连接到所述芯片载体的同一外部共享引脚上；
将所述FLASH的内部IO引脚与所述RPMC的内部IO引脚采用金属引线互连；
将所述FLASH、所述RPMC和所述芯片载体塑封为具有RPMC功能的芯片。
可选地，所述方法还包括：
将所述FLASH中实现FLASH功能的独立IO引脚采用金属引线连接到所述芯片载体的外部独立引脚上；
将所述RPMC中实现RPMC功能的独立IO引脚采用金属引线连接到所述芯片载体的另外的外部独立引脚上；
其中，所述FLASH中的独立IO引脚与所述RPMC中的独立IO引脚互不相连。
可选地，将所述互连后的相同IO引脚采用金属引线连接到所述芯片载体的同一外部共享引脚上，包括：
将所述FLASH的IO引脚a_x采用金属引线连接到所述芯片载体的同一外部共享引脚PAD_z上，或者，将所述RPMC中的相同IO引脚b_y采用金属引线连接到所述芯片载体的同一外部共享引脚PAD_z上；
其中，所述FLASH的IO引脚a_x与所述RPMC中的IO引脚b_y为互连的相同IO引脚；
所述a表示FLASH的IO引脚，所述x表示FLASH的IO引脚标识；所述b表示RPMC的IO引脚，所述y表示RPMC的IO引脚标识；所述PAD表示芯片封装的IO引脚，所述z表示芯片封装的IO引脚标识。
可选地，所述将需要封装的FLASH和应答保护单调计数器RPMC放置在芯片载体上，包括：
将所述FLASH与所述RPMC并排放置在芯片载体上，或者，所述FLASH与所述RPMC垂直叠放在芯片载体上；
当所述FLASH与所述RPMC垂直叠放在芯片载体上时：
若所述FLASH的面积大于所述RPMC的面积，则所述RPMC垂直叠放在所述FLASH之上；
若所述RPMC的面积大于所述FLASH的面积，则所述FLASH垂直叠放在所述RPMC之上。
与现有技术相比，本发明包括以下优点：
1、本发明实施例所提出的增强型FLASH芯片是将FLASH和RPMC封装在一起；其中，所述FLASH电路和所述RPMC电路分别包括各自独立的控制器；所述FLASH与所述RPMC中的相同IO引脚互连，并且连接到所述芯片的同一外部共享引脚上；外部指令通过所述芯片的外部共享引脚传输到FLASH与RPMC中，FLASH的控制器和RPMC的控制器分别判断是否执行所述外部指令；所述FLASH和所述RPMC各自还包括内部IO引脚，所述FLASH的内部IO引脚与所述RPMC的相同内部IO引脚互连，所述FLASH与所述RPMC之间通过互连的内部IO引脚对进行内部相互通信。本发明实施例中，由于将FLASH和RPMC封装在一起，从而可以减小封装面积，降低设计成本；并且，FLASH电路模块可以重复利用现有的FLASH芯片，设计者只需设计RPMC电路模块即可，因此，芯片设计复杂度低、设计周期短、成本低。
2、FLASH与RPMC之间可以通过互连的内部IO引脚对进行内部相互通信。因此，当FLASH和RPMC中的任意一个正在执行外部指令，并且另外一个空闲时，如果通过外部共享引脚接收到挂起指令，则正在执行外部指令的任意一个执行所述挂起指令，并可以通过互连的内部IO引脚对向空闲的另外一个发送已挂起的通知，使空闲的另外一个也执行所述挂起指令，从而可以保证FLASH和RPMC的同步。
3、FLASH和RPMC还可以同时执行不同的指令，即FLASH和RPMC可以并行工作，因此，提高了芯片的性能。
4、多芯片封装可以把不同工艺的FLASH和RPMC封装的一起，从而可以复用现有的资源，降低开发成本。
5、FLASH的容量可以扩展，例如，可以增加单片FLASH的容量，或者将多个FLASH封装在一起。
附图说明
图1是本发明实施例二所述的一种增强型FLASH芯片的逻辑连接示意图；
图2是本发明实施例二所述的一种增强型FLASH芯片的封装原理图；
图3是本发明实施例三所述的一种芯片封装方法的流程图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
本发明实施例提出了一种利用多芯片封装方法实现RPMC功能的增强型FLASH芯片，通过在FLASH芯片的基础上，将RPMC与FLASH芯片一起封装，从而形成一个具有RPMC功能的增强型FLASH芯片，RPMC和FLASH可以共享统一的引脚。本发明实施例降低了芯片的设计复杂度和设计成本，并且，RPMC和FLASH之间可以通过互连的内部IO引脚对进行内部相互通信，从而保证RPMC和FLASH的同步性。
实施例一：
本发明实施例一提出了一种增强型FLASH芯片，所述芯片可以包括：封装在一起的FLASH和RPMC。
本发明实施例中，FLASH和RPMC可以是各自独立的芯片。FLASH可以选择不同的容量来满足不同系统的需求，该FLASH可以复用已设计好的FLASH芯片，因此不必重新设计，大大减少了开发周期；RPMC具备了应答保护单调计数的功能，也可以单独使用。
在本发明实施例提出的增强型FLASH芯片中，所述FLASH和所述RPMC可以分别包括各自独立的控制器。对于外部发来的指令，FLASH和RPMC会通过各自独立的控制器控制FLASH和RPMC分别接收、译码，当译码成功后，执行相应的操作。
另外，FLASH和RPMC中可以具有相同的IO引脚，对于这些相同的IO引脚可以将其互连，并且连接到所述芯片的同一外部共享引脚上。本发明实施例中，FLASH和RPMC中的相同的IO引脚可以指功能相同的IO引脚，例如，FLASH中的IO引脚CE可以实现串行外设接口（Serial PeripheralInterface，SPI）接口的功能，RPMC中的IO引脚CSE也可以实现SPI接口的功能，此时，FLASH中的IO引脚CE和RPMC中的IO引脚CSE即可为相同的IO引脚，因此，可以将这两个引脚CE和CSE互连。
外部指令可以通过所述芯片的外部共享引脚传输到所述FLASH与所述RPMC中，然后通过FLASH的控制器和RPMC的控制器分别判断是否执行所述外部指令，并根据判断的结果控制FLASH和RPMC执行相应操作。
本发明实施例中，所述FLASH和所述RPMC还可以包括各自的内部IO引脚，所述FLASH的内部IO引脚与所述RPMC的内部IO引脚互连，所述FLASH与所述RPMC之间可以通过互连的内部IO引脚对进行内部相互通信，从而可以保证FLASH与RPMC的同步性。
其中，对于FLASH和RPMC的内部IO引脚的互连，可以是将FLASH和RPMC中表示同一个状态位的内部IO引脚互连。
例如，FLASH中的内部IO引脚IO_0用于状态位busy的输出，RPMC中的内部IO引脚IO_2用于状态位busy的输入，因此，可以将FLASH中的内部IO引脚IO_0和RPMC中的内部IO引脚IO_2互连，IO_0和IO_2即为互连的内部IO引脚对。互连后FLASH即可将自身的状态位busy通过其内部IO引脚IO_0输出至RPMC的内部IO引脚IO_2，RPMC即可获知FLASH当前的状态。
再例如，FLASH中的内部IO引脚IO_1用于状态位busy的输入，RPMC中的内部IO引脚IO_3用于状态位busy的输出，因此，可以将FLASH中的内部IO引脚IO_1和RPMC中的内部IO引脚IO_3互连，IO_1和IO_3即为互连的内部IO引脚对。互连后RPMC即可将自身的状态位busy通过其内部IO引脚IO_3输出至FLASH的内部IO引脚IO_1，FLASH即可获知RPMC当前的状态。
对于所述增强型FLASH芯片，将在下面的实施例中详细介绍。
本发明实施例中，由于将FLASH和RPMC封装在一起，从而可以减小封装面积，降低设计成本；FLASH电路模块可以重复利用现有的FLASH芯片，设计者只需设计RPMC电路模块即可，因此，芯片设计复杂度低、设计周期短、成本低。并且，RPMC和FLASH之间可以通过互连的内部IO引脚对进行内部相互通信，从而保证RPMC和FLASH的同步性。
实施例二：
下面，通过本发明实施例二对所述增强型FLASH芯片进行详细介绍。
参照图1，示出了本发明实施例二所述的一种增强型FLASH芯片的逻辑连接示意图。
从图1可以看出，本发明实施例所述的增强型FLASH芯片可以包括封装在一起的FLASH和RPMC。
其中，FLASH和RPMC中都分别包括多个引脚，可以将RPMC和FLASH中的相同IO引脚连接到同一套外部共享引脚上，外部发送的指令会被RPMC和FLASH同时接收到，RPMC和FLASH可以作出相应的响应；FLASH和RPMC各自还包括内部IO引脚，FLASH的内部IO引脚与RPMC的内部IO引脚互连；RPMC和FLASH也会具有各自独立的IO引脚。两个芯片封装在一起，实现了具有RPMC功能的FLASH。
本发明实施例中，所述芯片的引脚可以包括以下三种：
1、外部共享引脚
本发明实施例中，FLASH和RPMC中包括相同的IO引脚，所述FLASH与所述RPMC中的相同IO引脚互连，并且连接到所述芯片的同一外部共享引脚上，所述外部共享引脚可以为多个。
例如，图1中的IO_0，IO_1，…，IO_n即为所述的芯片的外部共享接口，FLASH中与IO_0，IO_1，…，IO_n连接的IO接口、以及RPMC中与IO_0，IO_1，…，IO_n连接的IO接口，即为FLASH和RPMC中相同的IO接口。
需要说明的是，由于图1为芯片的逻辑连接示意图，因此其中的IO_0，IO_1，…，IO_n均称为接口，该逻辑连接图中的这些接口在芯片的物理连接上即称为引脚。
本发明实施例中，所述FLASH和所述RPMC分别包括各自独立的控制器，外部指令可以通过所述芯片的外部共享引脚传输到所述FLASH与所述RPMC中，FLASH的控制器和RPMC的控制器分别判断是否执行所述外部指令。
优选地，当所述芯片通过外部共享引脚接收到外部指令时，可以执行以下过程：
当所述芯片通过外部共享引脚接收到第一外部指令时，若FLASH的控制器和RPMC的控制器分别判断为所述第一外部指令均需要FLASH和RPMC执行，则所述FLASH和所述RPMC各自按照所述第一外部命令执行相应操作；
若仅需要FLASH和RPMC中的任意一个执行所述第一外部指令，则在所述FLASH或所述RPMC按照所述第一外部指令执行相应操作的过程中，若所述芯片通过外部共享引脚接收到第二外部指令，并且仅需要所述FLASH和RPMC中的另一个执行，则所述FLASH和RPMC中的另一个按照所述第二外部命令执行相应操作。
例如，如果芯片接收到外部指令a，此时外部指令a会通过外部共享引脚分别传输到所述FLASH与所述RPMC中，FLASH的控制器和RPMC的控制器都会判断各自是否执行所述外部指令。若通过FLASH的控制器判断为需要FLASH执行外部指令a，通过RPMC的控制器判断为需要RPMC执行外部指令a，则FLASH和RPMC可以同时按照所述外部指令a执行对应指令a的操作；
如果芯片接收到外部指令b（例如，程序PROGRAM或者擦除ERASE），此时通过FLASH的控制器判断为需要FLASH执行外部指令b，通过RPMC的控制器判断为不需要RPMC执行外部指令b，则由FLASH按照所述外部指令b执行对应指令b的操作。在FLASH执行所述外部指令b的过程中，如果芯片又接收到外部指令c，通过FLASH的控制器判断为不需要FLASH执行外部指令c，通过RPMC的控制器判断为需要RPMC执行外部指令c，则可以由RPMC按照所述外部指令c执行对应指令c的操作。
同样的，如果芯片接收到外部指令d，此时通过FLASH的控制器判断为不需要FLASH执行外部指令d，通过RPMC的控制器判断为需要RPMC执行外部指令d，则可以由RPMC按照所述外部指令d执行对应指令d的操作。在RPMC执行所述外部指令d的过程中，如果芯片又接收到外部指令e，通过FLASH的控制器判断为需要FLASH执行外部指令e，通过RPMC的控制器判断为不需要RPMC执行外部指令e，则可以由FLASH按照所述外部指令e执行对应指令e的操作。
因此，通过上述过程，FLASH和RPMC可以同时执行相同的指令或不同的指令，从而实现FLASH和RPMC并行执行指令的过程。例如，FLASH在执行程序（PROGRAM）或擦除（ERASE）的过程中，RPMC可以执行指令。
2、互连的内部IO引脚对
本发明实施例中，所述FLASH和所述RPMC各自还包括内部IO引脚，所述FLASH的内部IO引脚与所述RPMC的内部IO引脚互连，所述FLASH与所述RPMC之间通过互连的内部IO引脚对进行内部相互通信。
例如，图1中FLASH中的内部IO接口（即引脚）IO_#和与其互连的RPMC中的内部IO接口IO_#即组成所述的芯片上互连的内部IO接口对（即互连的内部IO引脚对），所述互连的内部IO接口对为多个。所述FLASH与所述RPMC之间可以通过FLASH中的内部IO接口IO_#和与其互连的RPMC中的内部IO接口IO_#进行内部相互通信。
本发明实施例中，FLASH与RPMC之间可以通过互连的内部IO引脚对进行内部相互通信。例如，可以将FLASH中用于状态位busy的输出的内部IO引脚IO_0和RPMC中用于状态位busy的输入的内部IO引脚IO_2互连；并将FLASH中用于状态位busy的输入的内部IO引脚IO_1和RPMC中用于状态位busy的输出的内部IO引脚IO_3互连。IO_0和IO_2、以及IO_1和IO_3分别为互连的内部IO引脚对。因此，FLASH与RPMC之间可以通过上述互连的内部IO引脚对IO_0和IO_2、以及IO_1和IO_3进行内部相互通信，将自身的状态位busy的值通知对方。
因此，当FLASH和RPMC中的任意一个正在执行外部指令，并且另外一个空闲时，如果通过外部共享引脚接收到挂起指令，则正在执行外部指令的所述任意一个执行所述挂起指令，并可以通过互连的内部IO引脚对向空闲的另外一个发送已挂起的通知消息，使空闲的另外一个也执行所述挂起指令，从而可以保证FLASH和RPMC的同步。
优选地，FLASH和RPMC的同步过程可以包括：
当所述FLASH正在执行外部指令，并且所述RPMC空闲时，若所述芯片通过外部共享引脚接收到挂起指令，则所述FLASH的控制器判断为需要FLASH执行所述挂起指令，所述RPMC的控制器判断为不需要RPMC执行所述挂起指令；
所述FLASH按照所述挂起指令挂起正在执行的操作后，通过所述互连的内部IO引脚对向所述RPMC发送FLASH已挂起的通知消息，所述RPMC收到所述通知消息后，通过执行所述挂起指令实现与所述FLASH的同步。
或者，
当所述RPMC正在执行外部指令，并且所述FLASH空闲时，若所述芯片通过外部共享引脚接收到挂起指令，则所述FLASH的控制器判断为不需要FLASH执行所述挂起指令，所述RPMC的控制器判断为需要RPMC执行所述挂起指令；
所述RPMC按照所述挂起指令挂起正在执行的操作后，通过所述互连的内部IO引脚对向所述FLASH发送RPMC已挂起的通知消息，所述FLASH收到所述通知消息后，通过执行所述挂起指令实现与所述RPMC的同步。
例如，FLASH处于忙碌（busy）状态，RPMC处于空闲（idle）状态：
当芯片通过外部共享引脚接收到外部指令A时，通过FLASH的控制器判断为需要FLASH执行外部指令A，通过RPMC的控制器判断为不需要RPMC执行外部指令A，则由FLASH按照所述外部指令A执行对应指令A的操作，并且FLASH执行A的过程中，置状态位busy=1，RPMC处于空闲状态，置状态位busy=0。
此时，如果芯片通过所述外部共享引脚接收到挂起指令，由于此时FLASH处于忙碌状态，RPMC处于空闲状态，因此，通过FLASH的控制器判断为需要FLASH执行所述挂起指令，通过RPMC的控制器判断为不需要RPMC执行所述挂起指令，则所述FLASH按照所述挂起指令挂起正在执行的操作。
FLASH按照所述挂起指令挂起正在执行的操作之后，FLASH通过所述互连的内部IO引脚对向所述RPMC发送FLASH已挂起的通知消息，RPMC收到所述通知消息后，了解到处于busy=1状态的FLASH已挂起，因此RPMC也要通过执行所述挂起指令实现与所述FLASH的同步。
FLASH处于空闲（idle）状态，RPMC处于忙碌（busy）状态：
当芯片通过外部共享引脚接收到外部指令B时，通过FLASH的控制器判断为不需要FLASH执行外部指令B，通过RPMC的控制器判断为需要RPMC执行外部指令B，则由RPMC按照所述外部指令B执行对应指令B的操作，并且RPMC执行B的过程中，置状态位busy=1，FLASH处于空闲状态，置状态位busy=0。
此时，如果芯片通过所述外部共享引脚接收到挂起指令，由于此时FLASH处于空闲状态，RPMC处于忙碌状态，因此，通过FLASH的控制器判断为不需要FLASH执行所述挂起指令，通过RPMC的控制器判断为需要RPMC执行所述挂起指令，则所述RPMC按照所述挂起指令挂起正在执行的操作。
RPMC按照所述挂起指令挂起正在执行的操作之后，RPMC通过所述互连的内部IO引脚对向所述FLASH发送RPMC已挂起的通知消息，FLASH收到所述通知消息后，了解到处于busy=1状态的RPMC已挂起，因此FLASH也要通过执行所述挂起指令实现与所述RPMC的同步。
但是，如果芯片上不存在互连的内部IO引脚对，则FLASH挂起后无法通知RPMC（或者RPMC挂起后无法通知FLASH），因此，空闲状态的RPMC（或者FLASH）接收到挂起指令后，会忽略该挂起指令，从而导致RPMC还会继续执行后续接收到的指令，但是FLASH（或者RPMC）由于挂起而不能执行后续接收到的指令，进而导致FLASH与RPMC不同步的问题。
另外，如果FLASH和RPMC均处于忙碌状态（即FLASH和RPMC均为正在按照外部指令执行相应操作）。此时，如果芯片通过外部共享引脚接收到挂起指令，则通过FLASH的控制器判断为需要FLASH执行所述挂起指令，通过RPMC的控制器判断为需要RPMC执行所述挂起指令，所述FLASH和RPMC均可以按照所述挂起指令挂起正在执行的操作，并且通过所述互连的内部IO引脚对分别向对方发送方已挂起的通知消息。
3、外部独立引脚
本发明实施例中，所述芯片上的外部独立引脚可以包括以下两种：
（1）与FLASH相关的外部独立引脚
本发明实施例中，所述FLASH中还包括与FLASH相连的实现FLASH功能的独立IO引脚，所述与FLASH相连的独立IO引脚连接到所述芯片的外部独立引脚（即与FLASH相关的外部独立引脚）上。
例如，图1中的IO_F_0，…，IO_F_0即为所述芯片上与FLASH相关的外部独立接口（即引脚），FLASH中与IO_F_0，…，IO_F_0连接的IO接口即为所述与FLASH相连的独立IO接口。
本发明实施例中，外部指令可以通过所述芯片上与FLASH相关的外部独立引脚传输到所述FLASH中，FLASH的控制器可以判断是否需要FLASH执行所述外部指令，如果需要，则由FLASH按照所述外部指令执行相应操作。
（2）与RPMC相关的外部独立引脚
本发明实施例中，所述RPMC中还包括与RPMC相连的实现RPMC功能的独立IO引脚，所述与RPMC相连的独立IO引脚连接到所述芯片的另外的外部独立引脚（即与RPMC相关的外部独立引脚）上。
例如，图1中的IO_R_0，…，IO_R_0即为所述芯片上与的RPMC相关的外部独立接口（即引脚），RPMC中与IO_R_0，…，IO_R_0连接的IO接口即为所述与RPMC相连的独立IO接口。
本发明实施例中，外部指令可以通过所述芯片上与RPMC相关的外部独立引脚传输到所述RPMC中，RPMC的控制器可以判断是否需要RPMC执行所述外部指令，如果需要，则由RPMC按照所述外部指令执行相应操作。
在上述（1）和（2）中，所述与FLASH相连的独立IO引脚和与所述RPMC相连的独立IO引脚互不相连。
下面，结合图2介绍一下各个引脚之间是如何连接的，图2是本发明实施例二所述的一种增强型FLASH芯片的封装原理图。
图2中，Package为封装包，Die_a为FLASH，Die_b为RPMC，FLASH的面积大于RPMC的面积。图2中，PAD_0，…，PAD_#，…，PAD_n为芯片封装的IO引脚，其中包括了外部共享引脚和外部独立引脚；Pin_a_0，…，Pin_a_#，…，Pin_a_n为FLASH的IO引脚，其中包括了与RPMC相同的IO引脚、与FLASH相连的实现FLASH功能的独立IO引脚、以及FLASH的内部IO引脚；Pin_b_0，…，Pin_b_#，…，Pin_b_n为RPMC的IO引脚，其中包括了与FLASH相同的IO引脚、与RPMC相连的实现RPMC功能的独立IO引脚、以及RPMC的内部IO引脚。其中，#代表0到n之间的任意一个数。
I、外部共享引脚的连接
本发明实施例中，所述FLASH与所述RPMC中的相同IO引脚互连，并且连接到所述芯片的同一外部共享引脚上，可以包括：
所述FLASH的IO引脚a_x与所述RPMC中的相同IO引脚b_y互连（FLASH的IO引脚a_x与RPMC的IO引脚b_y的功能相同），并且所述FLASH的IO引脚a_x连接到所述芯片的同一外部共享引脚PAD_z上；
例如，图2中右上角处，Pin_a_0（即a_x，x=0）与Pin_b_#（即b_y，y=#）互连，Pin_a_0连接到芯片的同一外部共享引脚PAD_0（即PAD_z，z=0）上；以及图2中右下角处，Pin_a_#（即a_x，x=#）与RPMC中的相同IO引脚互连，Pin_a_#连接到芯片的同一外部共享引脚PAD_#（即PAD_z，z=#）上。上述两种均属于该种外部共享引脚连接的情况。
或者，
所述FLASH的IO引脚a_x与所述RPMC中的相同IO引脚b_y互连，所述RPMC中的相同IO引脚b_y连接到所述芯片的同一外部共享引脚PAD_z上。
例如，图2中，Pin_a_n（即a_x，x=n）与Pin_b_0（即b_y，y=0）互连，Pin_b_0连接到芯片的同一外部共享引脚PAD_#（即PAD_z，z=#）上，即属于该种外部共享引脚连接的情况。
其中，所述a表示FLASH的IO引脚，所述x表示FLASH的IO引脚标识，x=0，1，…，n；所述b表示RPMC的IO引脚，所述y表示RPMC的IO引脚标识，y=0，1，…，n；所述PAD表示芯片封装的IO引脚，所述z表示芯片封装的IO引脚标识，z=0，1，…，n。
II、内部IO引脚对的连接
所述FLASH的内部IO引脚与所述RPMC的内部IO引脚互连，可以包括：所述FLASH的内部IO引脚a_x连接到所述RPMC的内部IO引脚b_y。其中，FLASH的内部IO引脚a_x和RPMC的内部IO引脚b_y可以表示同一个状态位。
例如，图2中Pin_a_#（即a_x，x=#）与RPMC中的内部IO引脚互连，以及Pin_b_n（即b_y，y=n）与FLASH中的内部IO引脚互连，上述两种均属于FLASH的内部IO引脚与RPMC的内部IO引脚互连的情况。
III、外部独立引脚的连接
（i）所述与FLASH相连的独立IO引脚连接到所述芯片的外部独立引脚上，可以包括：所述FLASH的IO引脚a_x连接到所述芯片的外部独立引脚PAD_z上。
例如，图2中左下角处，与FLASH相连的独立IO引脚a_x连接到所述芯片的外部独立引脚PAD_n（即PAD_z，z=n）上。
（ii）所述与RPMC相连的独立IO引脚连接到所述芯片的另外的外部独立引脚上，可以包括：所述RPMC的IO引脚b_y连接到所述芯片的外部独立引脚PAD_z上。
例如，图2中，与RPMC相连的独立IO引脚Pin_b_#（即b_y，y=#）连接到所述芯片的外部独立引脚PAD_#（即PAD_z，z=#）上。
对于图2中其它引脚的连接，本发明实施例在此不再详细论述。
最后，需要说明的是，图2中FLASH与RPMC是垂直叠加封装的，在所述芯片中，所述FLASH与所述RPMC也可以并排封装，本发明实施例对此并不加以限制。并且，当所述FLASH与所述RPMC垂直叠加封装时：若所述FLASH的面积大于所述RPMC的面积，则所述RPMC垂直叠放在所述FLASH之上；若所述RPMC的面积大于所述FLASH的面积，则所述FLASH垂直叠放在所述RPMC之上，即图2中也可以是Die_a为RPMC，Die_b为FLASH。
本发明实施例提出了一种利用多芯片封装方法实现RPMC功能的增强型FLASH芯片，通过在FLASH芯片的基础上，将RPMC与FLASH芯片一起封装，从而形成一个具有RPMC功能的芯片，RPMC和FLASH可以共享统一的引脚。本发明实施例降低了芯片的设计复杂度和设计成本，并且，RPMC和FLASH之间可以通过互连的内部IO引脚对进行内部相互通信，从而保证RPMC和FLASH的同步性。另外，本发明实施例中，FLASH和RPMC还可以同时执行不同的指令，即FLASH和RPMC可以并行工作，因此，提高了芯片的性能。
实施例三：
下面，通过本发明实施例三介绍上述芯片的具体封装方法。
参照图3，示出了本发明实施例三所述的一种芯片封装方法的流程图，所述封装方法可以包括：
步骤300，将需要封装的FLASH和应答保护单调计数器RPMC放置在芯片载体上，所述FLASH与所述RPMC相互独立。
本发明实施例中，主要是将FLASH和RPMC封装在一起，从而得到具有RPMC功能的芯片，并且芯片中所述FLASH与所述RPMC相互独立。
首先，可以将需要封装的FLASH和RPMC放置在芯片载体上，本发明实施例所述的芯片载体可以对应于图2中的Package。
优选地，该步骤300可以包括：将所述FLASH与所述RPMC并排放置在芯片载体上，或者，所述FLASH与所述RPMC垂直叠放在芯片载体上。
图2所示的封装原理即为将所述FLASH与所述RPMC垂直叠放在芯片载体上。
本发明实施例中，当所述FLASH与所述RPMC垂直叠放在芯片载体上时：
若所述FLASH的面积大于所述RPMC的面积，则所述RPMC垂直叠放在所述FLASH之上；
若所述RPMC的面积大于所述FLASH的面积，则所述FLASH垂直叠放在所述RPMC之上。
步骤302，将所述FLASH与所述RPMC中的相同IO引脚采用金属引线互连。
本发明实施例中，FLASH与RPMC中会存在一些相同的IO引脚（功能相同），对于这些相同的IO引脚可以采用金属引线互连。具体的，可以将所述FLASH的IO引脚a_x与所述RPMC中的相同IO引脚b_y采用金属引线互连。
步骤304，将所述互连后的相同IO引脚采用金属引线连接到所述芯片载体的同一外部共享引脚上。
优选地，该步骤304可以包括：将所述FLASH的IO引脚a_x采用金属引线连接到所述芯片载体的同一外部共享引脚PAD_z上，或者，将所述RPMC中的相同IO引脚b_y采用金属引线连接到所述芯片载体的同一外部共享引脚PAD_z上；
其中，所述FLASH的IO引脚a_x与所述RPMC中的IO引脚b_y为互连的相同IO引脚；
所述a表示FLASH的IO引脚，所述x表示FLASH的IO引脚标识；所述b表示RPMC的IO引脚，所述y表示RPMC的IO引脚标识；所述PAD表示芯片封装的IO引脚，所述z表示芯片封装的IO引脚标识。
上述步骤302-步骤304可以结合为外部共享引脚连接的情况。例如，图2中右上角处，Pin_a_0（即a_x，x=0）与Pin_b_#（即b_y，y=#）互连，Pin_a_0连接到芯片的同一外部共享引脚PAD_0（即PAD_z，z=0）上；图2中右下角处，Pin_a_#（即a_x，x=#）与RPMC中的相同IO引脚互连，Pin_a_#连接到芯片的同一外部共享引脚PAD_#（即PAD_z，z=#）上；以及图2中，Pin_a_n（即a_x，x=n）与Pin_b_0（即b_y，y=0）互连，Pin_b_0连接到芯片的同一外部共享引脚PAD_#（即PAD_z，z=#）上。上述情况均属于外部共享引脚连接的情况。
图2中的用于连接两个引脚的虚线即可代表本发明实施例所述的金属引线。
步骤306，将所述FLASH的内部IO引脚与所述RPMC的内部IO引脚采用金属引线互连。
本发明实施例中，FLASH和RPMC中还可以包括各自的内部IO引脚，可以将FLASH的内部IO引脚a_x采用金属引线连接到所述RPMC的内部IO引脚b_y。其中，FLASH的内部IO引脚a_x和RPMC的内部IO引脚b_y可以表示同一个状态位。
例如，图2中Pin_a_#（即a_x，x=#）与RPMC中的内部IO引脚通过金属引线互连，以及Pin_b_n（即b_y，y=n）与FLASH中的内部IO引脚通过金属引线互连，上述两种均属于FLASH的内部IO引脚与RPMC的内部IO引脚采用金属引线互连的情况。
步骤308，将所述FLASH中实现FLASH功能的独立IO引脚采用金属引线连接到所述芯片载体的外部独立引脚上。
本发明实施例中，所述FLASH中还可以包括实现FLASH功能的独立IO引脚，可以将这些FLASH中的独立IO引脚采用金属引线连接到所述芯片载体的外部独立引脚上。
例如，图2中左下角处，与FLASH相连的独立IO引脚a_x通过金属引线连接到所述芯片的外部独立引脚PAD_n（即PAD_z，z=n）上。
步骤310，将所述RPMC中实现RPMC功能的独立IO引脚采用金属引线连接到所述芯片载体的另外的外部独立引脚上。
同样的，所述RPMC中还可以包括实现RPMC功能的独立IO引脚，可以将这些RPMC中的独立IO引脚采用金属引线连接到所述芯片载体的另外的外部独立引脚上。
例如，图2中，与RPMC相连的独立IO引脚Pin_b_n（即b_y，y=n）通过金属引线连接到所述芯片的外部独立引脚PAD_z上。
其中，所述FLASH中的独立IO引脚与所述RPMC中的独立IO引脚互不相连。
步骤312，将所述FLASH、所述RPMC和所述芯片载体塑封为具有RPMC功能的芯片。
在经过上述步骤300-步骤310之后，完成了FLASH和RPMC的放置以及芯片上各个引脚的连接。最后，即可将所述FLASH、所述RPMC和所述芯片载体塑封为具有RPMC功能的芯片，塑封之后即完成了芯片的封装。
综上所述，本发明实施例可以包括以下优点：
1、本发明实施例所提出的增强型FLASH芯片是将FLASH和RPMC封装在一起；其中，所述FLASH电路和所述RPMC电路分别包括各自独立的控制器；所述FLASH与所述RPMC中的相同IO引脚互连，并且连接到所述芯片的同一外部共享引脚上；外部指令通过所述芯片的外部共享引脚传输到FLASH与RPMC中，FLASH的控制器和RPMC的控制器分别判断是否执行所述外部指令；所述FLASH和所述RPMC各自还包括内部IO引脚，所述FLASH的内部IO引脚与所述RPMC的相同内部IO引脚互连，所述FLASH与所述RPMC之间通过互连的内部IO引脚对进行内部相互通信。本发明实施例中，由于将FLASH和RPMC封装在一起，从而可以减小封装面积，降低设计成本；并且，FLASH电路模块可以重复利用现有的FLASH芯片，设计者只需设计RPMC电路模块即可，因此，芯片设计复杂度低、设计周期短、成本低。
2、FLASH与RPMC之间可以通过互连的内部IO引脚对进行内部相互通信。因此，当FLASH和RPMC中的任意一个正在执行外部指令，并且另外一个空闲时，如果通过外部共享引脚接收到挂起指令，则正在执行外部指令的任意一个执行所述挂起指令，并可以通过互连的内部IO引脚对向空闲的另外一个发送已挂起的通知，使空闲的另外一个也执行所述挂起指令，从而可以保证FLASH和RPMC的同步。
3、FLASH和RPMC还可以同时执行不同的指令，即FLASH和RPMC可以并行工作，因此，提高了芯片的性能。
4、多芯片封装可以把不同工艺的FLASH和RPMC封装的一起，从而可以复用现有的资源，降低开发成本。
5、FLASH的容量可以扩展，例如，可以增加单片FLASH的容量，或者将多个FLASH封装在一起。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
对于前述的方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种增强型FLASH芯片和一种芯片封装方法，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种增强型FLASH芯片，其特征在于，包括：
封装在一起的FLASH和应答保护单调计数器RPMC；其中，
所述FLASH和所述RPMC分别包括各自独立的控制器；
所述FLASH与所述RPMC中的相同IO引脚互连，并且连接到所述芯片的同一外部共享引脚上；
外部指令通过所述芯片的外部共享引脚传输到所述FLASH与所述RPMC中，FLASH的控制器和RPMC的控制器分别判断是否执行所述外部指令；
所述FLASH和所述RPMC各自还包括内部IO引脚，所述FLASH的内部IO引脚与所述RPMC的内部IO引脚互连，所述FLASH与所述RPMC之间通过互连的内部IO引脚对进行内部相互通信。
2.根据权利要求1所述的增强型FLASH芯片，其特征在于：
当所述芯片通过外部共享引脚接收到第一外部指令时，若FLASH的控制器和RPMC的控制器分别判断为所述第一外部指令均需要FLASH和RPMC执行，则所述FLASH和所述RPMC各自按照所述第一外部命令执行相应操作；
若仅需要FLASH和RPMC中的任意一个执行所述第一外部指令，则在所述FLASH或所述RPMC按照所述第一外部命令执行相应操作的过程中，若所述芯片通过外部共享引脚接收到第二外部指令，并且仅需要所述FLASH和RPMC中的另一个执行，则所述FLASH和RPMC中的另一个按照所述第二外部命令执行相应操作。
3.根据权利要求1或2所述的增强型FLASH芯片，其特征在于：
当所述FLASH正在执行外部指令，并且所述RPMC空闲时，若所述芯片通过外部共享引脚接收到挂起指令，则所述FLASH的控制器判断为需要FLASH执行所述挂起指令，所述RPMC的控制器判断为不需要RPMC执行所述挂起指令；
所述FLASH按照所述挂起指令挂起正在执行的操作后，通过所述互连的内部IO引脚对向所述RPMC发送FLASH已挂起的通知消息，所述RPMC收到所述通知消息后，通过执行所述挂起指令实现与所述FLASH的同步。
4.根据权利要求1所述的增强型FLASH芯片，其特征在于：
所述互连的内部IO引脚对为多个；
所述芯片的外部共享引脚为多个。
5.根据权利要求1所述的增强型FLASH芯片，其特征在于：
所述FLASH还包括与FLASH相连的实现FLASH功能的独立IO引脚，所述与FLASH相连的独立IO引脚连接到所述芯片的外部独立引脚上；
所述RPMC还包括与RPMC相连的实现RPMC功能的独立IO引脚，所述与RPMC相连的独立IO引脚连接到所述芯片的另外的外部独立引脚上；
其中，所述与FLASH相连的独立IO引脚和与所述RPMC相连的独立IO引脚互不相连。
6.根据权利要求1所述的增强型FLASH芯片，其特征在于，所述FLASH与所述RPMC中的相同IO引脚互连，并且连接到所述芯片的同一外部共享引脚上，包括：
所述FLASH的IO引脚a_x与所述RPMC中的相同IO引脚b_y互连，并且所述FLASH的IO引脚a_x连接到所述芯片的同一外部共享引脚PAD_z上，或者，所述RPMC中的相同IO引脚b_y连接到所述芯片的同一外部共享引脚PAD_z上；
其中，所述a表示FLASH的IO引脚，所述x表示FLASH的IO引脚标识；所述b表示RPMC的IO引脚，所述y表示RPMC的IO引脚标识；所述PAD表示芯片封装的IO引脚，所述z表示芯片封装的IO引脚标识。
7.一种芯片封装方法，其特征在于，包括：
将需要封装的FLASH和应答保护单调计数器RPMC放置在芯片载体上，所述FLASH与所述RPMC相互独立；
将所述FLASH与所述RPMC中的相同IO引脚采用金属引线互连；
将所述互连后的相同IO引脚采用金属引线连接到所述芯片载体的同一外部共享引脚上；
将所述FLASH的内部IO引脚与所述RPMC的内部IO引脚采用金属引线互连；
将所述FLASH、所述RPMC和所述芯片载体塑封为具有RPMC功能的芯片。
8.根据权利要求7所述的芯片封装方法，其特征在于，还包括：
将所述FLASH中实现FLASH功能的独立IO引脚采用金属引线连接到所述芯片载体的外部独立引脚上；
将所述RPMC中实现RPMC功能的独立IO引脚采用金属引线连接到所述芯片载体的另外的外部独立引脚上；
其中，所述FLASH中的独立IO引脚与所述RPMC中的独立IO引脚互不相连。
9.根据权利要求7或8所述的芯片封装方法，其特征在于，将所述互连后的相同IO引脚采用金属引线连接到所述芯片载体的同一外部共享引脚上，包括：
将所述FLASH的IO引脚a_x采用金属引线连接到所述芯片载体的同一外部共享引脚PAD_z上，或者，将所述RPMC中的相同IO引脚b_y采用金属引线连接到所述芯片载体的同一外部共享引脚PAD_z上；
其中，所述FLASH的IO引脚a_x与所述RPMC中的IO引脚b_y为互连的相同IO引脚；
所述a表示FLASH的IO引脚，所述x表示FLASH的IO引脚标识；所述b表示RPMC的IO引脚，所述y表示RPMC的IO引脚标识；所述PAD表示芯片封装的IO引脚，所述z表示芯片封装的IO引脚标识。
10.根据权利要求7或8所述的芯片封装方法，其特征在于，所述将需要封装的FLASH和应答保护单调计数器RPMC放置在芯片载体上，包括：
将所述FLASH与所述RPMC并排放置在芯片载体上，或者，所述FLASH与所述RPMC垂直叠放在芯片载体上；
当所述FLASH与所述RPMC垂直叠放在芯片载体上时：
若所述FLASH的面积大于所述RPMC的面积，则所述RPMC垂直叠放在所述FLASH之上；
若所述RPMC的面积大于所述FLASH的面积，则所述FLASH垂直叠放在所述RPMC之上。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104572015A (zh) * 2013-10-21 2015-04-29 北京兆易创新科技股份有限公司 与fpga结合的flash芯片及指令处理方法
CN111816646A (zh) * 2020-09-09 2020-10-23 武汉新芯集成电路制造有限公司 一种存储封装芯片及其信号处理方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103258820B (zh) * 2013-04-09 2016-12-28 北京兆易创新科技股份有限公司 SPI接口的增强型Flash芯片及芯片封装方法
US10846438B2 (en) * 2014-07-24 2020-11-24 Nuvoton Technology Corporation RPMC flash emulation
TWI728572B (zh) * 2019-07-04 2021-05-21 新唐科技股份有限公司 具有快閃記憶體仿真功能之控制器及其控制方法
TWI715409B (zh) * 2020-01-08 2021-01-01 點序科技股份有限公司 記憶體管理方法及儲存控制器
US11024351B1 (en) * 2020-09-15 2021-06-01 Winbond Electronics Corp. Memory device and operating method for controlling non-volatile memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1981345A (zh) * 2004-05-27 2007-06-13 桑迪士克股份有限公司 可配置的就绪/忙控制

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060157866A1 (en) 2005-01-20 2006-07-20 Le Thoai T Signal redistribution using bridge layer for multichip module
CN100369224C (zh) 2005-05-08 2008-02-13 薛萍 内置软硬件系统的芯片及其制作方法
CN1700642A (zh) * 2005-05-25 2005-11-23 北京兆日科技有限责任公司 一种单调计数器的实现方法
CN101488465B (zh) 2009-02-18 2012-01-11 北京天碁科技有限公司 一种芯片特征配置方法及芯片
US20120133381A1 (en) * 2010-11-30 2012-05-31 Electro Scientific Industries, Inc. Stackable semiconductor chip with edge features and methods of fabricating and processing same
KR101208962B1 (ko) 2011-02-22 2012-12-06 에스케이하이닉스 주식회사 반도체 장치
US8604597B2 (en) 2011-04-28 2013-12-10 Monolithic Power Systems, Inc. Multi-die packages incorporating flip chip dies and associated packaging methods
CN102820302B (zh) 2011-06-09 2015-07-29 北京兆易创新科技股份有限公司 封装的存储芯片、嵌入式设备
CN103246553B (zh) * 2013-04-09 2016-12-28 北京兆易创新科技股份有限公司 一种增强型Flash芯片和一种芯片封装方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1981345A (zh) * 2004-05-27 2007-06-13 桑迪士克股份有限公司 可配置的就绪/忙控制

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104572015A (zh) * 2013-10-21 2015-04-29 北京兆易创新科技股份有限公司 与fpga结合的flash芯片及指令处理方法
CN104572015B (zh) * 2013-10-21 2018-08-03 北京兆易创新科技股份有限公司 与fpga结合的flash芯片及指令处理方法
CN111816646A (zh) * 2020-09-09 2020-10-23 武汉新芯集成电路制造有限公司 一种存储封装芯片及其信号处理方法
CN111816646B (zh) * 2020-09-09 2020-12-08 武汉新芯集成电路制造有限公司 一种存储封装芯片及其信号处理方法
WO2022052354A1 (zh) * 2020-09-09 2022-03-17 武汉新芯集成电路制造有限公司 一种存储封装芯片及其信号处理方法

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