CN111816646B - 一种存储封装芯片及其信号处理方法 - Google Patents

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Abstract

本申请公开了一种存储封装芯片及其信号处理方法。所述存储封装芯片包括能够接收相同的外部输入信号的至少一存储芯片和一扩展芯片；所述存储芯片和所述扩展芯片之间具有相互连接的一芯片间引脚对；所述存储芯片进一步用于根据所述外部输入信号生成一第一控制信号，并通过所述芯片间引脚对传送所述第一控制信号至所述扩展芯片，以禁用或使能所述扩展芯片的输入功能；可防止所述扩展芯片对信号的误读，增强了所述扩展芯片的稳定性。

Description

一种存储封装芯片及其信号处理方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种存储封装芯片及其信号处理方法。
背景技术
存储器（Memory）是计算机系统中的记忆设备，用来存放程序和数据。计算机中全部信息，包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。近年来，在半导体存储器迅速发展的过程中，存储器，尤其是闪存（Flash）由于具有高密度、低功耗和低价格的优点，已经成为了计算机、移动通信终端中普遍采用的存储器。
具有应答保护单调计数器（Replay Protection Monotonic Counter，简称RPMC）的增强型存储芯片，比如，通常把Flash芯片和RPMC芯片集成在一颗裸芯片上。Flash芯片用来存储中央处理单元（Central Processing Unit，简称CPU）的基本输入输出系统（BasicInput-Output System，简称BIOS）的代码和数据；RPMC芯片用来保证读写数据的机密性和完整性。RPMC芯片与其集成的Flash 芯片一起构成了个人计算机（Personal Computer，简称PC）系统中BIOS的硬件平台。
Flash芯片支持单位的串行外设接口（Serial Peripheral Interface，简称SPI）模式和多位的四元外设接口（Quad Peripheral Interface，简称QPI）模式，但RPMC芯片只支持SPI模式。现有技术中，当Flash芯片与RPMC芯片叠封在一起时，由于Flash芯片与RPMC芯片不能保持完全一样的状态，即两个芯片不能有效同步；因此，封装后芯片只支持SPI模式。由于工业应用的限制，封装后芯片的引脚数量常常十分有限，因此Flash芯片和RPMC芯片之间需要进行引脚共用。这种引脚的共用可能会引起信号的误读，造成RPMC芯片误解码。
发明内容
本申请的目的在于，针对现有技术存在的问题，提供一种存储封装芯片及其信号处理方法，可以防止信号的误读，防止RPMC芯片的误动作，增加RPMC芯片的稳定性，同时便于RPMC芯片测试或者单独封装应用。
为实现上述目的，本申请一实施例提供了一种存储封装芯片，包括封装体；所述封装体内部包括：能够接收相同的外部输入信号的至少一存储芯片和一扩展芯片；所述存储芯片和所述扩展芯片之间具有相互连接的一芯片间引脚对；其中，所述存储芯片进一步用于根据所述外部输入信号生成一第一控制信号，并通过所述芯片间引脚对传送所述第一控制信号至所述扩展芯片，以禁用或使能所述扩展芯片的输入功能；其中，在所述扩展芯片的输入功能被禁用时，禁止所述外部输入信号在所述扩展芯片内部的传输；在所述扩展芯片的输入功能被使能时，允许所述外部输入信号在所述扩展芯片内部的传输。
为实现上述目的，本申请另一实施例还提供了一种存储封装芯片的信号处理方法，所述存储封装芯片的封装体内部包括至少一存储芯片和一扩展芯片，所述存储芯片和所述扩展芯片之间具有相互连接的一芯片间引脚对；所述方法包括以下步骤：所述存储芯片和所述扩展芯片，分别接收相同的外部输入信号；所述存储芯片对所述外部输入信号进行解析，生成一第一控制信号；所述存储芯片通过所述芯片间引脚对传送所述第一控制信号至所述扩展芯片；以及所述扩展芯片接收所述第一控制信号，并根据所述第一控制信号禁用或使能所述扩展芯片的输入功能；其中，在所述扩展芯片的输入功能被禁用时，禁止所述外部输入信号在所述扩展芯片内部的传输；在所述扩展芯片的输入功能被使能时，允许所述外部输入信号在所述扩展芯片内部的传输。
本申请的优点在于：通过在封装体内部的存储芯片与扩展芯片之间设置互连的芯片间引脚对，所述存储芯片可以通过芯片间引脚向所述扩展芯片传送禁用或使能所述扩展芯片的输入功能的第一控制信号；在禁用所述扩展芯片的输入功能时，使所述扩展芯片不管在什么状态，外部输入信号在所述扩展芯片内部的传输都被禁止，使两芯片处于非同步状态，可防止所述扩展芯片对信号的误读，增强了所述扩展芯片的稳定性。通过在所述扩展芯片进一步产生第二控制信号，以选择接收所述第一控制信号或选择使能所述扩展芯片的输入功能，可以便于对所述扩展芯片进行测试或者所述扩展芯片单独封装的应用。同时，本申请通过第一、第二控制信号对扩展芯片进行控制的方式，可以禁用扩展芯片的输入功能，而不需要让扩展芯片进入待机状态，也无需更改扩展芯片内部的控制命令执行程序，由于扩展芯片不用进入待机状态，因此当再次启用扩展芯片时也不用重新“唤醒”扩展芯片，加快了系统整体的反应速度；在需要对扩展芯片进行指令输入时，只需要改变相应的控制信号，扩展芯片仅通过简单的逻辑运算即可能快速地作出反应，使外部输入信号可以在扩展芯片内部正常传输。且，本申请存储封装芯片的引脚设置可以兼容现有的存储芯片的引脚封装工艺，降低了封装工艺难度，提高了封装后的存储封装芯片的适用范围。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为根据本申请第一实施例提供的存储封装芯片的主视图；
图2为图1所示存储封装芯片内部的逻辑连接架构图；
图3为图1所示存储封装芯片部分引脚的信号波形图；
图4A为根据本申请第二实施例提供的存储封装芯片内部的电路示意图；
图4B为根据本申请第三实施例提供的存储封装芯片内部的电路示意图；
图5为根据本申请第四实施例提供的存储封装芯片的信号处理方法的流程图。
具体实施方式
下面详细描述本申请的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参阅附图描述的实施方式是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”“相连”“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。应当理解，当称元件“耦接于”另一元件时，存在中间元件。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
下文的公开提供了不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
请一并参阅图1-图3，其中，图1为根据本申请第一实施例提供的存储封装芯片的主视图，图2为图1所示存储封装芯片内部的逻辑连接架构图，图3为图1所示存储封装芯片部分引脚的信号波形图。
如图1所示，在本实施例中，所述存储封装芯片10采用8针封装（引脚1~8），包括封装体100。所述封装体100内部包括能够接收相同的外部输入信号的一存储芯片11和一扩展芯片12（示于图2中）。所述存储芯片11和所述扩展芯片12之间具有相互连接的一芯片间引脚对111、121（示于图2中）；所述存储芯片11进一步用于根据所述外部输入信号生成一第一控制信号，并通过所述芯片间引脚对111、121传送所述第一控制信号至所述扩展芯片12（图示箭头代表信号传输方向），以禁用或使能所述扩展芯片12的输入功能；其中，在所述扩展芯片12的输入功能被禁用时，禁止所述外部输入信号在所述扩展芯片12内部的传输；在所述扩展芯片12的输入功能被使能时，允许所述外部输入信号在所述扩展芯片12内部的传输。需要说明的是，所述封装体100内部也可以包括多个存储芯片11，以实现对存储芯片容量的进一步扩展。
进一步的实施例中，所述存储芯片11和所述扩展芯片12之间具有用于接收所述外部输入信号的输入共享引脚对DI1、DI2（示于图2中）；所述输入共享引脚对DI1、DI2均连接到所述封装体100上的同一外部输入引脚DI上。从而，所述存储芯片11和所述扩展芯片12可以均通过所述外部输入引脚DI接收相同的所述外部输入信号。所述外部输入信号可以为指令信号、地址信号或数据等。当然，所述外部输入信号不仅限于从DI1、DI2输入的信号，也可以是从其它引脚输入的信号，也可以使从多个不同共享引脚输入的信号，可以根据控制需要，对多个信号进行逻辑运算后，由所述存储芯片11向所述扩展芯片12发送控制信号。
具体地，在本实施例中，所述封装体100上包括多个外部引脚；所述存储芯片11和所述扩展芯片12之间具有与所述外部引脚对应的多个共享引脚对；其中，每一对所述共享引脚对均连接到相应的同一外部引脚上。即，可以将所述存储芯片11和所述扩展芯片12中功能相同的引脚作为共享引脚对，连接到同一外部引脚上；所述存储芯片11和所述扩展芯片12均可接收到外部发送的信号，进而可以作出相应的响应。
进一步的实施例中，所述封装体100上的所有外部引脚均为外部共享引脚。所述外部引脚包括：片选引脚/CS、输出引脚DO、写保护引脚/WP、接地引脚GND、输入引脚DI、时钟引脚CLK、屏蔽外部指令引脚/HOLD（或重置引脚/RST）和电源引脚VCC。所述存储封装芯片10可以采用四通道IO，其中，在SPI模式下，IO0用作输入引脚DI、IO1用作输出引脚DO、IO2用作写保护引脚/WP、IO3用作屏蔽外部指令引脚/HOLD或重置引脚/RST。屏蔽外部指令引脚/HOLD适用于当多个芯片共享相同的SPI信号的情况；在屏蔽外部指令引脚/HOLD为低，片选引脚/CS为低时，输出引脚DO将处于高阻抗，并且输入引脚DI和时钟引脚CLK上的信号将被忽略；当屏蔽外部指令引脚/HOLD为高时，芯片操作可以恢复。在SPI模式下，当IO3作为重置引脚/RST时，在该引脚接收到复位信号时，将芯片的相应寄存器复位或初始化，进而可以重新执行相应程序。所述存储封装芯片10的引脚设置可以兼容现有的存储芯片的引脚封装工艺，降低了封装工艺难度，提高了封装后的存储封装芯片的适用范围。
如图2所示，所述存储芯片11和所述扩展芯片12之间具有用于接收相同的所述外部输入信号的输入共享引脚对DI1、DI2；所述输入共享引脚对DI1、DI2连接到同一外部输入引脚DI上。从而，所述存储芯片11和所述扩展芯片12可以均通过所述外部输入引脚DI接收相同的所述外部输入信号。所述外部输入信号可以为指令信号、地址信号或数据等。
所述存储芯片11和所述扩展芯片12之间具有相互连接的一芯片间引脚对111、121。所述存储芯片11进一步用于根据所述外部输入信号生成所述第一控制信号，并通过所述芯片间引脚对111、121传送所述第一控制信号至所述扩展芯片12（图示箭头代表信号传输方向，即本申请芯片间引脚对111、121上的信号传输为单向传输，仅由所述存储芯片11传向所述扩展芯片12），以禁用或使能所述扩展芯片12的输入功能。图示中两芯片之间的间距及并排排列方式仅用于方便示意说明，并不限定两芯片之间的实际间距以及两芯片在所述封装体100内部的具体排列方式，两芯片也可以采用垂直叠加的排列方式。
由于共用外部引脚，所述存储芯片11和所述扩展芯片12分别接收相同的外部输入信号（引脚/CS被置为低电平之后开始执行）。当所述存储芯片11在接收到多通道连续读取指令以及地址信号后，根据所述外部输入信号中的连续读取模式使能信号使能连续读取模式的情况下，下一次读取指令不需要输入读指令代码，直接输入读地址；这种情况下，所述扩展芯片12有可能误将所述存储芯片11的这次输入读地址认成针对所述扩展芯片12的读指令，造成所述扩展芯片12会对其进行误解码。本实施例通过所述存储芯片11在接收到多通道连续读取指令以及地址信号后，根据所述外部输入信号中的连续读取模式使能信号，通过所述芯片间引脚对传送禁用所述扩展芯片12的输入功能的第一控制信号，禁止所述外部输入信号在所述扩展芯片12内部的传输，使得所述扩展芯片12不会误读外部输入信号，进而避免所述扩展芯片12对读地址的外部输入信号进行误解码。
在本实施例中，所述存储芯片11为串行外设接口闪存（SPI Flash）芯片，所述扩展芯片12为应答保护单调计数器（RPMC）芯片；所述SPI Flash芯片与所述RPMC芯片，采用各自的内部通信引脚NIB作为所述芯片间引脚111、121。所述扩展芯片12也可以为其它可以与所述存储芯片11共享外部引脚、并具有互连的芯片间引脚对的芯片；例如，所述扩展芯片12也可以为现场可编程门阵列（Field-Programmable Gate Array，简称FPGA），所述FPGA中可以设置有RPMC及配置信息。
SPI Flash芯片支持快速读取双通道IO（Fast read dual IO）、快速读取四通道IO（Fast read dual IO）和字读取四通道IO（Fast read dual IO）的连续读取。例如，可通过在接收到多通道连续读取指令以及输入地址位（A31-0）之后，设置“连续读取模式（Continuous read mode）”位（M7-0），来使能连续读取模式，从而进一步减少指令开销；其中，多通道连续读取指令可以为快速读取双通道IO连续读取指令、快速读取四通道IO连续读取指令，或字读取四通道IO连续读取指令。如果“连续读取模式”位中的M5位与M4位分别为1和0（即M5-4=（1，0）），则使能连续读取模式，下一读取指令（在升高引脚/CS之后，然后降低引脚/CS之后）不需要输入读指令代码，并允许在引脚/CS被置为低电平之后立即输入读地址，如图3所示，从而为读取提供更快的速度。如果“连续读取模式”位中的M5-4≠（1，0），则下一条读取指令（在升高引脚/CS之后，然后降低引脚/CS之后）需要输入读指令代码，从而返回到正常操作。其中MSB（Most Significant Bit，最高有效位），通常位于二进制数的最左侧；若MSB=1，则表示数据为负值，若MSB=0，则表示数据为正。图中*=MSB，则高比特位（图示为比特位31、比特位7）最先出现。
由于共用外部引脚，所述SPI Flash芯片与所述RPMC芯片分别接收相同的外部输入信号（引脚/CS被置为低电平之后开始执行）。当所述SPI Flash芯片在连续读取模式使能的情况下，下一次读取指令不需要输入读指令代码，直接输入读地址；这种情况下，所述RPMC芯片有可能误将所述SPI Flash芯片的这次输入读地址认成针对所述RPMC芯片的读指令，造成所述RPMC芯片会对其进行误解码。本实施例通过所述SPI Flash芯片根据所述外部输入信号中的连续读取模式使能信号，生成禁用所述RPMC芯片的输入功能的第一控制信号，并通过内部通信引脚NIB传送至所述RPMC芯片；使得所述RPMC芯片的输入功能被禁用，禁止外部输入信号在所述RPMC芯片内部的传输，从而不会误读外部输入信号，进而避免所述RPMC芯片对读地址的外部输入信号进行误解码。
进一步的实施例中，所述扩展芯片12内部设置有一逻辑处理单元129。所述逻辑处理单元129用于对所述外部输入信号与所述第一控制信号进行逻辑运算，以禁止或允许所述外部输入信号的传输。当所述第一控制信号为禁用所述扩展芯片12的输入功能的信号时，所述逻辑处理单元129禁止所述扩展芯片12接收的外部输入信号（通过其输入共享引脚DI2接收）向下传输，即所述扩展芯片12的输入功能被禁用。当所述第一控制信号为使能所述扩展芯片12的输入功能的信号时，所述逻辑处理单元129允许所述扩展芯片12接收的外部输入信号向下传输，以进行后续的解码操作，即所述扩展芯片12的输入功能被使能。
进一步的实施例中，所述扩展芯片12还用于配置一第二控制信号，以选择接收所述第一控制信号，或选择使能所述扩展芯片12的输入功能。在对所述扩展芯片12单独进行测试或者所述扩展芯片12单独封装时，所述扩展芯片12的芯片间引脚121处在浮置状态。由于未与所述存储芯片11的芯片间引脚111互连，此时，所述扩展芯片12无需接收所述存储芯片11传送的所述第一控制信号。为了避免通过所述扩展芯片12的芯片间引脚121输入的信号（包括所述第一控制信号）影响芯片的正常读取，进而影响测试准确性或芯片本身性能；本实施例在所述扩展芯片12中配置一第二控制信号，用于选择接收所述第一控制信号，或选择直接使能所述扩展芯片12的输入功能。
例如，对于RPMC芯片而言，其内部存储有状态位NIBEN，可以通过设置所述状态位NIBEN的值，进而产生相应的第二控制信号。比如，当所述RPMC芯片处于单独进行测试或者单独封装状态时，通过将所述状态位NIBEN的值设置为0（可在出厂前设定，用户也可以根据需求，通过外部指令输入的方式对其值进行更改），直接使能所述RPMC芯片的输入功能，使所述RPMC芯片可以正常接收外部输入信号；同时可选择地禁止内部通信引脚NIB接收信号；当所述RPMC芯片测试结束并与所述SPI Flash芯片进行合封时，通过将所述状态位NIBEN的值设置为1（可在出厂前设定，用户也可以根据需求，通过外部指令输入的方式对其值进行更改），以正常接收内部通信引脚NIB传送的所述第一控制信号。状态位NIBEN以及相应的第二控制信号设置的好处在于，在内部通信引脚NIB处在浮置状态的情况下，可以确保所述RPMC芯片可以正常接收外部输入信号。
进一步的实施例中，所述逻辑处理单元129用于对所述外部输入信号、所述第一控制信号以及所述第二控制信号进行逻辑运算，以禁止或允许所述外部输入信号在所述扩展芯片12内部的传输。当所述第二控制信号为选择使能所述扩展芯片12的输入功能的信号时，输出使能所述扩展芯片12的输入功能的信号、并禁止所述第一控制信号的传输。当所述第二控制信号为选择接收所述第一控制信号的信号时，所述外部输入信号的传输受控于所述第一控制信号；即，在所述第一控制信号为禁用所述扩展芯片的输入功能的信号时，禁止所述外部输入信号在所述扩展芯片12内部的传输，在所述第一控制信号为使能所述扩展芯片的输入功能的信号时，允许所述外部输入信号在所述扩展芯片12内部的传输。
需要说明的是，所述逻辑处理单元129可以由包括逻辑器件的电路组成。具体地，逻辑器件包括但不限于：模拟逻辑器件和数字逻辑器件。其中，模拟逻辑器件用于处理模拟电信号的器件，其包括但不限于：比较器、施密特、反相器、与门、或门等一个或者多个逻辑器件的组合；数字逻辑器件用于处理由脉冲信号表示数字信号的器件，其包括但不限于：触发器、门电路、锁存器、选择器等一个或者多个逻辑器件的组合。
进一步的实施例中，所述存储芯片11内部可以设置有至少一第一预处理单元112；所述第一预处理单元112用于接收所述外部输入信号并进行预处理后输出；其中，所述预处理包括降噪、过滤、整型、纠错（例如ECC检验与纠错）、信号加强、数据缓存的至少其中之一。所述扩展芯片12内部可以设置有至少一第二预处理单元122和一第三预处理单元123；所述第二预处理单元122用于接收所述外部输入信号，并进行预处理后输出；第三预处理单元123用于接收所述第一控制信号，并进行预处理后输出；其中，所述预处理包括降噪、过滤、整型、纠错（例如ECC检验与纠错）、信号加强、数据缓存的至少其中之一。优选地，封装体100内部的芯片的每一个引脚对应设置有一预处理单元；信号（包括从封装体100外部输入的信号，和封装体100内部芯片间传输的信号）从任何一个引脚（包括共享引脚和芯片间引脚）进入芯片内部后，都会先进入对应的预处理单元进行预处理。由于信号从引脚进入芯片内部后，可能存在抖动、叠加有噪声、信号强度变弱等问题，通过预处理后，可有效改善信号，提高后续对该信号进行操作的成功率。优选地，预处理单元可以包括多个处理模块，分别实现降噪、过滤、数据缓存等功能；各预处理单元可以实现相同功能，也可以根据实际接收信号配置相应的预处理单元实现不同的功能。
进一步的实施例中，所述存储芯片11内部设置有一第一解码器（CommandDecoder）114；所述第一解码器114用于接收所述外部输入信号并进行解析，生成所述第一控制信号。其中，所述第一解码器114可以根据所述外部输入信号中的连续读取模式使能信号，生成禁用所述扩展芯片的输入功能的所述第一控制信号。具体地，所述第一解码器114可以在接收到多通道连续读取指令以及地址信号后，根据连续读取模式位的相应设置，解析出连续读取模式使能信号，进而生成禁用所述扩展芯片的输入功能的所述第一控制信号；其它情况下，所述第一解码器114根据所述外部输入信号生成使能所述扩展芯片的输入功能的所述第一控制信号。所述扩展芯片12内部设置有一第二解码器124，所述第二解码器124用于在所述第一控制信号为使能所述扩展芯片12的输入功能时，接收所述外部输入信号并进行解析。解码器可采用现有可以实现解码功能的技术实现，此处不再赘述。
进一步的实施例中，所述禁止所述外部输入信号在所述扩展芯片12内部的传输为，使得传入所述第二解码器124的信号（即，所述第一控制信号或逻辑运算后的第一控制信号）全部为0或全部为1，或将所述外部输入信号与所述第二解码器124之间的传输路径断开，从而使得正常的外部输入信号无法传入所述第二解码器124。
本实施例通过在封装体内部的芯片间设置互连的芯片间引脚对，所述存储芯片11可以通过芯片间引脚对向所述扩展芯片12传送禁用或使能所述扩展芯片的输入功能的第一控制信号；在禁用所述扩展芯片12的输入功能时，使所述扩展芯片12不管在什么状态，外部输入信号在所述扩展芯片12内部的传输都被禁止，使两芯片处于非同步状态，可防止所述扩展芯片12对信号的误读，增强了所述扩展芯片12的稳定性。通过在所述扩展芯片12中进一步配置第二控制信号，以选择接收所述第一控制信号或选择使能所述扩展芯片的输入功能，可以便于对所述扩展芯片12进行测试或者所述扩展芯片12单独封装的应用。同时，本申请通过第一、第二控制信号对所述扩展芯片12进行控制的方式，可以禁用扩展芯片12的输入功能，而不需要让所述扩展芯片12进入待机状态，从而在需要对所述扩展芯片12进行指令输入时，只需要改变相应的控制信号，所述扩展芯片12就能快速地作出反应，使外部输入信号可以在扩展芯片内部正常传输。且，本实施例所述存储封装芯片10的引脚设置可以兼容现有的存储芯片的引脚封装工艺，降低了封装工艺难度，提高了封装后的存储封装芯片的适用范围。
请参阅图4A，根据本申请第二实施例提供的存储封装芯片内部的电路示意图。
如图4A所示，在本实施例中，所述存储封装芯片40的封装体内部包括一颗SPIFlash芯片41和一颗RPMC芯片42。图示中两芯片之间的间距及并排排列方式仅用于方便示意说明，并不限定两芯片之间的实际间距以及两芯片在封装体内部的具体排列方式，两芯片也可以采用垂直叠加的排列方式。
具体地，所述SPI Flash芯片41包括：与外部输入引脚DI相连的一输入共享引脚DI1，与外部屏蔽外部指令引脚/HOLD相连的一屏蔽外部指令共享引脚HOLDb，与外部写保护引脚/WP相连的一写保护共享引脚WPb，一芯片间引脚NIB；所述SPI Flash芯片41还包括具有多个第一预处理单元的第一预处理单元组412，以及一第一解码器414。需要说明的是，所述SPI Flash芯片41还包括：分别与外部的片选引脚/CS、输出引脚DO、接地引脚GND、时钟引脚CLK和电源引脚VCC相连的相应的共享引脚，也可以根据功能需要增设其它引脚，为了清楚示意本申请的发明点，图示仅绘出部分引脚。
所述SPI Flash芯片41通过所述外部输入引脚DI接收外部输入信号；所述外部输入信号通过所述第一预处理单元组412的对应第一预处理单元预处理后输出（各预处理单元可以实现相同功能，也可以根据实际接收信号配置相应的预处理单元实现不同的功能）；所述第一解码器414对预处理后的所述外部输入信号进行解析。当SPI Flash芯片41在接收到多通道连续读取指令以及地址信号后，根据连续读取模式位的相应设置，所述第一解码器414解析出连续读取模式使能信号，进而生成禁用所述RPMC芯片42的输入功能的第一控制信号。所述SPI Flash芯片41通过所述芯片间引脚NIB将所述第一控制信号传送至所述RPMC芯片42。
具体地，所述RPMC芯片42包括：与外部输入引脚DI相连的一输入共享引脚DI2，一芯片间引脚NIB，一第二预处理单元422和一第三预处理单元423（第二、第三预处理单元422、423可以实现相同功能，也可以根据实际接收信号实现不同的功能），一逻辑处理单元429a以及一第二解码器424。需要说明的是，所述RPMC芯片42还包括：分别与外部的片选引脚/CS、输出引脚DO、写保护引脚/WP、接地引脚GND、时钟引脚CLK、屏蔽外部指令引脚/HOLD和电源引脚VCC相连的相应的共享引脚，也可以根据功能需要增设其它引脚，为了清楚示意本申请的发明点，图示仅绘出部分引脚。
所述RPMC芯片42通过所述外部输入引脚DI接收外部输入信号（与所述SPI Flash芯片41接收到的外部输入信号相同）；所述外部输入信号通过所述第二预处理单元422预处理后输出（所述预处理可以包括降噪、过滤、整型、纠错、信号加强以及数据缓存）。所述RPMC芯片42进一步通过所述芯片间引脚NIB接收所述第一控制信号；所述第一控制信号通过所述第三预处理单元423预处理后输出（所述预处理可以包括降噪、过滤、整型、纠错、信号加强）。所述逻辑处理单元429a分别接收所述外部输入信号与所述第一控制信号，进行逻辑运算，以禁止或允许所述外部输入信号在所述RPMC芯片42内部的传输：在所述第一控制信号为禁用所述RPMC芯片42的输入功能时，禁止预处理后的外部输入信号输入至所述第二解码器424，从而避免所述第二解码器424对外部输入信号进行误解码；在所述第一控制信号为使能所述RPMC芯片42的输入功能时，使预处理后的外部输入信号输入至所述第二解码器424。所述第二解码器424对接收到的外部输入信号进行解析。
具体地，所述逻辑处理单元429a包括一反相器4291和一第一控制单元4292。所述反相器4291用于接收所述第一控制信号并进行反相处理。所述第一控制单元4292分别接收所述外部输入信号和反相后的所述第一控制信号；当所述第一控制信号为禁用所述RPMC芯片42的输入功能的信号时，所述第一控制单元4292禁止所述外部输入信号输出至所述第二解码器424；当所述第一控制信号为使能所述RPMC芯片42的输入功能的信号时，所述第一控制单元4292输出所述外部输入信号至所述第二解码器424。
需要说明的是，所述第一控制单元4292可以由包括逻辑器件的电路组成。具体地，逻辑器件包括但不限于：模拟逻辑器件和数字逻辑器件。其中，模拟逻辑器件用于处理模拟电信号的器件，其包括但不限于：比较器、施密特、反相器、与门、或门等一个或者多个逻辑器件的组合；数字逻辑器件用于处理由脉冲信号表示数字信号的器件，其包括但不限于：触发器、门电路、锁存器、选择器等一个或者多个逻辑器件的组合。
请参阅图4B，根据本申请第三实施例提供的存储封装芯片内部的电路示意图。
如图4B所示，与图4A所示实施例的不同之处在于，在本实施例中，所述RPMC芯片42还用于配置一第二控制信号，以选择接收所述第一控制信号，或选择使能所述RPMC芯片42的输入功能。具体地，在所述RPMC芯片42内部存储有状态位NIBEN，可以通过设置所述状态位NIBEN的值，进而产生相应的第二控制信号。比如，可以采用1比特进行状态位NIBEN设置。当所述RPMC芯片42处于单独进行测试或者单独封装状态时，通过将所述状态位NIBEN的值设置为0（可在出厂前设定，用户也可以根据需求，通过外部指令输入的方式对其值进行更改），直接使能所述RPMC芯片42的输入功能，使所述RPMC芯片42可以正常接收外部输入信号；当所述RPMC芯片42测试结束并与所述SPI Flash芯片41进行合封时，通过将所述状态位NIBEN的值设置为1（可在出厂前设定，用户也可以根据需求，通过外部指令输入的方式对其值进行更改），以正常接收内部通信引脚NIB传送的所述第一控制信号。
具体地，所述逻辑处理单元429b包括一反相器4291、一第一控制单元4292和一第二控制单元4293。所述反相器4291用于接收所述第一控制信号并进行反相处理。所述第二控制单元4293，用于分别接收所述第二控制信号和反相后的所述第一控制信号，进行逻辑运算并输出一逻辑控制信号；其中，所述逻辑控制信号为使能所述RPMC芯片42的输入功能的信号或为逻辑运算后的所述第一控制信号。在本实施例中，逻辑运算后的所述第一控制信号为反相后的所述第一控制信号。当所述第二控制信号为使能所述RPMC芯片42的输入功能的信号时，所述第二控制单元4293输出使能所述RPMC芯片42的输入功能的逻辑控制信号、并禁止反相后的所述第一控制信号的传输；当所述第二控制信号为允许所述第一控制信号的传输的信号时，所述第二控制单元4293允许反相后的所述第一控制信号的传输。所述第一控制单元4292分别接收所述外部输入信号和所述逻辑控制信号；当所述逻辑控制信号为使能所述RPMC芯片42的输入功能的信号时，允许所述外部输入信号在所述RPMC芯片42内部的传输，当所述逻辑控制信号为逻辑运算后的所述第一控制信号时，根据所述第一控制信号禁止或允许所述外部输入信号在所述RPMC芯片42内部的传输。即，所述第一控制信号的传输受控于所述第二控制信号；当所述第二控制信号为允许所述第一控制信号的传输的信号时，所述外部输入信号的传输受控于所述第一控制信号。
可选的，根据控制逻辑的不同，所述逻辑处理单元429b可以不包括所述反相器4291。此时，所述逻辑处理单元429b包括一第一控制单元4292和一第二控制单元4293。所述第二控制单元4293，用于分别接收所述第二控制信号和所述第一控制信号，进行逻辑运算并输出一逻辑控制信号；其中，所述逻辑控制信号为使能所述RPMC芯片42的输入功能的信号或为逻辑运算后的所述第一控制信号。当所述第二控制信号为使能所述RPMC芯片42的输入功能的信号时，第二控制单元4293输出使能所述RPMC芯片42的输入功能的逻辑控制信号、并禁止所述第一控制信号在所述RPMC芯片42内部的传输；当所述第二控制信号为允许所述第一控制信号的传输的信号时，第二控制单元4293允许所述第一控制信号的传输。所述第一控制单元4292分别接收所述外部输入信号和所述逻辑控制信号；当所述逻辑控制信号为使能所述RPMC芯片42的输入功能的信号时，允许所述外部输入信号在所述RPMC芯片42内部的传输，当所述逻辑控制信号为逻辑运算后的所述第一控制信号时，根据所述第一控制信号禁止或允许所述外部输入信号在所述RPMC芯片42内部的传输。即，所述第一控制信号的传输受控于所述第二控制信号；当所述第二控制信号为允许所述第一控制信号的传输的信号时，所述外部输入信号的传输受控于所述第一控制信号。此时，可选的，第二控制单元4293可以在所述第二控制信号为使能所述RPMC芯片42的输入功能的信号时，将使能所述RPMC芯片42的输入功能的信号作为所述逻辑控制信号进行输出；在所述第二控制信号为允许所述第一控制信号的传输的信号时，将逻辑运算后的所述第一控制信号作为所述逻辑控制信号进行输出。所述第一控制单元4292接收到的所述逻辑控制信号和所述外部输入信号进行逻辑判断，当所述逻辑控制信号为使能所述RPMC芯片42的输入功能的信号时，第一控制单元4292允许所述外部输入信号在所述RPMC芯片42内部的传输；当所述逻辑控制信号为所述第一控制信号时，第一控制单元4292根据第一控制信号的指令判断是否允许所述外部输入信号在所述RPMC芯片42内部的传输。根据所述第一控制信号设计不同，逻辑运算后的所述第一控制信号可以为反相后的所述第一控制信号，或直接为所述第一控制信号。同时，也不排除将所述反相器4291集成在所述第二控制单元4293中。
需要说明的是，所述第一控制单元4292以及所述第二控制单元4293可以由包括逻辑器件的电路组成。具体地，逻辑器件包括但不限于：模拟逻辑器件和数字逻辑器件。其中，模拟逻辑器件用于处理模拟电信号的器件，其包括但不限于：比较器、施密特、反相器、与门、或门等一个或者多个逻辑器件的组合；数字逻辑器件用于处理由脉冲信号表示数字信号的器件，其包括但不限于：触发器、门电路、锁存器、选择器等一个或者多个逻辑器件的组合。
基于同一发明构思，本申请还提供了一种存储封装芯片的信号处理方法。
请参阅图5，根据本申请第四实施例提供的存储封装芯片的信号处理方法的流程图。所述存储封装芯片的封装体内部包括至少一存储芯片和一扩展芯片，所述存储芯片和所述扩展芯片之间具有相互连接的一芯片间引脚对；所述方法包括如下步骤：步骤S1、存储芯片和扩展芯片，分别接收相同的外部输入信号；步骤S2、所述存储芯片对所述外部输入信号进行解析，生成一第一控制信号；步骤S3、所述存储芯片通过芯片间引脚对传送所述第一控制信号至所述扩展芯片；以及步骤S4、所述扩展芯片接收所述第一控制信号，并根据所述第一控制信号禁用或使能所述扩展芯片的输入功能。
进一步的实施例中，所述存储芯片和所述扩展芯片之间具有用于接收相同的所述外部输入信号的输入共享引脚对，所述输入共享引脚对连接到同一外部输入引脚上；步骤S1进一步包括：所述存储芯片和所述扩展芯片，通过所述外部输入引脚分别接收相同的外部输入信号。
进一步的实施例中，步骤S1可以进一步包括：所述存储芯片和所述扩展芯片，分别对接收到的所述外部输入信号进行预处理；其中，所述预处理包括降噪、过滤、整型、纠错、信号加强的至少其中之一。步骤S4中所述的所述扩展芯片接收所述第一控制信号的步骤可以进一步包括：所述扩展芯片对接收到的所述第一控制信号进行预处理；其中，所述预处理包括降噪、过滤、整型、纠错、信号加强的至少其中之一。由于信号从引脚进入芯片内部后，可能存在抖动、叠加有噪声、信号强度变弱等问题，通过预处理后，可有效改善信号，提高后续对该信号进行操作的成功率。可以根据实际接收信号进行相同的预处理，也可以进行不同的预处理。
进一步的实施例中，步骤S2进一步包括：所述存储芯片根据所述外部输入信号中的连续读取模式使能信号，生成禁用所述扩展芯片的输入功能的所述第一控制信号。具体地，所述存储芯片在接收到多通道连续读取指令以及地址信号后，根据所述外部输入信号中的连续读取模式使能信号，生成禁用所述扩展芯片的输入功能的所述第一控制信号。由于共用外部引脚，所述存储芯片和所述扩展芯片分别接收相同的外部输入信号（比如，引脚/CS被置为低电平之后开始执行）。当所述存储芯片在接收到多通道连续读取指令以及地址信号后，根据连续读取模式位的相应设置，使能连续读取模式的情况下，下一次读取指令不需要输入读指令代码，直接输入读地址；这种情况下，所述扩展芯片有可能误将所述存储芯片的这次输入读地址认成针对所述扩展芯片的读指令，造成所述扩展芯片会对其进行误解码。本实施例通过所述存储芯片在解析出连续读取模式使能信号时，通过所述芯片间引脚对传送禁用所述扩展芯片的输入功能的第一控制信号，使得所述扩展芯片不会误读外部输入信号，进而避免所述扩展芯片对读地址的外部输入信号进行误解码。其中，所述芯片间引脚对上的信号传输为单向传输，仅由所述存储芯片传向所述扩展芯片。
具体地，在步骤S4中，在所述扩展芯片的输入功能被禁用时，禁止所述外部输入信号在所述扩展芯片内部的传输；在所述扩展芯片的输入功能被使能时，允许所述外部输入信号在所述扩展芯片内部的传输。
进一步的实施例中，步骤S4进一步包括：接收所述第一控制信号并进行反相处理；以及分别接收所述外部输入信号和反相后的所述第一控制信号，并在所述第一控制信号为禁用所述扩展芯片的输入功能的信号时，禁止所述外部输入信号在所述扩展芯片内部的传输，在所述第一控制信号为使能所述扩展芯片的输入功能的信号时，允许所述外部输入信号在所述扩展芯片内部的传输。具体地，当所述第一控制信号为禁用所述扩展芯片的输入功能时，禁止所述扩展芯片接收的外部输入信号向下传输，即所述扩展芯片的输入功能被禁用。当所述第一控制信号为使能所述扩展芯片的输入功能时，允许所述扩展芯片接收的外部输入信号向下传输，以进行后续的解码操作，即所述扩展芯片的输入功能被使能。
进一步的实施例中，所述方法进一步包括：所述扩展芯片配置一第二控制信号，以选择接收所述第一控制信号或选择使能所述扩展芯片的输入功能。在对所述扩展芯片单独进行测试或者所述扩展芯片单独封装时，所述扩展芯片的芯片间引脚处在浮置状态。为了避免通过所述扩展芯片的芯片间引脚输入的信号（包括所述第一控制信号）影响芯片的正常读取，进而影响测试准确性或芯片本身性能，本实施例在所述扩展芯片中配置一第二控制信号，用于选择接收所述第一控制信号，或选择直接使能所述扩展芯片的输入功能。
进一步的实施例中，所述的所述扩展芯片配置一第二控制信号，以选择接收所述第一控制信号或选择使能所述扩展芯片的输入功能的步骤进一步包括：分别接收所述第二控制信号和所述第一控制信号，进行逻辑运算并输出一逻辑控制信号，其中，所述逻辑控制信号为使能所述扩展芯片的输入功能的信号或为逻辑运算后的所述第一控制信号；分别接收所述外部输入信号和所述逻辑控制信号，并在所述逻辑控制信号为使能所述扩展芯片的输入功能的信号时，允许所述外部输入信号在所述扩展芯片内部的传输，在所述逻辑控制信号为逻辑运算后的所述第一控制信号时，根据所述第一控制信号禁止或允许所述外部输入信号在所述扩展芯片内部的传输。其中，当所述第二控制信号为使能所述扩展芯片的输入功能的信号时，输出使能所述扩展芯片的输入功能的逻辑控制信号、并禁止所述第一控制信号的传输。当所述第二控制信号为允许所述第一控制信号的传输的信号时，所述外部输入信号的传输受控于所述第一控制信号；即，在所述第一控制信号为禁用所述扩展芯片的输入功能的信号时，禁止所述外部输入信号在所述扩展芯片内部的传输，在所述第一控制信号为使能所述扩展芯片的输入功能的信号时，允许所述外部输入信号在所述扩展芯片内部的传输。
进一步的实施例中，所述存储芯片为串行外设接口闪存芯片，所述扩展芯片为应答保护单调计数器芯片；所述串行外设接口闪存芯片与所述应答保护单调计数器芯片，采用各自的内部通信引脚作为所述芯片间引脚。所述串行外设接口闪存芯片与所述应答保护单调计数器芯片的设置方式和工作原理可参考图4A或图4B所示，此处不再赘述。
本实施例通过在封装体内部的芯片间设置互连的芯片间引脚对，所述存储芯片可以通过芯片间引脚向所述扩展芯片传送禁用或使能所述扩展芯片的输入功能第一控制信号，可防止所述扩展芯片对信号的误读，增强了所述扩展芯片的稳定性。通过在所述扩展芯片中进一步配置第二控制信号，以选择接收所述第一控制信号或选择使能所述扩展芯片的输入功能，可以便于对所述扩展芯片进行测试或者所述扩展芯片单独封装的应用。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

Claims (18)

1.一种存储封装芯片，包括封装体；其特征在于，所述封装体内部包括：能够接收相同的外部输入信号的至少一存储芯片和一扩展芯片；
所述存储芯片和所述扩展芯片之间具有相互连接的一芯片间引脚对；
所述存储芯片进一步用于根据所述外部输入信号生成一第一控制信号，并通过所述芯片间引脚对传送所述第一控制信号至所述扩展芯片，以禁用或使能所述扩展芯片的输入功能，使得所述扩展芯片和所述存储芯片处于非同步状态；其中，在所述扩展芯片的输入功能被禁用时，禁止所述外部输入信号在所述扩展芯片内部的传输；在所述扩展芯片的输入功能被使能时，允许所述外部输入信号在所述扩展芯片内部的传输。
2.如权利要求1所述的存储封装芯片，其特征在于，所述存储芯片根据所述外部输入信号中的连续读取模式使能信号，生成禁用所述扩展芯片的输入功能的所述第一控制信号。
3.如权利要求1所述的存储封装芯片，其特征在于，所述扩展芯片内部设置有一逻辑处理单元；所述逻辑处理单元用于对所述外部输入信号与所述第一控制信号进行逻辑运算，以禁止或允许所述外部输入信号在所述扩展芯片内部的传输。
4.如权利要求3所述的存储封装芯片，其特征在于，所述逻辑处理单元包括：
一反相器，用于接收所述第一控制信号并进行反相处理；
一第一控制单元，用于分别接收所述外部输入信号和反相后的所述第一控制信号，并在所述第一控制信号为禁用所述扩展芯片的输入功能的信号时，禁止所述外部输入信号在所述扩展芯片内部的传输，在所述第一控制信号为使能所述扩展芯片的输入功能的信号时，允许所述外部输入信号在所述扩展芯片内部的传输。
5.如权利要求1所述的存储封装芯片，其特征在于，
所述存储芯片内部设置有至少一第一预处理单元，所述第一预处理单元用于接收所述外部输入信号并进行预处理后输出；
和/或所述扩展芯片内部设置有至少一第二预处理单元和一第三预处理单元，所述第二预处理单元用于接收所述外部输入信号并进行预处理后输出，所述第三预处理单元用于接收所述第一控制信号并进行预处理后输出；
其中，所述预处理包括降噪、过滤、整型、纠错、信号加强、缓存数据的至少其中之一。
6.如权利要求1所述的存储封装芯片，其特征在于，所述存储芯片内部设置有一第一解码器，所述第一解码器用于接收所述外部输入信号并进行解析，生成所述第一控制信号；
所述扩展芯片内部设置有一第二解码器，所述第二解码器用于在所述第一控制信号为使能所述扩展芯片的输入功能时，接收所述外部输入信号并进行解析。
7.如权利要求6所述的存储封装芯片，其特征在于，所述禁止所述外部输入信号在所述扩展芯片内部的传输为，使得传入所述第二解码器的信号全部为0或全部为1，或将所述外部输入信号与所述第二解码器之间的传输路径断开。
8.如权利要求1所述的存储封装芯片，其特征在于，所述存储芯片为串行外设接口闪存芯片，所述扩展芯片为应答保护单调计数器芯片；所述串行外设接口闪存芯片与所述应答保护单调计数器芯片，采用各自的内部通信引脚作为所述芯片间引脚。
9.如权利要求1所述的存储封装芯片，其特征在于，所述扩展芯片进一步用于配置一第二控制信号，以选择接收所述第一控制信号或选择使能所述扩展芯片的输入功能。
10.如权利要求9所述的存储封装芯片，其特征在于，所述扩展芯片内部设置有一逻辑处理单元；所述逻辑处理单元用于对所述外部输入信号、所述第一控制信号以及所述第二控制信号进行逻辑运算，以禁止或允许所述外部输入信号在所述扩展芯片内部的传输。
11.如权利要求10所述的存储封装芯片，其特征在于，所述逻辑处理单元包括：
一第二控制单元，用于分别接收所述第二控制信号和所述第一控制信号，进行逻辑运算并输出一逻辑控制信号，其中，所述逻辑控制信号为使能所述扩展芯片的输入功能的信号或为逻辑运算后的所述第一控制信号；
一第一控制单元，用于分别接收所述外部输入信号和所述逻辑控制信号，并在所述逻辑控制信号为使能所述扩展芯片的输入功能的信号时，允许所述外部输入信号在所述扩展芯片内部的传输，在所述逻辑控制信号为逻辑运算后的所述第一控制信号时，根据所述第一控制信号禁止或允许所述外部输入信号在所述扩展芯片内部的传输。
12.一种存储封装芯片的信号处理方法，其特征在于，所述存储封装芯片的封装体内部包括至少一存储芯片和一扩展芯片，所述存储芯片和所述扩展芯片之间具有相互连接的一芯片间引脚对；所述方法包括以下步骤：
所述存储芯片和所述扩展芯片，分别接收相同的外部输入信号；
所述存储芯片对所述外部输入信号进行解析，生成一第一控制信号；
所述存储芯片通过所述芯片间引脚对传送所述第一控制信号至所述扩展芯片；以及
所述扩展芯片接收所述第一控制信号，并根据所述第一控制信号禁用或使能所述扩展芯片的输入功能，使得所述扩展芯片和所述存储芯片处于非同步状态；其中，在所述扩展芯片的输入功能被禁用时，禁止所述外部输入信号在所述扩展芯片内部的传输；在所述扩展芯片的输入功能被使能时，允许所述外部输入信号在所述扩展芯片内部的传输。
13.如权利要求12所述的方法，其特征在于，所述的所述存储芯片对所述外部输入信号进行解析，生成一第一控制信号的步骤进一步包括：所述存储芯片根据所述外部输入信号中的连续读取模式使能信号，生成禁用所述扩展芯片的输入功能的所述第一控制信号。
14.如权利要求12所述的方法，其特征在于，所述的所述扩展芯片接收所述第一控制信号，并根据所述第一控制信号禁用或使能所述扩展芯片的输入功能的步骤进一步包括：
接收所述第一控制信号并进行反相处理；
分别接收所述外部输入信号和反相后的所述第一控制信号，并在所述第一控制信号为禁用所述扩展芯片的输入功能的信号时，禁止所述外部输入信号在所述扩展芯片内部的传输，在所述第一控制信号为使能所述扩展芯片的输入功能的信号时，允许所述外部输入信号在所述扩展芯片内部的传输。
15.如权利要求12所述的方法，其特征在于，所述的所述存储芯片和所述扩展芯片，分别接收相同的外部输入信号的步骤进一步包括：所述存储芯片和所述扩展芯片，分别对接收到的所述外部输入信号进行预处理；
和/或所述的所述扩展芯片接收所述第一控制信号的步骤进一步包括：所述扩展芯片对接收到的所述第一控制信号进行预处理；
其中，所述预处理包括降噪、过滤、整型、纠错、信号加强、缓存数据的至少其中之一。
16.如权利要求12所述的方法，其特征在于，所述存储芯片为串行外设接口闪存芯片，所述扩展芯片为应答保护单调计数器芯片；所述串行外设接口闪存芯片与所述应答保护单调计数器芯片，采用各自的内部通信引脚作为所述芯片间引脚。
17.如权利要求12所述的方法，其特征在于，所述方法进一步包括：所述扩展芯片配置一第二控制信号，以选择接收所述第一控制信号或选择使能所述扩展芯片的输入功能。
18.如权利要求17所述的方法，其特征在于，所述的所述扩展芯片配置一第二控制信号，以选择接收所述第一控制信号或选择使能所述扩展芯片的输入功能的步骤进一步包括：
分别接收所述第二控制信号和所述第一控制信号，进行逻辑运算并输出一逻辑控制信号，其中，所述逻辑控制信号为使能所述扩展芯片的输入功能的信号或为逻辑运算后的所述第一控制信号；
分别接收所述外部输入信号和所述逻辑控制信号，并在所述逻辑控制信号为使能所述扩展芯片的输入功能的信号时，允许所述外部输入信号在所述扩展芯片内部的传输，在所述逻辑控制信号为逻辑运算后的所述第一控制信号时，根据所述第一控制信号禁止或允许所述外部输入信号在所述扩展芯片内部的传输。
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