TWI236679B - On-die termination circuit and method for reducing on-chip dc current, and memory system including memory device having the same - Google Patents

On-die termination circuit and method for reducing on-chip dc current, and memory system including memory device having the same Download PDF

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1236679 玖、發明說明： 【發明所屬之技術領域】 本發明有關於記憶體裝置，且尤其有關於晶片終端（以下 稱為ODT)電路及用的記憶體裝置的方法。 【先前技術】 同步記憶體裝置的操作速度的增加導致傳輸線終端的需 求，該線接到記憶體系統中同步記憶體裝置的資料输入/操 作接腳，雙資料率同步DRAM(DDR SDRAM)的介面是根據 短系列終端收發器邏輯（SSTL)，其使用記憶體裝置（如圖1 記憶體裝置100)外的終端電阻R-term，除了終端電阻R-term 以外，需要電壓調節器以產生終端電壓Vtt，以增加漸增速 度記憶體系統的成本。 已建議用圖2的軌至軌ODT系統藉由不需要電壓調節器 以解決此問題，ODT系統包括一記憶體裝置200其包括終端 電阻R-terml及R-term2，及使用開關電晶體S1，S2以連接終 端電阻R-terml，R-term2的連接。詳言之，當啟動終端致能 信號TE至邏輯高時，開關電晶體S1，S2即導通以致能ODT系 統。惟ODT系統的缺點是在ODT系統致能期間，電流路徑 形成在供給電壓VDD與接地電壓VSS之間，因而增加晶片 内建式直流電流的消耗。 以上述約16個接腳以上的DRAM為例，若ODT電路安裝 在各接腳，則當所有的ODT電路同時致能時，電流會極大。 在此例，電流量幾乎等於操作DRAM的電流量。因此DRAM 的總功率消耗大致會增加。 O:\89\89195.DOC -6- 1236679 【發明内容】 根據35 U.S.C.& 119本案主張在韓國智慧產權局申請以下 J的k先權·申睛號2002-72478，申請日2002/11/20。 本發明提供一種晶片終端（0DT)電路及方法，其能使晶片 内建式直流（DC)電流之消耗減至極小，以及一記憶體系統 其採用具有此一〇DT電路之同步記憶體裝置。 根據本發明的—特點，提供-種〇DT電路用於同步記憶 體裝置中，ODT電路包括：一終端電塵蜂用以接收一線端 電壓；-資料輸入/輸出（1/0)埠；一第一終端電阻，直一端 接到資料1/〇埠’·及—第一終端電阻，其—端接到資料1/0 埠，及-開關選擇性連接第一終端電阻之另―端與終端電 壓埠以回應一終端致能信號。 ODT電路更包括一終端致能信號產生電路用以產生玖端 致能信號以回應-信號，其指示輸入資料之有效時期或指 不本周期不是同步記憶體裝置之寫入操作期間之讀取周 期’及用以產生終端致能信號以回應從—模式暫存 (MRS)之信號輸出。 °口、、、 當來自MRS的信號輪出*〇蛇承入及該信號，其指示輸 料之有效時期或指示本周期不是讀取周期，是致能時，故 端致能信號即致能。而且當從聰之信號輸出致能時，= 論該信號指示輸人資料之有效時期或指示本㈣ 周期，終端致能信號即致能。 /疋喝取 ODT%路更包括一第二終端電阻，其一端接到資料 而其另一端接到終端電壓埠。 平
O:\89\89195.DOC 1236679 根據本發明的另一牯 特J，k供一種用於同步記憶體裝置 彳，包括安裝一終端電壓埠在一同步記憶體 中，終端電壓埠接收一終 — 、 、而％壓，女I一弟一終端電阻在 同步記憶體裝置中，箆 r 弟一終端電阻具有一端接到同步$ ^ 體裝置中之資粗Tm抬. 己憶 、" 阜，及選擇性連接第一終端電阻之另一 端與終端電壓埠。 在同步記憶體裝晋宜Α 4σ ^ u ”’、 知作期間於輸入資料有效時划勒 行選擇性連接第—終 * m守期執 阻之另一鳊，而且在同步記情舻 裝置讀取操作以外 思體 卜周期中執行選擇性連接第-終端電阻之 步記憶體裝置中包括之mrs設
記憶體裝置以外時，潠 在门V k擇性連接第一終端電阻一 〇DT方法更包括忠壯 # 力、 ^卜 括女衣一弟二終端電阻在同步記情體穿f 中，第二終端電阻呈古一山 / 體衣置 ^ ^ /、有鸲接到資料1/()槔及另一端接到& 端電壓埠。 7〗而接到終 根據本發明的又一特 二 特點耠供一種記憶體系統，舍括： 一圮憶體控制器；一電厣 π 同步記憶體裂置且盼： 生一終端電壓；及- 括-⑽τ電路，：中〇: 制器及電壓調節器，且包 — ，、中〇丁電路包括：一終端電壓埠，盆… 電壓調節器接收終端電壓； ▲八攸 器接收輸入資料，或 阜、、從記憶體控制 一夂號〜 一戈輪出輪出資料至記憶體控制器；-第 終k電阻，其一端接到資料ι/〇璋；及 連接第一終端電阻之另Λ 4關，其選擇性 能信號。 終端㈣埠心應-終端致 根據本發明的又-特點，提供-種記憶趙系統，包括：
O:\89\89195.DOC 1236679 一記憶體控制器，14 ~ ，、生一〜鈿電壓；及一同步記憶體裝 置，其接到記憶體控制器且包括一〇DT電路，其中〇〇 丁電 + 、、、、知弘壓埠，其從記憶體控制器接收終端電壓； 次；阜其從5己恍體控制器接收輸入資料或輸出輸出 資料至記憶體控制器；_第一終端電阻，其一端接到資料 /〇埠，及開關，其選擇性連接第一終端電阻之另一端與 終端電料以回應-終端致能信號。 根據本發明的又一特點，提供一種記憶體系統，包括·· 一記憶體控制器；及複數個同步記憶體裝i，其、經由一通 道而接到記憶體控制器且包括一 〇DT電路，其中〇DT電路 僅在複數個記憶體裝置之至少一者中致能，該記憶體裝置 離開圯憶體控制器最遠且在其它記憶體裝置中無效。 0DT黾路包括·一終端電壓埠，其接收終端電壓；一資 料1/0埠；一第一終端電阻，其一端接到資料I/O埠；；及一 開關’其連接終端電壓埠與第一終端電阻之另一端以回應 一啟動之終端致能信號，其中當設定安裝在記憶體裝置中 之MRS且0DT電路致能時，即啟動終端致能信號。 【實施方式】 圖3是根據本發明第一實例的〇DT系統的電路圖，參考圖 3，〇DT系統包括一同步記憶體裝置300其中安裝終端電壓 蟑VTP，終端電阻R_terrnl及開關TM。 終端電阻R-terml的一端接到資料輸入/輸出（I/O)埠DQ， 而開關TM接在終端電阻R-terml的另一端與終端電壓埠 VTP之間，開關TM是由傳輸閘製造且選擇性連接終端電阻 O:\89\89195.DOC -9 - 1236679 R-terml的一端到終端電壓埠VTP，以回應終端致能信號 ΤΕ。在圖3，ΡΜ及ΝΜ分別表示輸出緩衝器的上拉電晶體及 輸出緩衝器的下拉電晶體，而數字3 1表示輸入緩衝器。 更明確地，終端電壓VTTP(其經由終端電壓埠VTP而輸入） 施加到終端電阻R-terml或使用開關ΤΜ而中止施加終端電 壓VTTP。依此，能選擇性控制傳輸線DB的終端，即資料匯 流排，其接到資料I/O埠DQ，終端電阻值是開關TM的通道 電阻值與終端電阻R-terml的電阻值之和，惟開關TM的通 道電阻值可以小到足以忽略。 終端電壓埠VTP的數目最好至少是1，圖對量經由終端電 壓埠VTP的終端電壓VTTP必須作為電流的同步及來源，因 此終端電壓埠VTP越多越好，通常DRAM具有x4，x8，xl6等的 配置，因此若資料I/O埠DQ的數目增加，終端電壓埠VTP的 數目也必須增加以得到足夠的信號一致性，在此例，一終 端電壓埠VTP可安裝在各資料I/O埠DQ中，或是一終端電壓 槔VTP可裝在數個資料I/O谭DQ中。 可使用内部信號產生終端致能信號TE，該信號僅於同步 記憶體裝置寫入操作期間輸入資料是輸入時的周期中才致 能，否則可使用一内部信號產生終端致能信號TE，該信號 在連續致能除了在同步記憶體裝置的讀取操作期間，必要 時可使用同步記憶體裝置中包括的模式暫存器組（MRS)而 產生終端致能信號TE。
圖4是根據本發明第一實例的終端致能信號產生電路（以 下稱為第一電路）的電路圖，參考圖4,第一電路包括：NOR O:\89\89195.DOC -10- 1236679 閘41，第一反—相器42，第二反相器43，第一NAND閘44，第 二NAND閘45，及第三反相器46。 NOR閘41接收信號WV或信號TRST且接收MRS致能信號 MRS-ΕΝ，在同步記憶體裝置寫入操作期間，信號WV指示 輸入資料的有效時期而信號TRST指示目前周期不是讀取 周期，第一反相器42將NOR閘41的信號輸出反相，而第二 反相器43將信號MRS_TE反相。 第一 NAND閘44接收MRS致能信號MRS_EN及第二反相 器43的信號輸出，而第二NAND閘45接收第一反相器42的信 號輸出及第一NAND閘44的信號輸出，第三反相器46將第二 NAND閘45的信號輸出反相以最後產生終端致能信號TE。 信號WV在同步記憶體裝置中產生，且僅在同步記憶體裝 置寫入操作期間當輸入該輸入資料時才致能到邏輯高，也 在同步記憶體裝置中產生信號TRST，但它是持續致能到邏 輯高除了在同步記憶體裝置讀取操作期間以外，通常使用 信號TRST作為致能信號以致能同步記憶體裝置的輸出驅 動器。 MRS致能信號MRS_EN是安裝在同步記憶體裝置中的 MRS的信號輸出，且從同步記憶體裝置外部設定MRS時致 能為邏輯高，信號MRS_TE是MRS致能信號MRS_EN致能期 間用於傳輸線DB終端的信號。 更明確地，終端致能信號TE於信號WV指示輸入資料的有 效時期時，是邏輯高，或者信號TRST於指示本周期不是讀 取周期時是邏輯高，同時MRS致能信號MRS_EN無效變成邏 O:\89\89195.DOC -11 - 1236679 輯低，接著將圖3的開關TM開啟以連接終端電壓琿VTP與終 端電阻R-terml，以使傳輸線DB的終端接到資料I/O淳DQ。 當MRS致能信號MRS_EN致能到邏輯高時，若信號 MRS—ΊΈ是邏輯高，貝終端致能信號1^是邏輯高。換言之， 當MRS致能信號MRS_EN及信號MRS_TE都是邏輯高時，不 論信號WV或信號TRST的位準，終端致能信號TE都致能到 邏輯高，以終止傳輸線DB。 圖5是根據本發明第二實例的終端致能信號產生電路（以 下稱為第二電路）的電路圖，參考圖5，第二電路包括：第 一反相器51，第一NAND閘52，第二NAND閘53，及第二反 相器54。 第一反相器51將信號MRS_TE反相，第一NAND閘52接收 信號WV或信號TRST，且從第一反相器51接收信號輸出。 在同步記憶體裝置寫入操作期間，信號WV指示輸入資料的 有效時期，而信號TRST指示本周期不是讀取周期，第二 NAND閘5 3接收信號WV或信號TRST，且從第一 NAND閘52 接收信號輸出。 更明確地，若信號WV或信號TRST是邏輯低，不論信號 MRS—TE的位準都將終端致能信號TE無效變成邏輯低，若 信號WV或信號TRST是邏輯高，當信號MRS_TE是邏輯高 時，終端致能信號TE致能到邏輯高，但是當信號MRS_TE 是邏輯低時，則無效變成邏輯低。 圖6是根據本發明第二實例的ODT系統的電路圖，參考圖 6，與根據第一實例的ODT系統相比，ODT系統更包括記憶 O:\89\89195.DOC -12- 1236679 體裝置600中的筮一 0弟一、、冬食而電阻R-term2。 第二終端電阻R_term2的一端接到資料1/〇埠dq ,而盆另 - _終端電屢蟑VTp，在此第二終端電阻R_tem2的電 P值遠大於第一電阻R_terml的電阻值。 ° ，若傳輪線〇3的終端僅於記憶體裝置60的寫入操 作期間致能，則傳輸線DB在數個周期中浮動，除了寫入周 …月、卜的咳取周期，即在讀取及寫入周期以外的周期。惟 在新寫入操作期間，它需要預設時間以便將傳輸線DB置於 終端位準，因而使系統權重降低。 為了解決此問題，根據第一實例的〇DT系統提供傳輸線 DB的終端在讀取周期以外周期中致能。惟在此例，若記憶 體控制器及記憶體裝置連續執行寫入及讀取操作，傳輸線 DB可此浮動，結果是傳輸線DB可能立刻具有不期望的電壓 位準。 口此為了防止傳輸線DB的可能浮動，根據本發明第二實 例的ODT糸統更包括弟二終端電阻，其持續連接資 料I/O埠DQ與終端電壓埠ντρ，如上所述，僅使用第二終端 電阻R-term2以防止傳輸線DB的浮動，因而仍具有比第一終 端電阻R-terml大的電阻值。 在根據第二實例的〇DT系統中，當開關TM開啟以致能傳 輸線DB的終端時’終端電阻值成為第一終端電阻 與第二終端電阻R-term2之間的並聯電阻值。並聯電阻值約 等於第一終端電阻R-terml的電阻值，因為第二終端電阻 R-term2遠大於第一終端電阻R-ternU。 O:\89\89195.DOC -13- 1236679 圖7是記憶體系統的一例的
方塊圖，该系統採用一 憶體裝置75其包括根據本發明的〇DT 憶體系統中，電壓調節器73產生終端電壓 體裝置75,其包括圖3或6的咖電路751，經由終端電壓: VTP而接收終端電壓VTTp，其由電壓調節㈣產生。 圖8是記憶體系統的另—例的方塊圖，該系統採用一同+ 記憶體裝置85其包括根據本發明的〇DT電路851，在圖㈣ 記憶體系統中’記憶體控制器81產生終端電壓VHP，同步 記憶體裝置85,其包括qDT電路851，經由終端電壓蜂㈣ 而接收終端電壓vttp，其由記憶體控制器81產生。 圖9是記憶體系統的方塊圖，其採用複數個同步記憶體裝 置92,…，93及94共享的多點網路’各同步記憶體裝置包括 根據本發明的0 D Τ電路。較佳的，在採用9所示多點網路 的記憶體系統中，ODT僅於記憶體裝置94與記憶體控制器 91最遠時才致能，及在其它記憶體裝置91，·..，及们中切遄八 因此只設定記憶體裝置94中與記憶體控制器91相距最遠的 MRS，而不設定其它記憶體裝置92, . .·，及93中的mrs。 換言之在具有設定MRS的記憶體裝置94中，信號 MRS—EN及MRS 一 TE都是邏輯高，因而在圖4的終端致能信 號產生電路中將終端致能信號TE致能到邏輯高，因而致能 ODT。惟在各記憶體裝置92，…，及93其中未設定MRS，信 號MRS—EN及MRS一TE都疋缝輯低’因而使終端致能信號te 無效變成邏輯低，以致能ODT。 在本發明中，圖9的記憶體系統建構成僅致能記憶體裝置 O:\89\89195.DOC -14- 1236679 94的ODT，惟必要時也能作出 記憶體控制器91最遠的至少一 一圯憶體系統，其中將距離 記憶體裝置致能。 而且，在圖9的記憶體系統中，記憶體裝置料的〇dt的致 能或無效是依是否設定MRS而定。可製造出一記情體系 統，以便纟記憶體裝置具有—識別（1〇)暫#器^不是 刪，由記憶體裝置設定㈣暫存器以致能記憶體袭置的 ODT。 如上所述，在根據本發明的〇DT電路及〇dt方法中，在 ODT致旎期間，電流路徑不會在供給電壓與接地電壓 VSS之間形成，因而使晶片内建式直流電流的消耗減至極 〇 雖然已參考本發明的較佳實例來說明本發明，熟於該技 藝者可了解可以在不違反後附申請專利的範圍及精神下， 作各種形式及細節的變化。 【圖式簡單說明】 以上藉由較佳實例的說明且配合附圖即可更明了本發明 的上述及其它特點及優點，其中： 圖1的電路圖說明一習知外部〇DT系統； 圖2的電路圖說明一習知執至軌ODT系統； 圖3的電路圖說明根據本發明第一實例的ODT系統； 圖4是根據本發明第一實例的終端致能信號產生電路的 電路圖； 圖5是根據本發明第二實例的終端致能信號產生電路的 電路圖；
O:\89\89195.DOC -15- 1236679 圖6是根據本發明篦—a / 圖7 Z弟-貫例的〇DT系統的電路圖； 憶體裝置1的方塊圖，该糸統採用一同步記 衣置其包括根據本發明的〇dt電路； 圖8是記憶體系統的 記憶體裝置其包括 ，』，該系統採用一同步 圖9是記憶體系繞 -路，及 共享的多點網路’夂_ 用设數個同步記憶體裝置
電路。 °同步5己丨思體裝置包括根據本發明的ODT 【圖式代表符號說明】 31 輸入緩衝器 NOR閘 第一反相器 第二反相器 第一 NAND閘 第二NAND閘 第三反相器 記憶體控制器 電壓調節器 記憶體裝置 同步記憶體裝置 ODT電路 41 42，51 43，54 44，52 45，53 46 71 ， 81 ， 91 73 94 ， 100 ， 200 ， 600 75 ， 92 ， 93 ， 85 ， 300 751 ， 851
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Claims (1)

1236679 拾、申請專利範園·· 1 · 一種用於同步記情俨壯 晴電路包括心體衣置中之晶片終端（㈣）電路，該 :知電壓i車，用以接收一終端電壓； 一資料輪入/輸出（I/O)埠； 土 一第、^電阻’其—端連接至資料I/O埠；及 ’關遠擇性連接第一终端電卩且t y令山访 屢埠以 、知包阻之另一鈿與終端電 口應一終端致能信號。 2 · 如申晴專利節ifj楚！ s 信穿產 員之0D丁電路，更包括一終端致能 ° : _电路’用以產生終端致能信號以回應-信號， 其指不輸入資艇士 、…有效呤期，或指示本周期 憶體裝置之穹入扒从# J ^ ^ 罵入刼作期間之讀取周期，及用以產生線端· 致能信號以回靡也ώ ^ 、、、而 μ末自一楔式暫存器組（MRS)之信號輸 出0 3 ·如申請專利筋in楚1 圍弟2項之0DT電路，其中當來自mrS之 "ί吕號輸出無效及去兮产 、— 及田该化唬，其指示輸入資料之有效時期 或指不本周期；^ 疋一碩取周期，是致能時，終端致能作 號即致能。 " 4. 如申請專利範圍第2項之〇dt電路，其中當來自聰之 信號輸出致能時’不論該信號指示輸人資料之有效時期 或#曰丁本周期不疋—讀取周期，終端致能信號即致能。 5. 如申請專利範圍第2項之贿電路，更包括一第二終端 電阻’其-端連接至資料1/〇埠而其另一端連接至終端電 壓埠。 O:\89\89195.DOC 1236679 6. 如申請專利範圍第5項之0DT電路，其中第二終端電阻 之電阻值遠大於第一電阻之電阻值。 如申請專利範圍第丨項之0DT電路，其中藉由包括在_ 系統中之電壓調節器而產生終端電壓，而同步記憶體裝 置連接至該系統。 8. 9. 如申請專利範圍第1項 系統中之記憶體控制器 褒置連接至該系統。 如申請專利範圍第1項 電壓埠。 之ODT電路，其中藉由包括在一 而產生終端電壓，而同步記憶體 之ODT電路，其中有至少一終端 10. 一種=於同步記憶體裝置之ODT方法，該方法包括： 女衣—終端電壓埠在一同步記憶體裝置中，終端電壓 埠接收一終端電壓； +女衣一第一終端電阻在同步記憶體裝置中’第一終端 電^具有-端連接至同步記憶體裝置中之資料1/0淳;及 4擇性連接第-終端電阻之另_端與終端電壓淳。 11.:申請專利範圍第10項之〇DT方法，其中在同步記憶體 裝置寫人操作期間於輸人資料之有效時期中，執行選 性連接第一終端電阻之另一端。 12.如申請專利範圍第1〇項之〇dt方法，其中在同步記情 裝置讀取操作料周期巾，執行選擇性連接第―炊; 阻之另一端。 、而 13. 如申請專利範圍第10項之ODT方法，其中當 衣置中包括之MRS設定在同步記憶體裝置以 同步記憶體夕卜時，執行 O:\89\89195.DOC 1236679 選擇性連接第一終端電阻之另一端。 Η· Μ請專利範圍第10項之〇DT方法，其中更包括安裝— 第二終端電阻在同步記憶體裝置中，第二終端電阻： 一端連接至資料1/0埠及另一端連接至終端電心阜,、 K如申請專利範圍第14項之0DT方法，其中第：終端電阻 之電阻值遠大於第一電阻之電阻值。 16·ΓΓΓ專利範圍第1G項之0DT方法，更包括使用—電麼 调即器而產生終端電壓，該電壓調節器包括在連接至同 步記憶體裝置之系統中，及供給終端電塵至終端電麗 璋。 =申請專利範圍第10項之0DT方法，更包括使用一記憶 體控制器而產生終端電塵，該記憶體控制器包括在連接 =步記憶體裝置之系統中，及供給終端電麼至終端電 18· 一種記憶體系統，包括·· 一記憶體控制器； 電[凋筇态，用以產生一終端電壓；及 及電壓調 ⑼：同步記憶體裝置，其連接至記憶體控制器 節态，且包括一 ODT電路， 其中ODT電路包括： ::端電料’用以從電壓調節器接收終端電壓； 》°阜肖以從5己憶體控制器接收輸入資料，或 輪出輸出資料至記憶體控制器； 乐終端電阻，其一端連接至資料I/O埠；及 O:\89\89195.DOC 1236679 :開關’選擇性連接第—終端電阻之另一端與终端* 壓璋以回應一終端致能信號。 包 19.如申請專利範圍第18項之記憶體 包括-終端致能信號產生電路，用以產 :㈣-信號’其指示輸入資料之有效時期或指示本： ，月不疋同步記憶體裝置寫入操作期 ： 以產生終端致能信號以回應來自—MRS之信=及用 2〇.如申料利範圍第18項之記憶體系統，其中咖電 包括一第二終端電阻，其一端連接至資料I/O埠而其另— 端連接至終端電壓埠。 21. —種記憶體系統，包括： 一記憶體控制器，用以產生一終端電壓；及 -同步記憶體裝置，其連接至記憶體控制 ODT電路， 其中ODT電路包括： =終端電壓埠，用以從記憶體控制器接收終端電壓. 一資料1/04，用以從記憶體控制器接收輸人資料 出輸出資料至記憶體控制器； 別 -第-終端電阻’其—端連接至資料1/0璋；及 ”-開關’選擇性連接第一終端電阻之另一端與終端電 壓埠以回應一終端致能信號。 兒 22·如申請專利範圍第21項之記憶體系統，其中ODT電路更 包括-終端致能信號產生電路，用以產生終端致能信號 以回應一信號，其指示輸入資料之有效時期或指示本周 O:\89\89195.DOC 1236679 23. 24. 25. 期不是同步記憶體裝置寫入操作期間之讀取周期，及用 以產生終端致能信號以回應來自—mrs之信號輸出。 如申料利範圍第21項之記憶體系統，其中〇dt電路更 包括一第二終端電阻’其-端連接至資料I/O埠而其另一 端連接至終端電壓琿。 一種記憶體系統，包括： 一記憶體控制器；及 複數個同步記憶體裝置，其經由一通道而連接至記憶 體控制器且包括一 ODT電路， 其中ODT電路僅在複數個記憶體裝置之至少一者中 致能，該記憶體裝置離開記憶體控制器最遠且在其它記 憶體裝置中無效。 如申請專利範圍第24項之記憶體系統，其中〇DT電路包 括： 一終端電壓埠，用以接收一終端電壓； 一資料I/O埠； 一第一終端電阻，其一端連接至資料1/〇埠；及 一開關，連接終端電壓埠與第一終端電阻之另一端以 回應一啟動之終端致能信號，其中當設定安裝在記憶體 裝置中之MRS且致能〇dt電路時，即啟動終端致能信 號。 O:\89\89195.DOC -5-
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