JPH10134573A - 半導体メモリ用のメインアンプ回路、半導体メモリ、および半導体メモリの製造方法 - Google Patents
半導体メモリ用のメインアンプ回路、半導体メモリ、および半導体メモリの製造方法Info
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- JPH10134573A JPH10134573A JP9133841A JP13384197A JPH10134573A JP H10134573 A JPH10134573 A JP H10134573A JP 9133841 A JP9133841 A JP 9133841A JP 13384197 A JP13384197 A JP 13384197A JP H10134573 A JPH10134573 A JP H10134573A
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Abstract
(57)【要約】
【課題】 書込みアンプ回路と共に動作する半導体メモ
リ用のメインアンプ回路を提供する。 【解決手段】 メインアンプ回路と書込みアンプ回路と
の両方が、第１のプラス電圧レベルで動作し、２つのＩ
／Ｏバスを第２のプラス電圧レベルへ選択的に駆動し、
プリチャージすることができるものである。メインアン
プ回路１３０は、２つのＩ／Ｏバスの分離と２つのＩ／
Ｏバスのプリチャージとの両方を実行することができる
プリチャージ回路１３４と、その第１のセクションをア
クティブにする信号を発信するためのアクティブ化回路
（ＮＡＮＤ回路１３２）とを有し、２つのＩ／Ｏバスが
分離していないときのみ、２つのＩ／Ｏ信号をプリチャ
ージするよう前記信号が第１のセクションをイネーブル
にする。
リ用のメインアンプ回路を提供する。 【解決手段】 メインアンプ回路と書込みアンプ回路と
の両方が、第１のプラス電圧レベルで動作し、２つのＩ
／Ｏバスを第２のプラス電圧レベルへ選択的に駆動し、
プリチャージすることができるものである。メインアン
プ回路１３０は、２つのＩ／Ｏバスの分離と２つのＩ／
Ｏバスのプリチャージとの両方を実行することができる
プリチャージ回路１３４と、その第１のセクションをア
クティブにする信号を発信するためのアクティブ化回路
（ＮＡＮＤ回路１３２）とを有し、２つのＩ／Ｏバスが
分離していないときのみ、２つのＩ／Ｏ信号をプリチャ
ージするよう前記信号が第１のセクションをイネーブル
にする。
Description
【０００１】
【発明の属する技術分野】本発明は一般的に半導体の設
計技術に関し、特にダイナミックランダムアクセスメモ
リと共に用いる改良されたメインアンプ回路および入出
力バスを提供する装置および方法に関する。
計技術に関し、特にダイナミックランダムアクセスメモ
リと共に用いる改良されたメインアンプ回路および入出
力バスを提供する装置および方法に関する。
【０００２】
【従来の技術】電子システムの設計において、速度およ
びタイミングの制約は常に考慮すべき重要な要素であっ
た。ほとんどのシステム設計では、使用されるすべての
構成要素のタイミング上の要求に適合させると共に、高
速を実現するため最適化する必要がある。その結果、多
くの集積回路、即ち“チップ”が同期設計を用いてい
る。同期化チップとは、チップの構成要素が共通のシス
テムクロックに接続されたチップのことである。同期化
チップでは通常、その入力および出力のいずれかに接続
されたラッチ、レジスタあるいはカウンタが単一のモノ
リシックチップ上に設けられている。更に同期化チップ
は、外部の論理チップが少なく、動作速度が速くなる
等、システム設計者に多くの便益を提供している。
びタイミングの制約は常に考慮すべき重要な要素であっ
た。ほとんどのシステム設計では、使用されるすべての
構成要素のタイミング上の要求に適合させると共に、高
速を実現するため最適化する必要がある。その結果、多
くの集積回路、即ち“チップ”が同期設計を用いてい
る。同期化チップとは、チップの構成要素が共通のシス
テムクロックに接続されたチップのことである。同期化
チップでは通常、その入力および出力のいずれかに接続
されたラッチ、レジスタあるいはカウンタが単一のモノ
リシックチップ上に設けられている。更に同期化チップ
は、外部の論理チップが少なく、動作速度が速くなる
等、システム設計者に多くの便益を提供している。
【０００３】同期化チップの一例として、シンクロナス
ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）が
ある。ＳＤＲＡＭとは概念的に、単にレジスタあるいは
ラッチが同一チップ上に設けられたランダムアクセスメ
モリ（ＤＲＡＭ）である。しかし、トランジスタの数お
よびトランジスタの速度が増加すると共に、回路および
バスの設計はより厳密さが要求されるようになる。例え
ば、従来１６ＭビットＳＤＲＡＭ（１Ｍビットは１，０
４８，５７６個のメモリセル、即ちビット）や６４Ｍビ
ットＤＲＡＭが存在するが、現在のところ、６４Ｍビッ
トＳＤＲＡＭは存在していない。６４ＭビットＳＤＲＡ
Ｍを作るための従来の方法の１つとして、１６Ｍビット
ＳＤＲＡＭに用いられる周辺回路（メモリアレイの周辺
にある回路）を６４ＭビットＤＲＡＭのメモリアレイと
組み合わせるものがある。しかし、そのような組み合わ
せは、同期的な動作に要求される動作速度の増加や、メ
モリセルの増加に起因する容量性負荷の増加のため、新
たに複数の問題を招くことになる。そのような問題の１
つにタイミングの競合がある。このタイミングの競合に
より不正なデータが読み出されることがあり、装置を動
作不能としてしまうことがある。また、他の問題の１つ
に電圧レベルの不一致がある。この電圧レベルの不一致
により信号が異なる電源に接続されることがあり、電源
が短絡されることがある。その結果、電力消費が増加
し、高温や大電流等の信頼性に係る問題が一般に生じ
る。
ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）が
ある。ＳＤＲＡＭとは概念的に、単にレジスタあるいは
ラッチが同一チップ上に設けられたランダムアクセスメ
モリ（ＤＲＡＭ）である。しかし、トランジスタの数お
よびトランジスタの速度が増加すると共に、回路および
バスの設計はより厳密さが要求されるようになる。例え
ば、従来１６ＭビットＳＤＲＡＭ（１Ｍビットは１，０
４８，５７６個のメモリセル、即ちビット）や６４Ｍビ
ットＤＲＡＭが存在するが、現在のところ、６４Ｍビッ
トＳＤＲＡＭは存在していない。６４ＭビットＳＤＲＡ
Ｍを作るための従来の方法の１つとして、１６Ｍビット
ＳＤＲＡＭに用いられる周辺回路（メモリアレイの周辺
にある回路）を６４ＭビットＤＲＡＭのメモリアレイと
組み合わせるものがある。しかし、そのような組み合わ
せは、同期的な動作に要求される動作速度の増加や、メ
モリセルの増加に起因する容量性負荷の増加のため、新
たに複数の問題を招くことになる。そのような問題の１
つにタイミングの競合がある。このタイミングの競合に
より不正なデータが読み出されることがあり、装置を動
作不能としてしまうことがある。また、他の問題の１つ
に電圧レベルの不一致がある。この電圧レベルの不一致
により信号が異なる電源に接続されることがあり、電源
が短絡されることがある。その結果、電力消費が増加
し、高温や大電流等の信頼性に係る問題が一般に生じ
る。
【０００４】これらの問題を例示するため、従来の６４
ＭビットＤＲＡＭと従来の１６ＭビットＳＤＲＡＭにつ
いて説明する。従来の６４ＭビットＤＲＡＭはメモリセ
ルを複数の個々のバンクに分割している。ここでは例と
して４つのバンクを用いる。メモリセルの個々のバンク
に接続されているのは複数のメインアンプであり、この
メインアンプは後に図１を参照して説明するメインアン
プ回路を含む。また、メモリセルの個々のバンクに接続
されているのは複数の書込みアンプであり、この書込み
アンプは後に図２を参照して説明する書込みアンプ回路
を含む。メインアンプおよび書込みアンプのいずれも従
来の１６ＭビットＳＤＲＡＭから導入されたものであ
る。
ＭビットＤＲＡＭと従来の１６ＭビットＳＤＲＡＭにつ
いて説明する。従来の６４ＭビットＤＲＡＭはメモリセ
ルを複数の個々のバンクに分割している。ここでは例と
して４つのバンクを用いる。メモリセルの個々のバンク
に接続されているのは複数のメインアンプであり、この
メインアンプは後に図１を参照して説明するメインアン
プ回路を含む。また、メモリセルの個々のバンクに接続
されているのは複数の書込みアンプであり、この書込み
アンプは後に図２を参照して説明する書込みアンプ回路
を含む。メインアンプおよび書込みアンプのいずれも従
来の１６ＭビットＳＤＲＡＭから導入されたものであ
る。
【０００５】図１は従来の１６ＭビットＳＤＲＡＭ用の
メインアンプ回路１０を示す。メインアンプ回路１０は
複数の信号を受取るが、それらはバンクアクティブ信号
ＭＡＳＪと、メイン入出力分離信号ＭＡＣＢＪと、メイ
ンアンプアクティブ信号ＭＡＥＪと、テスト信号ＭＡＴ
ＥＳＴＢと、メインアンププリチャージ信号ＭＡＰＪと
を含む。メインアンプ回路１０はまた３つの信号、即ち
メイン入出力信号ＭＩＯＴと、反転メイン入出力信号Ｍ
ＩＯＢと、メインアンプ出力ＭＯＪとを発信する。更
に、メインアンプ回路１０は電源に接続されているが、
それらはプラス外部電源Ｖｄｄと、マイナス外部電源Ｖ
ｓｓと、プラス電源Ｖ１とを含む。従来の１６Ｍビット
ＳＤＲＡＭでは電源Ｖ１はＶｄｄに等しいが、以下の説
明から明らかにされる理由により、ここでは２つの電源
を区別する。
メインアンプ回路１０を示す。メインアンプ回路１０は
複数の信号を受取るが、それらはバンクアクティブ信号
ＭＡＳＪと、メイン入出力分離信号ＭＡＣＢＪと、メイ
ンアンプアクティブ信号ＭＡＥＪと、テスト信号ＭＡＴ
ＥＳＴＢと、メインアンププリチャージ信号ＭＡＰＪと
を含む。メインアンプ回路１０はまた３つの信号、即ち
メイン入出力信号ＭＩＯＴと、反転メイン入出力信号Ｍ
ＩＯＢと、メインアンプ出力ＭＯＪとを発信する。更
に、メインアンプ回路１０は電源に接続されているが、
それらはプラス外部電源Ｖｄｄと、マイナス外部電源Ｖ
ｓｓと、プラス電源Ｖ１とを含む。従来の１６Ｍビット
ＳＤＲＡＭでは電源Ｖ１はＶｄｄに等しいが、以下の説
明から明らかにされる理由により、ここでは２つの電源
を区別する。
【０００６】メインアンプ回路１０は４つの異なるセク
ションに分離することができる。第１のセクションはＮ
ＡＮＤゲート１２により表されており、２つの信号ＭＡ
ＳＪとＭＡＣＢＪとを受取る。ＭＡＳＪ信号は、メイン
アンプ回路１０が“アクティブ”のときは常に“ハイ”
に維持される。メインアンプ回路１０は、それに対応す
るメモリセルバンクのメモリセルにアクセスするために
用いられるときは常にアクティブである。ＭＡＣＢＪ信
号は、メインアンプ回路１０が２つの出力信号ＭＩＯＴ
とＭＩＯＢとを分離しているときは常に“ロウ”に遷移
する。この２つの出力信号を分離するために用いられる
回路部分は示されていないが、そのような回路の他の実
施は当業者によく知られている。ＭＡＳＪはハイに維持
されるので、ＮＡＮＤゲート１２の出力Ｎ１は、ＭＡＣ
ＢＪを反転した信号になる。
ションに分離することができる。第１のセクションはＮ
ＡＮＤゲート１２により表されており、２つの信号ＭＡ
ＳＪとＭＡＣＢＪとを受取る。ＭＡＳＪ信号は、メイン
アンプ回路１０が“アクティブ”のときは常に“ハイ”
に維持される。メインアンプ回路１０は、それに対応す
るメモリセルバンクのメモリセルにアクセスするために
用いられるときは常にアクティブである。ＭＡＣＢＪ信
号は、メインアンプ回路１０が２つの出力信号ＭＩＯＴ
とＭＩＯＢとを分離しているときは常に“ロウ”に遷移
する。この２つの出力信号を分離するために用いられる
回路部分は示されていないが、そのような回路の他の実
施は当業者によく知られている。ＭＡＳＪはハイに維持
されるので、ＮＡＮＤゲート１２の出力Ｎ１は、ＭＡＣ
ＢＪを反転した信号になる。
【０００７】メインアンプ回路１０の第２のセクション
はプリチャージ回路１４である。プリチャージ回路１４
は、出力信号ＭＩＯＢとＭＩＯＴとを特定の期間にわた
りＶｄｄまたはＶ１に接続することによりそれらの信号
をプリチャージする。プリチャージは、２つの出力信号
ＭＩＯＴとＭＩＯＢとが分離していないとき、ＭＡＰＪ
により制御され、メインアンプ回路１０に対応するバン
クがアクティブでないときにはＭＡＳＪ信号により制御
される。
はプリチャージ回路１４である。プリチャージ回路１４
は、出力信号ＭＩＯＢとＭＩＯＴとを特定の期間にわた
りＶｄｄまたはＶ１に接続することによりそれらの信号
をプリチャージする。プリチャージは、２つの出力信号
ＭＩＯＴとＭＩＯＢとが分離していないとき、ＭＡＰＪ
により制御され、メインアンプ回路１０に対応するバン
クがアクティブでないときにはＭＡＳＪ信号により制御
される。
【０００８】メインアンプ回路１０の第３のセクション
はフリップフロップ１６である。フリップフロップ１６
は、プリチャージ回路１４から発信する信号Ｎ１とＮ２
とを受取る。フリップフロップは２つの出力信号Ｎ５と
Ｎ４とを生成する。
はフリップフロップ１６である。フリップフロップ１６
は、プリチャージ回路１４から発信する信号Ｎ１とＮ２
とを受取る。フリップフロップは２つの出力信号Ｎ５と
Ｎ４とを生成する。
【０００９】メインアンプ回路１０の第４のセクション
は駆動回路１８である。駆動回路１８はフリップフロッ
プ１６の出力Ｎ３とＮ４とを受取り、メイン出力バスの
出力信号ＭＯＪを選択的に発信する。
は駆動回路１８である。駆動回路１８はフリップフロッ
プ１６の出力Ｎ３とＮ４とを受取り、メイン出力バスの
出力信号ＭＯＪを選択的に発信する。
【００１０】更に、駆動回路１８はＭＡＴＥＳＴＢ信号
を受取るが、それはメインアンプ回路１０がテストモー
ドにあることを示す。テストモードは、１６ＭビットＳ
ＤＲＡＭの製品試験の時間を短縮するために用いられ
る。従来の１６ＭビットＳＤＲＡＭを試験するには、個
々のメモリセルがアクセスされる必要がある。テストモ
ードを用いることにより、２つ以上のメモリセルへの書
込み、またそれからの読み出しが可能になり、従って試
験時間が短縮される。従来の１６ＭビットＳＤＲＡＭは
１６のＭＯＪ信号をまとめてメイン出力バスを形成する
ことにより、１６ビット幅のＳＤＲＡＭとして利用され
る。更に、従来の１６ＭビットＳＤＲＡＭは１６のメイ
ンアンプ回路を有する。従って、従来の１６ＭビットＳ
ＤＲＡＭでは同時に１６のメモリ位置にアクセスするこ
とができ、それにより試験時間が改善される。試験時間
を更に改善するには、１６個より多くのメモリセルを同
時にアクセスすることができれば有益である。
を受取るが、それはメインアンプ回路１０がテストモー
ドにあることを示す。テストモードは、１６ＭビットＳ
ＤＲＡＭの製品試験の時間を短縮するために用いられ
る。従来の１６ＭビットＳＤＲＡＭを試験するには、個
々のメモリセルがアクセスされる必要がある。テストモ
ードを用いることにより、２つ以上のメモリセルへの書
込み、またそれからの読み出しが可能になり、従って試
験時間が短縮される。従来の１６ＭビットＳＤＲＡＭは
１６のＭＯＪ信号をまとめてメイン出力バスを形成する
ことにより、１６ビット幅のＳＤＲＡＭとして利用され
る。更に、従来の１６ＭビットＳＤＲＡＭは１６のメイ
ンアンプ回路を有する。従って、従来の１６ＭビットＳ
ＤＲＡＭでは同時に１６のメモリ位置にアクセスするこ
とができ、それにより試験時間が改善される。試験時間
を更に改善するには、１６個より多くのメモリセルを同
時にアクセスすることができれば有益である。
【００１１】図２は従来の１６ＭビットＳＤＲＡＭ用の
書込みアンプ回路２０を示す。書込みアンプ回路２０は
複数の信号を受取るが、それらは第１のプリチャージ信
号ＭＩＰＴＩＪと、第２のプリチャージ信号ＭＩＰＢＩ
Ｊと、等化信号ＭＩＥＱＩＪと、第１の書込み信号ＭＤ
ＩＢと、第２の書込み信号ＭＤＩＴとを含む。書込みア
ンプ回路２０はまた、メイン入出力信号ＭＩＯＴと、反
転メイン入出力信号ＭＩＯＢとを発信する。更に、書込
みアンプ回路２０はマイナス外部電源Ｖｓｓと、プラス
内部電源Ｖ１（これはＶｄｄに等しい）とに接続されて
いる。
書込みアンプ回路２０を示す。書込みアンプ回路２０は
複数の信号を受取るが、それらは第１のプリチャージ信
号ＭＩＰＴＩＪと、第２のプリチャージ信号ＭＩＰＢＩ
Ｊと、等化信号ＭＩＥＱＩＪと、第１の書込み信号ＭＤ
ＩＢと、第２の書込み信号ＭＤＩＴとを含む。書込みア
ンプ回路２０はまた、メイン入出力信号ＭＩＯＴと、反
転メイン入出力信号ＭＩＯＢとを発信する。更に、書込
みアンプ回路２０はマイナス外部電源Ｖｓｓと、プラス
内部電源Ｖ１（これはＶｄｄに等しい）とに接続されて
いる。
【００１２】書込みアンプ回路２０は、出力信号ＭＩＯ
ＢとＭＩＯＴとを、互いに接続することにより、あるい
は特定の期間にわたりＶ１に接続することによりそれら
の信号を等化させることができる。更に、書込み信号Ｍ
ＤＩＢ、ＭＤＩＴ、ＭＩＰＢＩＪ、またはＭＩＰＴＩＪ
を適切にアサートすることにより、書込みアンプ回路２
０は選択的に出力信号ＭＩＯＢとＭＩＯＴとをＶ１また
はＶｓｓに発信することができる。
ＢとＭＩＯＴとを、互いに接続することにより、あるい
は特定の期間にわたりＶ１に接続することによりそれら
の信号を等化させることができる。更に、書込み信号Ｍ
ＤＩＢ、ＭＤＩＴ、ＭＩＰＢＩＪ、またはＭＩＰＴＩＪ
を適切にアサートすることにより、書込みアンプ回路２
０は選択的に出力信号ＭＩＯＢとＭＩＯＴとをＶ１また
はＶｓｓに発信することができる。
【００１３】
【発明が解決しようとする課題】ところが、前記のよう
な従来技術において、以下に説明するような欠点があ
る。
な従来技術において、以下に説明するような欠点があ
る。
【００１４】従来の６４ＭビットＤＲＡＭは中間電圧レ
ベル、即ちＶｄｄとＶｓｓとの間で動作するメモリアレ
イを備えている。中間電圧レベルは、当業者によく知ら
れている様々な理由により必要とされている。従来の１
６ＭビットＳＤＲＡＭから導入された前記２つのアンプ
回路はＶｄｄおよびＶｓｓで動作するが、それらのアン
プ回路を中間電圧を必要とする６４ＭビットＤＲＡＭの
メモリアレイと組み合わせると問題が生じる。第１の解
決方法はＶｄｄの電圧レベルを変更することである。し
かし、この解決方法はうまく行かない。他の周辺回路お
よび他の周辺チップがＶｄｄ電源として、より高い所定
の電圧レベルを必要とするからである。第２の解決方法
はプラスの内部電源Ｖ１を前記の中間電圧レベルに等し
くなるように変更することである。このようにすれば、
Ｖｄｄの電圧レベルは維持され、メモリアレイに対する
中間電圧レベルは低下される。しかし、この解決方法
は、後述するように、新たに複数の問題を招くことにな
る。
ベル、即ちＶｄｄとＶｓｓとの間で動作するメモリアレ
イを備えている。中間電圧レベルは、当業者によく知ら
れている様々な理由により必要とされている。従来の１
６ＭビットＳＤＲＡＭから導入された前記２つのアンプ
回路はＶｄｄおよびＶｓｓで動作するが、それらのアン
プ回路を中間電圧を必要とする６４ＭビットＤＲＡＭの
メモリアレイと組み合わせると問題が生じる。第１の解
決方法はＶｄｄの電圧レベルを変更することである。し
かし、この解決方法はうまく行かない。他の周辺回路お
よび他の周辺チップがＶｄｄ電源として、より高い所定
の電圧レベルを必要とするからである。第２の解決方法
はプラスの内部電源Ｖ１を前記の中間電圧レベルに等し
くなるように変更することである。このようにすれば、
Ｖｄｄの電圧レベルは維持され、メモリアレイに対する
中間電圧レベルは低下される。しかし、この解決方法
は、後述するように、新たに複数の問題を招くことにな
る。
【００１５】図３は前記の信号および回路を表すタイミ
ング図であり、ＶｄｄとＶ１とが異なる電圧レベルであ
る場合に引き起こされる問題の一例を示すものである。
入力信号の機能は基本的に、従来の１６ＭビットＳＤＲ
ＡＭに含まれる他の回路（図示されていない）の機能に
より決定される。しかし、前記の信号名称に関する、入
力信号とその波形については当業者によく知られてい
る。
ング図であり、ＶｄｄとＶ１とが異なる電圧レベルであ
る場合に引き起こされる問題の一例を示すものである。
入力信号の機能は基本的に、従来の１６ＭビットＳＤＲ
ＡＭに含まれる他の回路（図示されていない）の機能に
より決定される。しかし、前記の信号名称に関する、入
力信号とその波形については当業者によく知られてい
る。
【００１６】Ｎ１の波形は、メインアンプ回路１０がア
クティブ（ＭＡＳＪがハイ）であるときは常に、基本的
にＭＡＣＢＪ信号の波形を反転したものであり、それは
符号２２，２４，２６，２８で示される通りである。こ
のようにして、Ｎ１はメインアンプ回路１０にいつ分離
が生じるかを通知する。Ｎ１がロウのときは常に、メイ
ンアンプ回路１０は出力信号ＭＩＯＢとＭＩＯＴ（それ
らを一般的にＭＩＯｘで示す）とを発信する。従って、
符号３０，３２，３４を参照すると、ＭＡＰＪ信号がロ
ウのとき、メインアンプ回路１０はＭＩＯｘ信号をＶｄ
ｄに発信する。同様に、符号３６，３８を参照すると、
書込みアンプ回路２０はまた、ＭＩＯｘ信号をＶ１また
はＶｓｓに特定の期間発信する。しかし、期間４０およ
び４２では、メインアンプ回路１０および書込みアンプ
回路２０のいずれもＭＩＯｘ信号を同時に異なる電圧レ
ベルに発信する。ＭＩＯｘ信号が同時に異なる２つの電
圧レベルになることはないので、特定の期間にわたり、
対応する電源の間を“短絡”する。６４ＭビットＳＤＲ
ＡＭの信頼性および電力消費を改善するために、電源間
の短絡を全く無くすことができれば有益である。
クティブ（ＭＡＳＪがハイ）であるときは常に、基本的
にＭＡＣＢＪ信号の波形を反転したものであり、それは
符号２２，２４，２６，２８で示される通りである。こ
のようにして、Ｎ１はメインアンプ回路１０にいつ分離
が生じるかを通知する。Ｎ１がロウのときは常に、メイ
ンアンプ回路１０は出力信号ＭＩＯＢとＭＩＯＴ（それ
らを一般的にＭＩＯｘで示す）とを発信する。従って、
符号３０，３２，３４を参照すると、ＭＡＰＪ信号がロ
ウのとき、メインアンプ回路１０はＭＩＯｘ信号をＶｄ
ｄに発信する。同様に、符号３６，３８を参照すると、
書込みアンプ回路２０はまた、ＭＩＯｘ信号をＶ１また
はＶｓｓに特定の期間発信する。しかし、期間４０およ
び４２では、メインアンプ回路１０および書込みアンプ
回路２０のいずれもＭＩＯｘ信号を同時に異なる電圧レ
ベルに発信する。ＭＩＯｘ信号が同時に異なる２つの電
圧レベルになることはないので、特定の期間にわたり、
対応する電源の間を“短絡”する。６４ＭビットＳＤＲ
ＡＭの信頼性および電力消費を改善するために、電源間
の短絡を全く無くすことができれば有益である。
【００１７】そこで、本発明の目的は、タイミングの競
合および電圧レベルの不一致に起因する問題を解決した
半導体メモリを提供することにある。
合および電圧レベルの不一致に起因する問題を解決した
半導体メモリを提供することにある。
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００２０】即ち、本発明によれば、メインアンプ回路
を備えた半導体メモリが提供され、そのメインアンプ回
路は２つの異なるプラス電圧レベルを用いることがで
き、また、書込みアンプ回路と共に選択的に２つのＩ／
Ｏバスを駆動し、プリチャージすることができる。メイ
ンアンプ回路は分離・プリチャージセクションとアクテ
ィブ化セクションとを含む。アクティブ化セクション
は、２つのＩ／Ｏバスが分離していないときのみ、２つ
のＩ／Ｏ信号をプリチャージするよう第１のセクション
をアクティブにする信号を発信する。
を備えた半導体メモリが提供され、そのメインアンプ回
路は２つの異なるプラス電圧レベルを用いることがで
き、また、書込みアンプ回路と共に選択的に２つのＩ／
Ｏバスを駆動し、プリチャージすることができる。メイ
ンアンプ回路は分離・プリチャージセクションとアクテ
ィブ化セクションとを含む。アクティブ化セクション
は、２つのＩ／Ｏバスが分離していないときのみ、２つ
のＩ／Ｏ信号をプリチャージするよう第１のセクション
をアクティブにする信号を発信する。
【００２１】本発明の他の一つの特徴として、メインア
ンプ回路はメイン出力バスとテスト出力バスとを含む。
それにより、半導体メモリは通常モードとテストモード
とで動作することができる。テストモードでは、半導体
メモリのメモリセルの２倍の数を同時にアクセスするこ
とができ、従って試験時間が短縮される。
ンプ回路はメイン出力バスとテスト出力バスとを含む。
それにより、半導体メモリは通常モードとテストモード
とで動作することができる。テストモードでは、半導体
メモリのメモリセルの２倍の数を同時にアクセスするこ
とができ、従って試験時間が短縮される。
【００２２】本発明の他の一つの特徴として、半導体メ
モリは複数の異なるデータ幅の１つを取り得るが、各デ
ータ幅に対応する異なるサイズの出力バスを備えてい
る。異なるデータ幅は異なるメタルマスクを用いること
により生成されるので、異なるサイズの出力バスを同じ
メタルマスクを用いて生成することができる。キャパシ
タンスの比較的大きな出力バスは大きな幅で製造するこ
とができ、それらの抵抗は比較的小さくなる。反対に、
キャパシタンスの比較的小さな出力バスは小さな幅で製
造することができ、それらの抵抗は比較的大きくなる。
その結果、個々の異なる幅に対応する出力バスの時定数
は非常に類似したものになる。
モリは複数の異なるデータ幅の１つを取り得るが、各デ
ータ幅に対応する異なるサイズの出力バスを備えてい
る。異なるデータ幅は異なるメタルマスクを用いること
により生成されるので、異なるサイズの出力バスを同じ
メタルマスクを用いて生成することができる。キャパシ
タンスの比較的大きな出力バスは大きな幅で製造するこ
とができ、それらの抵抗は比較的小さくなる。反対に、
キャパシタンスの比較的小さな出力バスは小さな幅で製
造することができ、それらの抵抗は比較的大きくなる。
その結果、個々の異なる幅に対応する出力バスの時定数
は非常に類似したものになる。
【００２３】
【発明の実施の形態】上述のように、図１、図２および
図３は１６ＭビットＳＤＲＡＭ用の従来のメインアンプ
および書込みアンプに関する回路とタイミング図を示
す。図２の従来の書込みアンプ回路２０は本発明におい
ても用いられ、従って、以下の説明においても参照され
る。
図３は１６ＭビットＳＤＲＡＭ用の従来のメインアンプ
および書込みアンプに関する回路とタイミング図を示
す。図２の従来の書込みアンプ回路２０は本発明におい
ても用いられ、従って、以下の説明においても参照され
る。
【００２４】図４を参照すると、符号１００は一般的に
本発明の特徴を具体化したＳＤＲＡＭを示す。本発明の
好適な実施形態において、装置１００は６４ＭビットＳ
ＤＲＡＭであるが、勿論、本発明はＳＤＲＡＭの使用に
限定されるものではなく、他のタイプのランダムアクセ
スメモリを含め、異なるプラス電圧レベルによる多重ア
ンプを必要とするアレイタイプの集積回路に関連して用
いてもよい。更に、好適な実施形態で列挙されている電
圧レベルは説明のためのみのものであり、本発明を限定
することを意図したものではない。
本発明の特徴を具体化したＳＤＲＡＭを示す。本発明の
好適な実施形態において、装置１００は６４ＭビットＳ
ＤＲＡＭであるが、勿論、本発明はＳＤＲＡＭの使用に
限定されるものではなく、他のタイプのランダムアクセ
スメモリを含め、異なるプラス電圧レベルによる多重ア
ンプを必要とするアレイタイプの集積回路に関連して用
いてもよい。更に、好適な実施形態で列挙されている電
圧レベルは説明のためのみのものであり、本発明を限定
することを意図したものではない。
【００２５】装置１００は、それぞれが入力パッド１０
２および１０４を介したプラスの外部電源（Ｖｄｄ）お
よびマイナスの外部電源（Ｖｓｓ）を受取る。好適な実
施形態において、Ｖｄｄ電圧は３．３Ｖに等しく、Ｖｓ
ｓ電圧は０Ｖに等しい。更に、装置１００は、装置のメ
モリセルに用いるため、約２．２Ｖの内部電圧（Ｖｄ
ｌ）を供給する電圧レギュレータ１０６を含む。これら
３種の電圧Ｖｓｓ、Ｖｄｄ、Ｖｄｌはほとんどの従来の
６４ＭビットＤＲＡＭに典型的なものなので、詳細には
説明しない。
２および１０４を介したプラスの外部電源（Ｖｄｄ）お
よびマイナスの外部電源（Ｖｓｓ）を受取る。好適な実
施形態において、Ｖｄｄ電圧は３．３Ｖに等しく、Ｖｓ
ｓ電圧は０Ｖに等しい。更に、装置１００は、装置のメ
モリセルに用いるため、約２．２Ｖの内部電圧（Ｖｄ
ｌ）を供給する電圧レギュレータ１０６を含む。これら
３種の電圧Ｖｓｓ、Ｖｄｄ、Ｖｄｌはほとんどの従来の
６４ＭビットＤＲＡＭに典型的なものなので、詳細には
説明しない。
【００２６】装置１００は、入力パッド１０８ａ，１０
８ｂ，１０８ｃ，１０８ｄを介したアドレス入力および
制御信号入力を受取る。好適な実施形態において、より
多くのアドレス用入力パッドおよび制御用入力パッドが
存在するが、それらの機能はパッド１０８ａ〜１０８ｄ
により示す。更に、装置１００は複数の制御およびアド
レスデコーダ回路を含んでおり、それらは一般的にアド
レスデコーダグループ１１０として参照される。アドレ
スデコーダグループ１１０および入力パッド１０８ａ〜
１０８ｄはほとんどの６４ＭビットＤＲＡＭあるいは１
６ＭビットＳＤＲＡＭに従来から存在するものなので、
詳細には説明しない。
８ｂ，１０８ｃ，１０８ｄを介したアドレス入力および
制御信号入力を受取る。好適な実施形態において、より
多くのアドレス用入力パッドおよび制御用入力パッドが
存在するが、それらの機能はパッド１０８ａ〜１０８ｄ
により示す。更に、装置１００は複数の制御およびアド
レスデコーダ回路を含んでおり、それらは一般的にアド
レスデコーダグループ１１０として参照される。アドレ
スデコーダグループ１１０および入力パッド１０８ａ〜
１０８ｄはほとんどの６４ＭビットＤＲＡＭあるいは１
６ＭビットＳＤＲＡＭに従来から存在するものなので、
詳細には説明しない。
【００２７】装置１００は、Ｉ／Ｏパッド１１２ａ，１
１２ｂ，１１２ｃ，１１２ｄを介したデータ入出力（Ｉ
／Ｏ）を送信しまたは受取る。Ｉ／Ｏの数は装置１００
のデータ幅を決定するが、一般に４、８または１６ビッ
ト幅である。特に言及しない限り、例えば、装置１００
は４ビット幅の装置であり、４つのＩ／Ｏパッド１１２
ａ〜１１２ｄだけを備えているものとする。更に、装置
１００は複数の入力バッファと出力バッファとその他の
回路とを含んでおり、それらは一般的にＩ／Ｏ回路グル
ープ１１４として参照される。Ｉ／Ｏ回路グループ１１
４および入力パッド１１２ａ〜１１２ｄはほとんどの６
４ＭビットＤＲＡＭあるいは１６ＭビットＳＤＲＡＭに
従来から存在するものなので、詳細には説明しない。
１２ｂ，１１２ｃ，１１２ｄを介したデータ入出力（Ｉ
／Ｏ）を送信しまたは受取る。Ｉ／Ｏの数は装置１００
のデータ幅を決定するが、一般に４、８または１６ビッ
ト幅である。特に言及しない限り、例えば、装置１００
は４ビット幅の装置であり、４つのＩ／Ｏパッド１１２
ａ〜１１２ｄだけを備えているものとする。更に、装置
１００は複数の入力バッファと出力バッファとその他の
回路とを含んでおり、それらは一般的にＩ／Ｏ回路グル
ープ１１４として参照される。Ｉ／Ｏ回路グループ１１
４および入力パッド１１２ａ〜１１２ｄはほとんどの６
４ＭビットＤＲＡＭあるいは１６ＭビットＳＤＲＡＭに
従来から存在するものなので、詳細には説明しない。
【００２８】装置１００は６４Ｍ（１Ｍは１，０４８，
５７６に等しい）のメモリセルを含んでいる。メモリセ
ルは０Ｖ（Ｖｓｓ）と２．２Ｖ（Ｖｄｌ）との間の電圧
レベルで動作する。メモリセルは等しいサイズの４つの
バンク１１６，１１７，１１８，１１９にグループ分け
され、個々のバンクは、それぞれが添え字“ｕ”または
“ｌ”により示される上位部分と下位部分とを有してい
る。メモリセルは従来から存在するものであり、複数の
異なる信号線、アンプ回路、デコーダ回路を用いてい
る。バンク１１６〜１１９は、ほとんどの６４Ｍビット
ＤＲＡＭに従来から存在するメモリセルを含むので、そ
れらの機能を詳細に説明しない。
５７６に等しい）のメモリセルを含んでいる。メモリセ
ルは０Ｖ（Ｖｓｓ）と２．２Ｖ（Ｖｄｌ）との間の電圧
レベルで動作する。メモリセルは等しいサイズの４つの
バンク１１６，１１７，１１８，１１９にグループ分け
され、個々のバンクは、それぞれが添え字“ｕ”または
“ｌ”により示される上位部分と下位部分とを有してい
る。メモリセルは従来から存在するものであり、複数の
異なる信号線、アンプ回路、デコーダ回路を用いてい
る。バンク１１６〜１１９は、ほとんどの６４Ｍビット
ＤＲＡＭに従来から存在するメモリセルを含むので、そ
れらの機能を詳細に説明しない。
【００２９】また、メモリセルの個々のバンクに接続さ
れているのは複数のメインアンプ回路および書込みアン
プ回路である。装置１００では、８つのメインアンプ回
路と８つの書込みアンプ回路とが個々のバンク部分に接
続されている。例えば、バンク部分１１６ｕには、第１
のメインアンプ１２０と第１の書込みアンプ１２２とが
接続されており、それらは一般的にグループＡ１として
参照されている。そして、他の７つのメインアンプおよ
び書込みアンプはそれぞれ一般的にグループＡ２，Ａ
３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８として参照されてい
る。同様に、個々のバンク部分１１７ｕ，１１８ｕ，１
１９ｕ，１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌは、
８つのメインアンプおよび書込みアンプを備えており、
それぞれ一般的にグループＢ１〜Ｂ８，Ｃ１〜Ｃ８，Ｄ
１〜Ｄ８，Ｅ１〜Ｅ８，Ｆ１〜Ｆ８，Ｇ１〜Ｇ８，Ｈ１
〜Ｈ８として参照されている。すべてのメインアンプお
よびすべての書込みアンプはそれぞれ同一であり、以下
簡略化のため、第１のメインアンプ１２０および第１の
書込みアンプ１２２についてのみ説明する。しかし、残
りのメインアンプおよび書込みアンプも同様に動作する
ことはいうまでもない。
れているのは複数のメインアンプ回路および書込みアン
プ回路である。装置１００では、８つのメインアンプ回
路と８つの書込みアンプ回路とが個々のバンク部分に接
続されている。例えば、バンク部分１１６ｕには、第１
のメインアンプ１２０と第１の書込みアンプ１２２とが
接続されており、それらは一般的にグループＡ１として
参照されている。そして、他の７つのメインアンプおよ
び書込みアンプはそれぞれ一般的にグループＡ２，Ａ
３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８として参照されてい
る。同様に、個々のバンク部分１１７ｕ，１１８ｕ，１
１９ｕ，１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌは、
８つのメインアンプおよび書込みアンプを備えており、
それぞれ一般的にグループＢ１〜Ｂ８，Ｃ１〜Ｃ８，Ｄ
１〜Ｄ８，Ｅ１〜Ｅ８，Ｆ１〜Ｆ８，Ｇ１〜Ｇ８，Ｈ１
〜Ｈ８として参照されている。すべてのメインアンプお
よびすべての書込みアンプはそれぞれ同一であり、以下
簡略化のため、第１のメインアンプ１２０および第１の
書込みアンプ１２２についてのみ説明する。しかし、残
りのメインアンプおよび書込みアンプも同様に動作する
ことはいうまでもない。
【００３０】個々のメインアンプはメイン出力バス１２
４に、個々の書込みアンプはデータ・インバス１２６に
それぞれ接続されている。上述のように、装置１００の
Ｉ／Ｏの数を４、８または１６とすることができる。従
って、出力バス１２４およびデータ・インバス１２６は
それぞれ、４本、８本または１６本の個々のバスライン
を含む。
４に、個々の書込みアンプはデータ・インバス１２６に
それぞれ接続されている。上述のように、装置１００の
Ｉ／Ｏの数を４、８または１６とすることができる。従
って、出力バス１２４およびデータ・インバス１２６は
それぞれ、４本、８本または１６本の個々のバスライン
を含む。
【００３１】図５を参照すると、第１のメインアンプ１
２０の改良されたメインアンプ回路１３０は、図１の従
来のメインアンプ回路１０と同様に複数の信号を利用す
る。それらはバンクアクティブ化信号ＭＡＳＪと、メイ
ン入出力分離信号ＭＡＣＢＪと、メインアンプアクティ
ブ化信号ＭＡＥＪと、テスト信号ＭＡＴＥＳＴＢと、メ
インアンププリチャージ信号ＭＡＰＪと、メイン入出力
信号ＭＩＯＴと、反転メイン入出力信号ＭＩＯＢと、メ
インアンプ出力ＭＯＪとを含む。更に、メインアンプ回
路１３０はまた、電源Ｖｄｄ、Ｖｄｌ、Ｖｓｓに接続さ
れている。
２０の改良されたメインアンプ回路１３０は、図１の従
来のメインアンプ回路１０と同様に複数の信号を利用す
る。それらはバンクアクティブ化信号ＭＡＳＪと、メイ
ン入出力分離信号ＭＡＣＢＪと、メインアンプアクティ
ブ化信号ＭＡＥＪと、テスト信号ＭＡＴＥＳＴＢと、メ
インアンププリチャージ信号ＭＡＰＪと、メイン入出力
信号ＭＩＯＴと、反転メイン入出力信号ＭＩＯＢと、メ
インアンプ出力ＭＯＪとを含む。更に、メインアンプ回
路１３０はまた、電源Ｖｄｄ、Ｖｄｌ、Ｖｓｓに接続さ
れている。
【００３２】メインアンプ回路１３０は４つの異なるセ
クションに分離することができる。第１のセクションは
ＮＡＮＤ回路１３２である。ＮＡＮＤ回路１３２は３つ
の信号ＭＡＰＪと、ＭＡＳＪと、ＭＡＣＢＪとを受取
る。ＭＡＣＢＪ信号は、メインアンプ回路１３０が２つ
の出力信号ＭＩＯＴとＭＩＯＢとを分離しているときは
常にロウに遷移する。ＭＡＳＪ信号は、バンク部分１１
６ｕがアクティブのときは常にハイに遷移する。ＭＡＰ
Ｊ信号は、出力信号ＭＩＯＴとＭＩＯＢとがプリチャー
ジされるときは常にハイに遷移する。その結果、ＮＡＮ
Ｄ回路１３２の出力Ｎ１’は、分離信号ＭＡＣＢＪとプ
リチャージ信号ＭＡＰＪとの両方に依存する。この改良
されたＮＡＮＤ回路１３２の利点は以下の説明から更に
明らかにされる。
クションに分離することができる。第１のセクションは
ＮＡＮＤ回路１３２である。ＮＡＮＤ回路１３２は３つ
の信号ＭＡＰＪと、ＭＡＳＪと、ＭＡＣＢＪとを受取
る。ＭＡＣＢＪ信号は、メインアンプ回路１３０が２つ
の出力信号ＭＩＯＴとＭＩＯＢとを分離しているときは
常にロウに遷移する。ＭＡＳＪ信号は、バンク部分１１
６ｕがアクティブのときは常にハイに遷移する。ＭＡＰ
Ｊ信号は、出力信号ＭＩＯＴとＭＩＯＢとがプリチャー
ジされるときは常にハイに遷移する。その結果、ＮＡＮ
Ｄ回路１３２の出力Ｎ１’は、分離信号ＭＡＣＢＪとプ
リチャージ信号ＭＡＰＪとの両方に依存する。この改良
されたＮＡＮＤ回路１３２の利点は以下の説明から更に
明らかにされる。
【００３３】メインアンプ回路１３０の第２のセクショ
ンはプリチャージ回路１３４である。プリチャージ回路
１３４は、出力信号ＭＩＯＢとＭＩＯＴとを互いに接続
し、特定の期間にわたりＶｄｄに、そして他の期間にわ
たりＶｄｌに接続することにより、それら出力信号ＭＩ
ＯＢとＭＩＯＴとをプリチャージする。Ｖｄｄへのプリ
チャージは信号ＭＡＰＪにより制御され、２つの出力信
号ＭＩＯＴとＭＩＯＢとが分離していないときには、即
ちＮ１’がロウのとき、プリチャージが実行される。Ｖ
ｄｌへのプリチャージは信号ＭＡＳＪにより制御され、
バンク部分１１６ｕがアクティブであるときのみ、プリ
チャージを実行する。
ンはプリチャージ回路１３４である。プリチャージ回路
１３４は、出力信号ＭＩＯＢとＭＩＯＴとを互いに接続
し、特定の期間にわたりＶｄｄに、そして他の期間にわ
たりＶｄｌに接続することにより、それら出力信号ＭＩ
ＯＢとＭＩＯＴとをプリチャージする。Ｖｄｄへのプリ
チャージは信号ＭＡＰＪにより制御され、２つの出力信
号ＭＩＯＴとＭＩＯＢとが分離していないときには、即
ちＮ１’がロウのとき、プリチャージが実行される。Ｖ
ｄｌへのプリチャージは信号ＭＡＳＪにより制御され、
バンク部分１１６ｕがアクティブであるときのみ、プリ
チャージを実行する。
【００３４】メインアンプ回路１３０の第３のセクショ
ンはフリップフロップ１３６である。フリップフロップ
１３６は、プリチャージ回路１３４から発信する信号Ｎ
５’とＮ２’とを受取る。フリップフロップ１３６は２
つの出力信号Ｎ３’とＮ４’とを生成する。
ンはフリップフロップ１３６である。フリップフロップ
１３６は、プリチャージ回路１３４から発信する信号Ｎ
５’とＮ２’とを受取る。フリップフロップ１３６は２
つの出力信号Ｎ３’とＮ４’とを生成する。
【００３５】メインアンプ回路１３０の第４のセクショ
ンは駆動回路１３８である。駆動回路１３８はフリップ
フロップ１３６の出力Ｎ３’とＮ４’とを受取り、メイ
ン出力バスのＭＯＪ信号を選択的に発信する。
ンは駆動回路１３８である。駆動回路１３８はフリップ
フロップ１３６の出力Ｎ３’とＮ４’とを受取り、メイ
ン出力バスのＭＯＪ信号を選択的に発信する。
【００３６】更に、駆動回路１３８はメイン回路１３０
がテストモードにあることを示す信号ＭＡＴＥＳＴＢを
受取り、ＭＯＪ信号を発信するために出力アクティブ化
信号ＭＡＯＥＪを受取る。これら２つの信号と出力Ｎ
３’とＮ４’とを用いることにより、駆動回路１３８は
ＭＯＪバスまたはメインアンプテスト出力バスＭＯＴＪ
のいずれかを選択的に発信することができる。ＭＯＴＪ
信号はＭＯＪバスに類似しているが、テストモード期間
のみ用いられる。６４個のメインアンプ回路が存在し、
そのうちの３２個が上位バンク１１６ｕ，１１７ｕ，１
１８ｕ，１１９ｕに接続されており、残りの３２個が下
位バンク１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌに接
続されているので、メインテスト出力バス１２４ｔは、
各メインアンプ回路に接続された個々のＭＯＴＪバスに
対応する６４個のバスを含む。それにより、テストモー
ド時に６４個のメモリセルを同時にアクセスすることが
できる。ＭＯＴＪ信号を用いずに通常モードで動作する
場合、最大で１６個のメモリセル（１６ビット幅の装置
１００の場合）を同時にアクセスすることができる。そ
の結果、テストモードで動作する場合、６４Ｍのメモリ
セルすべてにアクセスするのに要する時間は４分の１に
短縮される。テストモードを更に使いよいものにするた
め、メモリセルから同時に読み出されたすべてのデータ
が正しいかどうかを決定するようメインテスト出力バス
１２４ｔは圧縮・復元回路に接続されている。勿論、こ
の圧縮・復元回路は従来の１６ＭビットＳＤＲＡＭに用
いられており、当業者にとって明らかであり、容易に理
解されるものである。
がテストモードにあることを示す信号ＭＡＴＥＳＴＢを
受取り、ＭＯＪ信号を発信するために出力アクティブ化
信号ＭＡＯＥＪを受取る。これら２つの信号と出力Ｎ
３’とＮ４’とを用いることにより、駆動回路１３８は
ＭＯＪバスまたはメインアンプテスト出力バスＭＯＴＪ
のいずれかを選択的に発信することができる。ＭＯＴＪ
信号はＭＯＪバスに類似しているが、テストモード期間
のみ用いられる。６４個のメインアンプ回路が存在し、
そのうちの３２個が上位バンク１１６ｕ，１１７ｕ，１
１８ｕ，１１９ｕに接続されており、残りの３２個が下
位バンク１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌに接
続されているので、メインテスト出力バス１２４ｔは、
各メインアンプ回路に接続された個々のＭＯＴＪバスに
対応する６４個のバスを含む。それにより、テストモー
ド時に６４個のメモリセルを同時にアクセスすることが
できる。ＭＯＴＪ信号を用いずに通常モードで動作する
場合、最大で１６個のメモリセル（１６ビット幅の装置
１００の場合）を同時にアクセスすることができる。そ
の結果、テストモードで動作する場合、６４Ｍのメモリ
セルすべてにアクセスするのに要する時間は４分の１に
短縮される。テストモードを更に使いよいものにするた
め、メモリセルから同時に読み出されたすべてのデータ
が正しいかどうかを決定するようメインテスト出力バス
１２４ｔは圧縮・復元回路に接続されている。勿論、こ
の圧縮・復元回路は従来の１６ＭビットＳＤＲＡＭに用
いられており、当業者にとって明らかであり、容易に理
解されるものである。
【００３７】上述のように、第１の書込みアンプ１２２
は図２の書込みアンプ回路２０を含むが、電圧Ｖ１はＶ
ｄｌ電源に接続されているものとする。
は図２の書込みアンプ回路２０を含むが、電圧Ｖ１はＶ
ｄｌ電源に接続されているものとする。
【００３８】図６を参照すると、様々な入力信号の波形
が示されているが、それらの波形は装置１００上に配置
された他の回路（図示されていない）の機能により決定
される。しかし、これら入力信号の多くは従来の１６Ｍ
ビットＳＤＲＡＭの入力信号と同様のものであり、前記
の信号名称に関する、これらの入力信号とその波形につ
いては当業者によく知られている。
が示されているが、それらの波形は装置１００上に配置
された他の回路（図示されていない）の機能により決定
される。しかし、これら入力信号の多くは従来の１６Ｍ
ビットＳＤＲＡＭの入力信号と同様のものであり、前記
の信号名称に関する、これらの入力信号とその波形につ
いては当業者によく知られている。
【００３９】Ｎ１’信号の波形は、メインアンプ回路１
３０がイネーブル（ＭＡＳＪがハイ）であるときは常
に、信号ＭＡＣＢＪとＭＡＰＪとの両方に依存したもの
であり、それは符号１４０，１４２，１４４，１４６で
示される通りである。このようにして、Ｎ１’信号はメ
インアンプ回路１３０に、いつ分離が生じるか、プリチ
ャージがなされていないかを通知する。Ｎ１’信号がロ
ウのときは常に、メインアンプ回路１３０は出力信号Ｍ
ＩＯＢとＭＩＯＴ（それらを一般的にＭＩＯｘで示す）
とをＶｄｄに発信する。従って、ＭＡＰＪ信号はＮ１’
信号を制御するので、メインアンプ回路１３０は期間１
４８，１５０，１５２ではＭＩＯｘ信号をＶｄｄに発信
しない。
３０がイネーブル（ＭＡＳＪがハイ）であるときは常
に、信号ＭＡＣＢＪとＭＡＰＪとの両方に依存したもの
であり、それは符号１４０，１４２，１４４，１４６で
示される通りである。このようにして、Ｎ１’信号はメ
インアンプ回路１３０に、いつ分離が生じるか、プリチ
ャージがなされていないかを通知する。Ｎ１’信号がロ
ウのときは常に、メインアンプ回路１３０は出力信号Ｍ
ＩＯＢとＭＩＯＴ（それらを一般的にＭＩＯｘで示す）
とをＶｄｄに発信する。従って、ＭＡＰＪ信号はＮ１’
信号を制御するので、メインアンプ回路１３０は期間１
４８，１５０，１５２ではＭＩＯｘ信号をＶｄｄに発信
しない。
【００４０】符号３６，３８を参照すると、書込みアン
プ回路２０は、ＭＩＯｘ信号をＶｄｌまたはＶｓｓに特
定の期間発信し続けるが、競合する電圧がＭＩＯｘ信号
にかけられることに起因する短絡は全く生じない。
プ回路２０は、ＭＩＯｘ信号をＶｄｌまたはＶｓｓに特
定の期間発信し続けるが、競合する電圧がＭＩＯｘ信号
にかけられることに起因する短絡は全く生じない。
【００４１】再び図４を参照すると、装置１００のビッ
ト幅は、４、８、１６ビットとすることができ、以下そ
れぞれｂｙ−４バージョン、ｂｙ−８バージョン、ｂｙ
−１６バージョンとして参照する。本装置の製造の際、
装置１００のどのバージョンにするかが決定される。装
置１００は複数のマスク層（図示されていない）を用い
て製造されるが、各バージョンは特定のメタルマスク層
（図示されていない）に関係する。勿論、異なるバージ
ョンの装置をメタルマスク層１枚のみを変更して製造す
るこの方法は当技術分野ではよく知られており、詳細に
は説明しない。
ト幅は、４、８、１６ビットとすることができ、以下そ
れぞれｂｙ−４バージョン、ｂｙ−８バージョン、ｂｙ
−１６バージョンとして参照する。本装置の製造の際、
装置１００のどのバージョンにするかが決定される。装
置１００は複数のマスク層（図示されていない）を用い
て製造されるが、各バージョンは特定のメタルマスク層
（図示されていない）に関係する。勿論、異なるバージ
ョンの装置をメタルマスク層１枚のみを変更して製造す
るこの方法は当技術分野ではよく知られており、詳細に
は説明しない。
【００４２】装置１００の特定のバージョンにより出力
バス１２４およびデータ・インバス１２６のバスライン
の数が決定される。ｂｙ−４バージョンの場合、出力バ
ス１２４には４本のバスラインが存在し、そのうちの２
本は上位バンク１１６ｕ，１１７ｕ，１１８ｕ，１１９
ｕに対応し、残りの２本は下位バンク１１６ｌ，１１７
ｌ，１１８ｌ，１１９ｌに対応する。ｂｙ−８バージョ
ンの場合、出力バス１２４には８本のバスラインが存在
し、そのうちの４本は上位バンク１１６ｕ，１１７ｕ，
１１８ｕ，１１９ｕに対応し、残りの４本は下位バンク
１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌに対応する。
ｂｙ−１６バージョンの場合、出力バス１２４には１６
本のバスラインが存在し、そのうちの８本が上位バンク
１１６ｕ，１１７ｕ，１１８ｕ，１１９ｕに対応し、残
りの８本は下位バンク１１６ｌ，１１７ｌ，１１８ｌ，
１１９ｌに対応している。データ・インバス１２６にお
けるバスラインの配列および本数は出力バス１２４の場
合と同様である。
バス１２４およびデータ・インバス１２６のバスライン
の数が決定される。ｂｙ−４バージョンの場合、出力バ
ス１２４には４本のバスラインが存在し、そのうちの２
本は上位バンク１１６ｕ，１１７ｕ，１１８ｕ，１１９
ｕに対応し、残りの２本は下位バンク１１６ｌ，１１７
ｌ，１１８ｌ，１１９ｌに対応する。ｂｙ−８バージョ
ンの場合、出力バス１２４には８本のバスラインが存在
し、そのうちの４本は上位バンク１１６ｕ，１１７ｕ，
１１８ｕ，１１９ｕに対応し、残りの４本は下位バンク
１１６ｌ，１１７ｌ，１１８ｌ，１１９ｌに対応する。
ｂｙ−１６バージョンの場合、出力バス１２４には１６
本のバスラインが存在し、そのうちの８本が上位バンク
１１６ｕ，１１７ｕ，１１８ｕ，１１９ｕに対応し、残
りの８本は下位バンク１１６ｌ，１１７ｌ，１１８ｌ，
１１９ｌに対応している。データ・インバス１２６にお
けるバスラインの配列および本数は出力バス１２４の場
合と同様である。
【００４３】装置１００のバージョンにより、メイン出
力バス１２４またはメインデータ・インバス１２６の単
一のバスラインに接続されたアンプグループＡ１〜Ａ
８，Ｂ１〜Ｂ８，Ｃ１〜Ｃ８，Ｄ１〜Ｄ８，Ｅ１〜Ｅ
８，Ｆ１〜Ｆ８，Ｇ１〜Ｇ８，Ｈ１〜Ｈ８の数が決定さ
れる。ｂｙ−４バージョンの場合、単一のバスラインに
１６個のアンプグループが接続されている。バンク１１
６，１１７，１１８，１１９が上位および下位レベルに
分離されているので、単一のバスライン上の１６個のア
ンプグループはすべて同じレベルである。第１の例とし
て、Ａ１，Ａ３，Ａ５，Ａ７，Ｂ１，Ｂ３，Ｂ５，Ｂ
７，Ｃ１，Ｃ３，Ｃ５，Ｃ７，Ｄ１，Ｄ３，Ｄ５，Ｄ７
のメインアンプのグループにおいて、個々のグループの
メインアンプは同じバスラインに接続されているが、装
置１００のｂｙ−４バージョンへのメモリアクセスによ
りこれらのグループから１つのメインアンプがアクティ
ブにされる。第２の例として、Ｅ２，Ｅ４，Ｅ６，Ｅ
８，Ｆ２，Ｆ４，Ｆ６，Ｆ８，Ｇ２，Ｇ４，Ｇ６，Ｇ
８，Ｈ２，Ｈ４，Ｈ６，Ｈ８のグループにおいて、個々
のグループのメインアンプは同じバスラインに接続され
ているが、装置１００のｂｙ−４バージョンへのメモリ
アクセスによりこれらのグループから１つのメインアン
プがアクティブにされる。
力バス１２４またはメインデータ・インバス１２６の単
一のバスラインに接続されたアンプグループＡ１〜Ａ
８，Ｂ１〜Ｂ８，Ｃ１〜Ｃ８，Ｄ１〜Ｄ８，Ｅ１〜Ｅ
８，Ｆ１〜Ｆ８，Ｇ１〜Ｇ８，Ｈ１〜Ｈ８の数が決定さ
れる。ｂｙ−４バージョンの場合、単一のバスラインに
１６個のアンプグループが接続されている。バンク１１
６，１１７，１１８，１１９が上位および下位レベルに
分離されているので、単一のバスライン上の１６個のア
ンプグループはすべて同じレベルである。第１の例とし
て、Ａ１，Ａ３，Ａ５，Ａ７，Ｂ１，Ｂ３，Ｂ５，Ｂ
７，Ｃ１，Ｃ３，Ｃ５，Ｃ７，Ｄ１，Ｄ３，Ｄ５，Ｄ７
のメインアンプのグループにおいて、個々のグループの
メインアンプは同じバスラインに接続されているが、装
置１００のｂｙ−４バージョンへのメモリアクセスによ
りこれらのグループから１つのメインアンプがアクティ
ブにされる。第２の例として、Ｅ２，Ｅ４，Ｅ６，Ｅ
８，Ｆ２，Ｆ４，Ｆ６，Ｆ８，Ｇ２，Ｇ４，Ｇ６，Ｇ
８，Ｈ２，Ｈ４，Ｈ６，Ｈ８のグループにおいて、個々
のグループのメインアンプは同じバスラインに接続され
ているが、装置１００のｂｙ−４バージョンへのメモリ
アクセスによりこれらのグループから１つのメインアン
プがアクティブにされる。
【００４４】装置１００のｂｙ−８バージョンの場合、
単一のバスラインに８つのアンプグループが接続されて
いる。バンク１１６，１１７，１１８，１１９が上位お
よび下位レベルに分離されているので、単一のバスライ
ン上の８つのアンプグループはすべて同じレベルであ
る。第１の例として、Ａ１，Ａ５，Ｂ１，Ｂ５，Ｃ１，
Ｃ５，Ｄ１，Ｄ５のメインアンプのグループにおいて、
個々のグループのメインアンプは同じバスラインに接続
されているが、装置１００のｂｙ−８バージョンへのメ
モリアクセスによりこれらのグループから１つのメイン
アンプがアクティブにされる。第２の例として、Ｅ２，
Ｅ６，Ｆ２，Ｆ６，Ｇ２，Ｇ６，Ｈ２，Ｈ６のグループ
において、個々のグループのメインアンプは同じバスラ
インに接続されているが、装置１００のｂｙ−８バージ
ョンへのメモリアクセスによりこれらのグループから１
つのメインアンプがアクティブにされる。
単一のバスラインに８つのアンプグループが接続されて
いる。バンク１１６，１１７，１１８，１１９が上位お
よび下位レベルに分離されているので、単一のバスライ
ン上の８つのアンプグループはすべて同じレベルであ
る。第１の例として、Ａ１，Ａ５，Ｂ１，Ｂ５，Ｃ１，
Ｃ５，Ｄ１，Ｄ５のメインアンプのグループにおいて、
個々のグループのメインアンプは同じバスラインに接続
されているが、装置１００のｂｙ−８バージョンへのメ
モリアクセスによりこれらのグループから１つのメイン
アンプがアクティブにされる。第２の例として、Ｅ２，
Ｅ６，Ｆ２，Ｆ６，Ｇ２，Ｇ６，Ｈ２，Ｈ６のグループ
において、個々のグループのメインアンプは同じバスラ
インに接続されているが、装置１００のｂｙ−８バージ
ョンへのメモリアクセスによりこれらのグループから１
つのメインアンプがアクティブにされる。
【００４５】装置１００のｂｙ−１６バージョンの場
合、単一のバスラインに４つのアンプグループが接続さ
れている。バンク１１６，１１７，１１８，１１９が上
位および下位レベルに分離されているので、単一のバス
ライン上の４つのアンプグループはすべて同じレベルで
ある。第１の例として、Ａ１，Ｂ１，Ｃ１，Ｄ１のメイ
ンアンプのグループにおいて、個々のグループのメイン
アンプは同じバスラインに接続されているが、装置１０
０のｂｙ−１６バージョンへのメモリアクセスによりこ
れらのグループから１つのメインアンプがアクティブに
される。第２の例として、Ｅ４，Ｆ４，Ｇ４，Ｈ４のグ
ループにおいて、個々のグループのメインアンプは同じ
バスラインに接続されているが、装置１００のｂｙ−１
６バージョンへのメモリアクセスによりこれらのグルー
プから１つのメインアンプがアクティブにされる。
合、単一のバスラインに４つのアンプグループが接続さ
れている。バンク１１６，１１７，１１８，１１９が上
位および下位レベルに分離されているので、単一のバス
ライン上の４つのアンプグループはすべて同じレベルで
ある。第１の例として、Ａ１，Ｂ１，Ｃ１，Ｄ１のメイ
ンアンプのグループにおいて、個々のグループのメイン
アンプは同じバスラインに接続されているが、装置１０
０のｂｙ−１６バージョンへのメモリアクセスによりこ
れらのグループから１つのメインアンプがアクティブに
される。第２の例として、Ｅ４，Ｆ４，Ｇ４，Ｈ４のグ
ループにおいて、個々のグループのメインアンプは同じ
バスラインに接続されているが、装置１００のｂｙ−１
６バージョンへのメモリアクセスによりこれらのグルー
プから１つのメインアンプがアクティブにされる。
【００４６】装置１００のｂｙ−４バージョン、ｂｙ−
８バージョン、ｂｙ−１６バージョンに関して、異なる
数のアンプグループが単一のバスラインに同時に接続さ
れているため、メイン出力バス１２４の容量性負荷は各
バージョン毎に異なる。ｂｙ−４バージョンでは、接続
された１６個のメインアンプによる容量性負荷は比較的
大きいが、ｂｙ−１６バージョンの場合、接続された４
つのメインアンプによる容量性負荷は比較的小さい。こ
のキャパシタンスにおける不一致により複数の問題が生
じる。１つはＩ／Ｏ回路１１４に発生する。ｂｙ−４バ
ージョンもｂｙ−１６バージョンも、そのマスク層は１
つを除いて共通であるため、各バージョンに対するＩ／
Ｏ回路は実質的に同じである。しかし、メイン出力バス
１２４は、異なるバージョンに対して容量性負荷が異な
るため、Ｉ／Ｏ回路１１４へ駆動される信号は異なる時
間に到着する。その結果、バージョン間での信号の不一
致に起因するＩ／Ｏ回路においてエラーが生じることが
ある。他の問題は、ｂｙ−４バージョンは、一般的にｂ
ｙ−８バージョンおよびｂｙ−１６バージョンより動作
が遅くなることがある。
８バージョン、ｂｙ−１６バージョンに関して、異なる
数のアンプグループが単一のバスラインに同時に接続さ
れているため、メイン出力バス１２４の容量性負荷は各
バージョン毎に異なる。ｂｙ−４バージョンでは、接続
された１６個のメインアンプによる容量性負荷は比較的
大きいが、ｂｙ−１６バージョンの場合、接続された４
つのメインアンプによる容量性負荷は比較的小さい。こ
のキャパシタンスにおける不一致により複数の問題が生
じる。１つはＩ／Ｏ回路１１４に発生する。ｂｙ−４バ
ージョンもｂｙ−１６バージョンも、そのマスク層は１
つを除いて共通であるため、各バージョンに対するＩ／
Ｏ回路は実質的に同じである。しかし、メイン出力バス
１２４は、異なるバージョンに対して容量性負荷が異な
るため、Ｉ／Ｏ回路１１４へ駆動される信号は異なる時
間に到着する。その結果、バージョン間での信号の不一
致に起因するＩ／Ｏ回路においてエラーが生じることが
ある。他の問題は、ｂｙ−４バージョンは、一般的にｂ
ｙ−８バージョンおよびｂｙ−１６バージョンより動作
が遅くなることがある。
【００４７】これらの問題は、異なるバージョン毎にメ
イン出力バス１２４のバスラインの数を変更するだけで
なく、バスラインの幅をも変更することにより解決され
る。図７ａ〜７ｃを参照すると、メイン出力バス１２４
の一部が示されているが、それは上位バンク１１７ｕ
と、Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８
のグループのメインアンプと共に用いられる。各メイン
アンプの出力はＭＯＪ（図５）であるため、異なるメイ
ンアンプの出力は、それぞれがＢ１，Ｂ２，Ｂ３，Ｂ
４，Ｂ５，Ｂ６，Ｂ７，Ｂ８のグループのメインアンプ
回路の出力ＭＯＪに対応するＭＯＢ１，ＭＯＢ２，ＭＯ
Ｂ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯ
Ｂ８として参照される。更に、勿論、バンク部分１１７
ｕは、個々のバンク部分およびそれらのメイン出力バス
１２４への接続の典型にすぎない。また、メイン出力バ
ス１２４は各バージョン毎に異なっているため、以下、
ｂｙ−１６バージョン、ｂｙ−４バージョン、ｂｙ−８
バージョンに対するメイン出力バスをそれぞれ１２
４’，１２４”，１２４''' として参照する。
イン出力バス１２４のバスラインの数を変更するだけで
なく、バスラインの幅をも変更することにより解決され
る。図７ａ〜７ｃを参照すると、メイン出力バス１２４
の一部が示されているが、それは上位バンク１１７ｕ
と、Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８
のグループのメインアンプと共に用いられる。各メイン
アンプの出力はＭＯＪ（図５）であるため、異なるメイ
ンアンプの出力は、それぞれがＢ１，Ｂ２，Ｂ３，Ｂ
４，Ｂ５，Ｂ６，Ｂ７，Ｂ８のグループのメインアンプ
回路の出力ＭＯＪに対応するＭＯＢ１，ＭＯＢ２，ＭＯ
Ｂ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯ
Ｂ８として参照される。更に、勿論、バンク部分１１７
ｕは、個々のバンク部分およびそれらのメイン出力バス
１２４への接続の典型にすぎない。また、メイン出力バ
ス１２４は各バージョン毎に異なっているため、以下、
ｂｙ−１６バージョン、ｂｙ−４バージョン、ｂｙ−８
バージョンに対するメイン出力バスをそれぞれ１２
４’，１２４”，１２４''' として参照する。
【００４８】図７ａは、装置１００のｂｙ−１６バージ
ョンに用いられる８本のバスライン１６０ａ，１６０
ｂ，１６０ｃ，１６０ｄ，１６０ｅ，１６０ｆ，１６０
ｇ，１６０ｈを備えたメイン出力バス１２４’を示す。
個々の８本のバスライン１６０ａ〜１６０ｈは特定の幅
１６０ｗを有する。更に、個々のメインアンプ出力ＭＯ
Ｂ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯ
Ｂ６，ＭＯＢ７，ＭＯＢ８は、８本のバスライン１６０
ａ〜１６０ｈのうちの１つに接続されている。メインア
ンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，Ｍ
ＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、各バージョ
ンと整合するメタルマスク層の１つを用いて形成されて
いる。その結果、メインアンプ出力の形状は装置１００
の各バージョンに対して同じである。更に、メインアン
プ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯ
Ｂ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、従来のスルー
ホール技術を用いてバスライン１６０ａ〜１６０ｈに接
続されている。
ョンに用いられる８本のバスライン１６０ａ，１６０
ｂ，１６０ｃ，１６０ｄ，１６０ｅ，１６０ｆ，１６０
ｇ，１６０ｈを備えたメイン出力バス１２４’を示す。
個々の８本のバスライン１６０ａ〜１６０ｈは特定の幅
１６０ｗを有する。更に、個々のメインアンプ出力ＭＯ
Ｂ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯ
Ｂ６，ＭＯＢ７，ＭＯＢ８は、８本のバスライン１６０
ａ〜１６０ｈのうちの１つに接続されている。メインア
ンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，Ｍ
ＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、各バージョ
ンと整合するメタルマスク層の１つを用いて形成されて
いる。その結果、メインアンプ出力の形状は装置１００
の各バージョンに対して同じである。更に、メインアン
プ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯ
Ｂ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８は、従来のスルー
ホール技術を用いてバスライン１６０ａ〜１６０ｈに接
続されている。
【００４９】図７ｂは、装置１００のｂｙ−８バージョ
ンに用いられる４本のバスライン１６２ａ，１６２ｂ，
１６２ｃ，１６２ｄを備えたメイン出力バス１２４”を
示す。個々の４本のバスライン１６２ａ〜１６２ｄは特
定の幅１６２ｗ（ただし、１６２ｗ＞１６０ｗ）を有す
る。更に、個々のメインアンプ出力ＭＯＢ１，ＭＯＢ
２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ
７，ＭＯＢ８は、４本のバスライン１６２ａ〜１６２ｄ
のうちの１つに接続されている。メインアンプ出力ＭＯ
Ｂ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯ
Ｂ６，ＭＯＢ７，ＭＯＢ８の形状は装置１００の各バー
ジョンに対して一定であるため、バスライン１６２ａ〜
１６２ｄの幅１６２ｗは、図示されているように適切な
メインアンプ出力に重なり合うよう十分大きなものであ
る。
ンに用いられる４本のバスライン１６２ａ，１６２ｂ，
１６２ｃ，１６２ｄを備えたメイン出力バス１２４”を
示す。個々の４本のバスライン１６２ａ〜１６２ｄは特
定の幅１６２ｗ（ただし、１６２ｗ＞１６０ｗ）を有す
る。更に、個々のメインアンプ出力ＭＯＢ１，ＭＯＢ
２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ
７，ＭＯＢ８は、４本のバスライン１６２ａ〜１６２ｄ
のうちの１つに接続されている。メインアンプ出力ＭＯ
Ｂ１，ＭＯＢ２，ＭＯＢ３，ＭＯＢ４，ＭＯＢ５，ＭＯ
Ｂ６，ＭＯＢ７，ＭＯＢ８の形状は装置１００の各バー
ジョンに対して一定であるため、バスライン１６２ａ〜
１６２ｄの幅１６２ｗは、図示されているように適切な
メインアンプ出力に重なり合うよう十分大きなものであ
る。
【００５０】図７ｃは、装置１００のｂｙ−４バージョ
ンに用いられる２本のバスライン１６４ａ，１６４ｂを
備えたメイン出力バス１２４''' を示す。個々の２本の
バスライン１６４ａ，１６４ｂは特定の幅１６４ｗ（た
だし、１６４ｗ＞１６２ｗ＞１６０ｗ）を有する。更
に、個々のメインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯ
Ｂ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯ
Ｂ８は、２本のバスライン１６４ａ，１６４ｂのうちの
１つに接続されている。図７ｂに関連する上述のよう
に、メインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，
ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８の
形状は装置１００の各バージョンに対して一定であるた
め、バスライン１６４ａ，１６４ｂの幅１６４ｗは、図
示されているように適切なメインアンプ出力に重なり合
うよう十分大きなものである。
ンに用いられる２本のバスライン１６４ａ，１６４ｂを
備えたメイン出力バス１２４''' を示す。個々の２本の
バスライン１６４ａ，１６４ｂは特定の幅１６４ｗ（た
だし、１６４ｗ＞１６２ｗ＞１６０ｗ）を有する。更
に、個々のメインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯ
Ｂ３，ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯ
Ｂ８は、２本のバスライン１６４ａ，１６４ｂのうちの
１つに接続されている。図７ｂに関連する上述のよう
に、メインアンプ出力ＭＯＢ１，ＭＯＢ２，ＭＯＢ３，
ＭＯＢ４，ＭＯＢ５，ＭＯＢ６，ＭＯＢ７，ＭＯＢ８の
形状は装置１００の各バージョンに対して一定であるた
め、バスライン１６４ａ，１６４ｂの幅１６４ｗは、図
示されているように適切なメインアンプ出力に重なり合
うよう十分大きなものである。
【００５１】装置１００の異なるバージョン毎に異なる
バス幅を提供することにより、バージョン毎のキャパシ
タンスの差異により引き起こされる時間遅延は等化され
る。この時間遅延は、メイン出力バス１２４のバスライ
ンのＲＣ定数により決定される（ここで、Ｒは各バスラ
インの抵抗、Ｃは各バスラインのキャパシタンスを表
す）。バスラインの幅を広くすることにより、各バスラ
インの抵抗は減少する。このようにして、ｂｙ−４バー
ジョンのバスライン１６４ａ，１６４ｂのＲは比較的小
さくなり、これらのバスラインのＣは比較的大きくな
る。反対に、ｂｙ−１６バージョンのバスライン１６０
ａ〜１６０ｈのＲは比較的大きくなり、これらのバスラ
インのＣは比較的小さくなる。その結果、装置１００の
各バージョンのバスラインにおける時間遅延、即ちＲＣ
定数は非常に類似したものとなり、異なるバージョンの
バスラインの信号性能は、かなり整合したものとなる。
バス幅を提供することにより、バージョン毎のキャパシ
タンスの差異により引き起こされる時間遅延は等化され
る。この時間遅延は、メイン出力バス１２４のバスライ
ンのＲＣ定数により決定される（ここで、Ｒは各バスラ
インの抵抗、Ｃは各バスラインのキャパシタンスを表
す）。バスラインの幅を広くすることにより、各バスラ
インの抵抗は減少する。このようにして、ｂｙ−４バー
ジョンのバスライン１６４ａ，１６４ｂのＲは比較的小
さくなり、これらのバスラインのＣは比較的大きくな
る。反対に、ｂｙ−１６バージョンのバスライン１６０
ａ〜１６０ｈのＲは比較的大きくなり、これらのバスラ
インのＣは比較的小さくなる。その結果、装置１００の
各バージョンのバスラインにおける時間遅延、即ちＲＣ
定数は非常に類似したものとなり、異なるバージョンの
バスラインの信号性能は、かなり整合したものとなる。
【００５２】図９を参照すると、装置２００は本発明が
適用される他の実施形態のＳＤＲＡＭが示されている。
装置２００はＸラッチプリデコーダ、Ｘデコーダ、Ｙラ
ッチプリデコーダ、Ｙデコーダ、メモリアレイ、センス
アンプ等を各々持つ４つのバンクＢＡＮＫ０〜ＢＡＮＫ
３で構成された６４ＭＳＤＲＡＭである。しかし、本発
明はＳＤＲＡＭに限定されるものではなく、他のタイプ
のランダムアクセスメモリ（ＲＡＭ）を含み、更に、バ
ンク構成も特に限定されることもない。更に言えば、異
なる複数の電源電圧レベルを必要とするアレイタイプの
集積回路に用いてもよい。以下に述べる電圧レベルは説
明の為のみのものであり本発明を限定することを意図し
たものでない。
適用される他の実施形態のＳＤＲＡＭが示されている。
装置２００はＸラッチプリデコーダ、Ｘデコーダ、Ｙラ
ッチプリデコーダ、Ｙデコーダ、メモリアレイ、センス
アンプ等を各々持つ４つのバンクＢＡＮＫ０〜ＢＡＮＫ
３で構成された６４ＭＳＤＲＡＭである。しかし、本発
明はＳＤＲＡＭに限定されるものではなく、他のタイプ
のランダムアクセスメモリ（ＲＡＭ）を含み、更に、バ
ンク構成も特に限定されることもない。更に言えば、異
なる複数の電源電圧レベルを必要とするアレイタイプの
集積回路に用いてもよい。以下に述べる電圧レベルは説
明の為のみのものであり本発明を限定することを意図し
たものでない。
【００５３】装置２００は入力パッド２０２、２０４を
介して外部電源Ｖｄｄおよび外部電源Ｖｓｓを受ける。
外部電源Ｖｄｄは約3.３Ｖであり、外部電源Ｖｓｓは約
０Ｖの接地電圧である。更に、装置２００は図８に示さ
れるようなメモリセルを有する。また、約2.２Ｖの内部
電圧Ｖｄｌを供給する電圧レギュレータＶｄｌ ｇｅｎ
２０６を含む。
介して外部電源Ｖｄｄおよび外部電源Ｖｓｓを受ける。
外部電源Ｖｄｄは約3.３Ｖであり、外部電源Ｖｓｓは約
０Ｖの接地電圧である。更に、装置２００は図８に示さ
れるようなメモリセルを有する。また、約2.２Ｖの内部
電圧Ｖｄｌを供給する電圧レギュレータＶｄｌ ｇｅｎ
２０６を含む。
【００５４】装置２００は図示しない複数のアドレス入
力パッドを介してアドレス信号を受ける。更に、入力さ
れたアドレス信号はＬＶＴＴＬレベルからＣＭＯＳレベ
ルまたはチップ内レベルに変換するためのアドレス初段
回路ＬＶＣ２０８を介して各バンクＢＡＮＫ０〜ＢＡＮ
Ｋ３に入力される。Ｙラッチカウンタ２１０はバースト
モード時に入力したアドレス信号をラッチしカウンタに
よってそのアドレス信号を更新する。アドレス初段回路
ＬＶＣ２０８やＹラッチカウンタ２１０は、従来から存
在する回路を用いることができる。
力パッドを介してアドレス信号を受ける。更に、入力さ
れたアドレス信号はＬＶＴＴＬレベルからＣＭＯＳレベ
ルまたはチップ内レベルに変換するためのアドレス初段
回路ＬＶＣ２０８を介して各バンクＢＡＮＫ０〜ＢＡＮ
Ｋ３に入力される。Ｙラッチカウンタ２１０はバースト
モード時に入力したアドレス信号をラッチしカウンタに
よってそのアドレス信号を更新する。アドレス初段回路
ＬＶＣ２０８やＹラッチカウンタ２１０は、従来から存
在する回路を用いることができる。
【００５５】装置２００は、図示しないＩ／Ｏパッドを
介してデータの読出しまたは書込みを行う。さらに読出
しまたは書込みが行われるデータは、データ初段回路Ｄ
Ｑ１〜ＤＱ４、２１２、２１８によってＬＶＴＴＬレベ
ル、ＣＭＯＳレベルまたは特定のレベルに変換される。
データ初段回路２１２、２１８は、ハイインピーダンス
コントロール回路Ｈｉ−Ｚ Ｃｏｎｔｒｏｌ ２２０に
よって制御される複数のＣＭＯＳ入出力バッファＣＭＯ
Ｓ ｂｕｆｆ２２２、２２８に接続されている。ハイイ
ンピーダンスコントロール回路Ｈｉ−Ｚ Ｃｏｎｔｒｏ
ｌ ２２０は、アドレス初段回路２０８およびデータ初
段回路２１２、２１８と同様に外部から入力される制御
信号に対してレベル変換を行ない、また、ハイインピー
ダンスコントロール回路Ｈｉ−Ｚ Ｃｏｎｔｒｏｌ ２
２０は、内部制御信号を出力するマスクコントロール回
路ＤＱＭ２３０によって制御される。ここでマスクコン
トロールとはデータの入出力バッファを動作タイミング
に応じてハイインピーダンスまたはロウインピーダンス
に制御することを言う。複数のＣＭＯＳ入出力バッファ
ＣＭＯＳ ｂｕｆｆ２２２、２２８の各々は、さらに複
数のレイテンシーラッチ回路Ｌａｔｅｎｃｙ Ｌａｔｃ
ｈ２３２、２３８の各々に接続されている。モードデコ
ーダラッチ回路２４０は、セットコマンドでバーストモ
ードがセットされるときに発生するモードデコーダラッ
チセット信号ＭＲＳによりＣＡＳレイテンシーＣＬ、Ｂ
ｕｓｔレイテンシーＢＬ等を出力する。レイテンシーコ
ントロール回路２４４は、前記ＣＬ、ＢＬ等が出力され
るのに伴って後述するコントロール系回路２４２からの
ラッチ更新信号（内部クロック）を受けレイテンシーラ
ッチ回路２３２、２３８のための制御信号を出力する。
制御信号を受けたレイテンシーラッチ回路２３２、２３
８は前記ＣＬ、ＢＬ等に対応したデータの書込み読出し
を行なう。
介してデータの読出しまたは書込みを行う。さらに読出
しまたは書込みが行われるデータは、データ初段回路Ｄ
Ｑ１〜ＤＱ４、２１２、２１８によってＬＶＴＴＬレベ
ル、ＣＭＯＳレベルまたは特定のレベルに変換される。
データ初段回路２１２、２１８は、ハイインピーダンス
コントロール回路Ｈｉ−Ｚ Ｃｏｎｔｒｏｌ ２２０に
よって制御される複数のＣＭＯＳ入出力バッファＣＭＯ
Ｓ ｂｕｆｆ２２２、２２８に接続されている。ハイイ
ンピーダンスコントロール回路Ｈｉ−Ｚ Ｃｏｎｔｒｏ
ｌ ２２０は、アドレス初段回路２０８およびデータ初
段回路２１２、２１８と同様に外部から入力される制御
信号に対してレベル変換を行ない、また、ハイインピー
ダンスコントロール回路Ｈｉ−Ｚ Ｃｏｎｔｒｏｌ ２
２０は、内部制御信号を出力するマスクコントロール回
路ＤＱＭ２３０によって制御される。ここでマスクコン
トロールとはデータの入出力バッファを動作タイミング
に応じてハイインピーダンスまたはロウインピーダンス
に制御することを言う。複数のＣＭＯＳ入出力バッファ
ＣＭＯＳ ｂｕｆｆ２２２、２２８の各々は、さらに複
数のレイテンシーラッチ回路Ｌａｔｅｎｃｙ Ｌａｔｃ
ｈ２３２、２３８の各々に接続されている。モードデコ
ーダラッチ回路２４０は、セットコマンドでバーストモ
ードがセットされるときに発生するモードデコーダラッ
チセット信号ＭＲＳによりＣＡＳレイテンシーＣＬ、Ｂ
ｕｓｔレイテンシーＢＬ等を出力する。レイテンシーコ
ントロール回路２４４は、前記ＣＬ、ＢＬ等が出力され
るのに伴って後述するコントロール系回路２４２からの
ラッチ更新信号（内部クロック）を受けレイテンシーラ
ッチ回路２３２、２３８のための制御信号を出力する。
制御信号を受けたレイテンシーラッチ回路２３２、２３
８は前記ＣＬ、ＢＬ等に対応したデータの書込み読出し
を行なう。
【００５６】データ初段回路、ＣＭＯＳ入出力バッフ
ァ、レイテンシーラッチ回路、図示しないＩ／Ｏパッド
の数は装置２００のデータ幅を決定する。一般的にデー
タ幅は４、８又は１６ビット幅である。例えば、装置２
００のデータ幅は４ビットであり、図示しない４個のＩ
／Ｏパッドと、代表として２個を図示しているデータ初
段回路、ＣＭＯＳ入出力バッファ、レイテンシーラッチ
回路を各々４個づつ備えている。
ァ、レイテンシーラッチ回路、図示しないＩ／Ｏパッド
の数は装置２００のデータ幅を決定する。一般的にデー
タ幅は４、８又は１６ビット幅である。例えば、装置２
００のデータ幅は４ビットであり、図示しない４個のＩ
／Ｏパッドと、代表として２個を図示しているデータ初
段回路、ＣＭＯＳ入出力バッファ、レイテンシーラッチ
回路を各々４個づつ備えている。
【００５７】装置２００は、チップ選択コマンドＣＳ
／、ロウアドレスコマンドＲＡＳ／、カラムアドレスコ
マンドＣＡＳ／、ライトイネーブルコマンドＷＥ、クロ
ックＣＬＫ、クロックイネーブルＣＬＥを外部から各々
入力し内部信号を発生するコントロール系回路２４２を
備える。なお、ここで示す”／”はコマンド入力がロウ
レベルのときコマンド入力サイクルが有効になることを
示す。入力されたコマンドによりコントロール系回路２
４２は、モードデコーダラッチセット信号ＭＲＳ、信号
Ｂｃｕ、信号Ｂａｃｔ／Ｐｒｅ、信号Ｒ／Ｗ、ラッチ更
新信号を各々出力する。モードデコーダラッチセット信
号ＭＲＳはモードデコーダラッチに内部アドレス信号を
取り込むための信号である。信号Ｂｃｕは読出しまたは
書込みのときにアドレス信号を取込み、バーストモード
のときにＹラッチカウンタ２１０のカウントアップを制
御するための信号である。信号Ｂａｃｔ／Ｐｒｅはバン
ク別にアクティブおよびバンクのプリチャージを制御す
るための信号である。信号Ｒ／Ｗはバンク別に書込みま
たは読出しを制御するための信号である。ラッチ更新信
号は前記モードデコーダラッチ回路２４０の出力ＣＡＳ
レイテンシーＣＬ毎に発生しレイテンシーコントロール
回路２４４を制御するために用いられる内部クロック信
号である。
／、ロウアドレスコマンドＲＡＳ／、カラムアドレスコ
マンドＣＡＳ／、ライトイネーブルコマンドＷＥ、クロ
ックＣＬＫ、クロックイネーブルＣＬＥを外部から各々
入力し内部信号を発生するコントロール系回路２４２を
備える。なお、ここで示す”／”はコマンド入力がロウ
レベルのときコマンド入力サイクルが有効になることを
示す。入力されたコマンドによりコントロール系回路２
４２は、モードデコーダラッチセット信号ＭＲＳ、信号
Ｂｃｕ、信号Ｂａｃｔ／Ｐｒｅ、信号Ｒ／Ｗ、ラッチ更
新信号を各々出力する。モードデコーダラッチセット信
号ＭＲＳはモードデコーダラッチに内部アドレス信号を
取り込むための信号である。信号Ｂｃｕは読出しまたは
書込みのときにアドレス信号を取込み、バーストモード
のときにＹラッチカウンタ２１０のカウントアップを制
御するための信号である。信号Ｂａｃｔ／Ｐｒｅはバン
ク別にアクティブおよびバンクのプリチャージを制御す
るための信号である。信号Ｒ／Ｗはバンク別に書込みま
たは読出しを制御するための信号である。ラッチ更新信
号は前記モードデコーダラッチ回路２４０の出力ＣＡＳ
レイテンシーＣＬ毎に発生しレイテンシーコントロール
回路２４４を制御するために用いられる内部クロック信
号である。
【００５８】装置２００は、６４Ｍ（１Ｍは１，０４
８，７５６に等しい）の図８に示すようなメモリセルを
複数備える。メモリセルは約０Ｖ（Ｖｓｓ）と約2.２Ｖ
（Ｖｄｌ）との間の電圧レベルで動作する。配置された
複数のメモリセルはメモリバンクＢＡＮＫ０〜ＢＡＮＫ
３にグループ分けされており、個々のバンクは、Ｘラッ
チプリデコーダＸｌａｔｃｈ ｐｒｅ−ｄｅｃ、Ｘデコ
ーダＸｄｅｃ、ＹプリデコーダＹｐｒｅ−ｄｅｃ、Ｙデ
コーダＹｄｅｃ、メモリマットＭａｔ、図１０に示され
るようなセンスアンプ回路ＳＡ、図１１に示されるよう
なＩ／Ｏ選択部回路４００を備える。前記Ｉ／Ｏ選択部
回路４００は、ローカル入出力ＬＩＯＴ、ＬＩＯＥとメ
イン入出力ＭＩＯＢ、ＭＩＯＴとの接続または非接続を
選択するために用いられる。なお、図１０に示すセンス
アンプ回路ＳＡおよび図１１に示すＩ／Ｏ選択部回路に
ついては後で詳細に説明する。
８，７５６に等しい）の図８に示すようなメモリセルを
複数備える。メモリセルは約０Ｖ（Ｖｓｓ）と約2.２Ｖ
（Ｖｄｌ）との間の電圧レベルで動作する。配置された
複数のメモリセルはメモリバンクＢＡＮＫ０〜ＢＡＮＫ
３にグループ分けされており、個々のバンクは、Ｘラッ
チプリデコーダＸｌａｔｃｈ ｐｒｅ−ｄｅｃ、Ｘデコ
ーダＸｄｅｃ、ＹプリデコーダＹｐｒｅ−ｄｅｃ、Ｙデ
コーダＹｄｅｃ、メモリマットＭａｔ、図１０に示され
るようなセンスアンプ回路ＳＡ、図１１に示されるよう
なＩ／Ｏ選択部回路４００を備える。前記Ｉ／Ｏ選択部
回路４００は、ローカル入出力ＬＩＯＴ、ＬＩＯＥとメ
イン入出力ＭＩＯＢ、ＭＩＯＴとの接続または非接続を
選択するために用いられる。なお、図１０に示すセンス
アンプ回路ＳＡおよび図１１に示すＩ／Ｏ選択部回路に
ついては後で詳細に説明する。
【００５９】図１０および図１１は、装置２００に用い
られるセンスアンプ回路３００およびＩ／Ｏ選択部回路
４００を示している。図１２は装置２００のバンクがア
クティブ動作時のセンスアンプ回路３００とＩ／Ｏ選択
部回路４００の各信号の波形図を示している。図１３は
各バンクのプリチャージ動作時のセンスアンプ回路３０
０とＩ／Ｏ選択部回路４００の各信号の波形図を示して
いる。以下、バンクアクティブ動作時とプリチャージ動
作時について説明する。
られるセンスアンプ回路３００およびＩ／Ｏ選択部回路
４００を示している。図１２は装置２００のバンクがア
クティブ動作時のセンスアンプ回路３００とＩ／Ｏ選択
部回路４００の各信号の波形図を示している。図１３は
各バンクのプリチャージ動作時のセンスアンプ回路３０
０とＩ／Ｏ選択部回路４００の各信号の波形図を示して
いる。以下、バンクアクティブ動作時とプリチャージ動
作時について説明する。
【００６０】図１０、図１１および図１２を参照する
と、各回路のバンクアクティブ動作が示されている。各
バンクがアクティブになることにより、センスアンプ回
路３００の各ノードをＶｄｌ／２レベルにプリチャージ
するための動作が終了する。すなわち、制御信号ＢＬＥ
ＱＢがＶｄｄレベルのハイレベルからＶｓｓレベルのロ
ウレベルに遷移し、センスアンプ回路３００のプリチャ
ージＭＯＳＦＥＴがオフ状態となりチャージ動作が中止
され、センスアンプ回路３００が動作可能な状態とな
る。また、Ｉ／Ｏ選択部回路４００のローカル入出力Ｌ
ＩＯＴ、ＬＩＯＢをＶｄｌ／２レベルにプリチャージす
るための動作が終了する。すなわち、制御信号ＢＬＥＱ
ＢがＶｄｄレベルのハイレベルからＶｓｓレベルのロウ
レベルに遷移する。その結果、インバータ回路４０２、
４０４の出力信号がＩ／Ｏ選択部回路４００のプリチャ
ージＭＯＳＦＥＴをオフ状態にし、ローカル入出力ＬＩ
ＯＴ、ＬＩＯＢのプリチャージ動作が中止される。従っ
て、センスアンプ回路３００のプリチャージ動作が中止
されるよりもインバータ回路４０２、４０４の遅延時間
だけ遅延してＩ／Ｏ選択部回路４００のローカル入出力
ＬＩＯＴ、ＬＩＯＢのプリチャージ動作が中止される。
さらに制御信号ＢＬＥＱＢはローカル入出力ＬＩＯＴ、
ＬＩＯＢとメイン入出力ＭＩＯＴ、ＭＩＯＢとを接続し
動作可能な状態にするための制御信号としても用いられ
ている。
と、各回路のバンクアクティブ動作が示されている。各
バンクがアクティブになることにより、センスアンプ回
路３００の各ノードをＶｄｌ／２レベルにプリチャージ
するための動作が終了する。すなわち、制御信号ＢＬＥ
ＱＢがＶｄｄレベルのハイレベルからＶｓｓレベルのロ
ウレベルに遷移し、センスアンプ回路３００のプリチャ
ージＭＯＳＦＥＴがオフ状態となりチャージ動作が中止
され、センスアンプ回路３００が動作可能な状態とな
る。また、Ｉ／Ｏ選択部回路４００のローカル入出力Ｌ
ＩＯＴ、ＬＩＯＢをＶｄｌ／２レベルにプリチャージす
るための動作が終了する。すなわち、制御信号ＢＬＥＱ
ＢがＶｄｄレベルのハイレベルからＶｓｓレベルのロウ
レベルに遷移する。その結果、インバータ回路４０２、
４０４の出力信号がＩ／Ｏ選択部回路４００のプリチャ
ージＭＯＳＦＥＴをオフ状態にし、ローカル入出力ＬＩ
ＯＴ、ＬＩＯＢのプリチャージ動作が中止される。従っ
て、センスアンプ回路３００のプリチャージ動作が中止
されるよりもインバータ回路４０２、４０４の遅延時間
だけ遅延してＩ／Ｏ選択部回路４００のローカル入出力
ＬＩＯＴ、ＬＩＯＢのプリチャージ動作が中止される。
さらに制御信号ＢＬＥＱＢはローカル入出力ＬＩＯＴ、
ＬＩＯＢとメイン入出力ＭＩＯＴ、ＭＩＯＢとを接続し
動作可能な状態にするための制御信号としても用いられ
ている。
【００６１】Ｉ／Ｏ選択部回路４００のローカル入出力
ＬＩＯＴ、ＬＩＯＢとメイン入出力ＭＩＯＢ、ＭＩＯＴ
とが接続される直前においてメイン入出力信号ＭＩＯ
Ｔ、ＭＩＯＢはＶｄｌレベルであり、センスアンプ回路
３００およびＩ／Ｏ選択部回路４００のローカル入出力
信号ＬＩＯＴ、ＬＩＯＢの電圧レベルはＶｄｌ／２レベ
ルである。ローカル入出力ＬＩＯＴ、ＬＩＯＢとメイン
入出力ＭＩＯＴ、ＭＩＯＢとが接続されるとメイン入出
力ＭＩＯＴ、ＭＩＯＢはＶｄｌレベルからＶｄｌ／２レ
ベル方向に向かって遷移し、ローカル入出力信号ＬＩＯ
Ｔ、ＬＩＯＢはＶｄｌ／２レベルからＶｄｌレベルへ向
かって遷移する。
ＬＩＯＴ、ＬＩＯＢとメイン入出力ＭＩＯＢ、ＭＩＯＴ
とが接続される直前においてメイン入出力信号ＭＩＯ
Ｔ、ＭＩＯＢはＶｄｌレベルであり、センスアンプ回路
３００およびＩ／Ｏ選択部回路４００のローカル入出力
信号ＬＩＯＴ、ＬＩＯＢの電圧レベルはＶｄｌ／２レベ
ルである。ローカル入出力ＬＩＯＴ、ＬＩＯＢとメイン
入出力ＭＩＯＴ、ＭＩＯＢとが接続されるとメイン入出
力ＭＩＯＴ、ＭＩＯＢはＶｄｌレベルからＶｄｌ／２レ
ベル方向に向かって遷移し、ローカル入出力信号ＬＩＯ
Ｔ、ＬＩＯＢはＶｄｌ／２レベルからＶｄｌレベルへ向
かって遷移する。
【００６２】図２に示されるように書込みアンプ回路２
０はメイン入出力ＭＩＯＴ、ＭＩＯＢに接続されてい
る。メイン入出力ＭＩＯＴ、ＭＩＯＢに接続されている
書込みアンプ回路２０の信号線ＭＩＬＳＢ、ＭＩＬＳＴ
はＶｄｌ電圧に接続されているプリチャージ回路ＷＡＰ
によりＶｄｌレベルにプリチャージされている。従っ
て、信号線ＭＩＬＳＢ、ＭＩＬＳＴに接続されているメ
イン入出力信号ＭＩＯＴ、ＭＩＯＢおよびローカル入出
力信号ＬＩＯＴ、ＬＩＯＢの電圧レベルは書込みアンプ
回路２０の信号線ＭＩＬＳＢ、ＭＩＬＳＴのプリチャー
ジ電圧Ｖｄｌレベルになる。
０はメイン入出力ＭＩＯＴ、ＭＩＯＢに接続されてい
る。メイン入出力ＭＩＯＴ、ＭＩＯＢに接続されている
書込みアンプ回路２０の信号線ＭＩＬＳＢ、ＭＩＬＳＴ
はＶｄｌ電圧に接続されているプリチャージ回路ＷＡＰ
によりＶｄｌレベルにプリチャージされている。従っ
て、信号線ＭＩＬＳＢ、ＭＩＬＳＴに接続されているメ
イン入出力信号ＭＩＯＴ、ＭＩＯＢおよびローカル入出
力信号ＬＩＯＴ、ＬＩＯＢの電圧レベルは書込みアンプ
回路２０の信号線ＭＩＬＳＢ、ＭＩＬＳＴのプリチャー
ジ電圧Ｖｄｌレベルになる。
【００６３】シェアード信号ＳＨＲ０が各々Ｖｄｄより
もさらに高い電圧レベルＶｐｐとＶｓｓレベルに遷移す
ると、ビット線ＢＬ０Ｂ、ＢＬ０Ｔとセンスアンプ回路
３００の信号線３０２、３０４とが接続状態になり、ビ
ット線ＢＬ０Ｂ、ＢＬ０Ｔの電圧レベルの差が図１０に
示される信号線３０２、３０４に現れる。外部またはア
ドレスラッチカウンタ（図９参照）からのアドレス信号
によりワード線ＳＷＬ０（図８参照）がＶｐｐレベルに
立ち上がる。ある一定時間経過するとセンスアンプ活性
化信号ＳＤＰ、ＳＤＮが各々ＶｄｌレベルおよびＶｓｓ
レベルに遷移し、ビット線ＢＬ０Ｂ、ＢＬ０Ｔの電圧レ
ベルの差をセンスアンプ回路３００のセンスアンプ部Ｓ
ＡＮ、ＳＮＰでさらに増幅する。その後カラム選択信号
ＹＳが立ち上がり外部からのデータの書込みまたはメモ
リセルからのデータの読出しを行なう。
もさらに高い電圧レベルＶｐｐとＶｓｓレベルに遷移す
ると、ビット線ＢＬ０Ｂ、ＢＬ０Ｔとセンスアンプ回路
３００の信号線３０２、３０４とが接続状態になり、ビ
ット線ＢＬ０Ｂ、ＢＬ０Ｔの電圧レベルの差が図１０に
示される信号線３０２、３０４に現れる。外部またはア
ドレスラッチカウンタ（図９参照）からのアドレス信号
によりワード線ＳＷＬ０（図８参照）がＶｐｐレベルに
立ち上がる。ある一定時間経過するとセンスアンプ活性
化信号ＳＤＰ、ＳＤＮが各々ＶｄｌレベルおよびＶｓｓ
レベルに遷移し、ビット線ＢＬ０Ｂ、ＢＬ０Ｔの電圧レ
ベルの差をセンスアンプ回路３００のセンスアンプ部Ｓ
ＡＮ、ＳＮＰでさらに増幅する。その後カラム選択信号
ＹＳが立ち上がり外部からのデータの書込みまたはメモ
リセルからのデータの読出しを行なう。
【００６４】図１０、図１１および図１３を参照する
と、各回路のプリチャージ動作が示されている。まず、
書込みまたは読出しが終了したことによりワード線ＳＷ
Ｌ０はＶｐｐレベルのハイレベルからＶｓｓレベルのロ
ウレベルに遷移する。ワード線ＳＷＬ０がＶｓｓレベル
に遷移した時点でシェアード信号ＳＨＲ０およびＳＨＲ
１がＶｄｄレベルに遷移する。次に、制御信号ＢＬＥＱ
ＢがＶｓｓのロウレベルからＶｄｄのハイレベルに遷移
することにより、センスアンプ回路３００のプリチャー
ジＭＯＳＦＥＴがオン状態になり、センスアンプ回路３
００の各ノードがＶｄｌ／２Ｖレベルにプリチャージさ
れる。
と、各回路のプリチャージ動作が示されている。まず、
書込みまたは読出しが終了したことによりワード線ＳＷ
Ｌ０はＶｐｐレベルのハイレベルからＶｓｓレベルのロ
ウレベルに遷移する。ワード線ＳＷＬ０がＶｓｓレベル
に遷移した時点でシェアード信号ＳＨＲ０およびＳＨＲ
１がＶｄｄレベルに遷移する。次に、制御信号ＢＬＥＱ
ＢがＶｓｓのロウレベルからＶｄｄのハイレベルに遷移
することにより、センスアンプ回路３００のプリチャー
ジＭＯＳＦＥＴがオン状態になり、センスアンプ回路３
００の各ノードがＶｄｌ／２Ｖレベルにプリチャージさ
れる。
【００６５】図９に示す個々のバンクの回路群ＷＡ／Ｍ
Ａ２４６は、各々８個のメインアンプ回路と８個の書込
みアンプ回路とを備えており、メインアンプ回路および
書込みアンプ回路は図５および図２に示したものを用い
る。
Ａ２４６は、各々８個のメインアンプ回路と８個の書込
みアンプ回路とを備えており、メインアンプ回路および
書込みアンプ回路は図５および図２に示したものを用い
る。
【００６６】図１４には、図２に示されている書込みア
ンプ回路２０および図５に示されている本発明のメイン
アンプ回路１３０の書込み時の様々な入力信号および出
力信号の詳細な波形が示されており、図１４（ｃ）は、
図６で示されている書込み時の波形をさらに詳細に示し
たものである。各々の内部制御信号の電圧レベルは、図
１４（ａ）で示されるようにＶｄｄレベルをハイレベル
としＶｓｓレベルをロウレベルにする動作電圧レベルで
ある。しかし、図１４（ｂ）で示されるように第１およ
び第２の書込み信号ＭＤＩＢおよびＭＤＩＴは、Ｖｄｄ
レベルをハイレベルとしＶｓｓレベルをロウレベルとす
るのに対し、メモリセルへ書込まれる信号つまりメイン
入出力信号ＭＩＯＴ、ＭＩＯＢは、Ｖｄｌレベルをハイ
レベルとしＶｓｓレベルをロウレベルにする電圧レベル
としている。つまり、この書込みアンプ回路２０はハイ
レベルをＶｄｄレベルからＶｄｌレベルへレベル変換を
している。
ンプ回路２０および図５に示されている本発明のメイン
アンプ回路１３０の書込み時の様々な入力信号および出
力信号の詳細な波形が示されており、図１４（ｃ）は、
図６で示されている書込み時の波形をさらに詳細に示し
たものである。各々の内部制御信号の電圧レベルは、図
１４（ａ）で示されるようにＶｄｄレベルをハイレベル
としＶｓｓレベルをロウレベルにする動作電圧レベルで
ある。しかし、図１４（ｂ）で示されるように第１およ
び第２の書込み信号ＭＤＩＢおよびＭＤＩＴは、Ｖｄｄ
レベルをハイレベルとしＶｓｓレベルをロウレベルとす
るのに対し、メモリセルへ書込まれる信号つまりメイン
入出力信号ＭＩＯＴ、ＭＩＯＢは、Ｖｄｌレベルをハイ
レベルとしＶｓｓレベルをロウレベルにする電圧レベル
としている。つまり、この書込みアンプ回路２０はハイ
レベルをＶｄｄレベルからＶｄｌレベルへレベル変換を
している。
【００６７】期間１５２にメインアンププリチャージ信
号ＭＡＰＪに同期する信号Ｎ１’がハイレベルであるこ
とによって、メイン入出力ＭＩＯＴ、ＭＩＯＢは信号Ｎ
１’がゲートに入力されているＰＭＯＳ（一対のスイッ
チＭＯＳＦＥＴ、Ｑ１、Ｑ２）を境に分離されている。
その結果、一方のデータ線対（ｌ１、ｌ２）のプリチャ
ージ電圧レベルＶｄｌと、他方のデータ線対（ｍ１、ｍ
２）のプリチャージ電圧レベルであるＶｄｄレベルとを
分離することができる。
号ＭＡＰＪに同期する信号Ｎ１’がハイレベルであるこ
とによって、メイン入出力ＭＩＯＴ、ＭＩＯＢは信号Ｎ
１’がゲートに入力されているＰＭＯＳ（一対のスイッ
チＭＯＳＦＥＴ、Ｑ１、Ｑ２）を境に分離されている。
その結果、一方のデータ線対（ｌ１、ｌ２）のプリチャ
ージ電圧レベルＶｄｌと、他方のデータ線対（ｍ１、ｍ
２）のプリチャージ電圧レベルであるＶｄｄレベルとを
分離することができる。
【００６８】もし、メイン入出力ＭＩＯＴ、ＭＩＯＢが
前記ＰＭＯＳ（Ｑ１、Ｑ２）を境に分離されない場合、
Ｖｄｄレベルにプリチャージされるデータ線対（ｍ１、
ｍ２）よりデータ線対（ｌ１、ｌ２）のほうが電圧レベ
ルが低いため、前記データ線対（ｌ１、ｌ２）の電圧レ
ベルはＶｄｄレベルへ遷移してしまう。
前記ＰＭＯＳ（Ｑ１、Ｑ２）を境に分離されない場合、
Ｖｄｄレベルにプリチャージされるデータ線対（ｍ１、
ｍ２）よりデータ線対（ｌ１、ｌ２）のほうが電圧レベ
ルが低いため、前記データ線対（ｌ１、ｌ２）の電圧レ
ベルはＶｄｄレベルへ遷移してしまう。
【００６９】従って、信号ＭＩＯＴ、ＭＩＯＢは、信号
Ｎ１’がゲートに入力されているＰＭＯＳ（Ｑ１、Ｑ
２）を境にデータ線対（ｌ１、ｌ２）とデータ線対（ｍ
１、ｍ２）とに分離されることにより、書込みアンプ回
路２０のＶｄｌ電圧端子とデータ線対（ｍ１、ｍ２）を
プリチャージするためのＶｄｄ電圧端子との短絡により
無駄な電流が流れることを防止できる。つまり、信号Ｍ
ＡＰＪによって駆動されるプリチャージＭＯＳＦＥＴが
オン状態であるときは、信号Ｎ１’によって制御される
ＰＭＯＳ（Ｑ１、Ｑ２）はオフ状態にされるので、デー
タ線対（ｍ１、ｍ２）をプリチャージするＶｄｄ電圧端
子と書込みアンプ回路２０のＶｄｌ電圧端子との短絡に
よる無駄な電流消費を防止することができる。
Ｎ１’がゲートに入力されているＰＭＯＳ（Ｑ１、Ｑ
２）を境にデータ線対（ｌ１、ｌ２）とデータ線対（ｍ
１、ｍ２）とに分離されることにより、書込みアンプ回
路２０のＶｄｌ電圧端子とデータ線対（ｍ１、ｍ２）を
プリチャージするためのＶｄｄ電圧端子との短絡により
無駄な電流が流れることを防止できる。つまり、信号Ｍ
ＡＰＪによって駆動されるプリチャージＭＯＳＦＥＴが
オン状態であるときは、信号Ｎ１’によって制御される
ＰＭＯＳ（Ｑ１、Ｑ２）はオフ状態にされるので、デー
タ線対（ｍ１、ｍ２）をプリチャージするＶｄｄ電圧端
子と書込みアンプ回路２０のＶｄｌ電圧端子との短絡に
よる無駄な電流消費を防止することができる。
【００７０】図１５を参照すると、図５に示されている
本発明のメインアンプ回路１３０の読出し時の様々な入
力信号および出力信号の詳細な波形が示されている。図
１５（ｄ）は図６で示されている読出し時の波形をさら
に詳細に示したものである。各々の内部制御信号の電圧
レベルは、図１５（ａ）に示されるようにＶｄｄレベル
をハイレベルとしＶｓｓレベルをロウレベルにする電圧
レベルである。しかし、図１５（ｂ）に示されるように
メモリセルからＭＩＯＴ、ＭＩＯＢに読出された信号は
Ｖｄｌレベルをハイレベルとしているのに対し、メイン
アンプ出力信号ＭＯＪは、Ｖｄｄレベルをハイレベルと
している。つまり、このメインアンプ回路１３０は、ハ
イレベルをＶｄｌレベルからＶｄｄレベルへレベル変換
をしている。
本発明のメインアンプ回路１３０の読出し時の様々な入
力信号および出力信号の詳細な波形が示されている。図
１５（ｄ）は図６で示されている読出し時の波形をさら
に詳細に示したものである。各々の内部制御信号の電圧
レベルは、図１５（ａ）に示されるようにＶｄｄレベル
をハイレベルとしＶｓｓレベルをロウレベルにする電圧
レベルである。しかし、図１５（ｂ）に示されるように
メモリセルからＭＩＯＴ、ＭＩＯＢに読出された信号は
Ｖｄｌレベルをハイレベルとしているのに対し、メイン
アンプ出力信号ＭＯＪは、Ｖｄｄレベルをハイレベルと
している。つまり、このメインアンプ回路１３０は、ハ
イレベルをＶｄｌレベルからＶｄｄレベルへレベル変換
をしている。
【００７１】図１５（ｃ）を参照すると、メインアンプ
回路１３０の各信号Ｎ１’、Ｎ２’、Ｎ５’の動作電圧
レベルはＶｄｄレベルをハイレベルとしＶｓｓレベルを
ロウレベルとしている。信号Ｎ１’はメインアンプがイ
ネーブル（ＭＡＳＪがハイレベル）であるとき常にメイ
ン入出力分離信号ＭＡＣＢＪとメインプリチャージ信号
ＭＡＰＪの両方に依存したものであり、図１５（ｄ）に
示される符号１４４、１４６の通りである。
回路１３０の各信号Ｎ１’、Ｎ２’、Ｎ５’の動作電圧
レベルはＶｄｄレベルをハイレベルとしＶｓｓレベルを
ロウレベルとしている。信号Ｎ１’はメインアンプがイ
ネーブル（ＭＡＳＪがハイレベル）であるとき常にメイ
ン入出力分離信号ＭＡＣＢＪとメインプリチャージ信号
ＭＡＰＪの両方に依存したものであり、図１５（ｄ）に
示される符号１４４、１４６の通りである。
【００７２】データ線対（ｌ１、ｌ２、ｍ１、ｍ２）は
信号Ｎ１’がゲートに入力されるＰＭＯＳ（一対のスイ
ッチＭＯＳＦＥＴ、Ｑ１、Ｑ２）を境に分離可能とされ
る。プリチャージ回路１３４は分離された一方のデータ
線対（ｌ１、ｌ２）をＶｄｌレベルにプリチャージし、
他方のデータ線対（ｍ１、ｍ２）をＶｄｄレベルにプリ
チャージすることができる。
信号Ｎ１’がゲートに入力されるＰＭＯＳ（一対のスイ
ッチＭＯＳＦＥＴ、Ｑ１、Ｑ２）を境に分離可能とされ
る。プリチャージ回路１３４は分離された一方のデータ
線対（ｌ１、ｌ２）をＶｄｌレベルにプリチャージし、
他方のデータ線対（ｍ１、ｍ２）をＶｄｄレベルにプリ
チャージすることができる。
【００７３】信号Ｎ１’がロウレベルの期間にメモリセ
ルから読出されたデータが、一方のデータ線対（ｌ１、
ｌ２）から他方のデータ線対（ｍ１、ｍ２）に伝達され
る。その後、該データがＣＭＯＳラッチ型増幅回路（Ｑ
３、Ｑ４、Ｑ５、Ｑ６）で増幅され、フリップフロップ
回路１３６に読出しデータが保持される。信号Ｎ１’が
ロウレベルの期間、第１および第２のプリチャージ信号
ＭＩＰＢＩＪおよびＭＩＰＴＩＪがハイレベルになるこ
とにより、書込みアンプ回路２０からのデータ線対（ｌ
１、ｌ２）へのプリチャージは停止される。
ルから読出されたデータが、一方のデータ線対（ｌ１、
ｌ２）から他方のデータ線対（ｍ１、ｍ２）に伝達され
る。その後、該データがＣＭＯＳラッチ型増幅回路（Ｑ
３、Ｑ４、Ｑ５、Ｑ６）で増幅され、フリップフロップ
回路１３６に読出しデータが保持される。信号Ｎ１’が
ロウレベルの期間、第１および第２のプリチャージ信号
ＭＩＰＢＩＪおよびＭＩＰＴＩＪがハイレベルになるこ
とにより、書込みアンプ回路２０からのデータ線対（ｌ
１、ｌ２）へのプリチャージは停止される。
【００７４】また、プリチャージ期間中はＰＭＯＳ（Ｑ
１、Ｑ２）がオフ状態になることにより、信号Ｎ５’お
よび信号Ｎ２’はデータ線対（ｍ１、ｍ２）のプリチャ
ージレベルであるＶｄｄレベルに保たれ、信号Ｎ５’と
信号Ｎ２’の電圧レベル低下によるフリップフロップ回
路１３６内に流れる貫通電流を防止することができる。
１、Ｑ２）がオフ状態になることにより、信号Ｎ５’お
よび信号Ｎ２’はデータ線対（ｍ１、ｍ２）のプリチャ
ージレベルであるＶｄｄレベルに保たれ、信号Ｎ５’と
信号Ｎ２’の電圧レベル低下によるフリップフロップ回
路１３６内に流れる貫通電流を防止することができる。
【００７５】もし、プリチャージ期間中にデータ線対
（ｌ１、ｌ２、ｍ１、ｍ２）が前記ＰＭＯＳ（Ｑ１、Ｑ
２）を境に分離されない場合、Ｖｄｄレベルにプリチャ
ージされるデータ線対（ｍ１、ｍ２）とＶｄｌレベルに
プリチャージされるデータ線対（ｌ１、ｌ２）とが短絡
し、前記データ線対（ｌ１、ｌ２）の電圧レベルはＶｄ
ｄレベルへ向かって遷移してしまう。さらにデータ線対
（ｍ１、ｍ２）のプリチャージレベルであるＶｄｄレベ
ルが低下し、信号Ｎ５’および信号Ｎ２’の電圧レベル
低下によるフリップフロップ回路１３６内の前記貫通電
流が生じる。
（ｌ１、ｌ２、ｍ１、ｍ２）が前記ＰＭＯＳ（Ｑ１、Ｑ
２）を境に分離されない場合、Ｖｄｄレベルにプリチャ
ージされるデータ線対（ｍ１、ｍ２）とＶｄｌレベルに
プリチャージされるデータ線対（ｌ１、ｌ２）とが短絡
し、前記データ線対（ｌ１、ｌ２）の電圧レベルはＶｄ
ｄレベルへ向かって遷移してしまう。さらにデータ線対
（ｍ１、ｍ２）のプリチャージレベルであるＶｄｄレベ
ルが低下し、信号Ｎ５’および信号Ｎ２’の電圧レベル
低下によるフリップフロップ回路１３６内の前記貫通電
流が生じる。
【００７６】従って、図１５（ｄ）に示されるように、
プリチャージの期間１５０において第１および第２のプ
リチャージ信号ＭＩＰＢＩＪおよびＭＩＰＴＩＪがロウ
レベルであることにより、書込みアンプ回路（図２）側
のデータ線対（ｌ１、ｌ２）はＶｄｌレベルにプリチャ
ージされる。また、ＣＭＯＳラッチ型増幅回路（Ｑ３〜
Ｑ６）側のデータ線対（ｍ１、ｍ２）は図１５（ｃ）に
示すようにＶｄｄレベルにプリチャージされる。つま
り、プリチャージ回路１３４のデータ線対（ｌ１、ｌ
２、ｍ１、ｍ２）を分離するためのＰＭＯＳ（Ｑ１、Ｑ
２）がオフ状態にあるためにＶｄｌレベルにプリチャー
ジされる書込みアンプ回路側のデータ線対（ｌ１、ｌ
２）とＶｄｄレベルにプリチャージされるデータ線対
（ｍ１、ｍ２）との短絡が防止される。
プリチャージの期間１５０において第１および第２のプ
リチャージ信号ＭＩＰＢＩＪおよびＭＩＰＴＩＪがロウ
レベルであることにより、書込みアンプ回路（図２）側
のデータ線対（ｌ１、ｌ２）はＶｄｌレベルにプリチャ
ージされる。また、ＣＭＯＳラッチ型増幅回路（Ｑ３〜
Ｑ６）側のデータ線対（ｍ１、ｍ２）は図１５（ｃ）に
示すようにＶｄｄレベルにプリチャージされる。つま
り、プリチャージ回路１３４のデータ線対（ｌ１、ｌ
２、ｍ１、ｍ２）を分離するためのＰＭＯＳ（Ｑ１、Ｑ
２）がオフ状態にあるためにＶｄｌレベルにプリチャー
ジされる書込みアンプ回路側のデータ線対（ｌ１、ｌ
２）とＶｄｄレベルにプリチャージされるデータ線対
（ｍ１、ｍ２）との短絡が防止される。
【００７７】本実施形態のメモリはアレイの内部電圧が
外部電圧よりも低い電圧とされる。これにより、内部回
路の低消費電力化を図っている。この場合、メモリ内で
内部低電圧から外部高電圧へ読出し信号レベルを変換す
る必要がある。信号レベルを変換するために新たな変換
回路を設けると、変換回路での遅延時間により、読出し
スピードの遅延を招く。
外部電圧よりも低い電圧とされる。これにより、内部回
路の低消費電力化を図っている。この場合、メモリ内で
内部低電圧から外部高電圧へ読出し信号レベルを変換す
る必要がある。信号レベルを変換するために新たな変換
回路を設けると、変換回路での遅延時間により、読出し
スピードの遅延を招く。
【００７８】本発明の実施形態によればデータ線対（ｌ
１、ｌ２、ｍ１、ｍ２）をスイッチＭＯＳＦＥＴ（Ｑ
１、Ｑ２）で分割し、内部回路側のデータ線対を低電圧
にプリチャージし、ＣＭＯＳラッチ型増幅回路（Ｑ３〜
Ｑ６）側のデータ線対（ｍ１、ｍ２）を高電圧にプリチ
ャージし、読出し時に両データ線を結合することによ
り、電圧レベル変換を行なうので、電圧レベル変換に伴
う遅延が実質的に生じない。
１、ｌ２、ｍ１、ｍ２）をスイッチＭＯＳＦＥＴ（Ｑ
１、Ｑ２）で分割し、内部回路側のデータ線対を低電圧
にプリチャージし、ＣＭＯＳラッチ型増幅回路（Ｑ３〜
Ｑ６）側のデータ線対（ｍ１、ｍ２）を高電圧にプリチ
ャージし、読出し時に両データ線を結合することによ
り、電圧レベル変換を行なうので、電圧レベル変換に伴
う遅延が実質的に生じない。
【００７９】本発明の実施形態のように、ＣＭＯＳラッ
チ型増幅回路（Ｑ３〜Ｑ６）の出力信号を受けてデータ
を保持する保持回路１３６を設けることにより、増幅回
路のプリチャージ動作を次の読出し動作に備えて早期に
開始することができる。
チ型増幅回路（Ｑ３〜Ｑ６）の出力信号を受けてデータ
を保持する保持回路１３６を設けることにより、増幅回
路のプリチャージ動作を次の読出し動作に備えて早期に
開始することができる。
【００８０】また、増幅回路として図５に示されるよう
なＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）を用いるこ
とにより、より高速な読出し動作が可能である。すなわ
ち、前記読出し時のレベル変換により、信号Ｎ２’、信
号Ｎ５’がＶｄｄレベルからＶｄｌレベルに下がり（図
１５（ｃ）参照）、その後、ＣＭＯＳラッチ型増幅回路
（Ｑ３〜Ｑ６）により一方がＶｄｄレベル、他方がＶｓ
ｓレベルに向かって各々相補的に高速に増幅される。
なＣＭＯＳラッチ型増幅回路（Ｑ３〜Ｑ６）を用いるこ
とにより、より高速な読出し動作が可能である。すなわ
ち、前記読出し時のレベル変換により、信号Ｎ２’、信
号Ｎ５’がＶｄｄレベルからＶｄｌレベルに下がり（図
１５（ｃ）参照）、その後、ＣＭＯＳラッチ型増幅回路
（Ｑ３〜Ｑ６）により一方がＶｄｄレベル、他方がＶｓ
ｓレベルに向かって各々相補的に高速に増幅される。
【００８１】以上、詳細に説明したように、ＣＭＯＳラ
ッチ型増幅回路（Ｑ３〜Ｑ６）の電源電圧として、内部
電圧の電源電圧（Ｖｄｌ）よりも高い電圧（Ｖｄｄ）を
用い、増幅回路の入力データ線を高い電圧（Ｖｄｄ）に
プリチャージするためにスイチＭＯＳＦＥＴ（Ｑ１、Ｑ
２）を利用することにより、増幅回路の動作時にレベル
変換動作を同時に実行することが可能となった。従っ
て、レベル変換の為の遅延時間が実質的に無視できるの
で高速な読出し動作が可能となる。
ッチ型増幅回路（Ｑ３〜Ｑ６）の電源電圧として、内部
電圧の電源電圧（Ｖｄｌ）よりも高い電圧（Ｖｄｄ）を
用い、増幅回路の入力データ線を高い電圧（Ｖｄｄ）に
プリチャージするためにスイチＭＯＳＦＥＴ（Ｑ１、Ｑ
２）を利用することにより、増幅回路の動作時にレベル
変換動作を同時に実行することが可能となった。従っ
て、レベル変換の為の遅延時間が実質的に無視できるの
で高速な読出し動作が可能となる。
【００８２】以上、本発明者によってなされた発明を例
示的な実施形態に基づき具体的に説明したが、本発明は
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
示的な実施形態に基づき具体的に説明したが、本発明は
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００８３】例えば、ある場合には、本発明のある特徴
を用いる一方、本発明の他の特徴を用いないこともでき
る。更に、本発明の範囲を逸脱することなく、本実施形
態に付加的または代替的な構成要素や他の回路を追加す
ることもできる。従って、添付の特許請求の範囲は本発
明の範囲と整合する仕方で広く解釈すべきである。
を用いる一方、本発明の他の特徴を用いないこともでき
る。更に、本発明の範囲を逸脱することなく、本実施形
態に付加的または代替的な構成要素や他の回路を追加す
ることもできる。従って、添付の特許請求の範囲は本発
明の範囲と整合する仕方で広く解釈すべきである。
【００８４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００８５】即ち、タイミングの競合および電圧レベル
の不一致に起因する問題を解決することができる。
の不一致に起因する問題を解決することができる。
【００８６】また、テストモードでは半導体メモリのメ
モリセルの２倍の数を同時にアクセスすることができ、
従って試験時間を短縮することができる。
モリセルの２倍の数を同時にアクセスすることができ、
従って試験時間を短縮することができる。
【００８７】更に、個々の異なる幅に対応する出力バス
の時定数を非常に類似したものにすることができる。
の時定数を非常に類似したものにすることができる。
【図１】従来の１６ＭビットＳＤＲＡＭ用のメインアン
プ回路の略図である。
プ回路の略図である。
【図２】従来の１６ＭビットＳＤＲＡＭ用の書込みアン
プ回路の略図である。
プ回路の略図である。
【図３】図１および図２の従来の回路のタイミング図で
ある。
ある。
【図４】本発明の実施形態である６４ＭビットＳＤＲＡ
Ｍのブロック図である。
Ｍのブロック図である。
【図５】図４の６４ＭビットＳＤＲＡＭ用の改良された
メインアンプ回路の略図である。
メインアンプ回路の略図である。
【図６】図２の従来の書込みアンプ回路を備えた図５の
改良されたメインアンプ回路のタイミング図であり、本
発明の特徴を示す図である。
改良されたメインアンプ回路のタイミング図であり、本
発明の特徴を示す図である。
【図７ａ】図４の６４ＭビットＳＤＲＡＭのメイン出力
バス用のレイアウト図である。
バス用のレイアウト図である。
【図７ｂ】図４の６４ＭビットＳＤＲＡＭのメイン出力
バス用のレイアウト図である。
バス用のレイアウト図である。
【図７ｃ】図４の６４ＭビットＳＤＲＡＭのメイン出力
バス用のレイアウト図である。
バス用のレイアウト図である。
【図８】図４および図９の６４Ｍ・ＳＤＲＡＭのメモリ
セルを示す図である。
セルを示す図である。
【図９】本発明の好適な他の６４Ｍ・ＳＤＲＡＭの全体
図である。
図である。
【図１０】本発明の６４Ｍ・ＳＤＲＡＭのセンスアンプ
回路図である。
回路図である。
【図１１】本発明の６４Ｍ・ＳＤＲＡＭのＩ／Ｏ選択部
回路図である。
回路図である。
【図１２】バンクアクティブ時のタイミング図である。
【図１３】プリチャージ時のタイミング図である。
【図１４】書込みアンプのタイミング図である。
【図１５】本発明のメインアンプのタイミング図であ
る。
る。
１０，１３０ メインアンプ回路 １２ ＮＡＮＤゲート（第１のセクション） １４ プリチャージ回路（第２のセクション） １６ フリップフロップ（第３のセクション） １８ 駆動回路（第４のセクション） ２０ 書込みアンプ回路 １００，２００ 装置（ＳＤＲＡＭ） １０２，１０４，１０８ａ〜１０８ｄ 入力パッド １０６ 電圧レギュレータ １１０ アドレスデコーダグループ １１２ａ〜１１２ｄ Ｉ／Ｏパッド １１４ Ｉ／Ｏ回路グループ １１６〜１１９ バンク １１６ｕ〜１１９ｕ メモリセルバンクの上位部分 １１６ｌ〜１１９ｌ メモリセルバンクの下位部分 １２０ メインアンプ １２２ 書込みアンプ １２４ メイン出力バス １２４ｔ メインテスト出力バス １２４’〜１２４''' メイン出力バス １２６ データ・インバス １３２ ＮＡＮＤ回路（第１のセクション） １３４ プリチャージ回路（第２のセクション） １３６ フリップフロップ回路（第３のセクション） １３８ 駆動回路（第４のセクション） １４８，１５０，１５２ 期間 １６０，１６０ａ〜１６０ｈ バスライン １６０Ｗ，１６２Ｗ，１６４Ｗ バス幅 １６２ａ〜１６２ｄ，１６４ａ，１６４ｂ バスライン ２０２，２０４ パッド ２０６ 電圧レギュレータ ２０８ アドレス初段回路 ２１０ Ｙラッチカウンタ ２１２，２１８ データ初段回路 ２２０ ハイインピーダンスコントロール回路 ２２２，２２８ ＣＭＯＳバッファ ２３０ マスクコントロール回路 ２３２，２３８ レイテンシーラッチ回路 ２４０ モードデコーダラッチ回路 ２４２ コントロール系回路 ２４４ レイテンシーコントロール回路 ２４６ 回路群 ３００ センスアンプ回路 ３０２，３０４ 信号線 ４００ Ｉ／Ｏ選択部回路 ４０２，４０４ インバータ回路 Ａ１〜Ａ８，Ｂ１〜Ｂ８，Ｃ１〜Ｃ８，Ｄ１〜Ｄ８，Ｅ
１〜Ｅ８，Ｆ１〜Ｆ８，Ｇ１〜Ｇ８，Ｈ１〜Ｈ８ グル
ープ Ｑ１〜Ｑ６ ＭＯＳＦＥＴ ｌ１，ｌ２，ｍ１，ｍ２ データ線 ＷＡＰ プリチャージ回路 ＭＩＬＳＢ，ＭＩＬＳＴ 信号線 ＳＡＮ，ＳＮＰ センスアンプ部 ＭＯＢ１〜ＭＯＢ８ メインアンプ出力 ＭＡＳＪ バンクアクティブ化信号 ＭＡＣＢＪ メイン入出力分離信号 ＭＡＥＪ メインアンプアクティブ化信号 ＭＡＴＥＳＴＢ テスト信号 ＭＡＰＪ メインアンププリチャージ信号 ＭＩＯＴ メイン入出力信号またはメイン入出力 ＭＩＯＢ 反転メイン入出力信号または反転メイン入出
力 ＭＩＯｘ 入出力信号 ＭＩＰＴＩＪ 第１のプリチャージ信号 ＭＩＰＢＩＪ 第２のプリチャージ信号 ＭＩＥＱＩＪ 等化信号 ＭＩＤＢ 第１の書込み信号 ＭＩＤＴ 第２の書込み信号 ＭＯＪ メインアンプ出力またはメインアンプ出力信号 ＭＡＯＥＪ 出力アクティブ信号 ＭＯＴＪ メインアンプテスト出力信号 Ｖｄｄ プラス外部電源 Ｖｓｓ 接地電圧 Ｖ１，Ｖｄ１ 内部電圧 Ｎ１，Ｎ２，Ｎ１’，Ｎ２’ 出力または信号 Ｎ３，Ｎ４ 出力信号 Ｎ３’〜Ｎ５’ 出力または出力信号 ＢＡＮＫ０〜ＢＡＮＫ８ バンク ＭＲＳ モードデコーダラッチセット信号 Ｂｃｕ，Ｂａｃｔ／Ｐｒｅ，Ｒ／Ｗ，ＢＬＥＱＢ 信号 ＬＩＯＴ，ＬＩＯＢ ローカル入出力信号またはローカ
ル入出力 ＢＬ０Ｂ，ＢＬ０Ｔ，ＢＬ１Ｂ，ＢＬ１Ｔ ビット線 ＳＷＬ０ ワード線 ＹＳ カラム選択信号 ＳＨＲ０，ＳＨＲ１ シェアード信号 ＳＤＰ，ＳＤＮ センスアンプ活性化信号
１〜Ｅ８，Ｆ１〜Ｆ８，Ｇ１〜Ｇ８，Ｈ１〜Ｈ８ グル
ープ Ｑ１〜Ｑ６ ＭＯＳＦＥＴ ｌ１，ｌ２，ｍ１，ｍ２ データ線 ＷＡＰ プリチャージ回路 ＭＩＬＳＢ，ＭＩＬＳＴ 信号線 ＳＡＮ，ＳＮＰ センスアンプ部 ＭＯＢ１〜ＭＯＢ８ メインアンプ出力 ＭＡＳＪ バンクアクティブ化信号 ＭＡＣＢＪ メイン入出力分離信号 ＭＡＥＪ メインアンプアクティブ化信号 ＭＡＴＥＳＴＢ テスト信号 ＭＡＰＪ メインアンププリチャージ信号 ＭＩＯＴ メイン入出力信号またはメイン入出力 ＭＩＯＢ 反転メイン入出力信号または反転メイン入出
力 ＭＩＯｘ 入出力信号 ＭＩＰＴＩＪ 第１のプリチャージ信号 ＭＩＰＢＩＪ 第２のプリチャージ信号 ＭＩＥＱＩＪ 等化信号 ＭＩＤＢ 第１の書込み信号 ＭＩＤＴ 第２の書込み信号 ＭＯＪ メインアンプ出力またはメインアンプ出力信号 ＭＡＯＥＪ 出力アクティブ信号 ＭＯＴＪ メインアンプテスト出力信号 Ｖｄｄ プラス外部電源 Ｖｓｓ 接地電圧 Ｖ１，Ｖｄ１ 内部電圧 Ｎ１，Ｎ２，Ｎ１’，Ｎ２’ 出力または信号 Ｎ３，Ｎ４ 出力信号 Ｎ３’〜Ｎ５’ 出力または出力信号 ＢＡＮＫ０〜ＢＡＮＫ８ バンク ＭＲＳ モードデコーダラッチセット信号 Ｂｃｕ，Ｂａｃｔ／Ｐｒｅ，Ｒ／Ｗ，ＢＬＥＱＢ 信号 ＬＩＯＴ，ＬＩＯＢ ローカル入出力信号またはローカ
ル入出力 ＢＬ０Ｂ，ＢＬ０Ｔ，ＢＬ１Ｂ，ＢＬ１Ｔ ビット線 ＳＷＬ０ ワード線 ＹＳ カラム選択信号 ＳＨＲ０，ＳＨＲ１ シェアード信号 ＳＤＰ，ＳＤＮ センスアンプ活性化信号
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｆ
Claims (22)
- 【請求項１】 書込みアンプ回路と共に動作する半導体
メモリ用のメインアンプ回路であって、該メインアンプ
回路と該書込みアンプ回路との両方が第１のプラス電圧
レベルで動作し、２つのＩ／Ｏバスを第２のプラス電圧
レベルへ選択的に駆動し、プリチャージすることができ
るものであり、該メインアンプ回路は、 前記２つのＩ／Ｏバスの分離と該２つのＩ／Ｏバスのプ
リチャージとの両方を実行することができるプリチャー
ジ回路と、 その第１のセクションをアクティブにする信号を発信す
るためのアクティブ化回路とを有し、 前記２つのＩ／Ｏバスが分離しているときのみ、２つの
Ｉ／Ｏ信号をプリチャージするよう前記信号が前記第１
のセクションをイネーブルにすることを特徴とする半導
体メモリ用のメインアンプ回路。 - 【請求項２】 請求項１記載の半導体メモリ用のメイン
アンプ回路であって、書込みサイクルの間、前記２つの
Ｉ／Ｏバスのプリチャージから該メインアンプ回路の前
記第１のセクションをディスエーブルにすることを特徴
とする半導体メモリ用のメインアンプ回路。 - 【請求項３】 複数のメモリセルとメインアンプ回路と
を有する半導体メモリであって、該メインアンプ回路が
メイン出力バスとテスト出力バスとを有し、通常モード
では、該メイン出力バスのみが該メモリセルにアクセス
することができ、テストモードでは、該メイン出力バス
と該テスト出力バスとの両方が該メモリセルに同時にア
クセスすることができることを特徴とする半導体メモ
リ。 - 【請求項４】 請求項３記載の半導体メモリであって、
更に、前記テストモードの間、前記メモリセルからアク
セスされるデータを圧縮し、復元するための圧縮・復元
手段を有することを特徴とする半導体メモリ。 - 【請求項５】 請求項３記載の半導体メモリであって、
前記メインアンプ回路が出力アクティブ化信号とテスト
アクティブ化信号との両方を含むことを特徴とする半導
体メモリ。 - 【請求項６】 請求項３記載の半導体メモリであって、
６４Ｍのメモリセルを含むことを特徴とする半導体メモ
リ。 - 【請求項７】 第１または第２のメタルマスクのいずれ
か一方を含む複数のマスクを用いる半導体メモリの製造
方法であって、第１のデータ幅を有する第１の半導体メ
モリは該第１のメタルマスクを用いて製造され、第２の
データ幅を有する第２の半導体メモリは該第２のメタル
マスクを用いて製造され、該第１および第２の半導体メ
モリの両方が出力バス上に出力信号を受取る同一の出力
回路を備え、該第１の半導体メモリの該出力バスは該第
２の半導体メモリの該出力バスより大きいキャパシタン
スを有し、該製造方法は、 前記第１の出力バスの抵抗が前記第２の出力バスの抵抗
より小さくなるよう第１のバス幅と第２のバス幅とを選
択することを特徴とする半導体メモリの製造方法。 - 【請求項８】 請求項７記載の半導体メモリの製造方法
であって、前記出力バスのそれぞれの時定数が比較的に
同じであることを特徴とする半導体メモリの製造方法。 - 【請求項９】 請求項７記載の半導体メモリの製造方法
であって、前記半導体メモリのそれぞれが６４Ｍのメモ
リセルを含むことを特徴とする半導体メモリの製造方
法。 - 【請求項１０】 請求項９記載の半導体メモリの製造方
法であって、前記第１の幅が４ビットであり、前記第２
の幅が１６ビットであることを特徴とする半導体メモリ
の製造方法。 - 【請求項１１】 請求項７記載の半導体メモリの製造方
法であって、前記第１の出力バスのバス幅が前記第２の
出力バスのバス幅より小さいので、該第１の出力バスの
前記抵抗が該第２の出力バスの前記抵抗より小さいこと
を特徴とする半導体メモリの製造方法。 - 【請求項１２】 複数のビット線対と該複数のビット線
対と交差する複数のワード線とダイナミック型メモリセ
ルと前記複数のビット線対に接続される複数のセンスア
ンプ回路とを含むメモリアレイと、 前記複数のビット線対の所定のビット線対が選択的に接
続されるデータ線対と、 前記データ線対に接続され第１プラス電圧レベルを出力
する書き込み回路と、 前記データ線対に接続され第２プラス電圧レベルを出力
する読み出し増幅回路と、 前記データ線対を、一方の対と他方の対に分割するため
にデータ線対に設けられた一対のスイッチＭＯＳＦＥＴ
と、 前記データ線対の前記一方の対を前記第１プラス電圧レ
ベルにプリチャージする第１プリチャージ回路と、 前記データ線対の前記他方の対を前記第２プラス電圧レ
ベルにプリチャージする第２プリチャージ回路とを備
え、 前記書き込み回路は前記データ線対の前記一方の対に接
続され、前記読み出し増幅回路は前記データ線対の他方
の対に接続され、 前記第２プリチャージ回路が動作状態であるときは前記
一対のスイッチＭＯＳＦＥＴはオフ状態にされることを
特徴とする半導体メモリ。 - 【請求項１３】 請求項１２記載の半導体メモリであっ
て、 前記第２プラス電圧レベルは前記第１プラス電圧レベル
より高い電圧であることを特徴とする半導体メモリ。 - 【請求項１４】 請求項１３記載の半導体メモリであっ
て、 前記複数のセンスアンプのハイレベルの出力電圧は前記
第１プラス電圧レベルであることを特徴とする半導体メ
モリ。 - 【請求項１５】 請求項１４記載の半導体メモリであっ
て、 前記読み出し増幅回路はＣＭＯＳラッチ回路であること
を特徴とする半導体メモリ。 - 【請求項１６】 複数のビット線対と該複数のビット線
対と交差する複数のワード線とダイナミック型メモリセ
ルと前記複数のビット線対に接続される複数のセンスア
ンプ回路とを含むメモリアレイと、 前記複数のビット線対の所定のビット線対が選択的に接
続されるデータ線対と、 前記データ線対に接続される読み出し増幅回路と、 前記データ線対を、一方の対と他方の対に分割するため
に該データ線対に設けられた一対のスイッチＭＯＳＦＥ
Ｔと、 前記データ線対の前記一方の対を第１プラス電圧レベル
にプリチャージする第１プリチャージ回路と、 前記データ線対の前記他方の対を前記第１プラス電圧レ
ベルより高い第２プラス電圧レベルにプリチャージする
第２プリチャージ回路とを備え、 前記所定のビット線対は前記一方の対に接続され、前記
読み出し増幅回路は前記データ線対の他方の対に接続さ
れ、 前記読み出し増幅回路の電源電圧は前記第２プラス電圧
レベルであることを特徴とする半導体メモリ。 - 【請求項１７】 請求項１６記載の半導体メモリであっ
て、 前記読み出し増幅回路はＣＭＯＳラッチ回路であること
を特徴とする半導体メモリ。 - 【請求項１８】 請求項１７記載の半導体メモリであっ
て、 前記複数のセンスアンプのハイレベルの出力電圧は前記
第１プラス電圧レベルであることを特徴とする半導体メ
モリ。 - 【請求項１９】 請求項１８記載の半導体メモリであっ
て、前記半導体メモリは、 前記読み出し増幅回路の出力信号を受ける保持回路を備
え、 前記保持回路の電源電圧は前記第２プラス電圧レベルで
あることを特徴とする半導体メモリ。 - 【請求項２０】 請求項１９記載の半導体メモリであっ
て、前記半導体メモリは、 外部電源電圧を受けて前記第１プラス電圧レベルの電圧
を得る電源電圧降圧回路をさらに備えることを特徴とす
る半導体メモリ。 - 【請求項２１】 請求項２０記載の半導体メモリであっ
て、前記半導体メモリは、 前記データ線対に接続され第１プラス電圧レベルを出力
する書き込み回路をさらに備えることを特徴とする半導
体メモリ。 - 【請求項２２】 請求項１９記載の半導体メモリであっ
て、 前記第２プリチャージ回路が動作状態であるときは前記
一対のスイッチＭＯＳＦＥＴはオフ状態にされることを
特徴とする半導体メモリ。
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