JP2009514128A - セルフリフレッシュ・メモリセルのためのダイナミックランダムアクセスメモリデバイスおよび方法 - Google Patents

セルフリフレッシュ・メモリセルのためのダイナミックランダムアクセスメモリデバイスおよび方法 Download PDF

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Abstract

ＤＲＡＭデバイスは、セルフリフレッシュモードと通常モードとで動作する。セルフリフレッシュモードにおいてセルフリフレッシュモード信号を出力する。セルフリフレッシュモード信号の状態に関わらず発振信号を生成する。発振信号に対応して、セルフリフレッシュモードでセルフリフレッシュ要求信号を出力する。セルフリフレッシュ要求信号は、セルフリフレッシュモード信号に非同期であり、リフレッシュするためのワードライン選択のためにアドレス回路に出力される。セルフリフレッシュモードの入口と出口で、セルフリフレッシュモード信号と発振信号間の競合に関わらず、発振信号の初期活性エッジとセルフリフレッシュモード信号の初期活性エッジ間のタイミングを調停し、セルフリフレッシュ要求の出力及び停止をする。ＤＲＡＭデバイスは、様々なＤＲＡＭセル保持時間について確実なセルフリフレッシュを実行し達成する。

Description

本発明は、一般に半導体集積回路に関し、特に、ダイナミックランダムアクセスメモリのデータ記憶セルをセルフリフレッシュするためのセルフリフレッシュ機能および方法を備えたダイナミックランダムアクセスメモリデバイスに関するものである。
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路デバイスでは、配列の中で行および列を特定することによって特定のＤＲＡＭセルがアドレス指定されているように、ＤＲＡＭセルアレイは、行および列に通常配置されている。ワードラインは、セルの中からデータを検出する１セットのビットラインセンスアンプにセルの行を接続する。読取り動作では、出力のために、センスアンプの中のデータのサブセットがその時選択されるか、または「列が選択される」。ＤＲＡＭセルは、通常、比較的に短時間の経過後に消散するとともに充放電される記憶容量の形で記憶されたデータという意味で「ダイナミック」である。したがって、情報を維持するために、ＤＲＡＭセルの容量をリフレッシュしなければならない。前記記憶容量の充電または放電状態は、反復性のある手法で個々のメモリセルについて再び使用される必要がある。リフレッシュ動作の間で許容される最大の時間は、ＤＲＡＭセルアレイを構成するコンデンサの電荷蓄積能力によって決定される。ＤＲＡＭメーカーは、通常、ＤＲＡＭセルの中でデータ保持を保証するためのリフレッシュ時間を規定する。
リフレッシュ動作は、読取り動作と同様であるが、データ出力はしない。センスアンプによるセル内でのデータ検出は、セルにデータが書き直されることが生じる復元動作をもたらす。このようにして、データが「リフレッシュ」される。リフレッシュ動作は、行アドレスにしたがってワードラインをイネーブルにするとともに、センスアンプをイネーブルにすることによって、実行される。さらに、リフレッシュ動作は、外部リフレッシュアドレスを受信することなくセンスアンプを動作させることによって実行されてもよい。この場合、ＤＲＡＭチップ内に集積されているリフレッシュアドレスカウンタが外部開始アドレスを受信して引き続き行アドレスを生成する。
リフレッシュ動作は、「自動リフレッシュ」と「セルフリフレッシュ」に分類されている。自動リフレッシュ動作は、リフレッシュ・コマンドが定期的に生成されて受信されるチップ動作中に行われる。自動リフレッシュ中、チップでの他のコマンドの受け取りでは割り込みがかけられるとともに、リフレッシュが実行される。そこで、チップは、受信が可能にされて、他のコマンドに基づいて実行する。セルフリフレッシュ機能は、メモリセルに書き込まれたデータを保持するための待ち受けモードのとき、ＤＲＡＭの中でリフレッシュ動作を実行するためのものである。
チップがいわゆる「スリープ」モードで動作しているときのデータ損失を防ぐために、セルフリフレッシュ動作を実行するためのセルデータの定期的な内部読取りおよび再書込みにより、データが定着される。内部タイマは、セルフリフレッシュの周波数を制御する。セルフリフレッシュ制御回路は、内部発振器と、分周器と、リフレッシュ・カウント要求ブロックとを有する。温度モニタおよび可変リフレッシュ・レート制御回路が具備される場合もある。セルフリフレッシュ機能を持っている既知のダイナミックＤＲＡＭ集積回路では、必要とされるときにセルフリフレッシュを実行するために、動作モードがセルフリフレッシュモードに自動的に切り換えられる。
１９８７年１月１３日に「Ｉｋｕｚａｋｉ」に付与された米国特許第４，６３６，９８９号明細書は、自動リフレッシュ回路を持つダイナミックＭＯＳランダムアクセスメモリを開示している。前記メモリでは、アドレス・ストローブ信号が生成されなかったとき、クロック発生器がリフレッシュ・クロックパルスを生成する。１９９４年１１月１５日に「Ｐａｔｅｌ」その他に付与された米国特許第５，３６５，４８７号明細書は、セルフリフレッシュを管理するＤＲＡＭを開示している。１９９９年１月１９日に「Ｓａｋａｋｉｂａｒａ」に付与された米国特許第５，８６２，０９３号明細書は、セルフリフレッシュを実行するための関連時間を検出するために生成されたリフレッシュタイミング信号を使用するダイナミックメモリデバイスを開示している。
高速動作で且つ高密度な集積回路を獲得するために、９０ｎｍ、６５ｎｍ、４５ｎｍのようなディープサブミクロンＣＭＯＳプロセスが多くの半導体集積回路デバイスで導入されているとともに実用化されている。それらのディープサブミクロンプロセスでは、ＭＯＳトランジスタが縮小されている（すなわち、トランジスタの大きさを最小に縮小させている）とともに、トランジスタのしきい値電圧Ｖthが低められている。しかしながら、前記低められたしきい値電圧は、重大なサブしきい値漏れをもたらす（すなわち、しきい値電圧より低いトランジスタ・ゲート電圧でリーク電流が生じる）ので、そのようなしきい値電圧が低められたものに基づく半導体集積回路は、省電力モードにおいても通常動作においても消費電力がより大きくなる。ＤＲＡＭセルが記憶容量をビットラインに結合する微小アクセストランジスタを有しているので、蓄積電荷は記憶容量から高速に漏れてしまう。したがって、より頻繁な「セルフリフレッシュ」動作が必要とされる。
半導体集積回路（ＩＣ）は、単一チップの中により多くのトランジスタを内蔵するとともに、動作速度をより高速化するために、より小型化されてきている。しかしながら、より小さくて高速なＣＭＯＳ形トランジスタはリーク電流がより多いいとともに、このリーク電流問題はナノメートル技術デバイスにおいて重大な設計問題となっている。ＤＲＡＭデバイスの待機時消費電力を抑えるために、「スリープ」モードが外部ＤＲＡＭ制御ロジックから提供される。「スリープ」モードでは、ＤＲＡＭセルはセルデータを保持するために定期的に「リフレッシュ」される必要がある。これは「セルフリフレッシュ」を使用することで実行される。しかしながら、より小さくて高速なＣＭＯＳトランジスタは、重大なリーク問題を持っており、リーク電流問題がより小さい古いＤＲＡＭ技術のものよりも頻繁な「セルフリフレッシュ」動作の必要性をもたらしている。さらに重大なことに、ほとんどのＤＲＡＭ組込みマクロ（大規模なシステムオンチップ・アプリケーションで使用されるＤＲＡＭメモリ回路ブロック）は、高温、極めて高速なトランジスタプロセスおよび非常に高い電源レベルのような、ある最悪な条件の中で微小セル容量値となっているために、非常に頻繁な「セルフリフレッシュ」を必要とするサブ１００ｎｍロジックプロセスで作られている。このプロセスは、電圧と温度（ＰＶＴ）の組合せが製造中および／またはデバイス動作期間で容易に変化する。したがって、セルフリフレッシュ信号を生成するための内部自己発振器は、ＰＶＴの変動に起因するまざまなＤＲＡＭセル保有時間をカバー可能なものであるべきである。
ＤＲＡＭセル保有時間の可変範囲は、プロセス技術が４５ｎｍ以下に移行した場合、数マイクロ秒と数ミリ秒との間になる可能性がある。したがって、セルフリフレッシュモード・エントリ要求を受け取りしだい、セルフリフレッシュのための内部発振器は、極めて短時間に、セルフリフレッシュ信号の生成のために始動されなければならない。セルフリフレッシュ信号は、長期間にわたる確実な発振特性で、可能な限り短いセル保有時間（例えば、マイクロ秒オーダ）のものに対してセルフリフレッシュを適切に実行するとともに、可能な限り長いセル保有時間（例えば、ミリ秒オーダ）のものに対してもまた前記適切な実行が維持されるように、生成される必要がある。したがって、セル保有時間が広範囲に渡って変化するにもかかわらずに、確実なセルフリフレッシュを実行するとともに達成するＤＲＡＭデバイスが求められている。
本発明の目的は、ＤＲＡＭデバイスのメモリセルをセルフリフレッシュするためのセルフリフレッシュ機能および改良方法を持つ改良されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）を提供することである。
本発明の一つの特徴によれば、セルフリフレッシュモードと非セルフリフレッシュモードとで選択的に動作するダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスが提供される。前記ＤＲＡＭデバイスは、前記リフレッシュモードの選択に対応してセルフリフレッシュモード信号を出力する検出回路を有している。前記ＤＲＡＭデバイスでは、発振回路がＤＲＡＭ電力表示信号に対応して発振信号を生成する。セルフリフレッシュ要求回路は、前記セルフリフレッシュモード信号および前記発振信号に対応してセルフリフレッシュ要求信号を出力する。リフレッシュアドレス回路は、前記セルフリフレッシュ要求信号に対応してリフレッシュされるようにＤＲＡＭセルのリフレッシュアドレスを出力する。
例えば、前記セルフリフレッシュ要求回路は、前記セルフリフレッシュモードに入ることと前記セルフリフレッシュモードから出ることのそれぞれに対応してセルフリフレッシュ要求信号をイネーブルおよび非イネーブルにする。また、発振回路の実施形態は、前記発振信号を生成する自励発振器である。前記自励発振器は、電力信号に対応して前記発振信号の生成を開始する。その自励発振は、不要になるまで続行される。前記セルフリフレッシュ要求回路は、セルフリフレッシュ要求信号を出力するように、ＡＮＤ回路と同様に、セルフリフレッシュモード信号に基づいて発振信号の流れを開閉する。前記発振信号は自励セルフリフレッシュ発振器から生成されるので、セルフリフレッシュモード信号の如何にかかわらず、前記発振器は前記セルフリフレッシュモード信号によって始動される必要はない。したがって、ＤＲＡＭデバイスのセル保有時間は、発振器の始動時間に制限されない。そこで、非常に広範囲なセル保有時間で、ＤＲＡＭセルをセルフリフレッシュことが可能である。自励発振信号はセルフリフレッシュの入口および出口に同期せずに生成されるので、発振信号とセルフリフレッシュモード信号との間で競合が起こり得る。
好都合に、セルフリフレッシュ要求回路は、発振信号とセルフリフレッシュモード信号との間のクリティカルタイミング状態について調停機能を実行する。例えば、調停機能は、ラッチ回路を持つ論理回路によって達成される。前記ラッチ回路は、信号競合を検出するとともに、セルフリフレッシュ要求信号を出力するために、１パルス論理状態だけ次の関連変化までそれを保持する。前記ラッチ回路によって提供される前記調停機能は、セルフリフレッシュモードの入口の後での最初のセルフリフレッシュ試行の誤動作とセルフリフレッシュモードを出口の後での最後のセルフリフレッシュ試行の誤動作との両方を防ぐ。
本発明の他の特徴によれば、セルフリフレッシュモードと非セルフリフレッシュモードとで動作するメモリセルを持つＤＲＡＭデバイスをセルフリフレッシュするための方法が提供される。前記方法では、セルフリフレッシュモード信号が使用される。前記セルフリフレッシュモード信号は、前記セルフリフレッシュモードと非セルフリフレッシュモードとで、それぞれイネーブルおよび非イネーブルにされる。前記セルフリフレッシュモード信号の状態にかかわらずに、発振信号が生成される。セルフリフレッシュ要求信号は、前記セルフリフレッシュモード信号と前記発振信号とに対応して出力される。前記セルフ要求信号に対応して、アドレス信号が出力される。前記アドレス信号によって、ワードラインが選択され、選択されたワードラインの関連メモリセルがリフレッシュされる。
例えば、発振信号を生成するステップは、電力信号に対応して自励発振信号を生成するステップを有する。前記セルフリフレッシュモード信号は、「ハイ」論理状態および「ロー」論理状態を持っている。同様に、前記発振信号は、「ハイ」論理状態および「ロー」論理状態を持っている。前記セルフリフレッシュ要求信号は、セルフリフレッシュモード信号および発振信号の論理状態に対応して出力される。また、前記セルフリフレッシュ要求信号の出力は、セルフリフレッシュモード信号および発振信号の論理状態に対応して止められる。
好都合に、前記セルフリフレッシュ要求信号の出力および停止についてのタイミングは、セルフリフレッシュモード信号および発振信号の論理状態が「ハイ」の場合に、その論理状態に基づいて調停される。例えば、前記セルフリフレッシュモード信号の上昇変化が前記発振信号の上昇変化よりも早期である状況では、前記発振信号のその後の上昇変化に対応して前記セルフリフレッシュ信号が出力される。前記発振信号の上昇変化が前記セルフリフレッシュモード信号の上昇変化よりも早期である状況では、前記発振信号のその後の上昇変化に対応して、前記セルフリフレッシュ信号の生成が止められる。
本発明の他の特徴によれば、セルフリフレッシュモードと非セルフリフレッシュモードとで選択的に動作するダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスに使用されるセルフリフレッシュ制御装置が提供される。前記セルフリフレッシュ制御装置では、検出回路が前記リフレッシュモードの選択に対応してセルフリフレッシュモード信号を出力する。発振回路は、ＤＲＡＭ電力表示信号に対応して発振信号を生成する。セルフリフレッシュ要求信号に対応して、前記ＤＲＡＭのワードラインに関連するメモリセルをリフレッシュするために、アドレス信号が出力される。
本発明の実施形態によれば、予測できない狭い幅のセルフリフレッシュ要求パルスの生成が防止される。自励発振信号によってサポートすることに起因する様々なセル保有時間に対して信頼性が高いセルフリフレッシュ要求信号が提供される。さらに、自励発振器に伴う温度変化にしたがってセルフリフレッシュ期間を制御または調整するために、温度補償回路が追加されることとしてもよい。
本発明の他の形態および特徴は、添付図面と伴に、本発明の具体的な実施形態である以下の記載を精査することによって、当業者に明らかになる。
本発明の実施形態は、添付の図面を参照して、単なる一例として、ここから説明される。
本発明の一例実施形態についての以下の詳細な説明では、本願の一部を形成する添付図面について参照しており、本発明が実施される具体的な一例実施形態が図面を介して示されている。これらの実施形態では、当業者に対して本発明を実施可能にするために十分詳細に説明されており、他の実施形態が利用できるとともに、論理的、電気的その他の変更が本発明の適用範囲から逸脱せずにできる、と理解される。したがって、以下の詳細な説明はこれに限定する意味ではなく、本発明の適用範囲は添付された特許請求の範囲によって決定される。
図１Ａは従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスに具備されているセルフリフレッシュ制御回路を示しているとともに、図１Ｂは図１Ａに示されたＤＲＡＭデバイスのための信号の相対的なタイミングシーケンスを示している。図１Ａおよび図１Ｂについて参照すると、「セルフリフレッシュ」モードは、「スリープ」モードの別名でも知られており、コマンド信号１１１によって活性化される。セルフリフレッシュ・エントリコマンド「SELF- REF ENTRY」を持つコマンド信号１１１に対応して、セルフリフレッシュモード検出回路１１３は、活性状態「ハイ」（すなわち「ハイ」の論理レベル電圧ＶＤＤ）になるようにセルフリフレッシュモード信号１１５をイネーブルにする。「ハイ」のセルフリフレッシュモード信号１１５に対応して、内部発振器１１７は、所定時間幅および周波数を持つセルフリフレッシュ発振信号１１９の発生を始めるために始動される。発振信号１１９は、セルフリフレッシュ要求発振信号１２３を順次生成するセルフリフレッシュ要求生成器１２１によって他の信号と組み合わされる。要求信号１２３は、適切な内部行アドレスを持つ信号１２７の生成するために内部行アドレスカウンタ１２５をイネーブルにする。行アドレスデコーダ１２９は、セルフリフレッシュ要求信号１２３によって制御されるとともに、復号化アドレス信号１３１を出力するために内部行アドレスを復号し、その結果、選択されたワードラインが活性化される。セルフリフレッシュモード検出回路１１３がコマンド信号１１１によってセルフリフレッシュ出口コマンド「ＳＥＬＦ−ＲＥＦ ＥＸＩＴ」を受けると、セルフリフレッシュモード信号１１５が「ロー」（すなわち「ロー」の論理レベル電圧ＶＳＳ）になるとともに、内部発振器１１７が停止され、その結果、発振信号１１９の生成が停止される。その後、セルフリフレッシュ要求信号１２３がＤＲＡＭメモリセルをリフレッシュするために出力されることはもはやない。
従来のＤＲＡＭデバイスでは、セル保有時間を考慮すると、セルフリフレッシュモード信号１１５の受信直後の内部発振器１１７の始動時間は、適切なＤＲＡＭセルのリフレッシュには重要ではない。しかしながら、サブ１００ｎｍ技術で製造された高速動作および高密度ＣＭＯＳ ＩＣであるＤＲＡＭでは、例えば、適切にそれらのＤＲＡＭセルをリフレッシュするためにより短い始動時間が必要となる。例えば、９０ｎｍＤＲＡＭマクロプロセスの場合、概算されるセル保有時間は、４Ｋの行をリフレッシュするためには０．５ｍｓとなる。したがって、適切なリフレッシュ動作を次にもたらすために、１２５ｎｓ（＝０．５ｍｓ／４０００）よりも短い始動時間が発振を開始するために必要とされる。しかしながら、従来の発振器の始動時間は０．５ｍｓから３２ｍｓの間であるので、サブ１００ｎｍ技術で製造されたＤＲＡＭデバイスについて発振器を初期化するための１２５ｎｓの要求条件に適合しない。
図２は、本発明の一実施形態に係るダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスのセルフリフレッシュ回路のブロック図を示している。ＤＲＡＭデバイスは、セルフリフレッシュモードと通常モード（非セルフリフレッシュモード）とで選択的に動作する。図２を参照すると、セルフリフレッシュＣＯＭＭＡＮＤに対応して、検出回路２１１はセルフリフレッシュ制御装置２１５に信号２１３を出力する。発振器２１７は、パワーアップ信号２２１によって始動されて、セルフリフレッシュのための発振信号２１９を生成する。発振信号２１９は、制御装置２１５に出力される。制御装置２１５は、セルフリフレッシュのためにアドレスデコーダ２２５へ要求信号２２３を順次出力する。アドレスデコーダ２２５は、セルフリフレッシュのために復号化アドレス信号２２７を出力する。検出回路２１１は、セルフリフレッシュコマンドに基づくセルフリフレッシュモードおよび非セルフリフレッシュモードにそれぞれ対応して、信号２１３をイネーブルおよび非イネーブルにする。信号２１３と発振信号２１９のパルス間でタイミング競合が生じるとき、制御装置２１５は調停する。
例えば、発振器２１７は、セルフリフレッシュのための信号２１３の生成の如何にかかわらず、パワーアップ信号２２１によって作動される自励発振器を有している。前記自励発振器は、不要になるか、またはＤＲＡＭデバイスの電源が切られるまで、動作を続行する。したがって、本発明の実施形態に係るＤＲＡＭデバイスでは、セルフリフレッシュのための発振の外部始動が必要ではない。また、制御装置２１５の調停機能によって、発振信号２１９が信号２１３よりも早期に「ハイ」になるとき、要求信号２２３は発振信号２１９のその後の変化に対応して出力される。また、発振信号２１９がセルフリフレッシュ信号２１３よりも遅れて「ロー」になるとき、要求信号２２３は発振信号２１９のその後の降下変化に対応して停止される。このように、制御装置２１５は、セルフリフレッシュ信号２１９とセルフリフレッシュ信号２１３との間のタイミング競合を調停する。
図３は、本発明の一実施形態に係るＤＲＡＭデバイスを示している。図３に示されたＤＲＡＭデバイスの回路は、「ハイ」および「ロー」論理レベル電圧にそれぞれ対応するハイおよびロー電源電圧ＶＤＤおよびＶＳＳを使用して動作する。ＤＲＡＭデバイスは、セルフリフレッシュモードと通常モード（非セルフリフレッシュモード）に対応する。
図３を参照すると、コマンド信号「ＣＯＭＭＡＮＤ」３１１は、セルフリフレッシュモード検出回路３１３に入力される。セルフリフレッシュモード検出回路３１３は、セルフリフレッシュモードへの入口とそこからの出口とのそれぞれでセルフリフレッシュモード信号「ＳＲＥＦ＿ＭＯＤＥ」３１５をイネーブルおよび非イネーブルにする。セルフリフレッシュモード信号３１５は、セルフリフレッシュ制御装置３１７に出力される。セルフリフレッシュモード信号３１５は、「セルフリフレッシュ・エントリ」コマンドに対応して「ロー」論理状態から「ハイ」論理状態に変化（すなわち、上昇変化）するとともに、「セルフリフレッシュ・イグジット(exit)」コマンドに対応して「ハイ」論理状態から「ロー」論理状態に変化（すなわち、下降変化）する。セルフリフレッシュ制御装置３１７は、論理的ＡＮＤ回路として機能する。
パワーアップ信号「ＰＷＲＵＰ」３１９は、パワーアップ駆動発振器３２０に入力される。パワーアップ駆動発振器３２０は、セルフリフレッシュ制御装置３１７へセルフリフレッシュ発振信号「ＳＲＥＦ＿ＯＳＣ」３２５を順次出力する。パワーアップ駆動発振器３２０は、セルフリフレッシュモード信号３１５の如何にかかわらずにパルスの発振信号を生成する自励発振器３２１を有している。自励発振器３２１は、所定の周期および幅を持つパルスを生成する。ＤＲＡＭデバイスが電源オンされたときに、パワーアップ信号３１９が出力されて、作動スイッチ３２３が「オン」状態に設定され、その結果、自励発振器がＶＤＤに接続される。したがって、「ハイ」および「ロー」論理レベル電圧ＶＤＤおよびＶＳＳに対応する電源電圧が発振を開始するために自励発振器３２１に供給される。自励発振器３２１は、パワーアップ信号３１９の消失によってスイッチ３２３がオフにされるまで動作を続行する。前記パワーアップ信号３１９が欠落するときは、ＤＲＡＭデバイスの電源が切られるか、またはＤＲＡＭデバイスが「ディープパワーダウンモード」に入るときであって、ＤＲＡＭセルのデータがリフレッシュされる必要がないときである。
セルフリフレッシュモード信号３１５およびセルフリフレッシュ発振信号３２５に対応して、セルフリフレッシュ制御装置３１７は、内部行アドレスカウンタ３２９および行アドレスデコーダ３３１に出力されるセルフリフレッシュ要求発振信号（ＳＲＥＦ＿ＲＥＱ）３２７をイネーブルおよび非イネーブルにする。内部行アドレスカウンタ３２９は、復号化アドレス信号３３５を出力するために復号する行アドレスデコーダ３３１に、内部行アドレス信号３３３、ＲＦＡ［０：ｎ］を出力し、その結果、選択されたワードライン（図示せず）が活性化される。活性化されたワードラインに接続されたＤＲＡＭデバイスのメモリセルは、リフレッシュされる。自励発振器３２１は、セルフリフレッシュモードの入口であるか否かにかかわらず発振を開始するとともに、その発振は自励発振であるので、セルフリフレッシュ要求発振信号３２７の生成は、セルフリフレッシュモード信号３１５と厳密な同期はしない。本質的に、ＳＲＥＦ＿ＭＯＤＥ信号３１５の変化は、ＳＲＥＦ＿ＯＳＣ信号３２５と相互関係がない。これは、以下で詳細に説明するような特定の状況下でＳＲＥＦ＿ＲＥＱ信号の中に好ましくないパルスをもたらす。しかしながら、図３のパワーアップ駆動自励発振器３２０は、集積回路がセルフリフレッシュコマンド信号を受信するまで待機していることと対照的に集積回路がパワーアップされるとすぐに、セルフリフレッシュアドレス信号を生成するために有効な発振信号を確保するので、図３に示された実施形態では、セルフリフレッシュアドレス信号の生成に必要な時間が図１Ａに示された従来の手法のものよりも短い、ことに留意するべきである。
図４Ａは、図３に示されたＤＲＡＭデバイスの信号についての相対的タイミングシーケンスを示している。図３および図４Ａを参照すると、パワーアップ駆動発振器３２０（自励発振器３２１）は、時間ｔｐｗで、ＤＲＡＭデバイスがパワーアップ信号３１９に対応してオン（パワーアップ）されると、すぐに始動される。その後、セルフリフレッシュ発振信号３２５は、セルフリフレッシュモード信号３１５の論理状態にかかわらず、セルフリフレッシュ制御装置３１７への入力として絶え間なく出力される。発振信号３２５は、温度補償のない所定のかつ一定のパルス時間ＴＯＳＣと、所定のかつ一定のパルス幅ＴＯＳＣＷとを持つ発振信号である。パルス時間ＴＯＳＣは、例えば、メモリコントローラ（図示せず）によってパワーアップの時に決定される。
セルフリフレッシュ要求発振信号３２７の生成は、内部行アドレスカウンタ３２９と行アドレスデコーダ３３１とに対してセルフリフレッシュ要求信号３２７を生成するために、セルフリフレッシュモード信号３１５とセルフリフレッシュ発振信号３２５との両方によって制御される。図３に示された実施形態に係るセルフリフレッシュ制御装置３１７は論理ＡＮＤ回路として機能するので、セルフリフレッシュ発振信号３２５のパルスはセルフリフレッシュモード信号３１５の「ハイ」論理状態の間に限定される。しかしながら、セルフリフレッシュ発振信号３２５はセルフリフレッシュモード信号３１５と厳密な同期はしないので、セルフリフレッシュ要求信号３２７はセルフリフレッシュモードへの入口とそこからの出口とで予測できないパルス幅となる。したがって、幅の狭いパルスは、ともすれば不十分な時間だけ活性状態となり、行アドレス復号化を誤動作させる。その結果、所望のワイドラインが動作しないとともにデータが失われる場合が生じる。そのような幅の狭いパルスから引き起こされた誤動作は、図４を参照して後述される。
セルフリフレッシュ要求発振信号のパルスタイミングに関して、セルフリフレッシュモード信号３１５とセルフリフレッシュ発振信号３２５の間には、２つの起こり得る状況がある。１つの状況は、セルフリフレッシュモード信号３１５の論理状態変化（「ロー」から「ハイ」論理状態への上昇変化、および／または、「ハイ」から「ロー」論理状態への下降変化）がセルフリフレッシュ発振信号３２５の「ハイ」論理状態の間起こらない状況である。これは「非オーバラップ状態」と呼ばれる。もう一方の状況は、セルフリフレッシュモード信号３１５の論理状態変化（「ロー」から「ハイ」論理状態への上昇変化、および／または、「ハイ」から「ロー」論理状態への下降変化）がセルフリフレッシュ発振信号３２５の「ハイ」論理状態の間に生じる、クリティカル状況である。これは「オーバラップ状態」と呼ばれる。
非オーバラップ状態について次に述べる。セルフリフレッシュモード信号３１５は、セルフリフレッシュ発振信号３２５が「ハイ」論理状態の間、論理状態を変えない。この状況では、図４Ａに示されているように、セルフリフレッシュモード信号３１５の「ロー」から「ハイ」への論理状態変化は、時間間隔（セットアップ時間）ΔＴ１だけ、セルフリフレッシュ発振信号３２５のものよりも早い。また、セルフリフレッシュモード信号３１５の「ハイ」から「ロー」への論理状態変化（すなわち下降変化）は、時間間隔ΔＴ２だけ、セルフリフレッシュ発振信号３２５の「ハイ」から「ロー」への論理状態変化よりも早い。この場合、セルフリフレッシュ発振信号３２５のパルスは、論理ＡＮＤ回路として機能するセルフリフレッシュ制御装置３１７によってゲート制御される。したがって、セルフリフレッシュ制御装置３１７は、セルフリフレッシュモード信号３１５が「ハイ」論理状態である間だけ、セルフリフレッシュ発振信号３２５に直接対応して、セルフリフレッシュ要求発振信号３２７を出力する。このようにして、セルフリフレッシュ要求発振信号３２７の出力および停止は、上述の短時間の遅れΔＴ１およびΔＴ２をもってセルフリフレッシュモード信号３１５に追従するように、制御される。
図４Ｂは、セルフリフレッシュモード信号３１５がセルフリフレッシュ発振信号３２５の「ハイ」論理状態の間に論理状態を変えるオーバラップ状態におけるＤＲＡＭデバイスの信号についての相対的タイミングシーケンスを示している。図４Ｂおよび図３を参照すると、セルフリフレッシュ発振信号３２５は、セルフリフレッシュモード信号３１５の上昇変化よりも時間間隔ΔＴ３だけ前に「ハイ」に変化する。また、セルフリフレッシュ発振信号３２５は、セルフリフレッシュモード信号３１５の下降変化から時間間隔ΔＴ４だけ後に「ロー」に変化する。セルフリフレッシュ制御装置３１７が論理的ＡＮＤ回路として機能する場合、図４Ｂに示されているように、セルフリフレッシュモードの発端と終端と（すなわち、入口と出口と）でパルス幅ΔＴｐｗ1とΔＴｐｗ2とを持つセルフリフレッシュ要求発振信号３２７を生成する。パルス幅ΔＴｐｗ1とΔＴｐｗ2とは、発振信号３２５のパルス幅ＴＯＳＣＷよりも幅が狭い。そのようなセルフリフレッシュ要求信号３２７の狭いパルス幅は、行アドレスデコーダ３３１における行アドレス復号化で誤動作を引き起こす場合がある。これは、データレベルが復帰するのに不十分な時間だけしかワードラインを活性化しないという結果をもたらす場合がある。クリティカル状況での「オーバラップ状態」からともすれば引き起こされるそのような誤動作問題は、図５に示すように、セルフリフレッシュ制御装置３１７の中にタイミング調停回路を実装することによって解決することができる。
図５は、本発明の他の実施形態に係るＤＲＡＭデバイスを示している。図５に示されたＤＲＡＭデバイスは、上述のクリティカル状況での問題を解決する。したがって、図５に示されたセルフリフレッシュ制御装置は、図３のものとは異なるとともに、その他の構成は図３のものと同様である。
図５を参照すると、コマンド信号「ＣＯＭＭＡＮＤ」５１１は、セルフリフレッシュモード検出回路５１３に入力される。セルフリフレッシュモード検出回路５１３は、セルフリフレッシュ制御装置５２０にセルフリフレッシュモード信号「ＳＲＥＦ＿ＭＯＤＥ」５１５を順次出力する。パワーアップ信号「ＰＷＲＵＰ」５２１は、セルフリフレッシュ発振器５３０に入力される。セルフリフレッシュ発振器５３０は、セルフリフレッシュ発振信号「ＳＲＥＦ＿ＯＳＣ」５３３をセルフリフレッシュ制御装置５２０へ順次出力する。セルフリフレッシュ発振器５３０の構造は、図３に示されたパワーアップ駆動発振器３２０と同一であるとともに、発振信号を生成する自励発振器を有している。セルフリフレッシュ発振器５３０は、ＤＲＡＭデバイスが電源ＯＮされたとき、パワーアップ信号５２１によって始動される。セルフリフレッシュモード信号５１５およびセルフリフレッシュ発振信号５３３に対応して、セルフリフレッシュ制御装置５２０は、セルフリフレッシュ要求発振信号「ＳＲＥＦ＿ＲＥＱ」５３５を内部行アドレスカウンタ５３７へ出力する。セルフリフレッシュ要求発振信号「ＳＲＥＦ＿ＲＥＱ」５３５は、信号のタイミング遅延を考慮して、行アドレスデコーダ５３９にも出力される。内部行アドレスカウンタ５３７は、復号化アドレス信号５４３を出力するために復号する行アドレスデコーダ５３９に、内部行アドレス信号５４１、ＲＦＡ［０：ｎ］を出力し、その結果、選択されたワードライン（図示せず）が活性化される。活性化されたワードラインに接続されたＤＲＡＭデバイスのメモリセルは、リフレッシュされる。
セルフリフレッシュ制御装置５２０は、図３に示されたセルフリフレッシュ制御装置３１７と同様のものであるが、調停回路として機能する。図５を参照すると、セルフリフレッシュ制御装置５２０は、カスケード接続された第１および第２ＲＳ型ラッチ５５１および５５３と、クリティカルタイミング状態について調停するＡＮＤ回路５５５とを持つ論理回路を有している。第１および第２ＲＳ型ラッチ５５１および５５３のそれぞれは、セットおよびリセット入力端子「Ｓ」および「Ｒ」を持っているフリップフロップを形成するようにたすきがけされた２入力ＮＡＮＤゲートを有している。セルフリフレッシュモード信号５１５とセルフリフレッシュ発振信号５３３は、第１ＲＳラッチ５５１に入力される。第１ＲＳラッチ５５１は、２つのＮＡＮＤゲート５６１および５６３を有している。ＲＳラッチ５５１の出力信号「Ｎ１」（すなわちＮＡＮＤゲート５６１の出力）とセルフリフレッシュ発振信号５３３とは、第２ＲＳラッチ５５３に入力される。第２ＲＳラッチ５５３は、２つのＮＡＮＤゲート５７１および５７３を有している。ＲＳラッチ５５３の出力信号「Ｎ２」（すなわちＮＡＮＤゲート５７１の出力）とセルフリフレッシュ発振信号５３３とは、ＡＮＤ回路５５５に入力される。ＡＮＤ回路５５５は、ＮＡＮＤゲート５８１およびインバータ５８３を有している。ＮＡＮＤゲート５８１の出力論理信号は、セルフリフレッシュ要求発振信号５３５を出力するためにインバータ５８３によって反転される。図５に示されたＤＲＡＭデバイスの回路は、「ハイ」および「ロー」の論理レベル電圧にそれぞれ対応するハイおよびローの電源電圧ＶＤＤおよびＶＳＳで動作する。
図６は、セルフリフレッシュモード信号と発振信号とがオーバラップ状態にあるときの図５に示された信号についての相対的なタイミングシーケンスを示している。図６に示すように、セルフリフレッシュの入口では、セルフリフレッシュモード信号５１５の上昇変化がセルフリフレッシュ発振信号５３３の「ハイ」論理状態の期間中に生じる場合、狭いパルスΔＴｐｗ1（図４Ｂ参照）が生成されることを避けるために、セルフリフレッシュ要求発振信号５３５は、オーバラップ状態において生成されない。そのような狭いパルスは、不十分なセル再記憶レベルを引き起こす。同様に、セルフリフレッシュの出口では、セルフリフレッシュモード信号５１１の降下変化がセルフリフレッシュ発振信号５３３の「ハイ」論理状態の期間中に生じる場合、狭いパルスΔＴｐｗ2（図４Ｂ参照）の生成を避けるために、セルフリフレッシュ要求発振信号５３５は、オーバラップ状態において停止されない。そのような狭いパルスは、適切なセル充電レベルとしてセル再記憶を完了させるのに十分でない場合がある。
セルフリフレッシュの入口において、セルフリフレッシュモード信号５１５は、「ロー」論理状態から「ハイ」論理状態に時間t12で変化する。時間t11（時間t12よりも時間間隔ΔＴ3だけ前）では、セルフリフレッシュ発振信号５３３は、「ロー」論理状態から「ハイ」論理状態に変化する。時間t13（時間t12から幅ΔＴｐｗ1だけ後）でのセルフリフレッシュ発振信号５３３の降下変化に対応して、ＲＳラッチ５５１のＮＡＮＤゲート５６１および５６３は自身の論理状態を変えるとともに、ＲＳラッチ５６３のＮＡＮＤゲート５７１の出力Ｎ２は「ロー」から「ハイ」に論理状態を変える。しかしながら、セルフリフレッシュ発振信号５３３の論理状態が「ロー」のとき、ＡＮＤ回路５５５（インバータ５８３）は、出力の論理状態を変えない。時間t14（時間t11からパルス期間ＴＯＳＣだけ後）において、セルフリフレッシュ発振信号５３３の上昇変化に対応して、ＡＮＤ回路５５５は「ロー」から「ハイ」に出力論理状態を変える。時間t15（時間t14からパルス幅ΔＴＯＳＣＷだけ後）でのセルフリフレッシュ発振信号５３３の次の降下変化に対応して、ＡＮＤ回路５５５の出力は「ロー」になる。したがって、第１パルスは、セルフリフレッシュ要求発振信号５３５として出力される。このようにして、セルフリフレッシュ発振信号５３３とセルフリフレッシュモード信号５１５との間での第１オーバラップ「ハイ」論理状態では、セルフリフレッシュ要求発振信号５３５の生成が行われない。時間t14でのセルフリフレッシュ発振信号５３３のその後の上昇変化は、セルフリフレッシュ要求発振信号５３５の生成を引き起こす。したがって、ＲＳラッチ５５１および５５３は、時間t12での「オーバラップ」上昇変化を検出して、その後のセルフリフレッシュ発振信号５３３の上昇変化まで、セルフリフレッシュ要求発振信号５３５のパルス生成を停止する。
セルフリフレッシュの出口では、セルフリフレッシュモード信号５１５は、時間t22で、「ハイ」論理状態から「ロー」論理状態へ変化する。時間t21の後から時間t22の前まで、ＲＳラッチ５５３の出力（ＮＡＮＤゲート５７１の出力Ｎ２）は、「ハイ」論理状態となっている。セルフリフレッシュ発振信号５３３の上昇変化に対応して、ＡＮＤ回路５５５の出力は、「ロー」論理状態から「ハイ」論理状態に変化する。時間t22のとき、セルフリフレッシュモード信号５１５の論理状態は「ハイ」から「ロー」状態に変化するとともに、ＮＡＮＤゲート５６１の出力Ｎ１は「ロー」論理状態から「ハイ」論理状態に変化する。しかしながら、ＮＡＮＤゲート５７３の出力Ｎ２ｂは「ロー」論理状態を維持するので、ＮＡＮＤゲート５７１の出力Ｎ２は論理状態（「ハイ」）を変化させない。したがって、ＡＮＤ回路５５５（セルフリフレッシュ制御装置５２０）は、「ハイ」論理状態を維持する。その後、セルフリフレッシュ発振信号５３３は、時間t23で（時間t22から時間間隔ΔＴ4だけ後）、「ハイ」論理状態から「ロー」論理状態に変化する。次に、ＮＡＮＤゲート５７１の出力Ｎ２は「ハイ」から「ロー」に論理状態を変え、その結果、ＡＮＤ回路５５５の出力（セルフリフレッシュ制御装置５２０の出力）は「ロー」になる。その後、ＲＳラッチ５５３の出力Ｎ２は「ロー」論理状態を維持するので、セルフリフレッシュ発振信号５３３は「ロー」論理状態から「ハイ」論理状態に変化するが、セルフリフレッシュ制御装置５２０は「ロー」論理状態を維持する。したがって、最後のパルスがセルフリフレッシュ要求発振信号５３５として出力される。このようにして、セルフリフレッシュ発振信号５３３とセルフリフレッシュモード信号５１５との間での最後のオーバラップ「ハイ」論理状態では、セルフリフレッシュ要求発振信号５３５の停止が行われない。時間t23でのセルフリフレッシュ発振信号５３３のその後の降下変化は、セルフリフレッシュ要求発振信号５３５の生成を停止させる。したがって、ＲＳラッチ５５１および５５３は、時間t22での「オーバラップ」降下変化を検出して、その後のセルフリフレッシュ発振信号５３３の降下変化まで、セルフリフレッシュ要求発振信号５３５のパルスの停止を保留する。
図７は、図５に示されたセルフリフレッシュ制御装置５２０によって実行される調停動作を示している。図５，６および７を参照すると、パワーアップ信号５２１に対応して、セルフリフレッシュ発振器５３０が自励発振を開始して、セルフリフレッシュ発振信号５３３が絶え間なく生成される。調停動作は、セルフリフレッシュモード信号５１５とセルフリフレッシュ発振信号５３３との相対的なタイミングに基づいて実行される。
セルフリフレッシュ制御装置５２０は、セルフリフレッシュの入口においてセルフリフレッシュモード信号５１５の論理状態が「ハイ」は否か判断する（ステップ７１１）。前記論理状態が「ロー」（ＮＯ）の場合は、このステップが繰り返される。前記論理状態が「ハイ」（ＹＥＳ）になった場合、すなわちセルフリフレッシュに入った場合（図６の時間Ｔ11での動作参照）、次に、セルフリフレッシュ制御装置５２０はセルフリフレッシュ発振信号５３３の論理状態を判断する（ステップ７１２）。前記論理状態が「ロー」（ＮＯ）の場合では、セルフリフレッシュモード信号５１５とセルフリフレッシュ発振信号５３３との間のタイミング関係が「非オーバラップ状態」であるとともに、セルフリフレッシュモードの入口についてのクリティカル状況ではない。したがって、セルフリフレッシュ発振信号５３３はセルフリフレッシュモード信号５１５に基づいてゲート制御される（ステップ７１３）とともに、セルフリフレッシュ要求発振信号５３５が生成される（図４Ａに示されたセルフリフレッシュ要求発振信号３２７参照）。
一方、セルフリフレッシュ発振信号５３３の論理状態が「ハイ」（ステップ７１２でＹＥＳ）の状況では、セルフリフレッシュモード信号５１５とセルフリフレッシュ発振信号５３３との間のタイミング関係が「オーバラップ状態」である。これはセルフリフレッシュモードの入口についてのクリティカル状況である。セルフリフレッシュ発振信号５３３のその後の上昇変化に対応して、セルフリフレッシュ要求発振信号５３５が生成される（ステップ７１４）（図６に示された時間t11-t14の間での動作参照）。
セルフリフレッシュ要求発振信号５３５が生成された後（ステップ７１３または７１４）、セルフリフレッシュモード信号５１５の論理状態がセルフリフレッシュの出口で再び判断される（ステップ７１５）。前記論理状態が「ハイ」（ＮＯ）の状況では、セルフリフレッシュモード信号５１５に基づくセルフリフレッシュ発振信号５３３のゲート制御が繰り返される（ステップ７１３）。前記論理状態が「ロー」（ＹＥＳ）になった場合（図６における時間t22での動作参照）、セルフリフレッシュの出口について、次に、セルフリフレッシュ制御装置５２０は、セルフリフレッシュ発振信号５３３の論理状態を判断する（ステップ７１６）。前記論理状態が「ロー」（ＹＥＳ）である状況では、セルフリフレッシュモード信号５１５とセルフリフレッシュ発振信号５３３とのタイミング状態が「非オーバラップ状態」であるとともに、セルフリフレッシュモードの出口についてのクリティカル状況ではない。セルフリフレッシュ要求発振信号５３５のそれ以上のパルス生成をせずに、セルフリフレッシュ要求発振信号５３５の生成は終了する（図４Ａに示されたセルフリフレッシュ要求発振信号３２７参照）。
一方、セルフリフレッシュ発振信号５３３の論理状態が「ハイ」（ステップ７１６でＮＯ）である状況では、セルフリフレッシュモード信号５１５とセルフリフレッシュ発振信号５３３のタイミング条件が「オーバラップ状態」であり、クリティカル状況になっている。セルフリフレッシュ発振信号５３３のその後の降下変化は、セルフリフレッシュ要求発振信号５３５のパルス生成を停止させる（ステップ７１７）（図６で示された時間t21-t23の間での動作参照）。
セルフリフレッシュ制御装置５２０は、様々なパルス幅の出力信号を引き起こすクリティカルタイミング状態を検出するとともに、より適切なタイミング状態になるまで待つための調停回路を有し、適切な信号の生成に先立って、パルス幅について変動性を確実に排除する。調停回路の２つのＲＳラッチ５５１および５５３では、セルフリフレッシュの入口および／またはセルフリフレッシュの出口で、セルフリフレッシュ発振信号５３３の「ハイ」論理状態がセルフリフレッシュモード信号５１１の「ハイ」論理状態とオーバラップしている間、セルフリフレッシュ発振信号５３３のオーバラップ・パルスは、セルフリフレッシュ要求発振信号５３５として伝送されない。したがって、セルフリフレッシュモードの発端（入口）および／またはセルフリフレッシュモードの終端（出口）において、狭すぎる幅を持つパルス（例えば、図６において点線で示されたパルス幅ΔＴｐｗ1およびΔＴｐｗ2）は、生成されたセルフリフレッシュ要求発振信号５３５として出力されることはない。
上述の本発明の実施形態に係るＤＲＡＭデバイスは、セルフリフレッシュのために自励発振をさせる。したがって、発振器の始動時間およびセル保有時間が下記の数式によって与えられるものである限り、ＤＲＡＭセルは、事実上セルフリフレッシュされる。
Figure 2009514128
ここで、ＴSREFは発振器の始動時間であり、ｔREFはＤＲＡＭセル保有時間であり、ＮROWは、ＤＲＡＭデバイスの行の数である。
さらに、自励発振パルスとセルフリフレッシュモード信号との間でのクリティカル「オーバラップ」状態では、本発明の実施形態に係るＤＲＡＭデバイスは、「ハイ」論理状態のオーバラップを検出する機能と維持されたオーバラップ論理状態を保つ機能とを実行する。したがって、発振器は、パワーアップの後に独自に動作するとともに、内部リフレッシュ要求信号は、オーバラップ状態において論理状態変化をゲート制御されるとともにバッファリングされることによって適切に出力され、その論理状態変化は、ＤＲＡＭセルリフレッシュ動作の目的に主に使用される。例えば、サブ１００ｎｍ技術仕様のサイズにおいて、将来のＤＲＡＭデバイスまたはマクロは、微小サイズトランジスタと、温度変化と、電圧変化と、プロセス変化とのために、広範囲なリフレッシュ特性を持つ場合がある。本発明の実施形態に係るＤＲＡＭデバイスでは、セルフリフレッシュの入口および出口のタイミングにかかわらず、セルがセルフリフレッシュされることが可能である。
図８は、本発明の他の実施形態に係るＤＲＡＭデバイスを示している。図８を参照すると、コマンド信号「ＣＯＭＭＡＮＤ」８１１は、セルフリフレッシュモード検出回路８１３に入力される。セルフリフレッシュモード検出回路８１３は、セルフリフレッシュ制御装置８１７にセルフリフレッシュモード信号「ＳＲＥＦ＿ＭＯＤＥ」８１５を順次出力する。パワーアップ信号「ＰＷＲＵＰ」８１９は、セルフリフレッシュ発振器８２０に入力される。セルフリフレッシュ発振器８２０は、セルフリフレッシュ発振信号「ＳＲＥＦ＿ＯＳＣ」８２５をセルフリフレッシュ制御装置８１７へ順次出力する。セルフリフレッシュ発振器８２０は、セルフリフレッシュ発振信号８２５を生成するために発振信号を出力する自励発振器８２１を有している。セルフリフレッシュ発振器８２０は、ＤＲＡＭデバイスが電源ＯＮされたとき、パワーアップ信号８１９によって始動される。セルフリフレッシュモード信号８１５およびセルフリフレッシュ発振信号８２５に対応して、セルフリフレッシュ制御装置８１７は、セルフリフレッシュ要求信号「ＳＲＥＦ＿ＲＥＱ」８２７を内部行アドレスカウンタ８２９へ出力する。また、本実施形態では、セルフリフレッシュ要求信号「ＳＲＥＦ＿ＲＥＱ」８２７は、信号のタイミング遅延を考慮するために行アドレスデコーダ８３１にも出力される。内部行アドレスカウンタ８２９は、復号化アドレス信号８３５を出力するために復号する行アドレスデコーダ８３１に、内部行アドレス信号８３３、ＲＦＡ［０：ｎ］を出力し、その結果、選択されたワードライン（図示せず）が活性化される。
図８に示されたＤＲＡＭデバイスは、図５に示されたＤＲＡＭデバイスに基づいており、追加特徴を有している。図８を参照すると、補償信号８４３を受信する補償制御装置８４１が追加されている。補償制御装置８４１は、トランジスタプロセス、電源レベル、温度など、によって変化したさまざまなＤＲＡＭセル保有時間をカバーするために、発振パルス時間ＴＯＳＣを調整するための制御信号８４５をセルフリフレッシュ発振器８２０に出力する。
補償信号８４３がデバイス温度の変化に関する情報を有している場合、補償制御装置８４１は温度変化の制御値を有する制御信号８４５を出力する。自励発振器８２１は、パルス時間ＴＯＳＣを、またはパルス時間ＴＯＳＣおよびパルス幅ＴＯＳＣＷの両方を、調整するかまたは変化させる。デバイス温度にしたがって、セルフリフレッシュ周期（パルス時間ＴＯＳＣに直接関係する）またはセルフリフレッシュ周期およびセルフリフレッシュ時間間隔（パルス幅ＴＯＳＣＷに直接関係する）の両方は、可変制御される（「温度制御セルフリフレッシュ（ＴＣＳＲ」）。その結果、デバイスの温度にリーク電流が依存するため、セルフリフレッシュ周期は、デバイス温度が基準値よりも下がったとき、より長い周期に変えられ、デバイス温度が基準値よりも上がったとき、より短い周期に変えられることができる。
同様に、補償信号８４３の制御情報が電源電圧（例えば、「ハイ」レベル電圧ＶＤＤ）の変化に関するものである場合、補償制御装置８４１による制御によって、セルフリフレッシュ周期またはセルフリフレッシュ周期およびセルフリフレッシュ時間間隔の両方が可変制御される。さらに、他の形態の制御情報は、セルフリフレッシュを可変制御するためにメモリコントローラ（図示せず）から出力される補償信号８４３に具備されていることとしてもよい。したがって、本発明の実施形態に係るＤＲＡＭデバイスは、セルが様々なセル保有時間でセルフリフレッシュされることが可能である。
上記実施形態では、簡素化のために、アクティブ「ハイ」信号に基づく動作が説明されている。前記回路は、所望の設計にしたがって、アクティブ「ロー」信号に基づく動作を実行するように設計されていることとしても良い。さらに、前記セルフリフレッシュ発振器は、自励発振器からの発振信号の周波数ダウンを実行する分周器を有することとしてもよい。図８に示されたセルフリフレッシュ回路の温度制御補償の状況では、セルフリフレッシュを可変制御するために、補償制御装置からの制御信号は、発振周波数と周波数分割比との両方またはいずれかについて、変更または調整をすることができる。セルフリフレッシュ要求発振信号「ＳＲＥＦ＿ＲＥＱ」は、行アドレスデコーダに出力されずに、内部行アドレスカウンタに出力されることとしてもよい。
上述の実施形態では、簡素化のために、デバイス要素および回路が図面に示されているように相互に接続されている。ＤＲＡＭデバイスおよび半導体集積回路への本発明の実用化では、回路、素子、デバイスなどが相互に直接接続されていることとしてもよい。また、回路、素子、デバイスなどは、ＤＲＡＭデバイスおよび半導体集積回路の動作に必要な、他の回路、素子、デバイスなどを介して相互に間接的に接続されていることとしてもよい。したがって、ＤＲＡＭデバイスおよび半導体集積回路の実際の構成では、回路、素子、デバイスなどが相互に（直接または間接的に接続されて）結合されている。
本発明の上述の実施形態は、単なる例示であることが意図されている。本願に添付された特許請求の範囲によって専ら定義された本発明の範囲から逸脱することのない変更、変形およびバリエーションが当業者によって特定の実施形態として生成されることができる。
従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスに具備されているセルフリフレッシュ制御回路のブロック図を示している。 図１Ａに示されたＤＲＡＭデバイスのための信号のタイミングシーケンスを示している。 本発明の一実施形態に係るＤＲＡＭデバイスセルフリフレッシュ制御装置のブロック図である。 本発明の一実施形態に係るＤＲＡＭデバイスセルフリフレッシュ制御装置を示すブロック図である。 セルフリフレッシュモードに入る時とそこから出る時とで、セルフリフレッシュモード信号とセルフリフレッシュ発振信号とがオーバラップしないように動作する、図３に示されたＤＲＡＭデバイスのための信号のタイミングシーケンスである。 セルフリフレッシュモードに入る時とそこから出る時とで、セルフリフレッシュモード信号とセルフリフレッシュ発振信号とがオーバラップするように動作する、図３に示されたＤＲＡＭデバイスのための信号のタイミングシーケンスである。 本発明の他の実施形態に係るＤＲＡＭデバイスセルフリフレッシュ制御装置を示すブロック図である。 セルフリフレッシュモードに入る時とそこから出る時とで、セルフリフレッシュモード信号とセルフリフレッシュ発振信号とがオーバラップするように動作する、図５に示されたＤＲＡＭデバイスのための信号のタイミングシーケンスである。 図５に示されたＤＲＡＭデバイスに具備されているセルフリフレッシュ要求発生器の調停動作を示すフローチャートである。 本発明の一実施形態に係るＤＲＡＭデバイスセルフリフレッシュ制御装置を示すブロック図である。
符号の説明
２１１ 検出回路
２１５ セルフリフレッシュ制御装置
２１７ 発振器
２２５ アドレスデコーダ

Claims (22)

  1. セルフリフレッシュモードと非セルフリフレッシュモードとで選択的に動作するダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスであって、
    前記リフレッシュモードの選択に対応してセルフリフレッシュモード信号を出力する検出回路と、
    ＤＲＡＭ電力表示信号に対応して発振信号を生成する発振回路と、
    前記セルフリフレッシュモード信号および前記発振信号に対応してセルフリフレッシュ要求信号を出力するセルフリフレッシュ要求回路と、
    前記セルフリフレッシュ要求信号に対応してリフレッシュされるようにＤＲＡＭセルのリフレッシュアドレスを出力するリフレッシュアドレス回路と
    を有することを特徴とするＤＲＡＭデバイス。
  2. 前記発振回路は、前記発振信号を生成する自励発振器を有し、
    前記自励発振器は、電力信号に対応して前記発振信号の生成を開始する請求項１に記載のＤＲＡＭデバイス。
  3. 検出回路は、前記セルフリフレッシュモードに入ることとそこから出ることのそれぞれに対応してセルフリフレッシュモード信号をイネーブルおよび非イネーブルにするものであり、
    セルフリフレッシュ要求回路は、前記セルフリフレッシュモードに入ることと前記セルフリフレッシュモードから出ることのそれぞれに対応してセルフリフレッシュ要求信号をイネーブルおよび非イネーブルにするものである請求項２に記載のＤＲＡＭデバイス。
  4. 前記検出回路は、セルフリフレッシュモードと非セルフリフレッシュモードのそれぞれに対応して、前記セルフリフレッシュモード信号が「ハイ」および「ロー」論理状態になることを可能にする請求項３に記載のＤＲＡＭデバイス。
  5. 前記発振回路は、前記発振信号として「ハイ」および「ロー」論理状態を持つパルス信号を生成し、
    前記発振信号の論理状態の変化は、前記セルフリフレッシュモード信号の論理状態にかかわらずに行われる請求項４に記載のＤＲＡＭデバイス。
  6. 前記セルフリフレッシュ要求回路は、
    前記セルフリフレッシュ要求信号として論理的に組み合わされた出力信号を出力するために、前記セルフリフレッシュモード信号と前記発振信号とを論理的に組み合わせる論理回路を有する請求項５に記載のＤＲＡＭデバイス。
  7. 前記論理回路は、前記セルフリフレッシュモード信号の論理状態が「ハイ」のとき、前記発振信号の「ロー」論理状態から「ハイ」論理状態への変化に対応して前記セルフリフレッシュ要求信号を出力する請求項６に記載のＤＲＡＭデバイス。
  8. 前記論理回路は、前記セルフリフレッシュモード信号の論理状態が「ロー」のとき、前記セルフリフレッシュ要求信号の出力を停止する請求項７に記載のＤＲＡＭデバイス。
  9. 前記論理回路は、
    前記セルフリフレッシュモード信号および前記発振信号の「ハイ」論理状態がオーバラップしているとき、前記セルフリフレッシュモード信号と前記発振信号との間の信号タイミングの競合を調停する調停回路を有する請求項６に記載のＤＲＡＭデバイス。
  10. 前記セルフリフレッシュモード信号および前記発振信号の「ハイ」論理状態がオーバラップしているとき、前記論理回路は、前記発振信号の「ロー」論理状態から「ハイ」論理状態へのその後の変化に対応して、前記セルフリフレッシュ要求信号を出力する請求項９に記載のＤＲＡＭデバイス。
  11. 前記セルフリフレッシュモード信号および前記発振信号の「ハイ」論理状態がオーバラップしているとき、前記論理回路は、前記発振信号の「ハイ」論理状態から「ロー」論理状態へのその後の変化に対応して、前記セルフリフレッシュ要求信号の出力を停止する請求項１０に記載のＤＲＡＭデバイス。
  12. 前記調停回路は、
    カスケード接続された第１および第２フリップフロップ回路を有するラッチ回路を有し、
    前記第１および第２フリップフロップ回路のそれぞれは、セット入力およびリセット入力を持ち、
    前記第１フリップフロップ回路のセット入力およびリセット入力は、それぞれ、前記セルフリフレッシュモード信号および前記発振信号を受け、
    前記第２フリップフロップ回路のセット入力およびリセット入力は、それぞれ、前記第１フリップフロップ回路の出力および前記発振信号を受け、
    前記第２フリップフロップ回路の出力は、提供される前記セルフリフレッシュ要求信号を出力する請求項９に記載のＤＲＡＭデバイス。
  13. 前記論理回路は、
    前記セルフリフレッシュ要求信号として論理的に組み合わされた信号を生成するために、前記第２フリップフロップ回路の出力信号と前記発振信号とを論理的に組み合わせるＡＮＤゲートをさらに有する請求項１２に記載のＤＲＡＭデバイス。
  14. セルフリフレッシュモードと非セルフリフレッシュモードとで動作するメモリセルを持つダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスをセルフリフレッシュするための方法であって、
    前記セルフリフレッシュモードと非セルフリフレッシュモードとで、それぞれイネーブルおよび非イネーブルにされるセルフリフレッシュモード信号を出力するステップと、
    前記セルフリフレッシュモード信号の状態にかかわらずに発振信号を生成するステップと、
    前記セルフリフレッシュモード信号および前記発振信号に対応してセルフリフレッシュ要求信号を出力するステップと、
    アドレス信号によって選択されたワードラインに関連するメモリセルをリフレッシュするために、前記セルフ要求信号に対応して前記アドレス信号を出力するステップとを有することを特徴とする方法。
  15. 前記セルフリフレッシュモード信号および前記発振信号に対応してセルフリフレッシュ要求信号の出力を停止するステップをさらに有する請求項１４に記載の方法。
  16. 前記発振信号を生成するステップは、
    前記ＤＲＡＭデバイスの動作状態に対応して提供される電力信号に対応して自励発振信号を生成するステップを有する請求項１５に記載の方法。
  17. 前記セルフリフレッシュモード信号を出力するステップは、「ハイ」および「ロー」論理状態を持つセルフリフレッシュモード信号を出力するステップを有し、
    前記発振信号を生成するステップは、「ハイ」および「ロー」論理状態を持つ発振信号を生成するステップを有し、
    前記セルフリフレッシュ要求信号を出力するステップは、前記セルフリフレッシュモード信号および前記発振信号の論理状態に対応してセルフリフレッシュ要求信号を出力するステップを有する請求項１６に記載の方法。
  18. 前記セルフリフレッシュ要求信号を出力するステップは、
    前記セルフリフレッシュモード信号および前記発振信号が「ハイ」論理状態である状況における前記論理状態に基づいて、前記セルフリフレッシュ要求信号を出力するタイミングを調停するステップを有する請求項１７に記載の方法。
  19. 前記タイミングを調停するステップは、
    前記セルフリフレッシュモード信号の上昇変化が前記発振信号の上昇変化よりも早期である状況では、前記発振信号のその後の上昇変化に対応して前記セルフリフレッシュ信号を出力するステップを有する請求項１８に記載の方法。
  20. 前記タイミングを調停するステップは、
    前記発振信号の上昇変化が前記セルフリフレッシュモード信号の上昇変化よりも早期である状況では、前記発振信号のその後の降下変化に対応して、前記セルフリフレッシュ信号の出力を停止するステップを有する請求項１８に記載の方法。
  21. セルフリフレッシュモードと非セルフリフレッシュモードとで選択的に動作するダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスに使用されるセルフリフレッシュ制御装置であって、
    前記リフレッシュモードの選択に対応してセルフリフレッシュモード信号を出力する検出回路と、
    ＤＲＡＭ電力表示信号に対応して発振信号を生成する発振回路と、を有し、
    セルフリフレッシュ要求信号に対応して、前記ＤＲＡＭのワードラインに関連するメモリセルをリフレッシュするために、アドレス信号を出力することを特徴とするセルフリフレッシュ制御装置。
  22. 前記発振回路は、セルフリフレッシュモードおよび非セルフリフレッシュモードの期間に前記発振信号を生成するものであり、
    前記検出回路は、前記発振信号と並行にセルフリフレッシュモード信号を出力するものであり、
    前記セルフリフレッシュモード信号は、前記セルフリフレッシュモードにおいてイネーブルにされる請求項２１に記載のセルフリフレッシュ制御装置。
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