KR101319761B1 - 다이나믹 랜덤 액세스 메모리 장치 및 메모리 셀을셀프-리프레쉬하는 방법 - Google Patents

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Abstract

메모리 셀을 갖는 DRAM(dynamic random access memory) 장치가 셀프-리프레쉬 모드와 노멀 모드에서 동작한다. 모드 검출기는 셀프-리프레서 모드의 동작에서 셀프-리프레쉬 모드 신호를 공급한다. 이것은 셀프-리프레쉬 모드 신호와 독립적인 발진 신호를 발생하는 프리런 발진기를 포함한다. 발진 신호에 따라서, 셀프 요구 컨트롤러는 셀프-리프레쉬 모드에서 셀프-리프레쉬 요구 신호를 공급한다. 셀프-리프레쉬 신호는 셀프-리프레쉬 모드 신호와 동기되고, 어드레스 회로에 공급되어 메모리 셀을 리프레쉬하는 워드 라인을 선택한다. 셀프-리프레쉬 요구 컨트롤러는, 셀프-리프레쉬 모드 입력 및 출력시에 셀프-리프레쉬 모드 신호와 발진 신호 사이의 충돌에 상관없이, 발진 신호와 셀프-리프레쉬 모드 신호의 내부 액티브 에지 사이의 타이밍을 중재하고, 셀프-리프레쉬 요구를 공급하고, 그것을 중단하는 논리 회로를 포함한다. DRAM 장치는 가변 DRAM 셀 보유 시간에 대해 신뢰할 수 있는 셀프-리프레쉬를 수행하고 얻는다.

Description

다이나믹 랜덤 액세스 메모리 장치 및 메모리 셀을 셀프-리프레쉬하는 방법{DYNAMIC RANDOM ACCESS MEMORY DEVICE AND METHOD FOR SELF-REFRESHING MEMORY CELLS}
본 발명은 일반적으로 반도체 집적 회로에 관한 것으로, 특히, 셀프-리프레쉬 기능을 갖는 다이나믹 랜덤 액세스 메모리 장치와 다이나믹 랜덤 액세스 메모리의 데이터 저장 셀을 셀프-리프레쉬하는 방법에 관한 것이다.
DRAM(dynamic random access memory) 집적 회로 장치에서, 어레이내의 로우와 칼럼을 지정함으로써 특정 DRAM 셀이 어드레스되도록, DRAM 셀 어레이는 일반적으로 로우와 칼럼으로 배열되어 있다. 워드 라인은 셀에서 데이터를 검출하는 비트 라인 센스 증폭기의 세트에 셀의 로우를 연결한다. 판독 동작에서, 출력을 위해 센스 증폭기에서 데이터의 서브세트가 선택되거나 또는 "칼럼-선택"된다. DRAM 셀은 일반적으로 충전 및 방전된 저장 커패시터의 형태로 저장된 데이터가 비교적 짧은 기간 후에 소모된다는 의미에서 "다이나믹"이다. 그래서, 정보를 보유하기 위해, DRAM 셀의 콘텐츠는 리프레쉬되어야 한다. 저장 커패시터의 충전 또는 방전된 상태는 각각의 메모리 셀에 반복적으로 재인가되어야 한다. 리프레쉬 동작 간의 허용가능한 시간의 최대량은, DRAM 셀 어레이를 구성하는 커패시터의 전하 저장 능력에 의해 결정된다. 일반적으로 DRAM 제조사는 DRAM 셀의 데이터 보유를 보증하는 리프레쉬 시간을 특정하고 있다.
리프레쉬 동작은 판독 동작과 유사하지만, 데이터가 출력되지는 않는다. 센스 증폭기에 의해 셀에서 데이터를 감지한 뒤, 셀에 데이터를 재기입하는 재저장 동작이 뒤따른다. 그래서, 데이터는 "리프레쉬"된다. 로우 어드레스에 따라서 워드라인을 인에이블하고, 센스 증폭기를 인에이블함으로써 리프레쉬 동작이 실행된다. 또한, 외부 리프레쉬 어드레스를 수신하지 않고 센스 증폭기를 동작시킴으로써 리프레쉬 동작이 행해질 수 있다. 이 경우, DRAM 칩에 집적된 리프레쉬 어드레스 카운터는 외부 개시 어드레스를 수신한 뒤 로우 어드레스를 발생한다.
리프레쉬 동작은 "오토 리프레쉬" 및 "셀프-리프레쉬"로 카테고리 구분된다. 칩의 동작 동안 리프레쉬 커맨드가 주기적으로 발생되고 수신될 때 오토 리프레쉬 동작이 발생한다. 오토 리프레쉬 동작 동안, 칩에 다른 커맨드를 수신하는 것이 인터럽트되고, 리프레쉬가 실행된다. 그 다음, 칩은 다른 커맨드를 수신하여 동작하는 것이 허용된다. 셀프-리프레쉬 기능은, 그 메모리 셀에 기입된 데이터를 보유하는 스탠바이(stand-by) 모드일 때 DRAM 내에서 리프레쉬 동작을 행하는 것이다.
셀프-리프레쉬 동작을 행하기 위해, 칩이 소위 "슬립"모드에서 동작중일 때 데이터 손실을 방지하기 위해 셀 데이터의 규칙적인 내부 판독과 그 데이터의 재기입이 이루어진다. 내부 타이머는 셀프-리프레쉬의 주파수를 제어한다. 셀프-리프레쉬 제어 회로는 내부 발진기, 주파수 분할기 및 리프레쉬 카운트 요구 블록으로 구성된다. 온도 모니터링과 가변 리프레쉬 레이트 제어 회로가 포함될 수 있다. 셀프 -리프레쉬 기능을 갖는 주지의 다이나믹 DRAM 집적 회로에서, 요구시 동작 모드는 셀프-리프레쉬를 행하는 셀프-리프레쉬 모드로 자동 전환된다.
1987. 1. 13에 이쿠자키에게 부여된 미국 특허 4,636,989는 자동 리프레쉬 회로를 갖는 다이나믹 MOS 랜덤 액세스 메모리를 개시한다. 메모리에서, 클락 발생기는 어드레스 스트로브 신호가 생성되지 않을 때, 리프레쉬 클락 펄스를 발생한다. 1994. 11. 15에 파텔 등에게 부여된 미국 특허 5,365,487은 셀프-리프레쉬 관리를 갖는 DRAM을 개시한다. 1999. 1. 19에 사카키바라에게 부여된 미국 특허 5,862,093은 셀프-리프레쉬를 행하기 위한 관련 시간을 검출하기 위해 발생된 리프레쉬 타이밍 신호를 갖는 다이나믹 메모리 장치를 개시한다.
고속 동작과 고밀도 집적 회로를 얻기 위해, 90 nm, 65 nm, 45 nm형의 딥(deep) 서브-마이크론 CMOS 프로세스가 도입되어 많은 반도체 IC 장치에서 실행되어 오고 있다. 이들 딥 서브-마이크론 프로세스 때문에, MOS 트랜지스터는 크기가 작아지고(즉, 감소된 최소 트랜지스터 치수를 갖는), 트랜지스터의 임계치 전압(Vth)이 저하된다. 그러나, 저하된 임계 전압은 충분한 서브-스레시홀드 누설(즉, 임계 전압 아래의 트랜지스터 게이트 전압에 대해 존재하는 누설 전류)을 가져오므로, 이러한 저하된 임계 전압에 기초한 반도체 IC는 파워 세이브 모드의 동작뿐 아니라 통상의 동작에서 더 많은 전력을 소비한다. DRAM셀이, 저장 커패시터를 비트 라인에 결합하는 최소 크기의 액세스 트랜지스터를 포함하기 때문에, 저장된 전하는 저장 커패시터로부터 빠르게 누설될 수 있다. 그러므로, 보다 빈번한 "셀프-리프레쉬" 동작이 요구된다.
반도체 집적 회로(IC)는 단일 칩에 트랜지스터를 더 많이 수용하고 더 빠른 동작 속도를 얻기 위해 더 소형으로 되어 가고 있다. 그러나, 더 작고 더 빠른 CMOS형 트랜지스터는 더 높은 누설 전류를 갖고, 이 누설 전류 문제는 나노미터 기술 장치에서 더 심각한 설계 변화를 가져 오고 있다. DRAM 장치의 스탠바이 전력 소비를 감소시키기 위해, 외부 DRAM 제어 로직으로부터 "슬립"모드가 제공된다. "슬립"모드에서, 셀 데이터를 보유하기 위해, DRAM 셀은 주기적으로 "리프레쉬"되는 것이 필요하다. 이것은 "셀프-리프레쉬"를 사용하여 이루어진다. 그러나, 더 작고 더 빠른 CMOS 트랜지스터는 현저한 누설 문제를 갖기 때문에, 더 적은 누설 전류 문제를 갖는 구식의 DRAM 기술보다 더 빈번한 "셀프-리프레쉬"동작을 요구하게 된다. 보다 더 심각하게, 고온, 매우 고속의 트래지스터 프로세스 및 매우 높은 파워 레벨 등과 같은 특정 최악의 경우의 조건에서 작은 셀 커패시턴스값으로 인해, 서브-100 nm 로직 프로세스로 조립된 대부분 내장된 DRAM 마크로(시스템-온-칩 응용에서 사용된 DRAM 메모리 회로 블록)은 매우 빈번한 "셀프-리프레쉬"를 요구한다. 이 프로세스, 전압 및 온도(PVT) 조합은 제조 및/또는 장치 동작 기간 동안 쉽게 변화할 수 있다. 그러므로, 셀프-리프레쉬 신호 발생을 위한 내부 셀프 발진기는 PVT 변동으로 인한 광범위한 DRAM 셀 보유 시간을 포함할 수 있어야 한다.
프로세스 기술이 45 nm 이하로 이동하면, 가변 범위의 DRAM 셀 보유 시간이 몇 마이크로초와 몇 밀리초 사이에 올 수 있다. 따라서, 매우 짧은 기간에 셀프-리프레쉬 신호를 발생하기 위해 셀프-리프레쉬용 내부 발진기는 초기화되어야 한다. 가장 짧은 가능한 셀 보유 시간(예를 들면, 마이크로초 정도)에 대해 적절히 셀프- 리프레쉬를 행하기 위해 셀프-리프레쉬 신호가 생성되어야 하고, 신뢰할만한 발진 특성의 긴 기간 동안 가장 긴 가능한 셀 보유 시간(예를 들면, 밀리초 정도) 동안 유지해야 한다. 그래서, 셀 보유 시간이 광범위에 걸쳐 가변일지라도, 신뢰할만한 셀프-리프레쉬를 행하고 얻기 위한 DRAM 장치가 요망되고 있다.
본 발명의 목적은, 셀프-리프레쉬 기능을 갖는 개선된 DRAM(dynamic random access memory)과 DRAM 장치의 메모리 셀을 셀프-리프레쉬하는 개선된 방법을 제공하는 것이다.
본 발명의 일 구성에 따르면, 셀프-리프레쉬 모드와 비셀프-리프레쉬 모드에서 선택적으로 동작되는 DRAM(dynamic random access memory)이 제공된다. DRAM은 리프레쉬 모드 선택에 따라서 셀프-리프레쉬 모드 신호를 제공하는 검출 회로를 포함한다. DRAM 장치에서, 발진 회로는 DRAM 파워 지시 신호에 따라서 발진 신호를 생성한다. 셀프-리프레쉬 요구 회로는 셀프-리프레쉬 모드 신호와 발진 신호에 따라서 셀프-리프레쉬 요구 신호를 공급한다. 리프레쉬 어드레스 회로는 셀프-리프레쉬 요구 신호에 따라서 리프레쉬되는 DRAM 셀의 리프레쉬 어드레스를 공급한다.
예를 들면, 셀프-리프레쉬 모드에 들어감 및 나감에 따라서 셀프-리프레쉬 요구 신호를 각각 인에이블 및 디스에이블시킨다. 또한, 발진 회로의 예는 발진 신호를 발생하는 프리런(free-running) 발진기이다. 프리런 발진기는 파워 신호에 따라서 발진신호의 발생을 개시한다. 프리런 발진은 필요 없게 될 때까지 계속된다. 셀프-리프레쉬 요구 회로는 AND 회로로서, 셀프-리프레쉬 신호인 셀프-리프레쉬 모드 신호에 기초하여 발진 신호를 게이트 및 패스한다. 발진 신호는 셀프-리프레쉬 모드 신호에 무관하게 프리런 셀프-리프레쉬 발진으로부터 발생되기 때문에, 발진기는 셀프-리프레쉬 모드 신호에 의해 개시되는 것이 요구되지는 않는다. 그래서, DRAM 장치의 셀 보유 시간은 발진기의 초기 시간에 의해 제한되지는 않는다. 그러므로, 매우 광범위한 셀 보유 시간동안 DRAM 셀을 셀프-리프레쉬하는 것이 가능하다. 셀프-리프레쉬에 들어감 및 나감과 동기하지 않고 프리런 발진 신호가 발생되어, 발진 신호와 셀프-리프레쉬 모드 신호 사이에 충돌이 있다.
바람직하게, 셀프-리프레쉬 요구 회로는 발진 신호와 셀프-리프레쉬 모드 신호 사이의 임계 시각 상황에 대한 중재 기능을 행한다. 예를 들면, 중재 기능은 래치회로를 갖는 논리 회로에 의해 이루어진다. 래치 회로는 신호 충돌을 검출하여, 펄스의 논리 상태의 다음의 관련된 전이까지 유지하여, 셀프-리프레쉬 요구 신호의 펄스를 공급한다. 래치 회로에 의해 공급되는 중재 기능은, 셀프-리프레쉬 모드의 입력 뒤의 최초 셀프-리프레쉬 시도의 오동작과 셀프-리프레쉬 모드의 출력 뒤의 최후 셀프-리프레쉬 시도의 오동작을 모두 방지한다.
본 발명의 다른 구성에 따르면, 셀프-리프레쉬 모드와 비셀프-리프레쉬 모드에서 동작하는 메모리 셀을 갖는 DRAM 장치를 셀프-리프레쉬하는 방법이 제공된다. 이 방법에 의해, 셀프-리프레쉬 모드 신호가 공급된다. 셀프-리프레쉬 모드 신호가 셀프-리프레쉬 모드와 비셀프-리프레쉬 모드에서 각각 인에이블 및 디스에이블된다. 셀프-리프레쉬 모드 신호에 무관하게 발진 신호가 발생한다. 셀프-리프레쉬 모드 신호 및 발진 신호에 따라서 셀프-리프레쉬 요구 신호가 공급된다. 셀프-리프레쉬 요구 신호에 따라서 어드레스 신호가 공급된다. 어드레스 신호에 의해, 선택된 워드 라인의 관련된 메모리 셀을 리프레쉬하기 위해 워드라인이 선택된다.
예를 들면, 발진 신호를 발생하는 단계는, 파워 신호에 따라서 프리런 발진 신호를 발생하는 단계를 포함한다. 셀프-리프레쉬 모드 신호는 "하이" 및 "로우" 논리 상태를 갖는다. 유사하게, 발진 신호는 "하이" 및 "로우" 논리 상태를 갖는다. 셀프-리프레쉬 모드와 발진 신호의 논리 상태에 따라서 셀프-리프레쉬 요구 신호가 공급된다. 또한, 셀프-리프레쉬 요구 신호의 공급은 셀프-리프레쉬 모드 신호와 발진 신호의 논리 상태에 따라서 중단된다.
바람직하게, 셀프-리프레쉬 요구 신호를 공급 및 중단하는 타이밍은, 셀프-리프레쉬 모드 신호와 발진 신호의 논리 상태가 "하이"인 경우의 논리 상태에 기초하여 중재된다. 예를 들면, 셀프-리프레쉬 모드 신호의 상승 전이가 발진 신호의 상승 전이보다 빠른 경우에, 발진 신호의 다음의 상승 전이에 따라서 셀프-리프레쉬 신호가 공급된다. 발진 신호의 상승 전이가 셀프-리프레쉬 모드 신호의 상승 전이보다 빠른 경우에, 발진 신호의 다음의 상승 전이에 따라서 셀프-리프레쉬 신호가 중단된다.
본 발명의 또 다른 구성에 의하면, 셀프-리프레쉬 모드와 비셀프-리프레쉬 모드에서 선택적으로 동작하는 DRAM(dynamic random access memory)에서 사용하기 위한 셀프-리프레쉬 컨트롤러가 제공된다. 셀프-리프레쉬 컨트롤러에서, 검출회로는 리프레쉬 모드 선택에 따라서 셀프-리프레쉬 모드 신호를 공급한다. 발진 회로는 DRAM 파워 지시 신호에 따라서 발진 신호를 생성한다. 셀프-리프레쉬 요구 신호에 따라서, DRAM의 워드 라인의 관련 메모리 셀을 리프레쉬하기 위해 어드레스 신호가 공급된다.
본 발명의 실시예에 따르면, 좁은 폭의 예상치 못한 셀프-리프레쉬 요구 펄스의 발생이 방지된다. 프리런 발진 신호에 의한 지원으로 인한 광범위한 셀보유시간을 갖는 신뢰할 수 있는 셀프-리프레쉬 요구 신호가 공급된다. 또한, 프리런 발진기와 함께 온도 변화에 따라서 셀프-리프레쉬 기간을 제어 또는 조정하기 위한 온도 보상 회로가 부가될 수 있다.
본 발명의 다른 구성 및 특징은, 첨부 도면과 함께 본 발명의 특정 실시예의 다음의 설명을 고려할 때 본 기술에서 통상의 숙련된 자에게 분명해진다.
본 발명의 실시예들은 첨부 도면을 참조하여 예를 통해서만 서술된다.
도 1a는 종래의 DRAM(dynamic random access memory)장치에서 사용되는 셀프-리프레쉬 제어 회로 블록도를 도시한다.
도 1b는 도 1a에 도시된 DRAM 장치의 신호에 대한 타이밍 시퀀스를 도시한다.
도 2는 본 발명의 일 실시예에 따르는 DRAM 장치 셀프-리프레쉬 컨트롤러의 블록도이다.
도 3은 본 발명의 일 실시예에 따르는 DRAM 장치 셀프-리프레쉬 컨트롤러를 도시하는 블록도이다.
도 4a는 셀프-리프레쉬 모드에 들어감 및 나감에서 셀프-리프레쉬 모드 신호 와 셀프-리프레쉬 발진 신호의 사이에서 중첩되지 않고 동작되는 도 3에 나타낸 DRAM 장치의 신호에 대한 타이밍 시퀀스이다.
도 4b는 셀프-리프레쉬 모드에 들어감 및 나감에서 셀프-리프레쉬 모드 신호와 셀프-리프레쉬 발진 신호의 사이에서 중첩되지 않고 동작되는 도 3에 나타낸 DRAM 장치의 신호에 대한 타이밍 시퀀스이다.
도 5는 본 발명의 다른 실시예에 따르는 DRAM 장치 셀프-리프레쉬 컨트롤러를 도시하는 블록도이다.
도 6은 셀프-리프레쉬 모드의 입구 및 출구에서 셀프-리프레쉬 모드 신호와 셀프-리프레쉬 발진 신호의 사이에서 중첩되어 동작되는 도 5에 나타낸 DRAM 장치의 신호에 대한 타이밍 시퀀스이다.
도 7은 도 5에 도시된 DRAM 장치에 포함된 셀프-리프레쉬 요구 발생기의 중재 동작을 도시하는 플로우챠트이다.
도 8은 본 발명의 실시예에 따르는 DRAM 장치 셀프-리프레쉬 컨트롤러를 도시하는 블록도이다.
본 발명의 샘플 실시예의 다음의 상세한 설명에서, 본 발명이 실현될 수 있는 특정 샘플 실시예의 도시를 통해 나타내고, 이 문서의 일부를 형성하는 첨부 도면을 참조한다.
본 실시예는 본 기술에서 통상의 기술을 가진 자가 본 발명을 실현할 수 있도록 충분히 상세하게 서술되어 있고, 다른 실시예가 사용될 수 있고, 본 발명의 범위를 벗어 나지 않으면 논리적, 전기적 및 다른 변화가 행해질 수 있는 것으로 이해된다. 그러므로, 다음의 상세한 설명은 제한하는 의미로 취해지는 것은 아니고, 본 발명의 범위는 첨부된 청구항에 의해 정의된다.
도 1a는 종래의 DRAM(dynamic random access memory)장치에서 사용되는 셀프-리프레쉬 컨트롤러를 도시하고, 도 1b는 도 1a에 도시된 DRAM 장치의 신호에 대한 상대적인 타이밍 시퀀스를 도시한다. 도 1a 및 도 1b를 참조하면, "슬립" 모드로도 알려져 있는 "셀프-리프레쉬" 모드가 커맨드 신호(111)에 의해 활성화될 수 있다. 셀프-리프레쉬 입력 커맨드 "SELF-REF ENTRY"를 갖는 커맨드 신호(111)에 따라서, 셀프-리프레쉬 모드 검출기(113)는 셀프-리프레쉬 모드 신호(115)가 액티브 "하이"(즉, "하이" 논리 레벨 전압 VDD)가 되도록 한다. "하이" 셀프-리프레쉬 모드 신호(115)에 따라서, 내부 발진기(117)는 소정의 기간과 주파수를 갖는 셀프-리프레쉬 발진 신호(119)의 발생을 개시하도록 초기화된다. 셀프-리프레쉬 요구 발진 신호(123)를 차례로 발생하는 셀프-리프레쉬 요구 발생기(121)에 의해 발진 신호(119)는 다른 신호와 결합된다. 요구 신호(123)는 내부 로우 어드레스 카운터(125)로 하여금 적절한 내부 로우 어드레스를 갖는 신호(127)를 발생하도록 한다. 로우 어드레스 카운터(129)는 셀프-리프레쉬 요구 신호(123)에 의해 제어되고, 내부 로우 어드레스를 복호하여 복호된 어드레스 신호(131)를 공급하여, 그 결과 선택된 워드라인이 활성화되게 한다. 셀프-리프레쉬 모드 검출기(113)가 커맨드 신호(111)로 셀프-리프레쉬 출력 커맨드 "SELF-REF EXIT"를 수신할 때, 셀프-리프레쉬 모드 신호(115)가 "로우"(즉, "로우" 논리 레벨 전압(VSS))가 되고, 내부 발진 기(117)가 디스에이블되어, 그 결과 발진 신호(119)의 발생이 중단된다. 그 후, 셀프-리프레쉬 요구 신호(123)가 더 이상 공급되지 않고, DRAM 메모리 셀을 리프레쉬한다.
종래의 DRAM 장치에서, 셀 보유 시간을 고려하면, 셀프-리프레쉬 모드 신호(115)의 수신시 내부 발진기(117)의 초기 시간은 DRAM 셀을 적절히 리프레쉬하는데 있어서 중대하지는 않다. 고속 동작과 서브 100nm 기술로 조립된 고밀도 CMOS IC를 갖는 DRAM 장치는 예를 들면 DRAM 셀을 적절히 리프레쉬하는데 더 짧은 초기 시간을 요구한다. 예를 들면, 90nm DRAM 마크로 프로세스의 경우, 추정된 셀 보유 시간은 4K 로우(row)를 리프레쉬하는데 0.5ms이다. 그래서, 125ns(=0.5 ms/4000)보다 짧은 초기 시간이 발진기를 초기화하는데 필요하고, 따라서 적절한 리프레쉬 동작을 가져온다. 그러나, 종래의 발진기의 초기 시간은 0.5 ms와 32 ms의 사이에 있으므로, 서브 100nm 기술로 조립된 DRAM 장치용 발진기를 초기화하는데 필요한 125ns 요구조건을 만족시키지 못한다.
도 2는 본 발명의 일 실시예에 따르는 DRAM(dynamic random access memory)장치의 셀프-리프레쉬 회로 블록을 나타낸다. DRAM 장치는 셀프-리프레쉬 모드와 노멀 모드(비셀프-리프레쉬 모드)에서 선택적으로 동작한다. 도 2를 참조하면, 셀프-리프레쉬 COMMAND에 따라서, 검출기(211)는 셀프-리프레쉬용 신호(213)를 컨트롤러(215)에 공급한다. 발진기(217)는 파워업 신호(221)에 의해 초기화된 셀프-리프레쉬용 발진 신호(219)를 발생한다. 셀프-리프레쉬용 요구 신호(223)를 어드레스 디코더(225)에 차례로 공급하는 컨트롤러(215)에 발진 신호(219)가 공급된다. 어드 레스 디코더(225)는 셀프-리프레쉬용 복호된 어드레스 신호(227)를 공급한다. 검출기(211)는 셀프-리프레쉬 커맨드에 의해 각각 셀프-리프레쉬 모드와 비셀프-리프레쉬 모드에 따라서 신호(213)를 인에이블 및 디스에이블시킨다. 신호(213)와 발진 신호(219)의 펄스 사이에 타이밍 충돌이 발생할 때 컨트롤러(215)는 중재한다.
예를 들면, 발진기(217)는 셀프-리프레쉬용 신호(213)의 발생과 무관하게, 파워업 신호(221)에 의해 활성화된 프리런 발진기를 포함한다. 프리런 발진기는 불필요하거나 또는 DRAM 장치로의 파워가 오프될 때까지 계속한다. 그래서, 본 발명의 실시예에 따르는 DRAM 장치에서, 셀프-리프레쉬용 발진의 외부 개시이 불필요하다. 또한, 컨트롤러(215)의 중재 기능으로, 발진 신호(219)가 신호(213)보다 일찍 "하이"가 될 때, 발진 신호(219)의 다음의 상승 전이에 따라서 요구 신호(223)가 공급된다. 또한, 발진 신호(219)가 셀프-리프레쉬 신호(213)보다 느리게 "로우"가 될 때, 발진 신호(219)의 다음의 하강 전이에 따라서 요구 신호(223)가 중단된다. 그래서, 컨트롤러(215)는 발진 신호(219)와 셀프-리프레쉬 신호(213) 사이의 타이밍 충돌을 중재한다.
도 3은 본 발명의 일 실시예에 따르는 DRAM 장치를 나타낸다. 도 3에 나타낸 DRAM 장치의 회로는 각각 "하이" 및 "로우" 논리 레벨 전압에 대응하는 하이 및 로우 전원 전압으로 동작한다. DRAM 장치는 셀프-리프레쉬 모드와 노멀 모드(비셀프-리프레쉬 모드)에 따른다.
도 3을 참조하면, 커맨드 신호 "COMMAND"(311)가 셀프-리프레쉬 모드 검출기(313)에 공급되어, 셀프-리프레쉬 모드로의 각각의 입력 및 출력에서 "SREF_MODE"(315)를 인에이블 및 디스에이블시킨다. 셀프-리프레쉬 모드 신호(315)가 셀프-리프레쉬 컨트롤러(317)에 공급된다. 셀프-리프레쉬 모드 신호(315)는 "셀프-리프레쉬 입력" 커맨드에 따라서 "로우" 논리 상태로부터 "하이" 논리 상태(즉, 상승 전이)로 전이하고, "셀프-리프레쉬 출력" 커맨드에 따라서 "하이" 논리 상태로부터 "로우" 논리 상태(즉, 하강 전이)로 전이한다. 셀프-리프레쉬 컨트롤러(317)는 논리 AND 회로로서 기능한다.
셀프-리프레쉬 발진 신호 "SREF_OSC"(325)를 셀프-리프레쉬 컨트롤러(317)에 차례로 공급하는 파워업 구동 발진기(320)에 파워업 신호 "PWRUP"(319)가 공급된다. 파워업 구동 발진기(320)는 셀프-리프레쉬 모드 신호(315)에 독립적으로, 펄스의 발진 신호를 발생하는 프리런 발진기(321)를 포함한다. 프리런 발진기(321)는 소정의 주기와 폭을 갖는 펄스를 발생한다. DRAM 장치가 온이 될 때 파워업 신호(319)가 공급되어, 동작 스위치(323)를 "온"상태로 설정함으로써, 프리런 발진기를 VDD에 연결한다. 그러므로, "하이" 및 "로우" 논리 레벨 전압 VDD와 VSS에 대응하는 전원 전압이 프리런 발진기(321)에 공급되어 발진을 개시하도록 활성화된다. DRAM 장치로의 전원이 오프되거나 또는 DRAM 장치가 "딥 파워 다운 모드"에 들어갈 때 파워업 신호(319)의 부족으로 오프되고, 리프레쉬되기 위해 DRAM 셀 데이터가 요구되지 않는다.
셀프-리프레쉬 모드 신호(315)와 셀프-리프레쉬 발진 신호(325)에 따라서, 셀프-리프레쉬 컨트롤러(317)는 내부 로우 어드레스 카운터(329)와 로우 어드레스 디코더(331)에 공급되는 셀프-리프레쉬 요구 발진 신호 "SREF_REQ"(327)를 인에이 블 및 디스에이블시킨다. 내부 로우 어드레스 카운터(329)는 내부 어드레스 신호(333), RFA[0:n]을, 이것을 복호하는 로우 어드레스 디코더(331)에 공급하여, 복호된 어드레스 신호(335)를 공급하고, 그 결과 선택된 워드라인(미도시)가 활성화된다. 활성화된 워드라인에 연결된 DRAM 장치의 메모리 셀이 리프레쉬된다. 프리런 발진기(321)는 셀프-리프레쉬 모드 입력에 독립적으로 그 발진을 개시하고, 그 발진은 프리런이므로, 셀프-리프레쉬 요구 발진 신호(327)의 발생은 셀프-리프레쉬 모드 신호(315)와 적절히 동기되지는 않는다. 주요하게, SREF_MODE 신호(315)의 전이는 SREF_OSC 신호(325)와 서로 관계되지 않는다. 이것은 이하에 더 상세하게 설명할 특정 상황하에서 SREF_REQ 신호의 비소망의 펄스를 가져온다. 그러나, 도 3의 파워업 구동 프리런 발진기(320)는, 셀프-리프레쉬 커맨드 신호가 수신될 때까지 대기하는 것에 반해 집적 회로가 파워업되자 마자 셀프-리프레쉬 어드레스 신호를 발생할 수 있는 발진 신호가 있는 것을 확실히 하기 때문에, 도 3에 도시된 실시예에서, 셀프-리프레쉬 어드레스 신호를 발생하기 위해 필요한 시간은 도 1a에 도시된 종래의 접근 방식보다 더 적은 것에 주의한다.
도 4a는 도 3에 도시된 DRAM 장치의 신호에 대한 상대 시간열을 나타낸다. 도 3 및 4a를 참조하면, 시간(tpw)에서 파워업 신호(319)에 따라서 DRAM 장치가 온(파워업)이 되자 마자 파워업 구동 발진기(320)(프리런 발진기)(321)가 초기화된다. 그 후, 셀프-리프레쉬 모드 신호(315)의 논리 상태에 독립적으로, 셀프-리프레쉬 발진 신호(325)는 셀프-리프레쉬 컨트롤러의 입력으로서 연속적으로 공급된다. 발진 신호(325)는 온도 보상이 없이 소정의 고정된 펄스 주기(TOSC)를 갖는 발진신호이고, 소정의 고정된 펄스폭(TOSCW)을 갖는 발진 신호이다. 펄스 주기(TOSC)는 예를 들면 메모리 컨트롤러(비도시)에 의한 파워업 시간에서 고정된다.
셀프-리프레쉬 요구 발진 신호(327)의 발생은 셀프-리프레쉬 모드 신호(315)와 셀프-리프레쉬 발진 신호(325)에 의해 제어되어 내부 로우 어드레스 카운터(329)와 로우 어드레스 디코더(331)에 대한 셀프-리프레쉬 요구 신호(327)를 생성한다. 도 3에 나타낸 실시예에 따르는 셀프-리프레쉬 컨트롤러(317)가 논리 AND 회로로서 기능하기 때문에, 셀프-리프레쉬 모드 신호(315)의 "하이" 논리 상태 동안 셀프-리프레쉬 발진 신호(325)의 펄스가 게이트된다. 그러나, 셀프-리프레쉬 발진 신호(325)가 셀프-리프레쉬 모드 신호(315)와 적절히 동기화되지 않기때문에, 셀프-리프레쉬 요구 신호(327)는 셀프-리프레쉬 모드에 들어가고 나갈 시에 예상가능하지 않은 펄스폭을 가질 수 있다. 그러므로, 불충분한 시간에 좁은 폭 펄스가 활성화되게 함으로써, 로우 어드레스 복호의 오동작을 발생한다. 그 결과, 소망의 워드라인이 활성화될 수 없어 데이터가 상실된다. 이러한 좁은 펄스의 생성으로부터 생긴 오동작을 도 4b를 참조하여 이하 설명한다.
셀프-리프레쉬 요구 발진 신호의 펄스 타이밍에 대해서, 셀프-리프레쉬 모드 신호(315)와 셀프-리프레쉬 발진 신호(325) 사이에 2개의 가능한 상황이 있다. 하나의 상황은, 셀프-리프레쉬 발진 신호(325)의 "하이" 논리 상태 동안에 셀프-리프레쉬 모드 신호(315)의 논리 상태 전이("로우"로부터 "하이" 논리 상태로의 상승 전이 및/또는 "하이"로부터 "로우" 논리 상태로의 하강 전이)가 발생하지 않는다는 것이다. 이것을 "중첩 조건"이라고 칭한다.
비중첩 조건의 설명은 다음과 같다. 셀프-리프레쉬 발진 신호(325)의 "하이" 논리 상태 동안에 셀프-리프레쉬 모드 신호(315)는 그 논리 전이를 바꾸지 않는다. 이 상황에서, 도 4a에 도시한 것같이, 셀프-리프레쉬 모드 신호(315)의 "로우"에서 "하이"로의 논리 상태 전이는 시간 차이(셋업 시간) △T1 만큼 셀프-리프레쉬 발진 신호(325)보다 빠르다. 또한, 셀프-리프레쉬 모드 신호(315)의 "하이"에서 "로우"로의 논리 상태 전이는 시간 차이 △T2 만큼 빠르다. 이 경우, 셀프-리프레쉬 발진 신호(325)의 펄스는 논리 AND 회로로서 기능하는 셀프-리프레쉬 컨트롤러(317)에 의해 게이트된다. 그러므로, 셀프-리프레쉬 컨트롤러(317)는 셀프-리프레쉬 모드 신호(315)가 "하이" 논리 상태에 있을 동안에만 셀프-리프레쉬 발진 신호(325)에 직접 대응하는 셀프-리프레쉬 요구 발진 신호(327)를 공급한다. 그래서, 셀프-리프레쉬 요구 발진 신호(327)의 공급 및 중단이 상기 서술된 것같이 오직 작은 지연 △T1, △T2 만을 갖는 셀프-리프레쉬 모드 신호(315)에 의해 제어되고, 거기에 따른다.
도 4b는 셀프-리프레쉬 발진 신호(325)의 "하이" 논리 상태 동안에 셀프-리프레쉬 모드 신호(315)가 그 논리 상태를 변화시키는 중첩 조건에서 DRAM 장치의 신호에 대한 상대 시간 시퀀스를 나타낸다. 도 4b와 3을 참조하면, 셀프-리프레쉬 모드 신호(315)의 상승 전이 전에 셀프-리프레쉬 발진 신호(325)는 "하이" 시간 차 이 △T3가 난다. 또한, 셀프-리프레쉬 모드 신호(315)의 하강 전이 후에 셀프-리프레쉬 발진 신호(325)는 "로우" 시간 차이 △T4가 난다. 도 4b에 나타낸 것같이 셀프-리프레쉬 모드의 개시 및 종료(즉, 입출)에서 펄스폭 △TPW1, △TPW2을 갖는 셀프-리프레쉬 요구 발진 신호(327)를 생성한다. 펄스폭 △TPW1, △TPW2은 발진 신호(325)의 펄스폭 TOSCW보다 더 좁다. 이러한 더 좁은 펄스폭의 셀프-리프레쉬 요구 신호(327)가 로우 어드레스 디코더(331)에 의한 로우 어드레스 복호의 오동작을 발생시킨다. 이것은 데이터 레벨을 저장하기에 불충분한 기간 동안 워드 라인이 활성화되게 한다. 임계 상황에서 "중첩 조건"으로부터 가능하게 생겨지는 이러한 오동작 문제는 도 5에 도시된 것같이 타이밍 중재 회로를 셀프-리프레쉬 컨트롤러(317)에 실행함으로써 해결될 수 있다.
도 5는 본 발명의 다른 실시예에 따르는 DRAM 장치를 나타낸다. 도 5에 나타낸 DRAM 장치는 상기 서술된 것같은 임계 상황에서 문제를 해결한다. 그래서, 도 5에 나타낸 셀프-리프레쉬 컨트롤러는 도 3에 나타낸 것과 다르고, 나머지는 도 3에 나타낸 것과 유사하다.
도 5를 참조하면, 코맨드 신호 "COMMAND"(511)는, 셀프-리프레쉬 모드 신호 "SREF_MODE"(515)를 셀프-리프레쉬 컨트롤러(520)에 차례로 공급하는 셀프-리프레쉬 모드 검출기(513)에 공급된다. 파워업 신호 "PWRUP"(521)가, 셀프-리프레쉬 발진 신호 "SREF_OSC"(533)를 셀프-리프레쉬 컨트롤러(520)에 차례로 공급하는 셀프- 리프레쉬 발진기(530)에 공급된다. 셀프-리프레쉬 발진기(530)의 구조는 도 3에 나타낸 파워업 구동 발진기(320)와 동일하고, 발진 신호를 발생하는 프리런 발진기를 포함한다. DRAM 장치가 온이 될 때, 셀프-리프레쉬 발진기(530)는 파워업 신호(521)에 의해 활성화된다. 셀프-리프레쉬 모드 신호(515)와 셀프-리프레쉬 발진 신호(533)에 따라서, 셀프-리프레쉬 컨트롤러(520)는 셀프-리프레쉬 요구 발진 신호 "SREF_REQ"(535)를 내부 로우 어드레스 카운터(537)에 공급한다. 셀프-리프레쉬 요구 발진 신호 "SREF_REQ"(535)는 신호의 타이밍 지연을 고려하여 로우 어드레스 디코더(539)에 공급된다. 내부 로우 어드레스 카운터(537)는 내부 로우 어드레스 신호(541), RFA[0:n]을, 이것을 복호하는 로우 어드레스 디코더에 공급하여, 복호된 어드레스 신호(543)를 공급하여, 그 결과 선택된 워드라인(비도시)이 활성화된다. 활성화된 워드라인에 연결된 DRAM 장치의 메모리 셀이 리프레쉬된다.
셀프-리프레쉬 컨트롤러(520)는 도 3에 나타낸 셀프-리프레쉬 컨트롤러(317)와 유사하지만, 중재 회로로서 기능한다. 도 5를 참조하면, 셀프-리프레쉬 컨트롤러(520)는 캐스캐이드된 제1 및 제2 RS형 래치(551, 553)을 갖는 논리 회로와 임계 타이밍 조건을 중재하는 AND 회로(555)를 포함한다. 각각의 제1 및 제2 RS형 래치(551, 553)는, 세트 및 리세트 입력 단자 "S"와 "R"을 갖는 플립플롭을 형성하는 상호 연결된, 2입력 NAND 게이트를 포함한다. 셀프-리프레쉬 모드 신호(515)와 셀프-리프레쉬 발진 신호(533)가 제1 RS 래치(551)에 공급되고, 2 NAND 게이트(561, 563)을 포함한다. RS 래치(551)의 출력 신호"N1" (즉, NAND 게이트 561의 출력)와 셀프-리프레쉬 발진 신호(533)가 2 NAND 게이트(571, 573)를 포함하는 제2 RS 래 치(553)에 공급된다. RS 래치(553)의 출력 신호"N2" (즉, NAND 게이트 571의 출력)와 셀프-리프레쉬 발진 신호(533)가 NAND 게이트(581)와 인버터(583)를 포함하는 AND 회로(555)에 공급된다. NAND 게이트(581)의 출력 논리 신호는 인버터(583)에 의해 반전되어 셀프-리프레쉬 요구 발진 신호(535)를 공급한다. 도 5에 나타낸 DRAM 장치의 회로는 각각 "하이" 및 "로우" 논리 레벨 전압에 대응하는 하이 및 로우 전원 전압 VDD 및 VSS로 동작한다.
도 6은 셀프-리프레쉬 모드 신호와 발진기 신호의 중첩 조건에서 도 5에 나타낸 신호에 대한 상대적인 타이밍 시퀀스를 나타낸다. 도 6에 도시된 것같이, 셀프-리프레쉬 입력에서, 셀프-리프레쉬 발진 신호(533)의 "하이" 논리 상태의 주기 동안 셀프-리프레쉬 모드 신호(515)의 상승 전이가 발생하면, 셀프-리프레쉬 요구 발진 신호(535)는 중첩 조건에 대해 발생되지 않아서, 좁은 폭 펄스 △TPW1(도 4b 참조)의 발생을 회피하게 한다. 유사하게, 셀프-리프레쉬 출력에서, 셀프-리프레쉬 발진 신호(533)의 "하이" 논리 상태의 주기 동안 셀프-리프레쉬 모드 신호(511)의 하강 전이가 발생하면, 셀프-리프레쉬 요구 발진 신호(535)는 중첩 조건에 대해서 중단되지 않아서, 좁은 폭 펄스 △TPW2(도 4b 참조)의 발생을 회피하게 한다. 이러한 좁은 폭 펄스는 적절할 셀 충전 레벨로 셀 저장 복구를 완료하기에 충분하지 않을 수 있다.
셀프-리프레쉬 입력에서, 셀프-리프레쉬 모드 신호(515)는 시간 t12에서 "로우" 논리 상태로부터 "하이"논리 상태로 전이한다. 시간 t11(시간 t12전의 시간 간격 △T3)에서, 셀프-리프레쉬 발진 신호(533)는 "로우" 논리 상태로부터 "하이"논리 상태로 전이한다. 시간 t13(시간 t12후의 폭 △TPW1)에서, 셀프-리프레쉬 발진 신호(533)의 하강 전이에 따라서, RS 래치(551)의 NAND 게이트(561, 563)는 그 논리 상태를 변화시키고, RS 래치(563)의 NAND 게이트(571)의 출력(N2)은 그 논리 상태를 "로우"에서 "하이"로 변경한다. 그러나, 셀프-리프레쉬 발진 신호(533)의 논리 상태가 "로우"이기 때문에, AND 회로(555)(인버터(583))는 그 출력 논리 상태를 변경시키지 않는다. 시간 t14(시간 t11후의 펄스 주기 TOSC)에서, 셀프-리프레쉬 발진 신호(533)의 상승 전이에 따라서, AND 회로(555)는 그 출력 논리 상태를 "로우"에서 "하이"로 변경한다. 시간 t15(시간 t14후의 펄스 폭 △TOSCW)에서, 셀프-리프레쉬 발진 신호(533)의 다음의 하강 전이에 따라서, AND 회로(555)의 출력은 "로우"가 된다. 따라서, 제1 펄스는 셀프-리프레쉬 발진 신호(533)로서 공급된다. 그래서, 셀프-리프레쉬 발진 신호(533)와 셀프-리프레쉬 모드 신호(515) 사이의 제1 중첩된 "하이" 논리 상태는 셀프-리프레쉬 요구 발진 신호(535)가 발생되게 하지 않는다. 시간 t14에서 셀프-리프레쉬 발진 신호(533)의 다음의 상승 전이는 셀프-리프레쉬 요구 발진 신호(535)의 발생을 일으킨다. 이후, RS 래치(551, 553)는 시간 t12에서 "중첩된" 상승 전이를 검출하여, 셀프-리프레쉬 발진 신호(533)의 다음의 상승 전이까지 셀프-리프레쉬 요구 발진 신호(535)의 펄스의 발생을 유지한다.
셀프-리프레쉬 출력에서, 셀프-리프레쉬 모드 신호(515)는 시간 t22에서 "하 이" 논리 상태로부터 "로우" 논리 상태로 전이한다. 시간 t21뒤, 시간 t22전에, RS 래치(553)의 출력(NAND 게이트(571)의 출력(N2))은 "하이" 논리 상태이다. 셀프-리프레쉬 발진 신호(533)의 상승 전이에 따라서, AND 회로(555)의 출력은 "로우" 논리 상태로부터 "하이" 논리 상태로 전이한다. 시간 t22에서, 셀프-리프레쉬 모드 신호(515)의 논리 상태는 "하이"로부터 "로우" 상태로 전이하고, NAND 게이트(561)의 출력(N1)은 "로우" 논리 상태로부터 "하이" 논리 상태로 전이한다. 그러나, NAND 게이트(573)의 출력(N2b)은 그 "로우" 논리 상태를 유지하고, 그 결과, NAND 게이트(571)의 출력(N2)은 그 논리 상태("하이")를 바꾸지 않는다. 그래서, AND 회로(555)(셀프-리프레쉬 컨트롤러(520))는 그 "하이" 논리 상태를 유지한다. 그 후, 셀프-리프레쉬 발진 신호(533)는 시간 t23(시간 t22후의 시간 간격 △T4)에서 "하이" 논리 상태로부터 "로우" 논리 상태로 전이한다. 그리고, NAND 게이트(571)의 출력(N2)은 그 논리 상태를 "하이" 로부터 "로우"로 바꾸고, 그 결과 AND 회로(555)의 출력(셀프-리프레쉬 컨트롤러(520)의 출력)은 "로우"가 된다. 그 후, RS 래치(553)의 출력(N2)은 그 "로우" 논리 상태를 유지하고, 그래서, 셀프-리프레쉬 발진 신호(533)가 "로우" 논리 상태로부터 "하이" 논리 상태로 전이하는 동안, 셀프-리프레쉬 컨트롤러(520)는 그 "로우" 논리 상태를 유지한다. 따라서, 최종 펄스가 셀프-리프레쉬 요구 발진 신호(535)로서 공급된다. 그래서, 셀프-리프레쉬 발진 신호(533)와 셀프-리프레쉬 모드 신호(515) 사이의 최종 중첩된 "하이" 논리 상태는 셀프-리프레쉬 요구 발진 신호(533)가 중단되게 하지 않는다. 시간 t23에서 셀프-리 프레쉬 발진 신호(533)의 다음의 하강 전이는 셀프-리프레쉬 요구 발진 신호(535)의 발생을 중단한다. 그러므로, RS 래치(551, 553)는 시간 t22에서 "중첩된" 하강 전이를 검출하고, 셀프-리프레쉬 발진 신호(533)의 다음의 하강 전이까지 셀프-리프레쉬 요구 발진 신호(535)의 펄스의 중단을 유지한다.
도 7은 도 5에 나타낸 셀프-리프레쉬 컨트롤러(520)에 의해 실행된 중재 동작을 나타낸다. 도 5, 6, 및 7을 참조하면, 파워 업 신호(521)에 따라서, 셀프-리프레쉬 발진기(530)는 그 프리런 발진을 개시하고, 셀프-리프레쉬 발진 신호(533)가 연속적으로 생성된다. 중재 동작은 셀프-리프레쉬 모드 신호(515)와 셀프-리프레쉬 발진 신호(533)의 상대적인 타이밍에 기초하여 행해진다.
셀프-리프레쉬 컨트롤러(520)는 셀프-리프레쉬 입력(단계 711)에 대한 셀프-리프레쉬 모드 신호(515)의 논리 상태가 "하이"인지 아닌지를 결정한다. 논리 상태가 "로우"인 경우에(NO), 이 단계가 반복된다. 논리 상태가 "하이"가 되면(YES), 이것은 셀프-리프레쉬 입력에 대한 것으로(도 6에서 시간 t11에서의 동작 참조), 이어서 셀프-리프레쉬 컨트롤러(520)는 셀프-리프레쉬 발진 신호(533)의 논리 상태를 결정한다(단계 712). 논리 상태가 "로우"인 경우에(NO), 셀프-리프레쉬 모드 신호(515)와 셀프-리프레쉬 발진 신호(533) 사이의 타이밍 관계는 "비중첩" 조건이고, 셀프-리프레쉬 모드 입력에 대해 중대한 상황은 아니다. 그래서, 셀프-리프레쉬 모드 신호(515)(단계 713)에 기초한 셀프-리프레쉬 발진 신호(533)가 게이트되고, 셀프-리프레쉬 요구 발진 신호(535)가 생성된다(도 4a에 나타낸 셀프-리프레쉬 요구 발진 신호(327) 참조).
한편, 셀프-리프레쉬 발진 신호(533)의 논리 상태가 "하이"인 경우에(단계 712에서 YES), 셀프-리프레쉬 모드 신호(515)와 셀프-리프레쉬 발진 신호(533) 사이의 타이밍 관계는 "중첩" 조건에 있는다. 이것은 셀프-리프레쉬 모드 입력에 대한 중대한 상황이다. 셀프-리프레쉬 발진 신호(535)의 다음의 상승 전이에 따라서, 셀프-리프레쉬 요구 발진 신호(533)가 생성된다(단계 714)(도 6에 나타낸 시간 t11 - t14 사이의 동작 참조).
셀프-리프레쉬 요구 발진 신호(535)가 생성된 후(단계 713 또는 714), 셀프-리프레쉬 모드 신호(515)의 논리 상태는 셀프-리프레쉬에 나감에 대해 다시 결정된다(단계 715). 논리 상태가 "하이"인 경우(NO), 셀프-리프레쉬 모드 신호(515)에 기초한 셀프-리프레쉬 발진 신호(533)의 게이팅이 반복된다(단계 713). 논리 상태가 "로우"가 되면(YES)(도 6의 타이밍 t22에서의 동작 참조), 셀프 출력을 위해, 이어서 셀프-리프레쉬 컨트롤러(520)는 셀프-리프레쉬 발진 신호(533)의 논리 상태를 결정한다(단계 716). 논리 상태가 "로우"인 경우(YES), 셀프-리프레쉬 모드 신호(515)와 셀프-리프레쉬 발진 신호(533)의 타이밍 조건은 "비중첩" 조건에 있고, 셀프-리프레쉬 모드 출력에 대해 임계 상황은 아니다. 셀프-리프레쉬 요구 발진 신호(535)의 생성은 셀프-리프레쉬 요구 발진 신호(535)의 더 많은 펄스의 생성없이 종료한다(도 4a에 도시된 셀프-리프레쉬 요구 발진 신호(327) 참조).
한편, 셀프-리프레쉬 발진 신호(533)의 논리 상태가 "하이"인 경우(단계 716 에서 NO), 셀프-리프레쉬 모드 신호(515)와 셀프-리프레쉬 발진 신호(533)의 타이밍 조건은 "중첩 조건"에 있고, 중대한 상황이다. 셀프-리프레쉬 발진 신호(533)의 다음의 하강 전이는 셀프-리프레쉬 요구 발진 신호(535)의 펄스의 발생을 중단한다(단계 717)(도 6에 나타낸 시간 t21 ~ t23 사이의 동작 참조).
셀프-리프레쉬 컨트롤러(520)는 가변 펄스폭의 출력 신호를 생성할 수 있는 임계 타이밍 상황을 검출하고, 적절한 신호를 생성하기 전에 펄스 폭에 변화를 주지 않는 보다 적절한 타이밍 상황을 대기하는 중재 회로를 포함한다. 중재 회로의 2 RS 래치(551, 553)으로, 셀프-리프레쉬 발진 신호(533)의 "하이" 논리 상태가 셀프-리프레쉬에 들어감 및/또는 나감에서 셀프-리프레쉬 모드 신호(511)와 중척되는 동안, 셀프-리프레쉬 발진 신호(533)의 중첩된 펄스가 셀프-리프레쉬 요구 발진 신호(535)로서 전송되지 않는다. 그러므로, 너무 좁은 폭(예를 들면, 도 6에 점선으로 표시된 것같이 펄스 폭 △TPW1, △TPW2)을 갖는 펄스가 셀프-리프레쉬 모드의 개시(들어감) 및/또는 셀프-리프레쉬 모드의 종료(나감)에서 결과의 셀프-리프레쉬 요구 발진 신호(535)로서 공급되지 않는다.
상기 서술된 것같이 본 발명의 실시예에 따르는 DRAM 장치는 그 셀프-리프레쉬에 대한 프리런 발진을 허용하지 않는다. 그러므로, 발진기의 개시 시간과 셀 보유시간이 다음과 같이 주어지는 동안 DRAM 셀은 효과적으로 셀프-리프레쉬된다.
TSREF>tREF/NROW
여기서, TSREF는 발진기의 개시 시간
tREF는 DRAM 셀 보유 시간
NROW는 DRAM 장치의 로우 수
또한, 프리런 발진과 셀프-리프레쉬 모드 신호의 펄스 사이의 임계 "중첩" 조건에서, 본 발명의 실시예에 따르는 DRAM 장치는 "하이" 논리 상태의 중첩을 검출하여 그 유지된 중첩된 논리 상태를 유지하는 기능을 수행한다. 그러므로, 파워업 후에 발진기는 독립적으로 동작되고, 중첩 조건에서 논리 상태 전이를 게이트 및 버퍼링함으로써 내부 셀프-리프레쉬 요구 신호는 적절히 공급되고, 논리 상태 전이는 DRAM 셀 리프레쉬 동작의 목적으로 주로 사용된다. 예를 들면, 서브-100 nm 기술 피쳐 크기로, 최소 크기의 트랜지스터, 온도 변동, 전압 변동 및 프로세스 변동때문에, 장래의 DRAM 장치 또는 매크로는 넓은 범위의 리프레쉬 특성을 가질 수 있다. 본 발명의 일 실시예에 따르는 DRAM 장치에 있어서, 셀프-리프레쉬 입력 및 출력의 타이밍에 상관없이 셀이 셀프-리프레쉬되는 것이 가능하다.
도 8은 본 발명의 다른 실시예에 따르는 DRAM 장치를 나타낸다. 도 8을 참조하면, 커맨드 신호 "COMMAND"(811)가 셀프-리프레쉬 모드 검출기(813)에 공급되어, 셀프-리프레쉬 모드 신호 "SREF_MODE"(815)를 셀프-리프레쉬 컨트롤러(817)에 차례로 공급한다. 파워업 신호 "PWRUP"(819)는 셀프-리프레쉬 컨트롤러(817)에 셀프-리프레쉬 발진 신호 "SREF_OSC"(825)를 차례로 공급하는 셀프-리프레쉬 발진기(820)에 공급된다. 셀프-리프레쉬 발진기(820)는 셀프-리프레쉬 발진 신호(825)를 생성하기 위해 발진 신호를 발생하는 프리런 발진기(821)를 포함한다. DRAM 장치가 온 이 될 때, 셀프-리프레쉬 발진기(820)는 파워업 신호(819)에 의해 활성화된다. 셀프-리프레쉬 모드 신호(815)와 셀프-리프레쉬 발진 신호(825)에 따라서, 셀프-리프레쉬 컨트롤러(817)는 셀프-리프레쉬 요구 신호 "SREF_REQ"(827)를 내부 로우어드레스 카운터(829)에 공급한다. 이 실시예에서, 셀프-리프레쉬 요구 신호 "SREF_REQ"(827)는 신호의 타이밍 지연을 고려하여 로우 어드레스 디코더(831)에 또한 공급된다. 내부 로우 어드레스 카운터(829)는 복호하여 복호된 어드레스 신호(835)를 공급하는 로우 어드레스 디코더(831)에 내부 로우 어드레스 신호(833), RFA[0:n]를 공급하여, 그 결과 선택된 워드라인(비도시)이 활성화된다.
도 8에 도시된 DRAM 장치는 도 5에 도시된 DRAM 장치에 기초하며, 추가적인 특징을 갖는다. 도 8을 참조하면, 보상 신호(843)를 수신하는 보상 컨트롤러(841)가 부가되어 있다. 보상 컨트롤러(841)는 셀프-리프레쉬 발진기(820)에 제어 신호(845)를 공급하여, 트랜지스터 프로세스, 파워 레벨, 온도 등에 의해 가변된 광범위한 DRAM 셀 보유 시간을 포함하도록 발진 펄스 주기 TOSC를 조정한다.
보상 신호(843)가 장치 온도의 변화에 대한 정보를 포함하면, 보상 컨트롤러(841)는 온도 변화의 제어값을 포함하는 제어신호(845)를 공급한다. 프리런 발진기(821)는 TOSC 또는 펄스 주기 TOSC 및 펄스폭 TOSCW를 조정하거나 가변한다. 장치 온도에 따르면, 셀프-리프레쉬 주기(펄스 주기 TOSC에 직접 관련) 또는 셀프-리프레쉬 주기 및 셀프-리프레쉬 시간 간격(펄스 폭 TOSCW에 직접 관련)이 가변으로 제어된다("온도 제어 셀프-리프레쉬(TSCR)"). 그래서, 장치의 온도의 전류 누설의 영향으 로 인해, 장치 온도가 정상 이하로 떨어질 때 셀프-리프레쉬 주기는 더 길게 변경될 수 있고, 장치 온도가 정상 이상으로 증가할 때 더 짧게 변경될 수 있다.
유사하게, 보상 컨트롤러(841)의 제어로 보상 신호(843)의 제어 정보가 전원 전압(예를 들면, "하이" 레벨 전압 VDD)으로 변경하는 것이면, 셀프-리프레쉬 주기 또는 셀프-리프레쉬 주기 및 셀프-리프레쉬 시간 간격 모두가 가변으로 제어된다. 더욱이, 셀프-리프레쉬를 가변으로 제어하기 위해, 다른 유형의 제어 정보가 메모리 컨트롤러(비도시)에 의해 보상 신호(843)에 공급될 수 있다. 그러므로, 본 발명의 실시예에 따르는 DRAM 장치에 대해 광범위한 셀 보유시간에 걸쳐 셀이 셀프-리프레쉬되는 것이 가능하다.
상기 서술된 실시예에서, 간편하게 하기 위해 능동 "하이" 신호에 기초한 동작이 서술되었다. 그러나, 설계 기호에 따라서, 회로들은 "로우" 능동 신호에 기초한 동작을 실행하도록 설계될 수 있다. 셀프-리프레쉬 발진기는, 프리런 발진기로부터 발진 신호의 주파수를 하강시키는 주파수 분할기를 더 포함할 수 있다. 도 8에 나타낸 셀프-리프레쉬 회로에 대한 온도 제어 보상의 경우에, 셀프-리프레쉬를 가변으로 제어하도록, 보상 컨트롤러로부터의 제어 신호는 발진 주파수 및 주파수 분할비 중 하나 또는 모두를 변경하거나 조정할 수 있다. 셀프-리프레쉬 요구 신호 "SREF_REQ"는 로우 어드레스 디코더에 공급되지 않고, 내부 로우 어드레스 카운터에 공급될 수 있다.
상기 서술된 실시예에서, 간편함을 위해 장치 소자 및 회로들은 도면에 도시된 것같이 서로 연결되어 있다. 본 발명을 DRAM 장치 및 반도체 IC, 회로, 소자, 장치 등에 실제로 이용할 때는 서로 직접 연결될 수 있다. 또한, DRAM 장치와 반도체 IC의 동작에 필요한 다른 회로, 소자, 장치 등을 통해 회로, 소자, 장치 등이 서로 간접적으로 연결될 수 있다. 그래서, DRAM 장치 및 반도체 IC의 실제의 구성에서, 회로, 소자, 장치 등이 서로 연결된다(직접 또는 간접 연결).
본 발명의 상기 서술된 실시예는 오직 일 예로서 의도된 것이다. 여기에 첨부된 청구범위에 의해서만 정의되는 본 발명의 요지를 벗어나지 않으면, 본 기술에서 숙련된 자에 의해 특정 실시예에 대해 대체, 수정 및 변경이 가능하다.

Claims (22)

  1. 셀프-리프레쉬 모드와 비셀프-리프레쉬 모드에서 선택적으로 동작하는 DRAM(dynamic random access memory) 장치로서,
    리프레쉬 모드 선택에 따라서 셀프-리프레쉬 모드 신호를 공급하는 검출회로;
    DRAM 파워 지시 신호에 따라서 발진 신호를 생성하는 발진 회로;
    셀프-리프레쉬 모드 신호와 발진 신호에 따라서 셀프-리프레쉬 요구 신호를 공급하는 셀프-리프레쉬 요구 회로; 및
    셀프-리프레쉬 요구 신호에 따라서 리프레쉬되는 DRAM 셀의 리프레쉬 어드레스를 공급하는 리프레쉬 어드레스 회로를 포함하는, DRAM 장치.
  2. 청구항 1에 있어서, 상기 발진 회로는,
    발진 신호를 생성하고, 파워 신호에 따라서 발진 신호의 발생을 개시하는 프리런 발진기를 포함하는, DRAM 장치.
  3. 청구항 2에 있어서,
    상기 검출 회로는 셀프-리프레쉬 모드로의 입출(entry and exit)에 따라서 셀프-리프레쉬 모드 신호를 각각 인에이블 및 디스에이블시키고,
    상기 셀프-리프레쉬 요구 회로는 셀프-리프레쉬 모드로의 입출에 따라서 셀프-리프레쉬 요구 신호를 각각 인에이블 및 디스에이블시키는, DRAM 장치.
  4. 청구항 3에 있어서,
    상기 검출 회로는 셀프-리프레쉬 모드 및 비셀프-리프레쉬 모드에 따라서 셀프-리프레쉬 모드 신호를 "하이" 및 "로우" 논리 상태로 각각 인에이블시키는, DRAM 장치.
  5. 청구항 4에 있어서,
    상기 발진 회로는 발진 신호로서 "하이" 및 "로우" 논리 상태를 갖는 펄스 신호를 생성하고, 발진 신호의 논리 상태 전이는 셀프-리프레쉬 모드 신호의 논리 상태에 독립적으로 발생하는, DRAM 장치.
  6. 청구항 5에 있어서, 상기 셀프-리프레쉬 요구 회로는,
    셀프-리프레쉬 모드 신호와 발진 신호를 논리적으로 결합하여 논리적으로 결합된 출력 신호를 셀프-리프레쉬 요구 신호로서 공급하는 논리 회로를 포함하는, DRAM 장치.
  7. 청구항 6에 있어서,
    상기 논리 회로는, 셀프-리프레쉬 모드 신호의 논리 상태가 "하이"일 때, 발진 신호의 "로우" 논리 상태로부터 "하이" 논리 상태로의 전이에 따라서 셀프-리프 레쉬 요구 신호를 공급하는, DRAM 장치.
  8. 청구항 7에 있어서,
    상기 논리 회로는, 셀프-리프레쉬 모드 신호의 논리 상태가 "로우"일 때, 셀프-리프레쉬 요구 신호의 공급을 중단하는, DRAM 장치.
  9. 청구항 6에 있어서, 상기 논리 회로는,
    상기 셀프-리프레쉬 모드 신호와 상기 발진 신호의 "하이" 논리 상태가 중첩될 때, 상기 셀프-리프레쉬 모드 신호와 상기 발진 신호 사이의 신호 타이밍 충돌을 중재하는 중재 회로를 포함하는, DRAM 장치.
  10. 청구항 9에 있어서,
    상기 셀프-리프레쉬 모드 신호와 상기 발진 신호의 "하이" 논리 상태가 중첩될 때, 상기 발진 신호의 "로우" 논리 상태로부터 "하이" 논리 상태로의 다음의 전이에 따라서, 상기 논리 회로는 셀프-리프레쉬 요구 신호를 공급하는, DRAM 장치.
  11. 청구항 10에 있어서,
    상기 셀프-리프레쉬 모드 신호와 상기 발진 신호의 "하이" 논리 상태가 중첩될 때, 상기 발진 신호의 "하이" 논리 상태로부터 "로우" 논리 상태로의 다음의 전이에 따라서, 상기 논리 회로는 셀프-리프레쉬 요구 신호의 공급을 중단하는, DRAM 장치.
  12. 청구항 9에 있어서, 상기 중재 회로는,
    캐스캐이드된 제1 및 제2 플립-플롭을 포함하고, 각각의 플립-플롭은 세트와 리세트 입력을 갖는 래치 회로를 포함하고,
    상기 제1 플립-플롭의 세트와 리세트 입력은 셀프-리프레쉬 모드 신호와 발진 신호에 각각 따르고,
    상기 제2 플립-플롭의 세트와 리세트 입력은 상기 제1 플립-플롭과 발진 신호의 출력에 각각 따르고,
    상기 제2 플립-플롭의 출력은 셀프-리프레쉬 요구 신호가 공급되도록 하는, DRAM 장치.
  13. 청구항 12에 있어서, 상기 논리회로는,
    상기 제2 플립-플롭의 출력 신호와 상기 발진 신호를 논리적으로 결합하여 논리적으로 결합된 신호를 셀프-리프레쉬 요구 신호로서 생성하는 AND 게이트를 더 포함하는, DRAM 장치.
  14. 셀프-리프레쉬 모드와 비셀프-리프레쉬 모드에서 동작하는 메모리 셀을 갖는 DRAM(dynamic random access memory) 장치를 셀프-리프레쉬하는 방법으로서,
    셀프-리프레쉬 모드와 비셀프-리프레쉬 모드에서 각각 인에이블 및 디스에이블되는 셀프-리프레쉬 모드 신호를 공급하는 단계;
    셀프-리프레쉬 모드 신호에 독립적인 발진 신호를 발생하는 단계;
    셀프-리프레쉬 모드 신호와 발진 신호에 따라서 셀프-리프레쉬 요구 신호를 공급하는 단계; 및
    어드레스 신호에 의해 선택된 워드라인의 관련 메모리 셀을 리프레쉬하기 위해 셀프-리프레쉬 요구 신호에 따라서 어드레스 신호를 공급하는 단계를 포함하는, DRAM 장치를 셀프-리프레쉬하는 방법.
  15. 청구항 14에 있어서,
    셀프-리프레쉬 모드 신호와 발진 신호에 따라서 셀프-리프레쉬 요구 신호의 공급을 중단하는 단계를 더 포함하는, DRAM 장치를 셀프-리프레쉬하는 방법.
  16. 청구항 15에 있어서, 상기 발진 신호를 발생하는 단계는,
    DRAM 장치의 동작 상태에 따라서 공급된 파워 신호에 따라서 프리-런 발진 신호를 발생하는 단계를 포함하는, DRAM 장치를 셀프-리프레쉬하는 방법.
  17. 청구항 16에 있어서,
    상기 셀프-리프레쉬 모드 신호를 공급하는 단계는 "하이" 및 "로우" 논리 상태를 갖는 셀프-리프레쉬 모드 신호를 공급하는 단계를 포함하고,
    상기 발진 신호를 발생하는 단계는 "하이" 및 "로우" 논리 상태를 갖는 발진 신호를 발생하는 단계를 포함하고,
    상기 셀프-리프레쉬 요구 신호를 공급하는 단계는 셀프-리프레쉬 모드 신호와 발진 신호의 논리 상태에 따라서 셀프-리프레쉬 요구 신호를 공급하는 단계를 포함하는, DRAM 장치를 셀프-리프레쉬하는 방법.
  18. 청구항 17에 있어서, 상기 셀프-리프레쉬 요구 신호를 공급하는 단계는,
    셀프-리프레쉬 모드 신호와 발진 신호가 "하이" 논리 상태에 있는 경우에, 논리 상태에 기초한 셀프-리프레쉬 요구 신호를 공급하는 타이밍을 중재하는 단계를 포함하는, DRAM 장치를 셀프-리프레쉬하는 방법.
  19. 청구항 18에 있어서, 상기 타이밍을 중재하는 단계는,
    상기 셀프-리프레쉬 모드 신호의 상승 전이가 발진 신호의 상승 전이보다 빠른 경우에, 상기 발진 신호의 다음의 상승 전이에 따라서 셀프-리프레쉬 신호를 공급하는 단계를 포함하는, DRAM 장치를 셀프-리프레쉬하는 방법.
  20. 청구항 18에 있어서, 상기 타이밍을 중재하는 단계는,
    상기 발진 신호의 상승 전이가 상기 셀프-리프레쉬 모드 신호의 상승 전이보다 빠른 경우에, 상기 발진 신호의 다음의 하강 전이에 따라서 셀프-리프레쉬 신호의 발생을 중단하는 단계를 포함하는, DRAM 장치를 셀프-리프레쉬하는 방법.
  21. 셀프-리프레쉬 모드와 비셀프-리프레쉬 모드에서 선택적으로 동작하는 DRAM(dynamic random access memory) 장치에서 사용되는 셀프-리프레쉬 컨트롤러로서,
    리프레쉬 모드 선택에 따라서 셀프-리프레쉬 모드 신호를 공급하는 검출 회로; 및
    DRAM 파워 지시 신호에 따라서 발진 신호를 생성하는 발진 회로를 포함하고,
    셀프-리프레쉬 요구 신호에 따라서, DRAM의 워드 라인의 관련 메모리 셀을 리프레쉬하기 위해 어드레스 신호가 공급되며,
    상기 발진 회로는 셀프-리프레쉬 모드와 비셀프-리프레쉬 모드 동안 발진 신호를 생성하고,
    상기 검출 회로는 상기 발진 신호와 병행하여 셀프-리프레쉬 모드 신호를 공급하고, 상기 셀프-리프레쉬 모드 신호는 셀프-리프레쉬 모드에서 인에이블되는 것인, 셀프-리프레쉬 컨트롤러.
  22. 삭제
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