JP3011481B2 - サイクルスチル回路 - Google Patents
サイクルスチル回路Info
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- JP3011481B2 JP3011481B2 JP12390691A JP12390691A JP3011481B2 JP 3011481 B2 JP3011481 B2 JP 3011481B2 JP 12390691 A JP12390691 A JP 12390691A JP 12390691 A JP12390691 A JP 12390691A JP 3011481 B2 JP3011481 B2 JP 3011481B2
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- Japan
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- signal
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- main control
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Description
【０００１】
【産業上の利用分野】本発明はメモリアクセスのための
サイクルスチル回路に関する。
サイクルスチル回路に関する。
【０００２】
【従来の技術】例えばパーソナルコンピュータ、ワード
プロセッサ等の電子機器において、ＣＲＴ（陰極管）、
ＬＣＤ（液晶表示器）の様に非蓄積型の表示器を用いる
場合、リフレッシュメモリに格納されている表示データ
を一定周期で読出し表示器に供給しなければならない
（リフレッシュ動作）。また、表示データは固定ではな
く常に変化するため、上記リフレッシュメモリに対する
書替えも必要となる。
プロセッサ等の電子機器において、ＣＲＴ（陰極管）、
ＬＣＤ（液晶表示器）の様に非蓄積型の表示器を用いる
場合、リフレッシュメモリに格納されている表示データ
を一定周期で読出し表示器に供給しなければならない
（リフレッシュ動作）。また、表示データは固定ではな
く常に変化するため、上記リフレッシュメモリに対する
書替えも必要となる。
【０００３】現在、この種機器ではその処理速度を高め
るために、上記リフレッシュメモリに対する表示データ
の書込みは主制御部が行ない、一方上記メモリからの表
示データの読出しは主制御部とは別個に設けられた表示
制御部が行なう構成となっている。このため、上記両制
御部から同時アクセスを防ぐために、上記リフレッシュ
メモリに対するアクセスにはサイクルスチルという方法
が用いられている（例えば、特開昭５５−３４７７８号
公報参照）。
るために、上記リフレッシュメモリに対する表示データ
の書込みは主制御部が行ない、一方上記メモリからの表
示データの読出しは主制御部とは別個に設けられた表示
制御部が行なう構成となっている。このため、上記両制
御部から同時アクセスを防ぐために、上記リフレッシュ
メモリに対するアクセスにはサイクルスチルという方法
が用いられている（例えば、特開昭５５−３４７７８号
公報参照）。
【０００４】図３は、従来のサイクルスチル方法を説明
するためのブロック回路図であり、図中（１）は例えば
マイクロコンピュータからなる主制御部であり、該主制
御部はアドレスデータ及び表示データを出力するデータ
出力端子ＡＤ０〜ＡＤ１９と、リフレッシュメモリ
（３）に対するアクセスを要求するためのＭＥＭＷＲ信
号（アクセス要求時の出力は論理値０のローレベル信
号）を出力するための端子と、同期信号ＬＣＤＯＳＣを
出力する端子とを備える。（２）はスーパーインテグレ
ーション（ＳＩ）回路であり、該回路は主制御部（１）
のデータ出力端子より出力されたデータを主制御部
（１）からのコントロール信号（図示せず）に基づいて
アドレスデータと表示データとに分け、夫々アドレスバ
スＡＢ及びデータバスＤＢに出力する。
するためのブロック回路図であり、図中（１）は例えば
マイクロコンピュータからなる主制御部であり、該主制
御部はアドレスデータ及び表示データを出力するデータ
出力端子ＡＤ０〜ＡＤ１９と、リフレッシュメモリ
（３）に対するアクセスを要求するためのＭＥＭＷＲ信
号（アクセス要求時の出力は論理値０のローレベル信
号）を出力するための端子と、同期信号ＬＣＤＯＳＣを
出力する端子とを備える。（２）はスーパーインテグレ
ーション（ＳＩ）回路であり、該回路は主制御部（１）
のデータ出力端子より出力されたデータを主制御部
（１）からのコントロール信号（図示せず）に基づいて
アドレスデータと表示データとに分け、夫々アドレスバ
スＡＢ及びデータバスＤＢに出力する。
【０００５】（３）はリフレッシュメモリとしてのビデ
オ・ランダム・アクセスメモリ（ＶＲＡＭ）であり、該
ＶＲＡＭは６４ＫＢ（バイト）の記憶容量を有し、その
うち第０バイト目〜第３２Ｋバイト目までが表示データ
を格納するリフレッシュメモリとして機能する。また、
このＶＲＡＭ（３）はライト・イネーブル端子ＷＥに論
理値１のハイレベル信号が入力されている際には、Ａ０
〜Ａ１４端子より入力されるアドレス信号に対応したア
ドレスより表示データを読出し、Ｉ０１−Ｉ０８端子を
介してデータバスＤＢに出力する。そして、ＷＥ端子に
論理値０のローレベル信号が入力されている際には、Ａ
０〜Ａ１４端子より入力されるアドレス信号に対応した
アドレスに、Ｉ０１−Ｉ０８端子を介してデータバスＤ
Ｂより供給される表示データを格納する。
オ・ランダム・アクセスメモリ（ＶＲＡＭ）であり、該
ＶＲＡＭは６４ＫＢ（バイト）の記憶容量を有し、その
うち第０バイト目〜第３２Ｋバイト目までが表示データ
を格納するリフレッシュメモリとして機能する。また、
このＶＲＡＭ（３）はライト・イネーブル端子ＷＥに論
理値１のハイレベル信号が入力されている際には、Ａ０
〜Ａ１４端子より入力されるアドレス信号に対応したア
ドレスより表示データを読出し、Ｉ０１−Ｉ０８端子を
介してデータバスＤＢに出力する。そして、ＷＥ端子に
論理値０のローレベル信号が入力されている際には、Ａ
０〜Ａ１４端子より入力されるアドレス信号に対応した
アドレスに、Ｉ０１−Ｉ０８端子を介してデータバスＤ
Ｂより供給される表示データを格納する。
【０００６】（４）は例えば液晶表示器からなる表示
部、（５）は例えば沖電気（株）製のＭＳＭ６３５５Ｇ
Ｓからなる表示制御部であり、該表示制御部は主制御部
（１）より出力され、ＣＬＫ端子を介して入力される同
期信号ＬＣＤＯＳＣに基づいて、主制御部（１）からの
ＶＲＡＭ（３）に対する表示データの書込み期間（以
下、ＣＰＵ期間と称す）と、表示部（４）上の表示のた
めのＶＲＡＭ（３）からの表示データの読出し期間（以
下、リフレッシュ期間と称す）とを適切に切換える。ま
た、上記表示制御部（１）は上記ＣＰＵ期間中には、ア
ドレスバスＡＢを介してＡＢ０〜ＡＢ１５端子に供給さ
れるアドレスデータをＭＡ０〜ＭＡ１５端子より出力す
ることにより主制御部（１）のＶＲＡＭ（３）に対する
アクセスを可能とする。一方、上記リフレッシュ期間中
には、内蔵のカウンタ（図示せず）のカウント値を順次
ＭＡ０〜ＭＡ１４端子よりアドレスデータとして出力
し、そのアドレスデータに対応したＶＲＡＭ（３）中の
アドレス位置より表示データをデータバスＤＢを介して
ＲＤ０〜ＲＤ７端子より受取り、かつその受取ったデー
タを表示部（４）に出力することにより表示部（４）の
リフレッシュを行なう。
部、（５）は例えば沖電気（株）製のＭＳＭ６３５５Ｇ
Ｓからなる表示制御部であり、該表示制御部は主制御部
（１）より出力され、ＣＬＫ端子を介して入力される同
期信号ＬＣＤＯＳＣに基づいて、主制御部（１）からの
ＶＲＡＭ（３）に対する表示データの書込み期間（以
下、ＣＰＵ期間と称す）と、表示部（４）上の表示のた
めのＶＲＡＭ（３）からの表示データの読出し期間（以
下、リフレッシュ期間と称す）とを適切に切換える。ま
た、上記表示制御部（１）は上記ＣＰＵ期間中には、ア
ドレスバスＡＢを介してＡＢ０〜ＡＢ１５端子に供給さ
れるアドレスデータをＭＡ０〜ＭＡ１５端子より出力す
ることにより主制御部（１）のＶＲＡＭ（３）に対する
アクセスを可能とする。一方、上記リフレッシュ期間中
には、内蔵のカウンタ（図示せず）のカウント値を順次
ＭＡ０〜ＭＡ１４端子よりアドレスデータとして出力
し、そのアドレスデータに対応したＶＲＡＭ（３）中の
アドレス位置より表示データをデータバスＤＢを介して
ＲＤ０〜ＲＤ７端子より受取り、かつその受取ったデー
タを表示部（４）に出力することにより表示部（４）の
リフレッシュを行なう。
【０００７】（６）は第１のＤ型フリップフロップ（Ｄ
−ＦＦ）であり、該Ｄ−ＦＦはそのＣＬＫ端子に入力さ
れるＬＣＤＯＳＣ信号を１／２分周してなるＬＣＤＣＡ
Ｃ信号をＱ端子より出力する。（７）は反転回路であ
り、該回路は主制御部（１）より出力されるＭＥＭＷＲ
信号を反転する。（８）はアンド回路であり、該回路は
第１Ｄ−ＦＦ（６）のＱ出力と反転回路（７）の出力と
の論理積を出力する。（９）は第２Ｄ−ＦＦであり、該
Ｄ−ＦＦはそのＣＬＫ端子より入力されるＬＣＤＯＳＣ
信号に基づいてアンド回路（８）の出力を遅延する。
（１０）はナンド回路で、該回路はアンド回路（８）の
出力と第２Ｄ−ＦＦ（９）の反転Ｑ出力との論理積の反
転出力をＶＲＡＭ（３）のＷＥ端子にＶＲＡＭＷＥ信号
として供給する。
−ＦＦ）であり、該Ｄ−ＦＦはそのＣＬＫ端子に入力さ
れるＬＣＤＯＳＣ信号を１／２分周してなるＬＣＤＣＡ
Ｃ信号をＱ端子より出力する。（７）は反転回路であ
り、該回路は主制御部（１）より出力されるＭＥＭＷＲ
信号を反転する。（８）はアンド回路であり、該回路は
第１Ｄ−ＦＦ（６）のＱ出力と反転回路（７）の出力と
の論理積を出力する。（９）は第２Ｄ−ＦＦであり、該
Ｄ−ＦＦはそのＣＬＫ端子より入力されるＬＣＤＯＳＣ
信号に基づいてアンド回路（８）の出力を遅延する。
（１０）はナンド回路で、該回路はアンド回路（８）の
出力と第２Ｄ−ＦＦ（９）の反転Ｑ出力との論理積の反
転出力をＶＲＡＭ（３）のＷＥ端子にＶＲＡＭＷＥ信号
として供給する。
【０００８】図４は図３に示した回路のタイムチャート
を示し、以下ではこのチャートに基づいて動作を説明す
る。
を示し、以下ではこのチャートに基づいて動作を説明す
る。
【０００９】主制御部（１）は常にＬＣＤＯＳＣ信号と
して所定周期の信号を出力する。従って、ＬＣＤＣＡＣ
信号（第１Ｄ−ＦＦ（６）のＱ出力）はこのＬＣＤＯＳ
Ｃ信号の２倍の周期を有する信号となる。また、上記Ｌ
ＣＤＯＳＣ信号は表示制御部（５）に入力されるが、こ
の制御部（５）はＬＣＤＯＳＣ信号１周期を夫々ＣＰＵ
期間及びリフレッシュ期間とし交互に割当てる。従っ
て、図４に示す如く上記ＬＣＤＣＡＣ信号のハイレベル
期間は表示制御部（５）のＣＰＵ期間と同期し、ローレ
ベル期間は表示制御部（５）のリフレッシュ期間と同期
することとなる。
して所定周期の信号を出力する。従って、ＬＣＤＣＡＣ
信号（第１Ｄ−ＦＦ（６）のＱ出力）はこのＬＣＤＯＳ
Ｃ信号の２倍の周期を有する信号となる。また、上記Ｌ
ＣＤＯＳＣ信号は表示制御部（５）に入力されるが、こ
の制御部（５）はＬＣＤＯＳＣ信号１周期を夫々ＣＰＵ
期間及びリフレッシュ期間とし交互に割当てる。従っ
て、図４に示す如く上記ＬＣＤＣＡＣ信号のハイレベル
期間は表示制御部（５）のＣＰＵ期間と同期し、ローレ
ベル期間は表示制御部（５）のリフレッシュ期間と同期
することとなる。
【００１０】この様に、表示制御部（５）のＣＰＵ期間
はＬＣＤＣＡＣ信号のハイレベル期間と一致するので、
ＶＲＡＭ（３）への書込みが必要な際には上記ハイレベ
ル期間中ＶＲＡＭ（３）のＷＥ端子にローレベル信号を
供給し、かつ同時に主制御部（１）よりアドレスデータ
及び表示データを供給すれば上記ＶＲＡＭ（３）のデー
タは簡単に書替えられると考える。しかしながら、アド
レスバスＡＢを介して表示制御部（５）に供給され、こ
こからＭＡ０〜ＭＡ１４を介してＶＲＡＭ（３）に供給
されるアドレスデータのタイミングは、表示制御部
（５）中での回路遅延により図４に示す如くＬＣＤＣＡ
Ｃ信号に較べてわずかに（ｔｄ）遅れる。従って、単に
ＬＣＤＣＡＣ信号と要求信号ＭＥＭＷＲのみでＶＲＡＭ
（３）のＷＥ端子への信号供給を制御したのでは、表示
制御部（５）のリフレッシュ期間中にもかかわらず、Ｖ
ＲＡＭ（３）が書込み状態となり不所望なデータが書込
まれることとなる。
はＬＣＤＣＡＣ信号のハイレベル期間と一致するので、
ＶＲＡＭ（３）への書込みが必要な際には上記ハイレベ
ル期間中ＶＲＡＭ（３）のＷＥ端子にローレベル信号を
供給し、かつ同時に主制御部（１）よりアドレスデータ
及び表示データを供給すれば上記ＶＲＡＭ（３）のデー
タは簡単に書替えられると考える。しかしながら、アド
レスバスＡＢを介して表示制御部（５）に供給され、こ
こからＭＡ０〜ＭＡ１４を介してＶＲＡＭ（３）に供給
されるアドレスデータのタイミングは、表示制御部
（５）中での回路遅延により図４に示す如くＬＣＤＣＡ
Ｃ信号に較べてわずかに（ｔｄ）遅れる。従って、単に
ＬＣＤＣＡＣ信号と要求信号ＭＥＭＷＲのみでＶＲＡＭ
（３）のＷＥ端子への信号供給を制御したのでは、表示
制御部（５）のリフレッシュ期間中にもかかわらず、Ｖ
ＲＡＭ（３）が書込み状態となり不所望なデータが書込
まれることとなる。
【００１１】そこで、図３に示す如くＬＣＤＣＡＣ信号
とＭＥＭＷＲ信号との論理積である信号Ａを第２Ｄ−Ｆ
Ｆ（９）でＬＣＤＯＳＣ信号の周期の半分の時間だけ遅
延させた信号と上記信号Ａとの論理積の反転出力をＶＲ
ＡＭＷＥ信号としてＶＲＡＭ（３）のＷＥ端子に供給し
た。
とＭＥＭＷＲ信号との論理積である信号Ａを第２Ｄ−Ｆ
Ｆ（９）でＬＣＤＯＳＣ信号の周期の半分の時間だけ遅
延させた信号と上記信号Ａとの論理積の反転出力をＶＲ
ＡＭＷＥ信号としてＶＲＡＭ（３）のＷＥ端子に供給し
た。
【００１２】これにより、上記回路遅延が発生したとし
ても、上記ＷＥ端子にはそれよりも遅延してローレベル
信号が入力されるので、不所望なデータの書込みは生じ
ない。
ても、上記ＷＥ端子にはそれよりも遅延してローレベル
信号が入力されるので、不所望なデータの書込みは生じ
ない。
【００１３】
【発明が解決しようとする課題】しかし、図４からも明
らかな様にＶＲＡＭＷＥ信号のローレベル期間は信号Ａ
の立下りに同期して終了する。これは、表示制御部
（５）がリフレッシュ期間に移行し、ＭＡ０〜ＭＡ１４
端子より表示部（４）に対するリフレッシュ動作のため
のアドレスデータが出力される前にＶＲＡＭ（３）への
書込みを禁止するためである。
らかな様にＶＲＡＭＷＥ信号のローレベル期間は信号Ａ
の立下りに同期して終了する。これは、表示制御部
（５）がリフレッシュ期間に移行し、ＭＡ０〜ＭＡ１４
端子より表示部（４）に対するリフレッシュ動作のため
のアドレスデータが出力される前にＶＲＡＭ（３）への
書込みを禁止するためである。
【００１４】この結果、主制御部（１）がＶＲＡＭ
（３）をアクセスできる時間は、ＬＣＤＯＳＣ信号の半
周期分の時間となってしまい、実際に表示制御部（５）
が割当たＣＰＵ期間を有効に利用できない。
（３）をアクセスできる時間は、ＬＣＤＯＳＣ信号の半
周期分の時間となってしまい、実際に表示制御部（５）
が割当たＣＰＵ期間を有効に利用できない。
【００１５】
【課題を解決するための手段】本発明はこの様な問題を
解決するためになされたもので、その構成的特徴は、表
示部と、該表示部の表示データが格納されるリフレッシ
ュメモリと、該メモリに対するアクセス要求及びアドレ
スデータを出力する主制御部と、上記リフレッシュメモ
リから表示データを読出し上記表示部に出力するための
リフレッシュ期間と上記アクセス要求に応答して上記主
制御部から出力されるアドレスデータを上記リフレッシ
ュメモリに出力し上記主制御部の上記リフレッシュメモ
リに対するアクセスを可能とするＣＰＵ期間とを供給さ
れる同期信号に基づいて交互に切換える表示制御部と、
上記表示制御部の上記切換に同期した信号を上記表示制
御部に出力する手段と、該手段より出力され上記表示制
御部の回路的遅延により遅延された信号と上記主制御部
より出力されるアクセス要求信号とから上記リフレッシ
ュメモリに対するライト・イネーブル信号を作成し出力
する手段とを有することにある。
解決するためになされたもので、その構成的特徴は、表
示部と、該表示部の表示データが格納されるリフレッシ
ュメモリと、該メモリに対するアクセス要求及びアドレ
スデータを出力する主制御部と、上記リフレッシュメモ
リから表示データを読出し上記表示部に出力するための
リフレッシュ期間と上記アクセス要求に応答して上記主
制御部から出力されるアドレスデータを上記リフレッシ
ュメモリに出力し上記主制御部の上記リフレッシュメモ
リに対するアクセスを可能とするＣＰＵ期間とを供給さ
れる同期信号に基づいて交互に切換える表示制御部と、
上記表示制御部の上記切換に同期した信号を上記表示制
御部に出力する手段と、該手段より出力され上記表示制
御部の回路的遅延により遅延された信号と上記主制御部
より出力されるアクセス要求信号とから上記リフレッシ
ュメモリに対するライト・イネーブル信号を作成し出力
する手段とを有することにある。
【００１６】
【作用】上記構成によれば、リフレッシュメモリに供給
されるライトイネーブル信号は表示制御部の回路的遅延
分だけ遅延されることとなる。
されるライトイネーブル信号は表示制御部の回路的遅延
分だけ遅延されることとなる。
【００１７】
【実施例】図１は本発明の一実施例を示すブロック回路
図であり、また図２は上記実施例のタイムチャートであ
る。尚、図１中図３と同一箇所には同一番号を付した。
図であり、また図２は上記実施例のタイムチャートであ
る。尚、図１中図３と同一箇所には同一番号を付した。
【００１８】本実施例と図３及び図４に示した従来例と
の相違は、従来例において第１Ｄ−ＦＦ（６）を用いて
作成していたＬＣＤＣＡＣ信号を主制御部（１）で作成
し、ＳＩ回路（２）及びアドレスバスＡＢを介して表示
制御部（５）のＡＢ１５端子に供給すると共に、表示制
御部（５）のＭＡ１５端子の出力と主制御部（１）より
出力され反転回路（７）により反転されたＭＥＭＷＲ信
号の反転信号とをナンド回路（１０）に供給し、かつそ
のナンド回路（１０）の出力をＶＲＡＭＷＥ信号として
ＶＲＡＭ（３）のＷＥ端子に供給したことにある。
の相違は、従来例において第１Ｄ−ＦＦ（６）を用いて
作成していたＬＣＤＣＡＣ信号を主制御部（１）で作成
し、ＳＩ回路（２）及びアドレスバスＡＢを介して表示
制御部（５）のＡＢ１５端子に供給すると共に、表示制
御部（５）のＭＡ１５端子の出力と主制御部（１）より
出力され反転回路（７）により反転されたＭＥＭＷＲ信
号の反転信号とをナンド回路（１０）に供給し、かつそ
のナンド回路（１０）の出力をＶＲＡＭＷＥ信号として
ＶＲＡＭ（３）のＷＥ端子に供給したことにある。
【００１９】即ち、表示制御部（５）のＡＢ１５端子に
入力される信号は図４に示したＬＣＤＣＡＣ信号と全く
同一であるので、図２に示す如くそのハイレベル期間及
びローレベル期間は表示制御部（５）のＣＰＵ期間及び
リフレッシュ期間に完全に同期している。また、上記Ａ
Ｂ１５端子より供給された信号はＡＢ０〜ＡＢ１４端子
から入力されたアドレスデータと同様に表示制御部
（５）の回路的遅延により遅延されるので、図３に示す
如くＭＡ０〜ＭＡ１４端子より出力されるアドレスデー
タと同期してＭＡ１５端子より出力される。この結果、
ＭＥＭＷＲ信号がローレベルとなっているアクセス要求
期間中におけるＶＲＡＭ（３）のＣＰＵ期間の全期間に
亘ってＶＲＡＭＷＥ信号はローレベルとなる。
入力される信号は図４に示したＬＣＤＣＡＣ信号と全く
同一であるので、図２に示す如くそのハイレベル期間及
びローレベル期間は表示制御部（５）のＣＰＵ期間及び
リフレッシュ期間に完全に同期している。また、上記Ａ
Ｂ１５端子より供給された信号はＡＢ０〜ＡＢ１４端子
から入力されたアドレスデータと同様に表示制御部
（５）の回路的遅延により遅延されるので、図３に示す
如くＭＡ０〜ＭＡ１４端子より出力されるアドレスデー
タと同期してＭＡ１５端子より出力される。この結果、
ＭＥＭＷＲ信号がローレベルとなっているアクセス要求
期間中におけるＶＲＡＭ（３）のＣＰＵ期間の全期間に
亘ってＶＲＡＭＷＥ信号はローレベルとなる。
【００２０】この様に本実施例では、表示制御部（５）
がＣＰＵ期間である間は主制御部（１）はその全期間に
亘ってＶＲＡＭ（３）をアクセスできる。
がＣＰＵ期間である間は主制御部（１）はその全期間に
亘ってＶＲＡＭ（３）をアクセスできる。
【００２１】尚、本実施例では従来のＬＣＤＣＡＣ信号
に相当する信号を主制御部（１）で作成し、アドレスバ
スＡＢ等を介して表示制御部（５）のＡＢ１５端子に供
給する様構成したが、図３に示した様に第１Ｄ−ＦＦ
（６）等を用いて同期信号であるＬＣＤＯＳＣ信号を分
周し、その分周信号を上記ＡＢ１５端子に入力する様に
構成しても良い。
に相当する信号を主制御部（１）で作成し、アドレスバ
スＡＢ等を介して表示制御部（５）のＡＢ１５端子に供
給する様構成したが、図３に示した様に第１Ｄ−ＦＦ
（６）等を用いて同期信号であるＬＣＤＯＳＣ信号を分
周し、その分周信号を上記ＡＢ１５端子に入力する様に
構成しても良い。
【００２２】
【発明の効果】本発明によれば、表示制御部により割当
てられるＣＰＵ期間の全期間に亘って主制御部がリフレ
ッシュメモリをアクセスできる。
てられるＣＰＵ期間の全期間に亘って主制御部がリフレ
ッシュメモリをアクセスできる。
【図１】本発明の一実施例を示すブロック回路図であ
る。
る。
【図２】本実施例の動作を説明するためのタイムチャー
トである。
トである。
【図３】従来例を示すブロック回路図である。
【図４】従来例の動作を説明するためのタイムチャート
である。
である。
１ 主制御部 ３ ＶＲＡＭ（リフレッシュメモリ） ４ 表示部 ５ 表示制御部 １０ ナンド回路 ＭＥＭＷＲ アクセス要求信号 ＬＣＤＯＳＣ 同期信号 ＶＲＡＭＷＥ ライト・イネーブル信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−110597（ＪＰ，Ａ) 特開 昭64−42691（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 G06F 3/153 G06F 13/18
Claims (1)
- 【請求項１】 表示部と、該表示部の表示データが格納
されるリフレッシュメモリと、該メモリに対するアクセ
ス要求及びアドレスデータを出力する主制御部と、上記
リフレッシュメモリから表示データを読出し上記表示部
に出力するためのリフレッシュ期間と上記アクセス要求
に応答して上記主制御部から出力されるアドレスデータ
を上記リフレッシュメモリに出力し、上記主制御部の上
記リフレッシュメモリに対するアクセスを可能とするＣ
ＰＵ期間とを、供給される同期信号に基づいて交互に切
換える表示制御部と、上記表示制御部の上記切換に同期
した信号を上記表示制御部に出力する手段と、該手段よ
り出力され上記表示制御部の回路的遅延により遅延され
た信号と上記主制御部より出力されるアクセス要求信号
とから上記リフレッシュメモリに対するライト・イネー
ブル信号を作成し出力する手段とを有することを特徴と
するサイクルスチル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12390691A JP3011481B2 (ja) | 1991-05-28 | 1991-05-28 | サイクルスチル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12390691A JP3011481B2 (ja) | 1991-05-28 | 1991-05-28 | サイクルスチル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04350695A JPH04350695A (ja) | 1992-12-04 |
| JP3011481B2 true JP3011481B2 (ja) | 2000-02-21 |
Family
ID=14872272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12390691A Expired - Lifetime JP3011481B2 (ja) | 1991-05-28 | 1991-05-28 | サイクルスチル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3011481B2 (ja) |
-
1991
- 1991-05-28 JP JP12390691A patent/JP3011481B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04350695A (ja) | 1992-12-04 |
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