JPS6391896A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＤＲＡＭ　（ダイナミックランダムアクセス
メモリ）等のように、データ保持のためのリフレッシュ
動作を必要とするメモリ装置に関するものである。

〔発明の概要〕

本発明はメモリをアクセスする第１のクロックの他にリ
フレッシュ動作を行うための所定周期を有する第２のク
ロックを用意すると共に、上記第１及び第２のクロック
の状態を検出し、上記アクセスのタイミングと上記リフ
レシュのタイミングとが重なったときに、上記アクセス
を優先させるように制？ｆｆ［！することにより、上記
第１のクロックの周波数が変化しても、常に適切なタイ
ミングでリフレッシュを行うことができるようにしたも
のである。

〔従来の技術〕

メモリセルにコンデンサが用いられているＤＲＡＭは、
書き込まれたデータを放置すると、コンデンサの自然放
電により、データの「１」、「０」が不明になるので、
データがアクセスされてから一定時間以内にデータをリ
フレッシュする必要がある。一般にデータがアクセスさ
れてから４ｍ５ｅｃ以内にリフレッシュする必要があり
、このリフレッシュはデータの書き込み又は読み出しを
行うためのアクセス用のクロックと同期して行うように
成されている。

一方、例えば数秒間程度の動画のディジタル画像信号を
ＤＲＡＭから成る大容量の画像メモリに一旦書き込み、
この画像メモリから読み出された画像データをコンピュ
ータで加工処理した後、再び書き込み、次に加工処理さ
れた画像データを読み出してＡ／Ｄ変換した後、モニタ
画面で観察するようにした画像処理装置が用いられてい
る。

このような画像処理装置においては、ＤＲＡＭを用いた
画像メモリに対する占き込み、読み出しのアクセスタイ
ミング、即ち、クロックの周波数を変化させることがあ
る。

〔発明が解決しようとする問題点〕

上述のようにＤＲＡＭに対するアクセス用のクロックの
周波数が変化すると、このクロ・７りと同期してリフレ
ッシュを行っているので、クロック周波数が低くなった
場合は、前述した４ｍ５ｅｃのリフレッシュタイムがと
れなくなり、リフレ・７シユが不可能となる。

本発明はクロック周波数の変化に拘らず常に所定時間毎
にリフレッシュを行うことのできるようにしたメモリ装
置を提供することを目的とするものである。

〔問題点を解決するための手段〕

本発明においては、上記リフレッシュ動作を行うための
所定周期を有する第２のクロック信号を発生する回路と
、上記アクセス用のクロック信号及び第２のクロック信
号の状態を検出すると共に、上記アクセスのタイミング
と上記リフレシュのタイミングとが重なったとき上記ア
クセスを優先させる制御回路とを設けている。

〔作用〕

上記第１のクロック信号の周波数が変化しても、上記第
２のクロック信号により、常に適切なリフレッシュタイ
ムを得ることができる。また第１のクロックとリフレッ
シュのタイミングとが同時であるときは、アクセスが優
先されるので、データの伝送を遅滞なく行うことができ
る。

〔実施例〕

第１図はＤＲＡＭＩをアクセスするための外部クロック
ＣＫ、の周波数が変化しても、ＤＲＡＭｌのリフレッシ
ュ動作を一定時間毎に行えるようにした実施例を示すも
ので、第１図の各部の信号波形を第２図に示す。

第１図において、入力端子２に供給される入力データＤ
Ｉは、Ｄ型フリップフロップ（以下ＤＦＦと省略する）
３において、入力端子４に供給される外部クロックＣＫ
、　と同期される。この外部クロックＣＫ、は例えば０
〜１〜１ｌ−Ｔｚの範囲で変化するものとする。同期が
とられた入力データＤＩは次にＤＦＦ５において、内部
クロック発振器６から得られる内部クロックＣＫ２と同
期がとられる。上記内部クロック発振器６は本発明によ
り設けられたもので、ＤＲＡＭＩのリフレッシュのタイ
ミングをとることを目的として設けられたものである。

この内部クロック発振器６から得られる内部クロックＣ
Ｋ、は例えば４ＭＨｚに固定され　ている。尚、第２図
においては４ＭＨｚの内部クロックＣＫ、に対してＩＭ
Ｈｚの外部クロックＣＫ、が図示されている。上記内部
クロックＣＫ２で同期がとられた入力データはＤＲＡＭ
Ｉに書き込まれる。

また、入力端子７に加えられるアドレス信号ＡＤはＤＦ
Ｆ８において外部クロックＣＫ、と同期された後、切換
え回路９において、後述する制御１部１０における制御
信号発生回路１１から得られるローアドレス、カラムア
ドレス切換え信号ＳＷにより行、列を切換えられてＤＲ
ＡＭＩに加えられる。この切換えが成されたアドレス信
号ＡＤはＤ　ＲＡ　Ｍ　１に加えられて入力データｐＩ
を書き込む。また入力端子１１には外部イネーブル信号
ＷＥが加えられ、この信号ＷＥはＤＦＦ１２において外
部クロックＣＫ、で同期がとられた後、ＤＲＡＭＩに加
えられる。

Ｄ　ＲＡ　Ｍ　１からアドレス信号ＡＤに応じて読み出
されたデータはＤＦＦ１３で内部クロックＣＫ　ｚと同
期がとられ、次いでＤＦＦ　１４で外部クロックＣＫ　
＋　と同期がとられて出力データＤｏとして出力される
。

一方、外部クロックＧＫ、及び内部クロックＣＫ２は制
御部１０に供給されている。この制御部１０はリフレッ
シュカウンタ１５、外部クロック検出回路１６、状態判
定回路１７及び制御信号発生回路１１により構成されて
いる。上記外部クロック検出回路１６は、ＤＦＦ１８．
１９、インバータ２０及びアンドゲート２１により構成
されている。

上記リフレッシュカウンタ１５は、内部クロックＣＫ　
ｚを分周して略４　ｍ５ｅｃのリフレッシュタイム毎に
リフレッシュタイミング信号ＳＲＴを出力して状態判定
回路１７に加える。従って、ＤＲＡＭＩは基本的には上
記信号ＳＲＴのタイミングでリフレッシュされればよい
ことになる。

外部クロック検出回路１６においては、内部クロックＣ
Ｋ２の立上りと次の立上りとの間に外部クロックＣＫＩ
の立上りが有ったか否かを検出している。このために外
部クロックＣＫ、をＤＦＦ１８．１９において内部クロ
ックＣＫ２により順次にサンプリングする。この結果Ｄ
ＦＦ１９の出力側には内部クロックＣＫ　ｚの立上り以
前における外部クロックＣＫ、の状態が現われ、Ｄ　Ｆ
　Ｆ２Ｏの入力側には内部クロックＣＫ　ｚの上記立上
り以後における外部クロックＣＫ、の状態が現われる。

このＤＦＦ１９の出力側の状態をインバータ２０で反転
した状態と入力端の状態とをアンドゲート２１に加える
ことにより、このアンドゲート２１により外部クロック
検出信号ＳＣＫが得られる。第２図に示される信号ＳＣ
Ｋの場合は、内部クロックＣＫ　ｚの１回目と２回目の
立上りの間に外部クロックＣＫ、０１回目の立上りが有
ったことが検出されると共に、内部クロックＣＫ　ｚの
４回目と５回目の立上りの間に外部クロックＣＫ。

の２回目の立上りが有ったことが検出されたことを示し
ている。

上記信号ＳＣＫは状態判定回路１７に加えられて上記リ
フレッシュタイミング信号ＳＲＴの状態と比較される。

本発明においては、外部クロックＣＫ、を検出した信号
ＳＣＫがリフレッシュタイミング信号ＳＲＴと同じタイ
ミングとなった場合は、信号ＳＣＫを優先させて、ＤＲ
ＡＭＩのアクセスを行うように成すと共に、そのアクセ
スが行われる間に上記信号ＳＲＴの状態を保持するよう
にしている。

このために状態判定回路１７は、信号ＳＣＫ、ＳＣＴに
基いて上記１３号ＳＲＴを保持した状態を含むリフレッ
シュ要求信号ＳＱ及びを書き込み読み出しタイミング信
号Ｒ／Ｗを制御信号発生回路１１に送るようにしている
。制御信号発生回路１１は上記信号ＳＱ、Ｒ／Ｗに基い
てリフレッシュ信、？３．　Ｓ　Ｒ２０一アドレス信号
ＲＡＤ、カラムアドレス信号ＣＡＤ等を作ってＤＲＡＭ
Ｉに供給するようにしている。尚、第２図においては、
外部クロックＣＫ、の２回目の立上りを検出した信号Ｓ
ＲＴのタイミングと上記信号ＳＲＴとが同じタイミング
となっていることが示されている。この場合は上記信号
ＳＱが信号ＳＲＴの状態を保持している。

第３図は状態判定回路１７のフローチャートを示すもの
で、先ずステップ（１）において外部クロックＣＫ、が
立上ったか否か、即ち信号ＳＲＴの状態を調べる。外部
クロックＣＫ、が立上っていれば、直ちにステップ（２
）に進んで、上記信号Ｒ／Ｗによる書き込み、読み出し
動作を行う。

外部クロックＣＫ、が立上っていない場合はステップ（
３）に進んで上記信号ＳＲＴの状態を調べて、リフレッ
シュタイムであるか否かを見る。４ｍ５ｅｃのリフレッ
シュタイムとなっていれば、ステップ（４）に進んで上
記信号ＳＱによるリフレッシュ要求を行ってリフレッシ
ュ動作が行われる。

リフレッシュタイムでなければステップ（５）で次の動
作指示を待機する。上記ステップ（２）、（４）、（５
）の動作が完了すればステップ（１）に戻る。

以上によれば、信号ＳＲＴによるリフレッシュタイミン
グと信号ＳＣＫによる外部クロックＣＫＩの立上り検出
点とが重った場合に、信号ＳＣＫを優先させると共に、
信号ＳＲＴの状態を保持して、書き込み読み出しの終了
後にリフレッシュを行うことができる。その場合、リフ
レッシュを行うタイミングが、外部クロックＣＫ、の１
周期か２周期程度遅れることになるが、この程度の遅れ
はデータの状態に影響を及ぼすことはない、また上記ス
テップ（５）によるスタンバイ状態を設けているので、
消費電力を必要最小限にとどめることができる。

以上述べた実施例によれば、第２図から明らかなように
、読み出し時においては、外部クロックＣＫ、が立上っ
てからデータが読み出されるので、最小で内部クロック
ＣＫ２の２．５周期の時間が必要となる。また書き込み
時においては、外部クロックＣＫ、が立上ってから内部
クロックＣＫｔの１．５周期の期間までに入力データＤ
ＩがＤＦＦ５にラッチされる。即ち、占き込み動作が開
示されるまでにデータをランチすることができる。

従って、本実施例によれば、外部クロックＣＫ。

の周期が、内部クロックＣＫ、の２．５周期より長い範
囲で変化する場合に対処することができる。

即ち、外部クロックＣＫ、の周波数が上記の範囲で変化
しても、常に所定の周期でリフレッシュ動作を行うこと
ができる。このため本実施例によるＤＲＡＭＩは、内部
クロックＣＫ２の２．５周期のアクセスタイムを有し、
且つ内部クロックＣＫ。

の１．５周期のデータ保持時間（外部クロックＣＫｌの
立上りからの保持時間）を有する一種のスタティックＲ
ＡＭとして扱うことができる。

〔発明の効果〕

本発明によれば次の効果を得ることができる。

（１）　、ＤＲＡＭを用いて広範囲のクロックレートに
対して安定な動作を得ることができる。

（２）、ランダムアクセス時及び低速クロックレート時
においても、常に所定の周期でリフレッシュ動作を行う
ことができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の動作を示すタイムチャート、第３図は第１図の状
態判定回路のフローチャートである。 なお図面に用いた符号において、 １−−−−−−−−−−−−−−−−−−−Ｄ　ＲＡ　
ＭＣＫ、−・・・−−−一−−−外部クロックＣＫ、−
・−・−一一一一一内部クロック６−・−・・−・・−
・・・−・・−内部クロック発振器１７−・−−−一一
一・−・−状態判定回路である。

Claims (1)

1. 【特許請求の範囲】 第１のクロック信号によりアクセスが行われると共にデ
   ータ保持のためのリフレッシュ動作が行われるメモリ装
   置において、 上記リフレッシュ動作を行うための所定周期を有する第
   ２のクロック信号を発生する回路と、上記第１及び第２
   のクロック信号の状態を検出し、上記アクセスのタイミ
   ングと上記リフレシュのタイミングとが重なったとき、
   上記アクセスを優先させる制御回路とを設けて成るメモ
   リ装置。