KR20050004019A - 반도체 기억 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 기억 장치에 있어서, 내부 클록 신호를 출력하는 클록 입력 버퍼를 마련하고, 외부 신호(/CS)가 입력되는 NOT 회로를 마련하고, 상기 NOT 회로의 출력 및 리프레시 요구 신호(RFR)가 입력되고, 그 논리합을 내부 클록 인에이블 신호(INCE)로서, 클록 입력 버퍼에 대해 출력하는 OR 회로를 마련한다. 클록 입력 버퍼는, 클록 신호(CLK) 및 내부 클록 인에이블 신호(INCE)가 입력되고, 그 논리곱의 반전을 출력하는 NAND 회로를 마련한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
기술분야
본 발명은 DRAM(Dynamic Random Access Memory) 및 타이머 주기에 따라 리프레시 동작을 실행하는 타이머로 구성된 메모리 셀 어레이를 구비하는 반도체 기억 장치에 관한 것이다.
종래기술
휴대 전화 등의 휴대 기기에서 보다 많은 특성 및 기능이 실현됨에 따라, RAM(Random Access Memory)의 대용량화에 대한 요구가 급속히 증가하고 있다.
따라서, 종래 사용된 소비 전류가 비교적 작은 비동기 SRAM(Static Random Access Memory) 대신에, 대용량화에 알맞으며 소비 전류가 작은 RAM을 사용할 필요성이 발생하고 있다. 이와 같은 요구를 충족시키기 위해, 비동기 SRAM의 사용하기 편리함 및 DRAM의 대용량화의 용이성이라는 쌍방의 장점을 조합한 비동기식 의사-SRAM(asynchronous pseudo-SRMA)(PSRM)이 휴대 기기에 많이 사용되고 있다(일본국 공개공보 2003-85970호를 참조). 상기 비동기 PSRAM이란, 메모리 셀 어레이가 DRAM셀에 의해 구성되고 비동기 SRAM 외부 인터페이스를 갖는 반도체 기억 장치이다.
도 15는 상기 종래기술에 기재되어 있는 종래의 반도체 기억 장치를 도시한 블록도이다. 상기 종래의 반도체 기억 장치는, 데이터의 기억을 행하는 메모리 셀 어레이(5)를 구비한다. 메모리 셀 어레이(5)는, DRAM 셀을 갖는 에어리어들의 어레이로서, 캐패시터 셀의 집합체이다. 칩 선택 신호(/CS)는, 상기 반도체 기억 장치를 제어하는 외부 신호이다. 상기 외부 신호(/CS)가 High일 때는 반도체 기억 장치는 스탠바이 상태로 되고, 외부 신호(/CS)가 Low일 때는 판독 및 기록을 행하는 통상 동작 상태로 된다.
상기 반도체 기억 장치는 리프레시 요구 신호 발생 타이머(1)를 또한 구비한다. 리프레시 요구 신호 발생 타이머(1)는, 메모리 셀 어레이(5)가 데이터를 보존할 수 있는 주기로 자동적으로 리프레시 요구 신호(RFR)를 High로 하는 타이머이다. 외부 신호(/CS) 및 리프레시 요구 신호(RFR)는 AND 회로(9)에 입력하도록 되어있다. AND 회로(9)는, 외부 신호(/CS)가 High, 즉 스탠바이 상태이고, 또한, 리프레시 요구 신호(RFR)가 High일 때에, 출력 신호(E)를 High로하는 논리 회로이다.
AND 회로(9)의 출력 신호(E)는, 리프레시 동작부로서의 제어 신호 발생 블록(2)에 입력되도록 되어 있다. 제어 신호 발생 블록(2)은 AND 회로(9)의 출력 신호(E)가 High로 되었을 때에, 리프레시 제어 신호(D)를 High로 하는 것이다. 한편, 외부 신호(/CS)가 입력되도록, 제어 신호 발생 블록(3)이 마련되어 있다. 제어 신호 발생 블록(3)은 외부 신호(/CS)가 Low, 즉, 통상 동작 상태인 때에, 리드/라이트 제어 신호(C)를 High로서 출력하는 것이다.
리프레시 제어 신호(D) 및 리드/라이트 제어 신호(C)는 메모리 셀 어레이 제어 신호 발생 블록(4)에 입력된다. 메모리 셀 어레이 제어 신호 발생 블록(4)은 리프레시 제어 신호(D)가 High일 때 또는 리드/라이트 제어 신호(C)가 High일 때에, 메모리 어레이 코어 제어 신호(MCC)를 메모리 셀 어레이(5)에 대해 출력하고, 메모리 셀 어레이(5)에 대해 리프레시 동작 또는, 판독 동작 또는 기록 동작을 행하는 것이다.
상기 반도체 기억 장치에는, 리프레시 어드레스(7), 멀티플렉서(MUX)(8) 및 데이터 입출력 버퍼(6)가 마련되어 있다. 리프레시 어드레스(7)는 리프레시 제어 신호(D)가 입력되고, 리프레시 제어 신호(D)가 High일 때에 어드레스(A0 내지 Am)를 멀티플렉서(8)에 대해 출력하는 것이다. 멀티플렉서(8)는 리프레시 동작 신호(D), 어드레스(A0 내지 Am) 및 외부 신호(ADD0 내지 ADDm)가 입력되고, 리프레시 동작시, 즉 리프레시 제어 신호(D)가 High일 때에, 어드레스(A0 내지 Am)로부터각 어드레스를 순차적으로 선택하고 신호(B0 내지 Bm)로서 메모리 셀 어레이(5)에 대해 출력하고, 메모리 셀 어레이(5)에 있어서의 신호(B0 내지 Bm)에 의해 지정된 셀에 대해 리프레시 동작을 행하고, 판독/기록시, 즉 리프레시 제어 신호(D)가 Low일 때에, 외부 신호(ADD0 내지 ADDm)로부터 각 어드레스를 순차적으로 선택하고 신호(B0 내지 Bm)로서 메모리 셀 어레이(5)에 대해 출력하고, 신호(B0 내지 Bm)에 의해 지정된 셀에 대해 판독/기록 동작을 행하는 것이다. 또한, 데이터 입출력 버퍼(6)는, 판독 동작시에는 메모리 셀 어레이(5)로부터 출력된 데이터(Data0 내지 Datan)가 입력되고, 버퍼링을 행하고, 외부 신호(DQ0 내지 DQn)로서 외부에 출력하고, 기록시에는 외부로부터 외부 신호(DQ0 내지 DQn)가 입력되고, 상기 신호를 버퍼링하고, 데이터(Data0 내지 Datan)로서 메모리 셀 어레이(5)에 기록하는 것이다.
이하, 상기 종래의 반도체 기억 장치의 동작에 관해 설명한다. 도 16의 a 및 b는 상기 종래의 반도체 기억 장치의 동작 및 후술하는 다른 종래의 반도체 기억 장치의 동작을 도시하는 타이밍 차트이다. 우선, 리프레시 동작에 관해 설명한다. 외부 신호(/CS)는 High로 되고, 스탠바이 상태로 되어 있다. 상기 상태에서 리프레시 신호 발생 타이머(1)가 리프레시 요구 신호(RFR)를 발생한다. 그러면, 외부 신호(/CS)가 High이고, 또한, 리프레시 요구 신호(RFR)가 High이기 때문에, AND 회로(9)의 출력 신호(E)는 High로 된다. 이로써, 제어 신호 발생 블록(2)이 리프레시 동작 신호(D)를 High로 한다. 그리고, 메모리 셀 어레이 제어 신호 발생 블록(4)이 메모리 어레이 코어 제어 신호(MCC)를 High로 함과 함께, 리프레시 어드레스(7)가 리프레시 동작의 대상이 되는 어드레스(A0 내지 m)를 출력하고, 멀티플렉서(8)가 어드레스(A0 내지 Am)로부터 각 어드레스를 순차적으로 선택하고 신호(B0 내지 Bm)를 메모리 셀 어레이(5)에 대해 출력한다. 이로써, 메모리 셀 어레이(5)에 있어서의 신호(B0 내지 Bm)로 지정되는 셀에 대해 리프레시 동작이 행하여진다.
판독 동작(리드 동작)에 관해 이하에서, 설명한다. 판독 동작시에는, 통상 동작 상태로 되고, 외부 신호(/CS)는 Low로 되어 있다. 따라서, 판독 동작시에는 AND 회로(9)의 출력 신호(E)는 항상 Low로 되고, 리프레시 동작이 행하여지는 일은 없다. 그리고, 제어 신호 발생 블록(3)이 리드 동작 제어 신호(C)를 메모리 셀 어레이 제어 신호 발생 블록(4) 및 메모리 셀 어레이(5)에 대해 출력하고, 메모리 셀 어레이 제어 신호 발생 블록(4)이 메모리 어레이 코어 제어 신호(MCC)를 High로 한다. 상기 상태에서, 외부 신호(ADD0 내지 ADDm)가 멀티플렉서(8)에 입력되고, 멀티플렉서(8)가 외부 신호(ADD0 내지 ADDm)로부터 각 신호를 순차적으로 선택하고 신호(B0 내지 Bm)로서 메모리 셀 어레이(5)에 대해 출력한다. 이로써, 메모리 셀 어레이(5)에 있어서의 신호(B0 내지 Bm)에 의해 지정되는 셀에 대해 리드 동작이 행하여진다. 판독된 셀의 데이터는, 데이터 입출력 버퍼(6)에 대해 데이터(Data0 내지 Datan)로서 출력되고, 데이터 입출력 버퍼(6)가 상기 데이터를 버퍼링한 후, 외부 신호(DQ0 내지 DQn)로서 외부에 출력한다.
기록 동작(라이트 동작)에 관해 이하에서 설명한다. 기록 동작시에 있어서도, 외부 신호(/CS)는 Low로 되어 있다. 그리고, 제어 신호 발생 블록(3)이 라이트 동작 제어 신호(C)를 메모리 셀 어레이 제어 신호 발생 블록(4) 및 메모리 셀 어레이(5)에 대해 출력하고, 메모리 셀 어레이 제어 신호 발생 블록(4)이 메모리 어레이 코어 제어 신호(MCC)를 High로 한다. 상기 상태에서, 외부 신호(ADD0 내지 ADDm)가 멀티플렉서(8)에 입력되고, 멀티플렉서(8)가 외부 신호(ADD0 내지 ADDm)로부터 각 신호를 순차적으로 선택하고 신호(B0 내지 Bm)로서 메모리 셀 어레이(5)에 대해 출력한다. 한편, 외부 신호(DQ0 내지 DQn)가 데이터 입출력 버퍼(6)에 입력되고, 데이터 입출력 버퍼(6)가 상기 데이터를 버퍼링하고, 데이터(Data0 내지 Datan)로서 메모리 셀 어레이(5)에 대해 출력한다. 이로써, 메모리 셀 어레이(5)에 있어서의 신호(B0 내지 Bm)에 의해 지정되는 셀에, 데이터(Data0 내지 Datan)가 기록된다. 또한, 리드 동작시 및 라이트 동작시에 있어서도, 메모리 어레이 코어 제어 신호(MCC)는 High로 된다.
리프레시 동작과 판독/기록 동작을 병렬로 행하는 것은 불가능하다. 즉, 일반적인 DRAM 셀 어레이의 경우, 하나의 에어리어에 대해 워드 선택, 데이터 파괴 판독, 데이터 증폭, 데이터 기록, 워드 비선택이라는 일련의 동작을 병렬로 행할 수는 없다.
도 16의 a는 리프레시 동작 및 리드 동작을 연속하여 실행하는 종래기술의 반도체 기억 장치의 동작 파형을 도시한다. 상기 예에서, 초기 상태로서 외부 신호(/CS)가 High이다. 리프레시 요구 신호(RFR)는 외부의 상태에 관계없이 일정 주기에서 High로 되는 신호이다. 상기 때문에, 출력 신호(E)는, 외부 신호(/CS)가 High인 기간, 즉, 도 16의 a에 있어서 사선 부분에 상당하는 기간의 전부에 있어서 발생할(High로 될) 가능성이 있다. 상기 때, 출력 신호(E)가, 사선 부분의 후단부,즉, 외부 신호(/CS)가 High로부터 Low로 변하기 직전에 High로 되면, 이에 수반하여, 리프레시 제어 신호(D)가 Low로부터 High로 되고, 리프레시 동작이 시작된다. 리프레시 동작중에는 메모리 어레이 코어 제어 신호(MCC)가 High로 된다. 상술한 이유에 의해, 리프레시 동작이 종료될 때까지 리드 동작을 시작할 수 없기 때문에, 리프레시 동작이 종료되고, 리프레시 제어 신호(D)가 High로부터 Low로 변한 후, 리드 동작 제어 신호(C)가 Low로부터 High로 변하고, 리드 동작이 시작된다. 리드 동작중은 메모리 어레이 코어 제어 신호(MCC)가 High로 된다. 이과 같이, 리프레시 동작이 종료하기 까지 리드 동작을 시작할 수 없기 때문에, 외부 신호(/CS)가 Low로 변하고 나서 리드 동작이 시작하기 까지, 최대로, 도 16의 a에 도시한 AO로 나타내는 시간만큼 기다리는 것으로 된다.
상술한 바와 같이, 도 15에 도시한 종래의 반도체 기억 장치에서는, 리프레시 동작의 후에 리드 동작을 행하는 경우, 리프레시 동작을 시작하는 타이밍에 따라서는, 리드 동작의 시작이 장시간 기다리게 된다는 문제점이 있다.
보다 더 많은 특성 및 기능이 실현되기 때문에, 대용량화가 가능한 것에 더하여, 판독/기록 동작의 고속화가 가능한 반도체 기억 장치가 필요해진다. 그러나, 도 15에 도시한 바와 같은 반도체 기억 장거에서는, 리프레시 동작에 의해 리드 동작의 시작이 지연되어 버리기 때문에, 충분한 고속화를 도모할 수가 없다.
도 15에 도시한 종래의 반도체 기억 장치에서 판독/기록 동작의 고속화를 도모하는 하나의 해결책은 일반적인 동기화의 수법을 적용하는 것이다. 도 17은 동기화에 의해 고속화를 도모한 반도체 기억 장치를 도시한 블록도이다. 상기 반도체기억 장치에 있어서의 도 15에 도시한 반도체 기억 장치와 같은 부분에는 같은 부호를 붙이고, 상세한 설명을 생략한다. 도 17에 도시한 바와 같이, 상기 반도체 기억 장치에 있어서의 도 15에 도시한 반도체 기억 장치으로부터의 변경 부분은 테두리(11)로 둘러싼 부분이다. 즉, 상기 반도체 기억 장치에서는, 외부로부터 클록 신호(CLK)가 입력되고, 상기 클록 신호(CLK)에 의거하여 내부 클록 신호(INCLK)를 생성하고, 이것을 제어 신호 발생 블록(2 및 3)에 대해 출력하는 클록 입력 버퍼(10)가 마련되어 있다. 상기 반도체 기억 장치에 있어서의 상기 이외의 구성은 도 15에 도시한 반도체 기억 장치와 같다.
도 17에 도시한 반도체 기억 장치의 동작에 관해 설명한다. 외부로부터, 클록 신호(CLK)가 클록 입력 버퍼(10)에 입력된다. 클록 입력 버퍼(10)는, 클록 신호(CLK)를 버퍼링하여 내부 클록 신호(INCLK)를 생성하고, 제어 신호 발생 블록(2 및 3)에 대해 출력한다. 제어 신호 발생 블록(2)은 외부 신호(/CS)가 High이며 또한 리프레시 요구 신호(RFR)가 High일 때에, 내부 클록 신호(INCLK)에 동기하여, 리프레시 제어 신호(D)를 발생하고(High로 하고), 메모리 셀 어레이(5)의 리프레시 동작을 시작시킨다. 한편, 제어 신호 발생 블록(3)은 외부 신호(/CS)가 Low인 때에, 내부 클록 신호(INCLK)에 동기하여, 리드/라이트 제어 신호(C)를 발생하고(High로 하고), 메모리 셀 어레이(5)에 대한 리드 동작 또는 라이트 동작을 시작시킨다.
도 16의 b는 동작 및 리드 동작을 연속하여 실행하는 종래의 동기화한 반도체 기억 장치의 동작 파형을 나타낸다. 상기 예에서, 초기 상태로서 외부신호(/CS)는 High이다. 리프레시 요구 신호(RFR)는 외부의 상태에 의하지 않고 일정 주기로 High로 된다. 상기 때문에, 출력 신호(E)는, 외부 신호(/CS)가 High인 기간, 즉, 도 16에 있어서 사선 부분에 상당한 기간의 전부에 있어서 High로 될 가능성이 있다.
상기 반도체 기억 장치는, 제어 신호 발생 블록(2)에 있어서, 리프레시 제어 신호(D)는 내부 클록 신호(INCLK)에 동기화한다. 상기 때문에, 외부 신호(/CS)가 High인 기간, 즉, 도 16의 b에 있어서의 사선 부분에 상당하는 기간에 있어서, 내부 클록 신호(INCLK)가 최후로 상승하는 순간보다도 후에, 리프레시 요구 신호(RFR)가 High로 되고 출력 신호(E)가 High로 된 경우는, 리프레시 제어 신호(D)가 상승하지 않고, 리프레시 동작이 시작되지 않는다. 즉, 리프레시 동작이 시작되는 것은 내부 클록 신호(INCLK)가 최후로 상승하는 순간 이전에, 리프레시 요구 신호(RFR)가 High로 된 경우뿐이다. 상기 때문에, 도 16의 b에 도시한 바와 같이, 외부 신호(/CS)가 High로부터 Low로 변하고 나서, 리드 동작이 시작될 때까지도 대기 시간은 최대로 A1로 된다. 도 16에 도시한 바와 같이, 동기화하는 경우의 대기 시간(A1)은 동기화하지 않는 경우의 대기 시간(A0)보다도 작아진다. 리프레시 동작의 후에 기록 동작을 행하는 경우도 마찬가지이다.
이와 같이, 종래의 반도체 기억 장치에 일반적인 동기화의 수법을 적용함에 의해, A2 = A0 - A1의 시간만큼 대기 시간이 단축되고, 판독/기록 동작이 고속화된다. 또한, 내부 클록 신호(INCLK)가 최후로 상승하는 순간보다도 후에, 리프레시 요구 신호(RFR)가 High로 된 경우는, 상기 타이밍에서는 리프레시 동작이 행하여지지 않고, 다음 기회로 연기 된다. 리프레시 동작의 주기는 예를 들면 50㎲(마이크로초) 정도이고, DRAM에 있어서 리프레시 동작이 필요해지는 주기는 예를 들면 최대로 100㎳(밀리 초) 정도이기 때문에, 리프레시 동작을 1회 연기하여도, 메모리 셀 어레이에 기억된 데이터가 소실하는 일은 없다.
그러나, 도 17에 도시한 동기화한 반도체 기억 장치에는, 이하에 나타내는 바와 같은 문제점이 있다. 즉, 동기화에 의한 고속화를 행하면 스탠바이시의 소비 전류가 증가하여 버린다. 도 17에 도시한 반도체 기억 장치에서는, 리프레시 동작을 동기화시키기 위해, 내부 클록 신호(INCLK)를 생성하고 있다. 상기 때문에, 내부 클록 신호(INCLK)를 동작시킴에 의해, 전류가 소비되어 버린다. 도 18은 도 17에 도시한 반도체 기억 장치에 있어서의 스탠바이시(외부 신호(/CS) : H시)의 동작 파형을 도시한 타이밍 차트이다. 리프레시 요구 신호(RFR)의 발생 간격은 50㎲ 정도이다. 도 18에 도시한 바와 같이, 리프레시 제어 신호(D)가 발생하지 않는 기간에 있어서도, 내부 클록 신호(INCLK)가 동작하고 있고 전류를 소비하고 있다.
최근에, 도 17에 도시한 바와 같은 반도체 기억 장치는, 휴대 기기의 메모리로서 사용되는 일이 많다. 휴대 기기의 대표인 휴대 전화를 예로 들면, 오기를 기다리는 상태에서의 배터리 소비를 억제하고, 연속 동작 가능 시간을 길게 하는 것은 극히 중요하다. 상기 때문에, 휴대 기기에 탑재되는 메모리에는, 대용량화가 가능하고 스탠바이 상태에서의 소비 전류가 낮고, 또한 고속으로 판독/기록 동작을 행하는 것이 가능한 반도체 기억 장거가 요망되고 있다. 그러나 , 상술한 바와 같이, 도 17에 도시한 동기화한 반도체 기억 장치에서는, 고속화는 도모할 수 있지만, 소비 전력이 크게 되어 버린다.
상기 문제점을 해결하기 위해, 스탠바이 상태에서는, 클록 신호의 일부를 정지하는 반도체 기억 장치도 착안 되어 있다(예컨대, 일본국 특허공개공보 2002-184180호의 도 2 및 도 7을 참조). 상기 공보에서는 동기형 DRAM에 있어서, 외부로부터 클록 신호가 입력되고 내부에 클록 신호를 분배하는 클록 입력 버퍼, 상기 클록 신호에 동기하여 커맨드를 입력하는 커맨드 입력 버퍼, 클록 신호에 동기하여 어드레스를 입력하는 어드레스 입력 버퍼, 클록 신호에 동기하여 데이터를 입력하는 데이터 입력 버퍼가 마련되어 있다. 그리고, 데이터 보존 모드시에는, 커맨드 입력 버퍼만으로 클록 신호를 공급하고, 어드레스 입력 버퍼 및 데이터 입력 버퍼에의 클록 신호의 공급을 정지하고 있다.
그러나, 상술한 종래의 기술에는, 이하와 같은 문제점이 있다. 상기 반도체 기억 장치는, 데이터 보존 모드시에, 어드레스 입력 버퍼 및 데이터 입력 버퍼에의 클록 신호의 공급을 정지하는 것은 가능하다. 그러나, 데이터 보존 모드시에 있어서도 리프레시 동작은 행할 필요가 있기 때문에, 리프레시 동작을 제어하는 커맨드를 오기를 기다릴 필요가 있어서, 커맨드 입력 바파에의 클록 신호의 공급을 정지할 수는 없다. 상기 때문에, 데이터 보존 모드시에 있어서도, 어느 정도의 전류가 소비되어 버린다.
상기 문제점은 반도체 기억 장치에, 자기 타이머를 내장하고, 상기 자기 타이머에 의해 주기적으로 리프레시 동작을 행하도록 하면, 외부로부터 리프레시 동작을 제어하는 커맨드를 입력할 필요가 없어지고, 커맨드 입력 버퍼에의 클록 신호의 공급도 정지할 수 있어 해결될 수 있다. 그러나, 이와 같은 구성으로 하면, DATA SHEET ELPIDA 128M bits Mobile RAM Document No. E0195E50(Ver.5.0) P43 Self Refresh (Entry and Exit)에 기술된 바와 같이, 데이터 보존 모드로부터 통상 동작 모드로 이행하는 때에, 커맨드의 접수가 지연되어 버린다. 상기 결과, 판독 동작이 지연되어 버리고, 결과적으로 고속화를 도모할 수 없게 되어 버린다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 셀프 리프레시 기능을 구비하고 메모리 어레이가 DRAM에 의해 형성된 반도체 기억 장치에 있어서, 고속화 및 소비 전류의 저감이 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 하나의 특징에 따르면, 통상 동작 상태에서 데이터의 판독/기록을 행하고 스탠바이 상태에서 데이터의 판독/기록을 정지하는 반도체 기억 장치에 있어서, 기억된 데이터를 보유하도록 리프레시 되는 데이터를 기억하는 메모리와, 내부 클록 신호를 생성하고, 상기 스탠바이 상태에서 상기 메모리의 리프레시 요구가 없는 때에 상기 내부 클록 신호를 생성하는 것을 정지하는 클록 입력 버퍼를 포함하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
상기 반도체 기억 장치는 데이터를 기억하는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 요구에 대한 리프레시 요구 신호를 일정 주기에서 출력하는 리프레시 타이머와, 상기 스탠바이 상태에서 상기 리프레시 요구 신호의 입력시에, 상기내부 클록 신호에 동기하여 상기 메모리 셀 어레이를 리프레시하는 리프레시 동작부를 구비하고, 상기 클록 입력 버퍼는 외부로부터 입력되는 외부 클록 신호에 기초하여 상기 내부 클록 신호를 생성한다. 상기 리프레시 동작부는 상기 내부 클록 신호와 동기하여 메모리 셀 어레이를 리프레시하기 때문에, 상기 스탠바이 상태로부터 통상 동작 상태로의 상태 이동 직전에 리프레시 동작이 개시되는 것을 방지하는 것이 가능하다.
상기 반도체 기억 장치에 있어서, 상기 클록 입력 버퍼는 상기 통상 동작 상태 또는 상기 스탠바이 상태를 나타내는 2진 신호와 리프레시 요구의 존재를 나타내는 2진 신호 사이의 논리 동작 결과에 의거하여, 상기 내부 클록 신호의 생성을 정지한다. 양호하게는 상기 반도체 기억 장치에 있어서, 상기 클록 입력 버퍼는 상기 내부 클록 신호에 해저드가 발생하는 것을 방지한다.
상기 반도체 기억 장치에 있어서, 상기 클로 입력 버퍼는, 외부 클록 신호가 High인 경우의 타이밍에서 리프레시 요구시에 상기 내부 클록 신호를 High로 변경하지 않지만, 상기 외부 클록 신호가 다음에 High로 변경되는 것에 응답하여 상기 내부 클록 신호를 High로 변경하는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 통상 동작 상태에서 데이터의 판독/기록을 행하고 스탠바이 상태에서 데이터의 판독/기록을 정지하는 반도체 기억 장치에 있어서, 데이터를 기억하는 메모리 셀 어레이와, 외부로부터 입력되는 외부 클록 신호에 의거하여 내부 클록 신호를 생성하는 내부 클록 신호 출력 버퍼와, 상기 내부 클록 신호에 따라 상기 메모리 셀 어레이를 리프레시하는 리프레시 동작부와, 상기메모리 셀 어레이의 리프레시를 요구하는 리프레시 요구 신호를 출력하는 리프레시 요구 신호 출력 회로를 포함하고, 상기 내부 클록 신호 출력 회로는 상기 리프레시 요구 신호의 출력이 상기 스탠바이 상태에서 정지되면, 상기 내부 클럭 신호의 출력을 정지하는 것을 특징으로 하는 반도체 기억 장치가 제공된다. 상기 내부 클록 신호 출력 회로는 리프레시 요구 신호가 스탠바이 상태에서 정지되는 경우에 내부 클록 신호를 출력하지 않기 때문에, 스탠바이 상태에서 전류 소비를 낮출 수 있다.
상기 반도체 기억 장치에 있어서, 상기 리프레시 요구 신호 출력 회로는 일정 주기에서 상기 리프레시 요구 신호를 출력한다. 상기 반도체 기억 장치는 상기 통상 동작 상태 또는 상기 스탠바이 상태를 나타내는 2진 신호와 상기 리프레시 요구 신호 사이의 논리 동작 결과를 출력하는 논리 회로를 더 포함하고, 상기 내부 클록 신호 출력 회로는 상기 논리 동작 결과에 따라 상기 내부 클록 신호의 출력을 제어한다. 상기 메모리 셀 어레이는 상기 내부 클록 신호에 따라 데이터 기록 또는 판독을 실행한다.
상기 반도체 기억 장치에서, 양호하게는, 상기 내부 클록 신호 출력 회로는 상기 내부 클록 신호에 해저드가 발생하는 것을 방지하다. 상기로 인해, 고속 동작이 향상된다. 상기 내부 클록 신호의 출력의 시작시에 상기 외부 클록 신호의 변경 이후에, 상기 내부 클록 신호 출력 회로는 상기 내부 클록 신호를 제 1의 논리 레벨로부터 제 2의 논리 레벨로 변경하고, 상기 외부 클록 신호가 상기 제 2의 논리 레벨에 있는 때의 타이밍에서 상기 리프레시 요구 신호의 출력시에 상기 내부 클록 신호를 정지하는 것을 유지한다. 또한, 상기 내부 클록 신호 출력 회로는 상기 외부 클록 신호의 상기 제 2의 논리 레벨로의 변경에 응답하여 상기 내부 클록 신호를 출력하기 시작한다.
상기 반도체 기억 장치에 있어서, 상기 내부 클록 신호의 출력의 시작시에 상기 외부 클록 신호의 변경 이후에, 상기 내부 클록 신호 출력 회로는 상기 내부 클록 신호를 제 1의 논리 레벨로부터 제 2의 논리 레벨로 변경하고, 상기 리프레시 동작부는 상기 내부 클록 신호 및 상기 리프레시 요구 신호에 따라 상기 메모리 셀 어레이를 리프레시하고, 상기 반도체 기억 장치는 상기 내부 클록 신호 출력 회로가 상기 제 2의 논리 레벨에 있는 경우의 타이밍에서 상기 리프레시 요구 신호의 출력시에 상기 리프레시 동작부에 대해 상기 리프레시 요구 신호의 입력을 차단하는 회로를 더 포함한다.
상기 반도체 기억 장치는 상기 내부 클록 신호 출력 회로와 상기 리프레시 동작부 사이에 접속되고, 상기 리프레시 요구 신호를 수신하는 D단자와, 상기 스탠바이 상태시에 상기 리프레시 동작부에 상기 리프레시 요구 신호로서의 Q출력을 구비하는 D형 플립플롭을 구비한다.
본 발명의 다른 특징에 따르면, 리프레시를 요구하는 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이와, 외부 클록을 수신하는 외부 클록 단자와, 상기 외부 클록을 수신하도록 외부 클록 단자에 결합되고, 제 1의 상태 중에 상기 외부 클록의 변경에 응답하여 제 1의 레벨과 상기 제 1의 레벨과 다른 제 2의 레벨을 갖는 내부 클록을 출력하고, 제 2의 상태 중에 상기 외부 클록을 변경하는 동안에 상기 제 1 및 제 2의 레벨 중의 단일한 하나를 출력하고, 그에 따라 상기 리프레시는상기 내부 클록의 상기 제 1 및 제 2의 레벨에 의해 행해지는 것을 특징으로 하는 버퍼를 구비하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
상기 반도체 기억 장치는 리프레시 요구 신호를 생성하는 타이머와, 칩 선택 신호를 수신하는 제 2의 외부 단자와, 상기 리프레시 요구 신호 및 상기 칩 선택 신호에 응답하여, 상기 제 1의 상태에 대응하는 제 1의 논리 레벨과 상기 제 2의 상태에 대응하는 제 2의 논리 레벨을 갖는 내부 클록 인에이블 신호를 생성하는 제어 게이트를 더 포함한다.
본 발명의 상기 목적 및 다른 목적, 특성 및 장점들은 이하의 상세한 설명, 및 단지 예시로서 주어진 첨부 도면으로부터 명확해 질것이고, 따라서, 본 발명을 한정하려는 의도는 없다.
도 1은 본 발명의 제 1의 실시예에 관한 반도체 기억 장치를 도시한 블록도.
도 2는 도 1에 도시한 클록 입력 버퍼를 도시한 회로도.
도 3은 본 실시예에 관한 반도체 기억 장치에 있어서 리프레시 동작 및 연속하는 리드 동작을 행하는 경우를 도시한 타이밍 차트.
도 4는 본 실시예에 관한 반도체 기억 장치에 있어서 연속하는 리프레시 동작들 사이의 동작을 도시한 타이밍 차트.
도 5는 본 실시예의 문제점을 도시한 타이밍 차트.
도 6은 본 실시예의 문제점을 도시한 타이밍 차트.
도 7은 본 발명의 제 2의 실시예에 관한 반도체 기억 장치를 도시한 블록도.
도 8은 도 7에 도시한 해저드 방지 기능이 있는 클록 입력 버퍼를 도시한 회로도.
도 9는 본 실시예에 관한 반도체 기억 장치에 있어서 리프레시 요구 신호와 내부 클록 신호와의 관계를 도시한 타이밍 차트.
도 10의 a 및 b는 본 실시예에 관한 반도체 기억 장치에 있어서 리프레시 동작및 그 이후의 리드 동작을 행하는 경우를 도시한 타이밍 차트.
도 11은 본 발명의 제 3의 실시예에 관한 반도체 기억 장치를 도시한 블록도.
도 12의 a 및 b는 본 발명의 상기 실시예에 따른 반도체 기억 장치의 동작을 도시한 타이밍 차트.
도 13은 본 발명의 제 4의 실시예에 관한 반도체 기억 장치을 도시한 블록도.
도 14는 도 13에 도시한 클록 입력부를 도시한 회로도.
도 15는 종래의 반도체 기억 장치를 도시한 블록도.
도 16의 a 및 b는 도 15에 도시한 종래의 반도체 기억 장치의 동작을 도시한 타이밍 차트.
도 17은 동기화된 종래의 반도체 기억 장치를 도시한 블록도.
도 18은 외부 신호(/CS)가 High인 경우 스탠바이시의 도 17에 도시한 반도체 기억 장치에 있어서 동작 파형을 도시한 타이밍 차트.
본 발명의 양호한 실시예들이 첨부된 도면을 참조하여 이하에서 구체적으로 설명된다. 우선, 본 발명의 제 1의 실시예에 관해 설명한다. 도 1은 본 실시예에 관한 반도체 기억 장치를 도시한 블록도이고, 도 2는 도 1에 도시한 클록 입력 버퍼(10)를 도시한 회로도이고, 도 3은 본 실시예에 관한 반도체 기억 장치에 있어서 리프레시 동작의 후에 리드 동작을 행하는 경우를 도시한 타이밍 차트이고, 도 4는 본 실시예에 관한 반도체 기억 장치에 있어서 연속하는 리프레시 동작 사이의 동작을 도시한 타이밍 차트이다. 또한, 도 1에 있어서, 도 15 및 도 17에 도시한 구성 요소와 같은 구성 요소에는 같은 부호를 붙이고, 그 상세한 설명을 생략한다.
도 1에 도시한 반도체 기억 장치에 있어서, 도 17에 도시한 종래의 동기화된반도체 기억 장치와 다른 부분은 테두리(14)에 의해 둘러싸인 부분이다. 즉, 외부 신호(/CS)가 입력되는 NOT 회로(15)가 마련되고, 상기 NOT 회로(15)의 출력 및 리프레시 요구 신호(RFR)가 입력되고, 그 논리합을 내부 클록 인에이블 신호(INCE)로서, 클록 입력 버퍼(10)에 대해 출력하는 OR 회로(16)가 마련되어 있다. 또한, 리프레시 요구 신호(RFR)는 외부의 상태에 의하지 않고 일정주기로 발생하는 신호이다.
도 2에 있어서, 클록 입력 버퍼(10)에서는, 클록 신호(CLK) 및 내부 클록 인에이블 신호(INCE)가 입력되고, 그 논리곱의 반전을 출력하는 NAND 회로(17)가 마련되어 있다. 그리고, 상기 NAND 회로(17)의 출력단에, 3개의 인버터(18 내지 20)가 직렬로 접속되어 있다. 최후단의 인버터(20)의 출력이 내부 클록 신호(INCLK)로서 제어 신호 발생 블록(2 및 3)에 입력되도록 되어 있다. 본 실시예에 관한 반도체 기억 장치에 있어서의 상기 이외의 구성은 도 17에 도시한 종래의 반도체 기억 장치와 같다.
다음에, 상술한 바와 같이 구성된 본 실시예에 관한 반도체 기억 장치의 동작에 관해 설명한다. 특히, 리프레시 동작의 후에 연속하여 리드 동작을 행하는 경우에 관해 설명한다. 도 3에 도시한 바와 같이, 상기 반도체 기억 장치에는, 외부로부터 일정한 주기로 클록 신호(CLK)가 입력된다. 클록 신호(CLK)의 주파수는 예를 들면 100MHz이고, 주기는 예를 들면 10㎱(나노초)이다.
초기 상태에서, 외부 신호(/CS)가 High이고, 스탠바이 상태로 되어 있다. 상기 때, NOT 회로(15)의 출력은 Low이다. 또한, 리프레시 요구 신호(RFR)는 발생하고 있지 않고, Low로 되어 있다. 따라서 OR 회로(16)에 입력되는 2개의 신호는 모두 Low이기 때문에, OR 회로(16)의 출력, 즉, 내부 클록 인에이블 신호(INCE)는 Low로 되어 있다. 상기 때, 클록 입력 버퍼(10)에 있어서의 NAND 회로(17)의 출력은 클록 신호(CLK)에 의하지 않고 항상 Low인 채이고, 클록 입력 버퍼(10)로부터 내부 클록 신호(INCLK)는 출력되지 않는다.
상기 상태에서, 리프레시 요구 신호(RFR)가 발생하고, High로 된다. 이로써, OR 회로(16)의 출력, 즉, 내부 클록 인에이블 신호(INCE)는 High로 된다. 상기 결과, NAND 회로(17)로부터는 클록 신호(CLK)를 반전시킨 신호가 출력되는 것으로 되고, 클록 입력 버퍼(10)로부터 내부 클록 신호(INCLK)가 제어 신호 발생 블록(2 및 3)에 대해 출력된다. 이로써, 리프레시 동작부로서의 제어 신호 발생 블록(2)이 내부 클록 신호(INCLK)에 동기하여 리프레시 제어 신호(D)를 출력하고, 리프레시 동작이 시작된다.
그 후, 리프레시 동작중에 외부 신호(/CS)가 Low로 된다. 상기 때, NOT 회로(15)의 출력은 High로 되기 때문에, 리프레시 동작이 종료되고 리프레시 요구 신호(RFR)가 Low로 되어도, 0R 회로(16)의 출력, 즉 내부 클록 인에이블 신호(INCE)는 High인 채이고, 클록 입력 버퍼(10)는 내부 클록 신호(INCLK)를 계속 출력한다. 그리고, 리프레시 동작이 종료하여 리프레시 요구 신호(RFR)가 Low로 된 후에, 제어 신호 발생 블록(3)이 리드 동작 제어 신호(C)를 High로 하여, 리드 동작을 시작한다. 상기 결과, 메모리 셀 어레이(5)로부터 데이터가 판독되고, 데이터 입출력 버퍼(6)로부터 외부 신호(DQ0 내지 DQn)로서 출력된다. 또한, 리드 동작 대신에 라이트 동작을 행하는 경우도 마찬가지이다. 본 실시예에 있어서의 상기 이외의 동작은 도 17에 도시한 종래의 반도체 기억 장치와 같다.
도 4에 도시한 바와 같이, 본 실시예에 관한 반도체 기억 장치에서는, 리프레시 동작 제어 신호를 내부 클록 신호(INCLK)에 동기화하고 있기 때문에, 판독 동작의 고속화를 도모할 수 있다. 또한, NOT 회로(15) 및 OR 회로(16)를 마련함에 의해, 외부 신호(/CS)가 High이고 리프레시 요구 신호(RFR)가 Low인 기간, 즉, 스탠바이 상태이고 리프레시 요구 신호(RFR)가 발생하지 않고 반도체 기억 장치가 동작하지 않는 기간에 있어서는, 내부 클록 신호(INCLK)가 발생하지 않고, 전류가 소비되지 않는다. 이로써, 스탠바이 상태에서 소비 전류를 억제할 수 있다.
다음에, 본 발명의 제 2의 실시예에 관해 설명한다. 도 5 및 도 6은 전술한 제 1의 실시예의 문제점을 도시한 타이밍 차트이고, 도 7은 본 제 2의 실시예에 관한 반도체 기억 장치를 도시한 블록도이고, 도 8은 도 7에 도시한 해저드 방지 기능 부여 클록 입력 버퍼를 도시한 회로도이고, 도 9는 본 실시예에 관한 반도체 기억 장치에 있어서 리프레시 요구 신호와 내부 클록 신호와의 관계를 도시한 타이밍 차트이고, 도 10은 본 실시예에 관한 반도체 기억 장치에 있어서 리프레시 동작의 후에 리드 동작을 행하는 경우를 도시한 타이밍 차트이고, 상부는 전술한 제 1의 실시예에 있어서 해저드가 발생하지 않은 타이밍에서 리프레시 요구 신호가 발생한 경우를 나타내고, 하부는 제 1의 실시예에 있어서 해저드가 발생하는 타이밍에서 리프레시 요구 신호가 발생한 경우를 나타낸다.
먼저, 전술한 제 1의 실시예의 문제점에 관해 설명한다. 도 5에 도시한 바와같이, 전술한 제 1의 실시예에서는, 리프레시 요구 신호(RFR)의 발생 타이밍에 따라서는, 내부 클록 신호(INCLK)에 해저드(12)가 발생한다. 즉, 도 5의 상부에 도시한 바와 같이, 리프레시 요구 신호(RFR)가 상승한 후에 클록 신호(CLK)가 상승하는 타이밍이라면, 상기 클록 신호(CLK)의 상승을 반영하여 내부 클록 신호(INCLK)가 상승하고, 다음의 클록 신호(CLK)의 하강을 반영하여 내부 클록 신호(INCLK)가 하강하기 때문에, 해저드는 발생하지 않는다. 이에 대해, 도 5의 하부에 도시한 바와 같이, 클록 신호(CLK)가 상승한 후에 리프레시 요구 신호(RFR)가 상승하는 타이밍이면, 내부 클록 신호(INCLK)의 상승이 클록 신호(CLK)의 상승을 반영한 타이밍보다도 지연되어 버린다. 분명히, 내부 클록 신호(INCLK)의 하강은 클록 신호(CLK)의 하강을 반영하기 때문에, 내부 클록 신호(INCLK)에 해저드(12)가 발생한다.
도 6의 a는 내부 클록 신호에 해저드가 발생하지 않는 경우에 있어서의 전술한 제 1의 실시예에 관한 반도체 기억 장치의 동작을 나타내고, 도 6의 b는 해저드가 발생한 경우의 동작을 나타낸다. 도 6의 b에 도시한 바와 같이, 내부 클록 신호에 해저드가 발생하게 되어 있으면, 외부 신호(/CS)가 High로부터 Low로 변하기 직전에 리프레시 요구 신호(RFR)가 발생한 경우에 있어서도, 내부 클록 신호(INCLK)가 발생하여 버리고, 이것에 동기하여 리프레시 제어 신호가 발생하고, 리프레시 동작이 시작되어 버린다. 상기 결과, 리드 동작의 시작이 지연되어 버리고, 내부 클록 신호에 해저드가 발생하지 않는 타이밍에서 리프레시 요구 신호가 발생한 경우와 비교하고, A3로 나타내는 시간만큼, 판독 동작이 지연되어 버린다. 상기 때문에, 동기화하여 판독 동작을 고속화한 효과가 저감하여 버린다.
상기 문제를 해결하기 위해, 도 7에 도시한 바와 같이, 본 실시예에서는, 전술한 제 1의 실시예에 관한 반도체 기억 장치에 대해, 클록 입력 버퍼를 해저드 방지 기능이 부여된 클록 입력 버퍼(21)로 치환하고 있다. 본 실시예에 있어서의 상기 이외의 구성은 전술한 제 1의 실시예와 같다.
도 8에 도시한 바와 같이, 해저드 방지 기능 부여 클록 입력 버퍼(21)에서는, 클록 신호(CLK)가 입력되도록 NAND 회로(22) 및 NOR 회로(23)가 마련되어 있다. 또한, 내부 클록 인에이블 신호(INCE)가 입력되도록 인버터(24)가 마련되고, 상기 인버터(24)의 출력이 NOR 회로(23)에 입력되도록 되어 있다.
상기의 헤저드 방지 기능이 부여된 클록 입력 버퍼(21)에는, 리셋-세트형 플립플롭(R-S-FF)(25)이 마련되어 있다. 상기 플립플롭(25)에서는, 2개의 인버터(26 및 27)가 루프형상으로 상호 접속되도록 마련되고, 2개의 N형 트랜지스터(28 및 29)가 상호 병렬로 접속되어 있다. 즉, 인버터(26)의 입력단 및 인버터(27)의 출력단에는 N형 트랜지스터(28)의 드레인이 접속되고, N형 트랜지스터(28)의 게이트는 플립플롭(25)의 세트 단자로 되고, 소스는 접지되어 있다. 또한, 인버터(26)의 출력단 및 인버터(27)의 입력단에는 N형 트랜지스터(29)의 드레인이 접속되고, N형 트랜지스터(29)의 게이트는 플립플롭(25)의 리셋 단자로 되고, 소스는 접지되어 있다. 또한, 인버터(26)의 출력단이 플립플롭(25)의 Q단자로 되어 있다.
NOR 회로(23)의 출력은 플립플롭(25)의 세트 단자, 즉, N형 트랜지스터(28)의 게이트에 접속되고, 인버터(24)의 출력은 플립플롭(25)의 리셋 단자, 즉, N형 트랜지스터(29)의 게이트에 접속되어 있다.
상기 헤저드 방지 기능이 부여된 클록 입력 버퍼(21)는 인버터(26)의 출력을 수신하는 인버터(30), 및 인버터(30)의 출력을 수신하는 NAND 회로(31)를 더 포함한다. NAND 회로(31)의 출력은 NAND 회로(22)에 입력하도록 되어 있다.
또한, 해저드 방지 기능 부여 클록 입력 버퍼(21)에는, 2개의 리셋 부여 D형 플립플롭(D-FF)(32 및 33)이 마련되어 있다. 플립플롭(32 및 33)의 클록 단자에는 NAND 회로(22)의 출력이 입력되도록 되고, 리셋 단자에는 NOR 회로(23)의 출력이 입력되도록 되어 있다. 플립플롭(32)의 D단자에는 인버터(30)의 출력이 입력되도록 되고, 플립플롭(32)의 Q출력은 플립플롭(33)의 D단자에 입력되도록 되고, 플립플롭(33)의 Q출력은 NAND 회로(31)에 입력되도록 되어 있다.
또한, NAND 회로(22)의 출력이 입력되도록, 인버터(34)가 마련되고, 인버터(34)의 출력이 내부 클록 회로(INCLK)로서, 해저드 방지 기능 부여 클록 입력 버퍼(21)로부터 출력되도록 되어 있다.
다음에, 상술한 바와 같이 구성된 본 실시예에 관한 반도체 기억 장치의 동작에 관해 설명한다. 도 7 및 도 8에 도시한 바와 같이, 초기 상태에서, D형 플립플롭 회로(33)의 Q출력은 High로 되어 있다. 상기 상태에서, 해저드 방지 기능 부여 클록 입력 버퍼(21)에 대해, 외부로부터 클록 신호(CLK)가 입력됨과 함께, 0R 회로(16)로부터 내부 클록 인에이블 신호(INCE)가 입력된다.
내부 클록 인에이블 신호(INCE)가 High인 경우의 동작이 이하에서 설명된다. 내부 클록 인에이블 신호(INCE)가 High이기 때문에, 인버터(24)의 출력은 Low로 된다. 클록 신호(CLK)가 Low이면, NOR 회로(23)의 출력은 High로 되고, 리셋. 세트형플립플롭(25)이 세트된다. 이로써, N형 트랜지스터(28)가 온으로 되기 때문에, 인버터(26)의 입력이 Low로 되고, 인버터(26)의 출력이 High로 된다. 이로써, 인버터(30)의 출력이 Low로 되고, NAND 회로(31)의 출력은 High로 된다. 따라서 NAND 회로(22)의 출력은 High로 되고, 내부 클록 신호(INCLK)는 Low로 된다.
이 상태에서, 클록 신호(CLK)가 High로 되어도, 플립플롭(25)의 Q출력, 즉, 인버터(26)의 출력단은 High인 채이기 때문에, NAND 회로(31)의 출력은 High인 채이다. 따라서, 클록 신호(CLK)가 High로 되면, NAND 회로(22)의 출력이 Low로 되고, 내부 클록 신호(INCLK)가 High로 된다. 이와 같이, 내부 클록 인에이블 신호(INCE)가 High이면, 클록 신호(CLK)에 연동하여, 내부 클록 신호(INCLK)가 동작한다. 또한, 상기 상태에서, 클록 신호(CLK)가 2회 하강하면, 플립플롭(33)의 Q출력이 Low로 되지만, NAND 회로(31)의 출력은 High인 채이고, 내부 클록 신호(INCLK)는 계속 동작한다.
한편, 내부 클록 인에이블 신호(INCE)가 Low인 경우의 동작은 이하와 같다. 내부 클록 인에이블 신호(INCE)의 Low 레벨이 입력되기 때문에, 인버터(24)의 출력은 High로 된다. 이로써, N형 트랜지스터(29)가 온 함에 의해, 플립플롭(25)이 리셋되고, 플립플롭(25)의 Q출력이 Low로 고정되고, 인버터(30)의 출력이 High로 된다. 상기 상태에서, 클록 신호(CLK)가 1회 하강하면, NAND 회로(22)의 출력이 1회 상승하고, 플립플롭(32)의 Q출력이 Low로부터 High로 된다. 상기 때, 플립플롭(33)의 Q출력은 Low인 채이다. 그리고, 클록 신호(CLK)가 또 1회 하강하면, 플립플롭(33)의 Q출력이 Low로부터 High로 된다. 이로써, NAND 회로(31)의 출력이 Low로 되고, 내부 클록 신호(INCLK)는 Low로 고정된다. 상술한 바와 같이, 내부 클록 인에이블 신호(INCE)가 High로부터 Low로 된 경우에는, 내부 클록 신호(INCLK)는 2주기분 출력된 후, Low로 고정되고 정지된다.
또한, 클록 신호(CLK)가 High인 타이밍에서 내부 클록 인에이블 신호(INCE)가 Low로부터 High로 변화하는 경우에 관해 설명한다. 클록 신호(CLK)가 High일 때에, 내부 클록 인에이블 신호(INCE)가 High로 변화하여도, NOR 회로(23)의 출력은 Low인 채로 변화하지 않는다. 상기 때문에, 플립플롭(25)의 Q출력도 Low로 고정된 채이고, 내부 클록 신호(INCLK)도 정지한 채이다. 이에 대해, 클록 신호(CLK)가 Low인 때에, 내부 클록 인에이블 신호(INCE)가 High로 변화하면, N0R 회로(23)의 출력이 High로 되고, 다음에 클록 신호(CLK)가 High로 되었을 때에, 상술한 바와 같은 동작에 의해, 내부 클록 신호(INCLK)가 High로 된다.
따라서, 도 9 및 도 10의 a 및 b에 도시한 바와 같이, 클록 신호(CLK)가 High일 때에, 리프레시 요구 신호(RFR)가 Low로부터 High로 되고, 내부 클록 인에이블 신호(INCE)가 Low로부터 High로 되어도, 내부 클록 신호(INCLK)는 High로 되지 않는다. 그리고, 다음에 클록 신호(CLK)가 High로 된 때에, 이에 연동하여 내부 클록 신호(INCLK)가 비로서 High로 되고, 그 후, 클록 신호(CLK)에 연동하여, 내부 클록 신호(INCLK)가 동작한다. 이로써, 내부 클록 신호(INCLK)에 해저드가 발생하는 것을 방지할 수 있다. 또한, 도 9 및 도 10의 b에 있어서, 내부 클록 신호(INCLK)에 파선으로 나타나고 있는 피크는, 실제로는 발생하지 않은 해저드(12)를 나타내고 있다. 본 실시예에 있어서의 상기 이외의 동작은 전술한 제1의 실시예와 같다.
전술한 바와 같이, 본 실시예에 의하면, 내부 클록 신호(INCLK)에 해저드가 발생하는 것을 방지할 수 있다. 상기 때문에, 외부 신호(/CS)가 High로부터 Low로 변하기 직전에, 리프레시 요구 신호(RFR)가 High로 된 경우에는, 리프레시 동작 제어 신호가 발생하지 않고, 리프레시 동작은 연기된다. 상기 때문에, 리드 동작의 시작이 지연되는 일이 없고, 전술한 제 1의 실시예와 비교하여, 리드 동작이 고속화된다. 또한, 리프레시 동작이 시작되지 않는 경우는, 리프레시 요구 신호는 Low로 되지 않고, 다음의 리프레시 동작이 행하여지는 기회까지 High의 상태를 유지한다. 본 실시예에 있어서의 상기 이외의 효과는, 전술한 제 1의 실시예와 같다.
다음에, 본 발명의 제 3의 실시예에 관해 설명한다. 도 11은 본 실시예에 관한 반도체 기억 장치를 도시한 블록도이고, 도 12의 a 및 b는 상기 반도체 기억 장치의 동작을 도시한 타이밍차트이다. 본 실시예는, 전술한 제 2의 실시예와 마찬가지로, 전술한 제 1의 실시예에 있어서의 내부 클록 신호에 해저드가 발생한다는 문제를 해결하는 것이다.
도 11에 도시한 바와 같이, 본 실시예에 관한 반도체 기억 장치에 있어서의 전술한 제 1의 실시예와의 상위점은 테두리(35)의 내부에 도시한 부분이다. 즉, 본 실시예에 관한 반도체 기억 장치에서는, D형 플립플롭(36)이 마련되어 있다. 상기 D형 플립플롭(36)의 클록 단자에는, 클록 입력 버퍼(10)로부터 출력된 내부 클록 신호(INCLK)가 입력되도록 되고, D형 플립플롭(36)의 D단자에는, 리프레시 요구 신호 발생 타이머(1)로부터 출력된 리프레시 요구 신호(RFR)가 입력되도록 되고, D형플립플롭(36)의 Q단자로부터는, 리프레시 요구 신호(RFR2)가 AND 회로(9)에 대해 출력되도록 되어 있다. 또한, 리프레시 요구 신호 발생 타이머(1)로부터 출력된 리프레시 요구 신호(RFR)는, AND 회로(9)에는 입력되지 않는다. 본 실시예에 있어서의 상기 이외의 구성은 전술한 제 1의 실시예와 같다.
다음에, 본 실시예의 동작에 관해 설명한다. 도 11, 도 12의 a 및 b에 도시한 바와 같이, 리프레시 요구 신호 발생 타이머(1)로부터 출력된 리프레시 요구 신호(RFR)는, D형 플립플롭(36)의 D단자에 입력된다. 그리고, D형 플립플롭(36)에 의해, 리프레시 요구 신호(RFR)는 내부 클록 신호(INCLK)에 동기화되고, 리프레시 요구 신호(RFR2)로서 AND 회로(9)에 대해 출력된다. 상기 때, 내부 클록 신호(INCLK)가 High인 타이밍에서, 리프레시 요구 신호(RFR)가 D형 플립플롭(36)에 입력되어도, 리프레시 요구 신호(RFR2)는 발생하지 않고, 다음에, 내부 클록 신호(INCLK)가 상승하는 타이밍으로부터, 리프레시 요구 신호(RFR2)가 발생하고, 리프레시 동작이 시작된다. 상기 때문에, 내부 클록 신호에 해저드가 발생하여도, 상기 해저드가 발생한 타이밍에서 리프레시 동작이 시작되는 일이 없다. 상기 결과, 외부 신호(/CS)가 High로부터 Low로 변화하기 직전에 리프레시 동작이 시작되는 일이 없고, 리드 동작의 시작이 지연되는 일이 없다. 또한, 리프레시 동작이 시작되지 않는 경우, 리프레시 요구 신호(RFR 및 RFR2)는 Low로 되지 않고, 다음의 리프레시 동작이 행하여지는 기회까지, High의 상태를 유지한다. 본 실시예에 있어서의 상기 이외의 동작은 전술한 제 1의 실시예와 같다.
전술한 바와 같이, 본 실시예에서는, 전술한 제 1의 실시예와 비교하여, 리드 동작의 보다 한층의 고속화를 도모할 수 있다. 본 실시예에 있어서의 상기 이외의 효과는, 전술한 제 1의 실시예와 같다.
최종적으로, 본 발명의 제 4의 실시예에 관해 설명한다. 도 13은 본 실시예에 관한 반도체 기억 장치를 도시한 블록도이고, 도 14는 도 13에 도시한 클록 입력부를 도시한 회로도이다. 도 13 및 도 14에 도시한 바와 같이, 본 실시예는, 전술한 공보에 나타낸 종래의 반도체 기억 장치에, 본 발명을 적용한 예로서, 셀프 리프레시 기능을 구비한 SDRAM이다. 본 실시예에서는, 특허 공보에 나타낸 종래의 반도체 기억 장치에 대해, 클록 입력 버퍼 대신에 클록 입력부(41)를 마련하고, 또한, 커맨드 디코더와 커맨드 래치와의 사이에 리프레시 요구 신호 발생 타이머(1)를 마련하고 있다. 리프레시 요구 신호 발생 타이머(1)는, 셀프 리프레시 엔트리 신호(SRE)가 입력됨에 의해 유효하게 되고, 자동적으로 일정 주기로 리프레시 요구 신호(RFR)를 출력하는 것이다. 또한, 클록 입력부(41)는, 셀프 리프레시 엔트리 신호(SRE) 및 리프레시 요구 신호(RFR)가 입력되고, 클록 신호(CLK1 및 CLK2)를 출력하는 것이다.
본 실시예에 관한 반도체 기억 장치에서는, 셀프 리프레시 엔트리 신호(SRE)가 High로 됨에 의해, 리프레시 요구 신호 발생 타이머(1)가 유효하게 된다. 커맨드 래치는 리프레시 요구 신호(RFR)에 의해, 신호(REF)를 제어한다. 신호(REF)는 클록 신호(CLK1)에 동기하여 발생한다.
상기 구조에 의하면, 셀프 리프레시 상태로부터 통상 모드로 복귀하는 때에, 신호(RD 및 WR)를 신속히 발생할 수 있다. 또한, 클록 신호(CLK1)는, 셀프 리프레시 상태시에, 리프레시 요구가 있을 때만 동작하기 때문에, 스탠바이 상태에서 전류 소비량을 저감할 수 있다.
전술한 발명으로부터, 본 발명의 실시예들은 많은 방법으로 변형될 수 있다는 것이 자명하다. 상기 변형들은 본 발명의 본질을 벗어나는 것이라고 여겨지지 않으며, 모든 상기 변형들은 본 분야의 당업자에게는 이하의 청구 범위에 포함된다고 의도된다.
이상 상세히 기술한 바와 같이, 본 발명에 의하면, 클록 입력 버퍼는 스탠바이 상태이며 또한 리프레시가 요구되어 있지 않는 때에는 내부 클록 신호를 생성하지 않기 때문에, 스탠바이 상태에서 소비 전류를 저감할 수 있다.

Claims (16)

  1. 통상 동작 상태에서 데이터의 판독/기록을 행하고 스탠바이 상태에서 데이터의 판독/기록을 정지하는 반도체 기억 장치에 있어서,
    기억된 데이터를 보유하도록 리프레시 되는 데이터를 기억하는 메모리와,
    내부 클록 신호를 생성하고, 상기 스탠바이 상태에서 상기 메모리의 리프레시 요구가 없는 때에 상기 내부 클록 신호를 생성하는 것을 정지하는 클록 입력 버퍼를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1항에 있어서,
    데이터를 기억하는 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 요구에 대한 리프레시 요구 신호를 일정 주기에서 출력하는 리프레시 타이머와,
    상기 스탠바이 상태에서 상기 리프레시 요구 신호의 입력시에, 상기 내부 클록 신호에 동기하여 상기 메모리 셀 어레이를 리프레시하는 리프레시 동작부를 구비하고,
    상기 클록 입력 버퍼는 외부로부터 입력되는 외부 클록 신호에 기초하여 상기 내부 클록 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1항에 있어서,
    상기 클록 입력 버퍼는 상기 통상 동작 상태 또는 상기 스탠바이 상태를 나타내는 2진 신호와 리프레시 요구의 존재를 나타내는 2진 신호 사이의 논리 동작 결과에 의거하여, 상기 내부 클록 신호의 생성을 정지하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1항에 있어서,
    상기 클록 입력 버퍼는 상기 내부 클록 신호에 해저드가 발생하는 것을 방지하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 2항에 있어서,
    상기 클로 입력 버퍼는, 외부 클록 신호가 High인 경우의 타이밍에서 리프레시 요구시에 상기 내부 클록 신호를 High로 변경하지 않지만, 상기 외부 클록 신호가 다음에 High로 변경되는 것에 응답하여 상기 내부 클록 신호를 High로 변경하는 것을 특징으로 하는 반도체 기억 장치.
  6. 통상 동작 상태에서 데이터의 판독/기록을 행하고 스탠바이 상태에서 데이터의 판독/기록을 정지하는 반도체 기억 장치에 있어서,
    데이터를 기억하는 메모리 셀 어레이와,
    외부로부터 입력되는 외부 클록 신호에 의거하여 내부 클록 신호를 생성하는 내부 클록 신호 출력 버퍼와,
    상기 내부 클록 신호에 따라 상기 메모리 셀 어레이를 리프레시하는 리프레시 동작부와,
    상기 메모리 셀 어레이의 리프레시를 요구하는 리프레시 요구 신호를 출력하는 리프레시 요구 신호 출력 회로를 포함하고,
    상기 내부 클록 신호 출력 회로는 상기 리프레시 요구 신호의 출력이 상기 스탠바이 상태에서 정지되면, 상기 내부 클럭 신호의 출력을 정지하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 6항에 있어서,
    상기 리프레시 요구 신호 출력 회로는 일정 주기에서 상기 리프레시 요구 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제 6항에 있어서,
    상기 통상 동작 상태 또는 상기 스탠바이 상태를 나타내는 2진 신호와 상기 리프레시 요구 신호 사이의 논리 동작 결과를 출력하는 논리 회로를 더 포함하고,
    상기 내부 클록 신호 출력 회로는 상기 논리 동작 결과에 따라 상기 내부 클록 신호의 출력을 제어하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제 6항에 있어서,
    상기 메모리 셀 어레이는 상기 내부 클록 신호에 따라 데이터 기록 또는 판독을 실행하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제 6항에 있어서,
    상기 내부 클록 신호 출력 회로는 상기 내부 클록 신호에 해저드가 발생하는 것을 방지하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제 10항에 있어서,
    상기 내부 클록 신호의 출력의 시작시에 상기 외부 클록 신호의 변경 이후에, 상기 내부 클록 신호 출력 회로는 상기 내부 클록 신호를 제 1의 논리 레벨로부터 제 2의 논리 레벨로 변경하고, 상기 외부 클록 신호가 상기 제 2의 논리 레벨에 있는 때의 타이밍에서 상기 리프레시 요구 신호의 출력시에 상기 내부 클록 신호를 정지하는 것을 유지하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제 11항에 있어서,
    상기 내부 클록 신호 출력 회로는 상기 외부 클록 신호의 상기 제 2의 논리 레벨로의 변경에 응답하여 상기 내부 클록 신호를 출력하기 시작하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제 6항에 있어서,
    상기 내부 클록 신호의 출력의 시작시에 상기 외부 클록 신호의 변경 이후에, 상기 내부 클록 신호 출력 회로는 상기 내부 클록 신호를 제 1의 논리 레벨로부터 제 2의 논리 레벨로 변경하고,
    상기 리프레시 동작부는 상기 내부 클록 신호 및 상기 리프레시 요구 신호에 따라 상기 메모리 셀 어레이를 리프레시하고,
    상기 반도체 기억 장치는 상기 내부 클록 신호 출력 회로가 상기 제 2의 논리 레벨에 있는 경우의 타이밍에서 상기 리프레시 요구 신호의 출력시에 상기 리프레시 동작부에 대해 상기 리프레시 요구 신호의 입력을 차단하는 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제 6항에 있어서,
    상기 내부 클록 신호 출력 회로와 상기 리프레시 동작부 사이에 접속되고, 상기 리프레시 요구 신호를 수신하는 D단자와, 상기 스탠바이 상태시에 상기 리프레시 동작부에 상기 리프레시 요구 신호로서의 Q출력을 구비하는 D형 플립플롭을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  15. 반도체 기억 장치에 있어서,
    리프레시를 요구하는 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이와,
    외부 클록을 수신하는 외부 클록 단자와,
    상기 외부 클록을 수신하도록 외부 클록 단자에 결합되고, 제 1의 상태 중에상기 외부 클록의 변경에 응답하여 제 1의 레벨과 상기 제 1의 레벨과 다른 제 2의 레벨을 갖는 내부 클록을 출력하고, 제 2의 상태 중에 상기 외부 클록을 변경하는 동안에 상기 제 1 및 제 2의 레벨 중의 단일한 하나를 출력하고, 그에 따라 상기 리프레시는 상기 내부 클록의 상기 제 1 및 제 2의 레벨에 의해 행해지는 것을 특징으로 하는 버퍼를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  16. 제 15항에 있어서,
    리프레시 요구 신호를 생성하는 타이머와,
    칩 선택 신호를 수신하는 제 2의 외부 단자와,
    상기 리프레시 요구 신호 및 상기 칩 선택 신호에 응답하여, 상기 제 1의 상태에 대응하는 제 1의 논리 레벨과 상기 제 2의 상태에 대응하는 제 2의 논리 레벨을 갖는 내부 클록 인에이블 신호를 생성하는 제어 게이트를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060227626A1 (en) * 2005-04-11 2006-10-12 Hynix Semiconductor Inc. Input buffer circuit of semiconductor memory device
DE102005025168B4 (de) * 2005-06-01 2013-05-29 Qimonda Ag Elektronische Speichervorrichtung und Verfahren zum Betreiben einer elektronischen Speichervorrichtung
KR100808052B1 (ko) 2005-09-28 2008-03-07 주식회사 하이닉스반도체 반도체 메모리 장치
US7369451B2 (en) * 2005-10-31 2008-05-06 Mosaid Technologies Incorporated Dynamic random access memory device and method for self-refreshing memory cells
JP4577574B2 (ja) 2006-02-07 2010-11-10 日本電気株式会社 データ送信装置及びデータ受信装置並びにデータ送信方法及びデータ受信方法
US8767450B2 (en) 2007-08-21 2014-07-01 Samsung Electronics Co., Ltd. Memory controllers to refresh memory sectors in response to writing signals and memory systems including the same
KR20100123136A (ko) 2009-05-14 2010-11-24 삼성전자주식회사 비휘발성 메모리 장치
JP2009124532A (ja) * 2007-11-16 2009-06-04 Nec Electronics Corp 半導体集積回路
KR101980162B1 (ko) * 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리
BR112015019459B1 (pt) 2013-03-15 2021-10-19 Intel Corporation Dispositivo para uso em um módulo de memória e método realizado em um módulo de memória
US10163508B2 (en) 2016-02-26 2018-12-25 Intel Corporation Supporting multiple memory types in a memory slot
JP6751460B1 (ja) 2019-05-30 2020-09-02 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリ及びそのデータ書き込み方法
CN115565576A (zh) 2021-07-02 2023-01-03 长鑫存储技术有限公司 一种信号生成电路、方法及半导体存储器
CN115565577B (zh) * 2021-07-02 2024-07-05 长鑫存储技术有限公司 一种信号生成电路、方法及半导体存储器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412314A (en) * 1980-06-02 1983-10-25 Mostek Corporation Semiconductor memory for use in conjunction with error detection and correction circuit
US5652723A (en) * 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US5262998A (en) * 1991-08-14 1993-11-16 Micron Technology, Inc. Dynamic random access memory with operational sleep mode
JP3834274B2 (ja) 1999-12-03 2006-10-18 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びそのテスト方法
JP4060527B2 (ja) 2000-12-19 2008-03-12 富士通株式会社 クロック同期型ダイナミックメモリ

Also Published As

Publication number Publication date
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KR100615118B1 (ko) 2006-08-22
US7046579B2 (en) 2006-05-16
TWI233123B (en) 2005-05-21

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