JPH047772A - マイクロコンピュータの読み出し回路 - Google Patents
マイクロコンピュータの読み出し回路Info
- Publication number
- JPH047772A JPH047772A JP11193390A JP11193390A JPH047772A JP H047772 A JPH047772 A JP H047772A JP 11193390 A JP11193390 A JP 11193390A JP 11193390 A JP11193390 A JP 11193390A JP H047772 A JPH047772 A JP H047772A
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- Japan
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- ram
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- microcomputer
- data
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- Pending
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- 230000009977 dual effect Effects 0.000 abstract description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、ＦＬ管、液晶パネル等に所定の文字を表示す
るためのマイクロコンピュータの読み出し回路に関する
。
るためのマイクロコンピュータの読み出し回路に関する
。
（ロ）従来の技術
ＦＬ管、液晶パネル等に所定の文字を表示するためのマ
イクロコンピュータにおいて、該マイクロコンピュータ
がアクセスするＲＡＭは、所定の計算を行うための計算
データが記憶される計算用アドレスと、所定の文字を表
示するための表示データが記憶される表示用アドレスと
を有している。また、該マイクロコンピュータは、迅速
なデータ処理を必要とする為、ＲＡＭの計算用アドレス
と表示用アドレスとを同時にアクセスできることを要求
される。そこで、該マイクロコンピュータがアクセスす
るＲＡＭには、計算用アドレスと表示用アドレスとを同
時にアクセス可能なデュアルボー）ＲＡＭを使用してい
た。
イクロコンピュータにおいて、該マイクロコンピュータ
がアクセスするＲＡＭは、所定の計算を行うための計算
データが記憶される計算用アドレスと、所定の文字を表
示するための表示データが記憶される表示用アドレスと
を有している。また、該マイクロコンピュータは、迅速
なデータ処理を必要とする為、ＲＡＭの計算用アドレス
と表示用アドレスとを同時にアクセスできることを要求
される。そこで、該マイクロコンピュータがアクセスす
るＲＡＭには、計算用アドレスと表示用アドレスとを同
時にアクセス可能なデュアルボー）ＲＡＭを使用してい
た。
（ハ）発明が解決しようとする課題
しかしながら、デュアルポートＲＡＭをマイクロコンピ
ュータに内蔵した場合、該デュアルボー）ＲＡＭの面積
が通常のシングルボー）ＲＡＭの面積に比べて犬の為、
マイクロコンピュータのチップサイズが大となってコス
トアップを招く問題点があった。また、通常のシングル
ボートＲＡＭをマイクロコンピュータに内蔵した場合、
マイクロコンピュータのチップサイズが犬となるのを防
止できるものの、該シングルボー）ＲＡＭの計算用アド
レスと表示用アドレスとを同時にアクセスできない為、
マイクロコンピュータのリアルタイム性が低下して、マ
イクロコンピュータの時間的な制御が複雑となる問題点
があった。
ュータに内蔵した場合、該デュアルボー）ＲＡＭの面積
が通常のシングルボー）ＲＡＭの面積に比べて犬の為、
マイクロコンピュータのチップサイズが大となってコス
トアップを招く問題点があった。また、通常のシングル
ボートＲＡＭをマイクロコンピュータに内蔵した場合、
マイクロコンピュータのチップサイズが犬となるのを防
止できるものの、該シングルボー）ＲＡＭの計算用アド
レスと表示用アドレスとを同時にアクセスできない為、
マイクロコンピュータのリアルタイム性が低下して、マ
イクロコンピュータの時間的な制御が複雑となる問題点
があった。
そこで、本発明は、所定の文字を表示するためのマイク
ロコンピュータにおいて、計算用アドレスと表示用アド
レスとを有するシングルボートＲＡＭをアクセスする場
合でも、マイクロコンピュータのリアルタイム性を向上
させることを目的とする。
ロコンピュータにおいて、計算用アドレスと表示用アド
レスとを有するシングルボートＲＡＭをアクセスする場
合でも、マイクロコンピュータのリアルタイム性を向上
させることを目的とする。
（ニ）課題を解決するための手段
本発明は、前記問題点を解決する為に成されたものであ
り、計算データが記憶された計算用アドレスと所定文字
の表示データが記憶された表示用アドレスとより成るＲ
ＡＭをアクセスし、且つ、所定の１命令の実行期間中に
前記ＲＡＭの計算用アドレスをアクセスするアクセス期
間と前記ＲＡＭの計算用アドレスをアクセスしない非ア
クセス期間とを有するマイクロコンピュータの読み出し
回路において、前記アクセス期間に前記ＲＡＭの計算用
アドレスをアクセスするだめの第１のアドレスデータを
切換出力し、且つ、前記非アクセス期間に前記ＲＡＭの
表示用アドレスをアクセスするための第２のアドレスデ
ータを切換出力するアドレスデータ切換回路と、前言己
ＲＡＭの表示用アドレスから読み出された表示データを
保持する表示データ保持回路と、前記非アクセス期間に
前記ＲＡＭの表示用アドレスをアクセスし、前記アクセ
ス期間に前記表示データ保持回路の保持データを読み出
す表示制御回路と、を備えたことを特徴とする。
り、計算データが記憶された計算用アドレスと所定文字
の表示データが記憶された表示用アドレスとより成るＲ
ＡＭをアクセスし、且つ、所定の１命令の実行期間中に
前記ＲＡＭの計算用アドレスをアクセスするアクセス期
間と前記ＲＡＭの計算用アドレスをアクセスしない非ア
クセス期間とを有するマイクロコンピュータの読み出し
回路において、前記アクセス期間に前記ＲＡＭの計算用
アドレスをアクセスするだめの第１のアドレスデータを
切換出力し、且つ、前記非アクセス期間に前記ＲＡＭの
表示用アドレスをアクセスするための第２のアドレスデ
ータを切換出力するアドレスデータ切換回路と、前言己
ＲＡＭの表示用アドレスから読み出された表示データを
保持する表示データ保持回路と、前記非アクセス期間に
前記ＲＡＭの表示用アドレスをアクセスし、前記アクセ
ス期間に前記表示データ保持回路の保持データを読み出
す表示制御回路と、を備えたことを特徴とする。
（ホ）作用
本発明によれば、所定の１命令の実行期間中にＲＡＭの
計算用アドレスをアクセスしない非アクセス期間におい
て、ＲＡＭの表示用アドレスがアクセスされ、所定の１
命令の実行期間中にＲＡＭの計算用アドレスをアクセス
するアクセス期間において、表示データ保持回路の保持
データが読み出される。
計算用アドレスをアクセスしない非アクセス期間におい
て、ＲＡＭの表示用アドレスがアクセスされ、所定の１
命令の実行期間中にＲＡＭの計算用アドレスをアクセス
するアクセス期間において、表示データ保持回路の保持
データが読み出される。
（へ）実施例
本発明の詳細を図面に従って具体的に説明する。
第１図は本発明回路を示す図５第２図は第１図の動作を
示すタイミングチャートである。尚、第１図回路は、第
２図の１１期間にＲＡＭ（１１の計算用アドレスをアク
セスする様に予め設計されているものとする。
示すタイミングチャートである。尚、第１図回路は、第
２図の１１期間にＲＡＭ（１１の計算用アドレスをアク
セスする様に予め設計されているものとする。
ＲＡＭ（１）は、計算データが記憶される計算用アドレ
スと、所定文字の表示データが記憶される表示用アドレ
スとを有し、マイクロコンピュータに内蔵されるものと
する。ここで、ＲＡＭ（１）の全配憶容量を２にビット
、ＲＡＭ（１）の１ワードを８ビツトとすると、ＲＡＭ
（１）の計算用アドレス及び表示用アドレスをアクセス
するための第１及び第２のアドレスデータは各々８ビツ
トとなる。内部バス（２）は、ＡＬＵ ｆ演算論理ユニ
ント）、ＡＣＣ（アキュムレータ）、及びＲＡＭ（１＋
等に所定データを転送するものであり、ＲＡＭ（１）の
計算用アドレスをアクセスするための８ピントのアドレ
スデータを出力する。アドレスレジスタ（３）は、内部
バス（２）から出力されたアドレスデータを保持する０
表示制御回路（４）は、液晶パネル等への文字表示を制
御するためのものであり、ＲＡＭ （１）の表示用アド
レスをアクセスするための８ビツトのアドレスデータを
出力する。
スと、所定文字の表示データが記憶される表示用アドレ
スとを有し、マイクロコンピュータに内蔵されるものと
する。ここで、ＲＡＭ（１）の全配憶容量を２にビット
、ＲＡＭ（１）の１ワードを８ビツトとすると、ＲＡＭ
（１）の計算用アドレス及び表示用アドレスをアクセス
するための第１及び第２のアドレスデータは各々８ビツ
トとなる。内部バス（２）は、ＡＬＵ ｆ演算論理ユニ
ント）、ＡＣＣ（アキュムレータ）、及びＲＡＭ（１＋
等に所定データを転送するものであり、ＲＡＭ（１）の
計算用アドレスをアクセスするための８ピントのアドレ
スデータを出力する。アドレスレジスタ（３）は、内部
バス（２）から出力されたアドレスデータを保持する０
表示制御回路（４）は、液晶パネル等への文字表示を制
御するためのものであり、ＲＡＭ （１）の表示用アド
レスをアクセスするための８ビツトのアドレスデータを
出力する。
アドレスレジスタ（５）は、表示制御回路（４）から出
力されたアドレスデータを保持する。尚、表示制御回路
（４）は、アドレスレジスタ（５）の内容ヲインクリメ
ントする様に構成してもよい。ＡＮＤゲー［６）（７）
及びＯＲゲート（８）より成るアドレスデータ切換回路
は、アドレスデータのビット数（８ピント）だけ設けら
れる。即ち、８個のＡＮＤ’ｙ’−［６）の一方の入力
はアドレスレジスタ（３）の８ピントの出力と接続され
、８個のＡＮＤゲート（７）の一方の入力はアドレスレ
ジスタ（５）の８ビツトの出力と接続され、８個のＯＲ
ゲート（８）の出７’Ｈ，ｔＲＡＭ（１１と接続される
。タイミング制御回路（９）は、前記アドレスデータ切
換回路を切換えるための切換制御信号Ｓを出力する。切
換制御信号Ｓは、８個のＡＮＤゲート（６）の他方の入
力に共通印加され、インバータ（１０）を介して８個の
ＡＮＤゲート（７）の他方の入力に共通印加される。第
２図に示す様に、切換制御信号Ｓの各周期は所定命令を
実行するための１マシンサイクルと等しく設定され、切
換制御信号Ｓの各周期のｔ、及び１２期間は各々「Ｈ」
及び「Ｌ」となる。
力されたアドレスデータを保持する。尚、表示制御回路
（４）は、アドレスレジスタ（５）の内容ヲインクリメ
ントする様に構成してもよい。ＡＮＤゲー［６）（７）
及びＯＲゲート（８）より成るアドレスデータ切換回路
は、アドレスデータのビット数（８ピント）だけ設けら
れる。即ち、８個のＡＮＤ’ｙ’−［６）の一方の入力
はアドレスレジスタ（３）の８ピントの出力と接続され
、８個のＡＮＤゲート（７）の一方の入力はアドレスレ
ジスタ（５）の８ビツトの出力と接続され、８個のＯＲ
ゲート（８）の出７’Ｈ，ｔＲＡＭ（１１と接続される
。タイミング制御回路（９）は、前記アドレスデータ切
換回路を切換えるための切換制御信号Ｓを出力する。切
換制御信号Ｓは、８個のＡＮＤゲート（６）の他方の入
力に共通印加され、インバータ（１０）を介して８個の
ＡＮＤゲート（７）の他方の入力に共通印加される。第
２図に示す様に、切換制御信号Ｓの各周期は所定命令を
実行するための１マシンサイクルと等しく設定され、切
換制御信号Ｓの各周期のｔ、及び１２期間は各々「Ｈ」
及び「Ｌ」となる。
即ち、ｔ１期間の時、ＲＡＭ （１）の計算用アドレス
をアクセスするためのアドレスデータがＯＲゲート（８
）から出力され、土２期間の時、ＲＡＭ（１）の表示用
アドレスをアクセスするためのアドレスデータがＯＲゲ
ート（８）から出力される。
をアクセスするためのアドレスデータがＯＲゲート（８
）から出力され、土２期間の時、ＲＡＭ（１）の表示用
アドレスをアクセスするためのアドレスデータがＯＲゲ
ート（８）から出力される。
ラッチ回路（１１）は、ＲＡＭ（１）の計算用アドレス
から読み出された８ビツトの計算データをラッチする。
から読み出された８ビツトの計算データをラッチする。
タイミング制御回路（９）は、ラッチ回路（１）に計算
データをラッチするためのラッチ制御パルスφ、を出力
する。ラッチ制御パルスφ、は、を期間内において計算
データの確定したタイミングで「Ｈ」となる、シフトレ
ジスタ（１２）は、ＲＡＭ（１）の表示用アドレスから
読み出された８ピントの表示データをパラレルにラッチ
する。タイミング制御回路（９）は、シフトレジスタ（
１２）に表示データをパラレルにラッチするためのラッ
チ制御パルスφ２を出力する。ラッチ制御パルスφ２は
、ｔ２期間内において表示データの確定したタイミング
で「Ｈ」となる０表示制御回路（４）は、シフトレジス
タ（１２）にラッチされた表示データをシリアルに出力
するためのクロックＳＣＫを出力する。クロックＳＣＫ
は、ｔ１期間において表示用データと等しいピント数（
８ピント）だけ発生する。即ち、切換制御信号Ｓのｔ２
期間においてシフトレジスタ（１２）にラッチされた表
示データは切換制御信号Ｓの次のｔ３期間においてシリ
アルに出力される。尚、表示制御回路（４）は、ＲＡＭ
（１）の読み出しタイミングとは非同期で表示データを
読み出し可能なシフトレジスタ（図示せず）を備えてお
り、クロックＳＣＫは、シフトレジスタ（Ｉ２）に印加
されると共に前記シフトレジスタにも印加される。即ち
、シフトレジスタ（１２）から出力された表示データは
、前記シフトレジスタにシリアルにラッチされる。
データをラッチするためのラッチ制御パルスφ、を出力
する。ラッチ制御パルスφ、は、を期間内において計算
データの確定したタイミングで「Ｈ」となる、シフトレ
ジスタ（１２）は、ＲＡＭ（１）の表示用アドレスから
読み出された８ピントの表示データをパラレルにラッチ
する。タイミング制御回路（９）は、シフトレジスタ（
１２）に表示データをパラレルにラッチするためのラッ
チ制御パルスφ２を出力する。ラッチ制御パルスφ２は
、ｔ２期間内において表示データの確定したタイミング
で「Ｈ」となる０表示制御回路（４）は、シフトレジス
タ（１２）にラッチされた表示データをシリアルに出力
するためのクロックＳＣＫを出力する。クロックＳＣＫ
は、ｔ１期間において表示用データと等しいピント数（
８ピント）だけ発生する。即ち、切換制御信号Ｓのｔ２
期間においてシフトレジスタ（１２）にラッチされた表
示データは切換制御信号Ｓの次のｔ３期間においてシリ
アルに出力される。尚、表示制御回路（４）は、ＲＡＭ
（１）の読み出しタイミングとは非同期で表示データを
読み出し可能なシフトレジスタ（図示せず）を備えてお
り、クロックＳＣＫは、シフトレジスタ（Ｉ２）に印加
されると共に前記シフトレジスタにも印加される。即ち
、シフトレジスタ（１２）から出力された表示データは
、前記シフトレジスタにシリアルにラッチされる。
以上より、所定の１命令の実行期間中にＲＡＭ（１）の
計算用アドレスをアクセスしない非アクセス期間（ｔ２
期間）において、ＲＡＭ（１）の表示用アドレスがアク
セスされ、且つ、所定の１命令の実行期間中にＲＡＭ
（１）の計算用アドレスをアクセスするアクセス期間（
１＋期間）において、シフトレジスタ（１２）のラッチ
データが読み出される為、ＲＡＭ（１）には、シングル
ボートＲＡＭが使用可能となって、デュアルポートＲＡ
Ｍが不要となる。従って、マイクロコンピュータのチッ
プサイズが大となるのを防止でき、マイクロコンピュー
タのコストアップをも防止できる。更にＲＡＭ（１１が
シングルボー）ＲＡＭで構成されても、マイクロコンピ
ュータのリアルタイム性が向上し、マイクロコンピュー
タの時間的な制御が容易となる。
計算用アドレスをアクセスしない非アクセス期間（ｔ２
期間）において、ＲＡＭ（１）の表示用アドレスがアク
セスされ、且つ、所定の１命令の実行期間中にＲＡＭ
（１）の計算用アドレスをアクセスするアクセス期間（
１＋期間）において、シフトレジスタ（１２）のラッチ
データが読み出される為、ＲＡＭ（１）には、シングル
ボートＲＡＭが使用可能となって、デュアルポートＲＡ
Ｍが不要となる。従って、マイクロコンピュータのチッ
プサイズが大となるのを防止でき、マイクロコンピュー
タのコストアップをも防止できる。更にＲＡＭ（１１が
シングルボー）ＲＡＭで構成されても、マイクロコンピ
ュータのリアルタイム性が向上し、マイクロコンピュー
タの時間的な制御が容易となる。
（ト）発明の効果
本発明によれば、液晶パネル等の表示体に所定の文字を
表示するためのマイクロコンピュータにおいて、該マイ
クロコンピュータがアクセスするＲＡＭには、シングル
ボー）ＲＡＭが使用可能となる。従って、マイクロコン
ピュータのチップサイズが犬となるのを防止でき、マイ
クロコンピュータのコストアップを防止できる利点が得
らレル、更に、マイクロコンピュータのリアルタイム性
が低下するのを防止でき、マイクロコンピュータの時間
的な制御を容易とできる等の利点が得られる。
表示するためのマイクロコンピュータにおいて、該マイ
クロコンピュータがアクセスするＲＡＭには、シングル
ボー）ＲＡＭが使用可能となる。従って、マイクロコン
ピュータのチップサイズが犬となるのを防止でき、マイ
クロコンピュータのコストアップを防止できる利点が得
らレル、更に、マイクロコンピュータのリアルタイム性
が低下するのを防止でき、マイクロコンピュータの時間
的な制御を容易とできる等の利点が得られる。
第１図は本発明回路を示す図、第２図は第１図の動作を
示すタイミングチャートである。 （１） ・ＲＡＭ、（４） 表示制御回路、（６）（７
）、−ＡＮＤゲート、（８）・ ＯＲゲート、（１２）
シフトレジスタ。
示すタイミングチャートである。 （１） ・ＲＡＭ、（４） 表示制御回路、（６）（７
）、−ＡＮＤゲート、（８）・ ＯＲゲート、（１２）
シフトレジスタ。
Claims (3)
- （１）計算データが記憶された計算用アドレスと所定文
字の表示データが記憶された表示用アドレスとより成る
ＲＡＭをアクセスし、且つ、所定の１命令の実行期間中
に前記ＲＡＭの計算用アドレスをアクセスするアクセス
期間と前記ＲＡＭの計算用アドレスをアクセスしない非
アクセス期間とを有するマイクロコンピュータの読み出
し回路において、 前記アクセス期間に前記ＲＡＭの計算用アドレスをアク
セスするための第１のアドレスデータを切換出力し、且
つ、前記非アクセス期間に前記ＲＡＭの表示用アドレス
をアクセスするための第２のアドレスデータを切換出力
するアドレスデータ切換回路と、 前記ＲＡＭの表示用アドレスから読み出された表示デー
タを保持する表示データ保持回路と、前記非アクセス期
間に前記ＲＡＭの表示用アドレスをアクセスし、前記ア
クセス期間に前記表示データ保持回路の保持データを読
み出す表示制御回路と、 を備えたことを特徴とするマイクロコンピュータの読み
出し回路。 - （２）ＲＡＭは、マイクロコンピュータに内蔵されたこ
とを特徴とする請求項（１）記載のマイクロコンピュー
タの読み出し回路。 - （３）表示データ保持回路は表示データをラッチするシ
フトレジスタであり、表示用データは該シフトレジスタ
からシルアルに読み出されることを特徴とする請求項（
１）記載のマイクロコンピュータの読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11193390A JPH047772A (ja) | 1990-04-26 | 1990-04-26 | マイクロコンピュータの読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11193390A JPH047772A (ja) | 1990-04-26 | 1990-04-26 | マイクロコンピュータの読み出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047772A true JPH047772A (ja) | 1992-01-13 |
Family
ID=14573774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11193390A Pending JPH047772A (ja) | 1990-04-26 | 1990-04-26 | マイクロコンピュータの読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047772A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180871A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体メモリ装置 |
| JPS6252591A (ja) * | 1985-08-31 | 1987-03-07 | 日本電気ホームエレクトロニクス株式会社 | 画面メモリのアクセス制御方式 |
-
1990
- 1990-04-26 JP JP11193390A patent/JPH047772A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180871A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体メモリ装置 |
| JPS6252591A (ja) * | 1985-08-31 | 1987-03-07 | 日本電気ホームエレクトロニクス株式会社 | 画面メモリのアクセス制御方式 |
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