JPS61162084A - パタ−ン表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多くのスプライト（動画）およびキャラクタ・
パターンを混在して表示することができるパターン表示
装置に関する。

〔従来の技術〕

第１Ｏ図はこの種のパターン表示装置の従来例のブロッ
ク図である。

このパターン表示装置では、走査線の表示期間中にはそ
の走査線で表示すべきキャラクタ・パターンの種類がキ
ャラクタ・パターン表示回路２によりビデオＲＡＭＩか
ら呼び出され、そのキャラクタ・パターンの種類とカラ
ム位置をアドレスとしてキャラクタ令ハターンの内容、
つまりキャラクタ・パターンのドツトデータがパターン
ジェネレータメモリ、つまりビデオＲＡＭＩより呼び出
されてキャラクタ−パターンが表示され、一方、走査線
の表示期間以外の時間、例えば水平ブランキング期間で
はその走査線におけるスプライト表示の準備が行なわれ
る。ビデオＲＡＭ１には１画面で表示することのできる
スプライトの属性、つまりスプライトのＹ座標、Ｘ座標
、スプライト名、スプライトの色等の情報も格納されて
いる。走査線の表示期間以外の時間にスプライトのＹ座
標がスプライトアドレス発生回路３により順番に呼び出
され、減算器６で垂直カウンタ４の内容ＶＣとのＭ　Ｘ
　ｖｃ−ｙ＝ΔＹが行なわれる。このΔＹはΔＹラツ千
回路７にラッチされるとともに一致判定回路５に入力さ
れて０≦ΔＹくスプライトのドツトサイズの場合にその
Ｙ座標Ｙに対するスプライトがその走査線上において表
示されるべきであると判断され、スプライトの属性が格
納されているビデオＲＡＭＩからそのスプライトのＸ座
標、スプライト名、スプライト色の情報が呼び出され、
それぞれ、ダウンカウンタ８、スプティト名うッチ回路
１１．カラーラッチ回路ｌＯにラッチされる。スプライ
ト名ラッチ回路１１の出力とΔＹクラッチ路７の出力が
パターンジェネレータメモリ、つまりビデオＲＡＭＩの
アドレスとなってスプライトの水平方向のドツトデータ
が読出され、スプライトドツトレジスタ９に格納される
。このようにして次々と表示すべきスプライトデータが
ダウンカウンタ８．スプライトドツトレジスタ９、カラ
ーラッチ回路１０に格納される。この場合、ダウンカウ
ンタ８、スプライトドツトレジスタ９．カラーラッチ回
路１０はそれぞれ一走査線上に表示する。−とができる
スプライトの最大数の組を持つ必要がある。

スプライトの表示は、走査線上の表示期間の開始時より
タウンカウンタ８がカウントダウンを開始し、ダウンカ
ウンタ８の値がＯになった時点でスプライトドツトレジ
スタ９よリスプライトドツトを順次１ドツト毎シフトし
て出力し、優先マルチプレクサ１３においてカラーのド
ツト情報が得られ、ビデオ合成回路１４において同期信
号等と合成されビデオ信号が得られることにより行なわ
れる。

〔発明が解決しようとする問題点〕

この従来のパターン表示装置では、走査線の表示期間以
外の時にしかその走査線上に表示すべきスプライトを判
定できないので、−走査線に表示できるスプライト数が
極めて少ないという問題点があった９例えば、−走査線
が３４２クロツクで表示期間が２５６クロツクであると
すると、　３４２−２５６＝８６クロツクが一走査線の
非表示Ｍ＃ｇであり、この間にスプライトのサーチにス
プライト当りｌクロック、表示スプライトに対してはさ
らにスプライト名ラッチ回路１１、ダウンカウンタ８、
スプライトドツトレジスタ９、カラーラッチ回路１０へ
の害込みを行なう必要があり、各々１クロツクずつ必要
で合計４クロツクがさらに必要である。ここで、１画面
にＡ個のスプライトを表示し、−走査線当りの最大表示
スプライト数をＢ個とすると、Ａ＋４Ｂ＝８６となるの
で、Ａ＝６４とすればＢ＝５、つまり１画面で６４枚の
スプライトを表示するとすれば、−走査線には最大５枚
のスプライトしか表示できないという問題点が従来のパ
ターン表竹装置にあった。

本発明の目的は、一走査線上に表示できるスプライトの
数を多くしたパターン表示装置を提供する。二とである
。

〔問題点を解決するための手段〕

本発明は１次の走査線で表示すべきスプライトを走査線
の表示期間に検出し、スプライト番号をレジス々に記憶
させ、編集メモリの内容を読出し表示しながら１表示し
終った編集メモリには次の走査線で表示すべき静止画デ
ータを書込み、走査線中の非表示期間にスプライト番号
を記憶したレンスタからのスプライト番号によってスプ
ライト情報を記憶したメモリよりスプライト情報を読出
し１次の走査線に表示すべきスプライトの絵素情報を編
集メモリに格納することにより、パターン情報を格納し
たメモリが応答性良く連続的にアクセスされ、一走査線
上に表示できるスプライトの数を多くしたものである。

すなわち、本発明のパターン表示装置は１　スプライト
属性を記憶したスプライト属性メモリと、走査線の表示
期間中に、スプライト属性メモリをアクセスしてスプラ
イトのＸ座標を順番に読出すスプライトサーチカウンタ
と、次の走査線で表示すべきスプライト番号が全て格納
されるスプライト番号メモリと、垂直カウンタの内容か
らスプライトサーチカウンタで読出されたスプライトの
Ｘ座標を減算し、その減算結果から当該スプライトが次
の走査線で表示すべきか否かを判断し、表示すべきと判
断した場合にスプライト番号メモリにスプライト番号を
格納し、走査線の表示期間が終り、非表示期間に入ると
、スプライト番号メモリから表示すべきスプライトの番
号を読出してスプライト属性メモリから表示すべきスプ
ライトのスプライト属性を出力させる判定手段と、スプ
ライトドツトデータが格納されたスプライトパターンメ
モリと、静止画データおよび次の走査線に表示すべきス
プライトのスプライトカラー情報が格納される編集メモ
リと、スプライト属性ＲＡＭから出力されたスプライト
番号と前記減算結果をアドレスとしてスプライトパター
ンメモリから読出されたスプライトドツトデータを走査
線の非表示期間にｍ集メモリに書込む手段と、編集メモ
リの内容が読出されているときに、読出された編集メモ
リのエリアに次の走査線で表示する静止画データを前記
編集メモリに書込む手段と、−走査線の表示期間に、水
平カウンタの出力をアドレスとして編集メモリから出力
されたカラー情報をパラレル−シリアル変換し、実際の
表示色に変換して同期信号とともにビデオ信号として出
力する回路とを備えたことを特徴とする。

〔実施例〕

本発明の実施例について図面を参照しながら説明する。

第１図は本発明によるパターン表示装置の一実施例のブ
ロック図である。

各スプライトは第２図に示されるようにスプライトの最
左上部に画面の原点からの距ｇｉｙ、ＸをそれぞれＸ座
標、Ｘ座標の位置とする原点を有し、さらにスプライト
の種類を示すスプライト名ＰＮ、スプライトのカラーを
示すスプライトカラーＣを有している。垂直ブランキン
グ期間に次の一画面に表示すべきこれらスプライト属性
データがチー　タパス２２を通ってスプライト属性ＲＡ
Ｍ２０に格納される０通常、走査線の表示期間中はキャ
ラクタ−パターン表示アドレス発生回路３８よりビデオ
ＲＡＭ３９をアクセスしてキャラクタ舎パターン名を呼
びだし、該キャラクタ・パターン名により、パターンジ
ェネレータからパターンのドツトチー　タ’ｌｒ−パタ
ーン／カラーレジスタ４０に呼びだして、キャラクタ・
パターンをシフタ４２、ラインＲＡＭ４３、パラレル−
シリアル変換回路４４を経て色変換・出力回路４５に出
力している。このように走査線の表示期間中はビデオＲ
ＡＭ３９へのアクセスはキャラクタ・パターン表示やグ
ラフィック表示に占有されている。また走査線の表示期
間中においては、スプライトサーチカウンタ２３がスプ
ライト属性ＲＡＭ２０をアクセスし、スプライトのＸ座
標を順番に読出す、読出されたスプライトのＸ座標のデ
ータは減算器２日に入力され、垂直カウンタ３０の内容
ＶＣからＹを減算し、ＶＣ−Ｙ＝ΔＹが減算器２８から
得られる。＝一致判定回路２９はこのΔＹを入力してＯ
≦ΔＹくスプライトのたてのドツトサイズかどうかを判
定し、０≦ΔＹくスプライトのだてのドツトサイズであ
ればこのスプライトは次の走査線で表示する必要がある
ので、スプライトサーチカウンタ２３の内容がスプライ
ト番号バッファレジスタ２４に格納される。０≦ΔＹく
スプライトのたてのドツトａでないならば、そのスプラ
−（トは次の走査線で表示しないので、スプライト番号
バッファレジスタ２４にスプライトサーチカウンタ２３
の内容は格納されない。このようにスプライト属性ＲＡ
Ｍ２０のＹ座標を順番に全て呼び出して−・致判定をく
り返し、次の走査線で表示すべきスプライト番号を全て
スプライト番号バッファレジスタ２４に格納する。走査
線の表示期間が終り、非表示期間に入ると、スプライト
番号バッファレジスタ２４から、表示すべきスプライト
の番号が読出され、スプライト属性ＲＡＭ２０より表示
すべきスプライトの属性、つまりＹ座標Ｙ、Ｘ座Ｉ／？
ｌｘ、スプライト名ＰＮ、スプライトカラー〇が読出さ
れる。

第３図はスプライト番号＃０、＃ｌ、＃２がスプライト
番号バッファレジスタ２４から読出され。

スプライトのドツトデータをラインＲＡＭ４３に書込む
までのタイミングを示す図である。

クロックサイクルＴ１ではスプライト番号バッファレジ
スタ２４から番号＃０が読出され番号＃Ｏのスプライト
の属性Ｙ０、ｘｏ、ＰＨ１、島がスプライト属性ＲＡＭ
２０より読出され、減算器２ＢよりΔｙｏが生成され、
ＰＮｏとΔＹ０がビデオＲＡＭ３９にあるスプライトパ
ターンジェネレータのアドレスとなる。クロックサイク
ルＴ２ではビデオＲＡＭ３９よりアドレスＰＮｏ＋ΔＹ
ｏのスプライトドツトデータが出力され、パターン／カ
ラーレジスタ４０にラッチされる。クロックサイクルＴ
３ではパターン／カラーレジスタ４０よりアドレスＰＮ
０＋ΔＹ０のスプライトドツトデータが出力され、シフ
タ４２に入力される。シフタ４２はスプライトのＸ座標
Ｘの下位３ビツトの値（０〜７ドツト）右にシフトさせ
るシックであり、第４図はスプライトドツトデータのシ
フトを示す図である。このシフタ４２はトランスファー
ゲートで容易に構成できる一Ｘｏ＝４５（１Ｂ進）であ
ると第４図（ａ）のスプライトドツトデータ（８ビツト
）は第４図（ｂ）のように５ビツトシフトされる。Δχ
カウンタ３１とスプライトのＸ座標データの上位５ビツ
トが入力となっている加算器３２の出力は、Δχカウン
タ３１の出力が第４図（Ｃ）のシフト後の上位バイトの
データを書込む時、すなわちクロックサイクルＴ３の時
は°“Ｏ”になっており、第４図（ｄ）のシフト後の下
位バイトのデータを当込む時、すなわちクロックサイク
ルＴ４の時は１°°になる。つまりシフト後の上位バイ
トを書込む時はラインＲＡＭ４３のアドレスはスプライ
トのＸ座標の上位５ビツトを３ビツト右にシフトした値
となり、シフト後の下位バイトを書込む時はラインＲＡ
Ｍ４３のアドレスはスプライトのＸ座標を３ビツト右に
シフトしてプラス１した値になる。従って、Ｘ０＝４５
（１Ｂ進）であるとクロックサイクルＴ３の時にアドレ
ス゛８′°にシフト後の上位バイトが、クロックサイク
ルＴ４の時はラインＲＡＭ４３のアドレス゛９”のとこ
ろにシフト後の下位バイトが書込まれる。ラインＲＡＭ
４３は第５図に示すようにＸ方向２５６ドツトの場合は
２５６÷８＝３２アドレスあり、スプライトカラー情報
のビット数と同じ本数だけアドレスを持っている。スプ
ライトカラー情報がＲ，Ｇ、　Ｂ、　ＥＸの４ビツトで
あればラインＲＡＭ４３は３２Ｘ　８　Ｘ　４　＝１０
２４ビットである。ラインＲＡＭ４３へのスプライトカ
ラーデータの書込みは、ドツトデータが“１°°のビッ
トの所だけ行なわれ、ドツトデータが“０°′の所は透
明なのでそのドツトの所へは行なわれない、このように
後に書込まれたドツトが前に書込んだ色を消すようにｆ
動くので、後に書込まれたスプライトが優先表示される
０本実施例では第３図に示されるように２クロツクサイ
クル毎に１つのスプライトデータがラインＲＡＭ４３に
書込まれる。これをくり返して表示すべきスプライトデ
ータ全てが走査線の非表示期間にラインＲＡＭ４３に書
込まれ、−走査線の表示期間になると、水平カウンタ３
７の出力がラインＲＡＭ４３の７ドレスとなり順番にラ
インＲＡＭ４３のスプライトカラー情＋Ｖが読出され、
ラインＲＡＭ４３の出力は４組ノパラレルーシリアル変
換回路４４を通して、ＲｌＧ、　８．　ＥＸの直列信号
が取出され、色変換φ出力回路４５にて、実際の表示色
が決められ、同期信号と共にビデオ出力信号として出力
される。

−走査線が３４２クロツクであり、表示期間が２５６　
クロックであるとすると、一画面で２５６枚のスプライ
トを表示できる。さらに、３４２−２５６＝　８８クロ
ツクが一走査線の非表示期間であり、２クロツクで１ス
プライトをラインＲＡＭ４３に書込めるので８８／２　
＝　４３枚のスプライトを一走査線上に表示することが
できる。従って、従来に比べ１画面に表示できるスプラ
イト数は２５８／８４　＝　４倍、一走査線上に表示で
きるスプライト数は４３１５＝　８．６倍になるので非
常に大きな効果がある。

第６図は一走査線期間内のタイミングを示す図で、−走
査線内表示期間になると最初のある期間はホストｃＰＵ
またはプロセッサがビデオＲＡＭ３９を連続してアクセ
スすることができ、この期間中に表示データの編集や描
画・コピー、移動等をすることができる。水平カウンタ
３７がラインＲＡＭ４３をアクセスし、ラインＲＡＭ４
３に書込まれたデータが読出され、パラレル−シリアル
変換器４４、色変換・出力回路４５を通してビデオ出力
信号として出力される。ラインＲＡＭ４３はデータが読
出されるとすぐクリアされる。ラインＲＡＭ４３の読出
しが行なわれ、表示が行なわれている途中からホストＣ
ＰＵのビデオＲＡＭ３１アクセス可能期間が絆ると、キ
ャラクタ・パターンのラインＲＡＭ４３への書込みが始
まり、キャラクタ会パターンアドレス発生回路３８より
ビデオＲＡＭ３９をアクセスし、キャラクタ・パターン
のコードをラッチ回路４７でラッチし、再びビデオＲＡ
Ｍ３９をアクセスして、キャラクタΦパターンのドツト
データをパターン／カラーレジスタ４０でラッチする。

キャラクタ争パターン書込みカウンタ４６から加算器３
２を通してラインＲＡＭ４３の読出しをしていない時間
にラインＲＡＭ４３をアクセスし、水平方向スクロール
データラッチ４９のデータに従って第４図のようにシフ
タ４２にてシフトされたデータがスプライト・パターン
を書込むのと同様にラインＲＡＭ４３に書込まれる。こ
のように次の走査線で表示すべきキャラクタ・パターン
をラインＲＡＭ４３に書込む動作がラインＲＡＭ４３か
ら表示データを読出されたアドレスに対して常に行なわ
れる。

第７図はキャラクタ・パターンをラインＲＡＭ４３から
読出しながら次の走査線で表示すべきキャラクタ・パタ
ーンをラインＲＡＭ４３に書込む詳細なタイミングを示
す図で、ｉｌ目のクロックサイクルＴＬ　　でラインＲ
ＡＭ４３から水平方向のＮ番目のキャラクタ・パターン
を読出している時、次の走査線で表示すべきキャラクタ
自パターンの水平方向Ｏ番目のキャラクタ・パターンの
アクセスをビデオＲＡＭ３９に行い始めたところを示す
、ビデオＲＡＭ３１１より　（１÷１）番目のクロック
サイクルＴＩ＋ｒで＃０のコードとカラーデータが出力
され、パターン／カラーレジスタ４０に＃Ｏのカラーが
ラッチされ、（１÷２）番目のクロックサイクルＴｉ＋
２で＃０のコードとライン番号が出力されてビ゛デオＲ
ＡＭ３９をアクセスし、　（ｉ÷３）番目のクロックサ
イクルＴｉや３で＃０のドツトデータがビデオＲＡＭ３
９より出力され、（ｉ−４）番目のクロックサイクルＴ
、÷４でパターン／カラーレジスタ４０より＃０のドツ
トデータとカラーデータが出力される。ドツトデータは
シフタ４２でＸ方向スクロール分シフトされ、＃０の上
位ドツトがラインＲＡＭ４３に書込まれる。次のクロッ
クサイクルＴ、÷５で＃０の下位ドツトが書込まれる。

　　（ｉ−４）番目のクロックサイクルＴｉ＋４では次
のキャラクタ・パターン＃ｌがアクセスされ、　（ｉ÷
５）番目のクロックサイクルＴｉ＋Ｓで＃ｌのキャラク
タφパターンコードとカラーデータがビデオＲＡＭ３９
より出力され、クロックサイクルＴ、◆６では＃ｌのコ
ードとライン番号が出力されてビデオＲＡＭ３９をアク
セスし、　（Ｄ７）番目のクロックサイクルＴＩ＋７で
＃１のドツトデータがパターン／カラーレジスタ４０に
ラッチされ、　（ｉ＋８）番目のクロックサイクルＴ！
＋８でパターン／カラーレジスタ４０より＃ｌのドツト
データとカラーデータが出力されるが、＃Ｎ÷１Ｎｉ２
Ｏ３ャラクタΦパターンがラインＲＡＭ４３より読出さ
れ、その直後にそのパターンデータがクリアされるため
、ラインＲＡＭ４３への新たナキャラクターパターンド
ットデータは書込み待ちとなり、次の　（ｉ＋９）番目
のクロックサイクルＴｉ＋！１にて＃ｌのドツトデータ
はシフタ４２でＸ方向スクロールレジスタ４９のデータ
に従ってシフトされ、＃１の上位ドツトがラインＲＡＭ
４３に書込まれる。次の（１◆１０）番目のクロックサ
イクルＴｉや１゜で＃】の下位ドツトがラインＲＡＭ４
３に書込まれる。以下同様にキャラクタｅパターン１個
か読出される毎に次の走査線で表示するキャラクタ・パ
ターンが２個書込まれる。つまり一走査線中の表示期間
が３２０サイクルで４０文字を水平方向に表示する場合
、−走査線中の表示期間開始より１６０　クロックサイ
クル経過する時点まで、ホストＣＰＵまたはプロセッサ
のビデオＲＡＭ３９へのアクセスが連続的に可能である
。１６０クロックサイクル目から３２０グロツクサイク
Ｊしまではキャラクタ・パターンの読出しと害込みが並
行して行なわれる。

第８図は一走査線上の表示スプライト数が前記説明の　
１／２で一走査線表示期間が終る前にＣＰＵからビデオ
ＲＡＭ３９への連続的アクセスがなされた時の状態を示
しており、第９図は一走査線非表示期間でのＣＰＵから
ビデオＲＡＭ３９への連続的アクセスがなされた時の状
態を示しており、ＣＰＵからビデオＲＡＭ３９へのアク
セスがＣＰＵを待たせることなく、応答性良くなさしめ
ることができる。

キャラクタ・パターン表示以外にグラフィック表示を行
なう場合でも同様の動作となる。

〔発明の効果〕

本発明は以上説明したように、走査線の表示期間に次の
走査線上に表示すべきスプライトを判定し、走査線の非
表示期間に次の走査線上に表示すべきスプライトの絵画
情報を編集用メモリに格納することにより、一走査線上
の表示スプライト数を従来に比べて格段に向上させ、Ｃ
ＰＵのビデオＲＡＭへのアクセスを待たせることなく応
答性良く連続的にアクセスすることができ、また、ライ
ンＲＡＭも走査線のうち表示部の１木分あればよいので
ＬＳＩのチップサイズを小さくすることができ低コスト
である。

【図面の簡単な説明】

第１図は本発明によるパターン表示装置の一実施例のブ
ロック図、第２図はスプライトの画面上の表示を示す図
、第３図はスプライトのドツトデータをラインＲＡＭ４
３に書込むまでの動作を示すタイムチャート、第４図は
スプライトのドツトデータをラインＲＡＭ４３へ書込む
際のデータ図、第５図はラインＲＡＭ４３へのスプライ
トデータの書込みを示す図、第６図は一走査期間内の動
作のタイミングチャート、第７図はラインＲＡＭ４３と
ヒ≠オＲＡＭ３９の動作のタイミングチャート、第８、
第９図はＣＰＵのアクセス時の一走査期間の動作のタイ
ミングチャート、第１０図はパターン表示装置の従来例
のブロック図である。 ２０ニスブライトＲＡＭ、 ２９：減算器、 ３０：垂直カウンタ、 ２３ニスプライトサーチカウンタ、 ２４ニスプライト番号バッファレジスタ。 ３８：キャラクタ・パターン表示アドレス発生回路、 ３９：ビデオＲＡＭ、 ４０：パターン／カラーレジスタ、 ４３ニラインＲＡＭ、 ４４：パラレル−シリアル変換回路、 ４５二色変換・出力回路。

Claims (1)

1. 【特許請求の範囲】 少なくともスプライトを表示するパターン表示装置にお
   いて、 スプライト属性を記憶したスプライト属性メモリと、 走査線の表示期間中に、前記スプライト属性メモリをア
   クセスしてスプライトのＹ座標を順番に読出すスプライ
   トサーチカウンタと、 次の走査線で表示すべきスプライト番号が全て格納され
   るスプライト番号メモリと、 垂直カウンタの内容から前記スプライトサーチカウンタ
   で読出されたスプライトのＹ座標を減算し、その減算結
   果から当該スプライトが次の走査線で表示すべきか否か
   を判断し、表示すべきと判断した場合に前記スプライト
   番号メモリにスプライト番号を格納し、走査線の表示期
   間が終り、非表示期間に入ると、前記スプライト番号メ
   モリから表示すべきスプライトの番号を読出して前記ス
   プライト属性メモリから表示すべきスプライトのスプラ
   イト属性を出力させる判定手段と、 スプライトドツトデータが格納されたスプライトパター
   ンメモリと、 静止画データおよび次の走査線に表示すべきスプライト
   のスプライトカラー情報が格納される編集メモリと、 前記スプライト属性ＲＡＭから出力されたスプライト番
   号と前記減算結果をアドレスとして前記スプライトパタ
   ーンメモリから読出されたスプライトドツトデータを走
   査線の非表示期間に前記編集メモリに書込む手段と、 前記編集メモリの内容が読出されているときに、読出さ
   れた前記編集メモリのエリアに次の走査線で表示する静
   止画データを前記編集メモリに書込む手段と、 一走査線の表示期間に、水平カウンタの出力をアドレス
   として前記編集メモリから出力されたカラー情報をパラ
   レル−シリアル変換し、実際の表示色に変換して同期信
   号とともにビデオ信号として出力する回路とを備えたこ
   とを特徴とするパターン表示装置。