DE3686994T2

DE3686994T2 - Halbleiterspeicher.

Info

Publication number: DE3686994T2
Application number: DE8686308476T
Authority: DE
Inventors: Shigeru Patent Division Tanaka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-10-30
Filing date: 1986-10-30
Publication date: 1993-04-08
Anticipated expiration: 2006-10-31
Also published as: EP0225059A2; EP0225059A3; EP0225059B1; US4833657A; JPS62103893A; DE3686994D1; JPH0420489B2

Description

Die vorliegende Erfindung betrifft einen Halbleiterspeicher und insbesondere einen Halbleiterbildzwischenspeicher zum zeitweiligen Speichern von Bilddaten in Bitplansteuerungstyp-Bildanzeigesystemen von Computereinrichtungen.
Eine Anzeigevorrichtung, wie z. B. eine CRT (CRT = Cathode Ray Tube, Kathodenstrahlröhre) Anzeigevorrichtung ist eine unverzichtbare Komponente einer Computeranschlußstation. In jüngerer Zeit sind solche Anzeigevorrichtungen verbessert worden, um höhere Auflösung zum Gebrauch in einem Bitplansteuerungssystem zu erzielen. Ein derartiges System erlaubt Steuerung von Bildelementeinheiten und wird gewöhnlich benutzt bei der Anzeige von Graphiken, wie auch von Schriftzeichen.
Fig. 7 zeigt ein Computersystem, das eine CRT Anzeigevorrichtung 71 des Bitplansteuerungstyps benutzt. Das Computersystem beinhaltet grundsätzlich einen Prozessor 73, einen Hauptspeicher 74, einen Bildspeicher 72 und die CRT Anzeigevorrichtung 71. Der Bildzwischenspeicher 72 ist mit dem Prozessor 73 und der CRT Anzeigevorrichtung 71 über einen Datenbus 75 verbunden. Der Zwischenspeicher 72 speichert zeitweilig Bilddaten, die angezeigt werden sollen. Mit Verbesserung des Auflösungsvermögens der CRT Anzeigevorrichtung 71 und der Erhöhung der Informationsmenge pro Bild wird ein Mehrfachbitspeicher als Bildzwischenspeicher 72 benutzt. In solch einem Mehrfachbitspeicher besteht ein Wort aus vier Bits oder acht Bits und so weiter und nicht aus einem Bit. Es ist wahrscheinlich, daß solche Mehrfachbitspeicher in Zukunft verbreiteter werden.
Mit weiterer Verbreitung der Bitplansteuerungstyp-CRT-Anzeigevorrichtung 71 hat sich eine Notwendigkeit für eine Bildverarbeitungsvorrichtung entwickelt, welche Bilddrehung erlaubt, Bildvergrößerung, Bildverkleinerung und so weiter, auf der CRT Anzeigevorrichtung 71. Im allgemeinen müssen diese Bildverarbeitungsoperationen von einer beliebigen Bitposition auf der CRT-Anzeigevorrichtung 71 starten. Daten im Bildspeicher 72 sind verbunden mit den vorgeschriebenen Busleitungen normalerweise in Byteeinheiten (8 Bit) oder Worteinheiten (16 Bit). Somit muß das System die Fähigkeit besitzen (bezeichnet als Bitgrenzen-Zugriffsfunktion) Byte- oder Wortdaten zu lesen oder zu schreiben, ausgehend von irgendeiner Bitposition, unabhängig von der Lage von Byte- oder Wortgrenzen im Bildspeicher 72. Insbesondere ist die Fähigkeit notwendig, auf den Bildzwischenspeicher 72 zum Datenlesen oder -schreiben ausgehend von einer beliebigen Bitposition auf dem Schirm zuzugreifen, wie in Fig. 8 illustriert, wenn verschiedene Datenworte von Einworteinheiten von im Bildzwischenspeicher gespeicherten Bilddaten angeordnet werden in Übereinstimmung mit Anzeigepositionen auf einem unüberlagerten Bildschirm.
Herkömmlicherweise enthielt eine Vorrichtung zum Durchführen der Bitgrenzenzugriffsfunktion einen Schaltkreis, der eine große Anzahl logischer Elemente außerhalb des Speichers anwendet, nämlich des Bildzwischenspeichers 72. Das hat zu Problemen geführt aufgrund der erhöhten Anzahl benötigter Schaltkreise und damit verbundener höherer Kosten.
Aufgabe der vorliegenden Erfindung ist es demgemäß, einen Halbleiterspeicher mit einer Bitgrenzenzugriffsfunktion, der einfach aufzubauen ist und relativ niedrige Kosten aufweist, hervorzubringen.
Wir bestätigen, daß EP-A-0099620 ein System offenbart, wie es definiert ist im Einleitungsteil von Anspruch 1 unten, umfassend eine CPU und einen Leseschreibspeicher mit einer Verbindungseinrichtung, die dafür sorgt, daß es bei Datendrehung erlaubt ist, daß jedes Datenwort geschrieben wird in oder gelesen wird von zwei aneinanderliegenden Speicherorten. Es ist auch bekannt, von US-A-3 440 615, in einem Datenprozessor ein System vorzusehen zum Adressieren eines Paares von Speichereinheiten mit jeweils geraden und ungeraden Adressen; auf das sich auf eine gegebene Adresse beziehende Speicherwort wird zugegriffen, wobei auf das nächst höhere Speicherwort (in der anderen Speichereinheit) automatisch zur selben Zeit zugegriffen wird.
Die obige Aufgabe wird erfindungsgemäß gelöst durch einen Speicher, wie in Anspruch 1 definiert.
Eine Ausführungsform der Erfindung wird jetzt beschrieben werden als Beispiel mit Bezug auf die begleitenden Zeichnungen. Die Zeichnungen stellen dar:
Fig. 1 ein Blockdiagramm, welches eine Ausführungsform des erfindungsgemäßen Halbleiterspeichers zeigt;
Fig. 2 ein Blockdiagramm, welches den Zwischenspeicher in Fig. 1 zeigt;
Fig. 3 und 4 Zeichnungen zur Erklärung zweier verschiedener Arten von Leseoperation im Bildzwischenspeicher von Fig. 2;
Fig. 5 und 6 Zeichnungen zur Erklärung zweier verschiedener Arten von Schreiboperation im Bildzwischenspeicher von Fig. 2;
Fig. 7 ein Blockdiagramm, welches einen Teil eines Computersystems zeigt, das eine Bitplansteuerungstyp-CRT-Anzeigevorrichtung als Anschlußgerät hat; und
Fig. 8 eine Zeichnung zur Erklärung einer Bildverarbeitung in bezug auf den Bildzwischenspeicher von Fig. 7.
Die vorliegende Erfindung wird jetzt detailliert beschrieben werden mit Bezug auf die begleitenden Zeichnungen, nämlich Fig. 1 bis 6. In diesen Zeichnungen werden gleiche Bezugszeichen und Buchstaben benutzt, um gleiche oder äquivalente Elemente zu bezeichnen, um der Einfachheit der Erklärung willen.
Mit Bezug auf Fig. 1 wird jetzt eine Ausführungsform des erfindungsgemäßen Halbleiterspeichers detailliert beschrieben werden. Fig. 1 zeigt einen Bildzwischenspeicher zum Speichern von Bilddaten zum Anzeigen auf einer CRT-Anzeigevorrichtung, welche das Bitplansteuerungstypssystem benutzt. Der Zwischenspeicher umfaßt eine Gerade-Adressenzahl-Speicherschalteinheit (Geradzahl-Speicherschalteinheit) 11 und eine Ungerade-Adressenzahl-Speicherschalteinheit (Ungeradzahl-Speicherschalteinheit) 12. Das niedrigstwertige Bit (LSB = Least Significant Bit) A0 in den Adreßdaten, welche aus einer Anzahl von (k + 1) Bits A0, A1, und so weiter, Ak bestehen, wird an einen ersten Adreßbus 13 geliefert und die übrigen k-Bits A1 bis Ak in den Adreßdaten werden an einen zweiten Adreßbus 14 geliefert. Angenommenerweise hat ein Datenbus 15 eine Kapazität, Daten von 8 Bit zu übertragen. Bitadreßdaten BA zum Anzeigen der Lage eines speziellen Bits in 8 Bitdaten (ein Wort) werden an einen Bitadreßbus 16 geliefert.
Die Ungeradzahl-Speicherschalteinheit 12 wird versorgt mit Adreßdaten, bestehend aus einem LSB, welches auf einem "1"-Pegel gehalten wird, von einer vorgeschriebenen Potentialquelle P, und den übrigen Bits A1 bis Ak vom zweiten Adreßbus 14, mit den Bitadreßdaten BA vom Bitadreßbus 16 und mit Bitgrenzensteuerdaten CTL in Form des LSB A0 vom ersten Adreßbus 13. Die Geradzahl-Speichersteuereinheit 11 wird versorgt mit Adreßdaten, bestehend aus dem LSB, welches auf einem "0"-Pegel gehalten wird, von einer Massepotentialquelle G, und den übrigen Bits vom Addierer 17 in Form der Summe der Adreßdaten A1 bis Ak vom zweiten Adreßbus 14 und dem LSB A0 vom ersten Adreßbus 13. Zusätzlich empfängt die Speicherschalteinheit 11 die Bitadreßdaten BA vom Bitadreßbus 16, und die Bitgrenzensteuerdaten CTL. Die Daten CTL umfassen das LSB A0 vom ersten Adreßbus 13, invertiert durch einen Inverter 18.
In dieser Ausführungsform sind der Addierer 17 und der Inverter 18 auf einem Chip gebildet, getrennt von einem anderen Chip, auf dem die Geradzahl- und die Ungeradzahl-Speicherschalteinheiten 11 und 12 aufgebaut sind. Die Geradzahl- und die Ungeradzahl-Speicherschalteinheiten 11 und 12 sind typischerweise in einem SRAM (Static Random Access Momory = statischer Zufallszugriffsspeicher) beinhaltet. Solch ein SRAM kann in ausgewählter Form die Schreiboperation oder die Leseoperation eines aus einer Vielzahl von Bits aufgebauten Wortes durchführen als Reaktion auf den Empfang von Einzeladreßdaten. Ein Lese-Schreibsignal R/W wird geliefert sowohl an die Geradzahl-Speicherschalteinheit als auch an die Ungeradzahl-Speicherschalteinheit 11 und 12 über einen Lese-Schreibsignalbus 19 zum Ändern der Schalteinheitmoden 11 und 12 zwischen dem Leseoperationsmode oder dem Schreiboperationsmode.
Fig. 2 zeigt detailliert den Aufbau der Geradzahl- oder Ungeradzahl-Speicherschalteinheit 11, 12, welche das SRAM 20 benutzen. Wie in Fig. 2 gezeigt, umfaßt das SRAM 20 einen internen Adreßbus 21, einen Adressenzwischenspeicher 22, einen Adressendekoder 23 und ein Speicherzellenfeld 24. Das Speicherzellenfeld 24 des SRAM ist mit dem Datenbus 15 über einen zyklischen Verschiebe- und Steuerschaltkreis 26 und einen Eingabe/Ausgabezwischenspeicher 25 verbunden. Der zyklische Schiebe- und Steuerschaltkreis 26 ist mit einem Bitgrenzensteuerschaltkreis 28 verbunden. Der Eingabe-/Ausgabezwischenspeicher 25 ist mit dem Bitgrenzensteuerschaltkreis 28 über einen Ausgabesteuerschaltkreis 27 verbunden. Der Bitgrenzensteuerschaltkreis 28 erzeugt verschiedene Steuersignale zum Steuern des zyklischen Schiebe- und Steuerschaltkreises 26 und des Eingabe-/Ausgabezwischenspeichers 25 als Reaktion auf die Bitadreßdaten BA und die Bitgrenzensteuerdaten CTL. Auch wird das Lese-Schreibsignal R/W auf den Ausgabesteuerschaltkreis 27 vom Schreib-Lesesignalbus 29 angewendet. Der Ausgabesteuerschaltkreis 27 steuert den Ausgabezustand des Eingabe-/Ausgabezwischenspeichers 25. Jede der Speicherschalteinheiten 11, 12 führt die folgenden Operationen aus: (1) zyklisches Verschieben nach links von aus dem SRAM 20 gelesenen Daten (im weiteren als Auslesedaten bezeichnet) oder Verschieben nach rechts von Daten zum Schreiben in das SRAM 20 (im weiteren als Einschreibedaten bezeichnet), um eine vorgeschriebene Anzahl, bestimmt durch die Bitadreßdaten BA als Reaktion auf die Bitgrenzensteuerdaten CTL und (2) behält die Auslesedaten im Hochimpedanzzustand oder schreibt die Einschreibedaten von beschriebenen Bits als Reaktion auf die Bitadreßdaten BA und die Bitgrenzensteuerdaten CTL. Die Operation der Speicherschalteinheiten 11, 12 werden jetzt detailliert vorgeschrieben werden mit Bezug auf die Fig. 3 bis 6.

(A) Ausleseoperation

(A)-1: Angenommenerweise, wie in Fig. 3 illustriert, ist es nötig, auf Daten zuzugreifen, ausgehend von einer durch die Bitadreßdaten BA spezifizierten Bitposition, in den acht Datenbits der spezifizierten Adresse in der Geradzahl-Speicherschalteinheit 11 und Daten A auszulesen (z. B. bestehend aus drei Bits), welche beginnen von dieser spezifizierten Bitposition in der Geradzahl-Speicherschalteinheit 11 und Daten B (z. B. bestehend aus 5 Bits) in der folgenden Geradzahl-Speicherschalteinheit 12. Das LSB A0 der Adreßdaten auf dem Adreßbus 13 wird "0" gemacht und die gleichen übrigen Adreßbits A1 bis Ak werden auf beide Speicherschalteinheiten 11 und 12 angewendet. Daraus resultierend veranlaßt der zylische Verschiebe- und Steuerschaltkreis 26, daß die von den jeweiligen Speicherzellenfeldern 24 in den Speicherschalteinheiten 11 und 12 ausgelesenen Byte-Daten zyklisch nach links um die Anzahl von Bits, spezifiziert durch die Bitadresseneingabe BA, verschoben werden. Danach steuern die Bitgrenzensteuerdaten CTL den Eingabe/Ausgabezwischenspeicher 25, um einen Hochimpedanzzustand für die gesetzten Bits der Ausgabedatenbits und einen normalen Ausgabezustand für die übrigen Bits zu veranlassen. Die hier bewirkte Steuerung ist von der Art, daß die verschiedenen Bitpositionen im Eingabe-/Ausgabezwischenspeicher 25 auf den Hochimpedanzzustand Z oder den normalen Ausgabezustand X auf die in Tabelle 1 gezeigte Art und Weise gehen als Reaktion auf den Wert der Bitadreßdaten BA und den logischen Pegel der Bitgrenzensteuerdaten CTL. Tabelle Bitadreßdaten Zustand im Eingabe/Ausgabe Zwischenspeicher Bitgrenzensteuerdaten Bitgrenzensteuerdaten Z: Hochimpendanzzustand X: normaler Ausgabezustand
Mit Bezug auf Tabelle 1 sind, wenn z. B. der Wert der Bitadreßdaten BA "5" ist und das LSB A0 der Adreßdaten "0" ist, sowie die Bitgrenzensteuerdaten CTL, welche an die Geradzahl-Speicherschalteinheit 11 eingegeben werden, vom Pegel "1" sind, die erste bis dritte Bitposition im Eingabe-/Ausgabezwischenspeicher 25 in einem normalen Ausgabezustand X und die Daten A, die um 5 Bit zyklisch nach links verschoben worden sind, werden ausgegeben an den Datenbus 15, doch die übrigen vierte bis achte Bitposition sind im Hochimpedanzzustand Z. Für die Ungeradzahl-Speicherschalteinheit 12 ist die Bitgrenzensteuerdaten-CTL-Eingabe auf dem Pegel "0" und die erste bis dritte Bitposition im Eingabe/Ausgabezwischenspeicher 25 sind im Hochimpedanzzustand Z. Die vierte bis achte Bitposition sind im normalen Ausgabezustand X und so werden Daten B, welche zyklisch um 5 Bit nach links verschoben worden sind, an den Datenbus 15 ausgegeben. So werden deshalb erforderliche Byte-Daten, bestehend aus den Daten A und B, ausgelesen auf die Busleitung 15.
(A)-2: Im Gegensatz zum Fall (A-1) sei es angenommenerweise, wie illustriert in Fig. 4, notwendig, auf Daten zuzugreifen, ausgehend von einer Bitposition, welche spezifiziert ist durch die Bitadreßdaten BA in den acht Datenbits der spezifizierten Adresse in der Ungeradzahl-Speicherschalteinheit 12 und Daten A auszulesen (z. B. bestehend aus drei Bits) und Daten B (z. B. bestehend aus fünf Bits). In der Geradzahl-Speicherschalteinheit 11 wird das LSB A0 der Adreßdaten auf dem Adreßbus 13 zu "1" geändert, so daß der Wert der übrigen Adreßbits A0 bis Ak eingegeben an die Geradzahl-Speicherschalteinheit 11, um "1" größer ist als der Wert der übrigen Adreßbits A1 bis Ak, eingegeben an die Ungeradzahl-Speicherschalteinheit 12.
Der Grund dafür ist, daß die übrigen Bits um den Wert "1" des LSB A0 der Adreßdaten erhöht wurden. Die Bitschiebeoperationen in den Speicherschalteinheiten 11 und 12 sind dieselben wie oben beschrieben, wenn das LSB A0 der Adreßdaten "0" ist. Jedoch sind für die Ungeradzahl-Speicherschalteinheit 12 die dort hinein eingegebenen Bitgrenzensteuerdaten CTL jetzt "1". Wenn z. B. der Wert der Bitadreßdaten BA, die dorthin eingegeben wurden, "5" ist, werden die Daten A in der ersten bis dritten Bitposition des Eingabe/Ausgabezwischenspeichers 25 ausgegeben, während für die Geradzahl-Speicherschalteinheit 11 die Daten B von der vierten bis achten Bitposition im Eingabe-/Ausgabezwischenspeicher 25 ausgegeben werden. Der Grund dafür ist, daß die Bitgrenzensteuerdaten CTL, welche in die Geradzahl-Speicherschalteinheit 11 eingegeben werden, "0" ist. Als Ergebnis werden deshalb die erforderlichen Byte-Daten, bestehend aus Daten A und B, ausgegeben auf den Datenbus 15.

(B) Einschreibeoperation

(B)-1: Es sei angenommenerweise notwendig, Byte-Daten, die auf dem Datenbus 15 sind, zu empfangen (wobei zur Bequemlichkeit der Beschreibung angenommen wird, daß diese Byte-Daten Daten A, bestehend aus drei Bits und Daten B, bestehend aus fünf Bits, umfassen) und, wie illustriert in Fig. 5, auf eine bestimmte Adresse in der Geradzahl-Speicherschalteinheit 11 spezifiziert durch die Bitadreßdaten BA zuzugreifen und die Byte-Daten so einzuschreiben, daß die Daten A in die Geradzahl-Speicherschalteinheit 11, ausgehend von dieser spezifizierten Bitadresse, geschrieben werden und die Daten B geschrieben werden in die folgende
Ungeradzahl-Speicherschalteinheit 12. Das LSB A0 der Adreßdaten auf dem Adreßbit 13 wird zu "0" geändert, was zur Folge hat, daß dieselben Adreßbits A1 bis Ak an beide Speicherschalteinheiten 11 und 12 eingegeben werden. Folglich werden in beiden Speicherschalteinheiten 11 und 12 die von dem Datenbus 15 genommenen Daten zyklisch nach rechts verschoben, um die Anzahl von Bits, spezifiziert durch die Bitadreßdaten BA. Darauf veranlassen die Bitgrenzensteuerdaten CTL, daß nur gesetzte Bits der verschobenen Byte-Daten in das Speicherzellenfeld 24 geschrieben werden und verhindern, daß die übrigen Bits geschrieben werden. In diesem Fall verläuft die Steuerung so, daß die verschiedenen Bits der verschobenen Byte-Daten einer Einschreibsteuerung X und einer Nichteinschreibsteuerung N, wie gezeigt in Tabelle 2, als Reaktion auf den Wert der Bitadreßdaten BA und den logischen Pegel der Bitgrenzensteuerdaten CTL unterworfen werden. Tabelle 2 Bitadreßdaten Zustand im Eingabe/Ausgabe Zwischenspeicher Bitgrenzensteuerdaten Bitgrenzensteuerdaten X = Einschreib N = Nicht-einschreib
Man sieht in Tabelle 2, daß, wenn z. B. die Bitadreßdaten BA den Wert "5" haben und das LSB A0 der Adreßdaten "0" ist, die Daten der ersten bis fünften Datenposition des zyklischen Verschiebe- und Steuerschaltkreises 26 nicht eingeschrieben werden, aber die Daten A, welche in der sechsten bis achten Position als Ergebnis einer 5-Bit zyklischen Verschiebung nach rechts sind, in das Speicherzellenfeld 24 geschrieben werden. Der Grund dafür ist, daß die dorthin eingegebenen Bitgrenzensteuerdaten CTL auf dem Pegel "1" sind. Im Falle der Ungeradzahl-Speicherschalteinheit 12 werden, da die dort hinein eingegebenen Bitgrenzensteuerdaten CTL auf dem Pegel "0" sind, die Daten B, die zyklisch nach rechts verschoben sind auf die erste bis fünfte Position des zyklischen Schiebe- und Steuerschaltkreises 26, geschrieben in das Speicherzellenfeld 24, aber die übrigen Daten in der sechsten bis achten Position nicht. Somit ist das Ergebnis ein Einschreiben erforderlicher Byte-Daten, bestehend aus den Daten A und B, ausgehend von einer gesetzten Bitposition in der Geradzahl-Speicherschalteinheit 11 und sich erstreckend in die Ungeradzahl-Speicherschalteinheit 12.
(B)-2: Im Gegensatz zum Fall (B)-1 sei es angenommenerweise, wie in Fig. 6 illustriert, notwendig, auf Daten zuzugreifen, ausgehend von einer Bitposition, spezifiziert durch die Bitadreßdaten BA in den acht Datenbits der spezifizierten Adresse in der Ungeradzahl-Speicherschalteinheit 12 und ausgehend von dieser spezifizierten Bitposition, Einschreiben der Daten A in die Ungeradzahl-Speicherschalteinheit 12 und der Daten B in die folgende Geradzahl-Speicherschalteinheit 11 zu bewirken. Das LSB A0 der Adreßdaten auf dem Adreßbus 13 wird zu "1" geändert, so daß der Wert der übrigen Adreßbits A1 bis Ak, welche in die Geradzahl-Speicherschalteinheit 11 eingegeben werden, um "1" größer als der Wert der übrigen Adreßbits A1 bis Ak ist, welche an die Ungeradzahl-Speicherschalteinheit 12 eingegeben werden. Der Grund dafür ist, daß die Geradzahl-Speicherschalteinheit 11 um den Wert "1" des LSB A0 der Adreßdaten erhöht wird. Die Bit-Schiebeoperationen in den Speicherschalteinheiten 11 und 12 sind dieselben wie oben beschrieben, wenn das LSB A0 der Adreßdaten "0" ist. Jedoch werden für die Ungeradzahl-Speicherschalteinheit 12, da die dorthin eingegebenen Bitgrenzensteuerdaten CTL jetzt "1" sind, wenn z. B. der Wert der dorthin eingegebenen Bitadreßdaten BA "5" ist, die Daten A, die auf die sechste bis achte Bitposition des zyklischen Schiebe- und Kontrollschaltkreises 26 verschobenen Daten A eingeschrieben. Für die Geradzahl-Speicherschalteinheit 11 werden die auf die erste bis fünfte Bitposition verschobenen Daten B in dem zyklischen Verschiebe- und Steuerschaltkreis 26 auch eingeschrieben. Das Ergebnis ist deshalb Einschreiben der erforderlichen Byte-Daten, bestehend aus den Daten A und B, ausgehend von einer gesetzten Bitposition in der Ungeradzahl-Speicherschalteinheit 12 und Übergang in die Geradzahl-Speicherschalteinheit 11.
Da der Halbleiterspeicher der obigen Ausführungsform Bitadresse 16 hat und die Hauptteile einer Bitgrenzenzugriffsfunktion, kann der Speicher direkt benutzt werden, wie er vorliegt für die Ungeradzahl-Speicherschalteinheit 12. Wenn der Speicher für die Geradzahl-Speicherschalteinheit 11 benutzt wird, kann ein Speichersystem, das eine Bitgrenzenzugriffsfunktion besitzt, leicht erhalten werden durch einfaches externes Vorsehen und Verbindung des Addierers 17 zum Addieren des Wertes des LSB A0 der Adreßdaten zum Wert der übrigen Bits A1 bis Ak vom Adreßbus 14 und Hinzufügen des Inverters 18 zum Invertieren des LSB A0 der Adreßdaten vom Adreßbus 13 und zum Liefern des invertierten Resultates an die Geradzahl-Speicherschalteinheit 11, als die Bitgrenzenkontrolldaten CTL.
Es ist möglich, einen Halbleiterspeicher herzustellen mit einer Bitgrenzenzugriffsfunktion, ohne Benutzung einer Verbindung äußerer Schaltkreise, obwohl es Probleme erhöhter Chipgröße und Addierer- und Inverterschaltkreisüberfluß auf der Ungeradzahl-Speicherschalteinheit 12 gibt, wenn der Addierer 17 und der Inverter 18 auf dem Speicherchip gebildet werden.
Obwohl die obere Ausführungsform beschrieben wurde mit Bezug auf einen Halbleiterspeicher mit einer Ein-Wort gleich 8-Bit-Struktur, ist die Erfindung natürlich auch anwendbar auf Halbleiterspeicher mit irgendeiner anderen Bitstruktur.
Weiterhin, obwohl die Ausführungsform beschrieben wurde mit Bezug auf auf einen Lese-Schreibe-Halbleiterspeicher, der sowohl Lese- als auch Schreibeoperationen durchführen kann, kann die Erfindung angewendet werden auf einen Nur-Lese-Halbleiterspeicher, wobei das Auslesesystem nur versehen ist mit einer Bitgrenzenfunktion.
Da, wie oben beschrieben, der erfindungsgemäße Halbleiterspeicher eine Bitgrenzenzugriffsfunktion besitzt, kann, wenn er zum Beispiel als Bildzwischenspeicher zum zeitweiligen Speichern von Anzeigedaten für eine Bitplansteuerungstyp-Anzeigevorrichtung benutzt wird, eine Bildverarbeitungseinheit, die Verarbeitung von Bilddrehung, -Vergrößerung und -Verkleinerung auf einer Anzeigevorrichtung durchführen kann, usw., zu relativ niedrigen Kosten hergestellt werden.

Claims

1. Halbleiterspeicher zum Schreiben oder Lesen von Datenworten in Ansprechen auf vorgeschriebene Schalteinheit-Adreßdaten (A0, A1, . . . Ak) und Unterpositionsadreßdaten (BA), wobei jedes Datenwort eine vorgeschriebene Anzahl von Unterpositionen gleicher Größe hat, welches umfaßt:

eine Speicherfeldeinrichtung (24) zum Speichern der Datenworte, und eine Einrichtung (26-28) ansprechend auf die Unterpositionsadreßdaten (BA) zum Steuern des Betriebs der Speicherfeldeinrichtung (24), um so jedes Datenwort zu speichern und zu rotieren durch Verschieben seiner Unterpositionen um einen entsprechenden Betrag, so daß es gelesen werden von oder geschrieben werden in zwei nebeneinander liegende Datenwortadressen kann, dadurch gekennzeichnet, daß

die Speicherfeldeinrichtung (24) zwei Speicherschalteinheiten (11, 12) beinhaltet, wobei jede Adresse in jeder Schalteinheit (11, 12) eine Bitfläche entsprechend der vorgeschriebenen Anzahl von Unterpositionen hat, welches einzelne Bits sind, wobei Teile (A, B) eines Datenwortes in verschiedenen Schalteinheiten liegen können;

und weiterhin gekennzeichnet durch:

Zwischenspeichereinrichtung (25) mit einer Bitlänge von zweimal der vorgeschriebenen Anzahl von Unterpositionen zum zeitweiligen Speichern eines Datenwortes zum Schreiben in die Speicherfeldeinrichtung (24) oder zeitweiligen Speichern eines von der Speicherfeldeinrichtung (24) gelesenen Datenworts;

erste Quelleneinrichtung (14) zum Anlegen der Schalteinheitadreßdaten an die Speicherfeldeinrichtung (24), um auf die Speicherschalteinheiten (11, 12) zuzugreifen;

zweite Quelleneinrichtung (16), um die Bitadreßdaten an die Speicherschalteinheiten (11, 12) anzulegen, um auf vorgeschriebene Bitpositionen der Speicherschalteinheiten (11, 12) zuzugreifen;

und eine Logikschaltkreiseinrichtung (26, 27, 28), ansprechend auf Bitadreßdaten zum zyklischen Verschieben von den Datenteilen des in der Zwischenspeichereinrichtung (25) gespeicherten Wortes, um einen Betrag entsprechend dem Wert der empfangenen Bitadreßdaten, wobei die Logikschaltkreiseinrichtung (26, 27, 28) eine Steuerung bewirkt, um spezielle Ausgabezustände einzurichten und normale Ausgabezustände entsprechend den Bits des Datenworts in Ansprechen auf das LSB (CTL) der Schalteinheitadreßdaten sowie auf die Werte der Bitadreßdaten (BA), in der Weise, daß es in jeder Bitfläche, welche sich auf die entsprechende Schalteinheit bezieht, in der Zwischenspeichereinrichtung (25) eine Gruppe aneinanderliegender Bits gibt, welche auf den speziellen Ausgabezustand (Z) gesetzt sind und eine nebenliegende Gruppe, welche den Rest der Bits dieser Fläche, der Zwischenspeichereinrichtung umfaßt, welche auf den normalen Ausgabezustand (x) gesetzt sind, wobei die Grenzposition zwischen diesen Bitgruppen (x, Z; Z, X) in jeder Bitfläche bestimmt und durch die Bitadreßdaten (BA), und die Reihenfolge der Gruppen bestimmt wird durch das LSB (CTL) der Schalteinheitadreßdaten und durch den Transfermode der Datenworte, welcher Lesen oder Schreiben ist.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Logikschaltkreiseinrichtung (26, 27, 28) einen Ausgabesteuerschaltkreis (27) beinhaltet, welcher auf ein Lese-Schreibsignal zum Umschalten der Zwischenspeichereinrichtung (25) zwischen dem Lesebetriebsmode und dem Schreibbetriebsmode und zum Bestimmen der Richtung der zyklischen Verschiebung anspricht.

3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die logische Schaltkreiseinrichtung (26, 27, 28) einen Steuerschaltkreis (28) beinhaltet für den Ausgabesteuerschaltkreis (27) zur Auslesesteuerung, um Hochimpedanzzustände (Z) als die speziellen Ausgabezustände einzurichten und Bitpositionen zu bestimmen, bei denen Auslesen bewirkt wird in Ansprechen auf das LSB (CTL) der Schalteinheitadreßdaten sowie auf die Werte (BA) der Schalteinheitadreßdaten sowie auf die Werte (BA) der Bitadressen.

4. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Logikschaltkreiseinrichtung (26, 27, 28) einen Steuerschaltkreis (28) beinhaltet für den Ausgabesteuerschaltkreis (27) zur Einschreibsteuerung, um Einschreibzustände einzurichten und Bitpositionen zu bestimmen, bei denen Einschreiben bewirkt wird als Reaktion auf das LSB (CTL) der Schalteinheitadreßdaten sowie auf die Werte (BA) der Bitadressen.