DE2062211A1

DE2062211A1 - Speicheranordnung mit gleichzeitigem Zugriff auf n Speicherstellen

Info

Publication number: DE2062211A1
Application number: DE19702062211
Authority: DE
Inventors: Eugene Pleasant Valley McMahon Robert Francis Poughkeepsie Perlman David Jacob Wappingers Falls NY Kolankowsky (V St A )
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1969-12-19
Filing date: 1970-12-17
Publication date: 1971-06-24
Also published as: FR2073480B1; FR2071924B1; GB1323733A; FR2071924A1; GB1316300A; US3638204A; DE2038483A1; FR2073480A1; US3643236A

Description

FATB KTAlT "WALT

Dipl. πιο. E. HOLSEB P.9 ADQSBUKG .

Sn - STRASS«

1.104

Augsburg, den 15. Dezember 1970

International Business Machines Corporation, Armonk,

Ν.Ύ* 10504, ViSt.A. <

Speicheraliordnung mit gleichzeitigem Zugriff auf π Speichersteilen

Erfindung betrifft Speicheranoräiiungen mit gleichzeitigem Zugriff auf η Speicherstelleh.

Öie Erfindung bezieht sieh allgemein auf elektronische

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Datenverarbeitungssysteme, welche Speicher mit direktem Zugriff aufweisen, insbesondere auf Speieheranordnungen für derartige Systeme, welche eine Vielzahl von Speicherstellen mit gleichzeitigem Zugriff aufweisen, und auf eine bevorzugte Ausführungsform einer derartigen Speicheranordnung.

Es ist bereits ein Datenverarbeitungssystem der genannten Art vorgeschlagen worden, welches für zwei bzw. mehrere voneinander unabhängige Zwecke gleichzeitig verfügbar 1st, weil der Zugriff auf zwei bzw. mehr Speieherstellen gleichzeitig erfolgen kann. Eine bevorzugte Ausführungsform dieses bereits vorgeschlagenen Datenverarbeitungssystems weist einen einzelnen Magnetkern für Jedes Bit der Speicheranordnung auf. Bei einer derartigen Speicheranordnung sind auch Pestkörperbauelemente verwendbar, welche, wenn sie in großen Stückzahlen hergestellt werden, sehr billig sind und welche W wägen ihrer geringen Größe sehr schnell arbeiten.

Aus 4inem Aufsatz von I, Catt, "Eine schnellte integrierte ZwischenspeieherSehaltungS veröffentlicht in äen JPrötökolien dör Fail Joint Computer Cohferöneei 1966, § 315* ist eine integrierte Speicherschaltung bekannt*

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bei welcher der gleichzeitige Zugriff auf mehr als eine Speicherstelle möglich ist. Jede Speicherzelle in dieser bekannten Speicheranordnung weist eine integrierte Schaltung zum Speichern von zwei Bite auf. Dabei speichern zwei übereinander angeordnete Speicher die gleiche Information und der Zugriff kann auf beide gleichzeitig erfolgen.

Durch die Erfindung soll die Aufgabe gelöst werden, eine Speicheranordnung mit gleichzeitigem Zugriff auf η Speicherstellen derart zu verbessern, daß diese schneller arbeitet und billiger herstellbar ist.

Im Sinne der Lösung dieser Aufgabe beinhaltet die Erfindung eine Speicheranordnung mit gleichzeitigem Zugriff auf η Speicherstellen, welche durch eine in einer bestimmten Anzahl von zweldimensionalen Feldern angeordnete Vielzahl von bistabilen Speicherschaltungen, welchen jeweils (n+1) Leitungen zugeordnet sind und auf welche der Zugriff durch gleichzeitiges Erregen von η Leitungen erfolgt, weiter durch (n+1) mit den Leitungen verbundene Dekodier- und Treiberschaltungen, über welche die genannten η Leitungen gleichzeitig erregbar sind, und durch den Speieherschaltungen zugeordnete η Abfühl- und Treiber-

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schaltungen «um gleichzeitigen Nachrichtenverkehr mit den η Speichersteilen, auf welche der Zugriff erfolgt, gekennzeichnet ist,

litte bevorzugte Auefühnuigeform der erfindungagemltlen Speicheranordnung für ein Datenverarbeitungssyeteni ist mit Feetktfrperbauelementen ausgeführt. Zahlreiche andere Aueftlhrungeforraeh des DatenverarbeitungeeystemB sowie eine Ausführungeform einer Speicheranordnung mit Magnetkernen für dtrartige Datenverarbeitungseysteme sind bereits an anderer Stelle vorgeechlagen worden.

Bei einem Pestkörperspeicher, welcher 1 Bit/Speioherzelle tpeichert,ist der gleichzeitige zugriff auf zwei bzw. eehrere beliebige Speioherstellen in der Speicheranordnung fettglloh. Jede Bltpotitlon bzw. Speicherzelle weist eine Integrierte Verriegelung·· und Zugriffsschaltung auf, derart, daß beliebige swti Verrlegelungssohaltungen gleiohzeitig abgeftihlt und/oder gesetzt werden können. Jede Speicherzelle ist duroh η Koordinaten bestimmt. Die einzelnen Verriegelungesohaltungen können zum nichtlöschenden Lesen bzw. zum Einschreiben Jeweils für sich durch Signale ausgewählt werden, welche auf Leitungen übertragen werden, die mit (n-1) von η Koordinaten übereinstimmen. Die Leitungen, welche der einen übrigen Koordinate zugeordnet sind,

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ORIGINAL INSPECTEO

stehen während des Lesens und Schreibens mit ausgewählten Speicherzellen in Nachrichtenverkehr. Wenn beispielsweise drei Koordinaten H (horizontal), V (vertikal) und D (diagonal) vorhanden sind, erfolgt mittels Signalen auf der D-Koordinatenleitung zusammen mit den Signalen auf einer der H- oder V-Koordinatenleitungen der Zugriff zu irgendeiner bestimmten Speicherstelle* Über die Leitungen, welche der anderen Leitung der H- oder V-Koordinaten zugeordnet sind, wird die Information in der Speicherstelle während einer Leseoperation abgefühlt bzw. während einer Schreiboperation in diese Speioherstelle eingebracht. Bei dem Drei-Koordinaten-Beispiel kann der Zugriff auf zwei Speicherstellen gleichzeitig erfolgenj

(a) wenn sich die zwei betreffenden Speicherstellen,auf welche der Zugriff erfolgt, in der gleichen horizontalen Reihe befinden, sind die H-Koordinatenleitung für diese Reihe und die zwei D-Koordinatenleitungen für diese zwei Speicherstellen ausgewählt und die Information wird über andere Leitungen, welche den beiden V-Koordinaten zugeordnet sind, abgefühlt oder eingeschrieben,

(b) wenn sich die betreffenden Speicherstellen, auf welche der Zugriff erfolgt, in der gleichen ver-

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tikalen Spalte befinden, sind die V-Koordinatenleitung für diese Spalte und die D-Koordinatenleitung für diese Speicherstellen ausgewählt und andere Leitungen, welche der Η-Koordinate zugeordnet sind, lesen die Information aus bzw. schreiben die Information ein, und

(c) wenn die Speicherstellen "diagonal" angeordnet sind, d.h. wenn sie nicht in der gleichen Reihe oder Spalte liegen, werden die Diagonalkoordinatenleitung und die H-Koordinatenleitungen erregt, welche die Speichersteilen, auf welche der Zugriff erfolgt, festlegen, während andere Leitungen, welche der V-Koordinate zugeordnet sind, die Informationen abfühlen bzw. einbringen.

Spezielle Bezeichnungen sind eine Frage der Auswahl und können entsprechend dem den Fällen (a) bis (c) zugrundeliegendem Muster abgeändert werden.

Bei einer typischen Speicheranordnung mit mehrfachem Zugriff, welche dreidimensional angeordnete Festkörperverriegelungsschaltungen aufweist, speichert jede dieser Schaltungen Jeweils ein Bit eines Wortes, jedes Wort hat ein Bit in jeder Ebene, gewöhnlich an einander entsprechen-

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den Positionen. In Jeder Ebene erfolgt der Zugriff auf die * Bits entsprechend der Verdrahtung der V-, H- und D-Treiberleitungen entsprechend den V-, H- und D-Koordinaten. Jede V-Leitung ist mit der gleichen Spalte in jeder Ebene und Jede Η-Leitung ist mit der gleichen Reihe in jeder Ebene verbunden. Die Diagonaltreiberleitungen verbinden die entsprechenden Diagonalen in den Ebenen miteinander. Zusätzliche horizontale und vertikale Leitungspaare verbinden Spalten und Reihen mit AbfÜhlverstärkern und Bittreibern. Adressen, welche durch zwei jeweils ein Speicheradressenregister aufweisende Systeme bezeiohnet sind, werden durch H-, V- und D-Dekodierer, welche die zu erregenden H-, V- und D-Leitungen bezeichnen, gleichzeitig dekodiert. Die Dekodierer wählen für jedes Wort, auf welches der Zugriff erfolgen soll, eine Diagonalleitung und entweder eine horizontale oder eine vertikale Leitung aus. Die beiden Treiberleitungen, welche längs der beiden Koordinaten verlaufen, die entsprechend den oben angegebenen Regeln jedes Wort festlegen, auf welches der Zugriff erfolgt, werden erregt und das zusätzliche Leitungspaar, welches der dritten Koordinate zugeordnet ist, die durch jedes Wort hindurchläuft, auf welches der Zugriff erfolgt, verbindet die Wortspeichersseilen mit einem Abfühlverstärker während des Lesens bzw. mit einer Bittreiber-

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quelle während des Einsehreibens.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird im folgenden näher beschrieben. Ss zeigen:

Fig. 1 ein Blockdiagramm eines Daten

verarbeitungssystems, bei

k welchem eine Speicheranordnung

nach der Erfindung Anwendung findet.

Flg. 2A eine dreidimensionale Darstel

lung der erfindungsgemäJSen Speicheranordnung,

Flg. 2B In einem Diagramm die gegensei

tige Zuordnung der Speicher-

™ stellen innerhalb der in Fig. 2A

dargestellten Speicheranordnung,

Flg. 2C ein Blockdiagramm der Verdrahtung

einer Speicherzelle Innerhalb

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der in Pig. 2 A dargestellten
Speicheranordnung,

Fig. j5A die verwendete Speicherstellen

vereinbarung,

Pig. 3B ein Diagramm des Adressformats,

die Fig.

und 3D Diagramme der Speicheradresse

register,

Fig. 4 ein logisches Blockdiagramm von

Vertikal-Dekodierern,

Fig. 5 ein logisches Blockdiagramm von

Horizontal-Dekodierern,

die Fig. 6k

bis 6C und Fig. 7 jeweils logische Blockdiagramme

von Diagonal-Dekodierern,

Fig. 8A ein logisches Blockdiagramm

der Bit/Abfühl- und Treibersystemauswahl,

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Pig. 8b Taktsignale, welche an der in

Pig. 8A dargestellten Schaltung verfügbar sind,

Pig. 9A in Form eines logischen

Blockdiagrammes ein H- oder V-Selektorsystem,

Pig. 9B in Form eines logischen

Blockdiagrammes einen Abfühlsystem-Systemselektor,

Pig. 9C in Form eines logischen Block

diagrammes einen Schreibsystem-Systemselektor,

Pig. 1OA schematisch eine Speicher

zelle, und

die Pig. IQB

bis XOD jeweils ein Schema einer

Speicherebene.

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Unter Bezugnahme auf die Darstellung in Fig_e 1 wird die erfindungsgemäße Speicheranordnung zunächst allgemein beschriebene Die Verwendung der erfindungsgemäßen Speicheranordnung in einem Datenverarbeitungssystem erfolgt in bereits vorgeschlagener Weise. Zwei voneinander unabhängige Systeme benutzen gemeinsam eine Speicheranordnung 1, so, als ob diese aus zwei gesonderten Speichern bestünde,, Ein System A liefert über eine Sammelleitung 2 Adressen aus einem Speicheradreßregister A und ein System B liefert über eine Sammelleitung 3 Adressen aus einem Speicheradreßregister B. Zwischen dem System A und der Speicheranordnung werden Daten über System-A-Datensammelleitungen 4 und 5 ausgetauscht. In gleicher Weise tauscht das System B mit der Speicheranordnung 1 Nachrichten über System-B-Datensammelleitungen 6 und 7 aus. Die den Adressen auf den Sammelleitungen 2 und 3 entsprechenden Nachrichten sind in Datenregistern 8 und 9 gespeichert, Adressen, welche auf der System-A-Sammelleitung 2 empfangen werden, werden gleichzeitig durch H-Dekodierer 1Ö, D-Dekodierer 11 und V-Dekodierer 12 dekodiert, Adressen, welche auf der System-B-Sammelleitung 3 empfangen werden, werden gleichzeitig durch H-Dekodierer 13, D-Dekodierer 14 und V-Dekodierer 15 dekodiert.

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Ein Bit/Abfühl- und Treiberselektor 19 wählt zwei von drei Treibersystemen für jede Speicherstelle aus, auf welche der Zugriff gemäß den drei obengenannten Fällen (a), (b) und (c) erfolgt. Die D-Dekodierer 11 und 14 wählen bei jeder Doppelzugriffoperation einen oder mehrere D-Treiber aus. Die V-Dekodierer 12 und 15 bzw. H-Dekodierer 10 und wählen einen oder mehrere V-Treiber 17 bzw, H-Treiber 18,

^ jedoch nicht beide Arten von Treibern gemeinsam, während jeder Operation aus. Im Falle (b), in welchem sich die beiden Speicherstellen, auf welche der Zugriff erfolgt, in der gleichen vertikalen Spalte befinden, ist der V-Treiber 17 ausgewählt, im Falle (a), in welchem sich die adressierten Speicherstellen in der gleichen horizontalen Reihe befinden, sowie im Falle (c), in welchem sich die betreffenden Speicherstellen auf einer Diagonale befinden, d.h. nicht in der gleichen Reihe oder Spalte, ist der H-Treiber 18 ausgewählt. Wenn der Zugriff beispielsweise

™ auf die Speicherstelle 22 und die Speicherstelle 21 in der Speicheranordnung 1 erfolgt (Fall (b)), sind D-Treiber D^ und D2 zusammen mit einem V-Treiber V2 ausgewählt. Wenn, als weiteres Beispiel, der Zugriff auf die Speicherstelle und die Speicherstelle 03 erfolgt (Fall (a)), sind die

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Treiber D4, De und H3 ausgewählt. Wenn der Zugriff auf Speicherstelle 22 und Speicherstelle 03 erfolgt (Fall Cc)), sind die Treiber D4, DO, H2 und H3 ausgewählt.

Wenn die zu der Speicheranordnung 1 führenden Treiberleitungen einmal ausgewählt worden sind, hängt die nächste Operation davon ab, ob die Nachricht aus der Speicherstelle, auf welche der Zugriff erfolgt, ausgelesen bzw. in diese eingeschrieben werden soll» Im Falle einer Leseoperation fühlen Abfühlverstärker von V-Verstärkern und Bittreibern 22 bzw. Abfühlverstärker von H-Abfühlverstärkern und Bittreibern 25, welche jeweils einem nichtausgewählten Treiber der Treiber 17 bzw. 18 entsprechen, die Information in den Speicherstellen ab, auf welche der Zugriff erfolgt; eine VG-Torsteuerleitung 804 vom Bit/Abfühl- und Treiberselektor verbindet die Speicherstellen 33 bzw« 03 mit Positionen VS3 bzw. VSO des V-Abfühlverstärkers 22. ODER-Schaltungen 3 und 0 einer ODER-Schaltung 23 übertragen die Inhalte der Speicherstellen 33 und 03 über die Abfühlverstärker 22 und über den Systemselektor 24 zu den Datenregistern 8 und 9. Der Systemselektor 24 ordnet die einzelnen ODER-Schaltungen der ODER-Schaltung 23 entsprechenden Datenregistern der Datenregister 8 und 9 zu . Während des Einschreiben werden im

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wesentlichen die gleichen Operationen ausgeführt; die Nachricht in den Datenregistern 8 und 9 wird entweder über die Bittreiber in den V-Abfühlverstarkern und Bittreibern oder über die Bittreiber in den H-Abfühlverstärkern und Bittreibern 25 in die ausgewählten Speicheranordnungen eingesehrieben. Bei dem gewählten Beispiel erfolgt das Einschreiben über die Bittreiber-22-Positionen VS3 und VSO.

Im folgenden wird unter Bezugnahme auf die Fig,2A bis 2C der Aufbau einer Speicheranordnung nach der Erfindung beschrieben. In Fig, 2A ist dargestellt, an welchen Orten sich die Speicherzellen innerhalb der Speicheranordnung befinden. Die Speicheranordnung weist eine Vielzahl von Ebenen auf, von welchen eine Ebene 200 das erste Bit 1 eines jeden Wortes in der Speicheranordnung darstellt und von welchen eine Ebene 201 das letzte Bit η eines jeden Wortes in der Speicheranordnung darstellt. Jede Ebene weist eine Vielzahl von Speicherzellen auf, welch letztere jeweils durch drei von den Treibern 16, 17 und 18 ausgehende Drähte festgelegt sind. Von den Diagonaltreibern 16 ausgehende Drähte gehen durch jede Speicherzelle in der Ebene 200 hindurch und eine gleiche Gruppe von Diagonaltreiberdrähten (nicht dargestellt) in der nächsten Ebene geht durch die

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durch die gleichen Diagonalen in dieser nächsten Ebene hindurch usw. bis zu einem D-Treiber 207 für die Ebene 201, welche die letzten Bits in den Worten darstellt« Der H-Treiber 18 in der Ebene 200 weist einen durch jede horizontale Reihe von Zellen in der Ebene 200 hindurchgehenden Draht und ähnliche Η-Treiber (nicht dargestellt) in anschließenden Ebenen weisen durch entsprechende Reihen von Speicherzellen in diesen betreffenden Ebenen hindurchgehende Drähte auf, bis zu und einschließlich H-Treiber 208 in der Ebene 201. Der V-Treiber 1? weist einen Draht für jede vertikale Spalte in der Ebene 200 auf und entsprechende V-Treiber für andere Bits einschließlich des Bits n* dargestellt durch den V-Treiber 209» weisen jeweils Drähte für jede entsprechende vertikale Spalte in den anderen Ebenen auf* Da sämtliche Treiber gleichzeitig betätigt werden, kann die Betriebsweise der gesamen Speicheranordnung unter Bezugnahme auf eine Ebene dargestellt werden.

Gemäß der Darstellung in Fig. 2B wird jede Spalte in einer typischen Ebene 200 durch die linke Ziffer von zwei Ziffern dargestellt und jede horizontale Reihe ist in entsprechender Weise durch die rechte Ziffer dargestellt, wobei

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die beiden Ziffern gemeinsam eine quaternäre Zahl bilden. Die Drähte, welche mit den horizontalen und vertikalen Treibern sowie mit den Abfühlverstärkern und Bittreibern verbunden sind, sind derart beziffert, daß sie ihre Reihen- und Spaltenpositionen angeben, Diagonaldrähte sind fortlaufend von Dl bis D7 beziffert. In Fig. 2C ist am Beispiel eines typischen Speieheraufrufs die Verbindung der vorhergehend genannten Drähte dargestellt. Die Treiberdrähte 210, * und 212, welche durch jede Speicherzellenposition hindurchgehen, sind durch Drähte 213, 214 und 215 mit den Speicherzellen verbunden. Jede Speicherzelle ist außerdem mit einem H-Drahtpaar 216, 217 und mit einem V-Drahtpaar 218, 219 verbunden, welche beim Auslesen und Einschreiben verwendet werden.

In Fig. 3A ist die Adressenvereinbarung dargestellt. Sechzehn Wörter sind an Speicherstellen gespeichert, welche ^ in bekannter V/eise durch Buchstaben A, B, C und D gekennzeichnet sind. Durch Bewertung der Buchstaben η und (n + 1), wie dargestellt, kann die Binärdarstellung einer Adresse, wie beispielsweise 1010, als eine binärkodierte quaternäre BCQ-Zahl in Form von Dezimalziffern, beispielsweise 22,

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ausgedrückt werden. In den Fig, 3B bis 3D sind Adressen für eine Vier-Bit-rBCQ-Zahl dargestellt, welche dem Speicheradreßregister A sowie dem Speicheradreßregister B gemeinsam mit einem Lese- oder Schreibsteuersignal zugeführt wird, wobei die Speicheradreßregister jeweils aus fünf Flip-Flops gebildet sind, welche durch ihre Ausgangssignale das Vorhandensein oder NichtVorhandensein entsprechender Eingangsbits anzeigen.

Unter Bezugnahme auf Fig, 4 werden die Vertikaldekodierer 12 und 15 beschrieben. Der V-Dekodierer überwacht die A- und B-(Spalten)-Positionen der Adressen auf den Sammelleitungen 2 und 3* Bei Torsteuerung durch ein Signal auf einer Leitung 802. überwachen UND-Schaltungen 400 bis.. ¹K)3 die A- und B-Positionen der Adressen in dem Speicheradreßregister A, und UND-Schaltungen 4O4 bis 407 überwachen die A- und B-Positionen in dem Speicheradreßregister B. Wenn eine der oder beide Sammelleitungen eine Speicherstelle angeben, werden einer oder mehrere der Treiber VO bis V3 durch eine oder mehrere der ODER-Schaltungen 408 bis 411 erregt, weil jede einzelne der UND-Schaltungen 400 bis 407 eine unterschiedliche Kombination der A- und B-Signale von den Sammelleitungen 2 und 3 überwacht.

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In Pig. 5 ist ein logisches Diagramm der H-Dekodierer und 13 dargestellt. Bei Vorhandensein eines Signales auf einer Leitung 805 arbeiten die H-Dekodierer in gleicher Weise wie die soeben beschriebenen V-Dekodierer,mit der Ausnahme, daß die C- und D-(Reihen-)Positionen der Adressen auf den Adressensammelleitungen 2 und 3 überwacht werden und daß die Ausgangssignale auf Leitungen HO, Hl, H2 und die entsprechend den durch die C- und D-Positionen angegebenen " Reihen auszuwählenden Η-Treiber anzeigen. Wenn die Adressen auf den Adressensammelleitungen 2 und 3 in verschiedene Reihen fallen, werden zwei der horizontalen Η-Treiber ausgewählt. Wenn die Sammelleitungen Speicherstellen angeben, welche in die gleiche Reihe fallen, wird der entsprechende der Treiber HO, Hl, H2 und H3 ausgewählt.

Unter Bezugnahme auf die Darstellung in den Pig. Sk bis 6C und 7 werden nun die Diagonaldekodierer 11 und lH fc beschrieben. Beginnend mit dem Diagonaldekodierer 11, werden die Positionen A, B, C und D der Sammelleitung 2 überwacht und in ein Signal auf einer der Diagonaltreiberleitungen Dl bis D7 umgesetzt. Diese Umsetzung, welche nach bekannten Regeln erfolgt, wird von UND-Schaltungen 600 bis 615 ausgeführt, welche jeweils einen der sechzehn möglichen Werte überwachen,

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die durch Signale an Positionen A, B, C und D dargestellt sind. Aus Pig. 2B ist ersichtlich, daß die Diagonalleitung Dl nur durch die Speicherstelle 20 (dargestellt durch den Kode ABCD) hindurchgeht und daß die Diagonalleitung DU durch die Speicherstellen 22, 33, 11 und OO hindurchgeht. Nimmt man diese beiden Darstellungen, so hat die UND-Schaltung 600 ein Ausgangssignal IDl, wenn die Speicherzelle 20 adressiert ist. UND-Schaltungen 6O6 bis 609 haben Ausgangssignale, welche ein Ausgangssignal 1D4 an einer ODER-Schaltung 618 dann bewirken, wenn ^ eine oder mehrere der Speicherstellen 22, 33» H oder 00 adressiert ist. ODER-Schaltungen 621 bis 627 leiten das Signal, welches die Dekodierung der Diagonalen für den Dekodierer 11 darstellt, zu entsprechenden Treiberleitungen Dl bis D7 weiter und empfangen außerdem entsprechende Ausgangssignale aus dem Dekodierer 14 in Fig. 7.

Gemäß Fig. 7 arbeitet der mit dem Speicheradreßregister B verbundene Dekodierer identisch mit dem Dekodierer 11, mit der Ausnahme, daß seine Ausgänge mit den ODER-Schaltungen 621 bis 627 in den Fig. Sk bis 6C verbunden sind und Signale auf den Leitungen Dl bis D7 liefern.

Unter Bezugnahme auf die Darstellung in den Fig. 8A

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und SB wird nun ein Bit/Abfühl- und Treibersystemselektor beschrieben. Es ist erforderlich, daß die Selektion bzw. das Ansteuern der verschiedenen Treiber, ABfühlverstärker und Bittreiber in Abhängigkeit der relativen Orte der adressierten Speicherstellen gesteuert wird. Im Falle (b) in welchem sich die beiden adressierten Speicherstellen in der gleichen vertikalen Spalte befinden (und deshalb den gleichen AB-Wert haben), wählen Steuersignale die Diagonal- und Vertikaltreiberdrähte sowie die Horizontalabfühlverstärker und Bittreiber aus. In den Fällen (a) und (c), in welchen die adressierten Speicherzellen nicht in die gleiche Spalte fallen, d.h« in welchen sie sich entweder in der gleichen Reihe oder nicht in der gleichen Reihe bzw. Spalte befinden, wählen Steuersignale die Diagonalen und horizontalen Treiberdrähte und die vertikalen Abfühlverstärker und Bittreiber aus, Antivalenzschaltungen 809 bis 812 dekodieren die Adressen in den Speicheradreßregistern 8 und 9 und zeigen jede Ungleichheit zwischen den entsprechenden A- und B-Werten am Ausgang der ODER-Schaltung und jede Ungleichheit zwischen C- und D-Werten am Ausgang der ODER-Schaltung 8l4 an. Die Fälle (a), (b) und (c) werden jeweils durch Signale aus UND-Schaltungen 8I5, 816 bzw. angezeigt. Eine ODER-Schaltung 818 liefert ein Signal immer

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dann, wenn entweder der Fall (a) oder (ö) vorliegt. Extern verfügbare Signale, welche in dem Fachmann bekannter Weise erzeugt werden, sind jeweils in den in Fig» 8B dargestellten Zeitpunkten verfügbar. Demzufolge erscheinen am Ausgang der in Fig. 8A dargestellten Schaltung Signale gemäß folgender Tabelle?

Eingänge Fall'Ca) oder (c) Fall'(fr)

806 Bit/Äbfühl-Adreßtor 803 800

807 Bit/Abfühl-System- 804 801 wahl

808 Treiberwahl 805 802

Unter Bezugnahme auf die Fig. 9A, 9B und 9C wird im folgenden der Systemselektor 24 erläutert. Der Systemselektor stellt jeweils die Verbindung zwischen zwei der vier ODER-Schaltungen' 23 mit dem richtigen Register der Datenregister 8 bzw, 9 der Systeme A bzw« B her, so daß die letzteren jeweils die den Adressen entsprechende Nachricht übermitteln, welche der Speicheranordnung jeweils

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durch die Speicheradreßregister A bzw« B der Systeme A bzw. B eingegeben worden ist. Zum vollen Verständnis der Operation ' " des Systemselektors 24 ist es erforderlich, sich daran zu erinnern, daß die vier Abfühlverstärker 22 besonderen Reihen und daß die vier Abfühlverstärker 25 besonderen Spalten in der Speicheranordnung 1 zugeordnet sind, abhängig von den adressierten Wortspeicherstellen, Wenn die Wortspeicherstellen in der gleichen Reihe adressiert sind, Fall (a), so sind die

Abfühlverstärker entsprechend bezifferten vertikalen Spalten zugeordnet. Wenn sich die Wortspeicherstellen in der gleichen Spalte befinden, Fall (b), so sind die Abfühlverstärker entsprechend bezifferten horizontalen Reihen zugeordnet. Wenn, in gleicher Weise, die Wortspeicherstellen "diagonal" angeordnet sind, d,h. wenn sie sich nicht in der gleichen Reihe bzw. Spalte befinden, Fall (c), so sind die Abfühlverstärker entsprechend bezifferten vertikalen Spalten zugeordnet. Demgemäß ist es bekannt, daß dann, wenn die

fc Speicheradreßsammelleitung 2 entweder eine bestimmte Reihe oder eine bestimmte Spalte bezeichnet, die Nachricht in die gleichbezifferte ODER-Schaltung der ODER-Schaltungen eingegeben wird. Wenn, beispielsweise, die Speicheradreßleitung 2 ein Wort an der Speicherstelle 32 (Spalte V3, Reihe H2) angegeben hat, kann die gespeicherte Nachricht an dieser Speicherstelle entweder im Abfühlverstärker HS2

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oder im Abfühlverstärker VS3 aufgefunden itferden_c Die Wahl, ob die Nachricht entweder im Bereich 2 oder 3 der ODER-Schaltung 23 ist, wird durch die Adresse auf der anderen Speicheradreßsammelleitung 3 bestimmt. Wenn diese eine Adresse angibt, welche ein an der Stelle 12 (Spalte Vl, Reihe H2) gespeichertes Wort bezeichnet, d„h, in der gleichen Reihe wie die durch die andere Sammelleitung angegebenen Worte, so werden die mit den vertikalen Spalten Vl und V3 verbundenen Abfühlverstärker ausgewählt und die in den Speicherstellen 32 und 12 enthaltene Nachricht wird durch die Abfühlverstärker 22, die ODER-Schaltungen 1 und 2 hindurchgeleitet und jevreils in die Datenregister A und B eingegeben.

Gemäß Fig. 9A sind die horizontalen Reihen und vertikalen Spalten, welche durch Adressen in den Speicheradreßregistern 8 bzw, 9 bezeichnet sind, jeweils durch Signale auf Leitungen 900 bis 903 bzw. 904 bis 907 gekennzeichnet. In den Fällen (a) und (c) zeigen die Signale an, daß vertikale Treiber zur Informationsübermittlung verwendet werden, und im Falle (b) zeigen die Signale die Verwendung von horizontalen Treibern an. Wenn beispielsweise jeweils durch Adressen in den Speicheradreßregistern 8 bzw. 9 der Zugriff auf Speicher-

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stellen 32 bzw. 12 erfolgt (Pall (a)), betätigt ein Signal auf einer Leitung 803 UND-Schaltungen 908 und 909 und zeigt auf einer Leitung 901 an, daß die System-A-Adresse den 3V-Treiber erregt hat, und auf einer Leitung 906, daß die System-B-Adresse den IV-Treiber erregt hat.

Gemäß Fig. 9B kann während des Lesens, abhängig davon, welche der UND-Schaltungen 910 bis 917 ausgewählt ist, eine in den ODER-Schaltungen 23 enthaltene Nachricht entweder in das Datenregister 8 oder in das Datenregister 9 weitergeleitet werden. Demzufolge ist die ODER-Schaltung 3 zu dem Datenregister 9 durchgeschaltet,wenn die UND-Schaltung ausgewählt ist, und ist zu dem Datenregister 8 durchgeschaltet, wenn die UND-Schaltung 911 ausgewählt ist. Eine UND-Schaltung muß aus jeder der beiden Gruppen 910 bis 913 bzw. 91¹I bis ausgewählt sein, damit die ODER-Schaltungen 23 mit dem Datenregister 8 bzw. 9 verbunden sind. Zwei UND-Schaltungen, eine in jeder Gruppe, werden durch koinzidente Eingangssignale von den Systemsteuerleitungen System-A-Lesen 300 und System-B-Lesen 302 und von zwei der Leitungen 900 bis 907 ausgewählt. Bei dem Beispiel, bei welchem der Zugriff auf die Speicherstellen 32 bzw. 12 zum Lesen durch die Speicheradreßregister für die Systeme A bzw. B erfolgt,

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erscheinen Signale auf Leitungen 300,302, 901 und 906, welche UND-Schaltungen 911 bzw. 916 erregen und damit . = die dritte ODER-Schaltung der ODER-Schaltungen 25 mit dem Datenregister A und die erste ODER-Schaltung der ODER-Schaltungen 23 mit dem Datenregister B verbinden·

Gemäß Pig. 9C sind während Schreiboperationen die Datenregister 8 bzw. 9 für die Systeme A bzw, B durch den Systemselektor 24 mit den Speicherstellen verbunden, welche durch das Speicheradreßregister jeweils für die Systeme A bzw. B angegeben sind» Ein Paar von UND-Schaltungen in jeder der Gruppen 918 bis 925 und 926 bis 933 wird durch Signale auf einer oder beiden Systemschreibleitungen 301 und 303, sowie einer der Leitungen 900 bis und einer der Leitungen 904 bis 907 ausgewählt. Wenn das Datenregister A ein 1-Bit enthält, leitet die ausgewählte UND-Schaltung der UND-Schaltungen 918, 920, 922 und 924 das1-Bit über die mit dieser verbundene ODER-Schaltung der ODER-Schaltungen 934, 936, 938 und 940 zu den Abfühlverstärkern und Bittreibern 22 und 25 weiter. Wenn das Datenregister A ein Q-Bit enthält, werden UND-Schaltungen 919, 921, 923und 925 sowie ODER-Schaltungen 935, 937, 939 und verwendet. In gleicher Weise arbeitet das Datenregister B

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IMSPECTED

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über UND-Schaltungen 926 bis 933 und. ODER-Schaltungen 93¹I bis

Eine typische FeldeffekttransistorCFETj-Speicherzelle wird mit Bezug auf Fig, 1OA und der Aufbau einer Speicheranordnung aus solchen Speicherzellen wird mit Bezug auf die Fig. 1OB bis IOD erläutert. Fig. 1OA zeigt als Beispiel eine Speicherzelle für ein einzelnes Bit in dem Wort 22, welche durch zwei von drei Koordinaten H2, V2 und Oh zum

" Lese- oder Schreibzugriff auf seinen Inhalt entweder durch zwei Paare von Abfühlleitungen (0)HS2 und (1)HS2 oder (0)VS2 und (1)VS2 ausgewählt wird. Diese Speicherzelle weist eine Verriegelungsschaltung für das Wort 22 auf, und ist den Bereichen VS2 bzvr. HS2 der V-Abfühlverstärker und V-Bittreiber 22 bzw. der H-Abfühlverstärker und H-Bittreiber 25 zugeordnet. Bei Auswahl durch ein Treibersignal D4 und eines der Treibersignale H2 und V2, kann die Verriegelungsschaltung durch Signale auf dem Paar von

fc Abfühldrähten, welche durch ein Torsteuersignal VG auf der Leitung 20 oder HG auf der Leitung 21 erregt sind, abgefühlt, gesetzt oder zurückgestellt werden.

Die Schaltsymbole in derin Fig. 1OA dargestellten

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Schaltung versinnbildlichen jeweils einen Feldeffekt-Transistor entsprechend der dem Fachmann bekannten Terminologie. Es können selbstverständlich auch andere Transistoren bzw« Schaltelemente verwendet werden,, Transistoren 100 bis 105 bilden eine torgesteuerte Verriegelungsdatenspeicherzelle einer bereits vorgeschlagenen Art.Wenn ein D-Treibersignal D^ angelegt ist, kann die Verriegelungsschaltung durch Anlegen geeigneter Signale an Stellen I06 und 107 abgefühlt, gesetzt und/oder zurückgestellt werden. i Gegenüber einer bereits vorgeschlagenen Speicheranordnung ist die Speicheranordnung nach der Erfindung derart verbessert worden, daß ein Zugriff über Leitungen 110 und 111 bei Erregung von Transistoren 108 und IO9 durch ein H-Treibersignal H2 und ein Zugriff über Leitungen 112 und 113 bei Erregung von Transistoren 114 und II5 durch ein V-Treibersignal V2 möglich ist. Leitungen 110 bis 113 stellen über weitere Transistoren II6 bi-s 119, welche für jede Reihe und Spalte der Verriegelungsschaltungen vorgesehen sind, welch letztere * in gegenseitig-exclusiven Paaren entweder durch die V-Torsteuerleitung VG oder die H-Torsteuerleitung HG erregt werden, die Verbindung zu externen Schaltungen bzw» Geräten her, Transistorpaare II6 und 117 sowie II8 und 119 wirken als Tore zu Differentialabfühlverstärkern während des Lesens

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se

und zu Bittreibern während des Schreibens, wobei die Richtung des angelegten Potentials während des Schreibens festlegt, ob die Verriegelungsschaltung auf den 1-Zustand gesetzt oder auf den O-Zustand zurückgestellt wird.

In den Pig. 1OB bis IOD ist die Speicherzelle für Bit 22 zusammen mit anderen Bits dargestellt, welch letztere das erste Bit eines jeden Wortes in der ersten Ebene der Speicheranordnung darstellen« Der Horizontaltreiberdraht H2 ist, außer daß er mit den Transistoren 108 und 109 der Speicherzelle 22 verbunden ist, zusätzlich mit entsprechenden Transistoren in Speicherzellen 32 , 12 (nicht dargestellt) und 02 (nicht dargestellt) verbunden. Der Vertikaldraht V2 ist, außer das er mit Transistoren H¹I und und 115 der Speicherzelle 22 verbunden ist, zusätzlich mit entsprechenden Transi stören in Speicherzellen 23, 21 und 20 verbunden. Die Diagonalleitung d4 ist, außer daß sie mit Transistoren 104 und 105 der Speicherzelle 22 verbunden ist, zusätzlich mit entsprechenden Transistoren in den Speicherzellen 33» 11 (nicht dargestellt) und 00 (nicht dargestellt) verbunden. Die Drähte 112 und 113 sind mit Transistoren 118 und 119 (und anschließend mit H-Abfühlverstärkern und Bittreibern 25) verbunden, mit welchen außerdem entsprechende Drähte von

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.sämtlichen anderen Speicherzellen in der gleichen horizontalen Reihe H2 verbunden sind» In gleicher Weise sind Drähte 110 und 111 mit Transistoren 116 und 117 (und anschließend mit V-AbfÜhlverstärkern und Bittreibern 22) verbunden, mit welchen außerdem entsprechende Drähte von sämtlichen anderen Speicherzellen in der gleichen vertikalen Spalte V2 verbunden sind. Die Transistoren 116 und 117 und entsprechende Transistoren in anderen vertikalen Spalten sind durch ein Signal VG auf der Vertikaltorsteuerleitung 804 auf die Abfühlverstärker und Bittreiber 22 durchgeschaltet, während die Transistoren und 119 sowie entsprechende Paare von Transistoren für andere horizontale Reihen durch ein HG-Signal auf der Horizontaltor st euer leitung 801 auf die Abfühlverstärker und Bittreiber durchgescaltet sind. Die Bereiche 0, 1, 2 und 3 der ODER-Schaltungen 23 sind sowohl mit den horizontalen wie auch mit den. vertikalen Paaren HS und VS zum Lesen verbunden, und die HS- und VS-Leitungspaare empfangen Nachrichten aus den Datenregistern während Schreiboperationen.

Die Wirkungsweise der erfindungsgemäßen Speicheranordnung während des Lesens wird im folgenden unter Bezugnahme auf sämtliche Figuren für den Fall erläutert, bei welchem das System A die Adresse äT5CD (0010) auf der Sammelleitung 2

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zwecks Einlesen der Inhalte der Speicherstelle 02 in die Sammelleitung 4 liefert und bei welchem das System B die Adresse ABCD (1011) auf der Sammelleitung 3 zwecks Einschreiben von Daten auf der Sammelleitung 7 in den Speicherplatz 23 liefert. Die Abhängigkeit zwischen Kodierung und Speicherstellen ist in den Fig. 3A bis 3D dargestellt, in welchen das Adressenformat ABCD die Wortspeicherstelle 02 und AüüCD die Wortspeicherstelle 23 anzeigt.,Das Adressenformat gemäß Fig. 3B ist in den Speicheradreßregistern gemäß den Fig. 3C und 3D gespeichert. Unter Verwendung der oben angegebenen Regeln und unter Bezugnahme auf Fig. 2B zeigt sich für den Fall (c), daß die Wortspeicherstelle 02 erfordert, daß zum Lesen Leitungen D7 und H2 angetrieben und VSO abgefühlt und daß die Wortspeicherstelle 23 erfordert, daß zum Schreiben Leitungen D3 und H3 angetrieben und VS2 erregt sind.

Gemäß Fig. 1 stehen die Signale 0010 auf der System-A-Sammelleitung 2 und 1011 auf der System-B-Adreß-Sammelleitung 3 sämtlichen Dekodierern 10 bis 15 zur Verfügung. Gemäß den Fig. 8A und 8B und gemäß der oben angegebenen Tabelle für Bit/Abfühl- und Treibersystemwahl sind, da AB und CD für beide Systeme nicht gleich sind (Fall (c)),

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Η-Treiber leitung 805, VG-Bit/Abfühlleitung 8O*l und V-Bit/ Abfühl-Adreßtorleitung 803 ausgewählt. Gemäß Pig, 5 betätigen die Signale auf Leitungen CD* und CD UND-Schaltungen 500 und und demzufolge ODER-Schaltungen 502 und 503* so daß Ausgangssignale auf Leitungen H2 und H3 bewirkt werden» Gemäß den Fig. 6a bzw. 6C versorgen die Signale auf Leitungen ATbCD sämtliche Eingänge der UND-Schaltung 615 und bewirken damit, daß die ODER-Schaltung 627 ein Signal an den Diagonaldraht D7 abgibt. In Fig. 7 versorgen Signale auf Leitungen AlCD sämtliche Eingänge der UND-Schaltung 700, so daß ein Signal an eine ODER-Schaltung 701 abgegeben und ein Ausgangssignai auf einer Leitung 2D3 bewirkt wird, welches, gemäß Fig, 4, an eine ODER-Schaltung 623 abgegeben wird, welche ein Signal an die Diagonalleitung D3 abgibt. Gemäß den Fig. 1OB bis IOD werden folgende Treiberleitungen erregt: H2, H3, D3, D7 und VG, Signal VG auf Leitung 80*1 bewirkt die Auswahl der Transistoren II6 und 117 im Bereich VS2 und die Auswahl weiterer entsprechender Transistoren in Bereichen VS3, VSl und VSO der V-Abfühlverstärker und Bittreiber 22. In den Fig, 1OB bis IOD werden unter Verwendung der typischen Schaltung gemäß Fig, 1OA die Transistoren der Speicherzellen 02 und (entsprechend den Transistoren IO8 und IO9 und 104 und 105 in der in Fig.1OA dargestellten Speicherzelle 22) durch Leitungen H2 und D7 und H3 und D3 ausgewählt, welch letztere

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den Verriegelungsschaltungsteil der Speicherzellen 02 und mit dem Vertikalauswählleitungspaar (O)VSO und (I)VSO und (0)VS2 und (1)VS2 verbinden.

Gemäß Pig, 1 hat die Auswahl der Treiber und die Operation der Speicheranordnung 1, wie oben beschrieben, den Zugriff auf die Speicherstellen 02 und 23 sowie die Verfügbarkeit von deren Inhalten an den V-Abfühlverstärkern und Bittreibern 22, Bereiche VSO und VS2, bewirkt, welch letztere die Nachricht in diesen Speicherstellen weiterleiten. Der Systemselektor 24 stellt die Beziehung zwischen Leitungen VS2 und VSO mit demjenigen der Datenregister 8 und 9 her, welches zu dem gleichen System wie die Adresse gehört, welche den Zugriff auf die ihr entsprechende Speicherstelle bewirkt hat. Gemäß Fig. 9A Überwacht der Systemselektor 24 beide Adressen auf den Sammelleitungen 2 und 3· Die Adresse auf der Sammelleitung 2 und das Signal auf der Leitung 803 bewirken eine Erregung der UND-Schaltung 944, welche über die ODER-Schaltung 945 ein Signal auf der Leitung 903 an die UND-Schaltung 913 in Pig. 9B liefert, welch letztere durch ein Signal auf der Leitung 300 ausgewählt ist. Die UND-Schaltung 913 verbindet die ODER-Schaltung 23, Bereich 0, mit dem Datenregister 8. Da die Speicherstelle 02 durch die vom System A auf der Sammelleitung 2 gelieferte Adresse

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angegeben war, sind die Inhalte der Speicherstelle 02 in das System-A-Datenregister 8 über die ODER-Schaltung 23 eingebracht worden. In gleicher Weise bewirkt das überwachen der Adreßnachricht auf Sammelleitung 3 eine Erregung der UND-Schaltung 946 in Fig. 9A, welche ein Signal auf der Leitung 904 über eine ODER-Schaltung 947 weiterleitet und einen Anschluß der UND-Schaltungen 926 und 927 erregt, welche durch ein Signal auf einer Leitung 303 ausgewählt sind. Die UND-Schaltung 91¹I verbindet das Datenregister 9 des Systems B mit der Speicherstelle 23 über ODER-Schaltungen und 935 und gestattet, daß die Datenregisterinhalte in die durch das System B angegebene Speicherstelle auf Leitungen (Q)VS2 und (1)VS2 eingebracht werden. Die Adressen auf den Sammelleitungen 2 und 3 stehen damit in der richtigen Beziehung zu den Daten auf den Systemdatensammelleitungen und 7, welche mit den Datenregistern 8 und 9 verbunden sind.

Im Rahmen der Erfindung bietet sich dem Fachmann über das beschriebene Ausführungsbeispiel hinaus selbstverständlich eine Vielzahl von Vereinfachungs- und ■Verbesserungsmöglichkeiten sowohl hinsichtlich des Aufbaues als auch der Betriebsweise der erfindungsgemäßen Speicheranordnung.

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Claims

Patentansprüche:

(J.* Speicheranordnung mit gleichzeitigem Zugriff auf η Speicherstellen, gekennzeichnet durch eine in einer bestimmten Anzahl von zweidimensionalen Feldern (200, 201) angeordnete Vielzahl von bistabilen Speicherschaltungen (1), welchen jeweils (n+1) Leitungen (H bzw. V bzw. D) zugeordnet sind und auf welche der Zugriff durch gleichzeitiges Erregen von η Leitungen erfolgt, weiter durch (n+1) mit den Leitungen verbundene Dekodier- und Treiberschaltungen (10, 13, 18 bzw. 12, 15, 17 bzw. 11, 14, 16), über welche die genannten η Leitungen gleichzeitig erregbar sind, und durch den Speicherschaltungen zugeordnete η Abfühl- und Treiberschaltungen (22, 25) zum gleichzeitigen Nachrichtenverkehr mit den η Speicherstellen, auf welche der Zugriff erfolgt.

P 2. Speicheranordnung nach Anspruch 1, mit gleichzeitigem Zugriff auf zwei Mehrfachbitwort-Speicherstellen, dadurch gekennzeichnet, daß die Anzahl zweidimensionaler Felder (200, 201) gleich der Anzahl der Bits in einem Wort ist, daß ferner den Speicherschaltungen (Fig. 2C) jeweils drei Eingangsleitungen (211, 212, 210) und zwei Ausgangsleitungsgruppen (2l6, 217 bzw. 218, 219) zugeordnet sind

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und daß die Speicherschaltungen jeweils durch gleichzeitige Erregung von zwei der drei Eingangsleitungen zugänglich sind, daß weiter drei mit den Eingangsleitungen verbundene Dekodier- und Treiberschaltungen (10, "IjJ., 18 bzw. 12, 15, 17 bzw. 11, 14, 16) vorgesehen sind, über welche die genannten beiden Eingangsleitungen gleichzeitig erregbar sind, daß ferner zwei mit den Ausgangsleitungsgruppen verbundene AbfUhl- und Treiberschaltungen (25* 22) vorgesehen sind, welche jeweils zum gleichzeitigen Nachrichtenverkehr mit den beiden Speicherstellen, auf welche der Zugriff erfolgt, auswählbar sind, und daß schließlich mit den Abfühl- und Treiberschaltungen Einrichtungen (19) zum Auswählen von jeweils einer derselben verbunden sind.

j5. Speicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Speicherschaltungen (1) jeweils mit einer Festkörperspeicherzelle (22) versehen sind, welche eine Vielzahl von kreuzweise gekoppelten und damit einen Flipflop bildenden aktiven Bauelementen (100, 101, 102, 103, 104, 105) aufweist.

4. Speicheranordnung nach Anspruch >, dadurch gekennzeichnet, daß jeder Flipflop zwei aktive Bauelemente auf-

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weist und daß jeder Leitung (110, 111 bzw. 112, 11J5) zwei weitere Bauelemente (116, 117 bzw. 119> 118) zugeordnet sind, welch letztere jeweils bei Erregung der ihnen zugeordneten Leitung als Torschaltung wirken.

5. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß jeder Speicherschaltung eine horizontale, eine vertikale und eine diagonale Leitung zugeordnet ist, und daß die gleichzeitige Erregung der diagonalen Leitung und einer unter den horizontalen und vertikalen Leitungen ausgewählten Leitung einen Nachrichtenverkehr mit der betreffenden Speicherschaltung gestattet (Flg. 1).

6. Speicheranordnung nach Anspruch 5, dadurch gekennzeichnet, daß jede Speicherschaltung eine Pestkörperspeicherzelle aufweist, welche gemeinsam mit einer Vielzahl gleicher Speicherzellen auf einem Trägermaterial angeordnet ist und welche mit einer Vielzahl aktiver, kreuzweise zu einem Flipflop gekoppelter Bauelemente versehen ist (Fig.IOD)

7. Speicheranordnung nach Anspruch 6, dadurch gekennzeichnet, daß jeder Flipflop zwei aktive Bauelemente aufweist und daß jeder Leitung zwei weitere Bauelemente zugeordnet sind, welch letztere jeweils bei Erregung der ihnen zugeordneten Leitung als Torschaltung wirken (Fig. 10A).

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