DE2233164C3 - Schaltungsanordnung zur Übertragung von aufeinanderfolgenden Bitstellen zwischen zwei Registern - Google Patents

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Übertragung von beliebig wählbaren, jeweils aufeinanderfolgenden Bitstellen einer n-stelligen Bitfolge »on einem ersten Register in ein zweites Register mit Hilfe von Torschaltungen.

Schaltungsanordnungen zur Übertragung von aufeinanderfolgenden Bitstellen einer Bitfolge z-vischen zwei Registern werden im Rahmen der Datentechnik beispielsweise dann benötigt, wenn eine Information teilweise modifiziert werden soll. Hierzu wird der in Frage kommende Informationsteil aus einem ersten Register in ein zweites Register übernommen, den Modifikationsbedingungen entsprechend verändert und wieder in das erste Register eingespeichert.

Aus der DE-OS 14 99 705 ist eine Schaltungsanordnung zum Übertragen von Daten zwischen Speichern von unterschiedlicher Wortlänge bekannt. Im einzelnen sollen dort jeweils vollständige Datenwörter von einheitlicher, dem Speicher mit der kleineren Wortiänge entsprechender Länge übertragen werden, und zwar derart, daß eine maximale Ausnutzung der Kapazität des Speichers mit der größeren Wo."tlänge erzielt wird. Bei der beschriebenen Schaltungsanordnung geschieht dies in der Weise, daß jedem Speicher ein Zwischenregister von entsprechender Wortlänge zugeordnet ist und daß die Zwischenregister über sechs Vielfach-Torschaltungcn miteinander verbindbar sind, deren jede, in jeweils unterschiedlicher Weise, bei Ansteuerung einen vorgegebenen Teilbereich des ersten Registers mit einem gleichfalls vorgegebenen Teilbereich gleicher Länge des zweiten Registers zwecks Datenübertragung verbindet. Die Ansteuerung der Vielfach-Torschaltungen erfolgt zwangsweise entsprechend dem Ergebnis einer Adressenumrechnung in einem Rechenteil der Schaltungsanordnung.

Bei der bekannten Schaltungsanordnung ist somit zwischen den beiden Registern jeweils nur eine einheitlich vorgegebene Anzahl von Bitstellen übertragbar, wobei auch die Lage dieser Bitstellen innerhalb der gesamten Bitfolge (Wortlänge des Registers) nicht frei wählbar ist, sondern sich zwangsweise aus dem Ergebnis der Adressenumrechnung ergibt.

Der Erfindung liegt demgegenüber die Aufgabe zugrunde, eine Schaltungsanordnung zur Übertragung von aufeinanderfolgenden Bitstcllen einer Bitfolge zu schaffen, bei der sowohl die Anzahl dieser Bitstellen als auch ihre Lage innerhalb der Bitfolge für jeden Übertragungsvorgang frei wählbar ist.

Eine Schaltungsanordnung mit den vorgenannten Eigenschaften ist beispielsweise dann von besonderem Vorteil, wenn die gespeicherten Informationen je nach ihrem speziellen Aussagewert sehr unterschiedliche Wortlängen haben und eine entsprechenc unterschiede ehe Anzahl von Speicher- bzw. Registerelementen ( = Stellen) belegen. Unter dem Betriff Bitfolge ist im gegebenen Zusammenhang die Gesamtheit der in einem Register oder der in einer Zeile eines Speichers enthaltenen Bits verstanden, wobei die Biifolge gegebenenfalls aus verschiedenen digitalen Informationen zusammengesetzt ist. Die Aufgabe der Erfindung ist es somit, diesen verschiedenen Informationen bedarfsweise den Übertragungsweg freizugeben.

Zur Lösung der genannten Aufgabe weist die erfindungsgemäße Schaltungsanordnung die im Patentanspruch 1 gekennzeichneten Merkmale auf. Verschiedene Möglichkeiten zur weiteren Ausgestaltung der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unier Zugrundelegung der Zeichnung näher erläutert.

Fig. I zeigt eine erfindungsgemäße Schaltungsanordnung zur Übertragung von am Ende einer Bitfolge befindlichen Bitstellen;

Fig. 2 zeigt eine erfindungsgemäße Schaltungsanordnung zur Üben i .igung von am Anfang einer Bitfolge befindlichen Bitstellen;

Fig. 3 zeigt eine erfindungsgeniäße Schaltungsanordnung zur Übertragung von innerhalb einer Bitfolge befindlichen Bitstellen.

In Fig. 1 ist ein erstes löstufiges (n= 16) Register A dargestellt, dessen Stufen die mit Binärwerten »0« oder »L« identischen Signale a ... ρ enthalten. Die Gesamtheit dieser Signale a ... μ bildet cine Bitfolge. welche teilweise in ein zweites, z. B. ebenfalls löstufiges Register B übertragen werden soli. Im speziellen Fall nach Fig. I soll ein am Ende der Bitfolge stehender Bereich übertragen werden, d. h. die im Register B links von dem zu übertragenden Bereich befindlichen ^₀ Bitstellen sollen von der Übertragung unberührt bleiben.

Zur Festlegung der Grenze, von der an die im Register A stehende Bitfolge in das Register B zu übertragen ist, ist eine Adressiereinrichtung vorgesehen, mittels derer jede einzelne Bitstelle der Bitfolge angewählt werden kann. Diese Adressiereinrichtung besteht im wesentlichen aus einem Decodierer D, welcher durch Ansteuerung mit einer 4stelligen Adresse (allgemein Iog2 n-stellig) eine (1- aus n/Auswahl trifft, jo Der Decodierer D hat dementsprechend ebenfalls 16 Ausgänge, von denen dem speziellen Beispiel entsprechend einer in Abhängigkeit von der angelegten Adresse ein dem Binärwert »L« entsprechendes Markierbit abgibt. Die übrigen Ausgänge führen sämtlich ein zum Markierbit komplementäres Signal.

Allen Ausgängen des Decodieren D ist jeweils ein ODER-Glied O₀ ... O_!5 zugeordnet. Diese ODER-Glieder verknüpfen jeweils das entsprechende Ausgangssignal des Decodierers D und das Ausgangssignal des dem jeweils nächstniedrigen Ausgang des Decodierers D zugeordneten ODER-Gliedes. Das dem ersten Ausgang des Decodierers D und damit der ersten Stufe des Registers A zugeordnete ODER-Glied Ob liegt mit seinen beiden Eingängen am entsprechenden Ausgang des Decodierers D. Dieses ODER-Glied Ob kann jedoch auch ganz weggelassen werden oder kann das Ausgangssignal mit einem dem Binärwert »0« entsprechenden festen Potential verknüpfen.

Entsprechend der Verknüpfungsfunktion der ODER-Glieder und ihrer speziellen Zuordnung zueinander und zum Decodierer D wird von dem dem adressierten Ausgang zugeordneten ODER-Glied an von allen weiteren ODER-Gliedern ein dem Binärwert »L« entsprechendes Ausgangssignal abgegeben. Diese Ausgangssignale dienen bei der erfindungsgemäßen Schaltungsanordnung als Freigabesignale für die zu übertragenden Bitstellen der Bitfolge.

Die eigentlichen Durchlaßelemente für diese Bitstellen sind UND-Glieder Uj... Up, von denen je eines den einzelnen Stellen des zweiten Registers B vorgeschaltet ist. Diese UND-Glieder U_a... U_p verknüpfen jeweils die Ausgangssignale der Stellen des ersten Registers A und die Ausgangssignale der jeweils entsprechenden ODER-Glieder Ob ... O,v Im UND-Glied U₁ wird somit das Signal der Stufe A₀ des Registers A mit dem Ausgangssignal des ODER-Gliedes Ob verknüpft usw. Ist eine Adresse angelegt, so geben das zugeordnete ODER-Glied und alle in sieigender Ordnung folgenden ODER-Glieder ein dem Binärwert »L« entsprechendes Ausgangssignal ab, womit bei den zugeordneten UND-Gliedern die Konjunktionsbedingung erfüllt ist. Der ausgewählte Bereich der Bitfolge kann übertragen werden.

Im Beispiel nach Fig. 1 ist eine Adressse 0 0 L. L angelegt, der entsprechend der Ausgang } des Decodierers Deine binäre »L« abgibt. Am entsprechenden ODER-Glied Oi wird ebenfalls eine binäre »L« erzeugt, die durch die gegenseitige Verknüpfung der folgenden ODER-Glieder Oa ... O\=, auch an deren Ausgängen erscheint. Damit ist für die UND-Glieder Uj ... U_n die Konjunktionsbedingung erfüllt und der Inhalt (/... ρ der Stellen A₁... 4n des Registers A wird in die zugeordneten Stellen des Registers B übertragen. Die ersten drei Stellen dieses Registers B werden vom Übertragungsvorgang nicht berührt.

Gemäß dem Beispiel nach Fig. 2 sollen am Anfang einer Bitfolge befindliche Bitstellen übertragen werden. Der grundsätzliche Aufbau der Schaltungsanordnung ist gleich dem anhand von Fig. 1 beschriebenen, weshalb entsprechend gleiche Bezugszeichen verwendet werden. Die Bitfolge steht in einem Register A zur teilweisen Übertragung in ein Register B bereit. Der Decodierer gibt wegen der geänderten Aufgabenstellung nunmehr als Markierbit ein dem Binärwert »0« entsprechendes Signal am adressierten Ausgang ab und ist demzufolge mit D bezeichnet. Die nicht ausgewählten Ausgänge des Decodierers D führen sämtlich ein dem Binärwert »L« entsprechendes Signal.

Zur Freigabe bzw. Verriegelung der Übertragung ist den Ausgängen des Decodierers je ein UND-Glied LO ... t/n zugeordnet, das wiederum das entsprechende Ausgangssignal des Decodierers D und das Ausgangssignal des dem jeweils nächstniedrigen Ausgang zugeordneten UND-Gliedes verknüpft.

Für die ersten UND-Glieder ist somit jeweils die Konjunktionsbedingung erfüllt. Vom adressierten Ausgang an wird infolge des Binärwertes »0« des Markierbits jedoch am Ausgang des zugeordneten UND-Gliedes eine binäre »0« erzeugt, die sämtlichen nachfolgenden UND-Gliedern ebenfalls ein Ausgangssij,ial »Gt< aufzwingt.

Den Stellen des Registers B ist wiederum je ein UND-Glied U₃ ... U_p vorgeschaltet, die einerseits mit den Ausgängen der Stellen des Registers A und andererseits mit den Ausgängen der entsprechenden

UND-Glieder Uo... IJ^ des Decodieren D verbunden sind.

Entsprechend dem in Fig. 2 dargestellten Beispiel sollen nur die ersten drei Bits der Bitfolge in das Register B übertragen werden. Mit der Adresse 0 0 1.1. wird die entsprechende Bisteile 3 ausgewählt, von der an der Inhalt des Registers B unverändert erhalten bleiben soll. Die Konjunktionsbedingung ist somit für die ersten drei UND-Glieder U₃ ... U₁- erfüllt und dementsprechend werden die ersten drei Bitstellen in das Register B übernommen.

In Fig.3 ist ein Ausführungsbeispiel einer Schaltung dargestellt, die zur Übertragung von innerhalb einer Bitfolge befindlichen Bitstellen verwendet werden kann. Der Aufgabenstellung entsprechend sind hierzu zwei Biisleiien auszuwählen, nämlich eine, von der an die Bitfolge zu übertragen ist und eine zweite, von der beginnend die Bitfolge nicht mehr übertragen werden soll.

Entsprechend sind zwei Decodierer D und D vorgesehen, von denen der eine, D. als Markierbit eine binäre »0« abgibt und damit die linke Grenze festlegt und von denen der andere, D, als Markierbit eine binäre »L« abgibt und damit die rechte Grenze festlegt. Die beiden Decodierer geben an den nicht ausgewählten Ausgängen jeweils ein zum Markierbit komplementäres Ausgangssignal ab. Insoweit entspricht die Schaltungsanordnung nach Fig. 3 eiru-r allerdings modifizierten Kombination der Fig. 1 und 2, die jeweils einzeln eine Übertragung der Bitfolge ab bzw. bis zu einer markierten Grenze ermöglichen. Dem einen Decodierer D sind UND-Glieder U₀ ... Lh und dem anderen Decodierer DODER-Glieder O»... O₇ nachgeschaltet.

Zur sinngemäßen Zusammenfassung der Ausgangs signale der den Dccodierern D. D nachgesehalleten UND-Glieder U₀... U₇ bzw.ODER-Glieder Ob... O₇ ist jeweils zwei sich entsprechenden UND- und ODER Gliedern ein NOR-Glied Nw ■ ■ ■ N₇₇ zugeordnet, deren Ausgänge nunmehr mit den jeweiligen, dem Register B vorgeschalteten UND-Gliedern U„ ... ίΛ verbunden sind.

Im Beispiel nach Fig. 3 ist eine achtstellige Bitfolge zugrundegelegt. Zur Adressierung der gewünschten Bitsteilen, d.h. zur Bestimmung der Markierbits in den Decodierern D bzw. D, genügt somit jeweils eine dreistellige Adresse.

Durch die NOR-Verknüpfung der Ausgangssignale der UND- und der ODER-Glieder und die Beeinflussung dieser Ausgangssignale durch die gewählten Markierbits wird nunmehr an den NOR-Gliedern, die eine Übertragung zulassen sollen, eine binäre »L« entstehen.

Dem dargestellten Beispiel entsprechend sollen die Bits d, e, /"übertragen werden. Am Decodierer D wird dazu die Adresse OLL angelegt, was bedeutet, daß von der vierten Stelle des Registers A an die Bits zu übertragen sind. Am Decodierer D wird die Adresse 1.1.0 angelegt, wodurch von der siebenten Stelle an die Bitfolgc nicht mehr übertragen wird.
Aus den in Fig. 3 eingetragenen Binärsignalcn läßt sich diese Wirkungsweise in einfacher und eindeutiger Weise entnehmen.

Mit der in F i g. 3 dargestellten Schaltungsanordnung läßt sich durch entsprechende Einstellung der Adresse an den beiden Decodierern ein beliebiger Bereich der

ίο Bitfolge für die Übertragung auswählen. Durch Adressierung über den Decodierern D kann eine beliebige Anzahl von Bitstellen am Anfang der Bitfolgc, durch Adressierung über den Decodierern D kann eine beliebige Anzahl von Bitstellen am Ende der Bitfolge und durch Adressierung beider Decodierer kann eine beliebige Anzahl von Bitsteücn an Anfang und Ende der Bitfolge von der Übertragung ausgenommen werden, so daß die verbleibenden, innerhalb der Bitfolge befindlichen Bitstellen übertragen werden.

Setzt man anstelle der NOR-Glieder N_m ... N₇₁ einfache ODER-Glieder ein, so läßt sich bei gleichem Adressierungsschema eine innerhalb der Bitfolgc befindliche Anzahl von Bitstellcn von der Übertragung ausnehmen.

Mit der beschriebenen Erfindung läßt sich in einfacher Weise eine Maskensteucrung für beliebige Bestellen aufbauen. Ein besonderer Anwendungsfall ist wie schon erwähnt, bei Speichern gegeben, die eine Vielzahl von Informationsworten von verschiedener Länge enthalten. Soll ein in einer Zeile X stehende; Wort ausgelesen werden, so wird diese Zeile durch Vorentschlüssclung einer Zeilenadresse aufgesucht Durch verschlüsselte Angaben über die Anfangsposilior und die in eine Adresse umgesetzte Worlliinge dc< auszulesenden Bereichs der die Zeile ausfüllender Bitfolge kann nunmehr das gewünschte Informations wort ausgelesen werden. Reicht dieses Informations wort über mehr als eine Zeile hinaus, so können mit dci erfindungsgemäßen Schallungsanordnung über die jeweiligen Zeilenadressen auch zusammengehörige Bereiche aus mehreren Zeilen ausgelesen werden.

Die crfindungsgcinäßc Schallungsanordnung isl it einfacher Weise als integrierter Schaltbaustein .? herstellbar. Dieser umfaßt, wie z. B. in F i g. 3 dargestellt die Decodierer D und D und die diesen nachgeschalte ten UND-und ODER-Glieder {/„... U₇. CK,. ..O₇ sowie deren gemeinsam zugeordnete NOR-Glieder Nm .. N₇₇. Die dem zweiten Register B vorgeschalteter UND-Glieder U_s ... Uh liegen zweckmäßigerweisc

so außerhalb des Schaltbausteins S, da ansonsten zu vielt Leitungsanschlüsse den Schaltbaustein S belasten Darüber hinaus ist es auch manchmal zweckmäßig, dit dem zweiten Register S vorgeschalteten UND-Gliedei mit einem zusätzlichen Tor-Signal zu beaufschlagen, se daß ihr Einbringen in den integrierten Schaltbausteir auch aus diesem Grunde nicht erstrebenswert ist.

Hierzu 2 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Schaltungsanordnung zur Übertragung von beliebig wählbaren, jeweils aufeinanderfolgenden Bitstellen einer nstelligen Bitfolge von einem ersten Register in ein zweites Register mit Hilfe von Torschaltungen, dadurch gekennzeichnet, daß zur Übertragung von am Ende oder am Anfang der Bitfolge befindlichen Bitstellen ein Decodierer (D bzw. D) mit η Ausgängen vorgesehen ist, der durch Entschlüsselung einer das erste zu übertragende bzw. das erste nicht zu übertragende Bit bezeichnenden Adresse (ADR) an dem dieser Bitstelle entsprechenden Ausgang ein Markierbit abgibt; das den π Ausgängen des Decodierers (D bzw. D)je ein logisches Element (Oo 15bzw. Uo... π) zugeordnet ist, welches das entsprechende Ausgangssignal des Decodierers (D bzw. D) mit dem Ausgangssisgnal des dem jeweils nächstniedrigen Ausgang zugeordneten logischen Elements verknüpft, so daß die logischen Elemente in Abhängigkeit vom Markierbit Ausgangssignale abgeben, welche die Übertragung der Bitfolge von der markierten Bitstelle an bzw. bis zu dieser Bitstelle vorbereiten; und daß jede Stelle des zweiten Registers (B) mit dem Ausgang eines UND-Gliedes (U₁₁ ... Up) verbunden ist, weiches das Bit der zugeordneten Stelle des ersten Registers (A) mit dem Ausgangssignal des entsprechenden logischen Elements verknüpft.

2. Schaltungsanordnung nach Anspruch 1 zur Übertragung von am Ende der Bitfolge befindlichen Bitstellen, dadurch gekennzeichnet, daß der Decodierer (D) an dem der ersten zu übertragenden Bitstelle entsprechenden Ausgang (z. B. 3) als Markierbit ein dem Binärwert »L« und an allen anderen Ausgängen ein dem Binärwert »0« entsprechendes Signal abgibt und daß die logischen Elemente ODER-Glieder (C„ ... Οι,) sind, die von dem das Markierbit abgebenden Ausgang an ein dem Binärwert »L« entsprechendes Ausgangssignal abgeben.

3. Schaltungsanordnung nach Anspruch 1 zur Übertragung von am Anfang der Bitfolge befindlichen Bitstellen, dadurch gekennzeichnet, daß der Decodierer (D) an dem der ersten nicht mehr zu übertragenden Bitstelle entsprechenden Ausgang (z. B. 3) als Markierbit ein dem Binärwert »0« und an allen anderen Ausgängen ein dem Binärwert »L« entsprechendes Signal abgibt und daß die logischen Elemente UND-Glieder (U₀ . ■. U₁^) sind, die bis zu dem das Markierbit abgebenden Ausgang ein dem Binärwert »L« entsprechendes Ausgangssignal abgeben.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3 zur Übertragung von innerhalb der Bitfolge befindlichen Bitstellen, dadurch gekennzeichnet, daß der Decodierer (D) und die logischen Elemente (Oo ... Oj) einer Anordnung zur Übertragung von am Ende der Bitfolge befindlichen Bitstellen sowie der Decodierer (D) und die logischen Elemente (Uo ■ ■ ■ Ui) einer Anordnung zur Übertragung von am Anfang der Bitfolge befindlichen Bitstellen über logische Verknüpfungselemente (N₀₀ ... Nn) mit den dem zweiten Register (B) vorgeschalteten UND-Gliedern (U₁,... lh) verbunden sind.

5. Schaltungsanordnung nach Anspruch 4 zur Übertragung von innerhalb der Bitfolge befindlichen Bitstellen, dadurch gekennzeichnet, daß die Ausgän ge der mit den Deccdierern (D bzw. D) verbundenen, einander entsprechenden UND- und ODER-Glieder (U₀ ... Ui bzw. O₀ ... O₁) mit je einem NOR-Glied (N₀₀ ... N₇₇) verbunden sind, dessen Ausgangssignal den einen Eingang des der entsprechenden Stelle des zweiten Registers (B) vorgeschalteten UND-Gliedes (U_ä... U_h) steuert.

6. Schaltungsanordnung nach Anspruch 5, gekennzeichnet durch ihre Anwendung zur Übertragung von am Anfang und von am Ende einer Bitfolge befindlichen Bitstellen, indem sie anstelle der NOR-Glieder (N₀₀ ... N₇₇) je ein ODER-Glied enthält.