CN86102372A - 可变存取帧缓冲存储器 - Google Patents

Abstract

一种帧缓冲存储器，包括安排在一个n行(面)和m列矩阵中的一组存储器块。所有的存储器块以相同方式编址，一组m个n比特象素储存在每个存储器地址，每个象素的一个比特储存在每个矩阵面中。每列中每个存储器集成电路块被一共同的行地址选通线选通行地址，而每个面中的每一存储器块被一共同的列地址选通线选通列地址。适当地选通所选行和列地址线，就可以逐个象素方式或逐个面方式把数据写入存储器矩阵，这种数据被写入各自的象素或面，或写入象素或面组。

Description

本发明涉及用于光栅显示的帧缓冲存储器系统，尤其涉及能进行快速图象修正和快速读出修正写入操作的帧缓冲存储器。

由于半导体存储器价格的下降，光栅扫描帧缓冲显示器已日趋通用。待显示的图象储存在大容量的存储器中，这就免去了在荧光屏上以数字来表示象素的强度和/或彩色。适当地把数据记入存储器，就能显示任意图象，使显示器硬件不受图象内容的影响。该帧缓冲存储器配备产生视频信号以刷新显示的硬件，为了改变正被显示的图象还配备了存储器端口，使得主计算机或显示处理器能改变帧缓冲存储器。

互相作用的图形应用需要快速改变帧缓冲存储器。虽然显示处理器的速度对于高性能来说无疑是很重要的，但存储器系统的性能也很重要，例如修正带宽，数据处理器能存取帧缓冲存储器的速率。对给定的存储器技术，帧缓冲存储器存取的隐几何结构可影响该速率。

在通用的帧缓冲存储器中，当一个新的图象要以某种方式与现有的图象组合时，例如，当新图象叠加到现有显示图象上时，要读出现有图象并把它传输到主处理器，主处理器则以适当方式把它和新的图象数据组合起来，然后把此结果写入帧缓冲存储器。该操作过程需要一个存储器读出和一个存储器写入的周期以及为执行象素组合逻辑所需的其它处理器周期。

所需要的是一种装置，它为从帧缓冲存储器读出或向该缓冲存储器写入象素数据的方式提供灵活性，并在读出-修正-写入操作过程中用来加速对帧缓冲存储器中图象的处理过程。

为此，本发明提供一种帧缓冲存储器，它能以多种方式快速存取存储器矩阵中的象素数据。该帧缓冲存储器包括安排在n行（面）和m列矩阵中的一组存储器集成电路块。所有的存储器集成电路块以相同方式编址，相当于一组m个显示象素的数据储存在每个存储器地址中，每个n比特象素数据字的一个比特储存在每个矩阵面中。一矩阵面的每个存储器集成电路块的列地址选通门（CAS）的输入端连在一起，同时每一个面的相应存储器集成电路块的行地址选通门（RAS）连在一起。

本发明的一个方面是通过适当地选通所选择的连在一起的RAS和CAS的输入端，有选择地或者以逐个象素的方式把数据写入矩阵或读出矩阵，这里可以把单个象素或一组达m个象素写入帧缓冲存储器;或者以逐个面的方式把数据写入矩阵或读出矩阵，其中能把一数据字写入或读出一个面，或者在一个存储器写入周期过程中能把不同的多比特数据字从多达n个不同矩阵面写入或读出。

本发明的另一个目的方面是该帧缓冲存储器包含一个组合逻辑电路，后者能在一个写入周期过程中快速修正被写入该帧缓冲存储器阵列的数据，这就免除了在一读出-修正-写入操作过程中需要由主处理器对象素进行修正的操作。

因此，本发明的一个目的是提供一种新的、改进的帧缓冲存储控制器，或以逐个象素的方式或以逐个面的方式有选择地把数据读出和写入帧缓冲存储器。

本发明的另一个目的是要提供一种新的、改进的帧缓冲存储控制器，在一存储器写入周期过程中对被写入帧缓冲存储器的数据有选择地进行修正。

在本说明书的结论部分特别指出了本发明的主题并明确提出了对本发明主题的权利要求。然而，参照附图与说明书，其中相同的参考字是指相同的元件，就能完全明白操作的组成和方法及其进一步的优点和目的。

图1是与本发明相应的帧缓冲存储器的方框图，

图2是图1中输入输出控制器的方框图，

图3是图1中平面0的数据控制器的方框图，

图4是图3中光栅输出组合逻辑电路的方框图，以及

图5A-5D是本发明的读出-修正-写入操作中可能出现的象素图象的图例。

参照图1，以方框图形式描绘的彩色帧缓冲存储器10适用于按照经16比特数据总线14传输的数据和存贮在帧缓冲存贮器中的数据在阴极射线管（CRT）上产生一图象，通过总线14传输的数据来自诸如主计算机或显示处理器系统的控制器件，在阴极射线管12上的图象由象素组成，每个象素的色彩或其它属性是由一个8比特象素数据字的状态控制的。该帧缓冲存储器10包括用于储存象素数据的一个随机存取存储器（RAM）矩阵16、用来控制RAM矩阵16和数据总线14之间的数据流的一组八个数据控制器20、一个用于控制该RAM矩阵16选址的输入输出控制器18以及根据存储在RAM矩阵16中的象素数据在阴极射线管12上产生显示的通用视频输出电路22。数据总线14连同地址总线24以及从外部控制系统来的选择控制线26，共同连接到输入输出控制器18和每个数据控制器20。

RAM矩阵16是8行（面）和16列的结构中一组128个64K×1比特的RAM集成电路块。每个存储器集成电路块有8个地址总线端被连接到来自输入输出控制器18的一个8比特地址总线25上。矩阵16中每个RAM是属于二步式选址的型式。首先，把-8比特行地址置于RAM地址总线25上，并把一行地址选通门（RAS）连到该RAM上，以将行地址选通到该RAM集成电路块上。然后把一8比特列地址置于RAM地址总线25上，并且将一个列地址选通门（CSA）连接该RAM，以将列地址选通入该RAM集成电路块中。按所存储的行和列的地址从RAM读出或向RAM写入数据。每个矩阵16的所有RAM集成电路块的RAS选通输入端共同连接到输入输出控制器18的一个相应的RAS输出端（RASO-RAS15），使得给定列的所有RAM集成电路块的行地址同时被相同的RAS0-RAS15信号选通。同样，每一阵列面的所有RAM集成电路块的CAS选通输入端共同连接到输入输出控制器18的CAS输出端（CAS0-CAS7），使得给定面的所有RAM集成电路块的列地址同时被相同的CAS0-CAS7信号选通。

每个RAM集成电路块还有一数据输入输出端，通过该输入端对RAM集成电路块读出或写入单个数据比特。在一给定矩阵面中所有RAM的数据输入输出端通过一相应的面数据总线60连接到相应的数据控制器20上，使得每一数据控制器20能够向或从一给定面的16个RAM集成电路块输送或接收16比特的数据。每一矩阵面的面数据总线60也引到视频输出电路22，使得数据从阵列16通到视频输出电路，以刷新荧光屏。

每个象素的第一比特储存在矩阵16的面0中。每个象素的第二比特存在处于相同的RAM地址面1中，并且如该象素的第一比特一样处于RAM矩阵16的相同列中。以类同方式把每个象素的后继象素比特存在后继的面中，使得相同象素的所有比特储存在相同地址和矩阵列中，但在不同的面上。由于矩阵16的每个RAM集成电路块包含64K存储单元，并由于矩阵16的每个面中有16个RAM集成电路块，因此在矩阵中能存储总数达64K×16或1024K个8比特象素，而在每个矩阵地址储存16个象素。这就能够，举例说，显示1024×1024个象素。在一次存储器读出或写入操作过程中，适当地选通来自输入输出控制器18的RAS0-RAS15和CAS0-CAS7各线就能区别具有相同RAM地址的RAM集成电路块的各个存储器单元，下文中将有更详细的说明。

帧缓冲存储器10适用于以多种方式把数据写入RAM矩阵16。在象素选择写入模式中，能同时把数据写入矩阵，以修正一个8比特象素中挑选出的比特。面0数据控制器20把该象素的第一数据比特置于该面0数据总线的所有16根线上，这16根线通到0面的16个RAM。以相同方式，后继的数据控制器20把后继象素比特置于后继矩阵面的数据总线的有关面数据输入线上。然后输入输出控制器18选通RAS0-RAS15中的一根合适的线，以便从所选矩阵列的RAM集成电路块选出行地址，然后选通CAS0-CAS7中一根或更多根的线，以便从所选矩阵面的所选RAM集成电路块中选出列地址。这就修正了在所选矩阵列中所选地址上的8比特象素字，而储存在矩阵的其他列中处于相同地址的象素数据保持不变。而且，只有相应于被CAS选通的矩阵平面的比特被写入，而所选象素的其他比特保持不变。

在面选择写入模式中，能够把数据同时写入在存储器矩阵16的一个所选面的多达16个相同编址存储单元，使得在一个写入周期中能改变多达16个相同编址象素的相同比特（即第一比特）。在该模式中，每个数据控制器20把一16比特数据字置于其相关的面数据总线上。输入输出控制器18首先同时选通矩阵16列中的所选择的RAS0-RAS15线，在上述列中储存着需要改变的象素，然后同时只选通CAS0-CAS7线中所选择的一根线，使得只从数据控制器20中一个控制器来的数据写入相应矩阵面的RAM，而其他面的RAM所储存的数据保持不变。

在以面或象素组写入的模式中，数据被写入所选矩阵的列和面相交处的相同编址存储单元中。在这些模式中，该数据控制器把16比特数据字置于有关的RAM数据输入线上，只有与所选矩阵的列和面相关的挑选出的RAS0-RAS15与CAS0-CAS7线被选通，使得数据只储存在接收RAS0-RAS15和CAS0-CAS7选通信号的所选择的RAM集成电路块中。

也能从存储器矩阵16读出数据，并且或以8比特象素字方式（在象素选择读出模式中），或以16比特面字方式（在面选择读出模式中）把数据置于通到外部显示控制器的数据总线14上。在这些模式中，该输入输出控制器18发出RAS0-RAS15选通信号，然后CAS0-CAS7选通矩阵16的所有RAM集成电路块，使得存在每个RAM集成电路块中现有RAM地址处的数据被传输到其相连的面数据控制器10。

在该象素选择读出模式中，该面0数据控制器20把从16个现有编址象素中选择的一个象素的第一比特置于16比特数据总线14的第一根数据线（DATAO）上，这16个现有编址象素是从相关的面0的RAM集成电路块的数据线收到的。以相同的方式，该后继面数据控制器20把从相关面的相应RAM集成电路块收到的后继数据比特置于数据总线14的后继DATA0-DATA7线上。这样，16个现有编址象素中所选择的一个象素的所有8个象素比特都出现在数据总线14的前8根（DATA0-DATA7）线上。

在面选择读出模式中，数据控制器20中只有一个控制器把从矩阵16相关面的RAM集成电路块收到的16比特面数据字置于数据总线14上。

图1的输入输出控制器18在图2中更详细地以方框图形式画出，它包括象素参考寄存器30、象素译码器32、面参考寄存器34、面译码器36、模式寄存器38、输入输出定时和刷新电路40、多路转换器42以及寄存器译码器44。来自显示处理器的所选择的地址总线24之各线，连接到象素译码器32、面译码器36和寄存译码器44的输入端，而地址总线24所选择的其他16根线被分成二组，每组8根，均连到32/8比特多路转换器42的输入端。数据总线14的选择线与寄存器30、34和38的输入端相连。从外部控制系统来的控制线连接到定时和刷新控制电路40的输入端。

输入输出定时电路和刷新控制电路40是通用电路，它根据来自外部显示控制器的控制线26的状态于适当时间产生所需的RAS和CAS信号。定时电路40还产生一控制信号，用以转换多路转换电路42，并提供一刷新信号REF以刷新荧光屏。电路40还产生二组8比特地址字，在荧光屏刷新操作过程中被作为行和列的地址送到多路转换器42的两个输入端。在刷新荧光屏过程中，根据需要由电路40中的内部计数器增加这些行和列的地址，这样，所有的显示缓冲存储器矩阵的行和列的地址都能以适当的顺序产生。

当一相应的地址出现在地址总线24上时，寄存译码器44译出在地址总线24上的地址，并对图2中不同的寄存器产生启动信号，使每个这样的寄存器能储存出现在总线14上的数据。

模式寄存器38储存指示帧缓冲存储器10的读出或写入操作模式的数据。当模式寄存器被寄存译码器44来的一信号在输入端启动时，就通过数据总线14把数据输入模式寄存器38。当进行一次面模式读出或写入操作时，标明“面”的储存在模式寄存器38中的一模式比特被置高电平，而当进行任何字组模式操作时，标明“字组”的储存在寄存器38中的另一模式比特被置高电平。两条寄存器输出线，每条线由这两比特之一的状态所控制，均连接到“或”门46的输入端。该“或”门46的输出端连接到象素屏蔽寄存器30的一个启动输入端A，还被反相器48倒相并输送到象素译码器32的启动输入端B。此外，储存在模式寄存器38中的“面”和“字组”比特分别加到另一“或”门50的非反相和反相输入端。“或”门50的输出端C连接到面屏蔽寄存器34的一个启动输入端，并且也由反相器52倒相并输入到面译码器36的启动输入端D。寄存器30和34以及译码器32和36都具有内部三态输出缓冲器，除了当输出端被信号A、B、C和D启动以外该输出缓冲器都是具有三态的。

当寄存译码器44的一个信号启动象素屏蔽寄存器30输入端时，该参考寄存器30就储存出现在数据总线14的16条线上的16个比特。当象素屏蔽寄存器30被信号A启动输出时，每个储存的比特控制寄存器30的16条三态输出线中一条线的状态。象素译码器32也具有16条三态输出线。当该译码器被信号B启动时，每条线的状态被连接到译码器32输入端的地址总线24中的四条线的状态所控制。象素屏蔽寄存器30的每一输出线连接到象素译码器32的一条相应输出线上，并且也连接到16个“或”门53中各自的一个输入端。携带自定时电路40来的刷新信号REF的一条线加到“或”门57的一个输入端。每一“或”门53的第二输入端共同连接到“或”门57的输出端。每一“或”门53的输出端连接到16个“与非”门54中一相应门的输入端。每一“与非”门54的另一输入端共同接收从电路40来的RAS信号。

每一个“与非”门54的输出包括输入输出控制器18的一个RAS0-RAS15控制输出。这样，在一寄存器写入操作过程中，当RAS信号加到“与非”门54的瞬间，RAS0-RAS15线的状态或由寄存器30或由译码码32的三态输出线所控制。如果系统处于面或字组模式，信号A是高电平，象素寄存器30进行控制。如果系统正以象素选择模式操作（既非面亦非字组模式），信号B是高电平，译码器12的输出进行控制。在刷新操作过程中，来自电路40的REF信号被置高电平，促使“或”门57和53的输出信号变高，这样，当连到“或”门53的RAS线受激时，使得所有RAS0-RAS15的线被“与非”门54激励（变低），这些与象素屏蔽寄存器30或象素译码器32的输出线的状态无关。

当从寄存译码器44来的信号启动输入时，面屏蔽寄存器34就储存出现在数据总线14的8条线上的8个比特。当寄存器34被信号C启动输出时，每个存储的比特控制寄存器34的8条三态输出线中一条线的状态。面译码器36也有8条三态输出线，当译码器受信号D启动时，每条线的状态由三条地址线24的状态进行控制。面屏蔽寄存器34和面译码器36的8条输出线中相应的每条线共同连接到8个“或”门55中各自的一个输入端。“或”门57的输出也加到8个“或”门55的每个“或”门的第二输入端。每个“或”门55的输出端连到8个“与非”门56的各自的一个输入端，而从定时电路40来的CAS信号则共同输送到每一“与非”门56的第二输入端。

每一“与非”门56的输出包括输入输出控制器18的一个CAS0-CAS7控制输出。这样，在一存贮器写入操作过程中，8条CAS0-CAS7线的状态于CAS信号输送到“与非”门556的瞬间或被寄存器34或被译码器36控制，取决于信号C和D的状态。如果该系统处于“字组模式或象素模式，信号C就高，面屏蔽寄存器34就控制CAS0-CAS7线的状态。否则，信号D变高，面译码器36就实行控制。在刷新过程中，REF输入信号变高，把“或”门57和55的输出信号置高，使得当CAS信号变高时，每个“与非”门56的输出受激（变低）。CAS0-CAS7信号的状态不受储存在面屏蔽寄存器34或面译码器36中的数据的影响。

在刷新周期中，定时电路40向“或”门57发出一高REF信号，向多路转换器42传输-8比特行地址和一8比特列地址，并切换多路转换器22的状态，使得8比特行地址传送到矩阵16的每个RAM集成电路块。然后，定时电路40选通连到“与非”门54的RAS线，使每一RAS0-RAS7线上的电平变低，从而使得每一RAM集成电路块储存行地址。然后，电路40切换多路转换器42的状态，把列地址送到矩阵16的每一RAM集成电路块，并激励连到每个“与非”门56的CAS线。然后，每一CAS0-CAS7线的电位变低，并选通矩阵16每一RAM集成电路块的列地址。从每一RAM集成电路块现有地址来的数据传输到视频输出电路22，电路22用此数据刷新CRT12的显示。定时电路重复该操作，适当递增行和列的地址，直到选取过所有地址为止，从而刷新荧光屏上的每一象素。定时和刷新控制电路与电路40和视频输出电路22相类似，是本技术领域中众所熟悉的，因此不再在此详述。

在一存储器写入操作过程中，输入输出控制器18的操作模式由储存在模式寄存器38中的“面”和“字组”数据比特来控制。欲以象素选择写入模式工作，模式寄存器38的“面”和“字组”比特都得置于低电平，使信号B和C变高，从而启动象素译码器32和面屏蔽寄存器34的输出。象素屏蔽寄存器30和面译码器36的输出保持三态。一个8比特数据字置于数据总线14上，相应于矩阵16的能被写入面时，该8比特数据字的每个比特位置为逻辑1（高逻辑级），而相应于矩阵16保持不变的面时，每个比特位置为逻辑0，然后由寄存译码器44来的信号选通面屏蔽寄存器34的该8比特数据字。寄存器34中的高电平比特使相应的“或”门55的输出信号变高。适当的4比特地址加到象素译码器32的输入端，使得象素译码器32的一个被选择的输出信号变高，而其他15个输出信号保持低电平。该相应“或”门53的输出电平也变高。16比特RAM矩阵地址被置于地址总线24上，电路40切换多路转换器42的状态，使得16比特地址中的8比特行地址部分送到矩阵16中每一RAM集成电路块的地址输入端。

然后，输入输出定时电路40产生一RAS信号，它与“或”门53的高输出信号相组合，使“与非”门54中的一个相应门向RAM矩阵16的一个所选列发出一负向RAS0-RAS15选通信号，从而选通所选矩阵列中每个RAM的8比特行地址。然后，该输入输出定时电路40转换多路转换器42的状态，使得包含RAM矩阵16列地址的另一组8根地址线连接到RAM矩阵16中每一个RAM的地址端。然后，定时电路40产生一个CAS信号，与所选“或”门55的高输出一起使每个相应的“与非”门56产生一负向的CAS0-CAS7选通信号。这样，多达8个所选的RAM矩阵面由CAS0-CAS7选通，而只有一个RAM矩阵列由RAS0-RAS15选通，使得在一个象素选择写入操作过程中只有一个所选象素的多达8个比特被存取。

欲以面选择写入模式进行操作，模式寄存器38的“面”比特被置高而“字组”比特是低位。这使信号A和D变高，其输出启动象素屏蔽寄存器30和面译码器36。象素译码器32和面屏蔽寄存器34的输出是三态的。16比特数据字储存在使所选输出信号变高的象素屏蔽寄存器30中，这16比特数据字在矩阵16中相应于被写入的列的每个比特位置为逻辑1，在矩阵16中相应于保持不变的列的每个比特位置为逻辑0。一个三比特地址加到面译码器36的输入端，使面译码器的一个被选输出信号变高。在地址总线24上有了适当的16比特地址，输入输出定时电路40就产生RAS和CAS信号，如象素选择模式所述的那样，转换多路转换器42。然而，在此模式中，从所选的1个到16个RAM矩阵列是由RAS0-RAS15选通的，但RAM矩阵只有一个面是由CAS0-CAS7选通的，使得在一写入周期中矩阵16只有一个被选矩阵面16的多达16个被选RAM集成电路块将存储一个数据比特。这样，在该面写入模式情况下，在一个写入周期中，能存取多达16个相同编址象素的一个相应的比特。

欲以象素或面字组写入模式工作，模型寄存器38的“字组”比特需被置高，使信号A和C变高，其输出启动象素屏蔽寄存器30和面屏蔽寄存器34。所选的16比特数据字储存在象素屏蔽寄存器30中，使象素屏蔽寄存器30的多个被选输出信号变高，这与16个比特字中哪些比特是1有关。所选的8比特数据字储存于面屏蔽寄存器34中，使一些被选的面屏蔽寄存器36的输出信号变高，这与8比特字中哪些比特是1有关。当定时电路40产生该RAS和CAS信号时，RAM矩阵16的一或多个列由RAS0-RAS15有选择地选通，然后RAM矩阵的一或多个面由CAS0-CAS7有选择地选通。因此，在面或象素字组写入模式中，只有既收到RAS0-RAS15又收到CAS0-CAS7选通信号的所选RAM集成电路块才储存从有关数据控制器20来的数据。这样，在该字组模式情况下，在一个写入周期中就可写入多达16个相同编址象素中多达8个比特。

在存储器读出操作过程中，该显示控制器把16比特RAM矩阵16的地址置于地址总线24上，并在中心线26的一条线上产生一读出信号，加到“或”门57的第二输入端。该“读出”信号使“或”门51的输出信号变高。多路转换器42进行转换，把总线24地址的前8个比特加在连接该矩阵的总线25上。然后定时电路40产生RAS选通信号，使所有“与非”门54变到低位，激励该RAS0-15选通线。接着，多路转换器42进行转换，把从地址总线24来的其他8个比特传送到连接RAM矩阵的地址总线25，然后激励该CAS选通信号，使“与非”门56激励所有的CAS0-15线。这样，在读出形成过程中，矩阵16的所有RAM被RAS和CAS选通。

图3以更为详细的方框图画出了图1中面0数据控制器20。除了一条相应的DATA0-DATA7线在两处与每个数据控制器相连之外，与RAM面1-7有关的每个数据控制器20的布局和操作与面0数据控制器相同。在象素模式操作过程中，所使用的另外的数据线连接也在图1中作了描述，现说明如下。

参见图3，在面或象素选择读出模式中，从16个面0RAM中每个RAM读出的一个比特数据，通过面0数据总线60，经缓冲器62和32/16比特多路转换器64，进入数据寄存器66。多路转换器64的切换位置是由一读出/写入周期指示信号所控制，该指示信号从显示处理器经控制线26传输出来。在面选择读出模式中，一旦将数据存入数据寄存器66中，从面0的RAM发出的16比特数据字就可以通过缓冲器68和数据线14，进一步传送到显示处理器。另一方面，在象素选择读出模式中，只有存放在数据寄存器60中的16比特字的一个被选比特才能通过数据总线14的DATA0线传送到显示处理器。该比特的选择是把地址总线24上一个适当的4比特地址，通过缓冲器75加到16/1多路转换器72来实现的。多路转换器72将数据寄存器66的一个被选输出线通过一个三态输出缓冲器74，连接到DATA0线。

在任意写入模式操作期间，写入面0RAM中的数据起初是存在数据寄存器66中，然后再通过缓冲器70和面0数据总线60，传送到RAM矩阵16中。在存储器写入操作的准备中，在存入数据寄存器66以前，待写入存储器的数据可从多个数据源得到并可用多种方法操作。数据操作可以由显示处理器按通常方式来进行，然后，在一存储写入周期内，传送到数据寄存器66。然而，本发明也允许从光栅输出组合逻辑电路82的16比特数据字的输出D来获得被操作的数据，该16比特的被操作数据被加到多路转换器64的第2个16比特输入端。

逻辑电路82有三个16比特输入端A、B和C，适于用来产生16比特输出字D，其中每一比特都是三个输入字A、B和C相应比特的某种所选择的逻辑组合。在读出操作期间，逻辑电路82输入端A的16比特数据字可由面0RAM读出，并经缓冲器62、32/16比特多路转换器92和锁存器94传送到终端A。多路转换器92的转换状态是由控制多路转换器64切换状态的控制线上的同一读出/写入控制信号来控制的。另一方面，在存储器写入操作期间，在逻辑电路82终端A出现的数据也可以通过数据总线14、缓冲器76、锁存器78、多路转换器80和92以及锁存器94，从外部显示控制器传送到终端A。在数据寄存器66中所储存的16比特字加到逻辑电路82的输入端B。

用8比特字对规则寄存器86进行预加载，然后再把此8比特字加到逻辑电路82的控制输入端，用此方法来选择由逻辑电路82所将进行输入信号的特定逻辑组合。该8比特数据字通过数据总线14、缓冲器76和锁存器78传输，而锁存器78的输出端与规则寄存器86的数据输入端连接，这样，该8比特数据字就被加载入规则寄存器86。

参见图4，用方框图形式画出了逻辑电路82的一个优选实施例，它包括一组16个8/1多路转换器96，用MUX0-MUX15标示。8根数据线（R0-R7）中的每根线均载有存储在规则寄存器86中的一个比特规则数据，这些数据线被连接到每个多路转换器96的8个输入端。在逻辑电路82的A、B和C输入端出现的每个16比特字的第一比特A0、B0和C0，分别加到MUX0的三个控制输入端的一个相应端。同样，逻辑电路82的A、B和C输入的后继比特，加到后继多路转换器96的控制输入端。每个多路转换器82的单个比特输出D0-D15，包括逻辑电路82的16比特输出D的自己的一个比特。

每个多路转换器96传送一个数据比特（0或1），此数据比特是由规则寄存器86输出线R0-R7中的一根被选线载送到有关的多路转换器输出线D0-D15，按照多路转换器控制端出现的三比特码A0-A15、B0-B15和C0-C15来选择R0-R7。因此，出现相应于A0-A15、B0-B15和C0-C15输入状态的任一组合时，只要把适当的8比特数据储存在规则寄存器86中，以适当地建立R0-R7线的状态，就可以为每个多路转换器96编制程序来产生一种D0-D15输出状态。

在面选择或面字组模式的存储器写入操作过程中，可把一个16比特数据字从图3的显示控制器20，经数据总线14、通过缓冲器76、锁存器78以及32/16比特多路转换器80，送到光栅输出组合逻辑电路82的输入端C。多路转换器80的转换位置是由预先储存在模式寄存器84的面模式数据比特（面）所确定的。模式寄存器84与图2中的模式寄存器38相类似。模式寄存器84是由数据预先加载的，该数据是从外部显示控制器通过数据总线14、通过缓冲器76和锁存器78传入模式寄存器84的。

因此，由显示控制器传送到逻辑电路82输入端C的16比特字，可以根据需要利用逻辑电路82来加以修正，然后通过输出D和多路转换器64到达数据寄存器66，并将其存入，接着写入面0RAM集成电路块的被选地址中。

在面选择写入模式中，RAM矩阵16中仅有一个被选中的面是由CAS选通的，而矩阵16的从1到16个被选列是由RAS选通的。这样，仅有一个控制器20的寄存器66中储存的数据被写入相应面的RAM中，而且只写入也已被RAS选通的RAM中。因此，在一个单一的写入周期中，从1-16个相同编址象素的一个相应比特被重新写入。

在面或象素组写入模式中，RAM矩阵16中一或更多个被选面是CAS选通的，而RAM矩阵中1-16个被选列是RAS选通的。这样，在一或更多个控制器20的寄存器66中所储存的数据被写入已被RAS选通的相应面的RAM中。按此方法，在一个单一的写入周期中，将1-16个相同地址的象素中1-8个相应比特重新写入。如果在每个面控制器20的光栅输出组合逻辑电路82的终端D处出现的数据相同的话，则在每个面控制器20的寄存器66中所存储的数据也将是相同的，并且写入每一面的数据将具有相同方式。但是，由于每个面控制器20的规则寄存器86可以独立加载，并由于每个面控制器20的数据寄存器66或锁存器94也可以独立加载，因此，每个面控制器的逻辑电路82的输出D可以不同于任何其它面控制器的输出。这样，在一个面字组模式写入操作过程中，在每个面中可以写入不同的数据。

在荧光屏上显示新字符时，面字组写入模式特别有用。组成字符的象素是一种颜色，而组成背景的象素则是另一种颜色。要使象素成为所选定颜色，相应象素数据的比特必须尊照特定格式。显示控制器能够分别把规则数据置入每个面的规则寄存器86中，这样，如果在输入端C已出现的字的一个比特是高电平时，则在输出端D的相应比特将具有该面的适当状态，从而产生所选的字符的颜色。同样，如果该比特在输入端C处于低电平，相应输出端D的比特状态将适于此面产生所选择的底色。然后，利用面字组写入模式，显示控制器能够经数据总线14传送16比特字到每个显示控制器20的各逻辑电路82的输入端C。其中，每一比特的状态控制写入到矩阵16的一个象素的颜色。这样，在一个单一的写入周期中，能够写入多达16个象素。虽然先要花费一些时间在规则寄存器中建立起该数据，但是，如果利用相同二进制彩色图表来修改大量象素，那么，这种方法较以逐面或逐个象素方式把数据写入矩阵16要节约时间。

在存储器写入操作时间，用象素选择模式或象素组模式，一个8比特数据字可以通过数据总线14的头8根线（DATA0-DATA7），传送到每个面数据控制器20。在面0数据控制器20中，在DATA0线上出现的比特通过缓冲器88和锁存器90传到多路转换器80的第二组16个输入端。此16个终端连接在一起，使DATA0线上的比特出现在每一终端上。当储存在模式寄存器84中的“面”比特指出正在进行的是象素操作而不是面模式操作时，多路转换器80把一个单一的比特数据从锁存器90送到逻辑电路82输入端C的所有16个输入端。这样，加到输入端C的字将均为“1”或均为“0”，视数据总线14的DATA0线上传输的的比特状态而定。然后，如果需要的话，可以利用逻辑电路82修改出现在终端C的该16比特字，并经输出端D和多路转换器64传到数据寄存器66，在此将其存储。此后，被存储字的第一个比特可以写入面0RAM的所选象素存储单元中。

在象素选择或象素组模式中，其它7个面数据控制器20以相同方式工作，每个数据控制器20均从数据总线14的有关DATA1-DATA7线接收到一个数据比特，将此比特送到其逻辑电路82的C输入的每个终端，按照存储在其规则寄存器86中的逻辑规则数据来修改终端C处的结果字，并将结果存到其数据寄存器66中。此后，把存储在每一面数据控制器的数据寄存器66中的字的适当比特，在所选择的象素地址，写入到其有关面的RAM中。

在象素选择写入模式中，只有一个RAM矩阵16被选列是由RAS选通的，而矩阵16的1到8个被选面是CAS选通的。这样，在1到8个面控制器20的寄存器66中所存入的数据仅被写入一个相应的RAS选通的RAM中。因此，在一个单一的写入周期中，仅有一个象素的一个或更多个比特被重新写入。

在象素组模式中，RAM矩阵16的一个或多个被选列是RAS选通的，而RAM矩阵16的1到8被选面是CAS选通的。这样，在1到8个控制器20的寄存器66中所存储的数据将被写入1到16个相应的RAS选通的RAM中。因此，可以重新写入1-16个相同地址象素的一个或更多个相应比特。当用一种单一的颜色占满显示器的大量面积时，象素组模式是有用的。

数据控制器20的布局以及逻辑电路82的可编程序特点，能以很多方法来操作象素和面字数据，从而允许在矩阵16中快速读出、修正和写入数据。光栅输出组合逻辑电路82的典型使用例参见图5A-5D。图5A示出图1的阴极射线管12上现有显示的一部分，其中每个小方块是一个象素。在该块显示面积中，现有的图象是在纯白底色上的黑“+”字，虽然它可能是任何其它图案。图5C表示一种图形字，这是白底上的一个大黑“×”，作为一个浓淡点图，叠加在图5A的已有图象上，形成一个如图5D所示的新图象。在图5D中，已有显示的交变象素被改变，使与图5C图形字符的相应象素匹配。这就产生了图5C的字符叠加在图5A的字上这一错觉。

另一个16比特数据字表示一个定义为浓淡点图的点画图形，如图5B所示。为了完成图象的重叠，在面字组写入模式操作期间，该16比特数据字通过数据总线14传输，并加到每个面数据控制器20的逻辑电路82的A输入端上。然后，在面字组模式读出操作期间，包括现有显示的16个象素的16比特数据字从矩阵的每个面读出，并被存入每个相应数据控制器20的数据寄存器66中。这样，所存入的数据出现在每个面数据控制器20的逻辑电路82的终端B。然后，在面字组写入操作期间，与图5C中图形字符的16个象素的比特相应的一个16比特字，由显示控制器通过数据总线14，传到每个面控制器20的逻辑电路82的终端C。这样，每个逻辑电路82的输出D存到寄存器66中，并被写入有关的矩阵16面的16个RAM集成电路块中。

如果存储在每个规则寄存器86中的比特以这样方式选出，使得逻辑电路82的每一输出比特D0-D15是输入比特A0-A15、B0-B15和C0-C15的适当组合，则如上所述，在所有象素被读出、修改和重写后，会出现如图5D所示的新的图象。在此例中，如果由储存在所有面中的逻辑1表示黑，而由储存在所有面中的逻辑0表示白，那么，适当的组合规则是“多数决定操作”，其中如果有关的A、B和C输入中的二个或二个以上是1，则D端为1。如果一个二进值11101000存储在规则寄存器86中，就实现多数决定操作。这种手段使所有象素数据操作会出现在写入周期期间，而在读出和写入操作之间不需要另外的显示控制器操作时间来完成数据的操作。

因此，本发明中的帧缓冲存储器10，允许外部控制系统把数据从或向存储器矩阵16读出或写入，以多种方式对矩阵进行存取。此外，在数据读出或写入操作期间，逻辑电路82及数据控制器20的相关电路允许快速处理图象数据。

尽管已示出和说明了本发明的一个优选实施例，然而，对于本领域的技术人员来说，显然可以作出许多改变和修正，而不超越本发明的广义范围。例如，改变矩阵16的面的数目，很容易使本发明适用于不是8比特象素的情况;利用其他尺寸的RAM集成电路块并适当地调整各种寄存器、多路转换器和其他元件的数据宽度，本发明也能够用于非16比特RAM选址。所附上的权利要求书是为了（包括符合）本发明真正实质和范围的一切改变和修正。

Claims (9)

1、一种帧缓冲存储器，其特征在于包括：

一个存储器单元矩阵，具有多个安排在许多个面里的多个相应的可寻址存储器单元，每个面具有多个存储器单元，所述存储器单元面中每个面储存多个多比特象素中每个象素的一个相应比特，使得在每个存储器矩阵地址中储存多个象素；

对任一所选面的存储器单元同时寻址的装置；

对在多个面中的一个所选相应存储器单元同时寻址的装置。

2、一种帧缓冲存储器，其特征在于包括：

一个存储器单元矩阵，具有安排在许多个面中的多个以可相同方式寻址的存储器单元，每个面具有多个存储器单元，所述存储器单元面中每个面储存多个多比特象素中每个象素的一个相应比特，使得在每个存储器矩阵地址储存多个象素;以及

对任意所选面组中的任意选择的相应存储器单元组同时选址的装置。

3、一种帧缓冲存储器，其特征在于包括：

一个存储器单元矩阵，具有多个安排在多个面中的多个可寻址存储器单元，每个面具有多个存储器单元，所述存储器单元面中每个面储存多个多比特象素中每个象素的一个相应比特，使得在每个存储器矩阵地址储存多个象素;

对在所选面组中任意选择的相应存储器单元组同时选址的装置;

用于传输帧缓冲存储器输入和输出数据的数据总线;以及

多个数据控制器装置，所说控制器装置中的每一个能对所述数据总线进行存取，并能在一相应面的每个编址存储器单元存取数据。

4、根据权利要求3中所述的一种帧缓冲存储器，其中每个所述的数据控制器装置还包括：

把所述数据总线上的一个输入数据字的独立比特传输到相应面中每一存储器单元的装置;以及

把输入数据字的一个所选比特传输到相应面中每个存储器单元的装置。

5、根据权利要求3所述的一种帧缓冲存储器，其中，所述数据控制器装置中的每一个装置还包括：

把由相应面的每个现有编址存储器单元所储存的一个比特置于数据总线的一根相应线上的装置;以及

把由相应面的一个所选现有编址存储器单元所储存的一个比特置于数据总线的一条所选线上的装置。

6、一种帧缓冲存储器，其特征在于包括：

一个存储器单元矩阵，具有安排在多个面中的许多以相同方式可寻址存储器单元，每个面具有多个存储单元，所述存储器单元面中每一个面储存多个多比特象素中每个象素的一个相应比特，使得在每个存储器矩阵地址储存多个象素;

对在任意所选面组的任意选择的相应存储器单元组同时寻址的装置;

用于传送帧缓冲存储器输入和输出数据的一条数据总线;

用以产生数据的多个装置，该数据表示由所述数据总线传输的所选输入数据和被存储的屏蔽数据之组合，以及相应于每个所述存储器单元矩阵面的一个所述数据产生装置;及

把所述产生的数据从每个所述产生装置传输到相应面中的编址存储器单元并存储在其中的装置。

7、根据权利要求6所述的一种帧缓冲存储器，其中每个所述产生装置包括：

储存一个规则数据字的装置;以及

多个多路转换器，每个多路转换器选择所述规则数据字的一个比特为所述被产生的数据的一个独立比特，根据所述输入数据和所述被存储的屏蔽数据的相应比特的状态，由每个多路转换器选择所述规则数据比特。

8、根据权利要求6所述的一种帧缓冲存储器，其中由每个产生装置独立地存储所述规则数据，使得传输到每个面的相应存储器单元的数据可以有选择地不同。

9、根据权利要求6所述的一种帧缓冲存储器，其中由每个数据控制器独立地存储所述屏蔽数据，使得由每个数据控制器装置传输到每个面的相应存储器单元的数据可以有选择地不同。

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