JPH0522240B2 - - Google Patents
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- JPH0522240B2 JPH0522240B2 JP57225201A JP22520182A JPH0522240B2 JP H0522240 B2 JPH0522240 B2 JP H0522240B2 JP 57225201 A JP57225201 A JP 57225201A JP 22520182 A JP22520182 A JP 22520182A JP H0522240 B2 JPH0522240 B2 JP H0522240B2
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- bit
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- plane
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- 239000000049 pigment Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000003086 colorant Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004260 weight control Methods 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は多色グラフイツク表示機能をもつデイ
スプレイ装置に用いられるパターン書込み制御回
路に関する。
スプレイ装置に用いられるパターン書込み制御回
路に関する。
従来、グラフイツク表示機能をもつCRTデイ
スプレイ装置におけるビデオRAMへの書込み
は、読出し→修飾→書込みの各制御を必要として
いた。即ち、或る座標上の１ドツトをオン又はオ
フする場合、そのドツトが存在するメモリアドレ
スを計算して、そのアドレスの内容（バイト又は
ワード単位）を読出し、上記座標に相当するビツ
トをオン又はオフするビツト修飾を行なつた後、
そのビツト修飾されたデータをバイト又はワード
単位で上記読出し時と同一のアドレスに書込まな
ければならない。
スプレイ装置におけるビデオRAMへの書込み
は、読出し→修飾→書込みの各制御を必要として
いた。即ち、或る座標上の１ドツトをオン又はオ
フする場合、そのドツトが存在するメモリアドレ
スを計算して、そのアドレスの内容（バイト又は
ワード単位）を読出し、上記座標に相当するビツ
トをオン又はオフするビツト修飾を行なつた後、
そのビツト修飾されたデータをバイト又はワード
単位で上記読出し時と同一のアドレスに書込まな
ければならない。
このように、従来では、ビデオRAMへの表示
データ書込みに対して、読出し、修飾、書込みの
各制御が必要となることから、制御が繁雑とな
り、従つてソフトウエアにかかる負担が大きく、
かつ書込み処理に多くの時間を必要とし、この種
表示システムの高性能化を計る上で大きな妨げと
なつていた。特に多色表示機構をもつ所謂カラー
グラフイツクデイスプレイ装置においては、ビデ
オRAMを複数画面分（例えば16色表示の場合は
４プレーン）設ける必要があり、それぞれのプレ
ーンに対して別個に上記したバイト読出し、ビツ
ト修飾、バイト書込等を行なわなければならない
ことから、上述の各種問題点がより顕著なものと
なつていた。更に、従来では、上記カラーグラフ
イツクデイスプレイ装置において、グラフイツク
メモリを例えば１画面（プレーン）・16KB（キロ
バイト）で４プレーン構造とした場合、CPU側
からみた上記メモリアクセスのためのアドレス空
間は、16KB×４＝64KBが必要となり、各プレ
ーンのアドレス計算に多くの時間が費されてい
た。
データ書込みに対して、読出し、修飾、書込みの
各制御が必要となることから、制御が繁雑とな
り、従つてソフトウエアにかかる負担が大きく、
かつ書込み処理に多くの時間を必要とし、この種
表示システムの高性能化を計る上で大きな妨げと
なつていた。特に多色表示機構をもつ所謂カラー
グラフイツクデイスプレイ装置においては、ビデ
オRAMを複数画面分（例えば16色表示の場合は
４プレーン）設ける必要があり、それぞれのプレ
ーンに対して別個に上記したバイト読出し、ビツ
ト修飾、バイト書込等を行なわなければならない
ことから、上述の各種問題点がより顕著なものと
なつていた。更に、従来では、上記カラーグラフ
イツクデイスプレイ装置において、グラフイツク
メモリを例えば１画面（プレーン）・16KB（キロ
バイト）で４プレーン構造とした場合、CPU側
からみた上記メモリアクセスのためのアドレス空
間は、16KB×４＝64KBが必要となり、各プレ
ーンのアドレス計算に多くの時間が費されてい
た。
上述した如く、従来のカラーグラフイツクデイ
スプレイ装置においては、パターンの書込み処理
に多くの時間が費され、システムの性能を向上さ
せる上で大きな妨げとなつていた。
スプレイ装置においては、パターンの書込み処理
に多くの時間が費され、システムの性能を向上さ
せる上で大きな妨げとなつていた。
本発明は上記実情の鑑みてなされたもので、カ
ラーグラフイツク用ビデオRAMへのパターンの
書込み処理を高速化できるパターン書込み制御回
路を提供することを目的とする。
ラーグラフイツク用ビデオRAMへのパターンの
書込み処理を高速化できるパターン書込み制御回
路を提供することを目的とする。
本発明はカラーグラフイツク用ビデオRAMの
書込み機構に、上記ビデオRAMへの書込みデー
タ（ドツトパターンデータ）をそのビデオRAM
の色画面単位即ちプレーン単位をもつて、複数の
対応するプレーンに同時に色素情報を供給制御す
る手段を設けて、上記ビデオRAMの各プレーン
を同時に書込みアクセス制御する構成としたもの
で、これにより、上記ビデオRAMへの各色画面
毎のパターンの書込みを高速に行なうことができ
る。
書込み機構に、上記ビデオRAMへの書込みデー
タ（ドツトパターンデータ）をそのビデオRAM
の色画面単位即ちプレーン単位をもつて、複数の
対応するプレーンに同時に色素情報を供給制御す
る手段を設けて、上記ビデオRAMの各プレーン
を同時に書込みアクセス制御する構成としたもの
で、これにより、上記ビデオRAMへの各色画面
毎のパターンの書込みを高速に行なうことができ
る。
以下図面を参照して本発明の一実施例を説明す
る。第１図は本発明の一実施例における全体の構
成を示すブロツク図である。図中、１０はシステ
ム全体の制御を司る処理装置（以下CPUと称
す）、２０はCRTデイスプレイ装置におけるダイ
ナミツク型メモリを用いたカラーグラフイツク用
ビデオRAM、及びそのコントロール部等よりな
るCRT表示回路、３０はCPU１０とCRT表示回
路２０との間のアドレス（AD）、データ
（DATA）、コントロール信号（CTL）等の転送
に供されるCPUバスである。２１乃至２６は
CRT表示回路２０の内部構成要素をなす機能回
路部である。ここで２１はダイナミツク型のメモ
リにより構成されたカラーグラフイツク用のビデ
オRAM（以下Ｖ−RAMと称す）であり、ここで
は４面（４プレーン）構造として16色表示を可能
とした場合を例にとる。この４面に分けられた各
Ｖ−RAMをここではＶ−RAMプレーンと称す。
この各Ｖ−RAMプレーンは、それぞれが１表示
ドツトを１ビツトとして、各々固有の一色画面分
の表示ドツトデータを貯えるもので、ここでは表
示画面を640ドツト×200本とし、かつ取扱われる
データのビツト幅を８ビツトとしていることか
ら、全体のメモリ容量を16KB（キロバイト）と
し、これを16Kビツトの８個のメモリブロツク
（M0，M1，…M7）で構成している。２２はCRT
表示部の同期制御を司るCRT表示制御部（以下
CRT−Ｃと称す）である。２３はCRT−Ｃ２２
より発生されるメモリアドレス（MA）とCPU１
０より送られてきたプロセツサアドレス（PA）
とを受けて、その何れか一方を選択し、Ｖ−
RAMアドレスデータ（VRAD）として出力する
アドレスセレクタ（ADR−SEL）である。２４
はＶ−RAMアクセスのためのタイミング制御を
行なうタイミングゲ−トコントロール部（TIMG
−CTL）であり、Ｖ−RAM２１上でのビツト修
飾を可能とするためのビツトマスク部、及び各Ｖ
−RAMプレーンに書込みデータを同時に供給す
る書込色指定部を有してなるもので、その詳細は
後述する。２５はＶ−RAM２１より読出された
データをビツトシリアルのビデオ信号（VID）と
して出力する４重構成のシフトレジスタ部
（SHIFT−REG）である。
る。第１図は本発明の一実施例における全体の構
成を示すブロツク図である。図中、１０はシステ
ム全体の制御を司る処理装置（以下CPUと称
す）、２０はCRTデイスプレイ装置におけるダイ
ナミツク型メモリを用いたカラーグラフイツク用
ビデオRAM、及びそのコントロール部等よりな
るCRT表示回路、３０はCPU１０とCRT表示回
路２０との間のアドレス（AD）、データ
（DATA）、コントロール信号（CTL）等の転送
に供されるCPUバスである。２１乃至２６は
CRT表示回路２０の内部構成要素をなす機能回
路部である。ここで２１はダイナミツク型のメモ
リにより構成されたカラーグラフイツク用のビデ
オRAM（以下Ｖ−RAMと称す）であり、ここで
は４面（４プレーン）構造として16色表示を可能
とした場合を例にとる。この４面に分けられた各
Ｖ−RAMをここではＶ−RAMプレーンと称す。
この各Ｖ−RAMプレーンは、それぞれが１表示
ドツトを１ビツトとして、各々固有の一色画面分
の表示ドツトデータを貯えるもので、ここでは表
示画面を640ドツト×200本とし、かつ取扱われる
データのビツト幅を８ビツトとしていることか
ら、全体のメモリ容量を16KB（キロバイト）と
し、これを16Kビツトの８個のメモリブロツク
（M0，M1，…M7）で構成している。２２はCRT
表示部の同期制御を司るCRT表示制御部（以下
CRT−Ｃと称す）である。２３はCRT−Ｃ２２
より発生されるメモリアドレス（MA）とCPU１
０より送られてきたプロセツサアドレス（PA）
とを受けて、その何れか一方を選択し、Ｖ−
RAMアドレスデータ（VRAD）として出力する
アドレスセレクタ（ADR−SEL）である。２４
はＶ−RAMアクセスのためのタイミング制御を
行なうタイミングゲ−トコントロール部（TIMG
−CTL）であり、Ｖ−RAM２１上でのビツト修
飾を可能とするためのビツトマスク部、及び各Ｖ
−RAMプレーンに書込みデータを同時に供給す
る書込色指定部を有してなるもので、その詳細は
後述する。２５はＶ−RAM２１より読出された
データをビツトシリアルのビデオ信号（VID）と
して出力する４重構成のシフトレジスタ部
（SHIFT−REG）である。
第２図は上記第１図に示すタイミングゲートコ
ントロール部２４の構成を詳細に示すブロツク図
である。図中、２０１はCPU１０との間でＶ−
RAMアクセスのタイミングコントロールを行な
うウエイトコントロール部（WAIT−CTL）で
あり、CPU１０より送出されたメモリリクエス
ト信号（MRQ）を受け、キヤラクタクロツク
（CH−CLK）に同期するタイミングをもつてＶ
−RAMアクセス完了まで持ち信号（WAIT）を
CPU１０へ送出する。２０２はＶ−RAMアクセ
スのための各種制御信号を発生するタイミングジ
エネレータ（TIM−GEN）であり、CPU１０よ
り送出されたメモリライト要求信号（MWR）を
受け、又、キヤラクタクロツク（CH−CLK）、
アドレスセレクト信号（SEL）、カラムアドレス
セレクト信号（）、ロウアドレスセレクト信
号（）、ライトイネーブル信号（WE）等の
各種制御信号を出力する。２０３はCPU１０よ
り送出されたポートアドレス（PORT−ADR）
を受けてデコードするデコーダ（DEC）であり、
Ｓ−BMRはこのデコーダ２０３より得られるビ
ツトマスクレジスタストローブ信号、Ｓ−MCR
はライトプレーンレジスタストローブ信号であ
る。
ントロール部２４の構成を詳細に示すブロツク図
である。図中、２０１はCPU１０との間でＶ−
RAMアクセスのタイミングコントロールを行な
うウエイトコントロール部（WAIT−CTL）で
あり、CPU１０より送出されたメモリリクエス
ト信号（MRQ）を受け、キヤラクタクロツク
（CH−CLK）に同期するタイミングをもつてＶ
−RAMアクセス完了まで持ち信号（WAIT）を
CPU１０へ送出する。２０２はＶ−RAMアクセ
スのための各種制御信号を発生するタイミングジ
エネレータ（TIM−GEN）であり、CPU１０よ
り送出されたメモリライト要求信号（MWR）を
受け、又、キヤラクタクロツク（CH−CLK）、
アドレスセレクト信号（SEL）、カラムアドレス
セレクト信号（）、ロウアドレスセレクト信
号（）、ライトイネーブル信号（WE）等の
各種制御信号を出力する。２０３はCPU１０よ
り送出されたポートアドレス（PORT−ADR）
を受けてデコードするデコーダ（DEC）であり、
Ｓ−BMRはこのデコーダ２０３より得られるビ
ツトマスクレジスタストローブ信号、Ｓ−MCR
はライトプレーンレジスタストローブ信号であ
る。
２０４はＶ−RAM２１の各プレーンの書込み
動作を任意のビツトへのみ特定して作用させ、Ｖ
−RAM２１上でのビツト修飾を可能とするため
のビツトマスク部である。２０５はＶ−RAM２
１の各色画面単位のＶ−RAMプレーン各々に、
対応する色画面の書込みデータを同時に供給する
ための書込色指定レジスタ（以下ライトプレーン
レジスタと称す）である。
動作を任意のビツトへのみ特定して作用させ、Ｖ
−RAM２１上でのビツト修飾を可能とするため
のビツトマスク部である。２０５はＶ−RAM２
１の各色画面単位のＶ−RAMプレーン各々に、
対応する色画面の書込みデータを同時に供給する
ための書込色指定レジスタ（以下ライトプレーン
レジスタと称す）である。
第３図は上記第２図におけるＶ−RAM周辺部
の構成を詳細に示すブロツク図である。Ｖ−
RAM２１は、上述の如く、それぞれが16KBで
構成された４種の色画面に相当するＶ−RAMプ
レーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄにより構
成される。ここではＶ−RAMプレーン２１Ａ，
２１Ｂ，２１ＣがＲ（Red），Ｇ（Green）Ｂ
（Blue）の各一画面分のドツトパターン情報をそ
れぞれ別個に貯え、Ｖ−RAMプレーン２１Ｄが
各表示ドツトの輝度情報（全階調／半階調）を貯
えて計16色のドツトパターンを表示可能とした場
合を例にとる。この各Ｖ−RAMプレーン２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄには、アドレスセレ
クタ２３より出力されるＶ−RAMアドレスデー
タ（VRAD）がそれぞれ共通に与えられ、同一
アドレスにより同時にアクセスされる構成として
いる。従つてここで扱われるＶ−RAMアクセス
のためのアドレス空間は16KBとなり、そのアド
レスビツト幅は14ビツト（７ビツト×２）とな
る。又、Ｖ−RAMプレーン２１Ａ，２１Ｂ，２
１Ｃ，２１Ｄに対応して、シフトレジスタ部２
５、及びＶ−RAM−シフトレジスタ部間のデー
タバス（LOCAL−BUS）はそれぞれ４重化され
る。又、ライトプレーンレジスタ２０５は、
CPU１０により送出された４ビツト単位の書込
面指定データ（WPD；以下ライトプレーンデー
タと称す）を、デコーダ２０３より出力されるラ
イトプレーンレジスタストローブ信号（Ｓ−
WCR）に従いラツチして、その各ビツト出力デ
ータ（WP0，WP1，WP2，WP3）をそれぞれ対
応するＶ−RAMプレーン２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄに書込みデータとして同時に供給す
る。３０１，３０２，…はそれぞれビツトマスク
部２０４の構成要素をなすもので、３０１は
CPU１０より送出されたビツトマスクデータ
（BMD）を受けるビツトマスクレジスタ（BIT−
MASK−REG）であり、３０２，３０２，…は
ビツトマスクレジスタ３０１の各ビツト出力をラ
イトイネーブル信号（WE）に従うタイミングで
出力するゲートである。この各ゲート３０２，３
０２，…より出力されるライトイネーブル信号
（WE0，WE1，…WE7）は、Ｖ−RAM２１の各
Ｖ−RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２
１Ｄに共通に与えられる。
の構成を詳細に示すブロツク図である。Ｖ−
RAM２１は、上述の如く、それぞれが16KBで
構成された４種の色画面に相当するＶ−RAMプ
レーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄにより構
成される。ここではＶ−RAMプレーン２１Ａ，
２１Ｂ，２１ＣがＲ（Red），Ｇ（Green）Ｂ
（Blue）の各一画面分のドツトパターン情報をそ
れぞれ別個に貯え、Ｖ−RAMプレーン２１Ｄが
各表示ドツトの輝度情報（全階調／半階調）を貯
えて計16色のドツトパターンを表示可能とした場
合を例にとる。この各Ｖ−RAMプレーン２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄには、アドレスセレ
クタ２３より出力されるＶ−RAMアドレスデー
タ（VRAD）がそれぞれ共通に与えられ、同一
アドレスにより同時にアクセスされる構成として
いる。従つてここで扱われるＶ−RAMアクセス
のためのアドレス空間は16KBとなり、そのアド
レスビツト幅は14ビツト（７ビツト×２）とな
る。又、Ｖ−RAMプレーン２１Ａ，２１Ｂ，２
１Ｃ，２１Ｄに対応して、シフトレジスタ部２
５、及びＶ−RAM−シフトレジスタ部間のデー
タバス（LOCAL−BUS）はそれぞれ４重化され
る。又、ライトプレーンレジスタ２０５は、
CPU１０により送出された４ビツト単位の書込
面指定データ（WPD；以下ライトプレーンデー
タと称す）を、デコーダ２０３より出力されるラ
イトプレーンレジスタストローブ信号（Ｓ−
WCR）に従いラツチして、その各ビツト出力デ
ータ（WP0，WP1，WP2，WP3）をそれぞれ対
応するＶ−RAMプレーン２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄに書込みデータとして同時に供給す
る。３０１，３０２，…はそれぞれビツトマスク
部２０４の構成要素をなすもので、３０１は
CPU１０より送出されたビツトマスクデータ
（BMD）を受けるビツトマスクレジスタ（BIT−
MASK−REG）であり、３０２，３０２，…は
ビツトマスクレジスタ３０１の各ビツト出力をラ
イトイネーブル信号（WE）に従うタイミングで
出力するゲートである。この各ゲート３０２，３
０２，…より出力されるライトイネーブル信号
（WE0，WE1，…WE7）は、Ｖ−RAM２１の各
Ｖ−RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２
１Ｄに共通に与えられる。
第４図は、Ｖ−RAM２１の構成を具体的に示
す回路ブロツク図である。ここでは各Ｖ−RAM
プレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄがそれ
ぞれ16Kビツトの８個のメモリブロツク（M0〜
M7，M10〜M17，M20〜M27，M30〜M37）により
構成されている。従つて各Ｖ−RAMプレーン２
１Ａ，２１Ｂ，２１Ｃ，２１Ｄはそれぞれ16KB
構成となり、Ｖ−RAM２１全体では、64KB構
成となる。Ｖ−RAMアドレスデータ（VARD）
はアドレスラインVRA0〜VRA6を介して各Ｖ−
RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
に共通に与えられ、アツパ側７ビツトとロア側７
ビツトとの２回のアドレス転送により、各Ｖ−
RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
の全番地が共通にアドレス指定される。又、ロウ
アドレスセレクト信号（）、及びカラムアド
レスセレクト信号（）は各Ｖ−RAMプレー
ン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに共通に与え
られる。ライトプレーンレジスタ２０５より出力
される各ビツトの出力データ（WP0，WP1，
WP2，WP3）はそれぞれ対応するＶ−RAMプレ
ーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに別個に与
えられ、その各プレーン毎に、各メモリブロツク
（M0〜M7，M10〜M17，M20〜M27，M30〜M37）
のデータ入力端（DI）に共通に入力される。ビ
ツトマスク部２０４より出力されるライトイネー
ブル信号（0，1，…7）は、各Ｖ−
RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
に対応ビツト位置（対応メモリブロツク）をもつ
て共通に与られる。
す回路ブロツク図である。ここでは各Ｖ−RAM
プレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄがそれ
ぞれ16Kビツトの８個のメモリブロツク（M0〜
M7，M10〜M17，M20〜M27，M30〜M37）により
構成されている。従つて各Ｖ−RAMプレーン２
１Ａ，２１Ｂ，２１Ｃ，２１Ｄはそれぞれ16KB
構成となり、Ｖ−RAM２１全体では、64KB構
成となる。Ｖ−RAMアドレスデータ（VARD）
はアドレスラインVRA0〜VRA6を介して各Ｖ−
RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
に共通に与えられ、アツパ側７ビツトとロア側７
ビツトとの２回のアドレス転送により、各Ｖ−
RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
の全番地が共通にアドレス指定される。又、ロウ
アドレスセレクト信号（）、及びカラムアド
レスセレクト信号（）は各Ｖ−RAMプレー
ン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに共通に与え
られる。ライトプレーンレジスタ２０５より出力
される各ビツトの出力データ（WP0，WP1，
WP2，WP3）はそれぞれ対応するＶ−RAMプレ
ーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに別個に与
えられ、その各プレーン毎に、各メモリブロツク
（M0〜M7，M10〜M17，M20〜M27，M30〜M37）
のデータ入力端（DI）に共通に入力される。ビ
ツトマスク部２０４より出力されるライトイネー
ブル信号（0，1，…7）は、各Ｖ−
RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
に対応ビツト位置（対応メモリブロツク）をもつ
て共通に与られる。
第５図は本発明の一実施例におけるＶ−RAM
書込みアクセス制御機構を概念的に示したもの
で、共通アドレスを受けて同時にアクセス制御を
可能とする色画面毎の各Ｖ−RAMプレーン２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄがビツトマスク部２
０４のビツト選択機能、及びライトプレーンレジ
スタ２０５の書込み面指定機能により、同時選択
的に書込みアクセス制御される様子を示してい
る。
書込みアクセス制御機構を概念的に示したもの
で、共通アドレスを受けて同時にアクセス制御を
可能とする色画面毎の各Ｖ−RAMプレーン２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄがビツトマスク部２
０４のビツト選択機能、及びライトプレーンレジ
スタ２０５の書込み面指定機能により、同時選択
的に書込みアクセス制御される様子を示してい
る。
ここで第１図乃至第５図を参照して一実施例の
動作を説明する。CRT表示回路２０のＶ−RAM
２１へのアクセスは、CPU１０、及びCRT−Ｃ
２２より選択的に行なわれる。通常時における
CRT画面のリフレツシユを行なうタイミングで
は、タイミングゲートコントロール部２４のタイ
ミングジエネレータ２０２より発生されるアドレ
スセレクト信号（SEL）が、CRT−Ｃ２２のメ
モリアドレス（MA）を選択指定しており、従つ
てこのメモリアドレス（MA）がアドレスセレク
タ２３により選択され、Ｖ−RAMアドレスデー
タ（VRAD）としてＶ−RAM２１の各Ｖ−
RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
に共通に与えられる。この際は、Ｖ−RAM２１
より読出された色画面別の４種の表示ドツトデー
タがそれぞれシフトレジスタ部２５の対応するプ
レーンシフトレジスタ２１Ａ，２１Ｂ，２１Ｃ，
２１Ｄにロードされた後、シフトアウトされ、そ
れぞれビツトシリアルのビデオ信号（VID）とし
てCRT表示部に送られる。一方、CPU１０から
のＶ−RAMアクセス要求は、タイミングゲート
コントロール部２４のウエイトコントロール部２
０１にメモリリクエスト信号（MRQ）が与えら
れることによつてなされる。この際は、Ｖ−
RAM２１へのメモリアドレスとしてプロセツサ
アドレス（PA）が供給され、更には、ライトデ
ータがライトプレーンレジスタ２０５に用意され
る、又はリードデータが図示しないデータバツフ
アを介してCPUバス３０に導かれる等の動作が
伴なう。これらの動作はタイミングゲートコント
ロール部２４より出力される信号にもとづいて行
なわれる。タイミングゲートコントロール部２４
のウエイトコントロール部２０１はCPU１０に
対して、Ｖ−RAM２１のメモリアクセスが完了
するまで待ち信号（WEIT）を送出する。又、タ
イミングゲートコントロール部２４のタイミング
ジエネレータ２０２は、CPU１０がＶ−RAMア
クセス可能なタイミングになると、アドレスセレ
クタ２３に対し、プロセツサアドレス（PA）を
選択指定する内容のアドレスセレクト信号
（SEL）を出力する。更に、タイミングゲートコ
ントロール部２４は、Ｖ−RAM２１を制御する
ためのロウアドレスセレクト信号（）、カラ
ムアドレスセレクト信号（）、ライトイネー
ブル信号（WE）等を出力する。これら信号のう
ち、ロウアドレスセレクト信号（）及びカ
ラムアドレスセレクト信号（）は、そのま
まのタイミングでＶ−RAM２１の各Ｖ−RAM
プレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに供給
される。又、ライトイネーブル信号（WE）は、
CPU１０からメモリライト要求（MWR）が発生
し、Ｖ−RAM２１へのCPUアクセスがなされる
際に、Ｖ−RAM２１が必要とするタイミングで
出力され、ビツトマスク部２０４に供給される。
ビツトマスク部２０４のビツトマスクレジスタ３
０１は、CPU１０からみると１つのアドレスレ
ジスタとして定義されていて、任意の値をセツト
できるようになつており、CPU１０からのポー
トアドレス（PORT−ADR）によつてデコーダ
２０３から出力されるビツトマスクレジスタスト
ローブ信号（Ｓ−BMR）を受けて８ビツトのビ
ツトマスクデータ（BMD）をラツチする。上記
したライトイネーブル信号（WE）はビツトマス
クレジスタ３０１の各出力ゲート３０２，３０
２，…に共通に供給され、このライトイネーブル
信号（WE）のタイミングで、ビツトマスクレジ
スタ３０１のセツトしているビツト（“１”の状
態のビツト）に対応したＶ−RAMプレーン２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄ上のビツト位置即ち
メモリブロツク（Mi）にのみライトイネーブル
信号（）を出力する。このようにすることに
よつて、Ｖ−RAM２１の各Ｖ−RAMプレーン
２１Ａ，２１Ｂ，２１Ｃ，２１Ｄへの書込みは、
所望のビツトに対してのみ行なうことができる。
例えば、Ｖ−RAMプレーン２１Ａ，２１Ｂ，の
或るアドレスのビツト３のみをオンする要求が発
生した場合、ビツトマスクレジスタ３０１へ二進
値“00001000”をセツトし、更に後に詳述するラ
イトプレーンレジスタ２０５に、ビツト出力
WP1，WP0，が“１”となるライトプレーンデ
ータ（WPD）をセツトした後、そのアドレスに
任意データを書込むことにより達成される。この
際の任意データはダミーであり、実際に書込まれ
るデータはライトプレーンレジスタ２０５の内容
（WPD）である。又、そのアドレスのビツト３の
みをオフする要求が発生した場合は上記ライトプ
レーンデータ（WPD）のWP1，WP0を“０”と
して、上記同様の書込みを行なうことにより達成
される。又、ビツトマスクレジスタ３０１の複数
ビツトがオンされていれば、そのオンされている
ビツト各々に対応するＶ−RAMプレーン２１
Ａ，２１Ｂ，２１Ｃの各ビツト値が書換え対象と
なる。この際の書換えプレーンはライトレジスタ
２０５のデータ（WPD）内容による。又、バイ
トアクセス（又はワードアクセス）が要求されて
いる場合は、ビツトマスクレジスタ３０１の全て
のビツトをセツトしておくことにより達成され
る。このようなビツトマスク手段により、修飾す
べきビツトが任意に指定できる。
動作を説明する。CRT表示回路２０のＶ−RAM
２１へのアクセスは、CPU１０、及びCRT−Ｃ
２２より選択的に行なわれる。通常時における
CRT画面のリフレツシユを行なうタイミングで
は、タイミングゲートコントロール部２４のタイ
ミングジエネレータ２０２より発生されるアドレ
スセレクト信号（SEL）が、CRT−Ｃ２２のメ
モリアドレス（MA）を選択指定しており、従つ
てこのメモリアドレス（MA）がアドレスセレク
タ２３により選択され、Ｖ−RAMアドレスデー
タ（VRAD）としてＶ−RAM２１の各Ｖ−
RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
に共通に与えられる。この際は、Ｖ−RAM２１
より読出された色画面別の４種の表示ドツトデー
タがそれぞれシフトレジスタ部２５の対応するプ
レーンシフトレジスタ２１Ａ，２１Ｂ，２１Ｃ，
２１Ｄにロードされた後、シフトアウトされ、そ
れぞれビツトシリアルのビデオ信号（VID）とし
てCRT表示部に送られる。一方、CPU１０から
のＶ−RAMアクセス要求は、タイミングゲート
コントロール部２４のウエイトコントロール部２
０１にメモリリクエスト信号（MRQ）が与えら
れることによつてなされる。この際は、Ｖ−
RAM２１へのメモリアドレスとしてプロセツサ
アドレス（PA）が供給され、更には、ライトデ
ータがライトプレーンレジスタ２０５に用意され
る、又はリードデータが図示しないデータバツフ
アを介してCPUバス３０に導かれる等の動作が
伴なう。これらの動作はタイミングゲートコント
ロール部２４より出力される信号にもとづいて行
なわれる。タイミングゲートコントロール部２４
のウエイトコントロール部２０１はCPU１０に
対して、Ｖ−RAM２１のメモリアクセスが完了
するまで待ち信号（WEIT）を送出する。又、タ
イミングゲートコントロール部２４のタイミング
ジエネレータ２０２は、CPU１０がＶ−RAMア
クセス可能なタイミングになると、アドレスセレ
クタ２３に対し、プロセツサアドレス（PA）を
選択指定する内容のアドレスセレクト信号
（SEL）を出力する。更に、タイミングゲートコ
ントロール部２４は、Ｖ−RAM２１を制御する
ためのロウアドレスセレクト信号（）、カラ
ムアドレスセレクト信号（）、ライトイネー
ブル信号（WE）等を出力する。これら信号のう
ち、ロウアドレスセレクト信号（）及びカ
ラムアドレスセレクト信号（）は、そのま
まのタイミングでＶ−RAM２１の各Ｖ−RAM
プレーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに供給
される。又、ライトイネーブル信号（WE）は、
CPU１０からメモリライト要求（MWR）が発生
し、Ｖ−RAM２１へのCPUアクセスがなされる
際に、Ｖ−RAM２１が必要とするタイミングで
出力され、ビツトマスク部２０４に供給される。
ビツトマスク部２０４のビツトマスクレジスタ３
０１は、CPU１０からみると１つのアドレスレ
ジスタとして定義されていて、任意の値をセツト
できるようになつており、CPU１０からのポー
トアドレス（PORT−ADR）によつてデコーダ
２０３から出力されるビツトマスクレジスタスト
ローブ信号（Ｓ−BMR）を受けて８ビツトのビ
ツトマスクデータ（BMD）をラツチする。上記
したライトイネーブル信号（WE）はビツトマス
クレジスタ３０１の各出力ゲート３０２，３０
２，…に共通に供給され、このライトイネーブル
信号（WE）のタイミングで、ビツトマスクレジ
スタ３０１のセツトしているビツト（“１”の状
態のビツト）に対応したＶ−RAMプレーン２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄ上のビツト位置即ち
メモリブロツク（Mi）にのみライトイネーブル
信号（）を出力する。このようにすることに
よつて、Ｖ−RAM２１の各Ｖ−RAMプレーン
２１Ａ，２１Ｂ，２１Ｃ，２１Ｄへの書込みは、
所望のビツトに対してのみ行なうことができる。
例えば、Ｖ−RAMプレーン２１Ａ，２１Ｂ，の
或るアドレスのビツト３のみをオンする要求が発
生した場合、ビツトマスクレジスタ３０１へ二進
値“00001000”をセツトし、更に後に詳述するラ
イトプレーンレジスタ２０５に、ビツト出力
WP1，WP0，が“１”となるライトプレーンデ
ータ（WPD）をセツトした後、そのアドレスに
任意データを書込むことにより達成される。この
際の任意データはダミーであり、実際に書込まれ
るデータはライトプレーンレジスタ２０５の内容
（WPD）である。又、そのアドレスのビツト３の
みをオフする要求が発生した場合は上記ライトプ
レーンデータ（WPD）のWP1，WP0を“０”と
して、上記同様の書込みを行なうことにより達成
される。又、ビツトマスクレジスタ３０１の複数
ビツトがオンされていれば、そのオンされている
ビツト各々に対応するＶ−RAMプレーン２１
Ａ，２１Ｂ，２１Ｃの各ビツト値が書換え対象と
なる。この際の書換えプレーンはライトレジスタ
２０５のデータ（WPD）内容による。又、バイ
トアクセス（又はワードアクセス）が要求されて
いる場合は、ビツトマスクレジスタ３０１の全て
のビツトをセツトしておくことにより達成され
る。このようなビツトマスク手段により、修飾す
べきビツトが任意に指定できる。
次にライトプレーンレジスタ２０５の動作につ
いて説明する。ライトプレーンレジスタ２０５
は、上述したビツトマスク部２０４と同様に、
CPU１０からのＶ−RAM書込みアクセスに際し
て、必要に応じCPU１０から送出されるライト
プレーンデータ（WPD）を受け、このデータを
ビツト単位（WP0，WP1，WP2，WP3）で対応
するＶ−RAMプレーン２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄに同時に供給する。すなわち、ライト
プレーンレジスタ２０５は、CPU１０からのポ
ートアドレス（PORT−ADR）によりデコーダ
２０３から出力されるライトプレーンレジスタス
トローブ信号（Ｓ−WCR）を受けて、CPU１０
より送出された４ビツトのライトプレーンデータ
（WSD）をラツチする。このライトプレーンレジ
スタ２０５の各ビツト出力（WP0，WP1，WP2，
WP3）はそれぞれ対応するＶ−RAMプレーン２
１Ａ，２１Ｂ，２１Ｃ，２１Ｄに書込みデータと
して与えられる。この際、各Ｖ−RAMプレーン
２１Ａ，２１Ｂ，２１Ｃ，２１Ｄは、対応するビ
ツト出力（WP0，WP1，WP2，WP3）を各メモ
リブロツク（M0〜M7，M10〜M17，M20〜M27，
M30〜M37）に共通に入力する。即ち、ライトプ
レーンレジスタ ２０５の各ビツト出力（WP0，
WP1，WP2，WP3）は、対応するＶ−RAMプレ
ーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの各メモリ
ブロツク（M0〜M7，M10〜M17，…）に対して
共通の書込みビツト（８ビツトall“１”、又はall
“０”）となる。したがつて例えばライトプレーン
レジスタ２０５に貯えられたライトプレーンデー
タ（WPD）のビツトWP0が“０”で、その際ビ
ツトマスクレジスタ３０１の内容がall“１”であ
つたとすると、Ｖ−RAMプレーン２１Ａはバイ
ト単位（８ビツト単位）でall“０”が書込まれる
ことになる。このような書込みが各プレーンに対
して同時に行なわれる。したがつて各プレーンご
との共通データの書込み（例えば画面クリア、塗
りつぶし等）を高速に行なえることは勿論、上述
のビツトマスク機能を合せ使用することによつ
て、ドツト毎の任意色のセツト（“１”書込み）、
リセツト（“０”書込み）を１回のＶ−RAMア
クセスにより高速に行なうことができる。
いて説明する。ライトプレーンレジスタ２０５
は、上述したビツトマスク部２０４と同様に、
CPU１０からのＶ−RAM書込みアクセスに際し
て、必要に応じCPU１０から送出されるライト
プレーンデータ（WPD）を受け、このデータを
ビツト単位（WP0，WP1，WP2，WP3）で対応
するＶ−RAMプレーン２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄに同時に供給する。すなわち、ライト
プレーンレジスタ２０５は、CPU１０からのポ
ートアドレス（PORT−ADR）によりデコーダ
２０３から出力されるライトプレーンレジスタス
トローブ信号（Ｓ−WCR）を受けて、CPU１０
より送出された４ビツトのライトプレーンデータ
（WSD）をラツチする。このライトプレーンレジ
スタ２０５の各ビツト出力（WP0，WP1，WP2，
WP3）はそれぞれ対応するＶ−RAMプレーン２
１Ａ，２１Ｂ，２１Ｃ，２１Ｄに書込みデータと
して与えられる。この際、各Ｖ−RAMプレーン
２１Ａ，２１Ｂ，２１Ｃ，２１Ｄは、対応するビ
ツト出力（WP0，WP1，WP2，WP3）を各メモ
リブロツク（M0〜M7，M10〜M17，M20〜M27，
M30〜M37）に共通に入力する。即ち、ライトプ
レーンレジスタ ２０５の各ビツト出力（WP0，
WP1，WP2，WP3）は、対応するＶ−RAMプレ
ーン２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの各メモリ
ブロツク（M0〜M7，M10〜M17，…）に対して
共通の書込みビツト（８ビツトall“１”、又はall
“０”）となる。したがつて例えばライトプレーン
レジスタ２０５に貯えられたライトプレーンデー
タ（WPD）のビツトWP0が“０”で、その際ビ
ツトマスクレジスタ３０１の内容がall“１”であ
つたとすると、Ｖ−RAMプレーン２１Ａはバイ
ト単位（８ビツト単位）でall“０”が書込まれる
ことになる。このような書込みが各プレーンに対
して同時に行なわれる。したがつて各プレーンご
との共通データの書込み（例えば画面クリア、塗
りつぶし等）を高速に行なえることは勿論、上述
のビツトマスク機能を合せ使用することによつ
て、ドツト毎の任意色のセツト（“１”書込み）、
リセツト（“０”書込み）を１回のＶ−RAMア
クセスにより高速に行なうことができる。
ここで、上記ビツトマスク部２０４、及びライ
トプレーンレジスタ２０５の各機能を用いたＶ−
RAM２１へのパターン書込み例について説明す
る。
トプレーンレジスタ２０５の各機能を用いたＶ−
RAM２１へのパターン書込み例について説明す
る。
先ず、ソフトウエア要求により画面クリアを行
なう場合は、CPU１０よりＶ−RAM２１の全画
面領域に対してall“０”と書込む。この際、ビツ
トマスク部２０４のビツトマスクレジスタ３０１
には、上述の如くしてall“１”のビツトマスクデ
ータ（BMD＝“11111111”）がセツトされ、ライ
トプレーンレジスタ２０５にはall“１”のライト
プレーンデータ（WPD“0000”）がセツトされる。
これにより、ビツトマスク部２０４の各出力ゲー
ト３０２，３０２，…からはライトイネーブル信
号（WE）に従い、８ビツト全部の書込みを許可
する全出力共に“０”のライトイネーブル信号
（0，1，…7）が出力される。又、ライ
トプレーンレジスタ２０５からは、各ビツト出力
（WP0，WP1，WP2，WP3＝“０”）がそれぞれ書
込みデータとして対応するＶ−RAMプレーン２
１Ａ，２１Ｂ，２１Ｃ，２１Ｄに与えられる。こ
のようなビツトマスク部２０４の書込みビツト指
定、及びライトプレーンレジスタ２０５の書込色
指定により、各Ｖ−RAMプレーン２１Ａ，２１
Ｂ，２１Ｃ，２１Ｄの全番地に対して、各プレー
ン共通のアドレスで書込みを行なうことにより、
各Ｖ−RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，
２１Ｄは同時並行してバイト単位で“０”書込み
即ち画面クリア制御される。
なう場合は、CPU１０よりＶ−RAM２１の全画
面領域に対してall“０”と書込む。この際、ビツ
トマスク部２０４のビツトマスクレジスタ３０１
には、上述の如くしてall“１”のビツトマスクデ
ータ（BMD＝“11111111”）がセツトされ、ライ
トプレーンレジスタ２０５にはall“１”のライト
プレーンデータ（WPD“0000”）がセツトされる。
これにより、ビツトマスク部２０４の各出力ゲー
ト３０２，３０２，…からはライトイネーブル信
号（WE）に従い、８ビツト全部の書込みを許可
する全出力共に“０”のライトイネーブル信号
（0，1，…7）が出力される。又、ライ
トプレーンレジスタ２０５からは、各ビツト出力
（WP0，WP1，WP2，WP3＝“０”）がそれぞれ書
込みデータとして対応するＶ−RAMプレーン２
１Ａ，２１Ｂ，２１Ｃ，２１Ｄに与えられる。こ
のようなビツトマスク部２０４の書込みビツト指
定、及びライトプレーンレジスタ２０５の書込色
指定により、各Ｖ−RAMプレーン２１Ａ，２１
Ｂ，２１Ｃ，２１Ｄの全番地に対して、各プレー
ン共通のアドレスで書込みを行なうことにより、
各Ｖ−RAMプレーン２１Ａ，２１Ｂ，２１Ｃ，
２１Ｄは同時並行してバイト単位で“０”書込み
即ち画面クリア制御される。
又、特定色の塗りつぶしを行なう場合等におい
ても、上記画面クリアと略同様にして高速書込み
が行なえる。
ても、上記画面クリアと略同様にして高速書込み
が行なえる。
又、ソフトウエア要求により、画面上の或る特
定の位置に或る特定色のドツトパターンを選択的
に書込む場合は、CPU１０にてその位置に対応
するプロセツサアドレス（PA）と、ビツト位置
とを計算し、そのビツト位置を“１”とするビツ
トパターン構成のビツトマスクデータ（BMD）
をビツトマスク部２０４のビツトマスクレジスタ
３０１にセツトする。更に、ライトプレーンレジ
スタ２０５にその指定色に対応した値をセツト
し、その後、上記該当アドレス（PA）に任意デ
ータを書込む。この際の任意データは、Ｖ−
RAM２１への書込みを実行するためのダミーで
あり、実際にＶ−RAM２１に書込まれるデータ
はライトプレーンレジスタ２０５に貯えられたラ
イトプレーンデータ（WPD）である。
定の位置に或る特定色のドツトパターンを選択的
に書込む場合は、CPU１０にてその位置に対応
するプロセツサアドレス（PA）と、ビツト位置
とを計算し、そのビツト位置を“１”とするビツ
トパターン構成のビツトマスクデータ（BMD）
をビツトマスク部２０４のビツトマスクレジスタ
３０１にセツトする。更に、ライトプレーンレジ
スタ２０５にその指定色に対応した値をセツト
し、その後、上記該当アドレス（PA）に任意デ
ータを書込む。この際の任意データは、Ｖ−
RAM２１への書込みを実行するためのダミーで
あり、実際にＶ−RAM２１に書込まれるデータ
はライトプレーンレジスタ２０５に貯えられたラ
イトプレーンデータ（WPD）である。
これにより、画面上の任意の位置に対しての
み、任意色のドツトパターンを書込むことができ
る。
み、任意色のドツトパターンを書込むことができ
る。
上述したようなＶ−RAM２１へのパターン書
込み制御により、任意の複数の色画面即ち任意の
複数のＶ−RAMプレーン２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄに対して同時に任意色のパターンを書
込み制御できることから、色パターンの書込みを
高速に行なうことができる。又、CPU１０は、
全ての色画面（上記実施例では４プレーン）を重
ねた状態で取扱うことができることから、アドレ
ス空間を大幅に挾くした状態でＶ−RAM２１を
アクセス制御できる。ビツトマスク部２０４は、
ビツトマスクデータが設定されるビツトマスクレ
ジスタ３０１とビツトマスクレジスタ３０１の各
ビツト出力をライトイネーブル（WE）に従うタ
イミングで出力する８つのゲート回路３０２のみ
で簡単に構成できる。その結果、メモリプレーン
へ同時書込むためのアクセス制御が簡単に、か
つ、高速に行うことができる。
込み制御により、任意の複数の色画面即ち任意の
複数のＶ−RAMプレーン２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄに対して同時に任意色のパターンを書
込み制御できることから、色パターンの書込みを
高速に行なうことができる。又、CPU１０は、
全ての色画面（上記実施例では４プレーン）を重
ねた状態で取扱うことができることから、アドレ
ス空間を大幅に挾くした状態でＶ−RAM２１を
アクセス制御できる。ビツトマスク部２０４は、
ビツトマスクデータが設定されるビツトマスクレ
ジスタ３０１とビツトマスクレジスタ３０１の各
ビツト出力をライトイネーブル（WE）に従うタ
イミングで出力する８つのゲート回路３０２のみ
で簡単に構成できる。その結果、メモリプレーン
へ同時書込むためのアクセス制御が簡単に、か
つ、高速に行うことができる。
以上詳記したように本発明によれば、カラーグ
ラフイツク用ビデオRAMの書込み機構に、上記
ビデオRAMへの書込みデータ（ドツトパターン
データ）をそのビデオRAMの色画面単位、即ち
プレーン単位をもつて、複数の対応するプレーン
に同時に供給制御する書込色指定手段を設けて、
上記ビデオRAMの各プレーンを同時に書込みア
クセス制御する構成としたことにより、上記ビデ
オRAMへのパターン書込み処理を高速に行なう
ことができる。
ラフイツク用ビデオRAMの書込み機構に、上記
ビデオRAMへの書込みデータ（ドツトパターン
データ）をそのビデオRAMの色画面単位、即ち
プレーン単位をもつて、複数の対応するプレーン
に同時に供給制御する書込色指定手段を設けて、
上記ビデオRAMの各プレーンを同時に書込みア
クセス制御する構成としたことにより、上記ビデ
オRAMへのパターン書込み処理を高速に行なう
ことができる。
第１図は本発明の一実施例を示すブロツク図、
第２図は上記実施例におけるタイミングゲートコ
ントロール部の構成を示すブロツク図、第３図は
上記実施例におけるＶ−RAM周辺部の構成を示
すブロツク図、第４図は上記実施例におけるＶ−
RAMの構成を示す回路ブロツク図は、第５図は
上記実施例における書込みアクセス制御機構を概
念的に示す図である。 １０……処理装置（CPU）、２０……CRT表示
回路、２１……ビデオRAM（Ｖ−RAM）、２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄ……Ｖ−RAMプレ
ーン、２２……CRT表示制御部（CRT−Ｃ）、
２３……アドレスセレクタ（ADR−SEL）、２４
……タイミングゲートコントロール部（TIM・
Ｇ−CTL）、２５……シフトレジスタ部
（SHIFT−REG）、３０……CPUバス、２０１…
…ウエイトコントロール部（WAIT−CTL）、２
０２……タイミングジエネレータ（TIM−
GEN）、２０３……ポートアドレスデコーダ
（DEC）、２０４……ビツトマスク部、２０５…
…書込色指定レジスタ（ライトプレーンレジス
タ）３０１……ビツトマスクレジスタ（BIT・
MASK…REG）、３０２，３０２……ゲート、
MRQ……メモリリクエスト信号、WAIT……待
ち信号、MWR……メモリライト要求信号、CH
−CLK……キヤラクタクロツク、SEL……アド
レスセレクト信号、……カラムアドレスセ
レクト信号、……ロウアドレスセレクト信
号、WE……ライトイネーブル信号……Ｓ−
BMR……ビツトマスクレジスタストローブ信
号、Ｓ−WCR……ライトプレーンレジスタスト
ローブ信号、BMD……ビツトマスクデータ、
WPD……書込面指定データ、（ライトプレーンデ
ータ）、VID……ビデオ信号。
第２図は上記実施例におけるタイミングゲートコ
ントロール部の構成を示すブロツク図、第３図は
上記実施例におけるＶ−RAM周辺部の構成を示
すブロツク図、第４図は上記実施例におけるＶ−
RAMの構成を示す回路ブロツク図は、第５図は
上記実施例における書込みアクセス制御機構を概
念的に示す図である。 １０……処理装置（CPU）、２０……CRT表示
回路、２１……ビデオRAM（Ｖ−RAM）、２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄ……Ｖ−RAMプレ
ーン、２２……CRT表示制御部（CRT−Ｃ）、
２３……アドレスセレクタ（ADR−SEL）、２４
……タイミングゲートコントロール部（TIM・
Ｇ−CTL）、２５……シフトレジスタ部
（SHIFT−REG）、３０……CPUバス、２０１…
…ウエイトコントロール部（WAIT−CTL）、２
０２……タイミングジエネレータ（TIM−
GEN）、２０３……ポートアドレスデコーダ
（DEC）、２０４……ビツトマスク部、２０５…
…書込色指定レジスタ（ライトプレーンレジス
タ）３０１……ビツトマスクレジスタ（BIT・
MASK…REG）、３０２，３０２……ゲート、
MRQ……メモリリクエスト信号、WAIT……待
ち信号、MWR……メモリライト要求信号、CH
−CLK……キヤラクタクロツク、SEL……アド
レスセレクト信号、……カラムアドレスセ
レクト信号、……ロウアドレスセレクト信
号、WE……ライトイネーブル信号……Ｓ−
BMR……ビツトマスクレジスタストローブ信
号、Ｓ−WCR……ライトプレーンレジスタスト
ローブ信号、BMD……ビツトマスクデータ、
WPD……書込面指定データ、（ライトプレーンデ
ータ）、VID……ビデオ信号。
Claims (1)
- １ ｍ個の１ビツト×ｎワードの記憶素子で構成
されたｍビツト×ｎワードのメモリプレインであ
つて、多色表示のための色素情報をそれぞれ記憶
する複数のメモリプレーンおよび輝度情報を記憶
するメモリプレーンから構成されたグラフイツク
メモリと、前記各メモリプレーンのアドレス入力
端子に共通のアドレス情報を供給する手段と、前
記共通のアドレス情報の供給に先立つて、各メモ
リプレーンに対応した色素情報および輝度情報が
設定される書込色指定レジスタと、前記アドレス
情報供給時に、前記書込色指定レジスタに設定さ
れた色素情報および輝度情報をそれぞれ対応する
メモリプレーンのデータ入力端子に供給する手段
と、前記各メモリプレーンの記憶素子のアクセス
を許可／禁止するビツトマスク情報が設定される
ビツトマスク情報レジスタと、前記各メモリプレ
ーンのアクセス時に、前記ビツトマスク情報レジ
スタに基づき特定された前記各メモリプレーンを
構成する記憶素子に対しライトイネーブル信号を
共通に供給する手段とを具備し、前記各メモリプ
レーンの任意の１ビツト又は複数ビツト位置に同
時書込むためのアクセス制御を簡単にかつ高速に
実行することを特徴としたパターン書込み制御回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225201A JPS59114588A (ja) | 1982-12-22 | 1982-12-22 | パタ−ン書込み制御回路 |
| US06/858,553 US4823119A (en) | 1982-12-22 | 1986-04-24 | Pattern write control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225201A JPS59114588A (ja) | 1982-12-22 | 1982-12-22 | パタ−ン書込み制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59114588A JPS59114588A (ja) | 1984-07-02 |
| JPH0522240B2 true JPH0522240B2 (ja) | 1993-03-26 |
Family
ID=16825555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57225201A Granted JPS59114588A (ja) | 1982-12-22 | 1982-12-22 | パタ−ン書込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114588A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0481534B1 (en) * | 1984-07-23 | 1998-01-14 | Texas Instruments Incorporated | Video system |
| JPS61296385A (ja) * | 1985-06-25 | 1986-12-27 | 株式会社 アスキ− | 記憶装置 |
| JPS61296386A (ja) * | 1985-06-25 | 1986-12-27 | 株式会社 アスキ− | メモリインタフエ−ス |
| JP2624667B2 (ja) * | 1987-02-25 | 1997-06-25 | 株式会社日立製作所 | 図形処理装置 |
| JPS63167393A (ja) * | 1986-12-29 | 1988-07-11 | 横河電機株式会社 | Ｃｒｔ表示装置 |
| JPH05204352A (ja) * | 1992-08-10 | 1993-08-13 | Casio Comput Co Ltd | カラー表示装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929522A (ja) * | 1972-07-13 | 1974-03-16 | ||
| JPS51844A (ja) * | 1974-06-20 | 1976-01-07 | Tokyo Broadcasting Syst | |
| JPS5329033A (en) * | 1976-08-31 | 1978-03-17 | Victor Co Of Japan Ltd | Display unit |
| JPS57687A (en) * | 1980-06-02 | 1982-01-05 | Kashiwagi Kenkyusho Kk | Graphic display unit |
| JPS57181589A (en) * | 1981-04-30 | 1982-11-09 | Nippon Electric Co | Color graphic display unit |
-
1982
- 1982-12-22 JP JP57225201A patent/JPS59114588A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929522A (ja) * | 1972-07-13 | 1974-03-16 | ||
| JPS51844A (ja) * | 1974-06-20 | 1976-01-07 | Tokyo Broadcasting Syst | |
| JPS5329033A (en) * | 1976-08-31 | 1978-03-17 | Victor Co Of Japan Ltd | Display unit |
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| JPS57181589A (en) * | 1981-04-30 | 1982-11-09 | Nippon Electric Co | Color graphic display unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59114588A (ja) | 1984-07-02 |
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