JPH0636555A - ダイナミック型半導体記憶装置および画像データ生成装置 - Google Patents
ダイナミック型半導体記憶装置および画像データ生成装置Info
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- JPH0636555A JPH0636555A JP4168094A JP16809492A JPH0636555A JP H0636555 A JPH0636555 A JP H0636555A JP 4168094 A JP4168094 A JP 4168094A JP 16809492 A JP16809492 A JP 16809492A JP H0636555 A JPH0636555 A JP H0636555A
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Abstract
(57)【要約】
【目的】ライトサイクル時間を短縮すると共に、このダ
イナミック型半導体記憶装置を制御するＣＰＵの動作効
率を向上させる。 【構成】演算制御部１０を、ＯＲ演算支持信号ＯＲＥｂ
が能動レベルで所定の動作条件のとき能動レベルのＯＲ
演算制御信号ＯＲＣを発生する回路とする。論理演算部
１１ａ〜１１ｄを、ＯＲ演算制御信号ＯＲＣが能動レベ
ルで入力データ（ＤＩａ）が“１”のとき書込み許可信
号ＷＡを能動レベルにしてメモリセルへのデータを
“１”にし、“０”のときは書込み許可信号ＷＡを非能
動レベルにする回路とする。
イナミック型半導体記憶装置を制御するＣＰＵの動作効
率を向上させる。 【構成】演算制御部１０を、ＯＲ演算支持信号ＯＲＥｂ
が能動レベルで所定の動作条件のとき能動レベルのＯＲ
演算制御信号ＯＲＣを発生する回路とする。論理演算部
１１ａ〜１１ｄを、ＯＲ演算制御信号ＯＲＣが能動レベ
ルで入力データ（ＤＩａ）が“１”のとき書込み許可信
号ＷＡを能動レベルにしてメモリセルへのデータを
“１”にし、“０”のときは書込み許可信号ＷＡを非能
動レベルにする回路とする。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はダイナミック型半導体記
憶装置および画像データ生成装置に関し、特に入力デー
タと記憶データとの論理演算結果を書込む機能を持ちグ
ラフィックバッファに適したダイナミック型半導体記憶
装置および該装置を用いた画像データ生成装置に関す
る。
憶装置および画像データ生成装置に関し、特に入力デー
タと記憶データとの論理演算結果を書込む機能を持ちグ
ラフィックバッファに適したダイナミック型半導体記憶
装置および該装置を用いた画像データ生成装置に関す
る。
【０００２】
【従来の技術】従来のモノカラーのプリンタやプロッタ
などの内部は、実際に紙面に印刷を実行するエンジンと
呼ばれる部分と、印刷する画像データを生成する画像デ
ータ生成装置とに分けられる。
などの内部は、実際に紙面に印刷を実行するエンジンと
呼ばれる部分と、印刷する画像データを生成する画像デ
ータ生成装置とに分けられる。
【０００３】画像データ生成装置は一例として図４に示
すように、プリンタやプロッタの外部より画像データ生
成のための通信データＤＴを入力するポート１００と、
プリンタ言語およびキャラクタデータを格納しているＲ
ＯＭ部２００と、通信データＤＴを解析し、このＲＯＭ
部２００より必要なデータを読み出し、プリンタやプロ
ッタで印刷する画像データの生成を行うＣＰＵ部３００
ａと、ＣＰＵ部３００ａで生成した画像データを格納す
る画像データ格納ＲＡＭ部４００ａとを有している。
すように、プリンタやプロッタの外部より画像データ生
成のための通信データＤＴを入力するポート１００と、
プリンタ言語およびキャラクタデータを格納しているＲ
ＯＭ部２００と、通信データＤＴを解析し、このＲＯＭ
部２００より必要なデータを読み出し、プリンタやプロ
ッタで印刷する画像データの生成を行うＣＰＵ部３００
ａと、ＣＰＵ部３００ａで生成した画像データを格納す
る画像データ格納ＲＡＭ部４００ａとを有している。
【０００４】ＲＯＭ部２００に格納しているプリンタ言
語とは、ＰＤＬやＰｏｓｔｓｃｒｉｐｔといったプリン
タやプロッタで印刷する画像データ生成のための言語を
意味する。プリンタやプロッタの外部より入力する画像
データ生成のための通信データＤＴは、プリンタ言語に
対応したデータである。
語とは、ＰＤＬやＰｏｓｔｓｃｒｉｐｔといったプリン
タやプロッタで印刷する画像データ生成のための言語を
意味する。プリンタやプロッタの外部より入力する画像
データ生成のための通信データＤＴは、プリンタ言語に
対応したデータである。
【０００５】ＣＰＵ部３００ａは、入力ポート１００か
らの通信データＤＴを受信し、プリンタやプロッタによ
り印刷する紙面上のどの位置にどういう図形や文字を出
力するかを解析する。画像データ格納ＲＡＭ部４００ａ
のデータ容量は、紙面上の１インチの中に何ドットの点
を持つかというプリンタやプロッタの解像度と、紙面の
何ページ分をデータとして格納するかによって異なる。
一般にページプリンタと呼ばれているプリンタでは、３
００ｄｐｉ（Ｄｏｔ Ｐｅｒ Ｉｎｃｈ）の解像度でＡ
４サイズ１枚分なら１Ｍバイト、Ｂ４サイズ１枚分なら
１．５Ｍバイトの容量が必要になり、大容量が必要なこ
とからダイナミック型半導体記憶装置を用いている。
らの通信データＤＴを受信し、プリンタやプロッタによ
り印刷する紙面上のどの位置にどういう図形や文字を出
力するかを解析する。画像データ格納ＲＡＭ部４００ａ
のデータ容量は、紙面上の１インチの中に何ドットの点
を持つかというプリンタやプロッタの解像度と、紙面の
何ページ分をデータとして格納するかによって異なる。
一般にページプリンタと呼ばれているプリンタでは、３
００ｄｐｉ（Ｄｏｔ Ｐｅｒ Ｉｎｃｈ）の解像度でＡ
４サイズ１枚分なら１Ｍバイト、Ｂ４サイズ１枚分なら
１．５Ｍバイトの容量が必要になり、大容量が必要なこ
とからダイナミック型半導体記憶装置を用いている。
【０００６】例えばページプリンタにおいてＡ４紙面上
に１つの正円を描く場合、入力ポート１００からの通信
データＤＴを解析したＣＰＵ部３００ａは、正円を描く
ために必要なプログラムおよびデータをＲＯＭ部２００
より読み出し、入力ポート１００からの通信データＤＴ
で指定された紙面上の座標に指定された大きさで画像デ
ータを生成する。ＣＰＵ部３００ａが生成した画像デー
タはドットイメージのデータとして画像データ格納ＲＡ
Ｍ部４００ａに、黒を出力する座標のデータは“１”、
何も出力しない座標のデータは“０”として格納してい
る。濃淡を有する画像を表示する場合は、１ドット当り
のビット数がその分多くなる。
に１つの正円を描く場合、入力ポート１００からの通信
データＤＴを解析したＣＰＵ部３００ａは、正円を描く
ために必要なプログラムおよびデータをＲＯＭ部２００
より読み出し、入力ポート１００からの通信データＤＴ
で指定された紙面上の座標に指定された大きさで画像デ
ータを生成する。ＣＰＵ部３００ａが生成した画像デー
タはドットイメージのデータとして画像データ格納ＲＡ
Ｍ部４００ａに、黒を出力する座標のデータは“１”、
何も出力しない座標のデータは“０”として格納してい
る。濃淡を有する画像を表示する場合は、１ドット当り
のビット数がその分多くなる。
【０００７】一般的に、プリンタやプロッタで印刷され
るデータは図５（ａ）に示すような直線と文字の共存す
る印刷例が全体の印刷例の９０％程度を占めている。こ
のような場合、ＣＰＵ部３００ａは画像データ格納ＲＡ
Ｍ部４００ａの印刷する際の座標にあったメモリ領域
に、まず直線データを書き込み、その後文字データを、
印刷する際の座標にあったメモリ領域に重ね描きを行
う。重ね描きは、ＣＰＵ部３００ａが文字を書き込むメ
モリ領域の既存データを画像データ格納ＲＡＭ部４００
ａから読み出し、各メモリアドレス毎に書き込む文字の
データとメモリ領域の既存データとの間でＯＲ演算を実
行し、演算結果を元のメモリアドレスのメモリセルに書
き込むという方法で実現している。このような方法を用
いることで図５（ｂ）に示すように、文字と直線とが交
わる場合にも、重なる部分のデータが正常に処理され
る。
るデータは図５（ａ）に示すような直線と文字の共存す
る印刷例が全体の印刷例の９０％程度を占めている。こ
のような場合、ＣＰＵ部３００ａは画像データ格納ＲＡ
Ｍ部４００ａの印刷する際の座標にあったメモリ領域
に、まず直線データを書き込み、その後文字データを、
印刷する際の座標にあったメモリ領域に重ね描きを行
う。重ね描きは、ＣＰＵ部３００ａが文字を書き込むメ
モリ領域の既存データを画像データ格納ＲＡＭ部４００
ａから読み出し、各メモリアドレス毎に書き込む文字の
データとメモリ領域の既存データとの間でＯＲ演算を実
行し、演算結果を元のメモリアドレスのメモリセルに書
き込むという方法で実現している。このような方法を用
いることで図５（ｂ）に示すように、文字と直線とが交
わる場合にも、重なる部分のデータが正常に処理され
る。
【０００８】このように、印刷時の画像データを生成す
る場合、ＣＰＵ部３００ａが画像データ格納ＲＡＭ部４
００ａに対し実行するリード，ライトサイクルのなか
で、９０％程度はＯＲ演算を実行するためのサイクルで
あることがわかる。
る場合、ＣＰＵ部３００ａが画像データ格納ＲＡＭ部４
００ａに対し実行するリード，ライトサイクルのなか
で、９０％程度はＯＲ演算を実行するためのサイクルで
あることがわかる。
【０００９】次に、この画像データ生成装置の画像デー
タ格納ＲＡＭ部４００ａや、入力データと記憶データと
の論理演算を行いその結果を記憶する構成のデュアルポ
ートグラフィクスバッファに使用されるダイナミック型
半導体記憶装置について説明する。
タ格納ＲＡＭ部４００ａや、入力データと記憶データと
の論理演算を行いその結果を記憶する構成のデュアルポ
ートグラフィクスバッファに使用されるダイナミック型
半導体記憶装置について説明する。
【００１０】図６は従来のこの種の１ドット４ビットの
ダイナミック型半導体記憶装置の一例を示すブロック図
である。
ダイナミック型半導体記憶装置の一例を示すブロック図
である。
【００１１】メモリセルアレイ８ａ〜８ｄはそれぞれ、
複数のメモリセルを備えこれら複数のメモリセルのうち
の指定された行，列のメモリセルに供給されたデータを
書込み記憶し、記憶しているデータを読出す。
複数のメモリセルを備えこれら複数のメモリセルのうち
の指定された行，列のメモリセルに供給されたデータを
書込み記憶し、記憶しているデータを読出す。
【００１２】リフレッシュアドレスカウンタ２は、ロー
アドレスストロープ信号ＲＡＳｂが能動レベルとなると
きカラムアドレスストロープ信号ＣＡＳｂが能動レベル
であることを検出して能動レベルのＣＡＳブフォーＲＡ
Ｓリフレッシュサイクル信号ＣＢＲを発生すると共にリ
フレッシュアドレスＲＡＤを発生する。
アドレスストロープ信号ＲＡＳｂが能動レベルとなると
きカラムアドレスストロープ信号ＣＡＳｂが能動レベル
であることを検出して能動レベルのＣＡＳブフォーＲＡ
Ｓリフレッシュサイクル信号ＣＢＲを発生すると共にリ
フレッシュアドレスＲＡＤを発生する。
【００１３】行アドレスバッファ５は外部からの行アド
レス信号ＡＤｒまたはリフレッシュアドレスカウンタ２
からのリフレッシュアドレスＲＡＤを所定のタイミング
で取込み出力し、列アドレスバッファ６は外部からの列
アドレス信号ＡＤｃを所定のタイミングで取込み出力す
る。
レス信号ＡＤｒまたはリフレッシュアドレスカウンタ２
からのリフレッシュアドレスＲＡＤを所定のタイミング
で取込み出力し、列アドレスバッファ６は外部からの列
アドレス信号ＡＤｃを所定のタイミングで取込み出力す
る。
【００１４】行アドレス選択回路７は、行アドレスバッ
ファ５からのアドレス信号に従ってメモリセルアレイ８
ａ〜８ｄの行を指定し、列アドレス選択回路９ａ〜９ｄ
はそれぞれ、列アドレスバッファからのアドレス信号に
従って対応するメモリセルアレイ８ａ〜８ｄの列を指定
する。
ファ５からのアドレス信号に従ってメモリセルアレイ８
ａ〜８ｄの行を指定し、列アドレス選択回路９ａ〜９ｄ
はそれぞれ、列アドレスバッファからのアドレス信号に
従って対応するメモリセルアレイ８ａ〜８ｄの列を指定
する。
【００１５】演算制御部１０ｚは、ＣＡＳビフォーＲＡ
Ｓリフレッシュサイクルにおいてローアドレスストロー
ブ信号ＲＡＳｂの能動レベルへの変化時に書込み信号Ｗ
Ｅｂが能動レベルであれば能動レベルの演算制御信号Ｏ
ＰＣを発生する。
Ｓリフレッシュサイクルにおいてローアドレスストロー
ブ信号ＲＡＳｂの能動レベルへの変化時に書込み信号Ｗ
Ｅｂが能動レベルであれば能動レベルの演算制御信号Ｏ
ＰＣを発生する。
【００１６】論理演算部１１ｗ〜１１ｚはそれぞれ、演
算制御信号ＯＰＣが能動レベルのとき、対応する入力デ
ータ（ＤＩａ〜ＤＩｄ）とメモリセルアレイ（８ａ〜８
ｄ）から読出されたデータとを比較し、これらデータに
対して予め設定された演算（ＯＲ，ＡＮＤ等の演算、画
像データ生成装置では前述したように９０％程度がＯＲ
演算）を行い、対応するメモリセルアレイ（８ａ〜８
ｄ）に供給する。
算制御信号ＯＰＣが能動レベルのとき、対応する入力デ
ータ（ＤＩａ〜ＤＩｄ）とメモリセルアレイ（８ａ〜８
ｄ）から読出されたデータとを比較し、これらデータに
対して予め設定された演算（ＯＲ，ＡＮＤ等の演算、画
像データ生成装置では前述したように９０％程度がＯＲ
演算）を行い、対応するメモリセルアレイ（８ａ〜８
ｄ）に供給する。
【００１７】入出力バッファ１２ａ〜１２ｄはそれぞ
れ、書込み制御信号ＵＴＣ及び読出し制御信号ＲＤＣに
従って対応する入力データ（ＤＩａ〜ＤＩｄ）を対応す
る論理演算部（１１ｗ〜１１ｚ）を介してメモリセルア
レイ（８ａ〜８ｄ）へ供給しメモリセルアレイ（８ａ〜
８ｄ）からのデータを外部へ出力する。
れ、書込み制御信号ＵＴＣ及び読出し制御信号ＲＤＣに
従って対応する入力データ（ＤＩａ〜ＤＩｄ）を対応す
る論理演算部（１１ｗ〜１１ｚ）を介してメモリセルア
レイ（８ａ〜８ｄ）へ供給しメモリセルアレイ（８ａ〜
８ｄ）からのデータを外部へ出力する。
【００１８】書込み制御部３ｚ及び読出し制御部４は、
書込み制御信号ＵＴＣ及び読出し制御信号ＲＤＣを発生
し入出力バッファ１２ａ〜１２ｄにより、メモリセルア
レイ８ａ〜８ｄに対する入力データＤＩａ〜ＤＩｄの書
込み、メモリセルアレイ８ａ〜８ｄに対する入力データ
ＤＩａ〜ＤＩｄの書込み、メモリセルアレイ８ａ〜８ｄ
からのデータの読出しを制御する。
書込み制御信号ＵＴＣ及び読出し制御信号ＲＤＣを発生
し入出力バッファ１２ａ〜１２ｄにより、メモリセルア
レイ８ａ〜８ｄに対する入力データＤＩａ〜ＤＩｄの書
込み、メモリセルアレイ８ａ〜８ｄに対する入力データ
ＤＩａ〜ＤＩｄの書込み、メモリセルアレイ８ａ〜８ｄ
からのデータの読出しを制御する。
【００１９】ＲＡＳ・ＣＡＳ制御部１ｚは、ローアドレ
スストローブ信号ＲＡＳｂ及びカラムアドレスストロー
ブ信号ＣＡＳに従って各部の動作を制御する。
スストローブ信号ＲＡＳｂ及びカラムアドレスストロー
ブ信号ＣＡＳに従って各部の動作を制御する。
【００２０】このダイナミック型半導体記憶装置におい
ては、ライトサイクル時に論理演算を実行する場合、そ
のライトサイクルに先立って論理演算の実行を許可状態
にする論理演算設定サイクルを必要とし、論理演算を禁
止する場合も、論理演算解除サイクルを必要とする。そ
のため、このシステムのＣＰＵ部は、このダイナミック
型半導体記憶装置に対し、論理演算を行うライトサイク
ルと論理演算を行わない一般のライトサイクルを混在さ
せて実行する場合、論理演算設定サイクルや論理演算解
除サイクルのための各種制御信号の設定を行っている。
ては、ライトサイクル時に論理演算を実行する場合、そ
のライトサイクルに先立って論理演算の実行を許可状態
にする論理演算設定サイクルを必要とし、論理演算を禁
止する場合も、論理演算解除サイクルを必要とする。そ
のため、このシステムのＣＰＵ部は、このダイナミック
型半導体記憶装置に対し、論理演算を行うライトサイク
ルと論理演算を行わない一般のライトサイクルを混在さ
せて実行する場合、論理演算設定サイクルや論理演算解
除サイクルのための各種制御信号の設定を行っている。
【００２１】
【発明が解決しようとする課題】この従来のダイナミッ
ク型半導体記憶装置および画像データ生成装置では、ラ
イトサイクル時の入力データと指定されたメモリセルの
記憶データとの間でＯＲやＡＮＤ等の演算を実行し記憶
する場合、これらデータの比較を行った上で所定の演算
を実行しメモリセルに格納するため、この場合のライト
サイクルの時間は一般的に、論理演算を実行しない通常
のライトサイクル時間の約３０％長くかかるという問題
点があった。
ク型半導体記憶装置および画像データ生成装置では、ラ
イトサイクル時の入力データと指定されたメモリセルの
記憶データとの間でＯＲやＡＮＤ等の演算を実行し記憶
する場合、これらデータの比較を行った上で所定の演算
を実行しメモリセルに格納するため、この場合のライト
サイクルの時間は一般的に、論理演算を実行しない通常
のライトサイクル時間の約３０％長くかかるという問題
点があった。
【００２２】また、ＣＰＵ部において論理演算設定サイ
クルや論理演算解除サイクル等が必要なため、ＣＰＵ部
の動作効率が低下するという問題点があった。
クルや論理演算解除サイクル等が必要なため、ＣＰＵ部
の動作効率が低下するという問題点があった。
【００２３】このため、画像データ生成装置の画像デー
タ生成時間が長くかかり、結果的にプリンタのプリント
アウト時間が長くなって、エンジン部の性能が活かせな
いという問題点があった。このエンジン部の性能を引出
すためには、画像データ格納ＲＡＭ部にリードおよびラ
イトサイクルの非常に高速なメモリが必要となり、また
演算速度の高速なＣＰＵ部を構成しなければならないた
め、演算専用のコントロールブロック等を構成する必要
があり、システムの回路構成が複雑になるといった問題
点があった。
タ生成時間が長くかかり、結果的にプリンタのプリント
アウト時間が長くなって、エンジン部の性能が活かせな
いという問題点があった。このエンジン部の性能を引出
すためには、画像データ格納ＲＡＭ部にリードおよびラ
イトサイクルの非常に高速なメモリが必要となり、また
演算速度の高速なＣＰＵ部を構成しなければならないた
め、演算専用のコントロールブロック等を構成する必要
があり、システムの回路構成が複雑になるといった問題
点があった。
【００２４】本発明の目的は、ライトサイクル時間を短
縮すると共にＣＰＵ部の動作効率を向上させることがで
きるダイナミック型半導体記憶装置を提供することにあ
る。また他の目的は、システムの回路構成を複雑にする
ことなく、プリンタの高速化をはかることができる画像
データ生成装置を提供することにある。
縮すると共にＣＰＵ部の動作効率を向上させることがで
きるダイナミック型半導体記憶装置を提供することにあ
る。また他の目的は、システムの回路構成を複雑にする
ことなく、プリンタの高速化をはかることができる画像
データ生成装置を提供することにある。
【００２５】
【課題を解決するための手段】第１の発明のダイナミッ
ク型半導体記憶装置は、複数のメモリセルを備えこれら
複数のメモリセルのうちのアドレス信号により指定され
たメモリセルに供給されたデータを書込み記憶し、記憶
しているデータを読出すメモリセルアレイと、ＯＲ演算
指示信号が能動レベルで所定の動作条件のとき能動レベ
ルのＯＲ演算制御信号を出力する演算制御部と、前記Ｏ
Ｒ演算制御信号が能動レベルで入力データが第１のレベ
ルのとき能動レベル第２のレベルのとき非能動レベル、
前記ＯＲ演算制御信号が非能動レベルのときは能動レベ
ルとなる書込み許可信号を発生する書込み許可信号生成
部、及び前記ＯＲ演算制御信号が非能動レベルのときは
前記入力データをそのまま出力し能動レベルのときは入
力データが第１のレベルのとき第１のレベルのデータを
出力する書込みデータ生成部を備えた論理演算部と、書
込み信号が能動レベルで前記書込み許可信号が能動レベ
ルのとき前記書込みデータ生成部の出力データを前記メ
モリセルアレイへ供給する書込み制御部とを有してい
る。
ク型半導体記憶装置は、複数のメモリセルを備えこれら
複数のメモリセルのうちのアドレス信号により指定され
たメモリセルに供給されたデータを書込み記憶し、記憶
しているデータを読出すメモリセルアレイと、ＯＲ演算
指示信号が能動レベルで所定の動作条件のとき能動レベ
ルのＯＲ演算制御信号を出力する演算制御部と、前記Ｏ
Ｒ演算制御信号が能動レベルで入力データが第１のレベ
ルのとき能動レベル第２のレベルのとき非能動レベル、
前記ＯＲ演算制御信号が非能動レベルのときは能動レベ
ルとなる書込み許可信号を発生する書込み許可信号生成
部、及び前記ＯＲ演算制御信号が非能動レベルのときは
前記入力データをそのまま出力し能動レベルのときは入
力データが第１のレベルのとき第１のレベルのデータを
出力する書込みデータ生成部を備えた論理演算部と、書
込み信号が能動レベルで前記書込み許可信号が能動レベ
ルのとき前記書込みデータ生成部の出力データを前記メ
モリセルアレイへ供給する書込み制御部とを有してい
る。
【００２６】第２の発明の画像データ生成装置は、第１
の発明のダイナミック型半導体記憶装置による画像デー
タ格納ＲＡＭ部と、この画像データ格納ＲＡＭ部にＯＲ
演算を実行させるか否かを指示するＯＲ演算指示信号を
出力するＣＰＵ部とを有している。
の発明のダイナミック型半導体記憶装置による画像デー
タ格納ＲＡＭ部と、この画像データ格納ＲＡＭ部にＯＲ
演算を実行させるか否かを指示するＯＲ演算指示信号を
出力するＣＰＵ部とを有している。
【００２７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２８】図１は第１の発明の一実施例を示すブロッ
ク図である。
ク図である。
【００２９】この実施例が図６に示された従来のダイナ
ミック型半導体記憶装置と相違する点は、演算制御部１
０を、ＯＲ演算指示信号ＯＲＥｂが能動レベル（低レベ
ル）でＣＡＳビフォーＲＡＳリフレッシュサイクル信号
ＣＢＲが能動レベルのとき能動レベルのＯＲ演算制御信
号ＯＲＣを発生する回路とし、論理演算部１１ａ〜１１
ｄをそれぞれ、ＯＲ演算制御信号ＯＲＣが能動レベルで
対応する入力データ（ＤＩａ〜ＤＩｄ）が高レベルのと
き能動レベル、低レベルのとき非能動レベル、ＯＲ演算
制御信号ＯＲＣが非能動レベルのときは能動レベルとな
る書込み許可信号ＷＡを発生する書込み許可信号生成部
と、ＯＲ演算制御信号ＯＲＣが非能動レベルのときは対
応する入力データをそのまま出力し能動レベルのときは
対応する入力データが高レベルのとき高レベルのデータ
を出力する書込みデータ生成部とを備えた構成とし、書
込み制御部３を、書込み信号ＷＥｂが能動レベル（低レ
ベル）で対応する書込み許可信号ＷＡが能動レベルのと
き対応する論理演算部の書込みデータ生成部の出力デー
タを対応する入出力バッファ（１２ａ〜１２ｄ）を制御
してメモリセルアレイ（８ａ〜８ｄ）へ供給し、書込み
許可信号ＷＡが非能動レベルのときはその供給を停止す
る回路とし、ＲＡＳ・ＣＡＳ制御部１を、これら相違点
に関連して変更した点にある。
ミック型半導体記憶装置と相違する点は、演算制御部１
０を、ＯＲ演算指示信号ＯＲＥｂが能動レベル（低レベ
ル）でＣＡＳビフォーＲＡＳリフレッシュサイクル信号
ＣＢＲが能動レベルのとき能動レベルのＯＲ演算制御信
号ＯＲＣを発生する回路とし、論理演算部１１ａ〜１１
ｄをそれぞれ、ＯＲ演算制御信号ＯＲＣが能動レベルで
対応する入力データ（ＤＩａ〜ＤＩｄ）が高レベルのと
き能動レベル、低レベルのとき非能動レベル、ＯＲ演算
制御信号ＯＲＣが非能動レベルのときは能動レベルとな
る書込み許可信号ＷＡを発生する書込み許可信号生成部
と、ＯＲ演算制御信号ＯＲＣが非能動レベルのときは対
応する入力データをそのまま出力し能動レベルのときは
対応する入力データが高レベルのとき高レベルのデータ
を出力する書込みデータ生成部とを備えた構成とし、書
込み制御部３を、書込み信号ＷＥｂが能動レベル（低レ
ベル）で対応する書込み許可信号ＷＡが能動レベルのと
き対応する論理演算部の書込みデータ生成部の出力デー
タを対応する入出力バッファ（１２ａ〜１２ｄ）を制御
してメモリセルアレイ（８ａ〜８ｄ）へ供給し、書込み
許可信号ＷＡが非能動レベルのときはその供給を停止す
る回路とし、ＲＡＳ・ＣＡＳ制御部１を、これら相違点
に関連して変更した点にある。
【００３０】ＯＲ演算を実行する場合、入力データが
“１”であればＯＲ演算結果は“１”であり、“０”で
あればＯＲ演算結果は元のままである。従って本発明に
おいては、入力データが“１”であればこれを対応する
メモリセルに書込み、“０”であればメモリセルへの書
込みを実行しないようにしている。
“１”であればＯＲ演算結果は“１”であり、“０”で
あればＯＲ演算結果は元のままである。従って本発明に
おいては、入力データが“１”であればこれを対応する
メモリセルに書込み、“０”であればメモリセルへの書
込みを実行しないようにしている。
【００３１】図２（Ａ），（Ｂ）に論理演算部１１ａ
（１１ｂ〜１１ｄも同様である）の具体的な回路例及び
各部信号レベルを示す。
（１１ｂ〜１１ｄも同様である）の具体的な回路例及び
各部信号レベルを示す。
【００３２】図２において、演算制御部１０からのＯＲ
演算制御信号ＯＲＣが高レベルになると、インバータＩ
Ｖ２が活性化状態となり、Ｎ１の低レベルが逆位相とな
ってメモリセルアレイ８ａにデータが書込まれるように
なる。このとき入出力バッファ１２ａから取込まれた入
力データＤＩａが“１”の高レベルであると、ＥＸＣＬ
ＵＳＩＶＥ ＯＲゲートＧ２の出力は書込み制御部３へ
高レベルの書込み許可信号ＷＡを出力する。一方、入出
力バッファ１２ａから取り込まれたデータが“０”の低
レベルであると、ＥＸＣＬＵＳＩＶＥ ＯＲゲートＧ２
の出力は書込み制御部へライト動作を禁止する低レベル
の書込み許可信号ＷＡを出力する。ライト動作禁止の信
号を受けた書込み制御部３は、対応するメモリセルアレ
イに対するライト動作を止め、そのメモリセルに格納し
ているデータをそのまま保持する。この結果、メモリセ
ルに既に格納されているデータの内容にかかわらず、そ
のデータとライトサイクル実行時に取込まれた入力デー
タとの間でＯＲ演算を実施した結果がそのメモリセルに
書込まれたことになる。
演算制御信号ＯＲＣが高レベルになると、インバータＩ
Ｖ２が活性化状態となり、Ｎ１の低レベルが逆位相とな
ってメモリセルアレイ８ａにデータが書込まれるように
なる。このとき入出力バッファ１２ａから取込まれた入
力データＤＩａが“１”の高レベルであると、ＥＸＣＬ
ＵＳＩＶＥ ＯＲゲートＧ２の出力は書込み制御部３へ
高レベルの書込み許可信号ＷＡを出力する。一方、入出
力バッファ１２ａから取り込まれたデータが“０”の低
レベルであると、ＥＸＣＬＵＳＩＶＥ ＯＲゲートＧ２
の出力は書込み制御部へライト動作を禁止する低レベル
の書込み許可信号ＷＡを出力する。ライト動作禁止の信
号を受けた書込み制御部３は、対応するメモリセルアレ
イに対するライト動作を止め、そのメモリセルに格納し
ているデータをそのまま保持する。この結果、メモリセ
ルに既に格納されているデータの内容にかかわらず、そ
のデータとライトサイクル実行時に取込まれた入力デー
タとの間でＯＲ演算を実施した結果がそのメモリセルに
書込まれたことになる。
【００３３】図２において、演算制御部１０からのＯＲ
演算制御信号ＯＲＣが低レベルになるとインバータＩＶ
３が活性化状態となる。よって入力データＤＩａがその
ままメモリセルに書込まれる。
演算制御信号ＯＲＣが低レベルになるとインバータＩＶ
３が活性化状態となる。よって入力データＤＩａがその
ままメモリセルに書込まれる。
【００３４】このように、本発明においては、入力デー
タのレベルを判定してそのレベルが“１”であれば
“１”を書込み、“０”であればそのままとするので、
従来行っていたメモリセルから記憶データを読出して入
力データと比較し、ＯＲ演算を行うという動作が不要と
なるので、その分（約３０％）ライトサイクル時間を短
縮することができる。また、ＯＲ演算指示信号を能動レ
ベルにするだけでＯＲ演算の実行が可能となるので、従
来例のＣＰＵによる論理演算設定サイクルや論理演算禁
止サイクルの操作が不要となり、その分ＣＰＵの動作効
率を向上させることができる。
タのレベルを判定してそのレベルが“１”であれば
“１”を書込み、“０”であればそのままとするので、
従来行っていたメモリセルから記憶データを読出して入
力データと比較し、ＯＲ演算を行うという動作が不要と
なるので、その分（約３０％）ライトサイクル時間を短
縮することができる。また、ＯＲ演算指示信号を能動レ
ベルにするだけでＯＲ演算の実行が可能となるので、従
来例のＣＰＵによる論理演算設定サイクルや論理演算禁
止サイクルの操作が不要となり、その分ＣＰＵの動作効
率を向上させることができる。
【００３５】なお、本実施例においては、メモリセルア
レイ，入出力バッファ，論理演算部等を４系統をもつ、
すなわち同時並列４ビット入力構成の例について説明し
たが、８ビット，１６ビット等他のビット構成であって
も、本発明は同様に適用できる。
レイ，入出力バッファ，論理演算部等を４系統をもつ、
すなわち同時並列４ビット入力構成の例について説明し
たが、８ビット，１６ビット等他のビット構成であって
も、本発明は同様に適用できる。
【００３６】図３は第２の発明の一実施例を示すブロッ
ク図である。
ク図である。
【００３７】この実施例が図４に示された従来の画像デ
ータ生成装置と相違する点は、画像データ格納ＲＡＭ部
４００を、第１の発明によるダイナミック型半導体記憶
装置により形成し、ＣＰＵ部３００に、画像データ格納
ＲＡＭ部４００にＯＲ演算を実行させるか否かを指示す
るＯＲ演算指示信号ＯＲＥｂを出力する機能を付加した
点にある。
ータ生成装置と相違する点は、画像データ格納ＲＡＭ部
４００を、第１の発明によるダイナミック型半導体記憶
装置により形成し、ＣＰＵ部３００に、画像データ格納
ＲＡＭ部４００にＯＲ演算を実行させるか否かを指示す
るＯＲ演算指示信号ＯＲＥｂを出力する機能を付加した
点にある。
【００３８】画像データ格納ＲＡＭ部４００を形成する
ダイナミック型半導体記憶装置は、上述したように、Ｏ
Ｒ演算を入力データが“１”であれば書込みを実行し、
“０”であれば書込みを実行しない、というメモリ内部
に既に格納しているデータとは全く関係のない単純な動
作によって実現しているため、通常のダイナミック型半
導体記憶装置のライトサイクル時間と同等の時間内にＯ
Ｒ演算を実行した結果をメモリセルに格納できる。
ダイナミック型半導体記憶装置は、上述したように、Ｏ
Ｒ演算を入力データが“１”であれば書込みを実行し、
“０”であれば書込みを実行しない、というメモリ内部
に既に格納しているデータとは全く関係のない単純な動
作によって実現しているため、通常のダイナミック型半
導体記憶装置のライトサイクル時間と同等の時間内にＯ
Ｒ演算を実行した結果をメモリセルに格納できる。
【００３９】Ａ４紙面上に１つの正円を描く場合であれ
ば重ね描きの動作を必要としないため従来のページプリ
ンタと同様に、入力ポート１００からの通信データＤＴ
を解析したＣＰＵ部３００は、正円を描くために必要な
プログラムおよびデータをＲＯＭ部２００より読み出
し、入力ポート１００からの通信データＤＴで指定され
た紙面上の座標に指定された大きさで画像データを生成
する。ＣＰＵ部３００が生成した画像データはドットイ
メージのデータとして画像データ格納ＲＡＭ部４００
に、例えば１ドット１ビットの場合、黒を出力する座標
のデータは“１”、何も出力しない座標のデータは
“０”として格納する。
ば重ね描きの動作を必要としないため従来のページプリ
ンタと同様に、入力ポート１００からの通信データＤＴ
を解析したＣＰＵ部３００は、正円を描くために必要な
プログラムおよびデータをＲＯＭ部２００より読み出
し、入力ポート１００からの通信データＤＴで指定され
た紙面上の座標に指定された大きさで画像データを生成
する。ＣＰＵ部３００が生成した画像データはドットイ
メージのデータとして画像データ格納ＲＡＭ部４００
に、例えば１ドット１ビットの場合、黒を出力する座標
のデータは“１”、何も出力しない座標のデータは
“０”として格納する。
【００４０】ところが、図５（ａ），（ｂ）のような画
像データを作成する場合、やはりＣＰＵ部３００は画像
データ格納ＲＡＭ部４００の印刷する際の座標にあった
メモリ領域に、まず直線データを書き込み、その後文字
データを印刷する際の座標にあったメモリ領域に、まず
直線データを書き込み、その後文字データを印刷する際
の座標にあったメモリ領域に重ね描きを行う。ただし重
ね描きは、ＣＰＵ部３００が文字を書き込むメモリ領域
の既存データを画像データ格納ＲＡＭ部４００から読み
出さず、文字のデータを書き込むメモリ領域にライトサ
イクルを実行する。この時、各ライトサイクルでは、Ｃ
ＰＵ部３００から出力するＯＲ演算指示信号ＯＲＥｂに
より、画像データ格納ＲＡＭ部４００に対するローアド
レスストローブ信号ＲＡＳｂの活性化時にＯＲ演算指示
信号ＯＲＥｂを活性状態にし、各ライトサイクルで、画
像データ格納ＲＡＭ部４００に使用しているダイナミッ
ク型半導体記憶装置が、ＯＲ演算を実行しながらデータ
をライトするよう制御する。
像データを作成する場合、やはりＣＰＵ部３００は画像
データ格納ＲＡＭ部４００の印刷する際の座標にあった
メモリ領域に、まず直線データを書き込み、その後文字
データを印刷する際の座標にあったメモリ領域に、まず
直線データを書き込み、その後文字データを印刷する際
の座標にあったメモリ領域に重ね描きを行う。ただし重
ね描きは、ＣＰＵ部３００が文字を書き込むメモリ領域
の既存データを画像データ格納ＲＡＭ部４００から読み
出さず、文字のデータを書き込むメモリ領域にライトサ
イクルを実行する。この時、各ライトサイクルでは、Ｃ
ＰＵ部３００から出力するＯＲ演算指示信号ＯＲＥｂに
より、画像データ格納ＲＡＭ部４００に対するローアド
レスストローブ信号ＲＡＳｂの活性化時にＯＲ演算指示
信号ＯＲＥｂを活性状態にし、各ライトサイクルで、画
像データ格納ＲＡＭ部４００に使用しているダイナミッ
ク型半導体記憶装置が、ＯＲ演算を実行しながらデータ
をライトするよう制御する。
【００４１】つまり、従来の技術に挙げた例と比較した
場合、従来のＣＰＵ部３００ａはＯＲ演算を実行する場
合に、画像データ格納ＲＡＭ部４００ａにリードサイク
ルを起動し、ＣＰＵ部３００ａ内部でＯＲ演算を実行
後、画像データ格納ＲＡＭ部４００ａにライトサイクル
を起動するのに対し、本実施例では、ＣＰＵ部３００は
画像データ格納ＲＡＭ部４００にライトサイクルを起動
するだけで、ＯＲ演算結果を画像データ格納ＲＡＭ部４
００に格納できる。
場合、従来のＣＰＵ部３００ａはＯＲ演算を実行する場
合に、画像データ格納ＲＡＭ部４００ａにリードサイク
ルを起動し、ＣＰＵ部３００ａ内部でＯＲ演算を実行
後、画像データ格納ＲＡＭ部４００ａにライトサイクル
を起動するのに対し、本実施例では、ＣＰＵ部３００は
画像データ格納ＲＡＭ部４００にライトサイクルを起動
するだけで、ＯＲ演算結果を画像データ格納ＲＡＭ部４
００に格納できる。
【００４２】
【発明の効果】以上説明したように第１の発明によるダ
イナミック型半導体記憶装置は、ＯＲ演算指示信号のも
とに入力データのレベルを判断して指定のメモリセルに
“１”を書込むかそのままとする構成とすることによ
り、従来行っていたデータ読出し，比較，ＯＲ演算とい
う動作が不要となるのでその分ライトサイクル時間を短
縮することができ、またＣＰＵによる論理演算設定サイ
クル，論理演算禁止サイクルが不要となるので、その分
ＣＰＵの動作効率を向上させることができる効果があ
る。
イナミック型半導体記憶装置は、ＯＲ演算指示信号のも
とに入力データのレベルを判断して指定のメモリセルに
“１”を書込むかそのままとする構成とすることによ
り、従来行っていたデータ読出し，比較，ＯＲ演算とい
う動作が不要となるのでその分ライトサイクル時間を短
縮することができ、またＣＰＵによる論理演算設定サイ
クル，論理演算禁止サイクルが不要となるので、その分
ＣＰＵの動作効率を向上させることができる効果があ
る。
【００４３】また第２の発明による画像データ生成装置
は、画像データ格納ＲＡＭ部に第１の発明によるダイナ
ミック型半導体記憶装置を採用しているので、システム
の回路構成を複雑化することなくプリンタの高速化をは
かることができる効果がある。
は、画像データ格納ＲＡＭ部に第１の発明によるダイナ
ミック型半導体記憶装置を採用しているので、システム
の回路構成を複雑化することなくプリンタの高速化をは
かることができる効果がある。
【図１】第１の発明の一実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の論理演算部の具体例を
示す回路図及びその各部信号の論理レベル図である。
示す回路図及びその各部信号の論理レベル図である。
【図３】第２の発明の一実施例を示すブロック図であ
る。
る。
【図４】従来の画像データ生成装置の一例を示すブロッ
ク図である。
ク図である。
【図５】図４に示された画像データ生成装置の動作を説
明するためのプリンタによる表示例を示す図である。
明するためのプリンタによる表示例を示す図である。
【図６】従来のダイナミック型半導体記憶装置の一例を
示すブロック図である。
示すブロック図である。
１，１ｚ ＲＡＳ・ＣＡＳ制御部 ２ リフレッシュアドレスカウンタ ３，３ｚ 書込み制御部 ４ 読出し制御部 ５ 行アドレスバッファ ６ 列アドレスバッファ ７ 行アドレス選択回路 ８ａ〜８ｄ メモリセルアレイ ９ａ〜９ｄ 列アドレス選択回路 １０，１０ｚ 演算制御部 １１ａ〜１１ｄ，１１ｗ〜１１ｚ 論理演算部 １２ａ〜１２ｄ 入出力バッファ １００ 入力ポート １１１ 書込み許可信号精製部 ２００ ＲＯＭ部 ３００，３００ａ ＣＰＵ部 ４００，４００ａ 画像データ格納ＲＡＭ部 ５００ データバス
Claims (4)
- 【請求項１】 複数のメモリセルを備えこれら複数のメ
モリセルのうちのアドレス信号により指定されたメモリ
セルに供給されたデータを書込み記憶し、記憶している
データを読出すメモリセルアレイと、ＯＲ演算指示信号
が能動レベルで所定の動作条件のとき能動レベルのＯＲ
演算制御信号を出力する演算制御部と、前記ＯＲ演算制
御信号が能動レベルで入力データが第１のレベルのとき
能動レベル第２のレベルのとき非能動レベル、前記ＯＲ
演算制御信号が非能動レベルのときは能動レベルとなる
書込み許可信号を発生する書込み許可信号生成部、及び
前記ＯＲ演算制御信号が非能動レベルのときは前記入力
データをそのまま出力し能動レベルのときは入力データ
が第１のレベルのとき第１のレベルのデータを出力する
書込みデータ生成部を備えた論理演算部と、書込み信号
が能動レベルで前記書込み許可信号が能動レベルのとき
前記書込みデータ生成部の出力データを前記メモリセル
アレイへ供給する書込み制御部とを有することを特徴と
するダイナミック型半導体記憶装置。 - 【請求項２】 メモリセルアレイ及び論理演算部がそれ
ぞれ複数設けられた請求項１記載のダイナミック型半導
体記憶装置。 - 【請求項３】 書込み許可信号生成部が、ＯＲ演算制御
信号と入力データとを入力するＮＡＮＤゲートと、この
ＮＡＮＤゲートの出力信号と前記ＯＲ演算制御信号とを
入力して書込み許可信号を出力するＥＸＣＬＵＳＩＶＥ
ＯＲゲートとを備えて構成された請求項１記載のダイ
ナミック型半導体記憶装置。 - 【請求項４】 複数のメモリセルを備えこれら複数のメ
モリセルのうちのアドレス信号により指定されたメモリ
セルに供給されたデータを書込み記憶し、記憶している
データを読出すメモリセルアレイと、ＯＲ演算指示信号
が能動レベルで所定の動作条件のとき能動レベルのＯＲ
演算制御信号を出力する演算制御部と、前記ＯＲ演算制
御信号が能動レベルで入力データが第１のレベルのとき
能動レベル第２のレベルのとき非能動レベル、前記ＯＲ
演算制御信号が非能動レベルのときは能動レベルとなる
書込み許可信号を発生する書込み許可信号生成部、及び
前記ＯＲ演算制御信号が非能動レベルのときは前記入力
データをそのまま出力し能動レベルのときは入力データ
が第１のレベルのとき第１のレベルのデータを出力する
書込みデータ生成部を備えた論理演算部と、書込み信号
が能動レベルで前記書込み許可信号が能動レベルのとき
前記書込みデータ生成部の出力データを前記メモリセル
アレイへ供給する書込み制御部とを含むダイナミック型
半導体記憶装置による画像データ格納ＲＡＭ部、並びに
この画像データ格納ＲＡＭ部にＯＲ演算を実行させるか
否かを指示する前記ＯＲ演算指示信号を出力するＣＰＵ
部を有することを特徴とする画像データ生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168094A JPH0636555A (ja) | 1992-05-20 | 1992-06-26 | ダイナミック型半導体記憶装置および画像データ生成装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-127005 | 1992-05-20 | ||
| JP12700592 | 1992-05-20 | ||
| JP4168094A JPH0636555A (ja) | 1992-05-20 | 1992-06-26 | ダイナミック型半導体記憶装置および画像データ生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636555A true JPH0636555A (ja) | 1994-02-10 |
Family
ID=26463055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4168094A Withdrawn JPH0636555A (ja) | 1992-05-20 | 1992-06-26 | ダイナミック型半導体記憶装置および画像データ生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636555A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996033498A1 (en) * | 1995-04-19 | 1996-10-24 | Cirrus Logic, Inc. | Circuits, systems and methods for modifying data stored in a memory using logic operations |
| USRE44589E1 (en) | 1994-06-02 | 2013-11-12 | Mosaid Technologies Incorporated | Single chip frame buffer and graphics accelerator |
-
1992
- 1992-06-26 JP JP4168094A patent/JPH0636555A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE44589E1 (en) | 1994-06-02 | 2013-11-12 | Mosaid Technologies Incorporated | Single chip frame buffer and graphics accelerator |
| WO1996033498A1 (en) * | 1995-04-19 | 1996-10-24 | Cirrus Logic, Inc. | Circuits, systems and methods for modifying data stored in a memory using logic operations |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |